JP3210054B2 - カオス的信号発生装置および方法ならびにカオス・ディバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は，カオス的信号発生装置および
方法ならびにカオス・ディバイスに関する。

【０００２】この明細書において信号とは，アナログ信
号，２値信号，バイナリィ・ディジタル・データ等を含
む概念である。

【０００３】

【背景技術】数学の分野において，物理学において，コ
ンピュータ・サイエンスにおいて，他の様々の分野にお
いてカオス（Chaos ）の理論的，実証的研究が盛んにな
りつつある。カオス理論は，情報処理，セルオートマト
ン等のコンピュータ・サイエンス，気象（天気予報），
地震等の複雑な自然現象の予知，その他に応用できる可
能性があるともいわれているが，未だ模索の段階にあ
る。

【０００４】カオスに関する文献としては次のようなも
のがある。

【０００５】合原一幸編著「カオス−カオス理論の基礎
と応用」（株）サイエンス社，1990 「数理科学」1981年11月号（NO.221）および1989年５月
号（NO.311）,(株）サイエンス社 「Computer Today」1989年７月号（NO.32 ）および1989
年９月号（NO.33)，（株）サイエンス社

【０００６】

【発明の開示】この発明は，カオスの理論的および実証
的研究のために必要な，さらに表示，その他に応用可能
なカオス的な時間的ふるまいをする信号を発生する装置
および方法を提供するものである。

【０００７】第１の発明は非線形関数要素と線形関数要
素とを含む基本的なカオス的信号発生装置（またはカオ
ス・ディバイス）および方法を提供するものである。

【０００８】第１の発明によるカオス的信号発生装置
は，入力信号を所定時間ずつ順次遅延させる複数のディ
レイ手段，上記ディレイ手段のうちの少なくとも１つか
ら得られる信号を非線形関数によって変換する非線形関
数手段，上記ディレイ手段の他のものから得られる信号
を所定係数倍する係数手段，上記非線形関数手段および
係数手段から得られる信号を加算する加算手段，ならび
に動作開始時に上記ディレイ手段，または上記非線形関
数手段および係数手段，または上記加算手段に初期値を
与える初期化手段を備え，上記加算手段の出力が最前段
の上記ディレイ手段にフィードバックされるように構成
されているものである。

【０００９】このカオス的信号発生装置はハードウェア
・アーキテクチャによって，またはコンピュータ・ソフ
トウェアによって実現することができる。

【００１０】ハードウェア回路によって実現される第１
の発明によるカオス・ディバイスは，入力信号を微小時
間ずつ順次遅延させる複数のディレイ回路，上記ディレ
イ回路のうちの少なくとも１つから得られる信号を非線
形関数によって変換する非線形関数回路，上記ディレイ
回路の他のものから得られる信号を所定係数倍する係数
回路，上記非線形関数回路および係数回路から得られる
信号を加算する加算回路，ならびに動作開始時に上記デ
ィレイ回路，または上記非線形関数回路および係数回
路，または上記加算回路に初期値を与える初期化回路を
備え，上記加算回路の出力が最前段の上記ディレイ回路
にフィードバックされるように構成されているものであ
る。

【００１１】第１の発明によるカオス的信号発生方法
は，順次与えられる複数個の信号をその順序に保存して
おき，保存されている信号のうちの少なくとも１つを非
線形関数によって変換し，保存されている信号の他のも
のを所定係数倍し，非線形関数変換された信号および所
定係数倍された信号を加算し，加算により得られた信号
を最新の信号として保存しかつ保存されている信号を順
次シフトするものであり，これらの一連の処理が初期値
を与えることにより開始されかつ繰返されることにより
カオス的信号が得られる。

【００１２】第２の発明は複数の非線形関数要素を含む
より一般的なカオス的信号発生装置（またはカオス・デ
ィバイス）および方法を提供するものである。

【００１３】第２の発明によるカオス的信号発生装置
は，入力信号を所定時間ずつ順次遅延させる複数のディ
レイ手段，上記ディレイ手段から得られる信号をそれぞ
れ所定の非線形関数によって変換する複数の非線形関数
手段，上記複数の非線形関数手段から得られる信号を加
算する加算手段，ならびに動作開始時に上記ディレイ手
段または上記非線形関数手段にそれぞれ初期値を与える
初期化手段を備え，上記加算手段の出力が最前段の上記
ディレイ手段にフィードバックされるように構成されて
いるものである。

【００１４】このカオス的信号発生装置も，ハードウェ
アによる回路またはプログラムされたコンピュータによ
って実現できる。

【００１５】特にハードウェアによって実現される第２
の発明によるカオス・ディバイスは，入力信号を微小時
間ずつ順次遅延させる複数のディレイ回路，上記ディレ
イ回路から得られる信号をそれぞれ所定の非線形関数に
よって変換する複数の非線形関数回路，上記複数の非線
形関数回路から得られる信号を加算する加算回路，なら
びに動作開始時に上記ディレイ回路または上記非線形関
数回路にそれぞれ初期値を与える初期化回路を備え，上
記加算回路の出力が最前段の上記ディレイ回路にフィー
ドバックされるように構成されているものである。

【００１６】第２の発明によるカオス的信号発生方法
は，順次与えられる複数個の信号をその順序に保存して
おき，保存されている信号をそれぞれ所定の非線形関数
によって変換し，非線形関数変換された信号を加算し，
加算により得られた信号を最新の信号として保存しかつ
保存されている信号を順次シフトする一連の処理を行な
うものであり，この一連の処理は初期値を与えることに
より開始される。そして，この一連の処理が繰返される
ことによりカオス的信号が得られる。

【００１７】第３の発明は，多変数非線形関数要素を含
む一般化されたカオス的信号発生装置および方法を提供
している。

【００１８】第３の発明によるカオス的信号発生装置
は，複数の入力変数信号をそれぞれ所定時間遅延させる
複数のディレイ手段，上記複数のディレイ手段から得ら
れる複数の変数信号のうちの少なくとも１つをそれぞれ
入力とし，この入力変数信号を１変数または多変数非線
形関数により関数信号に変換する複数の非線形関数手
段，ならびに各入力変数信号の初期値を与える複数の初
期化手段を備え，上記非線形関数手段から得られる関数
信号が対応する上記ディレイ手段にフィードバックされ
るように構成されているものである。

【００１９】このカオス的信号発生装置もまたハードウ
ェア・アーキテクチャまたはコンピュータ・ソフトウェ
アにより実現することができる。

【００２０】第３の発明によるカオス的信号発生方法
は，複数の入力変数信号をそれぞれ保存しておき，保存
されている複数の変数信号のうちのいくつかを複数の異
なる多変数非線形関数によりそれぞれ関数信号に変換
し，多変数非線形関数変換により得られた複数の関数信
号を新たな入力変数信号としてそれぞれ保存する一連の
処理を行なうものであり，この一連の処理は初期値を与
えることにより開始される。またこの一連の処理が繰返
されることにより複数のカオス的信号が得られる。この
発明はさらに，第１の発明によるカオス的信号発生装置
またはカオス・ディバイスにおいて用いられる線形ディ
レイ素子を提供している。

【００２１】この線形ディレイ素子は，入力信号を所定
時間遅延させるディレイ要素，上記ディレイ要素から得
られる信号を所定係数倍する係数要素，および上記ディ
レイ要素または係数要素に初期値を与える初期化要素を
備えている。

【００２２】この発明は，第１および第２の発明による
カオス的信号発生装置またはカオス・ディバイスで用い
られる非線形ディレイ素子を提供している。

【００２３】この非線形ディレイ素子は，入力信号を所
定時間遅延させるディレイ要素，上記ディレイ要素から
得られる信号を非線形関数によって変換する非線形関数
要素，および上記ディレイ要素の入力信号として，上記
非線形関数要素の入力信号として，または上記非線形関
数要素の出力信号として初期値を与える初期化要素を備
えている。

【００２４】このような線形ディレイ素子および非線形
ディレイ素子，ならびに加算回路を組合せることによ
り，第１または第２の発明によるカオス的信号発生装置
またはカオス・ディバイスを構成することができる。と
くに，カオス・ディバイスをＩＣ化するときにこれらの
ディレイ素子は有効に使用される。

【００２５】さらに，この発明は，第３の発明によるカ
オス的信号発生装置において用いられる一般的非線形デ
ィレイ素子を提供している。

【００２６】この一般的非線形ディレイ素子は，入力変
数信号を所定時間遅延させるディレイ要素，上記ディレ
イ要素から得られる変数信号および外部から与えられる
変数信号を多変数非線形関数によって関数信号に変換す
る多変数非線形関数要素，ならびに上記ディレイ要素ま
たは多変数非線形関数要素に初期値を与える初期化要素
を備えている。

【００２７】このような一般的非線形ディレイ素子を複
数個組合わせることにより，第３の発明によるカオス的
信号発生装置を容易に構築することができる。

【００２８】この発明によるカオス的信号発生装置（ま
たはカオス・ディバイス）および方法によると，時間軸
上でカオス的なふるまいをする出力信号を得ることがで
きる。したがって，非線形関数とそのパラメータおよび
初期値とに応じてカオス的出力信号がどのようなふるま
いをするか等の実証的研究，理論の検証等を行なうこと
ができるようになる。とくにこの発明によるカオス的信
号発生装置をハードウェア回路により実現した場合に
は，きわめて高速にカオス的信号を得ることができる。

【００２９】また，この発明によるカオス的信号発生装
置および方法によって得られるカオス的出力信号を直接
的または間接的に用いることによって種々の表示を行な
うことができる。この表示は非予測的であり，しかも雑
音とは異なるので，見ていて飽きることがなくかつ魅力
的なものとなる。

【００３０】この発明によるカオス的信号発生装置およ
び方法により得られるカオス的出力信号は上記以外に，
音の発生，パターン絵の発生，色の発生，自然感にあふ
れた室内風の発生（たとえば，扇風機の制御，空調器の
制御等），ゲーム機の制御，噴水等における水の流れの
制御等々多くの応用に利用することが可能である。

【００３１】

【実施例の説明】非線形関数を含む差分方程式（または
漸化式）の解の軌道は，パラメータおよび初期値を適当
に定めることにより，カオス的ふるまいをすることが知
られている。

【００３２】最も単純な差分方程式を考える。

【００３３】 ｘ_n+1 ＝ｆ（ｘ_n ）＋ａｘ_n-1 ＝ｆ（ｘ_n ）＋ａｙ_n ‥式１ ｙ_n+1 ＝ｘ_n ‥式２ ここでｆ（ｘ_n ）は，たとえばｂｘ_n ² 等の非線形関数
を表わす。係数ａ，ｂをパラメータという。

【００３４】式１および式２の解は初期値（ｘ₀ ，
ｙ₀ ）（ｎ＝０のときのｘ，ｙの値）を与えることによ
り一義的に定まる。

【００３５】一般にはｎは時間軸上にとられ，ある有限
の時間Δｔ（一般には微小時間）ごとにインクレメント
されていく。

【００３６】したがって，式１および式２の解（ｘ_n ，
ｙ_n ）をＸＹ直交座標上に表わすことができ，解を表わ
す点（ｘ_n ，ｙ_n ）は時間の経過にともない軌跡を描
く。

【００３７】ｎを増大していったときに，解は一点に収
束していくか，発散するか，周期性を示すか，または全
く不規則に変化する。第４番目の全く不規則に変化する
ふるまいが一般にカオスと呼ばれている。解がどのよう
なふるまいをするかは，専らパラメータａ，ｆ（ｘ）の
非線形性を特定するパラメータ（たとえば，上記ｂな
ど）および初期値（ｘ₀ ，ｙ₀ ）により決定される。

【００３８】図１は式１および式２を解いて一連の解を
時間の経過とともに出力するカオス的信号発生装置の機
能的構成を示すものである。

【００３９】このカオス的信号発生装置は，２つのディ
レイ要素（たとえばディレイ回路）10，11，２つの初期
化要素（たとえば初期化のためのスイッチ回路）20，2
1，非線形関数要素（たとえば非線形関数回路）30，係
数要素（たとえば係数器）40および加算要素（たとえば
加算回路）50から構成されている。これらの各要素には
Δｔの周期をもつクロック信号φが与えられ，このクロ
ック信号φに同期して動作する。

【００４０】ディレイ要素10，11は，入力信号を１クロ
ック周期Δｔ遅延させて出力するものである。

【００４１】初期化要素20，21は図２(A) に拡大して示
すシンボルによって表現され，電子回路においては具体
的には図２(B) に示す切替スイッチによって実現され
る。

【００４２】初期値ｘ₀ またはｙ₀ を与えるときには切
替スイッチは端子Ｔ_C に接続され，入力端子Ｃに入力す
る初期値が出力端子Ｂに伝えられる。それ以降は，切替
スイッチは端子Ｔ_A に接続され，入力端子Ａの入力が出
力端子Ｂに伝達される。

【００４３】非線形関数要素30は，入力ｘ_n の非線形関
数ｆ（ｘ_n ）を出力する。

【００４４】係数要素40は入力ｙ_n を係数ａ倍して出力
する。

【００４５】加算要素50はそのすべての入力の和を演算
し，この加算結果をｘ_n+1 として出力する。

【００４６】図１に示す構成は次のように動作する。

【００４７】初期値ｘ₀ ，ｙ₀ が与えられると，これら
の初期値ｘ₀ ，ｙ₀ は初期化要素20，21をそれぞれ通
り，初期値ｘ₀ は非線形関数要素30およびディレイ要素
11に，初期値ｙ₀ は係数要素40にそれぞれ与えられる。
非線形関数要素30からｆ（ｘ₀）が，係数要素40からａ
ｙ₀ がそれぞれ出力され，加算要素50から式１にしたが
って，ｘ₁ ＝ｆ（ｘ₀ ）＋ａｙ₀ が出力される。この値
ｘ₁ はディレイ要素10に入力する。

【００４８】１クロック周期Δｔが経過すると，ディレ
イ要素10，11からはそれぞれｘ₁ ，ｘ₀ （＝ｙ₁ ）が出
力される。

【００４９】一般にある時点でディレイ要素10，11から
ｘ_n ，ｘ_n-1 （＝ｙ_n ）がそれぞれ出力され，非線形関
数要素30，係数要素40および加算要素50によって式１の
演算が行なわれ，加算要素50から次の時刻のｘの値ｘ
_n+1 が出力され，これがディレイ要素10に与えられる。

【００５０】解（ｘ_n ，ｙ_n ）を表わす出力は，ディレ
イ要素10，11の出力端子に現われるが，これは切替スイ
ッチが端子Ｔ_A に接続された初期化要素20，21の出力と
して外部に取出される。

【００５１】図１の機能的構成は，後に示すように電子
回路，またはプログラムされたコンピュータによって実
現される。電子回路で実現される場合には，図２(B) に
示す切替スイッチおよび後述する各種スイッチは半導体
スイッチング素子によって好適に実現されよう。

【００５２】次により一般的な形態について言及する。

【００５３】高次の微分方程式を漸化式で表わすと式３
のようになる。

【００５４】 ｘ_n+1 ＝ｆ（ｘ_n ）＋ａ₁ ｘ_n-1 ＋ａ₂ ｘ_n-2 ＋ａ₃ ｘ_n-3 ＋ａ₄ ｘ_n-4 ＋ …＋ａ_i ｘ_n-i ＋… ‥式３ 式３を次のように変形する。

【００５５】 ｘ_n+1 ＝ｆ（ｘ_n ）＋ａ₁ ｙ_n ＋ａ₂ ｚ_n ＋ａ₃ ｐ_n ＋ａ₄ ｑ_n ＋… ‥式４ ｙ_n+1 ＝ｘ_n ‥式５ ｚ_n+1 ＝ｙ_n （＝ｘ_n-1 ） ‥式６ ｐ_n+1 ＝ｚ_n （＝ｘ_n-2 ） ‥式７ ｑ_n+1 ＝ｐ_n （＝ｘ_n-3 ） ‥式８ ： ｆ（ｘ_n ）は非線形関数，ａ_i （ｉ＝１，２，３，４，
…）は結合パラメータである。

【００５６】ベクトルＸ_n+1 （ベクトルは大文字で表わ
す）を， Ｘ_n+1 ＝｛ｘ_n+1 ，ｙ_n+1 ，ｚ_n+1 ，ｐ_n+1 ，ｑ_n+1 ，…｝^T ‥式９ と置くと，式４〜式８は次のように表現される。

【００５７】

【数１】 ここで， Ｆ（ｘ_n ）＝｛ｆ（ｘ_n ），０，０，０，０…｝^T ‥式11

【数２】 Ｘ_n ＝｛ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…｝^T ‥式13 と置くと，式10は次のように簡潔に表現される。

【００５８】Ｘ_n+1 ＝Ｆ（ｘ_n ）＋Ａ・Ｘ_n ‥式14 式３，または式４〜式８，または式10，または式14で表
わされる漸化式の解Ｘ_n ＝｛ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，
ｑ_n ，…｝^T （式13）を求めるためのカオス的信号発生
装置の機能的構成が図３に示されている。

【００５９】この機能的構成は，多数段のディレイ要素
10，11，12，13，14，…と，これらのディレイ要素間に
設けられた初期化要素20，21，22，23，24，…と，初期
化要素20の出力を入力とする非線形関数要素30と，他の
初期化要素21，22，23，24，…の出力をそれぞれ係数ａ
₁ ，ａ₂ ，ａ₃ ，ａ₄ ，…倍する係数要素41，42，43，
44，…と，非線形関数要素30および係数要素41，42，4
3，44，…の出力を加算する加算要素50とから構成され
ている。加算要素50の出力は最前段のディレイ要素10に
フィードバックされる。

【００６０】初期値Ｘ₀ ＝｛ｘ₀ ，ｙ₀ ，ｚ₀ ，ｐ₀ ，
ｑ₀ ，…｝^T が初期化要素20，21，22，23，24，…を通
して与えられると，非線形関数要素30，係数要素41，4
2，43，44，…からそれぞれｆ（ｘ₀ ），ａ₁ ｙ₀ ，ａ
₂ ｚ₀ ，ａ₃ ｐ₀ ，ａ₄ ｑ₀ ，…が出力され，これらが
加算要素50で加算されることにより，ｘ₁ が得られる。
この出力ｘ₁ はディレイ要素10にフィードバックされ
る。

【００６１】ある時刻においては，非線形関数要素30，
係数要素41，42，43，44，…にそれぞれｘ_n ，ｙ_n ＝ｘ
_n-1 ，ｚ_n ＝ｘ_n-2 ，ｐ_n ＝ｘ_n-3 ，ｑ_n ＝ｘ_n-4 ，…
がそれぞれ与えられ，非線形関数要素30，係数要素41，
42，43，44，…からそれぞれｆ（ｘ_n ），ａ₁ ｙ_n ，ａ
₂ ｚ_n ，ａ₃ ｐ_n ，ａ₄ ｑ_n ，…が得られるので，加算
要素50からは式４で表わされる出力ｘ_n+1 が得られ，こ
れが最前段のディレイ要素10にフィードバックされる。

【００６２】図３には図示が省略されているクロック信
号φの１周期Δｔごとにｎがインクレメントされながら
上記動作が行なわれるのはいうまでもない。

【００６３】一組の解Ｘ_n ＝｛ｘ_n ，ｙ_n ，ｚ_n ，
ｐ_n ，ｑ_n ，…｝^T は，ディレイ要素10，11，12，13，
14，…の出力に現われるが，これらは，切替スイッチが
端子Ｔ_Aに接続された初期化要素20，21，22，23，24，
…の出力として外部に取出される。

【００６４】初期化要素を通して一組の初期値Ｘ₀ ＝
｛ｘ₀ ，ｙ₀ ，ｚ₀ ，ｐ₀ ，ｑ₀ ，…｝^T を与えること
に代えて，ディレイ要素10または初期化要素20を通し
て，ｘ₀，ｘ₁ ，ｘ₂ ，ｘ₃ ，ｘ₄ ，…（または，…，
ｘ_-4，ｘ_-3，ｘ_-2，ｘ_-1，ｘ₀ ）を１クロック周期ごと
に順次入力するようにしてもよい。この場合には，すべ
ての初期値の入力が完了するまで加算要素50の出力をデ
ィレイ要素10にフィードバックしないようにする。

【００６５】図１および図３において，係数要素40，4
1，42，43，44，…の係数ａ，ａ₁ ，ａ₂ ，ａ₃ ，
ａ₄ ，…は外部から変えることができるようにしておく
ことが好ましい。また，後述するように，非線形関数要
素30に設定される非線形関数の形も外部から変えること
ができるようにするとよい。

【００６６】続いて複数の非線形関数をもつより一般的
な漸化式について検討する。

【００６７】 ｘ_n+1 ＝ｆ₀ （ｘ_n ）＋ｆ₁ （ｘ_n-1 ）＋ｆ₂ （ｘ_n-2 ）＋ｆ₃ （ｘ_n-3 ） ＋ｆ₄ （ｘ_n-4 ）＋… ‥式15 式15は次のように変形できる。

【００６８】 ｘ_n+1 ＝ｆ₀ （ｘ_n ）＋ｙ_n ＋ｚ_n ＋ｐ_n ＋ｑ_n ＋… ‥式16 ｙ_n ＝ｆ₁ （ｘ_n-1 ） ‥式17 ｚ_n ＝ｆ₂ （ｘ_n-2 ） ‥式18 ｐ_n ＝ｆ₃ （ｘ_n-3 ） ‥式19 ｑ_n ＝ｆ₄ （ｘ_n-4 ） ‥式20 ： 式15，または式16〜式20で表わされる漸化式の解ｘ_n ，
または一組の解ｘ_n ，ｘ_n-1 ，ｘ_n-2 ，ｘ_n-3 ，
ｘ_n-4 ，…，もしくはｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n，
…を求めるためのカオス的信号発生装置の機能的構成が
図４に示されている。この機能的構成は，多数段のディ
レイ要素10，11，12，13，14，…と，これらのディレイ
要素間に設けられた初期化要素20，21，22，23，24，…
と，これらの初期化要素20，21，22，23，24の出力を入
力とする非線形関数要素30，31，32，33，34，…と，こ
れらの非線形関数要素30，31，32，33，34，…の出力を
加算する加算要素50とから構成されている。加算要素50
の出力ｘ_n+1 が最前段のディレイ要素10にフィードバッ
クされる。非線形関数要素30，31，32，33，34，…には
非線形関数ｆ₀ ，ｆ₁ ，ｆ₂ ，ｆ₃ ，ｆ₄ ，…がそれぞ
れ設定されている。

【００６９】初期値ｘ₀ ，ｘ_-1，ｘ_-2，ｘ_-3，ｘ_-4，…
が初期化要素20，21，22，23，24，…を通して与えられ
ると，非線形関数要素30，31，32，33，34…からそれぞ
れｆ₀ （ｘ₀ ），ｙ₀ ＝ｆ₁ （ｘ_-1），ｚ₀ ＝ｆ₂ （ｘ
_-2），ｐ₀ ＝ｆ₃ （ｘ_-3），ｑ₀ ＝ｆ₄ （ｘ_-4），…が
出力され，これらが加算要素50で加算されることによ
り，ｘ₁ が得られる。この出力ｘ₁ はディレイ要素10に
フィードバックされる。ある時刻においては，非線形関
数要素30，31，32，33，34，…にそれぞれｘ_n，
ｘ_n-1 ，ｘ_n-2 ，ｘ_n-3 ，ｘ_n-4 ，…がそれぞれ与えら
れ，非線形関数要素30，31，32，33，34，…からそれぞ
れｆ₀ （ｘ_n ），ｙ_n ＝ｆ₁ （ｘ_n-1 ），ｚ_n＝ｆ
₂ （ｘ_n-2 ），ｐ_n ＝ｆ₃ （ｘ_n-3 ），ｑ_n ＝ｆ₄ （ｘ
_n-4 ），…が得られるので，加算要素50からは式15また
は式16で表わされる出力ｘ_n+1 が得られ，これがディレ
イ要素10にフィードバックされる。

【００７０】図４にも図示が省略されているクロック信
号φの１周期Δｔごとにｎがインクレメントされながら
上記動作が行なわれるのはいうまでもない。

【００７１】出力ｘ_n ，ｘ_n-1 ，ｘ_n-2 ，ｘ_n-3 ，ｘ
_n-4 ，…はそれぞれディレイ要素10，11，12，13，14，
…の出力に現われるが，これらは，切替スイッチが端子
Ｔ_A に接続された初期化要素20，21，22，23，24，…の
出力として外部に取出される。また，非線形関数要素3
0，31，32，33，34，…から出力ｆ₀ （ｘ_n ），ｙ_n ＝
ｆ₁ （ｘ_n-1 ），ｚ_n ＝ｆ₂ （ｘ_n-2 ），ｐ_n ＝ｆ
₃ （ｘ_n-3 ），ｑ_n ＝ｆ₄ （ｘ_n-4 ），…を得ることも
できる。

【００７２】初期化要素21，22，23，24，…に代えて，
鎖線で示すように，非線形関数要素31，32，33，34，…
の出力側（加算要素50の対応する入力側）に初期値ｙ₀
＝ｆ₁ （ｘ_-1），ｚ₀ ＝ｆ₂ （ｘ_-2），ｐ₀ ＝ｆ₃ （ｘ
_-3），ｑ₀ ＝ｆ₄ （ｘ_-4），…をそれぞれ初期化要素6
1，62，63，64，…を通して入力するようにすることも
できる。

【００７３】図４においても，非線形関数要素30，31，
32，33，34，…に設定される非線形関数は可変であるこ
とが好ましい。

【００７４】図３に示す構成は，電子回路上いくつかの
ユニットに分解して考えることができる。図３に示す構
成の単位となるユニットが図５および図６に示されてい
る。図５の回路を線形ディレイ・ユニット（ＬＤ＝Line
ar Delay Unit ）と呼ぶ。この線形ディレイ・ユニット
（ＬＤ）は，ディレイ要素1i，初期化要素2iおよび係数
要素4i（i=1,2,3,4,…）を含み，ディレイ要素1iの出力
側に初期化要素2iが，さらに初期化要素2iの出力側に係
数要素4iがそれぞれ接続されている。線形ディレイ・ユ
ニット（ＬＤ）には，ディレイ要素1iに与える入力ｘ
_n-i+1 の入力端子，ディレイ要素1iの出力ｘ_n-i を初期
化要素2iを通して取出す出力端子，初期値ｘ₀ （または
ｙ₀ ，ｚ₀ ，ｐ₀ ，ｑ₀ 等）の入力端子，および係数要
素4iの出力ａ_i ・ｘ_n-i を取出す修飾出力端子がさらに
設けられている。

【００７５】図６の回路を非線形ディレイ・ユニット
（ＮＤ＝Nonlinear Delay Unit）と呼ぶ。この非線形デ
ィレイ・ユニット（ＮＤ）は，ディレイ要素1i，初期化
要素2iおよび非線形関数要素3i（i=0,1,2,3,4,…）を含
み，ディレイ要素1iの出力側に初期化要素2iが，初期化
要素2iの出力側に非線形関数要素3iがそれぞれ接続され
ている。非線形ディレイ・ユニット（ＮＤ）には，ディ
レイ要素1iに与える入力ｘ_n-i+1 の入力端子，ディレイ
要素1iの出力ｘ_n-i を初期化要素2iを通して取出す出力
端子，非線形関数要素3iの出力ｆ_i （ｘ_n-i ）を取出す
修飾出力端子および，初期値ｘ₀ （またはｘ_-1，ｘ_-2，
ｘ_-3，ｘ_-4等）の入力端子が設けられている。

【００７６】要すれば，鎖線で示すように，非線形関数
要素3iの出力側に初期化要素6i（i=1,2,3,4,…）を設
け，かつ初期値ｆ_i （ｘ_n ）の入力端子を設ける。

【００７７】１個の非線形ディレイ・ユニット（ＮＤ）
と，複数個の線形ディレイ・ユニット（ＬＤ）の各入出
力間を縦続接続し，かつ各ユニット（ＮＤ），（ＬＤ）
の出力ｆ_i （ｘ_n-i ），ａ_i ・ｘ_n-i が加算要素50に入
力するように接続し，加算要素50の出力を非線形ディレ
イ・ユニット（ＮＤ）にフィードバックすることによ
り，図３に示す回路が構成される。

【００７８】このような非線形ディレイ・ユニット（Ｎ
Ｄ）と，複数個の線形ディレイ・ユニット（ＬＤ）と，
加算要素50を含む加算ユニット50Ａとを１チップ上にＩ
Ｃ化することが可能である。このようにＩＣ化されたカ
オス・ディバイスのチップ・レイアウトの概要が図７に
示されている。このレイアウトではユニット間の結線の
ための配線パターンの図示が省略されている。加算ユニ
ット50Ａは演算増幅器とその入力抵抗アレイとから構成
されよう。

【００７９】同じように，複数個の非線形ディレイ・ユ
ニット（ＮＤ）の各入出力間を縦続接続し，かつ各ユニ
ット（ＮＤ）の出力ｆ_i （ｘ_n-i ）が加算要素50に入力
するように接続し，加算要素50の出力を最前段の非線形
ディレイ・ユニット（ＮＤ）にフィードバックすること
により，図４に示す回路が構成される。

【００８０】このような複数個の非線形ディレイ・ユニ
ット（ＮＤ）と，加算要素50を含む加算ユニット50Ａと
を１チップ上にＩＣ化することが可能である。このよう
にＩＣ化されたカオス・ディバイスのチップ・レイアウ
トの概要が図８に示されている。このレイアウトでもユ
ニット間の結線のため配線パターンの図示が省略されて
いる。

【００８１】一般的な漸化式は次のように表わされる。

【００８２】 ｘ_n+1 ＝ｆ₁ （ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…） ‥式21 ｙ_n+1 ＝ｆ₂ （ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…） ‥式22 ｚ_n+1 ＝ｆ₃ （ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…） ‥式23 ｐ_n+1 ＝ｆ₄ （ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…） ‥式24 ｑ_n+1 ＝ｆ₅ （ｘ_n ，ｙ_n ，ｚ_n ，ｐ_n ，ｑ_n ，…） ‥式25 ‥‥‥‥ ｆ₁ ，ｆ₂ ，ｆ₃ ，ｆ₄ ，ｆ₅ ，…は多変数の非線形関
数である。

【００８３】式21〜式25で表わされる漸化式の一連の解
を発生するカオス的信号発生装置の機能的構成が図９に
示されている。式21〜式25のそれぞれについてディレイ
要素11〜15，初期化要素21〜25および多変数非線形関数
要素71〜75がそれぞれ，縦続接続されている。各多変数
非線形関数要素71〜75には，すべての初期化要素21〜25
の出力が与えられる。多変数非線形関数要素の出力ｘ
_n+1 〜ｑ_n+1 が出力として外部に取出されるとともに，
対応するディレイ要素11〜15にそれぞれフィードバック
される。多変数非線形関数要素には，必ずしもすべての
初期化要素の出力を与えなくてもよい。多変数非線形関
数要素として，重み付き加算と閾値関数を用いた特殊な
場合がホップ・フィールド・モデルである。

【００８４】図９に示す構成は，図10に示す一般的非線
形ディレイ・ユニット（ＧＮＬＤ＝Generalized Nonlin
ear Delay Unit）を組合せることにより構築することが
できる。複数個の一般的非線形ディレイ・ユニット（Ｇ
ＮＬＤ）からなるカオス・ディバイスのＩＣチップ・レ
イアウトが図11に示されている。このレイアウトではユ
ニット間の結線のための配線パターンの図示が省略され
ている。

【００８５】続いて上述した線形ディレイ・ユニット
（ＬＤ）および非線形ディレイ・ユニット（ＮＤ）を電
子回路により実現した具体例について述べる。

【００８６】図12は線形ディレイ・ユニット（ＬＤ）の
具体的回路を示している。この図において，図５との対
応関係を分りやすくするために，入，出力信号について
は図５に示すものと同一符号が使用されている。

【００８７】ディレイ要素は２つのコンデンサＣ₁ ，Ｃ
₂ と切替スイッチＳＷ₁ ，ＳＷ₂ とから構成されてい
る。切替スイッチＳＷ₁ ，ＳＷ₂ は図13に示すようなク
ロック信号φによって切替制御される。ディレイ時間Δ
ｔはクロック信号φの１周期に等しい。係数要素はフィ
ードバック抵抗Ｒ_f を含む演算増幅器Ａ₁₁によって実現
される。係数ａ_i は抵抗Ｒ_f の値によって調整される。
初期化要素はスイッチＳＷ₃ を含む。

【００８８】切替スイッチＳＷ₁ が端子Ｔ₂ に，切替ス
イッチＳＷ₂ が端子Ｔ₁ にそれぞれ接続され，スイッチ
ＳＷ₃ がオンとされることにより初期値ｘ₀ が入力され
る。この初期値ｘ₀ を表わす電圧信号によって入力コン
デンサＣ₁ に充電される。コンデンサＣ₁ の電圧は反転
増幅器Ａ₁₁で−ａ_i 倍されて出力コンデンサＣ₂ に蓄え
られる。

【００８９】次に，切替スイッチＳＷ₁ が端子Ｔ₁ に，
切替スイッチＳＷ₂ が端子Ｔ₂ に接続されると，入力コ
ンデンサＣ₁ には入力ｘ_n-i+1 を表わす電圧が蓄えら
れ，一方出力コンデンサＣ₂ の電圧は反転増幅器Ａ₁₂を
経て出力ａ_i ・ｘ_n-i として出力される。

【００９０】再び切替スイッチＳＷ₁ が端子Ｔ₂ に，切
替スイッチＳＷ₂ が端子Ｔ₁ に接続されると，入力コン
デンサＣ₁ の電圧が−ａ_i 倍されて出力コンデンサＣ₂
に蓄えられることになる。このようにして，時間Δｔご
とに入力が取込まれかつ出力が外部に取出されることに
なる。

【００９１】上述したように切替スイッチＳＷ₁ ，ＳＷ
₂ ，スイッチＳＷ₃ は半導体スイッチング回路により実
現されよう。スイッチＳＷ₃ は手動により直接にまたは
間接に操作または制御されよう。このような線形ディレ
イ・ユニット内または線形ディレイ・ユニット間には適
宜バッファ回路が接続されよう。

【００９２】図14は線形ディレイ・ユニット（ＬＤ）の
具体例の他の構成を示している。この図および後に言及
する各図においても，図12に示すスイッチやコンデンサ
と同じ符号ＳＷ₁ ，ＳＷ₂ ，…，Ｃ₁ ，Ｃ₂ ，…等が使
用されているが，煩雑さを避けるために便宜的に符号を
重複して使用しているにすぎず，各符号は各図ごとに相
互に独立である。

【００９３】図14に示す回路は，複数の（図14では３個
の）コンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ と複数のスイッチＳＷ
₁ 〜ＳＷ₈ とから構成されている。スイッチＳＷ₁ 〜Ｓ
Ｗ₅はクロック信号φ₁ によって，スイッチＳＷ₆ 〜Ｓ
Ｗ₈ はクロック信号φ₂ によってそれぞれ制御される。
クロック信号φ₁ とφ₂ は図15に示すように逆位相の信
号である。

【００９４】クロック信号φ₁ によってスイッチＳＷ₁
〜ＳＷ₅ がオンとされたときに，スイッチＳＷ₆ 〜ＳＷ
₈ はオフ状態を保つ。このときに形成される回路が図16
(A)に示されている。３個のコンデンサＣ₁ ，Ｃ₂ ，Ｃ
₃ が並列に接続され，これらのコンデンサは入力電圧信
号ｖ_inによって等しい電圧に充電される。

【００９５】次にクロック信号φ₂ によってスイッチＳ
Ｗ₆ 〜ＳＷ₈ がオンとされると，スイッチＳＷ₁ 〜ＳＷ
₅ はオフの状態となる。このとき形成される回路が図16
(B)に示されている。３個のコンデンサＣ₁ ，Ｃ₂ ，Ｃ
₃ は直列にに接続される。したがって出力信号ｖ_out は
３ｖ_inとなる。すなわち，図14に示す回路によると，入
力信号ｖ_inが３倍されかつ時間Δｔ遅延されて出力され
ることになる。

【００９６】以下の説明においては，図16で示したと同
じように表現を簡略化するために入力信号ｘ_n-i+1 に代
えて入力信号ｖ_inの符号を，出力信号ｘ_n-i に代えて出
力信号ｖ_out の符号をそれぞれ用いることにする。

【００９７】図14において，スイッチＳＷ₂ 〜ＳＷ₇ を
選択的にオン，オフ制御するようにすると，係数要素の
係数ａ_i を変えることができる。

【００９８】コンデンサＣ₁ 〜Ｃ₃ に充電するときには
図16(A) に示すようにスイッチＳＷ₁ 〜ＳＷ₅ をオン，
ＳＷ₆ 〜ＳＷ₈ をオフとする。

【００９９】次にコンデンサＣ₁ 〜Ｃ₃ に充電された電
荷による出力ｖ_out を取出すときには，スイッチＳ
Ｗ₆ ，ＳＷ₈ をオンとし，スイッチＳＷ₇ をオフのまま
に保つ。またスイッチＳＷ₁ ，ＳＷ₂ ，ＳＷ₄ をオフと
し，スイッチＳＷ₃ ，ＳＷ₅ をオンのままに保つ。する
と，コンデンサＣ₂ とＣ₃ が並列に接続された状態に保
たれ，出力ｖ_out は２ｖ_inの値を示す。これらのスイッ
チＳＷ₁ 〜ＳＷ₈ の操作により，ｖ_out ＝ｖ_inの値をも
つ出力を得ることもできる。

【０１００】上記に代えて，ＳＷ₂ およびＳＷ₃ のうち
のいずれか一方または両方を常時オン状態としておくこ
とにより，スイッチＳＷ₆ およびＳＷ₇ のうちの対応す
るいずれか一方または両方がオンとなったときに，コン
デンサＣ₁ ，Ｃ₂ に充電されていた電荷は放電するの
で，出力電圧ｖ_out を２ｖ_inまたはｖ_inとすることがで
きる。

【０１０１】このように，スイッチＳＷ₁ 〜ＳＷ₈ のオ
ン，オフ制御のやり方を変えることにより所望の係数ａ
_i を得ることができる。接続するコンデンサの数を増加
させることにより係数ａ_i の値の選択の自由度が高ま
る。ＩＣ基板上に多数のコンデンサとスイッチとをあら
かじめ設けておき，これらをマスク・プログラマブルま
たはフィールド・プログラマブルに構成することにより
所望の係数ａ_i を得ることができるようになる。このこ
とは，後述する多数のコンデンサを用いた他の具体的回
路にもあてはまる。

【０１０２】図14においては煩雑さを避けるために初期
化要素の図示が省略されているが，この初期化要素は図
12に示す考え方で付加することができる。一般に初期化
要素はスイッチと，このスイッチがオンされたときに入
力する初期値を表わす電圧を保持するコンデンサとによ
って構成することができる。このことは，後述する他の
具体例においても全く同じである。

【０１０３】図14に示す回路は，並列に接続された複数
のコンデンサを入力電圧によって充電し，これらを直列
に接続することにより入力電圧よりも高い電圧の出力
（ａ_i＞１）を取出すものである。

【０１０４】これに対して，直列に接続された複数のコ
ンデンサを入力電圧によって充電し，これらを並列に接
続することにより，入力電圧よりも低い電圧の出力（ａ
_i ＜１）を取出すようにすることもできる。その構成の
一例が図17に示されている。

【０１０５】図17に示す回路は，複数の（図17では３個
の）コンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ と複数のスイッチＳＷ
₁ 〜ＳＷ₈ とから構成されている。スイッチＳＷ₁ 〜Ｓ
Ｗ₃はクロック信号φ₁ によって，スイッチＳＷ₄ 〜Ｓ
Ｗ₈ はクロック信号φ₂ によってそれぞれ制御される。
クロック信号φ₁ とφ₂ は図15に示すものと同じであ
る。

【０１０６】クロック信号φ₁ によってスイッチＳＷ₁
〜ＳＷ₃ がオンとされたときに，スイッチＳＷ₄ 〜ＳＷ
₈ はオフ状態を保つ。このときに形成される回路が図18
(A)に示されている。３個のコンデンサＣ₁ ，Ｃ₂ ，Ｃ
₃ が直列に接続され，これらのコンデンサは入力電圧信
号ｖ_inによって充電される。

【０１０７】次にクロック信号φ₂ によってスイッチＳ
Ｗ₄ 〜ＳＷ₈ がオンとされると，スイッチＳＷ₁ 〜ＳＷ
₃ はオフの状態となる。このとき形成される回路が図18
(B)に示されている。３個のコンデンサＣ₁ ，Ｃ₂ ，Ｃ
₃ は並列に接続される。したがってＣ₁ ＝Ｃ₂ ＝Ｃ₃ と
すれば，出力信号ｖ_out はｖ_in／３となる。すなわち，
図17に示す回路によると，入力信号ｖ_inが１／３倍され
かつ時間Δｔ遅延されて出力されることになる。

【０１０８】コンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ の値の設定の
仕方によって任意の係数ａ_i （ａ_i＜１）を得ることが
できる。

【０１０９】たとえば，Ｃを単位容量として，Ｃ₁ ＝４
Ｃ，Ｃ₂ ＝２Ｃ，Ｃ₃ ＝Ｃとする。図18(A) において各
コンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ には等しい電荷が蓄積され
る。この電荷をＱとする。また，各コンデンサＣ₁ ，Ｃ
₂ ，Ｃ₃ の両端の電圧をそれぞれｖ₁ ，ｖ₂ ，ｖ₃ とす
る。各コンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ において次式が成立
つ。

【０１１０】Ｑ＝４Ｃｖ₁ ‥式26 Ｑ＝２Ｃｖ₂ ‥式27 Ｑ＝Ｃｖ₃ ‥式28 一方， ｖ_in＝ｖ₁ ＋ｖ₂ ＋ｖ₃ ‥式29 これより， Ｑ／Ｃ＝（４／７）ｖ_in ‥式30 を得る。

【０１１１】一方，図18(B) において，３Ｑの電荷が３
つのコンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ に再分配される。各コ
ンデンサＣ₁ ，Ｃ₂ ，Ｃ₃ に蓄えられる電荷量はそれぞ
れ４Ｃｖ_out ，２Ｃｖ_out ，Ｃｖ_out であるから次式が
成立つ。

【０１１２】 ４Ｃｖ_out ＋２Ｃｖ_out ＋Ｃｖ_out ＝７Ｃｖ_out ＝３Ｑ ‥式31 式30と式31により， ｖ_out ＝（３／７）（Ｑ／Ｃ）＝（３／７）（４／７）ｖ_in ＝（12／49）ｖ_in ‥式32 を得る。

【０１１３】図17においても，スイッチＳＷ₂ 〜ＳＷ₇
を選択的にオン，オフ制御するようにすると，係数要素
の係数ａ_i を変えることができる。

【０１１４】図19はさらに他の例を示すものである。こ
こでは，入力電圧ｖ_inによってコンデンサＣ₁ ，Ｃ₂ ，
Ｃ₃ のいずれか１つ，２つまたは全部に充電し，その
後，充電されたコンデンサの電荷を３つのコンデンサに
再分配して出力電圧ｖ_out として取出す。

【０１１５】たとえば，クロック信号φ₁ によってスイ
ッチＳＷ₁ のみをオンとする。他のスイッチＳＷ₂ 〜Ｓ
Ｗ₆ はオフに保たれる。これにより，入力電圧ｖ_inによ
ってコンデンサＣ₁ に充電される。次に，クロック信号
φ₂ によってスイッチＳＷ₄〜ＳＷ₆ をオンとする。他
のスイッチＳＷ₁ 〜ＳＷ₃ はオフの状態に保持される。
すると，コンデンサＣ₁ に充電された電荷が他のコンデ
ンサＣ₂ とＣ₃ に分配され，これにしたがって定まる電
圧の出力ｖ_out が得られる。ｖ_out ＜ｖ_in ，すなわち
ａ_i ＜１である。

【０１１６】スイッチＳＷ₁ をオンとすることに代え
て，クロック信号φ₁ によってスイッチＳＷ₂ をオンと
してコンデンサＣ₂ に充電するようにしてもよいし，ス
イッチＳＷ₃ をオンとしてコンデンサＣ₃ に充電するよ
うにしてもよいし，スイッチＳＷ₁ 〜ＳＷ₃ のうちの２
つをオンとして対応する２つのコンデンサに充電するよ
うにしてもよい。

【０１１７】図20は非線形ディレイ・ユニット（ＮＤ）
の具体例を示すものであり，図６との対応関係を明らか
にするために，入，出力信号としては図６に示すものと
同一符号が用いられている。非線形関数要素3iの具体例
については後述する。

【０１１８】図21は非線形ディレイ・ユニット（ＮＤ）
を，コンデンサＣ₁ 〜Ｃ₄ と，ダイオードＤ₁ 〜Ｄ
₃ と，スイッチＳＷ₁ 〜ＳＷ₅ とから構成した具体例を
示すものである。簡単のためにＣ₁ ＝Ｃ₂ ＝Ｃ₃ ＝Ｃ₄
とする。

【０１１９】クロック信号φによって，スイッチＳＷ₁
がオン，切替スイッチＳＷ₂ 〜ＳＷ₄ が端子Ｔ₁ に接
続，スイッチＳＷ₅ がオフとされた充電状態が図22(A)
に示されている。ダイオードＤ₁ 〜Ｄ₃ の順方向降下電
圧をｖ_D とする。

【０１２０】入力電圧ｖ_inがｖ_in≦ｖ_D とのときはコン
デンサＣ₁ にのみ充電される。ｖ_D＜ｖ_in≦２ｖ_D のと
きはコンデンサＣ₁ とＣ₂ に充電される。２ｖ_D ＜ｖ_in
≦３ｖ_D のときはコンデンサＣ₁ とＣ₂ とＣ₃ に充電さ
れる。３ｖ_D ＜ｖ_inになるとすべてのコンデンサＣ₁ 〜
Ｃ₄ に充電される。このように入力電圧ｖ_inの大きさに
応じて充電されるコンデンサの数が異なる。

【０１２１】次にクロック信号φによって，スイッチＳ
Ｗ₁ がオフ，切替スイッチＳＷ₂ 〜ＳＷ₄ が端子Ｔ₂ に
接続，スイッチＳＷ₅ がオンとされた出力電圧取出し状
態が図22(B) に示されている。すべてのコンデンサＣ₁
〜Ｃ₄ が並列に接続され，先に充電されたコンデンサの
電荷がすべてのコンデンサに分配されることになる。入
力電圧ｖ_inの大きさに応じて充電されるコンデンサの数
および電荷量が異なるから，入力電圧ｖ_in／出力電圧ｖ
_out 特性は図23に示すようになる。この特性は非線形特
性である。すなわち，図21に示す回路によると，入力電
圧ｖ_inが図23に示す非線形特性によって変換されること
により得られる出力電圧ｖ_out が，入力電圧ｖ_inの入力
から周期Δｔ遅れて出力されることになる。

【０１２２】図24は非線形関数要素3iを電子回路により
具体化した一例を示すものである。この回路は，フィー
ドバック可変抵抗Ｒ_f をもつ非反転演算増幅器Ａ₂ を含
む。入力電圧ｖ_inは入力抵抗を介して増幅器Ａ₂ の正お
よび負入力端子に与えられる。増幅器Ａ₂ の負入力端子
は入力抵抗を介して２つのダイオードＤ₁ ，Ｄ₂ （この
ダイオードも図21に示すものと同じ符号が使用されてい
るが相互に関連性はない）が並列にかつ相互に逆向きに
接続されている。一方のダイオードＤ₁ のアノードには
可変抵抗Ｒ₁ を介して−Ｅ₁ の電圧が，他方のダイオー
ドＤ₂ のカソードには可変抵抗Ｒ₂ を介して＋Ｅ₂ の電
圧がそれぞれ印加されている。出力電圧ｖ_out は増幅器
Ａ₂ の出力端子より得られる。

【０１２３】今，ダイオードの順方向降下電圧ｖ_D を無
視して考えると，入力電圧ｖ_inが

【数３】 を満たす場合には，ダイオードＤ₂ のみが導通状態とな
り，図24の回路は図26(A) に示すようになる。この回路
は正の増幅度を持ち，その増幅度は抵抗Ｒ₂ およびＲ_f
の少なくともいずれか一方により変えることができる。

【０１２４】入力電圧ｖ_inが

【数４】 の場合には，ダイオードＤ₁ ，Ｄ₂ はともに遮断状態と
なるから，図24の回路は図26(B) に示すようになる。増
幅器Ａ₂ のフィードバック抵抗Ｒ_f を適当に選ぶことに
より負の増幅度をもたせることができる。

【０１２５】入力電圧ｖ_inが

【数５】 の場合には，ダイオードＤ₁ のみが導通状態となるの
で，図26(C) に示す回路が実現される。この回路もまた
正の増幅度をもち，その増幅度は抵抗Ｒ₁ およびＲ_f の
少なくともいずれか一方によって調整することができ
る。

【０１２６】したがって，図24に示す回路の入出力特性
は図25に図示されるように非線形性を示す。

【０１２７】上述した種々の電子回路はすべて電圧モー
ドで動作するものである。

【０１２８】次に電流モードで動作する線形ディレイ・
ユニット（ＬＤ）および非線形ディレイ・ユニット（Ｎ
Ｄ）の具体例について説明する。

【０１２９】図27は電流モードで動作する線形ディレイ
・ユニット（ＬＤ）の具体的回路例を示すものである。
この回路は２つのスイッチト・カレント・ミラーによっ
て構成されている。入力側のスイッチト・カレント・ミ
ラーはカレント・ミラーを構成するｎＭＯＳＦＥＴ
Ｑ₁ ，Ｑ₂ と，これらのＦＥＴＱ₁ ，Ｑ₂ のゲート間に
接続されたスイッチング素子としてのｎＭＯＳＦＥＴＱ
₅ とから構成されている。ＦＥＴＱ₁ に入力信号が電流
Ｉ_i として与えられる。出力側のスイッチト・カレント
・ミラーはカレント・ミラーを構成するｐＭＯＳＦＥＴ
Ｑ₃ ，Ｑ₄ と，これらのＦＥＴＱ₃ ，Ｑ₄ のゲート間に
接続されたスイッチング素子としてのｐＭＯＳＦＥＴＱ
₆ とから構成されている。ＦＥＴＱ₄ から出力信号が電
流Ｉ₀ として得られる。スイッチング素子としてのＦＥ
ＴＱ₅ ，Ｑ₆ はクロック信号φ（図13参照）により制御
される。

【０１３０】クロック信号φがＨレベルのときＦＥＴＱ
₅ はオン，ＦＥＴＱ₆ はオフとなる。ＦＥＴＱ₅ がオン
であるから入力側のカレント・ミラーが動作し，ＦＥＴ
Ｑ₁に入力電流Ｉ_i が与えられると，これに対応した電
流Ｉ₂ がＦＥＴＱ₂ に流れる。

【０１３１】ＦＥＴＱ₁ のチャネル幅／チャネル長の比
（これを以下Ｗ／Ｌ比という）をＷ₁ ／Ｌ₁ ，ＦＥＴＱ
₂ のＷ／Ｌ比をＷ₂ ／Ｌ₂ とすると，電流Ｉ₂ は次式で
与えられる。

【０１３２】 Ｉ₂ ＝［（Ｗ₂ ／Ｌ₂ ）／（Ｗ₁ ／Ｌ₁ ）］Ｉ_i ‥式36 このとき，ＦＥＴＱ₂ のゲート／ドレイン間寄生容量Ｃ
_GD1 に電流Ｉ₂ に対応するゲート電圧に等しい電圧を表
わす電荷が蓄えられる。電流Ｉ₂ はＦＥＴＱ₃にも流れ
ＦＥＴＱ₃ のゲート／ドレイン間には電流Ｉ₂ に対応す
る電圧降下が発生する。

【０１３３】次にクロック信号φがＬレベルになるとＦ
ＥＴＱ₅ はオフ，ＦＥＴＱ₆ はオンとなる。したがって
出力側のカレント・ミラーが動作する。すなわち，容量
Ｃ_{GD 1} に蓄えられた電荷による電圧によってＦＥＴ
Ｑ₂ ，Ｑ₃ に電流Ｉ₂ が流れ続け，この時生じているＦ
ＥＴＱ₃ のゲート／ドレイン間の電圧降下に等しい電圧
まで，オンとなったＦＥＴＱ₆ を通じてＣ_GD2 が充電さ
れ，その結果として出力側のＦＥＴＱ₄ にはこれに応じ
た出力電流Ｉ₀ が流れることになる。ＦＥＴＱ₃ のＷ／
Ｌ比をＷ₃ ／Ｌ₃ ，ＦＥＴＱ₄ のＷ／Ｌ比をＷ₄ ／Ｌ₄
とすると，出力電流Ｉ₀ は次式で与えられる。

【０１３４】 Ｉ₀ ＝［（Ｗ₄ ／Ｌ₄ ）／（Ｗ₃ ／Ｌ₃ ）］Ｉ₂ ＝［（Ｗ₄ ／Ｌ₄ ）／（Ｗ₃ ／Ｌ₃ ）］・ ［（ｗ₂ ／Ｌ₂ ）／（Ｗ₁ ／Ｌ₁ ）］Ｉ_i ＝ａ_i ・Ｉ_i ‥式37 ａ_i ＝［（Ｗ₄ ／Ｌ₄ ）／（Ｗ₃ ／Ｌ₃ ）］・ ［（Ｗ₂ ／Ｌ₂ ）／（Ｗ₁ ／Ｌ₁ ）］ ‥式38 したがって，出力電流Ｉ₀ は入力電流Ｉ_i にａ_i 倍され
た電流値をもち，かつ入力電流Ｉ_i の入力時点から時間
Δｔ遅れた時点で出力されることになる。係数ａ_i は好
ましくはＷ₄ ／Ｌ₄ ，Ｗ₁ ／Ｌ₁ で調整するとよい。

【０１３５】このような電流モードの回路は，加算が結
線（ワイヤードサム）のみでよく，構成素子数が少なく
ＩＣ化に適している。たとえば図12に示す電圧モードの
線形ディレイ・ユニットと比較してみよう。

【０１３６】図12に示す電圧モードの線形ディレイ・ユ
ニット（ＬＤ）は，抵抗素子が３個必要であり，その形
成のために大面積が必要となる。また，演算増幅器とス
イッチとを含むからこれをトランジスタで実現するため
には11〜20個のトランジスタが必要である。また少なく
とも２個の容量（コンデンサ）が必要である。

【０１３７】これに対して図27に示す電流モードの線形
ディレイ・ユニット（ＬＤ）では抵抗素子は不要であ
り，ＦＥＴのゲート容量を利用しているからコンデンサ
も不要である。図27から分るようにトランジスタは６個
ですむ。

【０１３８】次に図28を参照して非線形ディレイ・ユニ
ット（ＮＤ）を電流モードで動作する回路により実現し
た具体例について説明する。

【０１３９】図28において図27に示すものと同一物には
同一符号が付されている。図28の回路には図27の回路と
比較すると，入力側のＦＥＴＱ₁ が非線形機能素子ＳＣ
によって置きかえられている。この非線形機能素子ＳＣ
は非線形な電流／電圧特性をもつもので，たとえばサイ
リスタで実現でき，ＩＣに対して外付けしてもよいし，
ＩＣチップ内に埋込むようにすることもできる。

【０１４０】入力電流Ｉ_i に対して非線形変換された電
圧を表わす電荷が容量Ｃ_GD1 に蓄えられることになるの
で，図28の回路では，時間Δｔ後に非線形変換された出
力電流Ｉ₀ が得られることになる。

【０１４１】最後に上述したカオス・ディバイスの応用
例について説明する。

【０１４２】最も簡単な図１に示す構成をコンピュータ
・ソフトウェアで実現し，これによるシュミレーション
結果について説明する。

【０１４３】式１および式２を次のように書きなおす。

【０１４４】ｘ_n+1 ＝ｆ（ｘ_n ）＋ａ₂ ｙ_n ‥式39 ｙ_n+1 ＝ｘ_n ‥式40 非線形関数ｆ（ｘ_n ）を次式で表わす。

【０１４５】

【数６】 ここでａ₁ ，ａ₂ は定数（パラメータ）である。

【０１４６】式41で表わされる非線形関数ｆ（ｘ）は図
29に示す曲線を描く。ここでａ₁ ＝0.300 である。

【０１４７】図30から図34は式39〜式41から得られる
（ｘ_n ，ｙ_n ）によって表わされる点をＸＹ座標に表現
したものであり，ｎ＝１〜20000 ，すなわち初期値（ｘ
₀ ，ｙ₀ ）を含めて20001 個の点が表わされている。

【０１４８】図30は初期値ｘ₀ ＝0.000 ，ｙ₀ ＝0.000
，パラメータａ₁ ＝0.300 ，ａ₂ ＝−1.000 の条件を
設定した場合に得られるパターンを表わしている。

【０１４９】図31はパラメータ（ａ₁ ＝0.300 ，ａ₂ ＝
−1.000 ）を固定し，初期値をｘ₀＝5.000 ，ｙ₀ ＝5.0
00 に変化させることにより得られるパターンを示す。
初期値を変えることによって，点の集合によって表わさ
れるパターン（図柄）がかなり変化することが分る。

【０１５０】図32はパラメータ（ａ₁ ＝0.300 ，ａ₂ ＝
−1.000 ）を固定し，初期値をさらにｘ₀ ＝10.000，ｙ
₀ ＝10.000に変化させた場合を示す。点の集合によって
表わされる図柄はさらに変貌を遂げている。

【０１５１】図33は初期値を図30の場合と同じとし（ｘ
₀ ＝0.000 ，ｙ₀ ＝0.000 ），一方のパラメータをａ₁
＝0.290 （ａ₂ ＝−1.000 は固定）とわずかに変えた場
合に得られるパターンである。図30の場合と異なり，パ
ターンはおよそ−１≦ｘ，ｙ≦＋２の中に閉じ込められ
ており，パラメータを少し変えただけでもパターンが大
幅に変化することが分る。

【０１５２】図34は一方のパラメータをａ₁ ＝1.000 に
さらに変えた場合であり，初期値（ｘ₀ ＝0.000 ，ｙ₀
＝0.000 ）および他方のパラメータ（ａ₂ ＝−1.000 ）
は変更していない。図柄が完全に変貌している。

【０１５３】このような点（ｘ_n ，ｙ_n ）の集合を２次
元的に表示する応用例が考えられる。表示装置として
は，ＣＲＴ表示装置，プラズマ・ディスプレイ，液晶表
示装置，マトリクス状に点光源を配置したもの等種々の
ものを用いることができる。

【０１５４】表示の仕方には次の方法がある。

【０１５５】１）パターン形成過程の表示 一定時間ごとにｎをインクレメントしながら，そのとき
得られた（ｘ_n ，ｙ_n）によって表わされる点を順次表
示する。既に表示した点は消してしまっても，そのまま
残してもよい。

【０１５６】この表示によって時間の経過にしたがって
パターンが形成されていく様子，または点の軌跡が分
る。

【０１５７】２）静止パターンの表示 所定数（たとえば上述した20001 個）の点の座標の集合
をあらかじめ求めておき，これらのすべての点を一挙に
表示する。図30〜図34に示すようなパターンが表示され
るであろう。

【０１５８】３）動パターンの表示 ２）に示す静止パターンの表示において，ｎをさらにイ
ンクレメントして新たな点を求め，この点を追加的に表
示するとともに最も古い点の表示を消去する。表示され
ている点の数は常に一定であるが，表示されているパタ
ーンが時間の経過とともに変化していく。

【０１５９】４）初期値，パラメータの少なくとも１つ
を変化させる。

【０１６０】この方法は上記１）〜３）のすべてにあて
はまる。

【０１６１】とくに２）の表示方法においては，図30の
パターンから図31のパターンへ，または図32のパターン
から図33のパターンへというように表示パターンが突然
変化する。

【０１６２】このような表示は広告の背景表示として効
果的であろう。上述したパターンの変化，点の軌跡は全
く不規則であり予測できない。しかし雑音のような不快
さもなく，見ていて飽きることがなくかつ魅力的であ
る。

【０１６３】以上の説明は，システムのダイナミクスが
差分方程式（たとえば式１）で表わされる場合について
述べてきたが，

【数７】

【数８】 のような微分方程式で表わされる場合も同様であり，こ
の場合はディレイ要素の代りに積分要素を用いればよ
い。この発明において「ディレイ要素」，「ディレイ手
段」，「ディレイ回路」は，「積分要素」，「積分手
段」，「積分回路」を含む概念である。

【図面の簡単な説明】

【図１】１つの非線形関数要素と１つの係数要素とを含
む最も簡単なカオス的信号発生装置の機能的構成を示
す。

【図２】(A) は初期化要素のシンボルを，(B) は具体的
回路例をそれぞれ示す。

【図３】１つの非線形関数要素と複数の係数要素とを含
むカオス的信号発生装置の機能的構成を示す。

【図４】複数の非線形関数要素を含む一般的なカオス的
信号発生装置の機能的構成を示す。

【図５】線形ディレイ・ユニットの回路構成を示すブロ
ック図である。

【図６】非線形ディレイ・ユニットの回路構成を示すブ
ロック図である。

【図７】ＩＣ化されたカオス・ディバイスのレイアウト
を示す。

【図８】ＩＣ化された他のカオス・ディバイスのレイア
ウトを示す。

【図９】複数の多変数非線形関数要素を含む一般的なカ
オス信号発生装置の機能的構成を示す。

【図１０】一般的非線形ディレイ・ユニットの回路構成
を示すブロック図である。

【図１１】ＩＣ化されたカオス・ディバイスのレイアウ
トを示す。

【図１２】線形ディレイ・ユニットの具体的回路構成を
示す回路図である。

【図１３】クロック信号を示す波形図である。

【図１４】線形ディレイ・ユニットの具体的回路構成の
他の例を示す回路図である。

【図１５】クロック信号を示す波形図である。

【図１６】(A) および(B) は図14に示す回路の動作を示
す各時点の等価回路図である。

【図１７】線形ディレイ・ユニットの具体的回路構成の
さらに他の例を示す回路図である。

【図１８】(A) および(B) は図17に示す回路の動作を示
す各時点の等価回路図である。

【図１９】線形ディレイ・ユニットの具体的回路構成の
さらに他の例を示す回路図である。

【図２０】非線形ディレイ・ユニットの具体的回路構成
を示す回路図である。

【図２１】非線形ディレイ・ユニットの具体的回路構成
の他の例を示す回路図である。

【図２２】(A) および(B) は図21に示す回路の動作を示
す各時点の等価回路図である。

【図２３】図21に示す回路の入出力特性を示すグラフで
ある。

【図２４】非線形関数要素の具体例を示す回路図であ
る。

【図２５】図24に示す回路の入出力特性を示すグラフで
ある。

【図２６】(A) ，(B) および(C) は図24に示す回路の動
作を示す入力信号の各レンジごとの等価回路図である。

【図２７】線形ディレイ・ユニットの電流モードで動作
する具体的回路構成を示す回路図である。

【図２８】非線形ディレイ・ユニットの電流モードで動
作する具体的回路構成を示す回路図である。

【図２９】非線形関数の特性の一例を示すグラフであ
る。

【図３０】図29に示す非線形関数を含み，図１に示す機
能的構成をもつカオス的信号発生装置から得られる出力
信号の描くパターンを示すものである。

【図３１】カオス的信号の描くパターンの他の例を示
す。

【図３２】カオス的信号の描くパターンのさらに他の例
を示す。

【図３３】カオス的信号の描くパターンのさらに他の例
を示す。

【図３４】カオス的信号の描くパターンのさらに他の例
を示す。

【符号の説明】

10，11，12，13，14，15，1i ディレイ要素 20，21，22，23，24，25，2i，61，62，63，64，6i 初
期化要素 30，31，32，33，34，3i 非線形関数要素 40，41，42，43，44，4i 係数要素 50 加算要素 71，72，73，74，75，7i 多変数非線形関数要素

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を所定時間ずつ順次遅延させる
   複数のディレイ手段， 上記ディレイ手段のうちの少な
   くとも１つから得られる信号を非線形関数によって変換
   する非線形関数手段， 上記ディレイ手段の他のものから得られる信号を所定係
   数倍する係数手段， 上記非線形関数手段および係数手段から得られる信号を
   加算する加算手段，ならびに動作開始時に上記ディレイ
   手段，または上記非線形関数手段および係数手段，また
   は上記加算手段に初期値を与える初期化手段を備え， 上記加算手段の出力が最前段の上記ディレイ手段にフィ
   ードバックされるように構成されている，カオス的信号
   発生装置。
2. 【請求項２】 入力信号を微小時間ずつ順次遅延させる
   複数のディレイ回路， 上記ディレイ回路のうちの少な
   くとも１つから得られる信号を非線形関数によって変換
   する非線形関数回路， 上記ディレイ回路の他のものから得られる信号を所定係
   数倍する係数回路， 上記非線形関数回路および係数回路から得られる信号を
   加算する加算回路，ならびに動作開始時に上記ディレイ
   回路，または上記非線形関数回路および係数回路，また
   は上記加算回路に初期値を与える初期化回路を備え， 上記加算回路の出力が最前段の上記ディレイ回路にフィ
   ードバックされるように構成されている，カオス・ディ
   バイス。
3. 【請求項３】 順次与えられる複数個の信号をその順序
   に保存しておき， 保存されている信号のうちの少なくとも１つを非線形関
   数によって変換し， 保存されている信号の他のものを所定係数倍し， 非線形関数変換された信号および所定係数倍された信号
   を加算し， 加算により得られた信号を最新の信号として保存しかつ
   保存されている信号を順次シフトする， 上記一連の処理を初期値を与えることにより開始させか
   つ繰返させることによりカオス的信号を得る，カオス的
   信号発生方法。
4. 【請求項４】 入力信号を所定時間ずつ順次遅延させる
   複数のディレイ手段， 上記ディレイ手段から得られる
   信号をそれぞれ所定の非線形関数によって変換する複数
   の非線形関数手段， 上記複数の非線形関数手段から得られる信号を加算する
   加算手段，ならびに動作開始時に上記ディレイ手段また
   は上記非線形関数手段にそれぞれ初期値を与える初期化
   手段を備え， 上記加算手段の出力が最前段の上記ディレイ手段にフィ
   ードバックされるように構成されている，カオス的信号
   発生装置。
5. 【請求項５】 入力信号を微小時間ずつ順次遅延させる
   複数のディレイ回路， 上記ディレイ回路から得られる
   信号をそれぞれ所定の非線形関数によって変換する複数
   の非線形関数回路， 上記複数の非線形関数回路から得られる信号を加算する
   加算回路，ならびに動作開始時に上記ディレイ回路また
   は上記非線形関数回路にそれぞれ初期値を与える初期化
   回路を備え， 上記加算回路の出力が最前段の上記ディレイ回路にフィ
   ードバックされるように構成されている，カオス・ディ
   バイス。
6. 【請求項６】 順次与えられる複数個の信号をその順序
   に保存しておき， 保存されている信号をそれぞれ所定の非線形関数によっ
   て変換し， 非線形関数変換された信号を加算し， 加算により得られた信号を最新の信号として保存しかつ
   保存されている信号を順次シフトする， 上記一連の処理を初期値を与えることにより開始させか
   つ繰返させることによりカオス的信号を得る，カオス的
   信号発生方法。
7. 【請求項７】 複数の入力変数信号をそれぞれ所定時間
   遅延させる複数のディレイ手段， 上記複数のディレイ手段から得られる複数の変数信号の
   うちの少なくとも１つをそれぞれ入力とし，この入力変
   数信号を１変数または多変数非線形関数により関数信号
   に変換する複数の非線形関数手段，ならびに各入力変数
   信号の初期値を与える複数の初期化手段を備え， 上記非線形関数手段から得られる関数信号が対応する上
   記ディレイ手段にフィードバックされるように構成され
   ている，カオス的信号発生装置。
8. 【請求項８】 複数の入力変数信号をそれぞれ保存して
   おき， 保存されている複数の変数信号のうちのいくつかを複数
   の異なる多変数非線形関数によりそれぞれ関数信号に変
   換し， 多変数非線形関数変換により得られた複数の関数信号を
   新たな入力変数信号としてそれぞれ保存する， 上記一連の処理を初期値を与えることにより開始させか
   つ繰返させることにより複数のカオス的信号を得る，カ
   オス的信号発生方法。