JP4644760B2 - Ｄａコンバータ - Google Patents

Description

本発明は、ＤＡコンバータ回路に関し、特に、斯かるＤＡコンバータ回路の消費電力に関するものである。

抵抗器を用いたＤＡコンバータが周知である。図１に、実現可能な２つの回路の例が示されている。右側の回路は、一組のバイナリ重付け抵抗器Ｒ、２Ｒ、...３２Ｒを利用している。変換されるデジタルデータのビットを表すデータ信号Ｄ０〜Ｄ５が抵抗器の一方の側に印加され、抵抗器の他方の側は、ＤＡ変換器の出力を形成する共通点に接続されている。Ｄ０はデジタルデータの最下位ビットを表し、Ｄ５は最上位ビットを表す。

データ信号は、デジタルデータの中の対応ビットが１又は０であるかどうかに依存して、別々の電圧レベルの間で切替えが行われる。回路の出力電圧はデジタルデータに伴なって線形的に変化する。

図１の左側の回路は、図示されているように、Ｒおよび２Ｒの値の抵抗器のラダー回路網を採用することによって、抵抗値の比を大きくする必要性が回避されている。入力データ電圧は、先に説明した回路と同じ方法で得られ、出力電圧は、デジタルデータに対して同じように線形依存性を示す。これら抵抗器を使用したＤＡコンバータの他の変形例も知られている。

これらの抵抗器を使用したＤＡコンバータの一つの利点は、容量性負荷を駆動するときに、出力増幅器を必要としないということである。十分な時間が与えられると、出力電圧は、抵抗回路網とデジタルデータとによって決定される値にチャージされる。ＤＡコンバータの中の抵抗素子は、例えば半導体膜又は金属を含む膜から形成される実際の抵抗器を使用して形成してもよく、又は、図２に示されているようなスイッチトキャパシタ抵抗素子を用いて形成することができる。

スイッチトキャパシタ回路は並列の２つのブランチを有している。各ブランチは、直列接続された第１および第２のスイッチを有しており、これらスイッチは相補信号で駆動される。一方のブランチのスイッチとスイッチとの間の接続部と、他方のブランチのスイッチとスイッチとの間の接続部と、の間に、一つのコンデンサが接続されている。スイッチは、周期的に動作して、コンデンサを定期的にチャージおよびディスチャージする。

図２に示されているように、スイッチトキャパシタ回路の等価回路は、簡単には一つの抵抗器であり、この抵抗値は、この回路の容量と動作周波数に依存するものである。

スイッチトキャパシタ抵抗素子を使用する利点は、コンデンサの値を制御し、正確に規定することが、抵抗器を制御し規定するよりも、容易に行える点である。抵抗器の値は、コンデンサの値とクロック周波数との両方によって制御できるので、抵抗器の値を制御するときに大きな自由度もある。

従来の抵抗器又はスイッチトキャパシタ抵抗を使用した、バッファを備えていない抵抗型ＤＡＣ回路の不利な点の一つは、抵抗回路網に入力を与えるデータ電圧源とデータ電圧源との間をかなりの電流が流れることである。この電流の大きさは、デジタルデータ値、抵抗値、およびデータ電圧に依存する。抵抗値は、負荷容量をチャージするのにどのくらいの時間を使用するのかを考慮して選択される。出力チャージ時間が短くなければならず、したがって抵抗値が比較的小さくなければならないアプリケーションでは、データ電圧源とデータ電圧源との間を電流が流れる結果として消費される電力は、かなり大きなものである。

したがって、スイッチトキャパシタ抵抗回路を使用したＤＡ回路の消費電力を低減する必要がある。

本発明によれば、ＤＡコンバータが提供される。このＤＡコンバータは、
デジタル入力ワードのビット数に対応する複数のデジタル入力部であって、第１のバイナリ電圧レベルと第２のバイナリ電圧レベルとのうちの一方の電圧レベルをＤＡコンバータのバイナリ入力として選択するために使用される複数のデジタル入力部と、
複数のキャパシタ回路と、を有している。上記複数のキャパシタ回路の各々は、上記複数のデジタル入力部のうちの対応するデジタル入力部に関連している。
ＤＡコンバータは、
第１のクロック入力部および第２のクロック入力部と、
出力負荷と、
上記第１および第２のクロック入力部によって制御される複数のスイッチであって、上記第１のバイナリ電圧レベルのバイナリ入力と上記第２のバイナリ電圧レベルのバイナリ入力とのうちの一方のバイナリ入力又は上記出力負荷に、上記複数のキャパシタ回路が結合するのを制御する複数のスイッチと、
を有し、
一組の上記キャパシタ回路は、上記デジタル入力ワードのビットに依存して、上記第１のバイナリ電圧レベル、上記第２のバイナリ電圧レベル、又は上記第１のバイナリ電圧レベルと上記第２のバイナリ電圧レベルとの平均値、を有する有効電圧を、上記出力負荷に出力するように制御可能である。

したがって、本発明は、デジタルデータの値に依存して、分圧器モード（平均出力を提供するため）又は抵抗器モードで動作することができる複数のキャパシタ（入力）回路を備えている。このようなキャパシタ回路の動作により、データ電圧源の間を流れる電流をかなり小さくすることができ、したがって、ＤＡコンバータ回路の消費電力をかなり低減することができる。しかし、回路の出力抵抗、したがって回路が負荷コンデンサをチャージする能力は、本発明を備えた修正例により悪化することはない。

好ましくは、各キャパシタ回路は、スイッチトキャパシタ抵抗器回路を有している。例えば、上記各キャパシタ回路は、
第1の入力部と出力部との間に備えられた第１のブランチであって、直列接続された第１のスイッチと第２のスイッチとを有する第１のブランチと、
第２の入力部と上記出力部との間に備えられた第２のブランチであって、直列接続された第３のスイッチと第４のスイッチとを有する第２のブランチと、
上記第１のスイッチと上記第２のスイッチとの間の接続部と、上記第３のスイッチと上記第４のスイッチとの間の接続部と、の間に接続されたコンデンサと、
を有していてもよい。

これは、直列抵抗として機能するスイッチトキャパシタ回路であって、２つの入力部を有するスイッチトキャパシタ回路を規定する。２つの入力部に印加される電圧を制御することによって、回路は、実質的に、電圧源および抵抗負荷、又は分圧器および抵抗負荷として動作することができる。

この回路では、上記第１および第４のスイッチは上記第１のクロック信号によってクロック制御され、上記第２および第３のスイッチは上記第２のクロック信号によってクロック制御され、上記第１および第２のクロック信号を相補信号とすることができる。

各キャパシタ回路は、上記第１および第２のバイナリ電圧レベルのうちの選択された一方のバイナリ電圧レベルを上記第１の入力部に供給する第１のスイッチング構造と、上記第１および第２のバイナリ電圧レベルのうちの選択された他方のバイナリ電圧レベルを上記第２の入力部に供給する第２のスイッチング構造と、を更に有していてもよい。

ある構成では、上記複数のキャパシタ回路は、上記複数の入力部と上記容量性出力負荷との間に、並列に接続されている。特に、キャパシタ回路は、重み付けバイナリ抵抗の構成を規定することができる。この構成では、最も大きい有効抵抗を有するキャパシタ回路はデジタル入力ワードの最上位ビットによって制御される。他のキャパシタ回路は、デジタル入力ワードの最上位ビットと、デジタル入力ワードの対応する別のビットと、によって制御される。したがって、大部分のキャパシタ回路は２つの制御入力部を有しており、この２つの制御入力部のうちの一つは、最上位ビット用である。これにより、省電力が図られるように、ＤＡコンバータをデジタルデータに依存した構成にすることができる。

別の構成では、上記複数のキャパシタ回路は、上記複数の入力部と抵抗器ラダーの接続部との間に並列に接続されており、上記抵抗器ラダーの第１の端部は、上記容量性出力負荷に接続されている。このタイプのコンバータアーキテクチャによれば、もっと均一化が図られた回路を使用することが可能となる。特に、上記複数のキャパシタ回路は同じ有効抵抗を有することができる。

上記抵抗器ラダーの第２の端部におけるキャパシタ回路は、上記デジタル入力ワードの最上位ビットによって制御されることが好ましく、他の各キャパシタ回路は、上記デジタル入力ワードの最上位ビットと、上記デジタル入力ワードのうちの対応する別のビットと、によって制御される。

別の構成では、抵抗器ラダーの第１および第２の端部のうちの、容量性負荷とは反対側の端部におけるキャパシタ回路は、上記最上位ビットに依存して、上記第１のバイナリ電圧レベル又は上記第２のバイナリ電圧レベルを出力するように制御され、
上記他の各キャパシタ回路は、
上記デジタル入力ワードの最上位ビットがハイである場合は、上記対応する別のビットに依存して、上記第２のバイナリ電圧レベル、若しくは上記第１および第２のバイナリ電圧レベルの平均値を出力する、又は
上記デジタル入力ワードの最上位ビットがローである場合は、上記対応する別のビットに依存して、上記第１のバイナリ電圧レベル、若しくは上記第１および第２のバイナリ電圧レベルの平均値を出力する、ように制御される。

必要なスイッチの数を削減する回路では、上記複数のキャパシタ回路の各々は、上記一方のバイナリ入力と上記出力負荷との間に、直列接続された入力スイッチと出力スイッチとを有し、上記複数のキャパシタ回路の各々は、コンデンサを更に有し、上記コンデンサは、上記入力スイッチと上記出力スイッチとの間の接続部と、共通端子と、の間に接続されている。

他の修正例では、上記複数のキャパシタ回路の各々は、第１の電源ラインと第２の電源ラインとの間に、直列接続された入力スイッチと出力スイッチとを有することができ、上記第１の電源ラインは上記第１のバイナリ電圧レベルに選択的に接続され、上記第２の電源ラインは上記第２のバイナリ電圧レベルに選択的に接続され、上記複数のキャパシタ回路の各々は、コンデンサを更に有しており、上記コンデンサは、上記入力スイッチと上記出力スイッチとの間の接続部と、共通端子と、の間に接続されている。上記各入力スイッチは、対応するデジタル入力によって制御され、上記各出力スイッチは、上記対応するデジタル入力の相補入力にって制御される。この構成によれば、クロック入力によって制御されるスイッチの数が少なくなる。

本発明は、ＤＡ変換を実行する方法も提供する。上記方法は、
デジタル入力ワードのビットを使用して、上記デジタル入力ワードのビット数に対応する複数の制御電圧を生成するステップと、
上記複数の制御電圧を使用して出力負荷を駆動するステップと、
を有し、
上記複数の制御電圧のうちの一つの制御電圧は、第１のバイナリ電圧レベル又は第２のバイナリ電圧レベルを有し、
上記複数の制御電圧のうちの他の各制御電圧は、第１のバイナリ電圧レベル、第２のバイナリ電圧レベル、又は上記第１のバイナリ電圧レベルと上記第２のバイナリ電圧レベルとの平均値を有している。

この方法は、本発明のＤＡコンバータ回路で使用されるようなスイッチトキャパシタ抵抗器回路を使用することが好ましい。

本発明は、列アドレス回路に本発明のＤＡコンバータが使用される表示装置（例えば、液晶ディスプレイ）も提供する。

本発明の例は、添付図面を基準にして詳細に記載されている。

本発明は、２つのバイナリ電圧レベルのうちの一方の電圧、又は２つのバイナリ電圧レベルの平均値を実質的に出力する容量性回路を使用する。キャパシタ回路の動作をデジタルデータに従って制御することによって、回路の消費電力を低減することができる。好ましい実現例では、本発明は、キャパシタ回路として、修正されたスイッチトキャパシタ回路を使用する。

図２のスイッチトキャパシタ抵抗回路を修正して既知の分圧器回路を形成する方法が、図３に示されている。

スイッチトキャパシタ回路は、第１の入力Ｖ_１に接続されている第１のブランチと、第２の入力Ｖ_２に接続されている第２のブランチと、を有している。一方のブランチのスイッチとスイッチとの間の接続部と、他方のブランチのスイッチとスイッチとの間の接続部と、の間に、コンデンサＣｎが接続されている。図示されているように、一方のブランチの入力側のスイッチは、他方のブランチの出力側のスイッチと同期してクロック制御され（ＣＫ１）、一方のブランチの出力側のスイッチは、他方のブランチの入力側のスイッチと同期してクロック制御される（ＣＫ２）。これらの信号ＣＫ１およびＣＫ２は、やはり相補的な信号である。

図３の回路の出力が容量性負荷に接続される場合、出力電圧Ｖ_Ｏは２つの入力電圧Ｖ_１およびＶ_２の平均値に安定する。この回路の重要な特徴は、出力電圧がＶ_１とＶ_２との平均値であるときに出力端子を流れる電流はゼロであり、この場合、２つの入力端子を流れる電流もゼロである点である。

図３の回路は、２つの入力部の電圧を制御することによって、抵抗器としての動作と、分圧器としての動作と、の間で切り替えることが可能である。

図４の回路は、この切替えを実現することができる１つの方法を示す。バイナリ電圧レベルＶＬおよびＶＨのうちの選択された第１の電圧レベルを第１の入力Ｖ_１に供給するために、Ｓ１および/Ｓ１によって制御されるスイッチを有する第１のスイッチング構造が備えられている。バイナリ電圧レベルＶＬおよびＶＨのうちの選択された第２の電圧レベルを第２の入力Ｖ_２に供給するために、Ｓ２および/Ｓ２によって制御されるスイッチを有する第２のスイッチング構造が備えられている。

他の回路構造を用いて、同じ結果を実現することもできる。

バイナリ電圧信号ＶＨおよびＶＬは、実現可能な２つのデータ電圧レベルを表す。これらの基準電圧はＤＡコンバータの出力電圧範囲を定めるものであり、これらの基準電圧はデジタル信号レベルと同じであってもよく（例えば、０Ｖおよび３．３Ｖ）、ＤＡコンバータが既知の技術を使用して非線形特性に区分的線形近似を実行する場合、これらの基準電圧は、一組の基準電圧レベルから選択される一対の基準電圧レベルを表すものであってもよい。

デジタル制御信号Ｓ１およびＳ２並びにこれらの相補信号/Ｓ１および/Ｓ２は、スイッチを動作させ、２つの基準電圧のうちの一方の電圧を、スイッチトキャパシタ回路の２つの入力部の各々に接続する。デジタルデータから制御信号を得る方法が以下に示されている。

Ｓ１およびＳ２の種々の状態に対する回路動作が、以下の表１に要約されている。出力電圧は、チャージが完了し出力電流がゼロのときに容量性負荷に発生する電圧を表す。出力抵抗とは、回路の有効出力抵抗である。この出力電圧は、「有効出力電圧」と考えることができ、この用語は、本明細書および特許請求の範囲において、このような意味のものとして理解されるべである。

図４の回路の出力動作は、次のように要約することができる。Ｓ１およびＳ２がlowであり、このため、Ｖ_１とＶ_２との両方がＶＬに設定される場合、回路の出力は、値Ｒ_Ｏの抵抗器が出力端子と基準電圧ＶＬとの間に接続されているときの出力に等価である。Ｓ１およびＳ２がhighであり、このため、Ｖ１とＶ２との両方がＶＨに設定される場合、回路の出力は、値Ｒ_Ｏの抵抗器が出力端子と基準電圧ＶＨとの間に接続されているときの出力に等価である。Ｓ１およびＳ２が異なる状態であり、Ｖ１又はＶ２の一方がＶＨに設定され、他方がＶＬに設定される場合、回路の出力は、Ｒ_Ｏの値の抵抗器が、出力端子と、ＶＨとＶＬとの平均値に等しい電圧源と、の間に接続されているときの出力に等価である。

図４の回路の出力特性を表す等価回路が、図５に示されている。図示されているように、この回路は、３つの可能な動作モードの間で回路を切り替える２つの制御入力を有している。

必要に応じて追加の抵抗素子と組み合わせて、この回路を構成要素として使用することにより、ＤＡコンバータを形成することができる。

可能な回路の第１の例が図６に示されている。

図６の回路動作は、明らかに、図１の右側の回路の動作と同様である。

図６の回路は、データビットＤ０〜Ｄ５によって規定される６ビットデジタルデータによって線形的に変化する出力電圧を生成する。ここで、Ｄ０は最下位ビットであり、Ｄ５は最上位ビットである。出力電圧は、００００００のコードに対応する電圧ＶＬと１１１１１１のコードに対応するＶＨとの間で変化する。

この回路は、複数の入力部と容量性出力負荷との間に並列に接続された、修正された６個のスイッチトキャパシタ抵抗器／分圧器の回路からなる。出力抵抗値は、桁の小さい方のデータビットに対して２倍になっており、バイナリ重み付け回路構造が提供されている。

最も大きい有効抵抗３２Ｒを有する６番目のキャパシタ回路は、デジタル入力ワードの最上位ビットＤ５によってのみ制御され、他のキャパシタ回路の各々は、デジタル入力ワードの最上位ビットＤ５と、デジタル入力ワードのうちの対応する別のビットＤ０，Ｄ１，Ｄ２，Ｄ３，又はＤ４と、によって制御されている。

したがって、最も大きい有効抵抗３２Ｒを有する６番目のキャパシタ回路は、最上位ビットに依存して第１のバイナリ電圧レベルＶＬ又は第２のバイナリ電圧レベルＶＨを出力するように制御され、中間電圧駆動モードで動作しない。

最上位ビットＤ５がhighの場合、他のキャパシタ回路の各々は、ハイ（high）バイナリ電圧レベルＶＨ又は平均電圧レベル（ＶＬ＋ＶＨ）／２を出力するように制御される。最上位ビットＤ５がlowの場合、他のキャパシタ回路の各々は、ロー（low）バイナリ電圧レベルＶＬ又は平均電圧レベル（ＶＬ＋ＶＨ）／２を出力するように制御される。

６番目のキャパシタ回路は、最下位ビットＤ０のデータに対応する修正されたスイッチトキャパシタ抵抗器／分圧器の回路の抵抗値の二倍の抵抗値を有している。この回路構造によって、デジタル入力とアナログ出力との間の関係が確実に線形性になる。

図１の右側に示される従来の回路と比較してこの新しいコンバータ回路の重要な利点は、出力抵抗を変化させずに、静的消費電力がかなり低減することである。従来の回路および図６の修正回路に対して、ＶＨの基準電圧源からの平均電流がデジタルコードによって変化する様子が、図７に示されている。

この電流の値は、負荷コンデンサの電圧が最終的な値に落ちついたときに基準電圧源の間を流れる値である。両方の回路における最大のコンデンサ値は１ｐＦであり（これは、最小抵抗値を有するスイッチトキャパシタ抵抗器に対応している）、クロック周波数は５０ｋＨｚである。これにより、両方の回路とも、２．５４ＭΩの出力抵抗を有する。基準電圧は、ＶＬが０Ｖの値、ＶＨが５Ｖの値である。従来の回路の場合の電流の最大値は、４．９２μＡであり、３１および３２のデジタルコードに対して生じている。修正された回路では、最大電流は、１．２３μＡであり、１６および４７のデジタルコードに対して生じている。したがって、新しい回路では、ピーク電流は１／４に低減し、消費電力が１／４に低減する。全てのコード値を考慮した平均電流は、従来の回路では３．２３μＡ、修正された回路では８０７ｎＡであり、平均電流も１／４に低減する。

基準電圧源と基準電圧源との間の電流が低減するのは、２つの要素に起因している。第１の要素は、修正されたスイッチトキャパシタ抵抗素子が分圧器回路として動作しているときにこのスイッチトキャパシタ抵抗器素子に生じる有効電圧が、従来の回路における等価なスイッチトキャパシタ抵抗素子に生じる実効電圧よりも、小さいことである。第２に、スイッチトキャパシタ抵抗素子が分圧器回路として動作しているときにこのスイッチトキャパシタ抵抗素子に流れる電流又はスイッチトキャパシタ抵抗素子から流れ出す電流は、このスイッチトキャパシタ抵抗素子の２つの基準電圧入力端子に等しく分割されることである。この電流は、抵抗器として動作している修正されたスイッチトキャパシタ抵抗器回路に流れる電流をキャンセルし、したがって、基準電圧源によって供給される電流の大きさを小さくする。

この回路は、図８に示すように、入力データの個々のビットを分圧器回路の入力部に印加することによって、非常に簡単に実現できる。デジタル入力Ｄ０〜Ｄ５は、図４の切替制御信号Ｓ１およびＳ２の役割をする。ＶＨおよびＶＬ用の電源ラインは図８に示されておらず、ＶＨおよびＶＬは各キャパシタ回路Ｃ、２Ｃ、...３２Ｃに供給される。

本発明を用いて、図１の左側の回路の動作に対応する動作をする、Ｒ２Ｒはしご形回路網に基づいた回路を形成することもできる。

図９は、本発明の第２のコンバータ回路を示す。キャパシタ回路は、抵抗器Ｒから構成される抵抗器チェーンの入力部と接続部との間に並列に接続されている。上記の回路のように、抵抗器ラダーの一端は、容量性出力負荷に接続されており、他端は、最上位ビットＤ５によって制御される回路に接続されている。抵抗器チェーンの一端は、他のキャパシタ回路を通じて、第１のバイナリ電圧レベルＶＬと第２のバイナリ電圧レベルＶＨとの平均値も供給される。全てのキャパシタ回路が同じ有効抵抗値２Ｒを有しており、この２Ｒは、抵抗器チェーンの抵抗器の抵抗値Ｒの２倍である。

図６の回路のように、最上位ビットＤ５がhighであれば、他のキャパシタ回路の各々は、ハイレベルＶＨ又は平均電圧レベル（ＶＬ＋ＶＨ）／２を出力するように制御される。最上位ビットＤ５がlowであれば、他のキャパシタ回路の各々は、低電圧レベルＶＬ又は平均電圧レベル（ＶＬ＋ＶＨ）／２を出力するように制御される。

図９の回路のＶＨの基準電圧源から供給される電流、および図１の左側に示される従来の回路のＶＨの基準電圧源から供給される電流が、図１０に示されている。

両方の回路の最大コンデンサ値は１ｐＦであり（これは、最小抵抗値を有するスイッチトキャパシタ抵抗器に対応している）、クロック周波数は５０ｋＨｚである。これにより、両方の回路とも、５ＭΩの出力抵抗を有する。基準電圧は、ＶＨが０Ｖの値、ＶＨが５Ｖの値である。従来の回路の場合の電流の最大値は、７．７６６μＡであり、２１および４３のデジタルコードに対して生じている。修正した回路では、最大電流は、１．９４２μＡであり、２１および４２のデジタルコードに対して生じている。したがって、新しい回路では、ピーク電流がやはり１／４に低減し、消費電力が１／４に低減する。全てのコード値を考慮した平均電流は、従来の回路では５．５３μＡ、修正された回路では１．５８μＡであり、3.5分の１（１／3.5）に低減する。

上記の回路を、同じ機能を維持しつつ改良することができる。特に、複雑さおよび消費電力を、さらに低減することができる。

図１１は、図８の回路を構成する回路素子を更に詳細に示している。入力デジタルデータの各ビットに対して、各入力ビットのキャパシタ回路を形成するのに４個のスイッチと１個のコンデンサが必要である。したがって、スイッチの総数は４Ｎ個である（Ｎはビット数である）。

デジタルデータの各ビットに対応する回路部分は、どのビットに対しても同じである。各回路に対して、入力データビットＤ５とコンデンサの第１の端子との間に第１のスイッチが接続されており、コンデンサの当該第１の端子と回路の出力部との間に第２のスイッチが接続されている。このスイッチの回路部分は、回路の動作原理に影響を与えずに各キャパシタ回路の各コンデンサの第１の端子を共通の部分に接続できるように、各キャパシタ回路において互いに同じである。

図１２は、修正した回路を示す。この修正した回路は、ＤＡコンバータ回路を形成するのに必要なクロック周波数で動作するスイッチの数が削減されるという利点がある。ＤＡコンバータを形成するのに必要なスイッチの数は、４Ｎ個から２Ｎ＋２個に削減されている。

この構造では、最上位ビット以外の各ビットは、１つの入力スイッチ（ＣＫ２）と１つの出力スイッチ（ＣＫ１）だけに対応している。入力スイッチと出力スイッチとの間に、対応するコンデンサの一端が接続されている。最上位ビット（この例では、Ｄ５）は、２つの入力スイッチと２つの出力スイッチとに対応している。全てのコンデンサは、他端が、最上位ビットに関連する回路の一方の入力スイッチと一方の出力スイッチとの間の共通の部分に接続されている。

更に詳細に説明すると、各入力Ｄ０〜Ｄ５は、バイナリ入力と出力負荷との間に直列接続された入力スイッチ（各入力スイッチは、ＣＫ２によってクロック制御される）と出力スイッチ（各出力スイッチは、ＣＫ１によってクロック制御される）とを有する回路に対応している。入力スイッチと出力スイッチとの間の接続部と、共通端子と、の間に、対応するコンデンサが接続されている。バイナリ入力ワードのうちの最上位ビット（即ち、Ｄ５）は、最上位バイナリ入力と出力負荷との間の直列接続された追加の入力スイッチ（ＣＫ１によってクロック制御される）と追加の出力スイッチ（ＣＫ２によってクロック制御される）とに対応している。この追加の入力スイッチと追加の出力スイッチとの間の接続部に、共通端子が規定されている。図１２の回路は、図１１の回路とちょうど同じ機能を有しており、トポロジーは同一である。

図１２の回路の１つの不利な点は、クロック信号ＣＫ１およびＣＫ２によって制御されるスイッチの数が依然として比較的多いことである。これらのクロック信号は、デジタルデータのビットの周波数よりも高い周波数で切り替り、これらのスイッチを動作させるのに必要な電力は、ＤＡコンバータ回路の全消費電力のかなりを占める場合がある。

図１３は、バイナリ電圧レベルＶＨおよびＶＬを図１２に示す回路に結合するスイッチを含めて、図１２の回路の完全な形を示す。この回路では、各入力部１０は２つのスイッチに接続されており、第１のスイッチは、入力部１０を電圧レベルＶＨに接続し、第２のスイッチは、入力部１０を電圧レベルＶＬに接続する。

回路を更に修正することによって、特に、バイナリ電圧レベルＶＨおよびＶＬを回路に結合する方法を更に修正することによって、クロック制御されるスイッチの数を（省電力化のために）削減できる。

図１４の回路では、別のやり方で、回路用のデータ入力信号が供給される。図１４の回路のトポロジーは、前の実施例とは異なるが、全てのスイッチの動作の組合せにより実現される接続は、前の実施例と機能的に同一である。

図１４では、複数のキャパシタ回路の各々は、第１の電源ライン２０と第２の電源ライン２２との間に、直列接続された入力スイッチと出力スイッチとを有している。第１の電源ライン２０は（ＣＫ２によって）高バイナリ電圧レベルＶＨに選択的に接続され、第２の電源ライン２２は（ＣＫ２によって）低バイナリ電圧レベルＶＬに選択的に接続される。入力スイッチと出力スイッチとの間の接続部と、共通端子と、の間には、コンデンサが接続されている。第１の電源ライン２０は（ＣＫ１によって）出力負荷に選択的に接続され、第２の電源ライン２２は（ＣＫ１によって）出力負荷に選択的に接続される。

この構造では、各入力スイッチは対応するデジタル入力Ｄ０〜Ｄ５によって制御され、各出力スイッチは、対応するデジタル入力の相補入力/Ｄ０〜/Ｄ５によって制御される。

第３の電源ライン２４と第４の電源ライン２６との間に、直列接続された追加の入力スイッチと追加の出力スイッチとが備えられており、この追加の入力スイッチおよび追加の出力スイッチは、デジタル入力の最上位ビットＤ５および/Ｄ５によって制御される。この追加の入力スイッチと追加の出力スイッチとの間の接続部に、共通端子が規定されている。第３および第４の電源ライン２４、２６は、ＣＫ１によって対応するバイナリ電圧レベルに接続され、ＣＫ２によって出力負荷に接続される。

この回路は同じ機能を提供していることが分かる。特に、図１２のように、ＣＫ２は共通端子が出力負荷にいつ接続されるかを制御し、ＣＫ１は共通端子がバイナリ入力電圧にいつ接続されるかを制御する。図１２のように、ＣＫ１はコンデンサ端子（共通端子ではない）が出力負荷にいつ接続されるかを制御し、ＣＫ２はコンデンサ端子がバイナリ入力電圧にいつ接続されるかを制御する。

スイッチＤおよび/Ｄのペアは、どのバイナリ電圧が（ＣＫ２を介して）コンデンサ端子に供給されるかを制御し、図１３の入力スイッチのバンクの機能を実行する。

この構造は、８個のスイッチだけがクロックＣＫ１およびＣＫ２によって制御され、スイッチの総数が２Ｎ＋１０個になるという利点がある。

この回路は、先の回路と比較して、スイッチの配置が全く異なるが、コンデンサがバイナリ電圧レベルＶＨおよびＶＬ並びに出力ノードに接続される順番は、上記の先の回路と全く同じである。

本明細書に示された技術は、スイッチトキャパシタ抵抗器の構造を利用する他のＤＡコンバータ回路に適用することもできる。

この技術は、ＡＭＬＣＤの集積列駆動回路に特に興味深いものである。コンバータ回路は比較的低い出力抵抗を有しており、この低い出力抵抗によって、出力増幅器／出力バッファの必要性を回避することができる。

図１５は本発明の表示装置を示す。この表示装置は、画素アレイ３４の各行の画素に信号を供給する行ドライバ回路３０と、このアレイの各列の画素に駆動信号を供給する列アドレス回路３２と、を有している。

列アドレス回路３２は本発明のＤＡコンバータを有しており、この列アドレス回路は、中間バッファ又は中間増幅器を必要とせずに、列導体に直に信号を供給することができる。ＤＡコンバータの部品は、表示画素を担持する基板に集積するのにも適したものである。

図示されたＤＡコンバータは、６ビットコンバータである。本発明が他のサイズのＤＡコンバータに適用できることは、明らかである。同様に、本発明のＤＡコンバータの構成要素を形成する本発明のキャパシタ回路を使用することによって改良できるたくさんの他のＤＡコンバータ回路がある。

当業者には種々の他の修正例が明らかである。

２つの既知のＤＡコンバータ回路を示す図である。 抵抗器をシミュレートする既知のスイッチトキャパシタ回路を示す図である。 本発明のＤＡコンバータ回路の構成要素を形成する本発明のスイッチトキャパシタ回路を示す図である。 図３の回路をどのようにして制御することができるかを示す図である。 図４の回路を模式的に示した図である。 本発明の第１のＤＡコンバータ回路を示す図である。 図６の回路の応答性の説明に使用される図である。 図６の回路に制御ラインを接続した図を示す。 本発明の第２のＤＡコンバータ回路を示す図である。 図９の回路の応答性の説明に使用される図である。 図８の回路を構成する回路素子を更に詳細に示す図である。 本発明の第３のＤＡコンバータ回路を示す図である。 図１２のＤＡコンバータを入力スイッチと一緒に示した図である。 本発明の第４のＤＡコンバータ回路を示す図である。 本発明の表示装置を示す図である。

Claims (31)

1. デジタル入力ワードのビット数に対応する複数のデジタル入力部であって、第１のバイナリ電圧レベルと第２のバイナリ電圧レベルとのうちの一方の電圧レベルをＤＡコンバータのバイナリ入力として選択するために使用される複数のデジタル入力部と、
   複数のキャパシタ回路と、
   を有するＤＡコンバータであって、
   前記複数のキャパシタ回路の各々は、前記複数のデジタル入力部のうちの対応するデジタル入力部に関連しており、
   前記ＤＡコンバータは、
   第１のクロック入力部および第２のクロック入力部と、
   出力負荷と、
   前記第１および第２のクロック入力部によって制御される複数のスイッチであって、前記第１のバイナリ電圧レベルのバイナリ入力と前記第２のバイナリ電圧レベルのバイナリ入力とのうちの一方のバイナリ入力又は前記出力負荷に、前記複数のキャパシタ回路が結合するのを制御する複数のスイッチと、
   を有し、
   一組の前記キャパシタ回路は、前記デジタル入力ワードのビットに依存して、前記第１のバイナリ電圧レベル、前記第２のバイナリ電圧レベル、又は前記第１のバイナリ電圧レベルと前記第２のバイナリ電圧レベルとの平均値、を有する有効電圧を、前記出力負荷に出力するように制御可能である、ＤＡコンバータ。
2. 前記各キャパシタ回路は入力回路を有しており、
   前記入力回路は、
   第1の入力部と出力部との間に備えられた第１のブランチであって、直列接続された第１のスイッチと第２のスイッチとを有する第１のブランチと、
   第２の入力部と前記出力部との間に備えられた第２のブランチであって、直列接続された第３のスイッチと第４のスイッチとを有する第２のブランチと、
   前記第１のスイッチと前記第２のスイッチとの間の接続部と、前記第３のスイッチと前記第４のスイッチとの間の接続部と、の間に接続されたコンデンサと、
   を有する、請求項１に記載のＤＡコンバータ。
3. 前記第１および第４のスイッチは前記第１のクロック入力によってクロック制御され、前記第２および第３のスイッチは前記第２のクロック入力によってクロック制御される、請求項２に記載のＤＡコンバータ。
4. 前記第１および第２のクロック入力は、相補信号である、請求項３に記載のＤＡコンバータ。
5. 前記各入力回路は、前記第１および第２のバイナリ電圧レベルのうちの選択された一方のバイナリ電圧レベルを前記第１の入力部に供給する第１のスイッチング構造と、前記第１および第２のバイナリ電圧レベルのうちの選択された他方のバイナリ電圧レベルを前記第２の入力部に供給する第２のスイッチング構造と、を更に有する、請求項２〜４のうちのいずれか一項に記載のＤＡコンバータ。
6. 複数の前記入力回路の各々の前記第１および第２のスイッチング構造は、前記第１のバイナリ電圧レベルを前記第１および第２の入力部に供給する、前記第２のバイナリ電圧レベルを前記第１および第２の入力部に供給する、又は前記第１のバイナリ電圧レベルを前記第１および第２の入力部のうちの一方の入力部に供給し前記第２のバイナリ電圧レベルを前記第１および第２の入力部のうちの他方の入力部に供給する、ように制御可能である、請求項５に記載のＤＡコンバータ。
7. 前記一組のキャパシタ回路は、前記複数のキャパシタ回路のうちの１つのキャパシタ回路を除いた残りのキャパシタ回路を有する、請求項１〜６のうちのいずれか一項に記載のＤＡコンバータ。
8. 前記１つの入力回路は、前記デジタル入力ワードの最上位ビットによって制御される、請求項７に記載のＤＡコンバータ。
9. １つのキャパシタ回路は、前記第１のバイナリ電圧レベル又は前記第２のバイナリ電圧レベルのみを有する有効電圧を出力するように制御可能である、請求項８に記載のＤＡコンバータ。
10. 前記複数のキャパシタ回路は、前記複数の入力部と前記容量性出力負荷との間に、並列に接続されている、請求項１〜９のうちのいずれか一項に記載のＤＡコンバータ。
11. 前記複数のキャパシタ回路の各々は、前記一方のバイナリ入力と前記出力負荷との間に、直列接続された入力スイッチと出力スイッチとを有し、
    前記複数のキャパシタ回路の各々は、コンデンサを更に有し、
    前記コンデンサは、前記入力スイッチと前記出力スイッチとの間の接続部と、共通端子と、の間に接続されている、請求項１に記載のＤＡコンバータ。
12. 前記各入力スイッチは前記第１のクロック入力によって制御され、前記各出力スイッチは前記第２のクロック入力によって制御される、請求項１１に記載のＤＡコンバータ。
13. 前記ＤＡコンバータは、前記最上位ビットに関連するバイナリ入力部と前記出力負荷との間に、直列接続された追加の入力スイッチと追加の出力スイッチとを更に有しており、前記共通端子は、前記追加の入力スイッチと前記追加の出力スイッチとの間の接続部に規定されている、請求項１２に記載のＤＡコンバータ。
14. 前記追加の入力スイッチは前記第２のクロック入力によって制御され、前記追加の出力スイッチは前記第１のクロック入力によって制御される、請求項１３に記載のＤＡコンバータ。
15. 前記複数のキャパシタ回路の各々は、第１の電源ラインと第２の電源ラインとの間に、直列接続された入力スイッチと出力スイッチとを有しており、
    前記第１の電源ラインは前記第１のバイナリ電圧レベルに選択的に接続され、
    前記第２の電源ラインは前記第２のバイナリ電圧レベルに選択的に接続され、
    前記複数のキャパシタ回路の各々は、コンデンサを更に有しており、前記コンデンサは、前記入力スイッチと前記出力スイッチとの間の接続部と、共通端子と、の間に接続されている、請求項１に記載のＤＡコンバータ。
16. 前記各入力スイッチは、対応するデジタル入力によって制御され、前記各出力スイッチは、前記対応するデジタル入力の相補入力によって制御される、請求項１５に記載のＤＡコンバータ。
17. 前記第１および第２の電源ラインは、前記第１および第２のクロック入力のうちの一方のクロック入力の制御によって、前記第１および第２のバイナリ電圧レベルに接続され、
    前記第１および第２の電源ラインは、前記第１および第２のクロック入力のうちの他方のクロック入力の制御によって、前記出力負荷に接続される、請求項１６に記載のＤＡコンバータ。
18. 前記ＤＡコンバータは、第３の電源ラインと第４の電源ラインとの間に、直列接続された追加の入力スイッチと追加の出力スイッチとを更に有しており、
    前記追加の入力スイッチおよび前記追加の出力スイッチは、前記デジタル入力の最上位ビットによって制御され、
    前記追加の入力スイッチと前記追加の出力スイッチとの間の接続部に、前記共通端子が規定されている、請求項１５〜１７のうちのいずれか一項に記載のＤＡコンバータ。
19. 前記第３および第４の電源ラインは、前記第１および第２のクロック入力のうちの他方のクロック入力の制御によって、前記第１および第２のバイナリ電圧レベルに接続され、
    前記第３および第４の電源ラインは、前記第１および第２のクロック入力のうちの一方のクロック入力の制御によって、前記出力負荷に接続される、請求項１８に記載のＤＡコンバータ。
20. 前記複数のキャパシタ回路の各々は、容量によって決定される有効抵抗を有する、請求項１〜１９のうちのいずれか一項に記載のＤＡコンバータ。
21. 前記複数のキャパシタ回路は、バイナリ重み付け回路構造を形成するような有効抵抗を有する、請求項２０に記載のＤＡコンバータ。
22. 最も大きい有効抵抗を有するキャパシタ回路は、前記デジタル入力ワードの最上位ビットによって制御され、
    他の各キャパシタ回路は、前記デジタル入力ワードの最上位ビットと、前記デジタル入力ワードのうちの対応する別のビットと、によって制御される、請求項２１に記載のＤＡコンバータ。
23. 前記最も大きい有効抵抗を有するキャパシタ回路は、前記最上位ビットに依存して、前記第１のバイナリ電圧レベル又は前記第２のバイナリ電圧レベルを出力するように制御され、
    前記他の各キャパシタ回路は、
    前記デジタル入力ワードの最上位ビットがハイである場合は、前記対応する別のビットに依存して、前記第２のバイナリ電圧レベル、若しくは前記第１および第２のバイナリ電圧レベルの平均値を出力する、又は
    前記デジタル入力ワードの最上位ビットがローである場合は、前記対応する別のビットに依存して、前記第１のバイナリ電圧レベル、若しくは前記第１および第２のバイナリ電圧レベルの平均値を出力する、ように制御される、請求項２２に記載のＤＡコンバータ。
24. 前記複数のキャパシタ回路は、前記複数の入力部と抵抗チェーンの接続部との間に並列に接続されており、前記抵抗チェーンの第１の端部は、前記出力負荷に接続されている、請求項１〜９のうちのいずれか一項に記載のＤＡコンバータ。
25. 前記複数のキャパシタ回路は同じ有効抵抗を有する、請求項２４に記載のＤＡコンバータ。
26. 前記抵抗チェーンの第２の端部におけるキャパシタ回路は、前記デジタル入力ワードの最上位ビットによって制御され、
    他の各キャパシタ回路は、前記デジタル入力ワードの最上位ビットと、前記デジタル入力ワードのうちの対応する別のビットと、によって制御される、請求項２５に記載のＤＡコンバータ。
27. 前記抵抗チェーンの前記第２の端部におけるキャパシタ回路は、前記最上位ビットに依存して、前記第１のバイナリ電圧レベル又は前記第２のバイナリ電圧レベルを出力するように制御され、
    前記他の各キャパシタ回路は、
    前記デジタル入力ワードの最上位ビットがハイである場合は、前記対応する別のビットに依存して、前記第２のバイナリ電圧レベル、若しくは前記第１および第２のバイナリ電圧レベルの平均値を出力する、又は
    前記デジタル入力ワードの最上位ビットがローである場合は、前記対応する別のビットに依存して、前記第１のバイナリ電圧レベル、若しくは前記第１および第２のバイナリ電圧レベルの平均値を出力する、ように制御される、請求項２６に記載のＤＡコンバータ。
28. 前記第１および第２のバイナリ電圧レベルの平均値は、前記キャパシタ回路の有効抵抗に対応する有効抵抗を介して、前記抵抗器チェーンの前記第２の端部に結合される、請求項２５、２６、又は２７に記載のＤＡコンバータ。
29. 前記第１および第２のバイナリ電圧レベルの平均値は、他のキャパシタ回路によって、前記抵抗器チェーンの前記第２の端部に結合される、請求項２８に記載のＤＡコンバータ。
30. ＤＡコンバータにてＤＡ変換を実行する方法であって、前記方法は、
    デジタル入力ワードのビット数に対応するデジタル入力ワードのビットを使用して、第１のバイナリ電圧レベルおよび前記第２のバイナリ電圧レベルのうちの一方を、前記ＤＡコンバータへのバイナリ入力として選択するステップと、
    各バイナリ入力にそれぞれ関連付けられた複数のキャパシタ回路に、各バイナリ入力を供給するステップと、
    第１のクロックおよび第２のクロックを入力するステップと、
    前記第１のクロックおよび第２のクロックの入力によって制御される複数のスイッチを用いて、前記バイナリ入力のそれぞれに対する各キャパシタ回路と出力負荷の結合を制御するステップと、
    前記デジタル入力ワードのビットに依存して、第１のバイナリ電圧レベル、第２のバイナリ電圧レベル、又は前記第１のバイナリ電圧レベルと前記第２のバイナリ電圧レベルとの平均値、を有する有効電圧を、前記出力負荷に出力するように前記複数のキャパシタ回路の各々を制御するステップと、
    を含む方法。
31. 画素のアレイと、
    前記アレイの行の画素に信号を供給する行ドライバ回路と、
    前記アレイの列の画素に画素駆動信号を供給する列アドレス回路と、
    を有する表示装置であって、
    前記列アドレス回路は、請求項１〜２９のうちのいずれか一項に記載のＤＡコンバータを有する、表示装置。

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