KR100308820B1 - 케이오스적신호발생장치및그방법그리고케이오스디바이스 - Google Patents

케이오스적신호발생장치및그방법그리고케이오스디바이스 Download PDF

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Abstract

본 발명은 케이오스적으로 작용하는 신호 또는 데이타를 발생하는 케이오스적 신호발생장치 및 그 방법에 관한것으로서, 상기 케이오스적신호발생장치 및 그 방법에 있어서, 복수의 딜레이요소(10)∼(14)가 직렬로 접속되고, 가장 앞부분에 있는 딜레이요소(10)의 출력이 비선형 함수요소(30)에 공급되고, 다른 딜레이요소(11)∼(14)의 출력이 계수요소(41)∼(44)에 각각 공급되고, 비선형 함수요소(30) 및 계수요소(41)∼(44)의 출력이 가산요소(50)에서 더해지고, 이 결과의 합이 가장 앞부분에 있는 딜레이요소(10)에 피드백되고, 초기화요소(20)∼(24)는 한번에 각 초기값을 나타낼 수 있어 동작을 초기화하고, 적당한 시간

Description

케이오스적 신호발생장치 및 그 방법 그리고 케이오스디바이스
본 발명은 케이오스적(chaotic) 신호발생장치 및 그 발생방법, 그리고 케이오스(chaos)디바이스에 관한 것이다.
본 명세서에서 사용된 "신호"의 개념은 아날로그신호, 2진신호, 2진 디지털데이터 등을 포함하도록 한 것이다.
수학, 물리학, 컴퓨터사이언스 및 그외 분야에 있어서, 케이오스의 이론적 및 실증적 연구가 활성화되고 있다. 케이오스이론은 데이터처리, 셀오토마톤(cellular automaton)등의 컴퓨터사이언스, 기상(예를 들어 일기예보), 지진 등의 복잡한 자연현상의 예보, 그 외에 응용할 수 있는 가능성이 있지만 실제로는 아직 미숙한 단계에 있다.
케이오스에 관한 문헌으로서는 다음과 같은 것이 있다.
가즈유키 아이하라저 "케이오스-케이오스이론의 기초와 응용"((주)사이언스사 1990)
"수리과학"(1981년 11월호(No.221) 및 1989년 5월호(No.311), (주)사이언스)
"컴퓨터투데이"(1989년 7월호(No.32) 및 1989년 9월호(No.33), (주)사이언스)
본 발명은 케이오스의 이론적 및 실증적 연구에 필요한, 그리고 표시 및 그 외에 응용가능한 케이오스적으로 시간적 행동을 하는 신호를 발생하는 장치 및 방법을 제공하는 것이다.
본 발명의 제 1 측면은 비선형 함수요소 및 선형 함수요소를 포함하는 기본적인 케이오스적 신호발생장치(또는 케이오스디바이스) 및 방법을 제공하고자 하는 것이다.
본 발명의 제 1 측면에 따른 케이오스적 신호발생장치는 입력신호를 소정 시간씩 순차적으로 지연시키는 복수의 딜레이수단, 상기 딜레이수단중의 적어도 하나로부터 얻어진 신호를 비선형함수에 의해서 변환하는 비선형 함수수단, 소정의 계수를 다른 릴레이수단으로부터 얻어진 신호와 곱하는 계수수단, 비선형 함수수단 및 계수수단으로부터 각각 얻어진 신호를 더하는 가산수단, 및 동작초기시에 딜레이수단, 또는 비선형 함수수단 및 계수수단, 또는 가산수단에 초기값을 부여하는 초기화수단을 포함하며, 가산수단의 출력이 복수의 딜레이수단 중 가장 앞의 딜레이수단에 피드백되도록 구성된다.
이 케이오스적 신호발생장치는 하드웨어 아키텍쳐 또는 컴퓨터소프트웨어에 의해 실현될 수 있다.
본 발명의 제 1 측면에 따른 케이오스디바이스는 하드웨어회로에 의해 실현되고, 입력신호를 미소시간씩 순차적으로 지연시키는 복수의 딜레이회로, 상기 릴레이회로 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수회로, 소정 계수를 다른 딜레이회로로부터 얻어진 신호에 곱하는 계수회로, 비선형 함수회로 및 계수회로로부터 각각 얻어진 신호를 더하는 가산회로, 및 동작초기시에 딜레이회로, 또는 비선형 함수회로 및 계수회로, 또는 가산회로에 초기값을 부여하는 초기화회로를 포함하며, 가산회로의 출력이 복수의 딜레이회로 중 가장 앞의 딜레이회로에 피드백되도록 구성된다.
본 발명의 제 1 측면에 따른 케이오스적 신호발생방법은 순차적으로 입력되는 복수의 신호를 그 신호를 수신하는 순서대로 보존하는 단계, 보존된 신호중의 적어도 하나를 비선형 함수에 의해 변환하는 단계, 다른 보존된 신호에 소정 계수를 곱하는 단계, 비선형 함수변환된 신호와 소정계수를 곱한 신호를 더하는 단계, 가산에 의해 얻어진 신호를 최신 신호로서 보존하고 이 보존된 신호를 순차적으로 시프트하는 단계를 포함하고, 상기 일련의 과정이 초기값을 부여하는 것에 의해 초기화되고 반복됨으로써 케이오스적 신호가 얻어진다.
본 발명의 제 2 측면은 복수의 비선형 함수요소를 가지는, 보다 일반적인 케이오스적 신호발생장치(또는 케이오스디바이스) 및 발생방법을 제공하는데 목적이 있다.
본 발명의 제 2 측면에 따른 케이오스적 신호발생장치는 입력신호를 소정 시간씩 순차적으로 지연시키는 복수의 지연수단, 딜레이수단 중 적어도 하나로부터 얻어진 신호를 각각의 비선형 함수에 의해 변환하는 복수의 비선형 함수수단, 복수의 비선형 함수수단으로부터 얻어진 신호를 더하는 가산수단, 및 동작초기시에 딜레이수단 또는 비선형 함수수단에 초기값을 부여하는 초기화수단을 포함하며, 가산수단의 출력이 복수의 딜레이수단 중의 가장 앞의 딜레이수단에 피드백되도록 구성된다.
이러한 케이오스적 신호발생장치는 역시 하드웨어 아키텍쳐 또는 프로그램된 컴퓨터에 의해 실현될 수 있다.
본 발명의 제 2 측면에 따른 케이오스디바이스는 하드웨어에 의해 특별히 실현되고, 입력신호를 미소시간씩 순차적으로 지연시키는 복수의 딜레이회로, 딜레이회로로부터 얻어진 신호를 각각의 소정의 비선형 함수에 의해 변환하는 복수의 비선형 함수회로, 복수의 비선형 함수회로로부터 얻어진 신호를 더하는 가산회로, 및 동작초기시에 딜레이회로 또는 비선형 함수회로에 초기값을 부여하는 초기화회로를 포함하며, 가산회로의 출력이 복수의 딜레이회로 중 가장 앞의 딜레이회로에 피드백되도록 구성된 것이다.
본 발명의 제 2 측면에 따른 케이오스적 신호발생방법은 순차적으로 입력되는 복수의 신호를 수신하는 순서대로 보존하는 단계, 보존된 신호를 각각의 소정의 비선형함수에 의해 변환하는 단계, 비선형 함수변환된 신호를 더하는 단계, 및 가산에 의해 얻어진 신호를 최신 신호로서 보존하고 이 보존된 신호를 순차적으로 시프트시키는 단계를 포함하고, 이 일련의 과정이 초기값을 부여하는 것에 의해 초기화되고 반복됨으로써 케이오스적 신호가 얻어진다.
본 발명의 제 3 측면은 다변수 비선형 함수요소를 가지는 일반적인 케이오스적 신호발생장치 및 그 방법을 제공하는 것에 관한 것이다.
본 발명의 제 3 측면에 따른 케이오스적 신호발생장치는 복수의 입력변수신호를 소정시간씩 각각 지연시키는 복수의 딜레이수단, 복수의 릴레이수단으로부터 얻어진 변수신호 중의 적어도 하나를 각각 입력으로서 수신하고, 입력변수신호를 1변수 또는 다변수 비선형 함수에 의해 함수신호로 변환하는 복수의 비선형 함수수단, 및 각 입력변수신호의 대응하는 초기값을 각각 부여하는 복수의 초기화수단을포함하며, 비선형 함수수단으로부터 얻어진 함수신호가 상기 딜레이수단에 피드백되도록 구성된다.
이러한 케이오스적 신호발생장치는 역시 하드웨어 아키텍쳐 또는 컴퓨터소프트웨어에 의해 실현될 수 있다.
본 발명의 제 3 측면에 따른 케이오스적 신호발생방법은 복수의 입력변수신호를 개별적으로 보존하는 단계, 보존된 복수의 변수신호 중 일부를 개별적으로 복수의 다른 다변수 비선형 함수에 의해 함수신호로 변환하는 단계, 및 다변수 비선형 함수변환으로부터 얻어진 복수의 함수신호를 새로운 입력변수신호로서 개별적으로 보존하는 단계를 포함하고, 일련의 처리가 초기값을 부여하는 것에 의해 초기화되고 반복됨으로써 복수의 케이오스적 신호가 얻어진다.
또한 본 발명은 본 발명의 제 1 측면에 따르는 케이오스적 신호발생장치 또는 케이오스디바이스에 사용하기 위한 선형 딜레이요소를 제공한다.
이러한 선형 딜레이요소는 입력신호를 소정 시간씩 지연시키는 딜레이요소, 상기 릴레이요소로부터 얻어진 신호를 소정 계수와 곱하는 계수요소, 및 상기 딜레이요소 또는 계수요소에 초기값을 부여하는 초기화요소를 포함한다.
또한 본 발명은 본 발명의 제 1 및 제 2 측면에 따르는 케이오스적 신호발생장치 또는 케이오스디바이스에서 사용하기 위한 비선형 딜레이요소를 제공한다. 이러한 비선형 딜레이요소는 입력신호를 소정 시간씩 지연시키는 딜레이요소, 상기 딜레이요소로부터 얻어진 신호를 비선형함수에 의해 변환하는 비선형 함수요소, 및 초기값을 딜레이요소의 입력신호로서, 또는 비선형 함수요소의 입력신호로서, 또는비선형 함수요소의 출력신호로서 부여하는 초기화요소를 포함한다.
이러한 선형 딜레이요소, 비선형요소 및 가산회로의 조합은 본 발명의 제 1 및 제 2 측면에 따르는 케이오스적 신호발생장치 또는 케이오스디바이스를 구축할 수 있다. 이들 딜레이요소는 케이오스디바이스를 집적화하는데 특히 효과적이다.
본 발명은 본 발명의 제 3 측면에 따르는 케이오스적 신호발생장치에 사용하기 위한 일반화된 비선형 릴레이요소를 제공하는 것이다.
이러한 일반화된 비선형 딜레이요소는 입력변수신호를 소정시간씩 지연시키는 딜레이요소, 상기 딜레이요소로부터 얻어진 변수신호 및 외부적으로 공급된 변수신호를 다변수 비선형 함수에 의해 함수신호로 변환하는 다변수 비선형 함수요소, 및 릴레이요소 또는 다변수 비선형 함수요소에 초기값을 부여하는 초기화요소를 포함한다.
이러한 일반화된 복수의 비선형 딜레이요소의 조합은 본 발명의 제 3 측면에 따르는 케이오스적 신호발생장치를 용이하게 구성시킨다.
본 발명의 케이오스적 신호발생장치(또는 케이오스디바이스) 및 그 방법에 따르면, 시간축상에서 케이오스적으로 행동하는 출력신호를 얻을 수가 있다. 따라서 케이오스적출력신호가 비선형 함수와 그것의 파라미터 및 초기값에 따라 어떻게 행동하는지의 실증적 연구 또는 이론의 검토 등을 수행할 수가 있다. 특히, 본 발명의 케이오스적 신호발생장치가 하드웨어회로에 의해 실현되는 경우에 케이오스적 신호를 고속으로 얻을 수 있다.
또한, 본 발명의 케이오스적 신호발생장치 및 그 방법으로부터 얻어진 케이오스적출력신호를 직접적 또는 간접적으로 사용함으로써 다양한 표시를 실현할 수 있다. 이들 표시는 비예측적일뿐만 아니라 보기에 질리지 않고 또 매력적이며, 단순한 잡음과는 다르다.
본 발명의 케이오스적 신호발생장치 및 그 방법에 의해 얻어진 케이오스적 출력신호는 음의 발생, 패턴그림의 생성, 색의 발생, 자연실내풍의 발생(예를 들어 전기팬 또는 공기조화기의 제어), 게임기의 제어, 및 분수 등에서의 물의 흐름제어 등의 많은 경우에 응용할 수 있다.
비선형 함수를 가지는 차분방정식(또는 점화식(recurrence equation))의 해의 집합에 의해 묘사되는 궤도 또는 궤적이, 적당히 정의된 파라미터 및 초기값하에서 케이오스적 행동을 나타내는 것이 잘 알려져 있다.
이하 실례로서 차분방정식은 가장 간단한 폼으로 고려된다.
Xn+1= f(xn) + axn-1= f(xn) + ayn..... 식 1
yn+l= xn..... 식 2
여기서, f(xn)은 예를 들어 bxn 2으로 표시되는 비선형 함수이다. 계수 a 및 b는 파라미터로서 언급된다.
초기값(x0,y0)(n=0일 때 각각 x 및 y의 값)이 식 1 및 식 2에 주어지면, 해는 일의적(一義的)으로 결정된다.
시간축상에서 일반적으로 표시되는 n은 유한한 시간(일반적으로 미소시간)마다 증가되게 된다.
따라서, 식 1 및 식 2의 해의 집합(xn,yn)은 XY 직교좌표상에서 표시될 수 있고, 해를 나타내는 점(xn,yn)은 시간경과에 따른 궤적 또는 궤도를 설명한다.
n이 증가됨에 따라서 해의 집합은 수렴 또는 발산, 또는 주기적으로 진동하기도 하고, 또는 완전히 불규칙적으로 변화하기도 한다. 네 번째로 언급된 완전히 불규칙적으로 변화하는 해의 작용은 일반적으로 케이오스라고 부른다. 해의 행동방식은 오로지 파라미터 a, 파라미터 a의 비선형성을 특정하는 파라미터(예로서 b 등) 및 초기값(x0,y0)에 의해 결정된다.
제 1 도는 식 1 및 식 2를 풀어서 일련의 해를 시간의 경과와 함께 출력하는 케이오스적 신호발생장치의 기능적 구성을 도시한 것이다.
케이오스적 신호발생장치는 2개의 딜레이요소(예를 들어 딜레이회로)(10,11), 2개의 초기화요소(예를 들어 초기화를 위한 스위칭회로)(20,21), 비선형 함수요소(예를 들어 비선형 함수회로)(30), 계수요소(예를 들어 계수유닛)(40), 및 가산요소(예를 들어 가산회로)(50)를 포함한다. 이들 요소는의 주기를 가지는 클럭신호를 수신하고 이 클럭신호에 동기해서 동작한다.
딜레이요소(10,11)는 입력신호를 1 클럭주기(씩 지연시켜서 출력신호를 발생한다.
제 2A 도에 도시된 확대심볼로 각각 표시되는 초기화요소(20,21)는 제 2B 도에 도시된 전환스위치로서 전자회로에서 실현된다.
초기값(x0또는 y0)을 설정하기 위해 전환스위치는 단자(TC)에 접속되어 입력단자(C)에 입력되는 초기값이 출력단자(B)에 전달되도록 한다. 다음에 전환스위치는 단자(TA)에 접속되어 입력단자(A)에 대한 입력이 출력단자(B)에 전달되도록 한다.
비선형 함수요소(30)는 입력(xn)에 대하여 비선형 함수(xn)를 출력하고자 한다. 계수요소(40)는 계수(a)를 입력(yn)에 곱하는 것에 의해 얻어진 출력을 발생한다. 가산요소(50)는 모든 입력의 합을 연산하여 xn+1의 형태로 그 결과를 출력한다.
제 1 도에 도시된 구성의 동작은 다음과 같다. 초기값(x0,y0)이 각각 초기화요소(20,21)에 의해 부여될 때, 초기값(x0)은 비선형 함수요소(30) 및 딜레이요소(11)에 공급되는 반면, 초기값(y0)은 계수요소(40)에 공급된다. 비선형 함수요소(30) 및 계수요소(40)는 각각 f(x0) 및 ay0을 출력한다. 또한, 가산요소(50)는 식 1에 따라서 x1=f(x0)+ay0을 출력한다. 결과(x1)는 딜레이요소(10)에 입력된다.
1클럭주기가 경과한 후에 딜레이요소(10,11)는 각각 x1및 x0(=y1)을 출력한다. 일반적으로 릴레이요소(10,11)는 어떤 시점에서 각각 xn및 xn-1(=yn)을 출력한다. 비선형 함수요소(30), 계수요소(40), 및 가산요소(50)는 식 1로서 도시된동작을 실행한다. 그 후, 다음 시점에서 x값을 나타내는 xn+1은 가산요소(50)에서 딜레이요소(10)로 공급된다.
딜레이요소(10,11)의 출력단자에서 나타날 수 있는 xn및 yn을 표시하는 출력은, 각각 그 전환스위치가 각 단자(TA)에 접속된 초기화요소(20,21)의 출력형태로 외부로 공급되게 된다. 제 1 도에 도시된 기능적 구성은 후에 설명하는 바와 같이 전자회로 또는 프로그램된 컴퓨터의 도움으로 실현될 수 있다. 전자회로를 사용하는 경우에 제 2B 도에 도시된 전환스위치 및 이하 설명되는 각종 스위치는 바람직하게 반도체스위칭소자를 포함하기도 한다.
다음에 일반화된 구성에 대해서 언급한다.
식 3은 점화식의 형태로 고차미분방정식을 나타낸다.
xn+1= f(xn) + a1xn-1+ a2xn-2+ a3xn-3+ a4xn-4+
... + aixn-i+ ... ..... 식 3
식 3은 다음과 같이 변형될 수 있다.
xn+1= f(xn) + a1yn+ a2zn+ a3pn+ a4qn+ ... ..... 식 4
yn+1= xn..... 식 5
zn+1= yn(= xn-1) ..... 식 6
pn+1= zn(= xn-2) ..... 식 7
qn+1= pn(= xn-3) ..... 식 8
f(xn) 및 ai(i = 1,2,3,4,...)은 각각 비선형 함수 및 결합파라미터를 나타낸다.
벡터(Xn+1)(벡터는 대문자로 표시되는 점에 유의)가 다음과 같으면,
Xn+1= {xn+1, yn+1, zn+1, pn+1, qn+1,...}T..... 식 9
식 4 내지 8은 다음과 같이 표시될 수 있다.
여기서,
F(xn) = {f(xn), 0, 0, 0, 0,...}T..... 식 11
..... 식 12
Xn이 다음과 같으면,
Xn= {xn, yn, zn, pn, qn, ...}T..... 식 13
식 10은 다음과 같이 간단한 형태로 표시될 수 있다.
Xn+1= F(xn) + A·Xn..... 식 14
제 3 도는 식 3 또는 식 4 내지 8 또는 식 10 또는 식 14로서 표시된 점화식의 해 Xn= {xn, yn, zn, pn, qn,...}T(식 13)를 구하도록 설계된 케이오스적 신호발생장치의 기능적 구성을 도시한 것이다.
기능적 구성은 다단딜레이요소(10,11,12,13,14,...), 각각이 상기 딜레이요소사이에 있는 초기화요소(20,21,22,23,24,...), 초기화요소(20)로부터 출력을 수신하는 비선형 함수요소(30), 계수(a1,a2,a3,a4,...)를 나머지 초기화요소(21,22,23,24,...)로부터의 출력에 각각 곱하는 계수요소(41,42,43,44,...), 비선형 함수요소(30) 및 계수요소(41,42,43,44,...)로부터의 출력을 합산하는 가산요소(50)로 구성된다. 가산요소(50)의 출력은 가장 앞부분에 있는 딜레이요소(10)에 피드백된다.
초기값 X0= {x0,y0,z0,p0,q0,...}T가 각각 각 초기화요소(20,21,22,23,24...)에 의해 부여되면, 비선형 함수요소(30) 및 계수요소(41,42,43,44,...)는 각각 출력(f(x0),a1y0,a2z0,a3p0,a4q0,...)을 생성하며, 상기 출력들은 출력(x1)을 얻도록 가산요소(50)에 의해 차례로 합산되게 된다. 출력(x1)은 릴레이요소(10)에 피드백된다.
어떤 시각에서 비선형 함수요소(30) 및 계수요소(41,42,43,44,...)는 각각xn, yn=xn-1, zn=xn-2, pn=xn-3, qn=xn-4를 수신하여, 각각 출력(f(xn),a1yn,a2zn,a3pn,a4qn,...)을 생성한다. 그 결과 가산요소(50)는 가장 앞부분에 있는 딜레이요소(10)에 차례로 피드백되는 식 4와 같이 표시된 출력(xn+1)을 생성한다.
자연적으로 상술한 동작은 제 3 도에 도시되지 않은 클럭신호의 1주기t)마다 n씩 증가되면서 실행되게 된다.
딜레이요소(10,11,12,13,14,...)의 출력에서 각각 나타나기도 하는 해의 집합 Xn= {xn, yn, zn, pn, qn,...}T은 단자(TA)에 접속된 전환스위치를 각각 가지는 초기화요소(20,21,22,23,24,...)로부터의 출력으로서 외부로 공급되게 된다.
초기값의 집합 X0= {x0, y0, z0, p0, q0,...}T을 해당하는 초기화요소에 의해 부여하는 대신, 딜레이요소(10) 또는 초기화요소(20)에 의해 1클럭주기마다 순차로 입력(x0,x1,x2,x3,x4,...(또는 ...x-4,x-3,x-2,x-1,x0))이 있을 수 있다. 이러한 경우, 가산요소(50)의 출력은 모든 초기값의 입력이 완료될 때까지 딜레이요소(10)에 피드백되는 것이 허용되지 않는다.
제 1 도 및 제 3 도에서 계수요소(40,41,42,43,44,...)의 계수(a,a1,a2,a3,a4,...)는 각각 외부로부터 변환가능한 것이 바람직하다. 또한 비선형 함수요소(30)에 설정되는 비선형 함수 역시 외부로부터 구성상 변화가능한 것이바람직하다.
복수의 비선형 함수를 가지는 보다 일반화된 점화식이 이하 검토된다.
xn+1= f0(xn) + f1(xn-1) + f2(xn-2) + f3(xn-3)
+ f4(xn-4) + ... ..... 식 15
식 15는 다음과 같이 변형될 수 있다.
xn+1= f0(xn) + yn+ zn+ pn+ qn+ ... ..... 식 16
yn= f1(xn-1) ..... 식 17
zn= f2(xn-2) ..... 식 18
pn= f3(xn-3) ..... 식 19
qn= f4(xn-4) ..... 식 20
제 4 도는 식 16 내지 20으로 표시된 점화식의 해(xn), 또는 해의 집합(xn,xn-1,xn-2,xn-3,xn-4, 또는 xn,yn,zn,pn,qn,...)을 구하기 위한 케이오스적 신호발생장치의 기능적 구성을 도시한 것이다.
상기 기능적 구성은 다단딜레이요소(10,11,12,13,14,...), 대응하는 딜레이요소간에 각각 설치되는 초기화요소(20,21,22,23,24,...), 대응하는 초기화요소(20,21,22,23,24,...)로부터 출력을 수신하는 비선형 함수요소(30,31,32,33,34,...), 및 비선형 함수요소(30,31,32,33,34,...)로부터의출력을 합산하는 가산요소(50)를 포함한다. 가산요소(50)의 출력(xn+1)은 가장 앞부분에 있는 릴레이요소(10)에 피드백된다. 비선형 함수요소(30,31,32,33,34, )는 각각 비선형 함수(f0,f1,f2,f3,f4,...)를 구비한다.
초기값(x0,x-1,x-2,x-3,x-4,...)가 초기화요소(20,21,22,23,24,...)에 의해 부여되면, 비선형 함수요소(30,31,32,33,34,...)는 출력 [f0(x0),y0=f1(x-1),z0=f2(x-2),p0=f3(x-3),q0=f4(x-4),...]를 생성하며, 상기 출력들은 가산요소(50)의 가산에 의해 차례로 합산되어 출력(x1)이 얻어진다. 그 후 출력(x1)은 딜레이요소(10)로 피드백된다.
어떤 시각에 있어서 비선형 함수요소(30,31,32,33,34,...)는 각각 출력(xn,xn-1,xn-2,xn-3,xn-4,...)을 수신하고, 각각 출력 [f0(xn),yn=f1(xn-1),zn=f2(xn-2), pn=f3(xn-3),qn=f4(xn-4),...]를 발생한다. 그 결과 가산요소(50)는 딜레이요소(10)에 차례로 피드백되는 식 15 또는 16으로 표시된 출력(xn+1)을 생성한다.
자연적으로 상술한 동작은 제 4 도에 도시되지 않는 클럭신호의 1주기t)마다 n씩 증가되면서 수행되게 된다.
릴레이요소(10,11,12,13,14,... )의 출력에서 나타나기도 하는 출력(xn,xn-1,xn-2,xn-3,xn-4,...)은 그 전환스위치가 각 단자(TA)에 각각 접속된초기화요소(20,21,22,23,24,...)의 출력형태로 외부로 공급된다.
상기한 바와 같이, 출력[f0(xn),yn=f1(xn-1),zn=f2(xn-2),pn=f3(xn-3), qn=f4(xn-4), ...]는 각각 비선형 함수요소(30,31,32,33,34,...)로부터 얻어질 수 있다.
초기화요소(21,22,23,24,...) 대신, 초기값[y0=f1(x-1),z0=f2(x-2), p0=f3(x-3),q0=f4(x-4),...]은 각각 초기화요소(61,62,63,64,...)를 통해 쇄선으로 표시된 바와 같이 비선형 함수요소(31,32,33,34, )의 출력(및 대응하는 가산요소(50)의 입력)에 입력되기도 한다.
제 4 도에서 역시 비선형 함수요소(30,31,32,33,34,...)로 설정되는 비선형 함수는 변화가능한 것이 바람직하다.
제 3 도에 도시된 구성은 전자회로에서 몇가지 유닛으로 분해될 수도 있다. 제 5 도 및 제 6 도는 각각 제 3 도에 도시된 구성의 기능적 기본구성요소인 유닛을 각각 도시한 것이다. 제 5 도에 도시된 회로는 선형 딜레이유닛(LD)이라고 불리운다. 선형 딜레이유닛(LD)은 릴레이요소(1i), 초기화요소(2i), 및 계수요소(4i(i=1,2,3,4,...))를 포함하고, 초기화요소(2i)는 딜레이요소(1i)의 출력에 접속되며, 계수요소(4i)는 초기화요소(2i)의 출력에 접속된다. 선형 딜레이유닛(LD)은 딜레이요소(1i)에 들어가는 입력(xn-i+1)의 입력단자, 딜레이요소(1i)의 출력(xn-1)을 초기화요소(2i)를 통해 공급하는 출력단자, 초기값(x0(또는 y0,z0,p0,q0,...))이 입력을 위한 입력단자, 및 계수요소(4i)의 출력(ai·xn-1)을 공급하는 수식출력단자를 추가로 포함한다.
제 6 도에 도시된 회로는 비선형 딜레이유닛(ND)이라고 불리운다. 비선형 딜레이유닛(ND)은 딜레이요소(1i), 딜레이요소(1i)의 출력에 접속되는 초기화요소(2i), 및 초기화요소(2i)의 출력에 접속되는 비선형 함수요소(3i(i=0,1,2,3,4,...))를 포함한다. 비선형 유닛(ND)은 딜레이요소(1i)에 대한 입력(xn-i+1)의 입력단자, 초기화요소(2i)를 통해 딜레이요소(1i)의 출력(xn-i)을 공급하는 출력단자, 비선형 함수요소(3i)의 출력(fi(xn-i))을 공급하는 수식출력단자, 및 초기값(x0(또는 x-1,x-2,x-3,x-4,...)의 입력단자를 추가로 포함한다.
필요하다면, 초기값(fi(x0))을 수신하는 입력단자에 부가해서 쇄선으로 표시된 바와 같은 초기화요소(6i(i=1,2,3,4,...))가 비선형 함수요소(3i)의 출력측에 설치될 수 있다.
하나의 비선형 딜레이유닛(ND)의 출력은 복수의 선형 딜레이유닛(LD)의 입력에 종속접속되고, 유닛(ND,LD)의 출력[fi(xn-i) 및 ai·xn-i]을 위한 단자는 가산요소(50)의 입력에 접속된다. 마지막으로 가산요소(50)의 출력은 제 3 도에 도시된 회로를 구성하기 위해 비선형 딜레이유닛(ND)에 피드백된다.
이러한 비선형 딜레이유닛(ND), 복수의 선형 딜레이유닛(LD) 및 가산요소(50)를 포함하는 가산유닛(50A)은 하나의 칩으로 집적화될 수 있다. 제 7 도는 집적화된 케이오스디바이스의 칩 레이아웃을 개략적으로 도시한 것이다. 이러한 레이아웃은 하나의 유닛을 다른 유닛에 결합시키기 위한 배선패턴을 생략한 것이다. 가산유닛(50A)은 연산증폭기 및 그것과 관련된 입력저항 어레이를 포함한다.
유사한 방법으로 복수의 비선형 딜레이유닛(ND)은 종속접속으로 배열되어 있고, 각 유닛(ND)의 출력(fi(xn-i))용 단자는 가산요소(50)에 접속되어 있다. 마지막으로 가산요소(50)의 출력은 가장 앞부분에 있는 비선형 딜레이유닛(ND)에 피드백되어 제 4 도에 도시된 바와 같이 회로가 구성되게 된다.
이러한 복수의 비선형 딜레이유닛(ND), 및 가산요소(50)를 포함하는 가산유닛(50A)을 하나의 칩상에 집적화하는 것이 가능하게 된다. 제 8 도는 상기와 같이 집적화된 케이오스디바이스의 칩 레이아웃을 개략적으로 도시한 것이다. 이러한 레이아웃은 역시 하나의 유닛을 다른 유닛에 결합시키기 위한 배선패턴을 생략한 것이다.
일반화된 점화식은 다음과 같이 나타내어진다.
xn+1= f1(xn,yn,zn,pn,qn,...) ..... 식 21
yn+1= f2(xn,yn,zn,pn,qn,...) ..... 식 22
zn+1= f3(xn,yn,zn,pn,qn,...) ..... 식 23
pn+1= f4(xn,yn,zn,pn,qn,...) ..... 식 24
qn+1= f5(xn,yn,zn,pn,qn,...) ..... 식 25
f1, f2, f3, f4, f5,...는 다변수 비선형함수를 나타낸다.
제 9 도는 식 21 내지 25로 나타내어진 점화식의 일련의 해를 생성하는 케이오스적 신호발생장치의 기능적 구성을 도시한 것이다. 식 21 내지 25에 대하여 딜레이요소(11~15), 초기화요소(21~25), 및 다변수 비선형 함수요소(71~75)가 각각 직렬로 접속되어 있다. 다변수 비선형 함수요소(71~75)에는 모든 초기화요소(21~25)로부터의 출력이 공급되게 된다. 다변수 비선형 함수요소의 출력(xn+1~qn+1)은 외부로 공급되어 대응하는 릴레이요소(11~15)에 피드백된다. 각각의 다변수 비선형 함수요소에는 반드시 모든 초기화요소로부터의 출력이 공급되지 않아도 좋다. 홉 필드 모델(hop field model)은 다변수 비선형 함수로서 가중치 부여가산 및 임계값 함수를 이용하는 특수한 경우이다.
제 9 도에 도시된 구성은 제 10 도에 도시된 일반화된 비선형 딜레이유닛(GNLD)의 조합을 포함하기도 한다. 제 11 도는 복수의 일반화된 비선형 딜레이유닛(GNLD)으로 구성된 케이오스디바이스의 IC칩 레이아웃을 도시한 것이다. 하나의 유닛을 다른 유닛에 결합시키기 위한 배선패턴은 이 레이아웃에서 도시하지 않았다.
상술한 바와 같은 딜레이유닛(LD) 및 비선형 딜레이유닛(ND)을 구체화한 전자회로는 예시로서 이하에서 설명된다.
제 12 도는 선형 딜레이유닛(LD)을 구체화한 회로를 도시한 것이다. 제 5 도와 제 12 도의 대응관계를 잘 이해하기 위해서 입력 및 출력신호는 제 5 도에 도시된 바와 같은 동일한 도면부호로 지정된다.
딜레이요소는 2개의 커패시터(C1,C2), 및 2개의 전환스위치(SW1,SW2)를 포함한다. 전환스위치(SW1,SW2)는 제 13 도에 도시된 바와 같이 클럭신호로 제어가능하게 전환된다. 딜레이시간은 클럭신호의 1주기에 해당된다. 계수요소는 피드백 저항(Rf)을 포함하는 연산증폭기(A11)를 포함한다. 계수(ai)는 저항(Rf)의 값에 의해 변환시킬 수 있다. 초기화요소는 스위치(SW3)를 포함한다.
전환스위치(SW1,SW2)가 단자(T2,T1)에 각각 접속되고, 스위치(SW3)가 온될 때 초기값(x0)이 입력되게 된다. 입력 커패시터(C1)는 초기값(x0)을 표시하는 전압신호에 따라 충전된다. 커패시터(C1)에서의 전압은 반전증폭기(A11)의 도움으로 -ai배가 되어 출력커패시터(C2)에 축적된다.
다음에, 도시된 바와 같이 전환스위치(SW1,SW2)가 각각 단자(T1,T2)와 접속될때, 입력커패시터(C1)에는 입력(xn-i+1)에 해당하는 전압이 충전된다. 반대로, 출력커패시터(C2)에서의 전압은 반전증폭기(A12)를 경유하여 출력(ai·xn-i)의 형태로 출력된다.
전환스위치(SW1,SW2)가 다시 각각 단자(T2,T1)에 접속될 때, 입력커패시터(C1)에서의 전압은 -ai가 곱해져서 출력커패시터(C2)내에 축적된다. 이러한 방법으로 미소시간마다 입력이 공급되는 동안 출력이 외부로 공급된다.
상술한 바와 같이 전환스위치(SW1,SW2,SW3)는 반도체 스위칭 회로에 의해 실현되기도 한다. 스위치(SW3)는 수동적으로 직접 또는 간접적으로 동작 또는 제어되기도 한다. 버퍼회로가 이러한 선형 딜레이유닛 사이에 또는 선형 딜레이유닛내에 적당하게 설치되기도 한다.
제 14 도는 예로서 선형 딜레이유닛(LD)을 구체화한 다른 구성을 도시한 것이다. 제 14 도 및 나중에 언급될 도면들에서 스위치들 또는 커패시터들은 제 12 도에서와 동일한 도면부호(SW1,SW2,... 및 C1,C2,...)로서 역시 지정되고, 복잡성을 피하기 위해 반복해서 사용한다. 도면들중의 어느 하나에 사용되는 도면부호는 다른 도면에서 사용되는 도면부호와는 별개라는 것에 유의해야 한다.
제 14 도에 도시된 회로는 복수(제 14 도에서는 3개)의 커패시터(C1,C2,C3) 및 복수의 스위치(SW1~SW8)를 포함한다. 스위치(SW1~SW5)는 클럭신호에 의해 제어되는 반면, 스위치(SW6~SW8)는 클럭신호에 의해 제어된다. 클럭신호는 제 15 도에서 명백한 바와 같이 클럭신호의 위상에 대해 역위상을 가진다.
스위치(SW1~SW5)가 클럭신호의 제어하에서 온될 때 스위치(SW6~SW8)는 오프로 유지된다. 제 16A 도는 그때 구성되는 회로를 도시한 것이다. 병렬로 서로 접속되는 3개의 커패시터(C1,C2,C3)는 입력전압신호(vin)에 따라 동일한 전압이 충전된다.
다음에, 스위치(SW6~SW8)가 클럭신호에 의해 차폐될 때 스위치(SW1~SW5)가 개방된다. 제 16B 도는 그때에 구성되는 회로를 도시한 것이다. 3개의 커패시터(C1,C2,C3)는 직렬로 접속되어 있다. 따라서, 결과출력신호(vout)는 3vin으로서 표시될 수 있다. 그 결과 제 14 도에 도시된 회로는 미소시간의 시간지연을 가지는 입력신호(vin)의 3배의 출력을 제공한다.
다음 설명에서 입력신호(xn-i+1) 및 출력신호(xn-i)는 제 16 도에 도시된 바와 같은 방법으로 표시를 간단하게 하기 위해서 각각 입력신호(vin) 및 출력신호(vout)로 대체하였다.
제 14 도에 도시된 바와 같이 스위치(SW2~SW7)의 선택적 온-오프제어는 계수요소의 계수(ai)를 변화시킬 수 있다.
커패시터(C1~C3)를 충전하기 위해서, 제 16A 도에 도시된 바와 같이 스위치(SW1~SW5)가 온되면, 스위치(SW6~SW8)가 오프된다.
다음에, 커패시터(C1,C2,C3)에 축적된 전하로부터 출력(vout)을 얻기 위해서, 스위치(SW6,SW8)는 온되는 반면 스위치(SW7)는 오프로 유지된다. 또한 스위치(SW1,SW2,SW4)는 오프되는 반면 스위치(SW3,SW5)는 온으로 유지된다. 따라서, 커패시터(C2,C3)는 병렬로 접속되어 2vin의 출력(vout)을 제공한다. 스위치(SW1~SW8)의 동작에 따라서 vout=vin의 출력이 얻어질 수 있다.
상술한 내용 대신, 스위치(SW2,SW3)의 한쪽 또는 양쪽이 항상 온으로 되게 함으로써 커패시터(C1,C2)에 축적된 전하가 대응하는 스위치(SW6,SW7)의 한쪽 또는 양쪽이 온으로 될 때 방전하게 되어 출력전압(vout)이 2vin 또는 vin으로 될 수 있게 된다.
이러한 방법으로 스위치(SW1~SW8)의 적절한 온-오프 제어변환은 원하는 계수(ai)를 얻을 수 있도록 한다. 더욱이 접속되는 커패시터의 수의 증가는 계수값을 선택하는 자유도를 향상시킨다. 특히 IC기판상에 사전에 배열된 복수의 커패시터와 스위치는 원하는 계수(ai)를 얻도록 마스크프로그래머블 또는 필드프로그래머블 로직어레이로서 구성되기도 한다. 이것은 다음에 설명되는 복수의 커패시터를 이용하는 다른 구체적인 회로에도 적용된다.
초기화요소는 복잡성을 피할 목적으로 제 14 도에는 도시하지 않았지만 제 12 도에 도시된 양상으로 부가되기도 한다. 초기화요소는 일반적으로 스위치가 온으로될 때 입력되는 초기값을 나타내는 전압을 유지하기 위한 커패시터 및 스위치로 구성되기도 한다. 이러한 것은 다음에 설명되는 다른 실시예에서도 마찬가지이다.
제 14 도에 도시된 회로는 병렬로 접속되고 입력전압하에서 충전된 복수의 커패시터를 포함한다. 이들 커패시터를 직렬로 접속함으로써 입력전압보다 높은 전압을 가지는 출력(ai＞1)이 얻어질 수 잇다.
반대로, 직렬로 접속되고 입력전압하에서 충전된 복수의 커패시터를 병렬로 접속함으로써 입력전압보다 낮은 전압을 갖는 출력(ai＜1)이 얻어질 수 있다. 제 17 도는 그것의 한 예의 구성을 도시한 것이다.
제 17 도에 도시된 회로는 복수(제 17 도에서 3개)의 커패시터(C1,C2,C3) 및
복수의 스위치(SW1~SW8)를 포함한다. 스위치(SW1~SW3)는 클럭신호에 의해 제어되는 반면 스위치(SW4~SW8)는 클럭신호에 의해 제어된다. 클럭신호는제 15 도에 도시된 것과 동일하다.
스위치(SW1~SW3)가 클럭신호에 의해 온으로 될 때 스위치(SW4~SW8)는 오프로 유지된다. 제 18A 도는 이때에 구성되는 회로를 도시한 것이다. 3개의 커패시터(C1,C2,C3)는 직렬로 접속되고 입력전압신호(vin)에 따라 충전된다.
다음에, 스위치(SW4~SW8)가 클럭신호에 의해 차폐될 때 스위치(SW1~SW3)는 개방된다. 제 18B 도는 3개의 커패시터(C1,C2,C3)를 병렬로 접속해서 설치한 회로를 도시한 것이다. 그러므로 C1=C2=C3이면 출력신호(vout)는 vin/3이다. 다시 말해서, 제 17 도에 도시된 회로는 미소시간만큼 지연된 입력신호(vin)의 1/3배의 출력을 생성한다.
커패시터(C1,C2,C3)의 값을 설정하는 방법에 따라 임의의 계수[ai(ai＜1)]가 얻어질 수 있다.
예를 들어 C1=4C, C2=2C, C3=C라고 하자(여기서 C는 단위정전용량이다). 제 18A 도에서 커패시터(C1,C2,C3)는 각각 동일하게 축적된 전하를 가진다. 동일하게 축적된 전하가 Q라고 하고 커패시터(C1,C2,C3) 각각의 양단(兩端)에서의 전압이 각각 v1, v2, v3이라고 하자. 그 후, 커패시터(C1,C2,C3)에 대해서 다음 식이 성립된다.
Q = 4Cv1 ..... 식 26
Q = 2Cv2 ..... 식 27
Q = Cv3 ..... 식 28
한편,
vin = v1 + v2 + v3 ..... 식 29
그러므로,
Q/C = (4/7)vin ..... 식 30
한편, 제 18 도에서 3Q의 전하는 3개의 커패시터(C1,C2,C3)에 재분배된다. 커패시터(C1,C2,C3)내에 축적되는 전하량은 각각 4Cvout, 2Cvout, 및 Cvout이므로, 다음식이 얻어진다.
4Cvout + 2Cvout + Cvout = 7Cvout = 3Q ..... 식 31
식 30 및 31에 의해 다음 식이 유도된다.
vout = (3/7)(Q/C) = (3/7)(4/7)vin = (12/49)vin ..... 식 32
제 17 도에 있어서도 스위치(SW2~SW7)의 선택적 온-오프제어가 계수요소의 계수(ai)를 임의로 변화시킨다는 점에 유의해야 한다.
제 19 도는 또 다른 예를 도시한 것이면, 여기서는 커패시터(C1,C2,C3)중의 어느 하나, 또는 2개 또는 모두에 입력전압(vin)이 충전되며, 그 후 충전된 커패시터(들)에 축적된 전하는 그로부터 출력전압(vout)을 유도하기 위해 3개의 커패시터에 재분배된다.
예를 들어 스위치(SW1)는 클럭신호의 도움으로 온되기만 한다. 다른 스위치(SW2~SW6)는 오프로 유지된다. 그 결과, 커패시터(C1)에는 입력전압(vin)이 충전된다. 그 다음에 클럭신호는 스위치(SW4~SW6)를 온시키는데 사용된다. 다른 스위치(SW1~SW3)는 오프로 유지된다. 다음에, 커패시터(C1)에 축적된 전하는 다른 커패시터(C2,C3)에 분배되고, 이들 커패시터의 구성에 따른 전압출력(vout)이 생성된다.
그래서 vout < vin, 즉 ai < 1이 성립된다.
스위치(SW1)를 차폐하는 대신, 스위치(SW2)가 클럭신호의 도움으로 차폐되어 커패시터(C2)가 충전되도록 할 수 있다. 다른 방법으로 스위치(SW3)가 커패시터(C3)를 충전하도록 차폐될 수도 있고, 또는 스위치(SW1~SW3) 중의 2개가 대응하는 2개의 커패시터를 충전하도록 차폐될 수도 있다.
제 20 도는 비선형 딜레이유닛(ND)의 구체예를 도시한 것이다. 제 6 도와 대응시켜서 잘 이해하기 위해서 입력 및 출력신호에는 제 6 도에 사용된 것과 동일한 도면부호가 붙여진다. 비선형 함수요소(3i)의 구체예는 다음에 설명될 것이다.
제 21 도는 커패시터(C1~C4), 다이오드(D1~D3), 및 스위치(SW1~SW5)를 포함하는 비선형 딜레이유닛(ND)의 구체예를 도시한 것이다. 간단하게 하기 위해, C1=C2=C3=C4라고 가정한다.
제 22A 도는 클럭신호에 의해 스위치(SW1)가 온되고, 전환스위치(SW2~SW4)가 대응하는 단자(T1)와 접촉하며, 스위치(SW5)가 오프되는 충전상태를 나타낸 것이다. VD가 다이오드(D1~D3)의 순방향 강하전압이라고 하자.
입력전압(vin)≤VD이면 커패시터(C1)만 충전된다. VD＜vin≤2VD이면 커패시터(C1,C2)가 충전된다. 2VD<vin≤3vD이면 커패시터(C1,C2,C3)가 충전된다. 3VD<vin이면 모든 커패시터(C1~C4)가 충전된다. 이러한 방법으로 충전되는 커패시터의 수는 입력전압(vin)의 크기에 따른다.
또한, 제 22B 도는 클럭신호에 의해 스위치(SW1)가 오프되고, 전환스위치(SW2~SW4)가 대응하는 단자(T2)와 접촉하며, 스위치(SW5)가 온되는 출력전압을 생성하는 상태를 나타내는 것이다. 모든 커패시터(C1~C4)는 병렬로 접속되어 첫 번째 충전된 커패시터의 전하량이 모든 나머지 커패시터에 분배되도록 한다.
충전되는 커패시터의 수 및 전하량은 입력전압(vin)의 크기에 따른다. 이 때문에 입력전압(vin)/출력전압(vout) 특성은 제 23 도와 같이 표시될 수 있다. 이러한 특성은 비선형 특성이다. 특히 제 21도에 도시된 회로의 경우, 입력전압(vin)을 제 23 도에 도시된 비선형 특성을 통해 변환하는 것에 의해 얻어진 출력전압(vout)은 입력전압(vin)의 입력점에 대해 미소주기만큼 지연되어 출력된 것이 된다.
제 24 도는 예로서 비선형 함수요소(3i)를 구체화한 전자회로를 도시한 것이다. 이러한 회로는 피드백 가변저항(Rf)을 가지는 비반전 연산증폭기를 포함한다. 입력전압(vin)은 입력저항을 통해 증폭기(A2)의 양 및 음의 입력단자에 공급된다. 증폭기(A2)의 음의 입력단자에 대하여, 2개의 다이오드(D1,D2)(이들 다이오드가 제 21 도시된 것과 동일한 도면부호로 역시 붙여지지만 이들 사이의 대응관계는 없다)는 입력저항을 통해 병렬로, 그리고 서로 반대극성으로 접속된다. -E1의 전압은 하나의 다이오드(D1)의 애노드에 가변저항(R1)을 통해 인가되고, +E2의 전압은 다른 다이오드(D2)의 캐소드에 가변저항(R2)을 통해서 인가된다. 출력전압(vout)은 증폭기(A2)의 출력단자로부터 얻어진다.
이하 다이오드의 순방향 강하전압(vD)을 무시하고 입력전압(vin)이 다음 식을 만족하면,
다이오드(D2)만이 도통상태로 되어 제 24 도에 도시된 회로는 제 26A 도의 형태로 표시될 수 있다. 이러한 회로는 저항(R2,Rf)중의 적어도 하나에 의해 조정될 수 있는 양의 증폭도를 나타낸다.
입력전압(vin)이 다음 식을 만족하면
이때, 다이오드(D1,D2)가 모두 비도통상태로 되어 제 24 도에 도시된 회로는 제 26B 도의 형태로 나타내어질 수 있다. 증폭기(A2)의 피드백저항(Rf)을 적당히 선택하여 음의 증폭도를 회로가 갖게 할 수 있다. 입력전압(vin)이 다음 식을 만족하면,
이때, 다이오드(D1)만이 도통상태로 되고, 제 26C 도에 도시된 회로가 구성되게 된다. 이러한 회로 역시 저항(R1,Rf)중의 적어도 하나에 의해 조정될 수 있는 양의 증폭도를 나타낸다.
그러므로, 제 24 도에 도시된 회로의 입/출력특성은 제 25 도에 도시된 바와
같이 비선형적으로 나타난다.
상술한 각종 전자회로는 모두 전압모드에서 작용하도록 설계된 것이다.
다음에는 전류모드에서 동작되는 선형 딜레이유닛(LD) 및 비선형딜레이유닛(ND)의 실시예에 대해서 설명한다.
제 27 도는 예로서 전류모드에서 동작하는 선형 딜레이유닛(LD)을 구체화한 회로를 도시한 것이다. 이 회로는 2개의 스위치된 커런트미러(current mirror)를 포함한다. 입력측에 있는 스위치된 커런트미러는 커런트미러를 구성하는 nMOS(n-channel metal oxide semiconductor)FET(field-effect transistor)(Q1,Q2)와 FET(Q1,Q2)의 게이트 사이에 접속되고 스위칭소자가 되는 nMOSFET(Q5)을 포함한다. 입력신호는 전류(Ii)의 형태로 FET(Q1)에 부여된다. 출력측에 있는 스위치된 커런트미러는 커런트미러를 구성하는 pMOS(p-channel metal oxide semiconductor)FET(Q3,Q4)와 스위칭소자로서 작용하고 FET(Q3,Q4)의 게이트 사이에 접속되는 pMOSFET(Q6)을 포함한다. 출력신호는 전류(Io)의 형태로 FET(Q4)로부터 얻어진다. 스위칭소자로서 각각 작용하는 FET(Q5,Q6)는 클럭신호에 의해 제어된다(제 13 도 참조).
클럭신호가 하이레벨일 때 FET(Q5,Q6)는 각각 온 및 오프된다. FET(Q5)가 온되면 입력측에 있는 커런트미러가 동작한다. 따라서 FET(Q1)가 입력전류(Ii)를 수신하면 대응하는 전류(I2)는 FET(Q2)로 흐르게 된다.
FET(Q1)의 채널폭대 채널길이의 비(이하 W/L비라고 한다) 및 FET(Q2)의 W/L비를 각각 W1/L1 및 W2/L2라고 하면 전류(I2)는 다음과 같다.
I2 = [(W2/L2)/(W1/L1)]Ii ..... 식 36
그 때, FET(Q2)의 게이트와 드레인 사이에 위치한 기생용량(CGD1)은전류(I2)에 대응하고 게이트전압과 동일한 전압을 나타내는 전하를 축적한다. 전류(I2)는 FET(Q3)의 게이트와 드레인 사이에서 전류(I2)에 대응하는 전압강하를 발생하도록 FET(Q3)으로 흐르게 된다.
다음에, 클럭신호가 로우레벨일 때 FET(Q5,Q6)은 각각 오프 및 온되므로 커런트미러가 작동된다. 즉, 커패시터(CGD1)내에 축적된 전하에 의한 전압은 전류(I2)가 FET(Q2,Q3)으로 계속 흐르도록 하고, 커패시터(CGD2)는 이 때 나타나는 FET(Q3)의 게이트와 드레인 사이의 전압강하와 동일한 전압까지 에너지화된 FET(Q6)를 통해 충전된다. 그 결과, 출력측에 있는 FET(Q4)는 대응하는 출력전류(Io)를 수신한다. FET(Q3)의 W/L비 및 FET(Q4)의 W/L비가 각각 W3/L3 및 W4/L4라고 하면, 출력전류(Io)는 다음과 같다.
Io = [(W4/L4) / (W3/L3)]I2
= [(W4/L4) / (W3/L3)]·[(W2/L2) / (W1/L1)]Ii
= ai·Ii ..... 식 37
ai = [(W4/L4) / (W3/L3)]·[(W2/L2) / (W1/L1)] ..... 식 38
결과적으로 출력전류(Io)는 입력전류(Ii)의 ai배의 전류값을 갖고, 입력전류(Ii)의 입력점에 대해 미소시간만큼 지연되어 출력된다. 바람직하게는 계수(ai)가 W4/L4 및 W1/L1비를 통해 조정된다.
이러한 전류모드회로는 가산이 결선(結線)되고 적은 수의 구성요소 때문에 집적화하는데 적합하다. 예를 들어 제 12 도에 도시된 전압모드의 선형 딜레이유닛과 비교하면 다음과 같다.
제 12 도에 도시된 전압모드에서 선형 딜레이유닛(LD)은 3개의 저항이 필요하여 그것을 설치하는데 큰 면적이 필요하게 된다. 트랜지스터를 이용하여 거기에 포함된 연산증폭기 및 스위치를 실현하기 위해서는 11 내지 20개의 트랜지스터가 필요하다. 또한 적어도 2개의 커패시터가 필요하다.
이에 반해, 제 27 도에 도시된 전류모드에서 선형 딜레이유닛(LD)은 저항이 필요하지 않다. FET의 게이트용량을 이용하고 있기 때문에 어떠한 커패시터도 필요하지않다. 제 27 도에서 명백한 바와 같이 6개의 트랜지스터만이 거기에 설치될 필요가 있다.
제 28 도를 참조하면서, 이하 비선형 딜레이유닛(ND)을 구체화한 전류모드회로에 대해서 설명한다.
제 28 도에서 제 27 도에 도시된 것과 동일한 구성요소에는 동일한 도면부호를 부여한다.
제 27 도에서의 회로와 비교해서, 제 28 도에서의 회로는 입력측에 있는 FET(Q1) 대신 비선형 함수요소(SC)를 포함한다. 이 비선형 함수요소(SC)는 비선형 전류/전압특성을 나타내며 예를 들어 사이리스터에 의해 실현될 수도 있다. 이것은 IC 상에 외부적으로 설치될 수도 있고, 또는 IC칩내에 매립될 수도 있다.
커패시터(CGD1)가 입력전류(Ii)에 대해 비선형 변환된 전압을 나타내는 전하를 축적하기 때문에, 제 28 도에 도시된 회로는 시간경과후에 비선형적으로 변환된 출력 전류(Io)를 생성한다.
마지막으로 상술한 케이오스디바이스의 응용예에 대해서 설명한다. 제 1 도에 도시된 가장 간단한 구성은 컴퓨터소프트웨어에 의해 실현되고, 이것에 의한 시뮬레이션 결과에 대해서 설명한다.
식 1 및 식 2는 다음과 같이 다시 쓸 수 있다.
xn+1= f(xn) + a2yn..... 식 39
yn+1= xn..... 식 40
비선형 함수(f(xn))는 다음 식으로 나타내어진다.
여기서, a1및 a2는 정수(파라미터)이다.
식 41로 표시된 비선형 함수(f(x))는 제 29 도에 도시된 곡선을 묘사한다. a1=0.300이라고 하자.
제 30 도 내지 제 34 도는 식 39 내지 식 41로부터 얻어진 xn, yn을 나타내는 점의 집합을 XY 좌표상에 표시한 것이다. n=1~20000이면 초기값(x0,y0)을 포함해서 20001개의 점이 표시된다.
제 30 도는 초기값 x0=0.000, y0=0.000; 및 파라미터 a1=0.300, a2=-1.000의 조건하에서 얻어진 패턴을 도시한 것이다.
제 31 도는 파라미터(a1=0.300, a2=-1.000)가 고정되고 x0=5.000 및 y0=5,000으로 초기값을 변화시킴으로써 얻어진 패턴을 도시한 것이다. 초기값의 변화가 점의 집합으로 구성된 패턴에서의 실질적인 변화를 가져올 수도 있음을 이들 도면으로부터 알수 있을 것이다.
제 32 도는 파라미터(a1=0.300, a2=-1,000)가 고정되고 초기값이 x0=10,000 및 y0=10.000으로 추가로 변화된 경우를 나타낸다. 점의 집합으로 구성된 패턴은 더욱 변환된다.
제 33 도는 초기값이 제 30 도에서와 동일하고(x0=0.000, y0=0.000), 하나의 파라미터가 a1=0.290(a2=-1.000으로 고정)으로 약간 변화된 경우에 얻어진 패턴을 도시한 것이다. 제 30 도의 경우와 달리 이 패턴은 대체로 -1≤x,y≤+2 범위내에서 한정된다. 파라미터의 미소한 변화가 패턴을 크게 변화시킬 수도 있다는 것을 도면을 통해서 알 수 있다.
제 34 도는 하나의 파라미터를 a1=1.000으로 더 변화시키고, 초기값(x0=0.000, y0=0.000)과 다른 파라미터(a2=-1.000)는 변화시키지 않은 경우를 도시한 것이다. 패턴은 완전히 변화하게 된다.
이러한 점(xn,yn)의 집합을 이차원적으로 표시하는 변형예가 고려된다. 표시장치는 예를 들어 CRT 표시유닛, 플라즈마표시장치, 액정표시장치 또는 매트릭스형태로 배열된 점광원을 포함하는 디바이스이어도 된다.
표시방법은 다음과 같다.
1) 패턴형성과정의 표시
일정시간간격마다 n을 증가시키면서 얻어진 (xn,yn)으로 표시된 점을 순차적으로 표시한다. 이미 표시된 점들은 삭제되어도 되고, 또는 그대로 남겨도 된다.
이 표시는 시간경과에 따른 패턴의 형성상태 또는 점의 궤도를 나타낸다.
2) 정지패턴의 표시
소정 수(예를 들어 상술한 바와 같이 20001개)의 점을 나타내는 좌표의 집합을 사전에 알아내어서 이러한 모든 점을 한번에 표시한다. 제 30 도 내지 제 34 도에 도시된 바와 같은 패턴이 나타날 것이다.
3) 동적패턴의 표시
2)에서 표시된 정지패턴의 표시에 있어서 n을 더 증가시켜서 새로운 점을 알아낸다. 얻어진 점은 부가적으로 표시되는 반면, 가장 오래된 점의 표시는 삭제된다. 현재 표시되는 점의 수가 항상 불변한다 하더라도 그것의 표시패턴은 시간경과에 따라 변화한다.
4) 초기값과 파라미터 중 적어도 하나를 변화시킨다.
이러한 방법은 상기 1)~3) 모두에 적용하여도 된다.
특히 2)에서 기술된 표시방법에 있어서, 표시패턴은 예를 들어 제 30 도의 패턴에서 제 31 도의 패턴으로, 또는 제 32 도의 패턴에서 제 33 도의 패턴 등으로 급격하게 변화된다.
이러한 표시는 광고배경표시에서 효과적이다. 상술한 패턴변화 및 점의 궤도는 매우 랜덤하여 예측이 불가능하다. 그럼에도 불구하고 잡음과 같이 어떤 불쾌한느낌이 생기는 일없이 보기에 재미있고 매력적이다.
상술한 설명이 시스템의 역학관계가 차분방정식(예를 들어 식 1)으로서 표시되는 경우에 대해서 이루어졌더라도 아래 식의 형태로 미분방정식으로 표시된 경우에 대해서도 똑같이 적용될 것이다.
dx/dt = f(x) + ay ..... 식 42
dy/dt = x ..... 식 43
이러한 경우에 딜레이요소는 적분요소로 대체되어도 된다. 본 발명에 있어서 딜레이요소, 딜레이수단 및 딜레이회로는 각각 적분요소, 적분수단, 및 적분회로를 포함한다.
제 1 도는 하나의 비선형 함수요소와 하나의 계수요소를 가지는 가장 간단한 케이오스적 신호발생장치의 기능적 구성을 도시한 도면,
제 2A 도 및 제 2B 도는 각각 초기화요소의 심볼 및 그것의 구체적 회로를 도시한 도면,
제 3 도는 하나의 비선형 함수요소 및 복수의 계수요소를 가지는 케이오스적 신호발생장치의 기능적 구성을 도시한 도면,
제 4 도는 복수의 비선형 함수요소를 가지는 일반적인 케이오스적 신호발생장치의 기능적 구성을 도시한 도면,
제 5 도는 선형 딜레이유닛의 회로구성을 도시한 블록도,
제 6 도는 비선형 딜레이유닛의 회로구성을 도시한 블록도,
제 7 도는 집적화된 케이오스디바이스의 레이아웃을 도시한 도면,
제 8 도는 다른 집적화된 케이오스디바이스의 레이아웃을 도시한 도면,
제 9 도는 복수의 다변수 비선형 함수요소를 가지는 일반적인 케이오스적 신호발생장치의 기능적 구성을 도시한 도면,
제 10 도는 일반적 비선형 딜레이유닛의 회로구성을 도시한 블록도,
제 11 도는 집적화된 케이오스디바이스의 레이아웃을 도시한 도면,
제 12 도는 선형 딜레이유닛의 구체적 회로구성을 도시한 회로도,
제 13 도는 클럭신호를 도시한 파형도,
제 14 도는 선형 딜레이유닛의 다른 구체적 회로구성예를 도시한 회로도,
제 15 도는 클럭신호를 도시한 파형도,
제 16A 도 및 제 16B 도는 각각 제 14 도에 도시된 회로의 동작을 도시하는 각각의 시점의 등가회로도,
제 17 도는 선형 딜레이유닛의 다른 구체적 회로구성예를 도시한 회로도,
제 18A 도 및 제 18B 도는 제 17 도에 도시된 회로의 동작을 도시하는 각각의 시점의 등가회로도,
제 19 도는 선형 딜레이유닛의 또 다른 구체적 회로구성예를 도시한 회로도,
제 20 도는 비선형 딜레이유닛의 구체적 회로구성을 도시한 회로도,
제 21 도는 비선형 딜레이유닛의 다른 구체적 회로예를 도시한 회로도,
제 22A 도 및 제 22B 도는 제 21 도에 도시된 회로의 동작을 도시하는 각각의 시점의 등가회로도,
제 23 도는 제 21 도에 도시된 회로의 입/출력특성을 도시한 그래프,
제 24 도는 비선형 함수요소의 구체예를 도시한 회로도,
제 25 도는 제 24 도에 도시된 회로의 입/출력특성을 도시한 그래프,
제 26A 도, 제 26B 도, 및 제 26C 도는 각각 제 24 도에 도시된 회로의 동작을 도시하는 입력신호의 각 범위의 등가회로도,
제 27 도는 전류모드에서 동작하는 선형 딜레이유닛의 구체적 회로구성을 도시한 회로도,
제 28 도는 전류모드에서 동작하는 비선형 딜레이유닛의 구체적 회로구성을 도시한 회로도,
제 29 도는 비선형 함수의 특성의 한 예를 도시하는 그래프,
제 30 도는 제 29 도에 도시된 비선형 함수를 포함하고, 제 1 도에 도시된 기능적 구성을 가지는 케이오스적 신호발생장치로부터 얻어지는 출력신호에 의해 묘사되는 패턴을 도시한 도면,
제 31 도는 케이오스적 신호에 의해 묘사되는 패턴의 다른 예를 도시한 도면,
제 32 도는 케이오스적 신호에 의해 묘사되는 패턴의 또 다른 예를 도시한 도면,
제 33 도는 케이오스적 신호에 의해 묘사되는 패턴의 또 다른 예를 도시한 도면,
제 34 도는 케이오스적 신호에 의해 묘사되는 패턴의 또 다른 예를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10,11 : 딜레이요소 20,21 : 초기화요소
30 : 비선형함수요소 40 : 계수요소
50 : 가산요소

Claims (12)

  1. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는 계수수단,
    상기 비선형 함수수단 및 계수수단으로부터 얻어진 신호를 가산하는 가산수단;
    동작개시시에 상기 딜레이수단에 초기값을 부여하는 초기화수단; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이수단 중의 하나, 상기 비선형 함수수단, 상기 계수수단, 상기 가산수단, 및 상기 초기화수단 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산수단의 출력은 상기 복수의 딜레이수단 중 가장 앞단의 딜레이수단에 피드백되는 것을 특징으로 하는 케이오스적 신호발생장치.
  2. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는계수회로;
    상기 비선형 함수회로 및 계수회로로부터 얻어진 신호를 가산하는 가산회로;
    동작개시시에 상기 딜레이회로에 초기값을 부여하는 초기화회로; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이회로 중의 하나, 상기 비선형 함수회로, 상기 계수회로, 상기 가산회로, 및 상기 초기화회로 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산회로의 출력은 상기 복수의 딜레이회로 중 가장 앞단의 딜레이회로에 피드백되는 것을 특징으로 하는 케이오스디바이스.
  3. 순차적으로 부여되는 복수의 신호를 그 순서대로 보존하는 단계,
    상기 보존된 신호중 적어도 하나를 비선형 함수에 의해 변환하는 단계,
    상기 보존된 신호의 다른 것에 소정계수를 곱하는 단계,
    상기 비선형 함수변환된 신호와 소정계수가 곱해진 신호를 가산하는 단계, 및
    가산에 의해 얻어진 신호를 최신의 신호로서 보존하고 상기 보존된 신호를 순차적으로 시프트하는 단계를 포함하며,
    상기 일련의 과정은 초기값을 부혀하는 것에 의해 개시되고 반복됨으로써 케이오스적 신호가 얻어지는 것을 특징으로 하는 케이오스적 신호발생방법.
  4. 입력신호를 소정 시간씩 순차 지연시키는 복수의 딜레이수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는 계수수단;
    상기 비선형 함수수단 및 계수수단으로부터 얻어진 신호를 가산하는 가산수단;
    동작개시시에 상기 비선형 함수수단 및 상기 계수수단에 초기값을 부여하는 초기화수단; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이수단 중의 하나, 상기 비선형 함수수단, 상기 계수수단, 상기 가산수단, 및 상기 초기화수단 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산수단의 출력은 상기 복수의 딜레이수단 중 가장 앞단의 딜레이수단에 피드백되는 것을 특징으로 하는 케이오스적 신호발생장치.
  5. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는 계수회로;
    상기 비선형 함수회로 및 계수회로로부터 얻어진 신호를 가산하는 가산회로;
    동작개시시에 상기 비선형 함수회로 및 상기 계수회로에 초기값을 부여하는 초기화회로; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이회로 중의 하나, 상기 비선형 함수회로, 상기 계수회로, 상기 가산회로, 및 상기 초기화회로 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산회로의 출력은 상기 복수의 딜레이회로 중 가장 앞단의 딜레이회로에 피드백되는 것을 특징으로 하는 케이오스디바이스.
  6. 순차적으로 부여되는 복수의 신호를 그 순서대로 보존하는 단계,
    상기 보존된 신호를 각각의 소정 비선형 함수에 의해 변환하는 단계,
    상기 비선형 함수변환된 신호를 가산하는 단계, 및
    가산에 의해 얻어진 신호를 최신의 신호로서 보존하고, 상기 보존된 신호를 순차적으로 시프트하는 단계를 포함하며,
    상기 일련의 과정은 초기값을 부여하는 것에 의해 개시되고 반복됨으로써 케이오스적 신호가 얻어지는 것을 특징으로 하는 케이오스적 신호발생방법.
  7. 입력신호를 소정 시간씩 순차 지연시키는 복수의 딜레이수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수수단,
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는계수수단,
    상기 비선형 함수수단 및 계수수단으로부터 얻어진 신호를 가산하는 가산수단;
    동작개시시에 상기 가산수단에 초기값을 부여하는 초기화수단; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이수단 중의 하나, 상기 비선형 함수수단, 상기 계수수단, 상기 가산수단, 및 상기 초기화수단 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산수단의 출력은 상기 복수의 딜레이수단 중 가장 앞단의 딜레이수단에 피드백되는 것을 특징으로 하는 케이오스적 신호발생장치.
  8. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호를 비선형 함수에 의해 변환하는 비선형 함수회로;
    상기 딜레이회로 중 적어도 하나로부터 얻어진 신호에 소정 계수를 곱하는 계수회로;
    상기 비선형 함수회로 및 계수회로로부터 얻어진 신호를 가산하는 가산회로;
    동작개시시에 상기 가산회로에 초기값을 부여하는 초기화회로; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이회로 중의 하나, 상기 비선형 함수회로, 상기 계수회로, 상기 가산회로, 및 상기 초기화회로 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산회로의 출력은 상기 복수의 딜레이회로 중 가장 앞단의 딜레이회로에 피드백되는 것을 특징으로 하는 케이오스디바이스.
  9. 입력신호를 소정 시간씩 순차 지연시키는 복수의 딜레이수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호를 각각의 비선형 함수에 의해 변환하는 복수의 비선형 함수수단;
    상기 복수의 비선형 함수수단으로부터 얻어진 신호를 가산하는 가산수단;
    동작개시시에 상기 딜레이수단에 초기값을 부여하는 초기화수단, 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이수단 중의 하나, 상기 비선형 함수수단 중의 하나, 상기 가산수단, 및 상기 초기화수단 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산수단의 출력은 상기 복수의 딜레이수단 중 가장 앞단의 딜레이수단에 피드백되는 것을 특징으로 하는 케이오스적 신호발생장치.
  10. 입력신호를 소정 시간씩 순차 지연시키는 복수의 딜레이수단;
    상기 딜레이수단 중 적어도 하나로부터 얻어진 신호를 각각의 비선형 함수에 의해 변환하는 복수의 비선형 함수수단;
    상기 복수의 비선형 함수수단으로부터 얻어진 신호를 가산하는 가산수단;
    동작개시시에 상기 비선형 함수수단에 초기값을 부여하는 초기화수단; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이수단 중의 하나, 상기 비선형 함수수단 중의 하나, 상기 가산수단, 및 상기 초기화수단 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산수단의 출력은 상기 복수의 딜레이수단 중 가장 앞단의 딜레이수단에 피드백되는 것을 특징으로 하는 케이오스적 신호발생장치.
  11. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이회로;
    상기 복수의 딜레이회로로부터 얻어진 신호를 각각의 소정 비선형 함수에 의해 변환하는 복수의 비선형 함수회로;
    상기 복수의 비선형 함수회로로부터 얻어진 신호를 가산하는 가산회로;
    동작개시시에 상기 딜레이회로에 초기값을 부여하는 초기화회로; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이회로 중의 하나, 상기 비선형 함수회로 중의 하나, 상기 가산회로, 및 상기 초기화회로 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산회로의 출력은 상기 복수의 딜레이회로 중 가장 앞단의 딜레이회로에 피드백되는 것을 특징으로 하는 케이오스디바이스.
  12. 입력신호를 미소 시간씩 순차 지연시키는 복수의 딜레이회로;
    상기 복수의 딜레이회로로부터 얻어진 신호를 각각의 소정 비선형 함수에 의해 변환하는 복수의 비선형 함수회로;
    상기 복수의 비선형 함수회로로부터 얻어진 신호를 가산하는 가산회로;
    동작개시시에 상기 비선형 함수회로에 초기값을 부여하는 초기화회로; 및
    출력 케이오스적 신호를 공급하기 위해 상기 딜레이회로 중의 하나, 상기 비선형 함수회로 중의 하나, 상기 가산회로, 및 상기 초기화회로 중의 하나의 출력과 접속되는 출력단자를 포함하고,
    상기 가산회로의 출력은 상기 복수의 딜레이회로 중 가장 앞단의 딜레이회로에 피드백되는 것을 특징으로 하는 케이오스디바이스.
KR1019930002432A 1992-02-21 1993-02-22 케이오스적신호발생장치및그방법그리고케이오스디바이스 KR100308820B1 (ko)

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