JPH07262159A - 一次元写像回路およびカオス発生回路 - Google Patents
一次元写像回路およびカオス発生回路Info
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- JPH07262159A JPH07262159A JP6222376A JP22237694A JPH07262159A JP H07262159 A JPH07262159 A JP H07262159A JP 6222376 A JP6222376 A JP 6222376A JP 22237694 A JP22237694 A JP 22237694A JP H07262159 A JPH07262159 A JP H07262159A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ電子回路で構成でき、集積回路化に
も適し、内部状態を高速に決定でき、高速なサンプリン
グレートでも正確なカオスを安定に発生する。 【構成】 入力電圧の増大に対して出力電圧が増大する
関係にある第一の回路１と入力電圧の増大に対して出力
電圧が減少する関係にある第二および第三の回路２，３
を備え、第一および第二の回路の入力５を共通に接続
し、第三の回路の入力７に外部調整電圧を加え、第一、
第二および第三の回路の出力６を共通に接続する。
も適し、内部状態を高速に決定でき、高速なサンプリン
グレートでも正確なカオスを安定に発生する。 【構成】 入力電圧の増大に対して出力電圧が増大する
関係にある第一の回路１と入力電圧の増大に対して出力
電圧が減少する関係にある第二および第三の回路２，３
を備え、第一および第二の回路の入力５を共通に接続
し、第三の回路の入力７に外部調整電圧を加え、第一、
第二および第三の回路の出力６を共通に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、一次元写像回路とカ
オス発生装置に関する。さらに、コンピュータやエレク
トロニクス機器における連想記憶や複雑な組み合わせ問
題に関する最適解を求めることを可能にするカオス発生
装置に関する。
オス発生装置に関する。さらに、コンピュータやエレク
トロニクス機器における連想記憶や複雑な組み合わせ問
題に関する最適解を求めることを可能にするカオス発生
装置に関する。
【０００２】
【従来の技術】最近、コンピュータやエレクトロニクス
機器への神経回路網の応用という面から、ニューラルネ
ットワークの研究が盛んに行われている。特に、ニュー
ロンのカオス応答特性に着目し、カオスと情報処理とを
関連させるカオスニューラルネットワークの電子回路モ
デルの研究も盛んである。
機器への神経回路網の応用という面から、ニューラルネ
ットワークの研究が盛んに行われている。特に、ニュー
ロンのカオス応答特性に着目し、カオスと情報処理とを
関連させるカオスニューラルネットワークの電子回路モ
デルの研究も盛んである。
【０００３】カオスニューラルネットワークの電子回路
モデルでは、ニューロンの周期応答やカオスの応答特性
を離散時間モデルで数式化して数学的差分方程式または
微分方程式に変換し、この方程式をカオスニューロンモ
デルとして電子回路化を図る。そして、複数の演算増幅
器を組み合わせた一次元写像回路と、それに連なる二つ
のサンプルホールド回路によってカオスニューラルネッ
トワークの電子回路モデルを構成し、サンプルホールド
と一次元写像を順次繰り返すことによって、上記方程式
の各項に対応させるカオス発生装置の例が従来から知ら
れている（清水和彦５：”カオスヌーラルネットワーク
の電子回路モデル”、電子情報通信学会論文誌Ａ、Ｊ７
３−Ａ、３、４９５頁）。
モデルでは、ニューロンの周期応答やカオスの応答特性
を離散時間モデルで数式化して数学的差分方程式または
微分方程式に変換し、この方程式をカオスニューロンモ
デルとして電子回路化を図る。そして、複数の演算増幅
器を組み合わせた一次元写像回路と、それに連なる二つ
のサンプルホールド回路によってカオスニューラルネッ
トワークの電子回路モデルを構成し、サンプルホールド
と一次元写像を順次繰り返すことによって、上記方程式
の各項に対応させるカオス発生装置の例が従来から知ら
れている（清水和彦５：”カオスヌーラルネットワーク
の電子回路モデル”、電子情報通信学会論文誌Ａ、Ｊ７
３−Ａ、３、４９５頁）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来の電子回路モデルによるカオス発生装置では、複数
の演算増幅器を組み合わせて一次元写像回路を構成し、
その入出力特性を調整し方程式の各項に適合させるの
で、次のような種々の課題を有していた。
従来の電子回路モデルによるカオス発生装置では、複数
の演算増幅器を組み合わせて一次元写像回路を構成し、
その入出力特性を調整し方程式の各項に適合させるの
で、次のような種々の課題を有していた。
【０００５】第一に、一次元写像回路だけでなくカオス
発生装置の全体の回路構成が複雑で大型化し、入出力特
性が周囲温度の変化に影響され、調整が煩わしい。この
ため、従来の一次元写像回路によればカオス発生装置を
集積回路化するには不向きである。
発生装置の全体の回路構成が複雑で大型化し、入出力特
性が周囲温度の変化に影響され、調整が煩わしい。この
ため、従来の一次元写像回路によればカオス発生装置を
集積回路化するには不向きである。
【０００６】第二に、演算増幅器での演算や信号伝達に
時間がかかるので、サンプリングレートを高速化でき
ず、変化が急速な外部入力には対応できない。カオス発
生装置では、一次元写像とサンプリングを繰り返し、内
部状態を遷移させながら写像を繰り返す。従って、一次
元写像に時間がかかると、サンプリングレートを高速に
できず、サンプリングレートを高速にした場合には、カ
オスを発生できない。従来のカオス発生装置によれば、
内部での伝達や処理速度が遅く、内部状態の決定に時間
がかかるので、カオスを発生できるのは、サンプリング
レートを遅くした場合や、外部入力の変化が十分に遅い
場合に限られていた。
時間がかかるので、サンプリングレートを高速化でき
ず、変化が急速な外部入力には対応できない。カオス発
生装置では、一次元写像とサンプリングを繰り返し、内
部状態を遷移させながら写像を繰り返す。従って、一次
元写像に時間がかかると、サンプリングレートを高速に
できず、サンプリングレートを高速にした場合には、カ
オスを発生できない。従来のカオス発生装置によれば、
内部での伝達や処理速度が遅く、内部状態の決定に時間
がかかるので、カオスを発生できるのは、サンプリング
レートを遅くした場合や、外部入力の変化が十分に遅い
場合に限られていた。
【０００７】以上の他、演算や信号伝達に時間がかかる
ので、結果として、サンプリングしてフィードバックす
るまでの間にノイズを受けやすく、誘導も誘いやすい。
しかも、これにより一次元写像での内部状態の遷移の軌
跡が変動しやすく、正確なカオスを安定に発生できない
などの末解決な課題を多く有していた。
ので、結果として、サンプリングしてフィードバックす
るまでの間にノイズを受けやすく、誘導も誘いやすい。
しかも、これにより一次元写像での内部状態の遷移の軌
跡が変動しやすく、正確なカオスを安定に発生できない
などの末解決な課題を多く有していた。
【０００８】この発明は、上記の従来の技術が有してい
た課題に鑑み、ＣＭＯＳ電子回路で構成でき、集積回路
化にも適し、内部状態を高速に決定でき、高速なサンプ
リングでも正確なカオスを安定に発生できる一次元写像
回路やカオス発生装置を提供することを目的としてい
る。
た課題に鑑み、ＣＭＯＳ電子回路で構成でき、集積回路
化にも適し、内部状態を高速に決定でき、高速なサンプ
リングでも正確なカオスを安定に発生できる一次元写像
回路やカオス発生装置を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明の一次元写像回路は、入力電圧の増大に対
し出力電圧が増大する関係にある第一の回路と入力電圧
の増大に対し出力電圧が減少する関係にある第二および
第三の回路を備え、第一および第二の回路の入力を共通
とし、第三の回路の入力に外部調整電圧を加え、第一、
第二および第三の回路の出力を共通に接続し、非線形関
数発生回路を構成することによって一次元写像を行う。
に、この発明の一次元写像回路は、入力電圧の増大に対
し出力電圧が増大する関係にある第一の回路と入力電圧
の増大に対し出力電圧が減少する関係にある第二および
第三の回路を備え、第一および第二の回路の入力を共通
とし、第三の回路の入力に外部調整電圧を加え、第一、
第二および第三の回路の出力を共通に接続し、非線形関
数発生回路を構成することによって一次元写像を行う。
【００１０】この発明のカオス発生装置は、前記一次元
写像回路の出力に第一のスイッチと第二のスイッチを直
列に接続し、前記一次元写像回路の入力に帰還するルー
プを備える。また、第一のスイッチと第二のスイッチの
間に内部状態を記憶保持する記憶保持手段として、好ま
しくはコンデンサを配する。なお、第一および第二のス
イッチとして、ＣＭＯＳ伝送ゲートを採用することも好
適である。
写像回路の出力に第一のスイッチと第二のスイッチを直
列に接続し、前記一次元写像回路の入力に帰還するルー
プを備える。また、第一のスイッチと第二のスイッチの
間に内部状態を記憶保持する記憶保持手段として、好ま
しくはコンデンサを配する。なお、第一および第二のス
イッチとして、ＣＭＯＳ伝送ゲートを採用することも好
適である。
【００１１】また、この発明のカオス発生装置は複数の
一次元写像回路を備え、たとえば第一の一次元写像回路
に第一のスイッチを接続し、第二の一次元写像回路に第
二のスイッチを接続し、それらをフリップフロップに相
互帰還接続してループを接続してもよい。フリップフロ
ップを構成する第一の一次元写像回路の入出力伝達特性
と第二の一次元写像回路の入出力伝達特性が厳密に一致
している必要はない。一致している場合には、コンピュ
ータシミュレーションによる内部状態の時間経過の予測
が容易であるが、カオスの発生に関し本質的ではない。
一次元写像回路を備え、たとえば第一の一次元写像回路
に第一のスイッチを接続し、第二の一次元写像回路に第
二のスイッチを接続し、それらをフリップフロップに相
互帰還接続してループを接続してもよい。フリップフロ
ップを構成する第一の一次元写像回路の入出力伝達特性
と第二の一次元写像回路の入出力伝達特性が厳密に一致
している必要はない。一致している場合には、コンピュ
ータシミュレーションによる内部状態の時間経過の予測
が容易であるが、カオスの発生に関し本質的ではない。
【００１２】さらに、この発明のカオス発生回路は、前
記一次元写像回路にＡＤ変換器とＤＡ変換器を直列に接
続し、ＤＡ変換器の出力を前記一次元写像回路の入力に
帰還するループを設けることにより構成することができ
る。ＡＤ変換器とＤＡ変換器は、処理速度と精度のかね
合いから、１２ビットのものが実用的に採用されてい
る。また、ＡＤ変換器のデジタル出力側に外部コンピュ
ータとのデータ伝送路を接続すれば、ＡＤ変換器により
デジタル変換したデータをコンピュータのメモリに取り
込み、カオス内部状態の観察や引き続き行われるデータ
処理や信号解析に利用することができる。コンピュータ
から送られるデジタルデータを前記ＤＡ変換器へ送り、
カオス発生器を初期値設定することにも利用できる。
記一次元写像回路にＡＤ変換器とＤＡ変換器を直列に接
続し、ＤＡ変換器の出力を前記一次元写像回路の入力に
帰還するループを設けることにより構成することができ
る。ＡＤ変換器とＤＡ変換器は、処理速度と精度のかね
合いから、１２ビットのものが実用的に採用されてい
る。また、ＡＤ変換器のデジタル出力側に外部コンピュ
ータとのデータ伝送路を接続すれば、ＡＤ変換器により
デジタル変換したデータをコンピュータのメモリに取り
込み、カオス内部状態の観察や引き続き行われるデータ
処理や信号解析に利用することができる。コンピュータ
から送られるデジタルデータを前記ＤＡ変換器へ送り、
カオス発生器を初期値設定することにも利用できる。
【００１３】さらにまた、前記一次元写像回路に第一お
よび第二のスイッチと記憶保持用コンデンサを備えたカ
オス発生装置において、記憶保持用コンデンサに外部か
ら電荷を与えて、カオス発生装置の初期値を設定するこ
ともできる。
よび第二のスイッチと記憶保持用コンデンサを備えたカ
オス発生装置において、記憶保持用コンデンサに外部か
ら電荷を与えて、カオス発生装置の初期値を設定するこ
ともできる。
【００１４】また、前記一次元写像回路にスイッチを接
続してフリップフロップにループを構成したカオス発生
装置において、外部からスイッチを介して一次元写像回
路のいづれかに初期値を設定することもできる。離散化
された時系列にしたがって、スイッチを交互に切り換え
ることにより、各一次元写像回路が交互に内部状態を決
定していく。
続してフリップフロップにループを構成したカオス発生
装置において、外部からスイッチを介して一次元写像回
路のいづれかに初期値を設定することもできる。離散化
された時系列にしたがって、スイッチを交互に切り換え
ることにより、各一次元写像回路が交互に内部状態を決
定していく。
【００１５】さらに、記憶保持コンデンサをループに有
するカオス発生装置と、２個の前記一次元写像回路とス
イッチをフリップフロップのループに構成したカオス発
生装置において、これらのループにＡＤ変換器を接続す
ることにより、カオスの内部状態をデジタルデータとし
てコンピュータのメモリに取り組み、カオスの内部状態
の観察やデータ処理や信号の解析に利用することもでき
る。
するカオス発生装置と、２個の前記一次元写像回路とス
イッチをフリップフロップのループに構成したカオス発
生装置において、これらのループにＡＤ変換器を接続す
ることにより、カオスの内部状態をデジタルデータとし
てコンピュータのメモリに取り組み、カオスの内部状態
の観察やデータ処理や信号の解析に利用することもでき
る。
【００１６】なお、前記一次元写像回路には、その外部
調整電圧としてコンピュータで設定したデジタル値をＤ
Ａ変換して与えるため、デジタル・アナログ変換手段を
付設するとよい。
調整電圧としてコンピュータで設定したデジタル値をＤ
Ａ変換して与えるため、デジタル・アナログ変換手段を
付設するとよい。
【００１７】前記一次元写像回路の非線形関数の特性は
リヤプノフ指数により特徴づけられる。前記一次元写像
回路を構成するＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧とチャネル導伝度を異ならせるこ
とにより、前記一次元写像回路の入出力伝達特性に非線
形歪を与えることができる。これにより、カオスの発生
を容易にする。
リヤプノフ指数により特徴づけられる。前記一次元写像
回路を構成するＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧とチャネル導伝度を異ならせるこ
とにより、前記一次元写像回路の入出力伝達特性に非線
形歪を与えることができる。これにより、カオスの発生
を容易にする。
【００１８】この発明の一次元写像回路やカオス発生回
路においては、入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路は、ＣＭＯＳソースホロア回
路により構成し、入力電圧の増大に対して出力電圧が減
少する関係にある第二および第三の回路はＣＭＯＳイン
バータ回路により構成すると好適である。このＣＭＯＳ
回路による構成は、汎用ＣＭＯＳウエハプロセス技術を
応用可能にして一次元写像回路やカオス発生回路の集積
回路化を可能にする。
路においては、入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路は、ＣＭＯＳソースホロア回
路により構成し、入力電圧の増大に対して出力電圧が減
少する関係にある第二および第三の回路はＣＭＯＳイン
バータ回路により構成すると好適である。このＣＭＯＳ
回路による構成は、汎用ＣＭＯＳウエハプロセス技術を
応用可能にして一次元写像回路やカオス発生回路の集積
回路化を可能にする。
【００１９】さらにまた、この発明の一次元写像回路に
おいて、外部調整電圧を入力する第三の回路を複数個も
うけ、一次元写像回路の非線形を微細に調整するとよ
い。
おいて、外部調整電圧を入力する第三の回路を複数個も
うけ、一次元写像回路の非線形を微細に調整するとよ
い。
【００２０】また、この発明のカオス発生回路におい
て、非連続の時系列を作り出すスイッチおよび初期値設
定のためのＤＡ変換器に接続するスイッチ、あるいはカ
オス発生ループの内部状態をＡＤ変換するためのスイッ
チをＣＭＯＳ伝送ゲートで構成することにより、カオス
発生回路の集積回路化を容易にする。
て、非連続の時系列を作り出すスイッチおよび初期値設
定のためのＤＡ変換器に接続するスイッチ、あるいはカ
オス発生ループの内部状態をＡＤ変換するためのスイッ
チをＣＭＯＳ伝送ゲートで構成することにより、カオス
発生回路の集積回路化を容易にする。
【００２１】この発明のカオス発生装置においては、第
一のＣＭＯＳ演算回路の演算出力を第二のＣＭＯＳ演算
回路で反転した反転出力と、外部入力ａが与えられる第
三のＣＭＯＳ演算回路の出力とをサンプルホールド手段
経由で第一のＣＭＯＳ演算回路に帰還するループを備え
るものである。
一のＣＭＯＳ演算回路の演算出力を第二のＣＭＯＳ演算
回路で反転した反転出力と、外部入力ａが与えられる第
三のＣＭＯＳ演算回路の出力とをサンプルホールド手段
経由で第一のＣＭＯＳ演算回路に帰還するループを備え
るものである。
【００２２】また、この発明のカオス発生装置において
は、第一のＣＭＯＳ演算回路の演算出力を第二のＣＭＯ
Ｓ演算回路で反転した反転出力と、外部入力ａが与えら
れる第三のＣＭＯＳ演算回路の出力とをサンプルホール
ド手段経由で第一のＣＭＯＳ演算回路に帰還するループ
を備えたカオス発生装置において、前記サンプルホール
ド手段は、第二の外部入力ｙ（０）を取り込んで状態設
定させる状態設定回路を有するものである。
は、第一のＣＭＯＳ演算回路の演算出力を第二のＣＭＯ
Ｓ演算回路で反転した反転出力と、外部入力ａが与えら
れる第三のＣＭＯＳ演算回路の出力とをサンプルホール
ド手段経由で第一のＣＭＯＳ演算回路に帰還するループ
を備えたカオス発生装置において、前記サンプルホール
ド手段は、第二の外部入力ｙ（０）を取り込んで状態設
定させる状態設定回路を有するものである。
【００２３】さらにまた、この発明のカオス発生装置に
おいては、第一のＣＭＯＳ演算回路の演算出力を第二の
ＣＭＯＳ演算回路で反転した反転出力と、外部入力ａが
与えられる第三のＣＭＯＳ演算回路の出力とをサンプル
ホールド手段経由で第一のＣＭＯＳ演算回路に帰還する
ループを備えたカオス発生装置において、前記サンプル
ホールド手段の出力を取り込む観察系の少なくとも一部
にビットマップ演算手段を有するものである。
おいては、第一のＣＭＯＳ演算回路の演算出力を第二の
ＣＭＯＳ演算回路で反転した反転出力と、外部入力ａが
与えられる第三のＣＭＯＳ演算回路の出力とをサンプル
ホールド手段経由で第一のＣＭＯＳ演算回路に帰還する
ループを備えたカオス発生装置において、前記サンプル
ホールド手段の出力を取り込む観察系の少なくとも一部
にビットマップ演算手段を有するものである。
【００２４】また、前記第三のＣＭＯＳ演算回路には、
デジタル信号として入力する外部入力ａをアナログ信号
に変換して第三のＣＭＯＳ演算回路に与えるデジタル・
アナログ変換手段を付設するとよい。
デジタル信号として入力する外部入力ａをアナログ信号
に変換して第三のＣＭＯＳ演算回路に与えるデジタル・
アナログ変換手段を付設するとよい。
【００２５】さらにまた、前記第一のＣＭＯＳ演算回路
と前記第二のＣＭＯＳ演算回路と前記第三のＣＭＯＳ演
算回路では、少なくとも１のＣＭＯＳ演算回路を構成す
るＭＯＳトランジスタのチャンネル導伝度を他のＣＭＯ
Ｓ演算回路を構成するＭＯＳトランジスタのチャンネル
導伝度と異ならせることによって、これらのＣＭＯＳ演
算回路の入出力特性を設定することが好ましい。
と前記第二のＣＭＯＳ演算回路と前記第三のＣＭＯＳ演
算回路では、少なくとも１のＣＭＯＳ演算回路を構成す
るＭＯＳトランジスタのチャンネル導伝度を他のＣＭＯ
Ｓ演算回路を構成するＭＯＳトランジスタのチャンネル
導伝度と異ならせることによって、これらのＣＭＯＳ演
算回路の入出力特性を設定することが好ましい。
【００２６】なお、前記第一のＣＭＯＳ演算回路はＣＭ
ＯＳソースホロア回路を有し、前記第二のＣＭＯＳ演算
回路はＣＭＯＳインバータ回路を有し、前記第三のＣＭ
ＯＳ演算回路はＣＭＯＳインバータ回路を有するとよ
い。
ＯＳソースホロア回路を有し、前記第二のＣＭＯＳ演算
回路はＣＭＯＳインバータ回路を有し、前記第三のＣＭ
ＯＳ演算回路はＣＭＯＳインバータ回路を有するとよ
い。
【００２７】
【作用】上記のように構成された非線形関数を生成する
一次元写像回路は、入力電圧の増大に対し出力電圧が増
大する関係にある第一の回路、たとえばＣＭＯＳソース
ホロアと、入力電圧に対し出力電圧が減少する関係にあ
る第二および第三の回路、たとえばＣＭＯＳを相補的に
構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタのしきい値電圧とチャネル導伝度を変化させること
により非線形性を変化させることができる。
一次元写像回路は、入力電圧の増大に対し出力電圧が増
大する関係にある第一の回路、たとえばＣＭＯＳソース
ホロアと、入力電圧に対し出力電圧が減少する関係にあ
る第二および第三の回路、たとえばＣＭＯＳを相補的に
構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタのしきい値電圧とチャネル導伝度を変化させること
により非線形性を変化させることができる。
【００２８】前記一次元写像回路を含む帰還ループがカ
オス発生回路を構成する。前記一次元写像回路の出力に
二個のスイッチ、たとえばＣＭＯＳ伝送ゲート、を直列
に接続し、その間に記憶保持用コンデンサをもうけたル
ープもカオス発生装置の一例である。二個のスイッチ
は、共通のクロックにより開閉され、カオス内部状態の
離散時系列を作り出す。
オス発生回路を構成する。前記一次元写像回路の出力に
二個のスイッチ、たとえばＣＭＯＳ伝送ゲート、を直列
に接続し、その間に記憶保持用コンデンサをもうけたル
ープもカオス発生装置の一例である。二個のスイッチ
は、共通のクロックにより開閉され、カオス内部状態の
離散時系列を作り出す。
【００２９】第一の前記一次元写像回路の出力に第一の
スイッチを接続し、第二の前記一次元写像回路の出力に
第二のスイッチを接続し、それらをフリップフロップに
構成したループもカオス発生装置の第二の例である。集
積回路としてシリコンウエハ上に実現するにあたり、記
憶保持用コンデンサの占める面積とくらべて、６個のＭ
ＯＳトランジスタで構成できる一次元写像回路の占める
面積は小さい。フリップフロップ構成のカオス発生装置
は集積回路化容易なカオス発生セルである。
スイッチを接続し、第二の前記一次元写像回路の出力に
第二のスイッチを接続し、それらをフリップフロップに
構成したループもカオス発生装置の第二の例である。集
積回路としてシリコンウエハ上に実現するにあたり、記
憶保持用コンデンサの占める面積とくらべて、６個のＭ
ＯＳトランジスタで構成できる一次元写像回路の占める
面積は小さい。フリップフロップ構成のカオス発生装置
は集積回路化容易なカオス発生セルである。
【００３０】前記一次元写像回路を二個以上、複数個を
相互に帰還をかけた構成のネットワーク、すなわちカオ
ティック・ニューラルネットワークを構成するのに前記
フリップフロップ形カオス発生セルを構成単位とするこ
とができる。帰還情報は一次元写像回路の入力にフィー
ドバックするだけでなく、外部調整電圧にフィードバッ
クをかけ、学習機能をネットワークにもたせることがで
きる。
相互に帰還をかけた構成のネットワーク、すなわちカオ
ティック・ニューラルネットワークを構成するのに前記
フリップフロップ形カオス発生セルを構成単位とするこ
とができる。帰還情報は一次元写像回路の入力にフィー
ドバックするだけでなく、外部調整電圧にフィードバッ
クをかけ、学習機能をネットワークにもたせることがで
きる。
【００３１】前記一次元写像回路の出力にＡＤ変換器と
ＤＡ変換器を直列に接続し、その出力を前記一次元写像
回路の入力に帰還するループをもうけても、カオス発生
装置を構成できる。離散時系列はＡＤ変換器とＤＡ変換
器に与える制御用クロックにより作り出される。制御用
クロックはＡＤ変換されたデジタルデータをコンピュー
タのメモリに取り込むときにも利用され、コンピュータ
の基本クロックに同期している。ＡＤ変換器でアナログ
値である内部状態を量子化してフィードバックするが、
十分大きなビット幅のＡＤ変換器、たとえば１２ビット
を採用すれば、カオスの内部状態に実用上制限をもうけ
たことにはならない。
ＤＡ変換器を直列に接続し、その出力を前記一次元写像
回路の入力に帰還するループをもうけても、カオス発生
装置を構成できる。離散時系列はＡＤ変換器とＤＡ変換
器に与える制御用クロックにより作り出される。制御用
クロックはＡＤ変換されたデジタルデータをコンピュー
タのメモリに取り込むときにも利用され、コンピュータ
の基本クロックに同期している。ＡＤ変換器でアナログ
値である内部状態を量子化してフィードバックするが、
十分大きなビット幅のＡＤ変換器、たとえば１２ビット
を採用すれば、カオスの内部状態に実用上制限をもうけ
たことにはならない。
【００３２】さらに、上記のように構成されたカオス発
生装置は、第一のＣＭＯＳ演算回路に入力した信号が、
第二のＣＭＯＳ演算回路で反転されて反転出力として変
換され、外部入力ａを受けた第三のＣＭＯＳ演算回路の
演算出力とともなって一次元写像信号としてサンプルホ
ールド手段によりサンプルホールドされるとともに、再
び、サンプルホールド手段からループ経由で第一のＣＭ
ＯＳ演算回路に帰還され、第一のＣＭＯＳ演算回路と第
二のＣＭＯＳ演算回路、第三のＣＭＯＳ演算回路が上記
と同様の動作による一次元写像を繰り返し、しかも、内
部状態の遷移を十分に高速に行い、順次、写像を繰り返
すことによって、高速かつ安定にカオスを発生する。
生装置は、第一のＣＭＯＳ演算回路に入力した信号が、
第二のＣＭＯＳ演算回路で反転されて反転出力として変
換され、外部入力ａを受けた第三のＣＭＯＳ演算回路の
演算出力とともなって一次元写像信号としてサンプルホ
ールド手段によりサンプルホールドされるとともに、再
び、サンプルホールド手段からループ経由で第一のＣＭ
ＯＳ演算回路に帰還され、第一のＣＭＯＳ演算回路と第
二のＣＭＯＳ演算回路、第三のＣＭＯＳ演算回路が上記
と同様の動作による一次元写像を繰り返し、しかも、内
部状態の遷移を十分に高速に行い、順次、写像を繰り返
すことによって、高速かつ安定にカオスを発生する。
【００３３】また、第二の外部入力ｙ（０）は、状態設
定回路を経てサンプルホールド手段に入力し、サンプル
ホールド手段の状態をｙ（０）に対応して設定するの
で、第二の外部入力ｙ（０）を初期設定値とすれば、サ
ンプルホールド手段の初期状態をｙ（０）に対応して設
定する作用をなす。
定回路を経てサンプルホールド手段に入力し、サンプル
ホールド手段の状態をｙ（０）に対応して設定するの
で、第二の外部入力ｙ（０）を初期設定値とすれば、サ
ンプルホールド手段の初期状態をｙ（０）に対応して設
定する作用をなす。
【００３４】さらに、サンプルホールド手段の出力は、
ビットマップ演算手段に入力し、ビットマップ上にカオ
スの軌跡を描かせる働きをする。
ビットマップ演算手段に入力し、ビットマップ上にカオ
スの軌跡を描かせる働きをする。
【００３５】さらにまた、ステート信号や直流信号、ま
たは、デジタル信号として供給される外部入力ａは、デ
ジタル・アナログ変換手段経由でアナログ信号に変換さ
れて第三のＣＭＯＳ演算回路に入力し、一次元写像を実
現する。
たは、デジタル信号として供給される外部入力ａは、デ
ジタル・アナログ変換手段経由でアナログ信号に変換さ
れて第三のＣＭＯＳ演算回路に入力し、一次元写像を実
現する。
【００３６】また、サンプルホールド手段からループ経
由で第一のＣＭＯＳ演算回路に帰還される信号は、第一
のＣＭＯＳ演算回賂と第二のＣＭＯＳ演算回路、第三の
ＣＭＯＳ演算回路のそれぞれのＭＯＳトランジスタのチ
ャンネル導伝度によって設定される入出力特性に応じて
信号変換され、一次元写像される。
由で第一のＣＭＯＳ演算回路に帰還される信号は、第一
のＣＭＯＳ演算回賂と第二のＣＭＯＳ演算回路、第三の
ＣＭＯＳ演算回路のそれぞれのＭＯＳトランジスタのチ
ャンネル導伝度によって設定される入出力特性に応じて
信号変換され、一次元写像される。
【００３７】なお、第一のＣＭＯＳ演算回路をＣＭＯＳ
ソースホロア回路とし、第二のＣＭＯＳ演算回路と第三
のＣＭＯＳ演算回路をＣＭＯＳインバータ回路とするこ
とにより、カオス発生装置の回路構成が単純になり、Ｃ
ＭＯＳ半導体集積回路プロセスを適用することによって
カオス発生装置を集積回路で形成できる。
ソースホロア回路とし、第二のＣＭＯＳ演算回路と第三
のＣＭＯＳ演算回路をＣＭＯＳインバータ回路とするこ
とにより、カオス発生装置の回路構成が単純になり、Ｃ
ＭＯＳ半導体集積回路プロセスを適用することによって
カオス発生装置を集積回路で形成できる。
【００３８】
【実施例】この発明の実施例を図面を参照して以下に説
明する。図１は、カオス発生のための連続した非線形関
数を入出力伝達特性として与える一次元写像回路の構成
を詳述すれば、一次元写像回路はブロック１、２、３の
相互相続により構成される。ブロック１は、図２（ａ）
符号８のような入力電圧の増大に対し出力電圧も増大す
る入出力伝達特性をもつ。たとえばＣＭＯＳソースホロ
アである。ＣＭＯＳソースホロアは、ＮＭＯＳトランジ
スタをプルアップとし、ＰＭＯＳトランジスタをプルダ
ウンとして電源とグラウンド間に直列接続され、共通し
たゲートに入力を与え、出力を共通に取り出す。ブロッ
ク２、３は、ＰＭＯＳトランジスタをプルアップとし、
ＮＭＯＳトランジスタをプルダウンとしたＣＭＯＳイン
バータである。その入出力伝達特性は図２（ｂ）符号９
のように、入力電圧の増大に対し出力電圧は減少する。
ブロック１、２は共通の入力５と共通の出力６をもち、
互いに相反する入出力伝達特性、図２（ａ）および
（ｂ）が合成され、入力５と出力６の間の入出力伝達特
性は図２（ｃ）の非線形関数１０を合成する。外部調整
電圧７を入力されるブロック３が出力６に接続される
と、図２（ｃ）の特性は変化する。外部調整電圧７はカ
オス発生回路の分岐パラメータである。各ブロックを構
成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧とチャネル導伝度を変化させることによ
り、入力５出力６間の伝達特性、すなわち一次元写像の
非線形関数を変化させることができる。
明する。図１は、カオス発生のための連続した非線形関
数を入出力伝達特性として与える一次元写像回路の構成
を詳述すれば、一次元写像回路はブロック１、２、３の
相互相続により構成される。ブロック１は、図２（ａ）
符号８のような入力電圧の増大に対し出力電圧も増大す
る入出力伝達特性をもつ。たとえばＣＭＯＳソースホロ
アである。ＣＭＯＳソースホロアは、ＮＭＯＳトランジ
スタをプルアップとし、ＰＭＯＳトランジスタをプルダ
ウンとして電源とグラウンド間に直列接続され、共通し
たゲートに入力を与え、出力を共通に取り出す。ブロッ
ク２、３は、ＰＭＯＳトランジスタをプルアップとし、
ＮＭＯＳトランジスタをプルダウンとしたＣＭＯＳイン
バータである。その入出力伝達特性は図２（ｂ）符号９
のように、入力電圧の増大に対し出力電圧は減少する。
ブロック１、２は共通の入力５と共通の出力６をもち、
互いに相反する入出力伝達特性、図２（ａ）および
（ｂ）が合成され、入力５と出力６の間の入出力伝達特
性は図２（ｃ）の非線形関数１０を合成する。外部調整
電圧７を入力されるブロック３が出力６に接続される
と、図２（ｃ）の特性は変化する。外部調整電圧７はカ
オス発生回路の分岐パラメータである。各ブロックを構
成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧とチャネル導伝度を変化させることによ
り、入力５出力６間の伝達特性、すなわち一次元写像の
非線形関数を変化させることができる。
【００３９】図３は一次元写像回路１１（図１）に二つ
のスイッチ１２、１３を介し、フィードバックループ１
５により一次元写像回路１１の入力に接続し、スイッチ
１２と１３の間に内部状態を一時記憶する保持コンデン
サ１４をもつカオス発生装置である。スイッチ１２、１
３は外部クロックにより交互に開閉され、離散時系列を
作り出す。クロックの間隔は保持コンデンサを充分に充
放電するに必要な時間とする。
のスイッチ１２、１３を介し、フィードバックループ１
５により一次元写像回路１１の入力に接続し、スイッチ
１２と１３の間に内部状態を一時記憶する保持コンデン
サ１４をもつカオス発生装置である。スイッチ１２、１
３は外部クロックにより交互に開閉され、離散時系列を
作り出す。クロックの間隔は保持コンデンサを充分に充
放電するに必要な時間とする。
【００４０】図４は二個の一次元写像回路（図１）１
６、１８の出力にスイッチ１７、１９をそれぞれ接続
し、それらをフリップフロップにフィードバックループ
２０、２１と接続したカオス発生装置である。スイッチ
１７、１９はＣＭＯＳ伝送ゲートでよい。図３のカオス
発生装置は記憶保持手段として受動素子によるコンデン
サを記憶に用いているのに対し、図４のフリップフロッ
プ形カオス発生装置は受動素子を必要とせず、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタを相補的に用いた
ＣＭＯＳ構成で、すべての素子は能動素子である。した
がって、集積回路としてシリコンウエハ上に実現するう
えでは、図４のフリップフロップ形カオス発生装置がの
ぞましい。さらに、ＰＭＯＳとＮＭＯＳは常に釣り合い
を保ち、周囲温度の変化の影響を受けにくい。
６、１８の出力にスイッチ１７、１９をそれぞれ接続
し、それらをフリップフロップにフィードバックループ
２０、２１と接続したカオス発生装置である。スイッチ
１７、１９はＣＭＯＳ伝送ゲートでよい。図３のカオス
発生装置は記憶保持手段として受動素子によるコンデン
サを記憶に用いているのに対し、図４のフリップフロッ
プ形カオス発生装置は受動素子を必要とせず、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタを相補的に用いた
ＣＭＯＳ構成で、すべての素子は能動素子である。した
がって、集積回路としてシリコンウエハ上に実現するう
えでは、図４のフリップフロップ形カオス発生装置がの
ぞましい。さらに、ＰＭＯＳとＮＭＯＳは常に釣り合い
を保ち、周囲温度の変化の影響を受けにくい。
【００４１】図５は一次元写像回路（図１）２２にＡＤ
変換器２３とＤＡ変換器２４を接続し、ＤＡ変換器２４
の出力をフィードバックループ２５で一次元写像回路２
２の入力に接続したカオス発生装置である。カオスの内
部状態は実数（アナログ値）で表現される無限個の軌跡
を生成するが、ＡＤ変換器２３とＤＡ変換器２４の変換
精度を、たとえば１２ビットと選ぶことにより、実用上
十分な数の内部状態を利用することができる。さらに、
図５のカオス発生装置ではＡＤ変換器２３とＤＡ変換器
２４の変換精度を１０ビットや８ビットにおとすと、カ
オスの中から４周期、６周期、８周期、１２周期などの
多周期の量子化された内部状態を取り出すことができ
る。これにより、多値フリップフロップによる多値演算
を実行できる。
変換器２３とＤＡ変換器２４を接続し、ＤＡ変換器２４
の出力をフィードバックループ２５で一次元写像回路２
２の入力に接続したカオス発生装置である。カオスの内
部状態は実数（アナログ値）で表現される無限個の軌跡
を生成するが、ＡＤ変換器２３とＤＡ変換器２４の変換
精度を、たとえば１２ビットと選ぶことにより、実用上
十分な数の内部状態を利用することができる。さらに、
図５のカオス発生装置ではＡＤ変換器２３とＤＡ変換器
２４の変換精度を１０ビットや８ビットにおとすと、カ
オスの中から４周期、６周期、８周期、１２周期などの
多周期の量子化された内部状態を取り出すことができ
る。これにより、多値フリップフロップによる多値演算
を実行できる。
【００４２】カオス発生装置の第一の実施例（図３）お
よび第二の実施例（図４）において、スイッチ１３また
はスイッチ１７および１９の出力、すなはち帰還ループ
１５あるいは２０、２１にＡＤ変換器を接続して、カオ
スの内部状態をデジタル値に変換してコンピュータのメ
モリに取り込む。離散時系列の関数として取り込まれた
デジタルデータはコンピュータの表示装置上にタイムシ
リーズとして表示される。指定された外部調整電圧にお
ける内部状態のタイムシリーズから、簡単なデジタルデ
ータ処理により、内部状態を２周期点からの距離に直し
て対数表示することによりリヤプノフ指数をもとめる。
また、タイムシリーズに関し信号解析をほどこすことに
より予測可能性の推定を行い相関次元をもとめる。これ
らの過程でタイムシリーズの中にリヤプノフ指数や相関
次元で特徴づけられる、特徴的なパターンが繰り返され
ていることに気付く。このことは、連想記憶への手がか
りを与えている。
よび第二の実施例（図４）において、スイッチ１３また
はスイッチ１７および１９の出力、すなはち帰還ループ
１５あるいは２０、２１にＡＤ変換器を接続して、カオ
スの内部状態をデジタル値に変換してコンピュータのメ
モリに取り込む。離散時系列の関数として取り込まれた
デジタルデータはコンピュータの表示装置上にタイムシ
リーズとして表示される。指定された外部調整電圧にお
ける内部状態のタイムシリーズから、簡単なデジタルデ
ータ処理により、内部状態を２周期点からの距離に直し
て対数表示することによりリヤプノフ指数をもとめる。
また、タイムシリーズに関し信号解析をほどこすことに
より予測可能性の推定を行い相関次元をもとめる。これ
らの過程でタイムシリーズの中にリヤプノフ指数や相関
次元で特徴づけられる、特徴的なパターンが繰り返され
ていることに気付く。このことは、連想記憶への手がか
りを与えている。
【００４３】カオス発生装置の第三の実施例（図５）は
ループの内部にＡＤ変換器２３とＤＡ変換器２４をもっ
ている。ＡＤ変換器２３の出力であるデジタルコード２
６はＤＡ変換器２４に送られるだけでなくコンピュータ
のメモリにも送られる。前記第一および第二の実施例の
帰還ループにあらわれた内部状態をＡＤ変換してデジタ
ル値としてコンピュータに取り組み、タイムシリーズの
信号解析をコンピュータのデジタル演算で実行したのと
同様のデータ処理を、第三の実施例に関しても行うこと
かできる。変換精度が１２ビット以上のＡＤ変換器を採
用した場合、同一の一次元写像回路を用いたときには、
三者の間にほとんど差異はみられない。
ループの内部にＡＤ変換器２３とＤＡ変換器２４をもっ
ている。ＡＤ変換器２３の出力であるデジタルコード２
６はＤＡ変換器２４に送られるだけでなくコンピュータ
のメモリにも送られる。前記第一および第二の実施例の
帰還ループにあらわれた内部状態をＡＤ変換してデジタ
ル値としてコンピュータに取り組み、タイムシリーズの
信号解析をコンピュータのデジタル演算で実行したのと
同様のデータ処理を、第三の実施例に関しても行うこと
かできる。変換精度が１２ビット以上のＡＤ変換器を採
用した場合、同一の一次元写像回路を用いたときには、
三者の間にほとんど差異はみられない。
【００４４】一次元写像回路（図１）において、入力電
圧の増大に対し出力電圧が増大する第一の回路１として
ＣＭＯＳソースホロアを用い、入力電圧の増大に対して
出力電圧が減少する第二および第三の回路２、３として
ＣＭＯＳインバータを用いた場合、電源電圧＋５Ｖに対
し外部調整電圧を＋０．９５Ｖから＋１．５２Ｖの範囲
で与え、第一のスイッチ１２または１７と第二のスイッ
チ１３または１９のおのおのにクロック周期が０．２５
マイクロ秒の互いに重ならないクロックを与えたとこ
ろ、カオスを安定に発生させることができた。ちなみに
保持コンデンサ１４の容量は３０００ピコファラッドで
あった。また、そのときに採用されたＰＭＯＳトランジ
スタのしきい値電圧は−１．３０Ｖであり、ＮＭＯＳト
ランジスタのしきい値電圧は＋１．５３Ｖであった。ま
た、ＰＭＯＳトランジスタのチャネル導伝度とＮＭＯＳ
トランジスタのそれとの比は１：０．８８であり、第一
のＣＭＯＳソースホロアと第二および第三のＣＭＯＳイ
ンバータ間のチャネル導伝度の比は５：２：１であっ
た。これらの数字は一例にすぎない。たとえば、電源電
圧＋５Ｖに対しトランジスタのしきい値電圧は、汎用Ｃ
ＭＯＳデジタル回路ではそれらの絶対値ができるだけ小
さくなるように設計するが、カオス発生装置の本発明の
実施例では、より大きな値とし、しかもＰＭＯＳトラン
ジスタのしきい値電圧とＮＭＯＳトランジスタのしきい
値電圧に、その絶対値に違いをもうけて、伝達特性で表
現される連続した非線形性を強調している。チャネルコ
ンダクタンスに関しても同様の議論が成り立ち、汎用デ
ジタルＬＳＩの設計思想と異なっている。
圧の増大に対し出力電圧が増大する第一の回路１として
ＣＭＯＳソースホロアを用い、入力電圧の増大に対して
出力電圧が減少する第二および第三の回路２、３として
ＣＭＯＳインバータを用いた場合、電源電圧＋５Ｖに対
し外部調整電圧を＋０．９５Ｖから＋１．５２Ｖの範囲
で与え、第一のスイッチ１２または１７と第二のスイッ
チ１３または１９のおのおのにクロック周期が０．２５
マイクロ秒の互いに重ならないクロックを与えたとこ
ろ、カオスを安定に発生させることができた。ちなみに
保持コンデンサ１４の容量は３０００ピコファラッドで
あった。また、そのときに採用されたＰＭＯＳトランジ
スタのしきい値電圧は−１．３０Ｖであり、ＮＭＯＳト
ランジスタのしきい値電圧は＋１．５３Ｖであった。ま
た、ＰＭＯＳトランジスタのチャネル導伝度とＮＭＯＳ
トランジスタのそれとの比は１：０．８８であり、第一
のＣＭＯＳソースホロアと第二および第三のＣＭＯＳイ
ンバータ間のチャネル導伝度の比は５：２：１であっ
た。これらの数字は一例にすぎない。たとえば、電源電
圧＋５Ｖに対しトランジスタのしきい値電圧は、汎用Ｃ
ＭＯＳデジタル回路ではそれらの絶対値ができるだけ小
さくなるように設計するが、カオス発生装置の本発明の
実施例では、より大きな値とし、しかもＰＭＯＳトラン
ジスタのしきい値電圧とＮＭＯＳトランジスタのしきい
値電圧に、その絶対値に違いをもうけて、伝達特性で表
現される連続した非線形性を強調している。チャネルコ
ンダクタンスに関しても同様の議論が成り立ち、汎用デ
ジタルＬＳＩの設計思想と異なっている。
【００４５】ＣＭＯＳソースホロアとＣＭＯＳインバー
タ２段からなる一次元写像回路（図１）の状態の決定
は、等価的にはＣＭＯＳインバータ３段のリングオシレ
ータの伝播遅延時間に等しく、集積回路化においてデザ
インルールを微細にすればするほど効果をあげる。この
ことから、集積回路化に適しているということができ
る。すなはち、一次元写像回路を信号が一回通過するに
要する時間は数１０ピコ秒と早い。一方、本発明のカオ
ス発生装置では、第一および第二の実施例では帰還ルー
プの外にＡＤ変換器をもうけカオスの内部状態を観察
し、第三の実施例ではループの中にＡＤ変換器とＤＡ変
換器を挿入して内部状態の観察を行う。本発明のカオス
発生装置の実用にあっても、カオスの内部状態をＡＤ変
換し、コンピュータを介在させてリヤルタイムでデジタ
ルデータ処理をしながら仕事をする。ＡＤ変換器の変換
精度と変換速度が可能な仕事の量を決定する。変換精度
が１２ビットの場合、変換速度は２５マイクロ秒程度で
ある。この精度と速度が向上すればカオスの仕事量も飛
躍的に増大する。ＡＤ変換器の変換速度２５マイクロ秒
に対し、一次元写像回路の信号伝播遅延は数１０ピコ秒
と十分早く、一次元写像回路の内部状態が十分安定した
ところでＡＤ変換器はサンプリングしている。本発明の
カオス発生器に再現性が保証されていることの理由であ
る。
タ２段からなる一次元写像回路（図１）の状態の決定
は、等価的にはＣＭＯＳインバータ３段のリングオシレ
ータの伝播遅延時間に等しく、集積回路化においてデザ
インルールを微細にすればするほど効果をあげる。この
ことから、集積回路化に適しているということができ
る。すなはち、一次元写像回路を信号が一回通過するに
要する時間は数１０ピコ秒と早い。一方、本発明のカオ
ス発生装置では、第一および第二の実施例では帰還ルー
プの外にＡＤ変換器をもうけカオスの内部状態を観察
し、第三の実施例ではループの中にＡＤ変換器とＤＡ変
換器を挿入して内部状態の観察を行う。本発明のカオス
発生装置の実用にあっても、カオスの内部状態をＡＤ変
換し、コンピュータを介在させてリヤルタイムでデジタ
ルデータ処理をしながら仕事をする。ＡＤ変換器の変換
精度と変換速度が可能な仕事の量を決定する。変換精度
が１２ビットの場合、変換速度は２５マイクロ秒程度で
ある。この精度と速度が向上すればカオスの仕事量も飛
躍的に増大する。ＡＤ変換器の変換速度２５マイクロ秒
に対し、一次元写像回路の信号伝播遅延は数１０ピコ秒
と十分早く、一次元写像回路の内部状態が十分安定した
ところでＡＤ変換器はサンプリングしている。本発明の
カオス発生器に再現性が保証されていることの理由であ
る。
【００４６】本発明のカオス発生装置は、コンピュータ
内であらかじめ設定した初期値をＤＡ変換して、繰り返
し与え、内部状態の時間経過をコンピュータのメモリに
取り込み、そのデータを取り出して表示することができ
る。カオスの内部状態は初期値にきわめて敏感で、リヤ
プノフ指数に従う発散と収束を繰り返している。初期値
に直接アナログ電圧を印加することもでき、アナログ電
圧にセンサ信号をのせておくと、センサ信号の増幅した
信号をカオスの内部状態のタイムシリーズのパターン上
で観察することかできる。カオス発生器はセンサ、たと
えば温度、湿度、力、加速度などの各種の物理量の増幅
検出器ともなる。
内であらかじめ設定した初期値をＤＡ変換して、繰り返
し与え、内部状態の時間経過をコンピュータのメモリに
取り込み、そのデータを取り出して表示することができ
る。カオスの内部状態は初期値にきわめて敏感で、リヤ
プノフ指数に従う発散と収束を繰り返している。初期値
に直接アナログ電圧を印加することもでき、アナログ電
圧にセンサ信号をのせておくと、センサ信号の増幅した
信号をカオスの内部状態のタイムシリーズのパターン上
で観察することかできる。カオス発生器はセンサ、たと
えば温度、湿度、力、加速度などの各種の物理量の増幅
検出器ともなる。
【００４７】本発明のカオス発生器に対するセンサ信号
の取り組みは、外部調整電圧からも行うことができる。
外部調整電圧は、一次元写像回路の非線形性の程度を調
整する。外部調整電圧は、コンピュータの内部でデジタ
ル値としてあらかじめ設定し、ＤＡ変換器を通してアナ
ログ電圧として与えることもできる。直接、直流電源よ
りアナログ電圧を与えてもよい。このアナログ電圧にセ
ンサ信号をのせることにより、内部状態のタイムシリー
ズのパターンの変化としてセンサ信号を増幅検出するこ
とができる。
の取り組みは、外部調整電圧からも行うことができる。
外部調整電圧は、一次元写像回路の非線形性の程度を調
整する。外部調整電圧は、コンピュータの内部でデジタ
ル値としてあらかじめ設定し、ＤＡ変換器を通してアナ
ログ電圧として与えることもできる。直接、直流電源よ
りアナログ電圧を与えてもよい。このアナログ電圧にセ
ンサ信号をのせることにより、内部状態のタイムシリー
ズのパターンの変化としてセンサ信号を増幅検出するこ
とができる。
【００４８】本発明の一次元写像回路の非線形の度合い
を示すリヤプノフ指数は、０．２から０．８の範囲にあ
る。この値は、採用するＭＯＳトランジスタのデバイス
としてのパラメータ、第一、第二、第三（図１の符号
１、２、３）回路相互間のチャネル導伝度の比、外部調
整電圧により決定される。リヤプノフ指数が、たとえば
０．２と小さい時には、内部状態のタイムシリーズは周
期性が高まり、たとえば０．８と大きくなると内部状態
のタイムシリーズは複雑なランダムな振る舞いをする。
前者は内部状態の予測可能性が高いのに対し、後者は内
部状態の時間経過を予測することが大変むづかしくな
る。
を示すリヤプノフ指数は、０．２から０．８の範囲にあ
る。この値は、採用するＭＯＳトランジスタのデバイス
としてのパラメータ、第一、第二、第三（図１の符号
１、２、３）回路相互間のチャネル導伝度の比、外部調
整電圧により決定される。リヤプノフ指数が、たとえば
０．２と小さい時には、内部状態のタイムシリーズは周
期性が高まり、たとえば０．８と大きくなると内部状態
のタイムシリーズは複雑なランダムな振る舞いをする。
前者は内部状態の予測可能性が高いのに対し、後者は内
部状態の時間経過を予測することが大変むづかしくな
る。
【００４９】本発明のカオス発生装置の内部状態間の相
関関係は、相関次元より与えられる。実施例に関しもと
められた相関次元は０．２３から０．２８の範囲にあっ
た。リヤプノフ指数との関係は明白ではないが、周期性
が高いときに相関次元は大きく、ランダムな振る舞いの
場合に相関次元は小さい。
関関係は、相関次元より与えられる。実施例に関しもと
められた相関次元は０．２３から０．２８の範囲にあっ
た。リヤプノフ指数との関係は明白ではないが、周期性
が高いときに相関次元は大きく、ランダムな振る舞いの
場合に相関次元は小さい。
【００５０】この発明の具体例を以下に説明する。図６
において、カオス発生装置は、一次元写像回路１０１
と、一次元写像回路１０１の出力側に直列に接続するサ
ンプルホールド手段１０２としての第一のサンプルホー
ルド回路１２１と第二のサンプルホールド回路１２２に
より構成されており、第二のサンプルホールド回路１２
２の出力部は、ループ１０４経由で一次元写像回路１０
１に帰還接続されている。一次元写像回路１０１の構成
を詳述すれば、一次元写像回路１０１は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタが電源とグランド間に
直列接続された３段のＣＭＯＳ演算回路１１１，１１
２，１１３により構成されており、各段毎にそれぞれの
ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート
が共通接続されている。第１段のＣＭＯＳ演算回路とし
てのＣＭＯＳソースホロワ回路１１１はソースが共通接
続されており、第２段のＣＭＯＳ演算回路としてのＣＭ
ＯＳインバータ回路１１２はドレインが共通接続されて
おり、第３段のＣＭＯＳ演算回路としてのＣＭＯＳイン
バータ回路１１３はドレインが共通接続されている。そ
して、ＣＭＯＳソースホロワ回路１１１のゲートにはル
ープ１０４が接続され、ＣＭＯＳソースホロワ回路１１
１のソースはＣＭＯＳインバータ回路１１２のゲートに
接続されている。また、ＣＭＯＳインバータ回路１１３
のゲートには外部入力ａが共通接続され、これらのＣＭ
ＯＳインバータ１１２のドレインとＣＭＯＳインバータ
回路１１３のドレインは、サンプルホールド手段１０２
の一部を構成して第一のクロックφ１が供給される第一
のサンプルホールド回路１２１の入力部に共通接続され
ている。さらに、第二のクロックφ２が供給される第二
のサンプルホールド回路１２２のループ１０４に連なる
出力側には、観察系１０５が接続されている。
において、カオス発生装置は、一次元写像回路１０１
と、一次元写像回路１０１の出力側に直列に接続するサ
ンプルホールド手段１０２としての第一のサンプルホー
ルド回路１２１と第二のサンプルホールド回路１２２に
より構成されており、第二のサンプルホールド回路１２
２の出力部は、ループ１０４経由で一次元写像回路１０
１に帰還接続されている。一次元写像回路１０１の構成
を詳述すれば、一次元写像回路１０１は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタが電源とグランド間に
直列接続された３段のＣＭＯＳ演算回路１１１，１１
２，１１３により構成されており、各段毎にそれぞれの
ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート
が共通接続されている。第１段のＣＭＯＳ演算回路とし
てのＣＭＯＳソースホロワ回路１１１はソースが共通接
続されており、第２段のＣＭＯＳ演算回路としてのＣＭ
ＯＳインバータ回路１１２はドレインが共通接続されて
おり、第３段のＣＭＯＳ演算回路としてのＣＭＯＳイン
バータ回路１１３はドレインが共通接続されている。そ
して、ＣＭＯＳソースホロワ回路１１１のゲートにはル
ープ１０４が接続され、ＣＭＯＳソースホロワ回路１１
１のソースはＣＭＯＳインバータ回路１１２のゲートに
接続されている。また、ＣＭＯＳインバータ回路１１３
のゲートには外部入力ａが共通接続され、これらのＣＭ
ＯＳインバータ１１２のドレインとＣＭＯＳインバータ
回路１１３のドレインは、サンプルホールド手段１０２
の一部を構成して第一のクロックφ１が供給される第一
のサンプルホールド回路１２１の入力部に共通接続され
ている。さらに、第二のクロックφ２が供給される第二
のサンプルホールド回路１２２のループ１０４に連なる
出力側には、観察系１０５が接続されている。
【００５１】上記の図６に示した構成によれば、一次元
写像回路１０１の入出力伝達特性が一次元写像に適する
ように３段のＣＭＯＳ演算回路１１１，１１２，１１３
のそれぞれのＭＯＳトランジスタの導伝度の比が設定さ
れ、これらのＣＭＯＳ演算回路１１１，１１２，１１３
の演算機能と外部入力ａによって、一次元写像回路１０
１に入力する入力信号は重みづけ演算されてサンプルホ
ールド手段１０２に供給される。
写像回路１０１の入出力伝達特性が一次元写像に適する
ように３段のＣＭＯＳ演算回路１１１，１１２，１１３
のそれぞれのＭＯＳトランジスタの導伝度の比が設定さ
れ、これらのＣＭＯＳ演算回路１１１，１１２，１１３
の演算機能と外部入力ａによって、一次元写像回路１０
１に入力する入力信号は重みづけ演算されてサンプルホ
ールド手段１０２に供給される。
【００５２】すなわち、いま、時間ｔ＝０における信号
ｙ（０）がサンプルホールド手段１０２からループ１０
４経由で一次元写像回路１０１に供給されると、この信
号ｙ（０）はＣＭＯＳソースホロワ回路１１１に入力
し、ＣＭＯＳソースホロワ回路１１１のＭＯＳトランジ
スタに設定されたチャンネル導伝度に応じて係数乗算さ
れたのち、ＣＭＯＳインバータ回路１１２に供給されて
反転され、反転出力に変換される。一方、ＣＭＯＳイン
バータ回路１１３には外部入力ａが入力され、このＣＭ
ＯＳインバータ回路１１３の出力は、前記ＣＭＯＳイン
バータ回路１１２の反転出力と加算され、一次元写像信
号ｙ（１）に変換され、サンプルホールド手段１０２に
供給されてサンプルホールドされる。その後、サンプル
ホールド手段１０２のクロックが進むことによって、ｙ
（１）は、再び、ループ１０４経由で一次元写像回路１
０１に供給され、一次元写像信号ｙ（２）に変換され、
サンプルホールド手段１０２によってサンプルホールド
される。以下、順次にこのサンプルホールドと帰還、一
次元写像演算動作を繰り返すことにより写像が実現され
る。
ｙ（０）がサンプルホールド手段１０２からループ１０
４経由で一次元写像回路１０１に供給されると、この信
号ｙ（０）はＣＭＯＳソースホロワ回路１１１に入力
し、ＣＭＯＳソースホロワ回路１１１のＭＯＳトランジ
スタに設定されたチャンネル導伝度に応じて係数乗算さ
れたのち、ＣＭＯＳインバータ回路１１２に供給されて
反転され、反転出力に変換される。一方、ＣＭＯＳイン
バータ回路１１３には外部入力ａが入力され、このＣＭ
ＯＳインバータ回路１１３の出力は、前記ＣＭＯＳイン
バータ回路１１２の反転出力と加算され、一次元写像信
号ｙ（１）に変換され、サンプルホールド手段１０２に
供給されてサンプルホールドされる。その後、サンプル
ホールド手段１０２のクロックが進むことによって、ｙ
（１）は、再び、ループ１０４経由で一次元写像回路１
０１に供給され、一次元写像信号ｙ（２）に変換され、
サンプルホールド手段１０２によってサンプルホールド
される。以下、順次にこのサンプルホールドと帰還、一
次元写像演算動作を繰り返すことにより写像が実現され
る。
【００５３】すなわち、上記具体例では、３段のＣＭＯ
Ｓ回路１１１，１１２，１１３による一次元写像回路１
０１と二つのサンプルホールド回路によってカオスニュ
ーラルネットワークの電子回路モデルが構成され、サン
プルホールドと写像を順次繰り返すことによって、カオ
スニューロンモデルの方程式の各項に対応した写像を行
うものである。
Ｓ回路１１１，１１２，１１３による一次元写像回路１
０１と二つのサンプルホールド回路によってカオスニュ
ーラルネットワークの電子回路モデルが構成され、サン
プルホールドと写像を順次繰り返すことによって、カオ
スニューロンモデルの方程式の各項に対応した写像を行
うものである。
【００５４】そして、上記の具体例では、電源電圧を＋
５Ｖとし、グランドを接地した。そして、ＣＭＯＳソー
スホロワ回路１１１を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に１０に設定し、ＣＭＯＳインバータ回路１１２を形成
するＰＭＯＳトランジスタとＮＭＯＳトランジスタの両
方のチャンネル導伝度をともに２に設定し、ＣＭＯＳイ
ンバータ回路１１３を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に２に設定した。すなわち、第一段のＣＭＯＳソースホ
ロワ回路のＭＯＳトランジスタのチャンネル導伝度を１
０とし、第二段と第三段のＣＭＯＳインバータ回路のＭ
ＯＳトランジスタのチャンネル導伝度をともに２とする
ことで、これらの３段のＣＭＯＳ演算回路間でのチャン
ネル導伝度の比率を１０：２に設定した。
５Ｖとし、グランドを接地した。そして、ＣＭＯＳソー
スホロワ回路１１１を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に１０に設定し、ＣＭＯＳインバータ回路１１２を形成
するＰＭＯＳトランジスタとＮＭＯＳトランジスタの両
方のチャンネル導伝度をともに２に設定し、ＣＭＯＳイ
ンバータ回路１１３を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に２に設定した。すなわち、第一段のＣＭＯＳソースホ
ロワ回路のＭＯＳトランジスタのチャンネル導伝度を１
０とし、第二段と第三段のＣＭＯＳインバータ回路のＭ
ＯＳトランジスタのチャンネル導伝度をともに２とする
ことで、これらの３段のＣＭＯＳ演算回路間でのチャン
ネル導伝度の比率を１０：２に設定した。
【００５５】上記の具体例によれば、電源電圧＋５Ｖに
対して外部入力ａを＋０．９５Ｖ乃至＋１．５２Ｖの範
囲で与え、第一のサンプルホールド回路１２１と第二の
サンプルホールド回路１２２にクロック周期が０．２５
マイクロ秒の互いに重ならないクロックφ１とφ２を与
えたところ、カオスを安定に発生させることができた。
対して外部入力ａを＋０．９５Ｖ乃至＋１．５２Ｖの範
囲で与え、第一のサンプルホールド回路１２１と第二の
サンプルホールド回路１２２にクロック周期が０．２５
マイクロ秒の互いに重ならないクロックφ１とφ２を与
えたところ、カオスを安定に発生させることができた。
【００５６】図７は、この発明のさらに他の具体例を説
明するブロック図である。この具体例の構成が図６に示
した具体例の構成と異なる点は、サンプルホールド手段
２０２に第二の外部入力ｙ（０）を取り込む状態設定回
路としての第三のサンプルホールド回路２０３を設ける
とともに、この第三のサンプルホールド回路２０３に第
三のクロックφ３を供給するようにし、第三のサンプル
ホールド回路２０３の出力部を第一のサンプルホールド
回路２２１の出力に加えて第二のサンプルホールド回路
２２２に入力する点である。
明するブロック図である。この具体例の構成が図６に示
した具体例の構成と異なる点は、サンプルホールド手段
２０２に第二の外部入力ｙ（０）を取り込む状態設定回
路としての第三のサンプルホールド回路２０３を設ける
とともに、この第三のサンプルホールド回路２０３に第
三のクロックφ３を供給するようにし、第三のサンプル
ホールド回路２０３の出力部を第一のサンプルホールド
回路２２１の出力に加えて第二のサンプルホールド回路
２２２に入力する点である。
【００５７】図７に示す具体例によれば、クロックφ３
によってサンプルホールドする第三のサンプルホールド
回路２０３によって、クロックφ１でサンプルホールド
する第一のサンプルホールド回路２２１とクロックφ２
でサンプルホールドする第二のサンプルホールド回路２
２２の間に割り込んで、サンプルホールド手段２０２に
対して外部入力ｙ（０）を供給し、サンプルホールド手
段２０２の状態設定ができるので、例えば、ｙ（０）を
初期値に設定すれば、サンプルホールド手段２０２に初
期値ｙ（０）に応じた初期状態を設定させることができ
る。
によってサンプルホールドする第三のサンプルホールド
回路２０３によって、クロックφ１でサンプルホールド
する第一のサンプルホールド回路２２１とクロックφ２
でサンプルホールドする第二のサンプルホールド回路２
２２の間に割り込んで、サンプルホールド手段２０２に
対して外部入力ｙ（０）を供給し、サンプルホールド手
段２０２の状態設定ができるので、例えば、ｙ（０）を
初期値に設定すれば、サンプルホールド手段２０２に初
期値ｙ（０）に応じた初期状態を設定させることができ
る。
【００５８】図８は、この発明のさらに他の具体例を説
明するブロック図である。この具体例の構成が図６、図
７に示した具体例の構成と異なる点は、以下の通りであ
る。
明するブロック図である。この具体例の構成が図６、図
７に示した具体例の構成と異なる点は、以下の通りであ
る。
【００５９】すなわち、サンプルホールド手段３０２の
出力部に連ねて、観察系３０５の一部を構成するビット
マップ演算手段３５２を付設するとともに、サンプルホ
ールド手段３０２の出力部とビットマップ演算手段３５
２の間にアナログ・デジタル変換手段３５１を設けた点
である。
出力部に連ねて、観察系３０５の一部を構成するビット
マップ演算手段３５２を付設するとともに、サンプルホ
ールド手段３０２の出力部とビットマップ演算手段３５
２の間にアナログ・デジタル変換手段３５１を設けた点
である。
【００６０】また、図６、図７に示す具体例の変形とし
て、一次元写像回路３０１のＣＭＯＳインバータ回路３
１３の共通接続したゲートの前段にデジタル・アナログ
変換手段３１４を設けてあり、デジタル・アナログ変換
手段３１４経由でデジタル信号の外部入力ａをアナログ
信号に変換してＣＭＯＳインバータ回路３１３のゲート
に供給可能にした点である。
て、一次元写像回路３０１のＣＭＯＳインバータ回路３
１３の共通接続したゲートの前段にデジタル・アナログ
変換手段３１４を設けてあり、デジタル・アナログ変換
手段３１４経由でデジタル信号の外部入力ａをアナログ
信号に変換してＣＭＯＳインバータ回路３１３のゲート
に供給可能にした点である。
【００６１】さらに、第三のサンプルホールド回路３０
３の入力部の前段にデジタル・アナログ変換手段３３１
を設けてあり、デジタル・アナログ変換手段３３１経由
でデジタル信号の第二の外部入力ｙ（０）をアナログ信
号に変換して第三のサンプルホールド回路３０３の入力
部に供給可能にした点である。
３の入力部の前段にデジタル・アナログ変換手段３３１
を設けてあり、デジタル・アナログ変換手段３３１経由
でデジタル信号の第二の外部入力ｙ（０）をアナログ信
号に変換して第三のサンプルホールド回路３０３の入力
部に供給可能にした点である。
【００６２】この図８に示す具体例の構成によれば、カ
オス発生装置の観察系３０５にはビットマップ演算手段
３５２が付設されているので、カオスの内部状態の観察
を高速かつ正確に行うことができる。例えば、１２ビッ
トのアナログ・デジタル変換手段３５１を介して０Ｖ乃
至５Ｖに対応するアナログ信号を１０ビットのデジタル
信号に変換し、１０２４×１０２４のビットマップ上の
ロジスティックマップに、初期値ｙ（０）を指定してカ
オス応答の軌跡を描かせることができた。その結果、デ
ジタル化した観察用データを用いてリアプノフ指数も計
算でき、その値が正になる外部入力ａの領域でカオスの
無限軌跡を観察することができる。
オス発生装置の観察系３０５にはビットマップ演算手段
３５２が付設されているので、カオスの内部状態の観察
を高速かつ正確に行うことができる。例えば、１２ビッ
トのアナログ・デジタル変換手段３５１を介して０Ｖ乃
至５Ｖに対応するアナログ信号を１０ビットのデジタル
信号に変換し、１０２４×１０２４のビットマップ上の
ロジスティックマップに、初期値ｙ（０）を指定してカ
オス応答の軌跡を描かせることができた。その結果、デ
ジタル化した観察用データを用いてリアプノフ指数も計
算でき、その値が正になる外部入力ａの領域でカオスの
無限軌跡を観察することができる。
【００６３】また、デジタル・アナログ変換手段３１４
をＣＭＯＳインバータ回路３１３のゲートの前段に付設
したので、直流のバイアス信号や状態（ステート）信号
を外部入力ａとして、一次元写像回路３０１の外部刺激
とすることができる。
をＣＭＯＳインバータ回路３１３のゲートの前段に付設
したので、直流のバイアス信号や状態（ステート）信号
を外部入力ａとして、一次元写像回路３０１の外部刺激
とすることができる。
【００６４】以上の具体例の説明は、この発明を限定す
るものではなく、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを相補的に用いるＣＭＯＳソースホロワ回路と
ＣＭＯＳインバータ回路によってカオス発生装置の一次
元写像回路を構成する点や、カオスの内部状態をＡＤ変
換してデジタル値として外部コンピュータのメモリに供
給してコンピュータにデータを取り込む点などを基本的
な思想とするものであり、上記具体例に基づく各種の変
形もこの発明に含まれる。
るものではなく、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを相補的に用いるＣＭＯＳソースホロワ回路と
ＣＭＯＳインバータ回路によってカオス発生装置の一次
元写像回路を構成する点や、カオスの内部状態をＡＤ変
換してデジタル値として外部コンピュータのメモリに供
給してコンピュータにデータを取り込む点などを基本的
な思想とするものであり、上記具体例に基づく各種の変
形もこの発明に含まれる。
【００６５】ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値電圧やチャンネル導伝度の比やＣＭＯＳ
ソースホロアとＣＭＯＳインバータ間のチャンネル導伝
度の比も、上記の具体例やその説明に限られず、広範囲
に変化させてもカオスの発生は観察することができる。
例えば、チャンネル導伝度の比を１０：２以外の他の比
率に設定することも可能である。事実、２段のＣＭＯＳ
演算回路におけるＭＯＳトランジスタのチャンネル導伝
度の比を２：１に設定してもカオスは観察することがで
きた。これにより、カオスの発生する外部調整電圧の範
囲やカオスの性質を代表するリヤプノフ指数や相関次元
が変わることになる。
スタのしきい値電圧やチャンネル導伝度の比やＣＭＯＳ
ソースホロアとＣＭＯＳインバータ間のチャンネル導伝
度の比も、上記の具体例やその説明に限られず、広範囲
に変化させてもカオスの発生は観察することができる。
例えば、チャンネル導伝度の比を１０：２以外の他の比
率に設定することも可能である。事実、２段のＣＭＯＳ
演算回路におけるＭＯＳトランジスタのチャンネル導伝
度の比を２：１に設定してもカオスは観察することがで
きた。これにより、カオスの発生する外部調整電圧の範
囲やカオスの性質を代表するリヤプノフ指数や相関次元
が変わることになる。
【００６６】また、上記一次元写像回路２個以上複数個
をスイッチを介して組み合わせることにより、多次元の
写像を行わせることができる。フィードバックループを
一次元写像回路の入力にだけでなく、外部調整電圧にも
フィードバックできる。カオテックニューロンのニュー
ラルネットワークへの発展は必然である。
をスイッチを介して組み合わせることにより、多次元の
写像を行わせることができる。フィードバックループを
一次元写像回路の入力にだけでなく、外部調整電圧にも
フィードバックできる。カオテックニューロンのニュー
ラルネットワークへの発展は必然である。
【００６７】たとえば、図９に示すように、第一のＣＭ
ＯＳ演算回路としてのＣＭＯＳソースホロア４１１と第
二のＣＭＯＳ演算回路としてのＣＭＯＳインバータ４１
２と外部入力が与えられる第三のＣＭＯＳ演算回路とし
てのＣＭＯＳインバータ４１３により構成し、ＣＭＯＳ
ソースホロア４１１とＣＭＯＳインバータ４１２に入力
を共通接続するとともに、ＣＭＯＳソースホロア４１１
とＣＭＯＳインバータ４１２とＣＭＯＳインバータ４１
３のそれぞれの出力を共通接続して上記具体例の要部で
ある一次元写像回路を構成することも、図９に示す一次
元写像回路を前記各種のカオス発生装置の具体例に当て
はめて適用することもできる。
ＯＳ演算回路としてのＣＭＯＳソースホロア４１１と第
二のＣＭＯＳ演算回路としてのＣＭＯＳインバータ４１
２と外部入力が与えられる第三のＣＭＯＳ演算回路とし
てのＣＭＯＳインバータ４１３により構成し、ＣＭＯＳ
ソースホロア４１１とＣＭＯＳインバータ４１２に入力
を共通接続するとともに、ＣＭＯＳソースホロア４１１
とＣＭＯＳインバータ４１２とＣＭＯＳインバータ４１
３のそれぞれの出力を共通接続して上記具体例の要部で
ある一次元写像回路を構成することも、図９に示す一次
元写像回路を前記各種のカオス発生装置の具体例に当て
はめて適用することもできる。
【００６８】いずれにせよ、安定して再現性に優れたカ
オスを発生させるためには、一次元写像を実行する非線
形関数電子回路における内部状態の遷移が急峻に行える
必要がある。そして、この発明では、カオス発生装置の
要部である一次元写像回路をＣＭＯＳソースホロワ回路
とＣＭＯＳインバータ回路によって構成し、離散時系列
を作り出すスイッチをＣＭＯＳ伝送ゲートで構成してい
る。この発明による一次元写像回路では、信号の伝達速
度が数１０ピコ秒と短く、極めて高速な伝達特性を有し
ている。その結果、サンプルホールドのためのスイッチ
を演算増幅器で構成する必要はなく、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのソース・ドレインを共通
に接続したＣＭＯＳ伝送ゲートで置き換えることがで
き、クロック周期を０．２５マイクロ秒にまで高めて
も、カオスを安定に発生させることができる。
オスを発生させるためには、一次元写像を実行する非線
形関数電子回路における内部状態の遷移が急峻に行える
必要がある。そして、この発明では、カオス発生装置の
要部である一次元写像回路をＣＭＯＳソースホロワ回路
とＣＭＯＳインバータ回路によって構成し、離散時系列
を作り出すスイッチをＣＭＯＳ伝送ゲートで構成してい
る。この発明による一次元写像回路では、信号の伝達速
度が数１０ピコ秒と短く、極めて高速な伝達特性を有し
ている。その結果、サンプルホールドのためのスイッチ
を演算増幅器で構成する必要はなく、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのソース・ドレインを共通
に接続したＣＭＯＳ伝送ゲートで置き換えることがで
き、クロック周期を０．２５マイクロ秒にまで高めて
も、カオスを安定に発生させることができる。
【００６９】従来の一次元写像回路とサンプリング手法
では、複数の演算増幅器を組み合わせて構成していた。
すなわち、線形回路のための演算増幅器で非線形関数を
発生させるという思想であった。本発明は、ＭＯＳトラ
ンジスタのドレイン特性がもともと非線形特性であるこ
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相
補的に組み合わせたＣＭＯＳソースホロアやＣＭＯＳイ
ンバータの入出力伝達特性ももともと非線形である。従
って、非線形の特性を合成して非線形関数を発生させ得
るという根本的に新規の思想に基づく発明である。
では、複数の演算増幅器を組み合わせて構成していた。
すなわち、線形回路のための演算増幅器で非線形関数を
発生させるという思想であった。本発明は、ＭＯＳトラ
ンジスタのドレイン特性がもともと非線形特性であるこ
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相
補的に組み合わせたＣＭＯＳソースホロアやＣＭＯＳイ
ンバータの入出力伝達特性ももともと非線形である。従
って、非線形の特性を合成して非線形関数を発生させ得
るという根本的に新規の思想に基づく発明である。
【００７０】既存の演算増幅器もＭＯＳトランジスタで
構成した集積回路である。非線形特性をもつＭＯＳトラ
ンジスタで線形特性を持つ演算増幅器を構成し、いろい
ろな非線形の係数をかけて非線形の一次元写像回路を実
現している従来技術は大変な回り道をしているため、集
積回路化したとき膨大なトランジスタ数を必要とし、ニ
ューラルネットワーク化への展望を断念せざるをえな
い。これに対し、本発明はもともと非線形特性を持つＣ
ＭＯＳソースホロアとＣＭＯＳインバータを組み合わせ
て非線形一次元写像回路を実現するという思想に基づく
ため、一次元写像回路を実現するのに、６個のＭＯＳト
ランジスタしか必要としない。また、離散時系列を生成
するのにも演算増幅器をスイッチとして利用することを
せず、ＣＭＯＳ伝送ゲートでよいことを実証した。
構成した集積回路である。非線形特性をもつＭＯＳトラ
ンジスタで線形特性を持つ演算増幅器を構成し、いろい
ろな非線形の係数をかけて非線形の一次元写像回路を実
現している従来技術は大変な回り道をしているため、集
積回路化したとき膨大なトランジスタ数を必要とし、ニ
ューラルネットワーク化への展望を断念せざるをえな
い。これに対し、本発明はもともと非線形特性を持つＣ
ＭＯＳソースホロアとＣＭＯＳインバータを組み合わせ
て非線形一次元写像回路を実現するという思想に基づく
ため、一次元写像回路を実現するのに、６個のＭＯＳト
ランジスタしか必要としない。また、離散時系列を生成
するのにも演算増幅器をスイッチとして利用することを
せず、ＣＭＯＳ伝送ゲートでよいことを実証した。
【００７１】従来の一次元写像回路では、複数の演算増
幅器を組み合わせて構成していたので、使用するトラン
ジスタの数も増えて信号伝達に遅れが生じてしまい、離
散した時系列でのサンプリングレートを高速に設定でき
ず、オシロスコープ上で観察する程度であった。しか
も、低速処理にともない、初期値の変動やノイズ、誘導
の影響を受けやすく、とりわけリヤプノフ指数の大きい
カオスでは、その固有な軌跡を再現性よく観察すること
はできなかった。この様に、従来の技術によれば、正確
なカオスを測定にかけることができず、また集積回路化
にはトランジスタ数が多すぎ、ニューロコンピューティ
ング研究を発展させる上で大きな障害になっていた。こ
の発明によって、カオスニューラルネットワークの集積
回路化が可能になり、連想記憶や複雑な組み合わせ問題
の最適解を求めることの実用化に道を拓くものであるこ
とは特記に値する。
幅器を組み合わせて構成していたので、使用するトラン
ジスタの数も増えて信号伝達に遅れが生じてしまい、離
散した時系列でのサンプリングレートを高速に設定でき
ず、オシロスコープ上で観察する程度であった。しか
も、低速処理にともない、初期値の変動やノイズ、誘導
の影響を受けやすく、とりわけリヤプノフ指数の大きい
カオスでは、その固有な軌跡を再現性よく観察すること
はできなかった。この様に、従来の技術によれば、正確
なカオスを測定にかけることができず、また集積回路化
にはトランジスタ数が多すぎ、ニューロコンピューティ
ング研究を発展させる上で大きな障害になっていた。こ
の発明によって、カオスニューラルネットワークの集積
回路化が可能になり、連想記憶や複雑な組み合わせ問題
の最適解を求めることの実用化に道を拓くものであるこ
とは特記に値する。
【００７２】
【発明の効果】この発明は、以上説明したように、カオ
ス発生装置の一次元写像回路を、入力電圧の増大に対し
出力電圧が増大する第一の回路たとえばＣＭＯＳソース
ホロアとし、入力電圧の増大に対し出力電圧が減少する
第二と第三の回路たとえばＣＭＯＳインバータとして構
成したことにより、以下に記す効果を奏する。
ス発生装置の一次元写像回路を、入力電圧の増大に対し
出力電圧が増大する第一の回路たとえばＣＭＯＳソース
ホロアとし、入力電圧の増大に対し出力電圧が減少する
第二と第三の回路たとえばＣＭＯＳインバータとして構
成したことにより、以下に記す効果を奏する。
【００７３】カオス発生装置をＰＭＯＳトランジスタと
ＮＭＯＳトランジスタを相補的に組み合わせたＣＭＯＳ
回路に構成できるのでカオスニューラルネットワークを
汎用ＣＭＯＳデザインとウエハプロセスを用いて小型に
集積回路化することができる。
ＮＭＯＳトランジスタを相補的に組み合わせたＣＭＯＳ
回路に構成できるのでカオスニューラルネットワークを
汎用ＣＭＯＳデザインとウエハプロセスを用いて小型に
集積回路化することができる。
【００７４】しかも、使用するＭＯＳトランジスタの数
が少なくてすむので、信号の伝搬遅延が小さく、極めて
高速に信号伝達ができ、内部状態の遷移が十分に早く、
汎用ＡＤ変換器で内部状態をＡＤ変換してコンピュータ
のメモリにデジタルデータとして蓄積し、コンピュータ
の助けをかりてデジタルデータ処理をリヤルタイムで行
いカオスの信号解析を行うことができる。
が少なくてすむので、信号の伝搬遅延が小さく、極めて
高速に信号伝達ができ、内部状態の遷移が十分に早く、
汎用ＡＤ変換器で内部状態をＡＤ変換してコンピュータ
のメモリにデジタルデータとして蓄積し、コンピュータ
の助けをかりてデジタルデータ処理をリヤルタイムで行
いカオスの信号解析を行うことができる。
【００７５】離散時系列のサンプリングレートをＣＭＯ
Ｓ伝送ゲートで設定でき、カオスを再現性よく正確に発
生でき、しかもＡＤ変換して正確に測定できる。
Ｓ伝送ゲートで設定でき、カオスを再現性よく正確に発
生でき、しかもＡＤ変換して正確に測定できる。
【００７６】その結果、初期値の変動やノイズ電磁的誘
導の影響を受け難く、初期値に敏感なリヤプノフ指数の
大きいカオスでも、その固有の軌跡を正しく観察するこ
とができる。
導の影響を受け難く、初期値に敏感なリヤプノフ指数の
大きいカオスでも、その固有の軌跡を正しく観察するこ
とができる。
【００７７】また、カオス発生装置をＣＭＯＳトランジ
スタ回路で構成できるので、カオスニューラルネットワ
ークを小型化し、集積回路化することができる。
スタ回路で構成できるので、カオスニューラルネットワ
ークを小型化し、集積回路化することができる。
【００７８】しかも、使用するＭＯＳトランジスタの数
が少なくて済むので、信号の伝達遅れが少なく、極めて
高速に信号伝達ができ、内部状態の遷移が十分に早く、
高速に変化する信号にも追従できる。
が少なくて済むので、信号の伝達遅れが少なく、極めて
高速に信号伝達ができ、内部状態の遷移が十分に早く、
高速に変化する信号にも追従できる。
【００７９】サンプリングレートを高速に設定でき、カ
オスを正確に観察でき、しかも、カオスを安定に発生で
きる。
オスを正確に観察でき、しかも、カオスを安定に発生で
きる。
【００８０】その結果、高速にサンプリングできるの
で、初期値の変動やノイズ、誘導の影響を受け難く、と
りわけ初期値に敏感なカオスでも、その固有な軌跡を正
しく観察系に送ることができる。
で、初期値の変動やノイズ、誘導の影響を受け難く、と
りわけ初期値に敏感なカオスでも、その固有な軌跡を正
しく観察系に送ることができる。
【図１】非線形関数発生のための一次元写像回路のブロ
ック図である。
ック図である。
【図２】（ａ）は回路１の、（ｂ）は回路２の，（ｃ）
は回路１、２の合成した入出力伝達特性である。
は回路１、２の合成した入出力伝達特性である。
【図３】第一の実施例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図４】第二の実施例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図５】第三の実施例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図６】第一の具体例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図７】第二の具体例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図８】第三の具体例を説明するカオス発生装置のブロ
ック図である。
ック図である。
【図９】さらに他の具体例を説明する一次元写像回路の
ブロック図である。
ブロック図である。
１ 入力電圧の増大に対し出力電圧が増大する第一の回
路たとえばＣＭＯＳソースホロア。 ２ 入力電圧の増大に対し出力電圧が減少する第二の回
路たとえばＣＭＯＳインバータ。 ３ 入力電圧の増大に対し出力電圧が減少する第三の回
路たとえばＣＭＯＳインバータ。 ５ 入力端子 ６ 出力端子 ７ 外部調整電圧 ８ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが増大する特性 ９ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが減少する特性 １０ 合成した入出力伝達特性 １１ 一次元写像回路 １２ スイッチたとえばＣＭＯＳ伝送ゲート １３ スイッチたとえばＣＭＯＳ伝送ゲート １４ 記憶保持コンデンサ １５ 帰還ループ １６ 一次元写像回路 １７ スイッチたとえばＣＭＯＳ伝送レート １８ 一次元写像回路 １９ スイッチたとえばＣＭＯＳ伝送ゲート ２０ 帰還ループ ２１ 帰還ループ ２２ 一次元写像回路 ２３ ＡＤ変換器 ２４ ＤＡ変換器 ２５ 帰還ループ ２６ デジタルコード
路たとえばＣＭＯＳソースホロア。 ２ 入力電圧の増大に対し出力電圧が減少する第二の回
路たとえばＣＭＯＳインバータ。 ３ 入力電圧の増大に対し出力電圧が減少する第三の回
路たとえばＣＭＯＳインバータ。 ５ 入力端子 ６ 出力端子 ７ 外部調整電圧 ８ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが増大する特性 ９ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが減少する特性 １０ 合成した入出力伝達特性 １１ 一次元写像回路 １２ スイッチたとえばＣＭＯＳ伝送ゲート １３ スイッチたとえばＣＭＯＳ伝送ゲート １４ 記憶保持コンデンサ １５ 帰還ループ １６ 一次元写像回路 １７ スイッチたとえばＣＭＯＳ伝送レート １８ 一次元写像回路 １９ スイッチたとえばＣＭＯＳ伝送ゲート ２０ 帰還ループ ２１ 帰還ループ ２２ 一次元写像回路 ２３ ＡＤ変換器 ２４ ＤＡ変換器 ２５ 帰還ループ ２６ デジタルコード
Claims (15)
- 【請求項１】 入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路と入力電圧の増大に対して出
力電圧が減少する関係にある第二および第三の回路を備
え、第一および第二の回路の入力を共通とし、第三の回
路の入力に外部調整電圧を加え、第一、第二および第三
の回路の出力を共通に接続した一次元写像回路。 - 【請求項２】 入力電圧の増大に対して出力電圧が増大
する関係にある前記第一の回路をＣＭＯＳソースホロア
とし、入力電圧の増大に対して出力電圧が減少する関係
にある前記第二および第三の回路をＣＭＯＳインバータ
とした請求項１記載の一次元写像回路。 - 【請求項３】 前記一次元写像回路において、第三の回
路の入力として、複数個の外部調整電圧を入力できるよ
うに複数個のＣＭＯＳインバータを備えた請求項１乃至
請求項２記載の一次元写像回路。 - 【請求項４】 入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路と入力電圧の増大に対して出
力電圧が減少する関係にある第二および第三の回路を備
え、第一および第二の回路の入力を共通とし、第三の回
路の入力に外部調整電圧を加え、第一、第二および第三
の回路の出力を共通に接続した一次元写像回路を有し、
前記出力に第一のスイッチと第二のスイッチを直列に接
続し、第ーのスイッチと第二のスイッチ経由で前記出力
を前記入力に帰還するループを備え、第一のスイッチと
第二のスイッチの間に記憶保持手段を備えたカオス発生
装置。 - 【請求項５】 前記記憶保持手段はコンデンサである請
求項４記載のカオス発生装置。 - 【請求項６】 入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路と入力電圧の増大に対して出
力電圧が減少する関係にある第二および第三の回路を備
え、第一および第二の回路の入力を共通とし、第三の回
路の入力に外部調整電圧を加え、第一、第二および第三
の回路の出力を共通に接続した一次元写像回路を有し、
前記一次元写像回路の出力にＡＤ変換器とＤＡ変換器を
直列に接続し、該ＡＤ変換器とＤＡ変換器経由で前記出
力を前記入力へ帰還するループを備えたカオス発主装
置。 - 【請求項７】 入力電圧の増大に対して出力電圧が増大
する関係にある第一の回路と入力電圧の増大に対して出
力電圧が減少する関係にある第二および第三の回路を備
え、第一および第二の回路の入力を共通とし、第三の回
路の入力に外部調整電圧を加え、第一、第二および第三
の回路の出力を共通に接続した一次元写像回路を少なく
とも２回路有し、一の一次元写像回路の出力には第一の
スイッチを接続し、二の一次元写像回路の出力には第二
のスイッチを接続し、一の一次元写像回路の入力には、
二の一次元写像回路に接続する第二のスイッチの出力が
接続し、二の一次元写像回路の入力には、一の一次元写
像回路に接続する第一のスイッチの出力が接続する実質
的にフリップフロップ状に相互帰還接続したカオス発生
装置。 - 【請求項８】 前記入力電圧の増大に対して出力電圧が
増大する関係にある第一の回路をＣＭＯＳソースホロア
とし、前記入力電圧の増大に対して出力電圧が減少する
関係にある第二および第三の回路をＣＭＯＳインバータ
とした請求項４乃至請求項７記載のカオス発生回路。 - 【請求項９】 前記カオス発生装置の第一のスイッチお
よび第二のスイッチをＣＭＯＳ伝送ゲートとした請求項
４乃至８項記載のカオス発生装置。 - 【請求項１０】 第一のＣＭＯＳ演算回路の演算出力を
第二のＣＭＯＳ演算回路で反転した反転出力と、外部入
力が与えられる第三のＣＭＯＳ演算回路の出力とをサン
プルホールド手段経由で第一のＣＭＯＳ演算回路に帰還
するループを備えたカオス発生装置。 - 【請求項１１】 第一のＣＭＯＳ演算回路の演算出力を
第二のＣＭＯＳ演算回路で反転した反転出力と、外部入
力が与えられる第三のＣＭＯＳ演算回路の出力とをサン
プルホールド手段経由で第一のＣＭＯＳ演算回路に帰還
するループを備えたカオス発生装置において、前記サン
プルホールド手段は、第二の外部入力を取り込んで状態
設定させる状態設定回路を有するカオス発生装置。 - 【請求項１２】 第一のＣＭＯＳ演算回路の演算出力を
第二のＣＭＯＳ演算回路で反転した反転出力と、外部入
力が与えられる第三のＣＭＯＳ演算回路の出力とをサン
プルホールド手段経由で第一のＣＭＯＳ演算回路に帰還
するループを備えたカオス発生装置において、前記サン
プルホールド手段の出力を取り込む観察系の少なくとも
一部にビットマップ演算手段を有するカオス発生装置。 - 【請求項１３】 前記第三のＣＭＯＳ演算回路には、デ
ジタル信号として入力する外部入力をアナログ信号に変
換して第三のＣＭＯＳ演算回路に与えるデジタル・アナ
ログ変換手段が付設される請求項１０乃至請求項１２記
載のカオス発生装置。 - 【請求項１４】 前記第一のＣＭＯＳ演算回路と前記第
二のＣＭＯＳ演算回路と前記第三のＣＭＯＳ演算回路の
少なくとも１のＣＭＯＳ演算回路を構成するＭＯＳトラ
ンジスタのチャンネル導伝度が他のＣＭＯＳ演算回路を
構成するＭＯＳトランジスタのチャンネル導伝度とは異
なる請求項１０乃至請求項１３記載のカオス発生装置。 - 【請求項１５】 前記第一のＣＭＯＳ演算回路はＣＭＯ
Ｓソースホロア回路を有し、前記第二のＣＭＯＳ演算回
路はＣＭＯＳインバータ回路を有し、前記第三のＣＭＯ
Ｓ演算回路はＣＭＯＳインバータ回路を有する請求項１
０乃至請求項１４記載のカオス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22237694A JP3361626B2 (ja) | 1993-08-13 | 1994-08-12 | 一次元写像回路およびカオス発生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23261593 | 1993-08-13 | ||
| JP5-232615 | 1993-08-13 | ||
| JP22237694A JP3361626B2 (ja) | 1993-08-13 | 1994-08-12 | 一次元写像回路およびカオス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262159A true JPH07262159A (ja) | 1995-10-13 |
| JP3361626B2 JP3361626B2 (ja) | 2003-01-07 |
Family
ID=26524848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22237694A Expired - Fee Related JP3361626B2 (ja) | 1993-08-13 | 1994-08-12 | 一次元写像回路およびカオス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361626B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286670B2 (en) | 1999-11-09 | 2007-10-23 | Chaoticom, Inc. | Method and apparatus for chaotic opportunistic lossless compression of data |
| KR101417887B1 (ko) * | 2012-12-27 | 2014-07-09 | 인제대학교 산학협력단 | 2중 괘환 방식의 3상 클록 구동 카오스 발진기 |
| WO2015175427A1 (en) * | 2014-05-11 | 2015-11-19 | The Regents Of The University Of California | Self-organized critical cmos circuits and methods for computation and information processing |
| CN110739965A (zh) * | 2019-09-20 | 2020-01-31 | 太原理工大学 | 一种相位噪声非线性放大方法及装置 |
| CN110795063A (zh) * | 2019-09-20 | 2020-02-14 | 太原理工大学 | 一种功耗和速率可调的物理随机数发生方法 |
-
1994
- 1994-08-12 JP JP22237694A patent/JP3361626B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286670B2 (en) | 1999-11-09 | 2007-10-23 | Chaoticom, Inc. | Method and apparatus for chaotic opportunistic lossless compression of data |
| KR101417887B1 (ko) * | 2012-12-27 | 2014-07-09 | 인제대학교 산학협력단 | 2중 괘환 방식의 3상 클록 구동 카오스 발진기 |
| WO2015175427A1 (en) * | 2014-05-11 | 2015-11-19 | The Regents Of The University Of California | Self-organized critical cmos circuits and methods for computation and information processing |
| US10147045B2 (en) | 2014-05-11 | 2018-12-04 | The Regents Of The University Of California | Self-organized critical CMOS circuits and methods for computation and information processing |
| CN110739965A (zh) * | 2019-09-20 | 2020-01-31 | 太原理工大学 | 一种相位噪声非线性放大方法及装置 |
| CN110795063A (zh) * | 2019-09-20 | 2020-02-14 | 太原理工大学 | 一种功耗和速率可调的物理随机数发生方法 |
| CN110795063B (zh) * | 2019-09-20 | 2023-03-21 | 太原理工大学 | 一种功耗和速率可调的物理随机数发生方法 |
| CN110739965B (zh) * | 2019-09-20 | 2023-05-16 | 太原理工大学 | 一种相位噪声非线性放大方法及装置 |
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| Publication number | Publication date |
|---|---|
| JP3361626B2 (ja) | 2003-01-07 |
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