WO2026005287A1 - 표시 장치 및 이를 포함하는 전자 기기 - Google Patents

표시 장치 및 이를 포함하는 전자 기기

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WO2026005287A1
WO2026005287A1 PCT/KR2025/006859 KR2025006859W WO2026005287A1 WO 2026005287 A1 WO2026005287 A1 WO 2026005287A1 KR 2025006859 W KR2025006859 W KR 2025006859W WO 2026005287 A1 WO2026005287 A1 WO 2026005287A1
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wiring
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신동희
손선권
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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    • H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers

Definitions

  • the present invention relates to a display device and an electronic device including the same.
  • the present invention can provide a display device with improved reliability and an electronic device including the same.
  • a display device may include first to third sub-pixels arranged along a first direction, each including a pixel circuit; a light-sensing pixel including a sensor circuit; a data line electrically connected to each of the second and third sub-pixels; a readout line electrically connected to the light-sensing pixel; a horizontal bridge line extending along the first direction; a first vertical bridge line extending in a second direction and arranged in the second sub-pixel; and a second vertical bridge line extending in the second direction and arranged in the third sub-pixel.
  • the second vertical bridge line may be arranged between the readout line and the data line of the third sub-pixel.
  • the second vertical bridge line may include a first sub-electrode and a second sub-electrode arranged to be spaced apart from each other.
  • the first sub-electrode may be electrically connected to the horizontal bridge line.
  • the first sub-electrode and the second sub-electrode may be electrically isolated from each other.
  • the data line, the first vertical bridge line, and the second vertical bridge line may be arranged on the same layer.
  • the display device may further include a reset voltage line electrically connected to the light-sensitive pixel and configured to supply a reset voltage.
  • the reset voltage line may include a first line disposed on the same layer as the data line and the first and second vertical bridge lines and spaced apart from them; a second line disposed below the first line and electrically connected to the first line; and a third line disposed below the second line and electrically connected to the second line.
  • the third wiring may extend in the first direction, the second wiring may extend in the second direction, and the first wiring may extend in the second direction.
  • the reset voltage wiring may form a mesh structure.
  • the display device may further include a first power wire electrically connected to each of the first to third sub-pixels and configured to receive a first driving voltage; a second power wire electrically connected to each of the first to third sub-pixels and configured to receive a second driving voltage; and a third power wire electrically connected to each of the first to third sub-pixels and configured to receive a third driving voltage.
  • the first driving voltage, the second driving voltage, and the third driving voltage may be direct current voltages having a constant voltage level.
  • the second sub-electrode may be electrically connected to at least one of the first power wire, the second power wire, and the third power wire.
  • the second sub-electrode may be electrically connected to the first power wiring.
  • the second sub-electrode may be electrically connected to the second power wiring.
  • the second sub-electrode may be electrically connected to the third power wiring.
  • the light-sensitive pixel may be disposed between the second sub-pixel and the third sub-pixel.
  • the first sub-pixel, the second sub-pixel, and the third sub-pixel may each include a light-emitting element configured to emit light.
  • the light-sensing pixel may include a light-receiving element configured to output a sensing signal corresponding to the light.
  • the first sub-electrode and the second sub-electrode may be electrically separated and arranged in the same row along the second direction.
  • the display device may further include a first via layer including a first via hole disposed on the horizontal bridge line and exposing an area of the horizontal bridge line; a pad electrode disposed on the first via layer and electrically connected to the horizontal bridge line through the first via hole; and a second via layer including a second via hole disposed on the pad electrode and exposing an area of the pad electrode.
  • the second vertical bridge line may be separated into the first sub-electrode overlapping the second via hole and the second sub-electrode not overlapping the second via hole near the second via hole.
  • the display device may further include a substrate; first, second, third, fourth, fifth, sixth, seventh, eighth, and ninth insulating layers sequentially disposed on the substrate; a first conductive layer disposed between the second insulating layer and the third insulating layer; a second conductive layer disposed between the third insulating layer and the fourth insulating layer; a third conductive layer disposed between the fifth insulating layer and the sixth insulating layer; a fourth conductive layer disposed between the sixth insulating layer and the seventh insulating layer; a fifth conductive layer disposed between the seventh insulating layer and the eighth insulating layer; and a sixth conductive layer disposed between the eighth insulating layer and the ninth insulating layer.
  • the fourth conductive layer may include the horizontal bridge line
  • the fifth conductive layer may include the leadout line
  • the sixth conductive layer may include the first and second vertical bridge lines and the data line.
  • a display device may include first to third sub-pixels arranged along a first direction, each including a pixel circuit; a light-sensing pixel including a sensor circuit and disposed between the second sub-pixel and the third sub-pixel; a data line electrically connected to each of the second and third sub-pixels; a readout line electrically connected to the light-sensing pixel; a horizontal bridge line extending along the first direction; a first vertical bridge line extending in a second direction and disposed in the second sub-pixel; a second vertical bridge line extending in the second direction and disposed in the third sub-pixel; and a power line electrically connected to each of the first to third sub-pixels and configured to receive a first driving voltage.
  • the second vertical bridge line may include a first sub-electrode and a second sub-electrode that are disposed to be spaced apart from each other.
  • the first sub-electrode may be electrically connected to the horizontal bridge line, and the second sub-electrode may be electrically connected to the power line.
  • the second vertical bridge line when viewed in a plan view, may be disposed between the readout line and the data line of the third sub-pixel.
  • the second sub-electrode may be a shielding member that prevents coupling capping between the readout line and the data line of the third sub-pixel.
  • An electronic device may include a processor that provides input image data to a display device; and the display device that displays an image based on the input image data.
  • the display device may include a first sub-pixel, a second sub-pixel, and a third sub-pixel arranged along a first direction; a light-sensing pixel arranged between the second sub-pixel and the third sub-pixel; a data line electrically connected to each of the second and third sub-pixels; a readout line electrically connected to the light-sensing pixel; a horizontal bridge line extending along the first direction; a first vertical bridge line extending along a second direction and arranged in the second sub-pixel; and a second vertical bridge line extending along the second direction and arranged in the third sub-pixel.
  • the second vertical bridge line When viewed in a plan view, the second vertical bridge line may be arranged between the readout line and the third data line.
  • the second vertical bridge line may include a first sub-electrode and a second sub-electrode arranged to be spaced apart from each other.
  • the first sub-electrode may be electrically connected to the horizontal bridge line.
  • the display device may further include a power wiring configured to be electrically connected to each of the first to third sub-pixels and to receive a first driving voltage.
  • the first sub-electrode and the second sub-electrode may be electrically separated.
  • the second sub-electrode may be electrically connected to the power wiring.
  • a vertical bridge line may be arranged between a data line and a lead-out line.
  • the vertical bridge line may be disconnected (or a portion of the vertical bridge line may be removed) near a connection point where the horizontal bridge line and the vertical bridge line are electrically connected, thereby separating the vertical bridge line into a first sub-electrode and a second sub-electrode.
  • the second sub-electrode By electrically connecting the second sub-electrode to a power line that receives a voltage having a constant voltage level, the second sub-electrode may be utilized as a shielding member that prevents coupling capping that may occur between the data line and the lead-out line. Accordingly, the reliability of a display device and an electronic device including the same may be improved.
  • FIG. 1 is a schematic block diagram illustrating a display device according to one or more embodiments.
  • FIG. 2 is a schematic block diagram illustrating one or more embodiments of the display device of FIG. 1.
  • FIG. 3 is a schematic plan view illustrating a display device according to one or more embodiments.
  • Figure 4 is a schematic enlarged view showing the EA1 portion of Figure 3.
  • FIG. 5 is a schematic drawing showing an example of the arrangement of pixel circuits and sensor circuits in the display area of the display panel included in the display device of FIG. 2.
  • FIG. 6 is a schematic drawing showing an example of a display area of a display panel included in the display device of FIG. 2.
  • FIG. 7 is a schematic circuit diagram showing an example of a sub-pixel and a light-sensing pixel included in the display area of FIG. 1.
  • FIG. 8 is a schematic cross-sectional view illustrating an area of a display device according to one or more embodiments.
  • Fig. 9 is a schematic cross-sectional view showing the reflection path of light in the display device of Fig. 8.
  • FIG. 10 is a schematic plan view illustrating sub-pixels and light-sensitive pixels according to one or more embodiments.
  • FIG. 11 is a schematic plan view showing only the first, second, fifth, sixth, seventh, eighth, ninth, and eleventh transistors and the configurations included in the first conductive layer in FIG. 10.
  • Fig. 12 is a schematic plan view showing only the components included in the second challenge layer in Fig. 10.
  • FIG. 13 is a schematic plan view showing only the third, fourth, and tenth transistors and the components included in the third conductive layer in FIG. 10.
  • Fig. 14 is a schematic plan view showing only the components included in the fourth challenge layer in Fig. 10.
  • Fig. 15 is a schematic plan view showing only the components included in the fifth challenge layer in Fig. 10.
  • Fig. 16 is a schematic plan view showing only the components included in the 6th challenge layer in Fig. 10.
  • FIG. 17 is a schematic plan view showing only the components included in the fourth conductive layer, fifth conductive layer, and sixth conductive layer in FIG. 10.
  • Figure 18 is a schematic cross-sectional view taken along line I-I' of Figure 17.
  • FIG. 19 is a schematic plan view showing sub-pixels and light-sensitive pixels arranged in first and second pixel rows located in one area of a display area of a display device according to one or more embodiments.
  • FIG. 20 is a schematic diagram showing the connection relationship of some wires in one area of a display area of a display device according to one or more embodiments.
  • FIG. 21 is a schematic plan view showing sub-pixels and light-sensitive pixels arranged in first and second pixel rows located in one area of a display area of a display device according to one or more embodiments.
  • Figure 22 is a schematic enlarged view showing the EA2 portion of Figure 21.
  • Figure 23 is a schematic cross-sectional view taken along line II-II' of Figure 22.
  • FIG. 24 is a schematic plan view showing sub-pixels and light-sensitive pixels arranged in first and second pixel rows located in one area of a display area of a display device according to one or more embodiments.
  • Figure 25 is a schematic enlarged view showing the EA3 portion of Figure 24.
  • FIG. 26 is a schematic block diagram illustrating an electronic device according to one or more embodiments.
  • Figure 27 is a schematic diagram showing an example of the electronic device of Figure 26 implemented as a smartphone.
  • Fig. 28 is a schematic drawing showing an example of the electronic device of Fig. 26 implemented as a tablet PC.
  • first, second, etc. may be used to describe various components, but these components should not be limited by these terms. These terms are used only to distinguish one component from another. For example, without departing from the scope of the present invention, a first component could be referred to as a second component, and similarly, a second component could also be referred to as a first component.
  • the direction in which it is formed is not limited to the upper direction, but also includes the case where it is formed in the side or lower direction.
  • a part such as a layer, film, region, or plate is said to be "under” another part, this includes not only the case where it is “directly below” the other part, but also the case where there is another part in between.
  • the expressions "one or more,” “an,” and “selected” used before a list of elements modify the list of elements as a whole and do not modify individual elements within the list.
  • “one or more of X, Y, and Z,” “one or more of X, Y, or Z,” “one or more selected from the group consisting of X, Y, and Z” can mean X alone, Y alone, Z alone, any combination of two or more of X, Y, and Z (e.g., XYZ, XYY, XZ, YZ, ZZ, etc.), or any variation thereof.
  • the expression “one or more of A and/or B” can include A, B, or A and B.
  • any numerical range disclosed and/or described herein is intended to include all subranges of the same numerical precision subsumed within the stated range.
  • a range "from 1.0 to 10.0" includes all subranges between the stated minimum value of 1.0 and the stated maximum value of 10.0, e.g., a range having a minimum value greater than or equal to 1.0 and a maximum value less than or equal to 10 (e.g., from 2.4 to 7.6).
  • Every maximum numerical limitation set forth herein includes every lower numerical limitation subsumed within that range, and every minimum numerical limitation set forth herein includes every upper numerical limitation subsumed within that range. Accordingly, Applicants reserve the right to amend this specification (including the claims) to expressly recite all subranges subsumed within the ranges expressly recited herein.
  • FIG. 1 is a schematic block diagram illustrating a display device (DD) according to one or more embodiments.
  • a display device (DD) may include a display panel (100) and a driving circuit (200).
  • the driving circuit (200) may include a panel driving unit (210) and a sensor driving unit (220).
  • the display device (DD) may be implemented as a self-luminous display device including a plurality of self-luminous elements.
  • the display device (DD) may be an organic light-emitting display device including an organic light-emitting element.
  • the present invention is not limited thereto, and the display device (DD) may also be implemented as a display device including an inorganic light-emitting element, a display device including light-emitting elements composed of a composite of inorganic and/or organic materials, a display device displaying an image using quantum dots, etc.
  • the display device (DD) may be a flat display device, a flexible display device, a curved display device, a foldable display device, a bendable display device, and/or a rollable display device.
  • the display device (DD) may be applied to a transparent display device, a head-mounted display device, and/or a wearable display device.
  • the display panel (100) may include a display area (DA) and a non-display area (NDA).
  • the display area (DA) may be an area in which a sub-pixel (SPX) (or pixel) is provided.
  • the sub-pixel (SPX) may include at least one light-emitting element.
  • the light-emitting element may include a light-emitting layer (for example, an organic light-emitting layer). A portion that is emitted by the light-emitting element may be defined as a light-emitting area.
  • the display device (DD) may display an image in the display area (DA) by driving the sub-pixel (SPX) in response to image data.
  • the non-display area may be an area provided around the display area (DA) or at the edge of the display area (DA). In one or more embodiments, the non-display area (NDA) may comprehensively refer to an area remaining on the display panel (100) excluding the display area (DA).
  • the non-display area (NDA) may include a wiring area, a pad area, and/or various dummy areas.
  • the display area (DA) may include a photosensitive pixel (PSR).
  • PSD photosensitive pixel
  • the photosensitive pixel (PSR) may be referred to as a photosensor.
  • the photosensitive pixel (PSR) may include a photodetector including a photodetector layer. Within the display area (DA), the photodetector layer of the photodetector may be spaced apart from the light-emitting layer of the light-emitting element.
  • a plurality of light-sensing pixels may be spaced apart from each other and distributed throughout the entire display area (DA). However, this is not limited thereto, and only a portion of the display area (DA) may be set as a suitable sensing area (e.g., a predetermined sensing area), and light-sensing pixels (PSR) may be provided in the corresponding sensing area. In addition, light-sensing pixels (PSR) may also be provided in at least a portion of the non-display area (NDA).
  • NDA non-display area
  • a photosensitive pixel can detect light emitted from a light source (e.g., a light emitting element of a sub-pixel (SPX)) that is reflected by an external object (e.g., a user's finger). For example, a user's fingerprint can be detected through the photosensitive pixel (PSR).
  • a light source e.g., a light emitting element of a sub-pixel (SPX)
  • SPX sub-pixel
  • a user's finger e.g., a user's finger
  • a user's fingerprint can be detected through the photosensitive pixel (PSR).
  • the photosensitive pixel (PSR) is described below as being used for fingerprint detection as an example, in various one or more embodiments, the photosensitive pixel (PSR) can detect various biometric information such as an iris, vein, etc.
  • the driving circuit (200) may include a panel driving unit (210) and a sensor driving unit (220).
  • the panel driving unit (210) and the sensor driving unit (220) may be implemented as independent integrated circuits (ICs).
  • the driving circuit (200) may be implemented as a single integrated circuit.
  • at least a portion of the sensor driving unit (220) may be included in the panel driving unit (210) or may operate in conjunction with the panel driving unit (210).
  • the panel driver (210) can scan the sub-pixels (SPX) of the display area (DA) and supply a data signal corresponding to image data (or image) to the sub-pixels (SPX).
  • the display panel (100) can display an image corresponding to the data signal.
  • the panel driver (210) can supply a driving signal for light sensing (e.g., fingerprint sensing) to the sub-pixel (SPX).
  • This driving signal can be provided to cause the sub-pixel (SPX) to emit light and act as a light source for the light-sensing pixel (PSR).
  • the panel driver (210) can also supply the driving signal for light sensing and/or other driving signals to the light-sensing pixel (PSR).
  • the driving signals for light sensing can be supplied to the light-sensing pixel (PSR) by the sensor driver (220).
  • the sensor driving unit (220) can detect biometric information, such as a user's fingerprint, based on a detection signal received from a photosensitive pixel (PSR). According to one or more embodiments, the sensor driving unit (220) may also supply the driving signals to the photosensitive pixel (PSR) and/or the sub-pixel (SPX).
  • biometric information such as a user's fingerprint
  • SPDR photosensitive pixel
  • SPX sub-pixel
  • the panel driver (210) provides a readout control signal (RCS, see FIG. 2) to the sensor driver (220), and the sensor driver (220) can read out (or sample) a detection signal in conjunction with the panel driver (210) based on the readout control signal (RCS).
  • the sensor driver (220) can read out or sample the detection signal in units of at least one pixel row (or horizontal line) in response to the readout control signal (RCS).
  • FIG. 2 is a schematic block diagram illustrating one or more embodiments of the display device (DD) of FIG. 1.
  • the display device (DD) may include a display panel (100) and a driving unit (200).
  • the display panel (100) may include signal lines, sub-pixels (SPX), and photo-sensing pixels (PSR).
  • the signal lines may include scan lines (S1 to Sn), data lines (D1 to Dm), readout lines (RX1 to RXo), and a reset line (RSTL) (or reset control line).
  • n, m, and o may each be a natural number.
  • the sub-pixel (SPX) may be arranged or positioned in an area (e.g., a pixel area) defined by scan lines (S1 to Sn) and data lines (D1 to Dm).
  • the photo-sensing pixel (PSR) may be arranged or positioned in an area defined by scan lines (S1 to Sn) and readout lines (RX1 to RXo).
  • the sub-pixel (SPX) and the photo-sensing pixel (PSR) may be arranged in a two-dimensional array in the display area (DA) of the display panel (100), but are not limited thereto.
  • the sub-pixel (SPX) can be electrically connected to at least one of the scan lines (S1 to Sn) and at least one of the data lines (D1 to Dm).
  • the photo-sensing pixel (PSR) can be electrically connected to one of the scan lines (S1 to Sn), one of the readout lines (RX1 to RXo), and a reset line (RSTL).
  • the connection configuration between the sub-pixel (SPX), the photo-sensing pixel (PSR), and the signal lines will be described later with reference to FIG. 7.
  • the display panel (100) may be provided with power voltages (VDD, VSS, VRST, VCOM) required for driving sub-pixels (SPX) and light-sensing pixels (PSR).
  • the power voltages (VDD, VSS, VRST, VCOM) may be supplied from a power supply unit.
  • the power supply unit may be implemented as a power management integrated circuit (PMIC).
  • the driving circuit (200) may include a scan driving unit (211), a data driving unit (212), a control unit (213), a reset circuit (221), and a readout circuit (222).
  • the scan driving unit (211), the data driving unit (212), and the control unit (213) may be included in the panel driving unit (210)
  • the reset circuit (221) and the readout circuit (222) may be included in the sensor driving unit (220), but are not limited thereto.
  • the reset circuit (221) may also be included in the panel driving unit (210).
  • the scan driver (211) can be electrically connected to the sub-pixel (SPX) and the light-sensing pixel (PSR) through the scan lines (S1 to Sn).
  • the scan driver (211) can generate scan signals based on a scan control signal (SCS) and supply the scan signals to the scan lines (S1 to Sn).
  • the scan control signal (SCS) includes a start signal, a clock signal, etc., and can be provided to the scan driver (211) from the control unit (213).
  • the scan driver (211) can be implemented as a shift register that sequentially shifts a pulse-type start signal using clock signals to generate and output the scan lines (S1 to Sn).
  • the scan driver (211) can selectively drive the sub-pixel (SPX) and the light-sensing pixel (PSR) while scanning the display panel (100).
  • the scan driver (211) may be formed together with the sub-pixel (SPX) of the display panel (100), but is not limited thereto. According to one or more embodiments, the scan driver (211) may also be implemented as an integrated circuit (IC).
  • IC integrated circuit
  • the sub-pixel (SPX) selectively driven by the scan driver (211) can emit light with a brightness corresponding to a data signal provided to a corresponding data line among the data lines (D1 to Dm).
  • the photo-sensing pixel (PSR) selectively driven by the scan driver (211) can output an electrical signal (e.g., a detection signal) corresponding to the detected light to the corresponding readout line.
  • the sub-pixel (SPX) selectively driven through the ith scan line (Si) can emit light with a brightness corresponding to the data signal supplied to the jth data line (Dj) (where i and j are natural numbers).
  • the photo-sensing pixel (PSR) selectively driven through the ith scan line (Si) can output an electrical signal corresponding to the detected light to the kth readout line (RXk) (where k is a natural number).
  • the data driving unit (212) can generate a data signal (or data voltage) based on image data (DATA2) and a data control signal (DCS) provided from the control unit (213), and supply the data signal to the display panel (100) (or sub-pixel (SPX)) through the data lines (D1 to Dm).
  • the data control signal (DCS) is a signal that controls the operation of the data driving unit (212) and can include a horizontal start signal, a data clock signal, etc.
  • the data driving unit (212) can include a shift register that generates a sampling signal by shifting the horizontal start signal in synchronization with the data clock signal, a latch that latches image data (DATA2) in response to the sampling signal, a digital-to-analog converter (or decoder) that converts the latched image data (e.g., data in digital form) into a data signal in analog form, and a buffer (or amplifier) that outputs the data signal to a corresponding data line (e.g., the j-th data line (Dj)).
  • a shift register that generates a sampling signal by shifting the horizontal start signal in synchronization with the data clock signal
  • DATA2 latch that latches image data (DATA2) in response to the sampling signal
  • a digital-to-analog converter or decoder
  • Dj j-th data line
  • the control unit (213) may receive input image data (DATA1) and a control signal (CS) from an external device (e.g., a graphics processor, an application processor, a first processor), generate a scan control signal (SCS) and a data control signal (DCS) based on the control signal (CS), and convert the input image data (DATA1) to generate image data (DATA2).
  • the control signal (CS) may include a vertical synchronization signal, a horizontal synchronization signal, a reference clock signal, etc.
  • the vertical synchronization signal may indicate the start of frame data (i.e., data corresponding to a frame section in which one frame image is displayed), and the horizontal synchronization signal may indicate the start of a data row (i.e., one data row among a plurality of data rows included in the frame data).
  • the control unit (213) may convert the input image data (DATA1) into image data (DATA2) having a format that matches the pixel arrangement in the display panel (100).
  • control unit (213) can generate a reset control signal and a readout control signal (RCS) based on the control signal (CS).
  • RCS readout control signal
  • the reset circuit (221) can be commonly connected to all light-sensing pixels (PSR) provided in the display panel (100) through one reset line (RSTL).
  • the reset circuit (221) can simultaneously supply a reset signal (RST) to all light-sensing pixels (PSR) in response to a reset control signal. Since the reset signal (RST) is simultaneously supplied to all light-sensing pixels (PSR), the reset signal (RST) can be referred to as a global reset signal.
  • the readout circuit (222) receives a detection signal from a photosensitive pixel (PSR) through readout lines (RX to RXo) and can perform signal processing on the detection signal.
  • PSR photosensitive pixel
  • the readout circuit (222) can perform a correlated double sampling (CDS) operation to remove noise from a detection signal provided from a photosensitive pixel (PSR).
  • CDS correlated double sampling
  • the timing of the correlated double sampling operation of the readout circuit (222) can be determined by a readout control signal (RCS).
  • RCS readout control signal
  • the readout circuit (222) can convert an analog detection signal into a digital signal (or digital value).
  • a configuration for the correlated double sampling and analog-to-digital conversion is provided for each of the readout lines (RX1 to RXo), and the readout circuit (222) can process the detection signals provided from the readout lines (RX1 to RXo) in parallel.
  • the processed detection signals i.e., the read-out detection signals
  • an external device e.g., an application processor
  • biometric authentication e.g., fingerprint authentication, etc.
  • the read-out detection signals are supplied to the control unit (213), and the control unit (213) can also perform biometric authentication.
  • FIG. 3 is a schematic plan view showing a display device (DD) according to one or more embodiments
  • FIG. 4 is a schematic enlarged view showing a portion EA1 of FIG. 3.
  • the display device (DD) (or display panel (100)) may include a substrate (SUB) in which a display area (DA) and a non-display area (NDA) are defined.
  • the display device (DD) may be provided in various shapes, for example, but is not limited to, a rectangular plate having two pairs of sides that are parallel to each other.
  • the substrate (SUB) may be capable of transmitting light by including a transparent insulating material.
  • the substrate (SUB) may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of a glass substrate, a quartz substrate, a glass ceramic substrate, and/or a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymeric organic material and/or a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, cellulose triacetate, and/or cellulose acetate propionate.
  • the display area (DA) may include a first area (DA) and a second area (DA2).
  • the display area (DA) may include a second area (DA2) located in the center and first areas (DA1) positioned on both sides of the second area (DA2).
  • the first area (DA1) may be an area located in the outer direction rather than the center direction of the display panel (100) with the second area (DA2) as the center, but is not limited thereto.
  • Sub-pixels may be arranged in each of the first area (DA1) and the second area (DA2).
  • the display device (DD) can display an image in the first area (DA1) and the second area (DA2) and detect a user's fingerprint, etc. by selectively driving a sub-pixel (SPX) and a photosensitive pixel (PSR) in response to input image data.
  • SPX sub-pixel
  • PSR photosensitive pixel
  • the non-display area may include a fan-out area (FTA) and a pad area (PDA).
  • FTA fan-out area
  • PDA pad area
  • the pad area (PDA) may be located closest to the edge of the non-display area (NDA).
  • a fan-out area may be positioned adjacent to a display panel (DA) in a non-display area (NDA).
  • the fan-out area may be a region of the non-display area (NDA) located between a pad area (PDA) and a display area (DA).
  • the non-display area may include an anti-static circuit region in which an anti-static circuit is positioned to prevent static electricity generation and is electrically connected to signal lines located in the display area (DA).
  • a wiring part (LP) can be located in the fan-out area (FTA), and a pad part (PDP) can be located in the pad area (PDA).
  • the wiring unit (LP) can be electrically connected to the sub-pixels (SPX) and/or the light-sensing pixels (PSR) and transmit a suitable signal (e.g., a predetermined signal) applied from the driver unit (see “200” in FIG. 1) to the signal lines.
  • the wiring unit (LP) can include fan-out lines that electrically connect the driver unit (200) and the sub-pixels (SPX) and/or the light-sensing pixels (PSR) in the fan-out area (FTA).
  • the wiring portion (LP) may be located in a central portion of a fan-out area (FTA) corresponding to a second area (DA2) of the display area (DA).
  • the wiring portion (LP) may include a first wiring portion (LP1) and a second wiring portion (LP2).
  • the first wiring portion (LP1) may be electrically connected to data lines (D5, D6, D7, and Dk) located in the second area (DA2) of the display area (DA) through a first contact hole (CH1).
  • the second wiring portion (LP2) may be electrically connected to data lines (D1, D2, D3, and D4) located in the first area (DA1) of the display area (DA) through a second contact hole (CH2) and bridge lines (BRL).
  • Signal lines to which various signals are applied may be arranged in the first area (DA1) and the second area (DA2).
  • data lines (D1 to Dk) to which data signals for controlling brightness in each sub-pixel (SPX) are applied may be arranged in the first area (DA1) and the second area (DA2).
  • various signal lines such as power lines and scan lines may be arranged in the first area (DA1) and the second area (DA2).
  • the data lines (D1 to Dk) may extend along the second direction (DR2) in the display area (DA).
  • the first to fourth data lines (D1 to D4) may be positioned in the first area (DA1) adjacent to one side (e.g., the left side) of the second area (DA2).
  • four data lines may be positioned in the first area (DA1) adjacent to the other side (e.g., the right side) of the second area (DA2).
  • four data lines are illustrated as being positioned in the first area (DA1), but the present invention is not limited thereto.
  • Each of the fifth to kth data lines (D5 to Dk) located in the second area (DA2) may be electrically connected to the first wiring (LP1).
  • each of the fifth data line (D5), the sixth data line (D6), and the seventh data line (D7) may be electrically connected to the corresponding first wiring (LP1) through the first contact hole (CH1).
  • the first to fourth data lines (D1 to D4) located in the first area (DA1) may be electrically connected to a bridge line (BRL).
  • the bridge line (BRL) may be arranged to pass through the display area (DA) bypassing a portion of the display area (DA) adjacent to the non-display area (NDA).
  • a first data line (D1) may be electrically connected to a first bridge line (BRL1)
  • a second data line (D2) may be electrically connected to a second bridge line (BRL2)
  • a third data line (D3) may be electrically connected to a third bridge line (BRL3)
  • a fourth data line (D4) may be electrically connected to a fourth bridge line (BRL4).
  • Each of the first to fourth bridge lines may extend from the second area (DA2) to the first area (DA1).
  • each of the first to fourth bridge lines may be routed from the central portion (or inner side) of the display area (DA) to the edge (or outer side) of the display area (DA).
  • Each of the first to fourth bridge lines may be electrically connected to the first to fourth data lines (D1 to D4) through a via hole (VIH) and may be electrically connected to a corresponding second wiring (LP2) through a second contact hole (CH2).
  • the second bridge line (BRL2) may have one end electrically connected to the second wiring (LP2) through the second contact hole (CH2), and the other end electrically connected to the second data line (D2) through the via hole (VIH).
  • the third bridge line (BRL3) may have one end electrically connected to the second wiring (LP2) through the second contact hole (CH2), and the other end electrically connected to the third data line (D3) through the via hole (VIH).
  • the fourth bridge line (BRL4) may have one end electrically connected to the second wiring (LP2) through the second contact hole (CH2), and the other end electrically connected to the fourth data line (D4) through the via hole (VIH).
  • the second to fourth bridge lines (BRL2 to BRL4) may each have one end electrically connected to the second wiring (LP2) through the second contact hole (CH2) between the second display area (DA2) and the non-display area (NDA), and the other end electrically connected to the second to fourth data lines (D2 to D4) through the via hole (VIH) in the first area (DA1). That is, the second to fourth bridge lines (BRL2 to BRL4) may each receive an input signal (e.g., a data signal) from the second wiring (LP2) and transmit the same to the second to fourth data lines (D2 to D4), respectively.
  • the second to fourth bridge lines (BRL2 to BRL4) may be arranged on the same layer as the second wiring (LP2) or may be arranged on a different layer.
  • the fifth to seventh data lines (D5 to D7) of FIG. 4 may be arranged in the same layer, or some may be arranged in different layers.
  • the fifth to seventh data lines (D5 to D7) may be arranged alternately in different layers.
  • the area of the non-display area (NDA) outside the display area (DA) can be effectively reduced.
  • FIG. 5 is a schematic drawing showing an example of the arrangement of pixel circuits and sensor circuits in a display area of a display panel included in the display device of FIG. 2
  • FIG. 6 is a schematic drawing showing an example of the display area of a display panel included in the display device of FIG. 2.
  • sub-pixels SPX1 to SPX4 and a plurality of light detection sensors (PSR1 to PSR4) may be arranged in a display area (DA) of a display panel (100).
  • the display area (DA) can be divided into pixel rows (R1 to R4).
  • Each of the pixel rows (R1 to R4) extends in a first direction (DR1) and can be arranged along a second direction (DR2).
  • Each of the pixel rows (R1 to R4) can include sub-pixels (SPX1 to SPX4).
  • Each of the sub-pixels (SPX1 to SPX4) can include one of the pixel circuits (PXC11 to PXC48) and one of the light-emitting elements (LED1 to LED4).
  • the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3) can emit light of a first color, light of a second color, and light of a third color, respectively.
  • the light of the first color, light of the second color, and light of the third color can be lights of different colors.
  • Each of the light of the first color, light of the second color, and light of the third color can be one of red light, green light, and/or blue light.
  • a first light-emitting element (LED1) emitting light of a first color may be positioned in a first sub-pixel (SPX1)
  • a second light-emitting element (LED2) emitting light of a second color may be positioned in a second sub-pixel (SPX2)
  • a third light-emitting element (LED3) emitting light of a third color may be positioned in a third sub-pixel (SPX3)
  • a fourth light-emitting element (LED4) emitting light of a second color may be positioned in a fourth sub-pixel (SPX4).
  • the second light-emitting element (LED2) and the fourth light-emitting element (LED4) may emit light of the same color.
  • each of the light-emitting elements can be understood as a light-emitting region corresponding to a light-emitting layer.
  • this is for convenience of explanation, and the color of the light emitted by each of the light-emitting elements (LED1 to LED4), the position, area, shape, etc. of each of the light-emitting elements (LED1 to LED4) are not limited thereto.
  • each of the odd-numbered pixel rows including the first pixel row (R1) (or the first horizontal line) and the third pixel row (R3) (or the third horizontal line) may have sub-pixels (SPX1 to SPX4) arranged in the order of a first sub-pixel (SPX1) emitting red light, a second sub-pixel (SPX2) emitting green light, a third sub-pixel (SPX3) emitting blue light, and a fourth sub-pixel (SPX4) emitting green light, with respect to the first direction (DR1).
  • SPX1 to SPX4 sub-pixels
  • the sub-pixels (SPX1 to SPX4) may be arranged in the order of the third sub-pixel (SPX3), the fourth sub-pixel (SPX4), the first sub-pixel (SPX1), and the second sub-pixel (SPX2) with respect to the first direction (DR1).
  • the first sub-pixel (SPX1) and the second sub-pixel (SPX2) may constitute a first sub-pixel unit (SPU1)
  • the third sub-pixel (SPX3) and the fourth sub-pixel (SPX4) may constitute a second sub-pixel unit (SPU2).
  • the first sub-pixel unit (SPU1) and the second sub-pixel unit (SPU2) may be arranged alternately, and in even-numbered pixel rows (R2, R4), the second sub-pixel unit (SPU2) and the first sub-pixel unit (SPU1) may be arranged alternately, as opposed to the odd-numbered pixel rows (R1, R3).
  • first and second adjacent sub-pixel units constitute one pixel unit (PU).
  • FIG. 6 shows a pixel unit (PU) of each of the first pixel row (R1) and the second pixel row (R2).
  • the present invention is not limited thereto, and the arrangement of the sub-pixels (SPX1 to SPX4) may be variously changed.
  • pixel circuits (PXC11 to PXC18) corresponding to the sub-pixels (SPX1 to SPX4) of the first pixel row (R1) may be arranged along the first direction (DR1).
  • pixel circuits (PXC21 to PXC28) corresponding to the sub-pixels (SPX1 to SPX4) of the second pixel row (R2) may be arranged along the first direction (DR1).
  • pixel circuits (PXC31 to PXC38) corresponding to the sub-pixels (SPX1 to SPX4) of the third pixel row (R3) may be arranged along the first direction (DR1).
  • pixel circuits (PXC41 to PXC48) corresponding to each of the sub-pixels (SPX1 to SPX4) of the fourth pixel row (R4) can be arranged along the first direction (DR1).
  • the first, second, third, and fourth pixel circuits (PXC11, PXC12, PXC13, PXC14) of the first pixel row (R1) may be included in one pixel unit (PU), and the fifth, sixth, seventh, and eighth pixel circuits (PXC15, PXC16, PXC17, PXC18) of the first pixel row (R1) may be included in another unit (PU).
  • the first to fourth pixel circuits (PXC21 to PXC24) of the second pixel row (R2), the fifth to eighth pixel circuits (PXC25 to PXC28) of the second pixel row (R2), the first to fourth pixel circuits (PXC31 to PXC34) of the third pixel row (R3), the fifth to eighth pixel circuits (PXC35 to PXC38) of the third pixel row (R3), the first to fourth pixel circuits (PXC41 to PXC44) of the fourth pixel row (R4), and the fifth to eighth pixel circuits (PXC45 to PXC48) of the fourth pixel row (R4) may also be included in different pixel units (PUs).
  • each of the pixel rows may include light-receiving elements (LRD1 to LRD4).
  • the light-receiving elements (LRD1 to LRD4) may be understood as light-receiving areas corresponding to light-receiving layers, respectively. However, this is for convenience of explanation, and the positions, areas, shapes, etc. of the light-receiving elements (LRD1 to LRD4) may be variously changed.
  • the light-receiving elements (LRD1, LRD2) of the first pixel row (R1) may overlap with at least some of the pixel circuits (PXC11 to PXC14) of the first pixel row (R1) and the sensor circuits (SC11, SC12) of the first pixel row (R1), respectively.
  • the light-receiving elements (LRD3, LRD4) of the second pixel row (R2) may overlap with at least some of the pixel circuits (PXC21 to PXC24) of the second pixel row (R2) and the sensor circuits (SC21, SC22) of the second pixel row (R2), respectively.
  • the first light-receiving element (LRD1) may overlap at least a portion of the first sensor circuit (SC11) of the first pixel row (R1), and the third light-receiving element (LRD3) may overlap at least a portion of the first sensor circuit (SC21) of the second pixel row (R2).
  • the second light-receiving element (LRD2) may overlap at least a portion of the second sensor circuit (SC12) of the first pixel row (R1)
  • the fourth light-receiving element (LRD4) may overlap at least a portion of the second sensor circuit (SC22) of the second pixel row (R2).
  • the light-receiving elements may be formed within the display area (DA) in the same arrangement as shown in FIG. 6, but are not limited thereto.
  • the sensor circuits (SC11 to SC44) may be electrically connected to corresponding photodetectors.
  • the first sensor circuit (SC11) of the first pixel row (R1) may be electrically connected to the first photodetector (LRD1) to form a first photodetector pixel (PSR1). That is, the first sensor circuit (SC11) and the first photodetector (LRD1) may form the first photodetector pixel (PSR1).
  • the second sensor circuit (SC12) of the first pixel row (R1) may be electrically connected to the second photodetector (LRD2) to form a second photodetector pixel (PSR2).
  • the second sensor circuit (SC12) and the second photodetector (LRD2) may form the second photodetector pixel (PSR2).
  • the first sensor circuit (SC21) of the second pixel row (R2) may be electrically connected to the third light-receiving element (LRD3) to form a third light-sensing pixel (PSR3). That is, the first sensor circuit (SC21) and the third light-receiving element (LRD3) may form the third light-sensing pixel (PSR3).
  • the second sensor circuit (SC22) of the second pixel row (R2) may be electrically connected to the fourth light-receiving element (LRD4) to form a fourth light-sensing pixel (PSR4).
  • the second sensor circuit (SC22) and the fourth light-receiving element (LRD4) may form the fourth light-sensing pixel (PSR4).
  • the present invention is not limited thereto, and according to one or more embodiments, only some of the sensor circuits (SC11 to SC44) may be provided, and the some may be connected to a plurality of light-receiving elements.
  • the first sensor circuit (SC11) of the first pixel row (R1) may be arranged between the first sub-pixel unit (SPU1) and the second sub-pixel unit (SPU2) included in the pixel unit (PU).
  • the first and second pixel circuits (PXC11, PXC12) of the first pixel row (R1) may be included in the first sub-pixel unit (SPU1)
  • the third and fourth pixel circuits (PXC13, PXC14) of the first pixel row (R1) may be included in the second sub-pixel unit (SPU2).
  • at least two pixel circuits (for example, PXC13, PXC14) may be arranged between the first sensor circuit (SC11) and the second sensor circuit (SC12) that are adjacent to each other in the first pixel row (R1).
  • the second sensor circuit (SC12) of the first pixel row (R1), the first sensor circuit (SC21) of the second pixel row (R2), and the second sensor circuit (SC22) of the second pixel row (R2) may be arranged between the first sub-pixel unit (SPU1) and the second sub-pixel unit (SPU2), similarly to the first sensor circuit (SC11) of the first pixel row (R1).
  • Fig. 7 is a schematic circuit diagram showing an example of a sub-pixel (SPX) and a light-sensing pixel (PSR) included in the display area of Fig. 1.
  • Fig. 7 illustrates a sub-pixel (SPX) located on the i-th horizontal line (or i-th pixel row) and connected to the j-th data line (Dj).
  • the sub-pixel (SPX) and the light-sensing pixel (PSR) can be arranged in the i-th horizontal line.
  • a sub-pixel may include a light-emitting element (LED) and a pixel circuit (PXC).
  • the pixel circuit (PXC) may include first, second, third, fourth, fifth, sixth, seventh, and eighth transistors (T1, T2, T3, T4, T5, T6, T7, and T8), a storage capacitor (Cst), and a boost capacitor (Cbst).
  • a first transistor (T1) (or driving transistor) may be electrically connected between a first power wire (PL1) and a first electrode (or anode electrode) of a light-emitting element (LED).
  • the first transistor (T1) may include a gate electrode electrically connected to a first node (N1).
  • the first transistor (T1) may control an amount of current (or driving current) flowing from the first power wire (PL1) to the electrode (EP) (or power wire) via the light-emitting element (LED) based on a voltage of the first node (N1).
  • a first power voltage (VDD) is supplied to the first power wire (PL1)
  • a second power voltage (VSS) is supplied to the electrode (EP)
  • the first power voltage (VDD) may be set to a voltage higher than the second power voltage (VSS).
  • the second transistor (T2) may be electrically connected between the j-th data line (Dj) and the second node (N2).
  • the gate electrode of the second transistor (T2) may be connected to the 1i-th scan line (S1i) (or the first scan line).
  • the second transistor (T2) may be turned on when the first scan signal (GW[i]) (e.g., the first scan signal having a low level) is supplied to the 1i-th scan line (S1i), thereby electrically connecting the j-th data line (Dj) and the second node (N2).
  • the second transistor (T2) may transmit the data signal of the j-th data line (Dj) to the second node (N2) in response to the first scan signal (GW[i]).
  • a third transistor (T3) may be electrically connected between a first node (N1) and a third node (N3).
  • a gate electrode of the third transistor (T3) may be electrically connected to a 4i scan line (S4i) (or a third scan line).
  • the third transistor (T3) may be turned on when a fourth scan signal (GC[i]) is supplied to the 4i scan line (S4i).
  • the fourth transistor (T4) may be electrically connected between the first node (N1) and the second power line (PL2).
  • the gate electrode of the fourth transistor (T4) may be electrically connected to the secondi scan line (S2i) (or the second scan line).
  • a first initialization power voltage (Vint1) may be provided to the second power line (PL2).
  • the fourth transistor (T4) may be turned on by the second scan signal (GI[i]) supplied to the secondi scan line (S2i).
  • the first initialization power voltage (Vint1) may be supplied to the first node (N1) (i.e., the gate electrode of the first transistor (T1)).
  • the fifth transistor (T5) may be electrically connected between the first power line (PL1) and the second node (N2).
  • a gate electrode of the fifth transistor (T5) may be electrically connected to the ith light emission control line (Ei).
  • a sixth transistor (T6) may be electrically connected between the third node (N3) and a light emitting element (LED) (or a fourth node (N4)).
  • a gate electrode of the sixth transistor (T6) may be electrically connected to the ith light emission control line (Ei).
  • the fifth transistor (T5) and the sixth transistor (T6) may be turned off when a light emission control signal (EM[i]) (for example, a high-level light emission control signal (EM[i])) is supplied to the ith light emission control line (Ei), and may be turned on when a low-level light emission control signal (EM[i]) is supplied to the ith light emission control line (Ei).
  • EM[i] light emission control signal
  • EM[i] for example, a high-level light emission control signal (EM[i])
  • the seventh transistor (T7) may be electrically connected between a first electrode (i.e., a fourth node (N4)) of a light emitting element (LED) and a third power line (PL3).
  • a gate electrode of the seventh transistor (T7) may be electrically connected to a third i scan line (S3i).
  • a second initialization power voltage (Vint2) may be supplied to the third power line (PL3).
  • the second initialization power voltage (Vint2) may be different from the first initialization power voltage (Vint1).
  • the seventh transistor (T7) may be turned on by a third scan signal (GB[i]) supplied to the third i scan line (S3i) to supply the second initialization power voltage (Vint2) to the first electrode of the light emitting element (LED).
  • the eighth transistor (T8) may be electrically connected between the second node (N2) and the fourth power line (PL4).
  • the gate electrode of the eighth transistor (T8) may be electrically connected to the third i scan line (S3i).
  • a bias voltage (VOBS) may be supplied to the fourth power line (PL4).
  • the eighth transistor (T8) may be turned on by the third scan signal (GB[i]) supplied to the third i scan line (S3i) to supply the bias voltage (VOBS) to the second node (N2).
  • a storage capacitor (Cst) may be connected or formed between the first power wire (PL1) and the first node (N1).
  • a boost capacitor (Cbst) (or capacitor) may be connected or formed between the gate electrode of the second transistor (T2) and the gate electrode of the first transistor (T1) (e.g., the first node (N1)).
  • a photosensitive pixel may include a sensor circuit (SC) and a light receiving element (LRD).
  • the sensor circuit (SC) may include ninth, tenth, and eleventh transistors (T9, T10, T11).
  • the ninth and eleventh transistors (T9, T11) can be connected in series between the sixth power wiring (PL6) and the kth readout line (RXk) (where k is a natural number).
  • the ninth transistor (T9) (or the first sensor transistor) may be electrically connected between the sixth power line (PL6) and the eleventh transistor (T11).
  • a gate electrode of the ninth transistor (T9) may be electrically connected to a fifth node (N5) (or sensor node).
  • the ninth transistor (T9) may control a current flowing from the sixth power line (PL6) to the kth readout line (RXk) through the eleventh transistor (T11) in response to a voltage of the fifth node (N5).
  • a common voltage (VCOM) may be supplied to the sixth power line (PL6).
  • the sixth power wire (PL6) is electrically connected to or formed integrally with the third power wire (PL3), and the common voltage (VCOM) applied to the sixth power wire (PL6) may be equal to, but not limited to, the second initialization power voltage (Vint2). According to one or more other embodiments, the sixth power wire (PL6) is electrically connected to or formed integrally with the second power wire (PL2), and the common voltage (VCOM) applied to the sixth power wire (PL6) may be equal to the first initialization power voltage (Vint1).
  • An eleventh transistor (T11) (“second sensor transistor” or “switching transistor”) may be electrically connected between the ninth transistor (T9) and the k-th readout line (RXk).
  • a gate electrode of the eleventh transistor (T11) may be connected to the 1i scan line (S1i). That is, the gate electrode of the eleventh transistor (T11) and the gate electrode of the second transistor (T2) may share the 1i scan line (S1i).
  • the tenth transistor (T10) (or the third sensor transistor) may be electrically connected between the fifth power line (PL5) (or the reference power line) and the fifth node (N5).
  • the gate electrode of the tenth transistor (T10) may be electrically connected to the reset line (RSTL).
  • a reset voltage (VRST) may be supplied to the fifth power line (PL5).
  • the reset voltage (VRST) may be a DC voltage having a constant level.
  • the reset voltage (VRST) may be about -7 V, but is not limited thereto.
  • At least one light-receiving element can be electrically connected between the fifth node (N5) and the electrode (EP) to which the second power voltage (VSS) is applied.
  • a light-receiving device can generate a charge (or current) based on incident light. That is, the light-receiving device (LRD) can perform the function of photoelectric conversion.
  • the light-receiving device (LRD) can be implemented as a photodiode.
  • a reset voltage (VRST) can be supplied to the fifth node (N5).
  • the voltage of the fifth node (N5) can be reset by the reset voltage (VRST).
  • the light-receiving element (LRD) can perform a photoelectric conversion function.
  • the voltage of the fifth node (N5) may change depending on the operation of the light-receiving element (LRD).
  • the voltage of the fifth node (N5) (or the charge or current generated in the light-receiving element (LRD)) may change depending on the intensity of light incident on the light-receiving element (LRD) and the time for which the light is incident (or the time for which the light-receiving element (LRD) is exposed to light).
  • each of the pixel circuit (PXC) and the sensor circuit (SC) may include a P-type transistor and an N-type transistor.
  • the third transistor (T3), the fourth transistor (T4), and the tenth transistor (T10) may be formed as oxide semiconductor transistors including an oxide semiconductor (or a second type semiconductor).
  • the third transistor (T3), the fourth transistor (T4), and the tenth transistor (T10) may be N-type oxide semiconductor transistors and may include an oxide semiconductor layer as an active layer, but are not limited thereto.
  • the remaining transistors are formed as polysilicon transistors including silicon semiconductors (or first type semiconductors) and may include a polysilicon semiconductor layer as an active layer.
  • the active layer may be formed through a low-temperature polysilicon process (e.g., a low-temperature poly-silicon (LTPS) process).
  • LTPS low-temperature poly-silicon
  • a sub-pixel including a light-emitting element (LED) and a photodetector pixel (PSR) including a light-receiving element (LRD)
  • SPX sub-pixel
  • PSR photodetector pixel
  • LPD light-receiving element
  • FIG. 8 is a schematic cross-sectional view showing an area of a display device (DD) according to one or more embodiments
  • FIG. 9 is a schematic cross-sectional view showing a reflection path of light in the display device (DD) of FIG. 8.
  • FIGS. 8 and 9 a cross-section of a portion corresponding to the sixth transistor (T6) among the first to eighth transistors (T1 to T8) illustrated in FIG. 7 and a cross-section of a portion corresponding to the tenth transistor (T10) among the ninth to eleventh transistors (T9 to T11) illustrated are illustrated.
  • the display device may include a sub-pixel (SPX) and a light-sensing pixel (PSR) provided in one area of a substrate (SUB).
  • SPX sub-pixel
  • PSR light-sensing pixel
  • a pixel circuit layer (PCL) of a sub-pixel (SPX) and a pixel circuit layer (PCL) of a light-sensing pixel (PSR) may be disposed on a substrate (SUB). At least one insulating layer may be disposed on the pixel circuit layer (PCL).
  • the insulating layer may include a first insulating layer (INS1), a second insulating layer (INS2), a third insulating layer (INS3), a fourth insulating layer (INS4), a fifth insulating layer (INS5), a sixth insulating layer (INS6), a seventh insulating layer (INS7), an eighth insulating layer (INS8), and a ninth insulating layer (INS9) sequentially laminated on the substrate (SUB) along a third direction (DR3).
  • INS1 first insulating layer
  • INS2 second insulating layer
  • INS3 third insulating layer
  • INS4 fourth insulating layer
  • INS5 fifth insulating layer
  • INS6 sixth insulating layer
  • INS7 seventh insulating layer
  • INS8 eighth insulating layer
  • INS9 ninth insulating layer sequentially laminated on the substrate (SUB) along a third direction (DR3).
  • a first insulating layer (INS1) (or buffer layer) may be disposed on a substrate (SUB).
  • the first insulating layer (INS1) may prevent impurities from diffusing into the sixth transistor (T6) and the tenth transistor (T10).
  • the first insulating layer (INS1) may be an inorganic film including an inorganic material (or substance).
  • the first insulating layer (INS1) may include silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and/or aluminum oxide (AlO x ).
  • the first insulating layer (INS1) may be provided as a single layer, but may also be provided as a multilayer of at least two layers or more.
  • the first insulating layer (INS1) may be omitted depending on the material of the substrate (SUB), process conditions, etc.
  • the second insulating layer (INS2) (or first gate insulating layer) may be disposed on the first insulating layer (INS1).
  • the second insulating layer (INS2) may include the same material as the first insulating layer (INS1) or may include a suitable (or selected) material from among the materials exemplified as constituent materials of the first insulating layer (INS1).
  • the second insulating layer (INS2) may be an inorganic film including an inorganic material.
  • the third insulating layer (INS3) (or second gate insulating layer) may be disposed on the second insulating layer (INS2).
  • the third insulating layer (INS3) may include the same material as the first insulating layer (INS1) or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the first insulating layer (INS1).
  • the fourth insulating layer (INS4) (or the first interlayer insulating layer) may be disposed on the third insulating layer (INS3).
  • the fourth insulating layer (INS4) may be an inorganic film including an inorganic material or an organic film including an organic material.
  • the fifth insulating layer (INS5) (or third gate insulating layer) may be disposed on the fourth insulating layer (INS4).
  • the fifth insulating layer (INS5) may be an inorganic film including an inorganic material or an organic film including an organic material.
  • the sixth insulating layer (INS6) (or second interlayer insulating layer) may be disposed on the fifth insulating layer (INS5).
  • the sixth insulating layer (INS6) may be an inorganic film including an inorganic material or an organic film including an organic material.
  • the seventh insulating layer (INS7) (or the first via layer) may be disposed on the sixth insulating layer (INS6).
  • the seventh insulating layer (INS7) may be an inorganic film including an inorganic material or an organic film including an organic material.
  • the inorganic film may include, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and/or aluminum oxide (AlO x ).
  • the organic film may include, for example, polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, unsaturated polyesters resin, polyphenylene ethers resin, polyphenylene sulfides resin, and/or benzocyclobutene resin.
  • the seventh insulating layer (INS7) may be an organic film.
  • the eighth insulating layer (INS8) (or the second via layer) may be disposed on the seventh insulating layer (INS7).
  • the eighth insulating layer (INS8) may include the same material as the seventh insulating layer (INS7) or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the seventh insulating layer (INS7).
  • the eighth insulating layer (INS8) may be an organic film including an organic material.
  • the ninth insulating layer (INS9) (or third via layer) may be disposed on the eighth insulating layer (INS8).
  • the ninth insulating layer (INS9) may include the same material as the seventh insulating layer (INS7) or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the seventh insulating layer (INS7).
  • the ninth insulating layer (INS9) may be an organic film including an organic material.
  • the pixel circuit layer may include at least one conductive layer disposed between the above-described insulating layers.
  • the conductive layers may include a first conductive layer (CL1) disposed between a second insulating layer (INS2) and a third insulating layer (INS3), a second conductive layer (CL2) disposed between a third insulating layer (INS3) and a fourth insulating layer (INS4), a third conductive layer (CL3) disposed between a fifth insulating layer (INS5) and a sixth insulating layer (INS6), a fourth conductive layer (CL4) disposed between a sixth insulating layer (INS6) and a seventh insulating layer (INS7), a fifth conductive layer (CL5) disposed between a seventh insulating layer (INS7) and an eighth insulating layer (INS8), and a sixth conductive layer (CL6) disposed between an eighth insulating layer (INS8) and a ninth insulating layer (INS9).
  • CL1 first conductive layer
  • INS2 disposed between
  • a first semiconductor layer may be disposed between a first insulating layer (INS1) and a second insulating layer (INS2).
  • the first semiconductor layer may include a silicon semiconductor.
  • the silicon semiconductor may include amorphous silicon, polycrystalline silicon, etc.
  • the first semiconductor layer may include, but is not limited to, low-temperature polysilicon.
  • the first semiconductor layer may include a first semiconductor region having high conductivity and a second semiconductor region having low conductivity.
  • the first semiconductor region may be doped with an N-type dopant or a P-type dopant.
  • a P-type transistor may include a doped region doped with a P-type dopant, and an N-type transistor may include a doped region doped with an N-type dopant.
  • the second semiconductor region may be an undoped region or a region doped at a lower concentration than the first semiconductor region.
  • the conductivity of the first semiconductor region may be greater than the conductivity of the second semiconductor region.
  • the first semiconductor region may substantially function as an electrode or a signal wiring.
  • the second semiconductor region may substantially correspond to the active pattern (or channel region) of the transistor.
  • a portion of the first semiconductor layer may be the active pattern region of the transistor, another portion of the first semiconductor layer may be the source/drain region (or source/drain electrode) of the transistor, and another portion of the first semiconductor layer may be, but is not limited to, a connection electrode or a connection signal wiring.
  • a second semiconductor layer may be disposed between the fourth insulating layer (INS4) and the fifth insulating layer (INS5).
  • the second semiconductor layer may include an oxide semiconductor.
  • the oxide semiconductor may include a plurality of regions that are distinguished depending on whether a metal oxide is reduced. A region in which the metal oxide is reduced (hereinafter referred to as a “reduced region”) may have greater conductivity than a region in which the metal oxide is not reduced (hereinafter referred to as a “non-reduced region”).
  • the reduced region may be substantially utilized as a source/drain region or a signal wiring of the transistor.
  • the non-reduced region may substantially correspond to an active pattern (or channel region) of the transistor.
  • a portion of the second semiconductor layer may be an active pattern of the transistor, another portion may be a source/drain region (or a source/drain electrode) of the transistor, and another portion may be a signal transmission region, but is not limited thereto.
  • the sixth transistor (T6) may include a gate electrode (GE6, hereinafter referred to as “sixth gate electrode”), a first semiconductor pattern (SCP1), a first terminal (TE1), and a second terminal (TE2).
  • the tenth transistor (T10) may include a gate electrode (GE10, hereinafter referred to as “tenth gate electrode”), a fourth semiconductor pattern (SCP4), a third terminal (TE3), and a fourth terminal (TE4).
  • a first semiconductor pattern (SCP1) is disposed on a first insulating layer (INS1) and may be formed of a first semiconductor layer.
  • the first semiconductor pattern (SCP1) may include a channel region, a first contact region connected to one end of the channel region, and a second contact region connected to the other end of the channel region.
  • a second insulating layer (INS2) may be disposed on the first semiconductor pattern (SCP1).
  • the sixth gate electrode (GE6) is disposed on the second insulating layer (INS2) and may be formed of a first conductive layer (CL1).
  • the first conductive layer (CL1) may be formed as a single layer or multiple layers made of molybdenum, copper, chromium, gold, silver, titanium, nickel, neodymium, indium, tin, and/or oxides and/or alloys thereof.
  • the first conductive layer (CL1) may be formed as a multiple layer in which titanium, copper, and/or indium main oxides are sequentially or repeatedly stacked, but is not limited thereto.
  • the sixth gate electrode (GE6) may overlap a region of the first semiconductor pattern (SCP1).
  • a region of the first semiconductor pattern (SCP1) overlapping the sixth gate electrode (GE6) may be a channel region of the sixth transistor (T6).
  • a third insulating layer (INS3) may be disposed on the sixth gate electrode (GE6).
  • the first terminal (TE1) and the second terminal (TE2) may be disposed on the sixth insulating layer (INS6).
  • the first terminal (TE1) and the second terminal (TE2) may be formed of a fourth conductive layer (CL4).
  • the fourth conductive layer (CL4) may be formed as a single layer and/or multiple layers made of molybdenum, copper, aluminum, chromium, gold, silver, titanium, nickel, neodymium, indium, tin, and oxides or alloys thereof.
  • the first terminal (TE1) can be electrically connected to a second contact area of the first semiconductor pattern (SCP1) through a first contact portion (CNT1) penetrating the second insulating layer (INS2), the third insulating layer (INS3), the fourth insulating layer (INS4), the fifth insulating layer (INS5), and the sixth insulating layer (INS6).
  • the first terminal (TE1) can be electrically connected to an anode electrode (AE) of a light emitting element (LED).
  • the second terminal (TE2) can be electrically connected to a first contact area of the first semiconductor pattern (SCP1) through another first contact portion (CNT1) penetrating the second insulating layer (INS2), the third insulating layer (INS3), the fourth insulating layer (INS4), the fifth insulating layer (INS5), and the sixth insulating layer (INS6).
  • a seventh insulating layer (INS7) may be placed on the first terminal (TE1) and the second terminal (TE2).
  • a fourth semiconductor pattern (SCP4) may be disposed on a fourth insulating layer (INS4).
  • the fourth semiconductor pattern (SCP4) may be formed of a second semiconductor layer.
  • the fourth semiconductor pattern (SCP4) may include a channel region, a first contact region connected to one end of the channel region, and a second contact region connected to the other end of the channel region.
  • a fifth insulating layer (INS5) may be disposed on the fourth semiconductor pattern (SCP4).
  • the tenth gate electrode (GE10) may be disposed on the fifth insulating layer (INS5).
  • the tenth gate electrode (GE10) may be formed of a third conductive layer (CL3).
  • the third conductive layer (CL3) may include the same material as the first conductive layer (CL1) or the fourth conductive layer (CL4), or may include a suitable (or selected) material from among the materials exemplified as constituent materials of the first conductive layer (CL1) or the fourth conductive layer (CL4).
  • the tenth gate electrode (GE10) may overlap a region of the fourth semiconductor pattern (SCP4).
  • a region of the fourth semiconductor pattern (SCP4) overlapping the tenth gate electrode (GE10) may be a channel region of the tenth transistor (T10).
  • a sixth insulating layer may be placed on the tenth gate electrode (GE10).
  • the third terminal (TE3) and the fourth terminal (TE4) may be arranged on the sixth insulating layer (INS6).
  • the third terminal (TE3) and the fourth terminal (TE4) may be formed of the fourth conductive layer (CL4).
  • the third terminal (TE3) may be electrically connected to a first contact area of the fourth semiconductor pattern (SCP4) through a second contact portion (CNT2) penetrating the fifth insulating layer (INS5) and the sixth insulating layer (INS6).
  • the fourth terminal (TE4) may be electrically connected to a second contact area of the fourth semiconductor pattern (SCP4) through another second contact portion (CNT2) penetrating the fifth insulating layer (INS5) and the sixth insulating layer (INS6).
  • the third terminal (TE3) and the fourth terminal (TE4) may be spaced apart from each other on the sixth insulating layer (INS6).
  • a seventh insulating layer (INS7) may be disposed on the third terminal (TE3) and the fourth terminal (TE4).
  • a storage capacitor (Cst) may be arranged in the pixel circuit layer (PCL).
  • the storage capacitor (Cst) may include a lower electrode (LE) and an upper electrode (UE).
  • the upper electrode (UE) may be disposed on the third insulating layer (INS3).
  • the upper electrode (UE) may be composed of, but is not limited to, a second conductive layer (CL2).
  • the second conductive layer (CL2) may include the same material as the first conductive layer (CL1) or the fourth conductive layer (CL4), or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the first conductive layer (CL1) or the fourth conductive layer (CL4).
  • the upper electrode (UE) may overlap the lower electrode (LE) with the third insulating layer (INS3) interposed therebetween to form a capacitance.
  • a first connection wiring (CNL1), a second connection wiring (CNL2), a first bridge pattern (BRP1), and a second bridge pattern (BRP2) may be arranged in the pixel circuit layer (PCL).
  • the first connection wiring (CNL1) and the second connection wiring (CNL2) may be arranged on the seventh insulating layer (INS7).
  • the first connection wiring (CNL1) and the second connection wiring (CNL2) may be formed of a fifth conductive layer (CL5).
  • the fifth conductive layer (CL5) may include the same material as the first conductive layer (CL1) or the fourth conductive layer (CL4), or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the first conductive layer (CL1) or the fourth conductive layer (CL4).
  • the first connection wiring (CNL1) may be electrically connected to the first terminal (TE1) of the sixth transistor (T6) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the second connecting wire (CNL2) may be electrically connected to the third terminal (TE3) of the tenth transistor (T10) through another first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • An eighth insulating layer (INS8) may be disposed on the first connecting wire (CNL1) and the second connecting wire (CNL2).
  • the first bridge pattern (BRP1) and the second bridge pattern (BRP2) may be disposed on the eighth insulating layer (INS8).
  • the first bridge pattern (BRP1) and the second bridge pattern (BRP2) may be formed of a sixth conductive layer (CL6).
  • the sixth conductive layer (CL6) may include the same material as the first conductive layer (CL1) or the fourth conductive layer (CL4), or may include one or more materials suitable (or selected) from among the materials exemplified as constituent materials of the first conductive layer (CL1) or the fourth conductive layer (CL4).
  • the first bridge pattern (BRP1) may be electrically connected to the first connection wiring (CNL1) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the second bridge pattern (BRP2) may be electrically connected to the second connection wiring (CNL2) through another second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • a ninth insulating layer (INS9) may be disposed on the first and second bridge patterns (BRP1, BRP2).
  • a display element layer may be arranged on a pixel circuit layer (PCL) of a sub-pixel (SPX), and a sensor layer (SSL) may be arranged on a pixel circuit layer (PCL) of a light-sensing pixel (PSR).
  • PCL pixel circuit layer
  • SPX sub-pixel
  • SSL sensor layer
  • PSR light-sensing pixel
  • a light emitting element (LED) and a bank (BNK) may be arranged on a display element layer (DPL).
  • the light emitting element (LED) may include an anode electrode (AE) (or pixel electrode), an emission layer (EML), and a cathode electrode (CE) (or common electrode).
  • the light emitting element (LED) may be electrically connected to a sixth transistor (T6) through a first bridge pattern (BRP1) and a first connection wire (CNL1).
  • the emission layer (EML) may include a hole transport layer, an organic material layer (or a light generating layer), an electron transport layer, etc.
  • a light-receiving element (LRD) and a bank (BNK) may be arranged on the sensor layer (SSL).
  • the light-receiving element (LRD) may be an optical fingerprint sensor.
  • the light-receiving element (LRD) can recognize a fingerprint by sensing light reflected by the ridges (FR) of a finger (F) and the valleys (FV) between the ridges (FR).
  • first light (L1) output from the light-emitting element (LED) (or the light-emitting layer (EML)) is reflected by the ridges (FR) and/or valleys (FV) of the finger (F), and the reflected second light (L2) can reach the light-receiving element (LRD) (or the light-receiving layer (OPL)) of the sensor layer (SSL).
  • the light-receiving element (LRD) can recognize the pattern of the user's fingerprint by distinguishing the second light (L2) reflected from the ridge (FR) of the finger (F) and the second light (L2) reflected from the valley (FV) of the finger (F).
  • the light-receiving element (LRD) can be electrically connected to the tenth transistor (T10).
  • the light-receiving element (LRD) can include a first electrode (EL1) (or a first sensor electrode), a light-receiving layer (OPL) (or a photoelectric conversion layer), and a second electrode (EL2) (or a second sensor electrode).
  • the anode electrode (AE) and the first electrode (EL1) may be disposed on the ninth insulating layer (INS9).
  • the anode electrode (AE) and the first electrode (EL1) may be formed of a metal layer such as silver, magnesium, aluminum, platinum, palladium, gold, nickel, neodymium, iridium, chromium, an alloy thereof, and/or indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide (ITZO), but are not limited thereto.
  • the anode electrode (AE) may be electrically connected to the first bridge pattern (BRP1) through a third via hole (VIH3) penetrating the ninth insulating layer (INS9).
  • the first electrode (EL1) may be electrically connected to the second bridge pattern (BRP2) through another third via hole (VIH3) penetrating the ninth insulating layer (INS9).
  • the anode electrode (AE) and the first electrode (EL1) can be formed simultaneously or sequentially through patterning using a mask.
  • the bank (BNK) may be a pixel defining film that defines (or partitions) an emission area (EMA) of a sub-pixel (SPX) and a light-receiving area (FXA) of a light-sensing pixel (PSR).
  • the bank (BNK) may be an organic film including an organic material (or substance).
  • the organic material may include an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, and/or a polyimide resin.
  • the bank (BNK) may be arranged on a ninth insulating layer (INS9) in a non-emission area (NEA) of the sub-pixel (SPX) and the light-sensing pixel (PSR).
  • the bank (BNK) may include a light-absorbing material or may be coated with a light-absorbing agent to absorb light introduced from the outside.
  • the bank (BNK) may include, but is not limited to, a carbon-based black pigment.
  • the bank (BNK) may also include an opaque metal material having high light absorption, such as chromium, molybdenum, an alloy of molybdenum and titanium, tungsten, vanadium, niobium, tantalum, manganese, cobalt, and/or nickel.
  • the bank (BNK) may include openings corresponding to an emission area (EMA) and a light-receiving area (FXA).
  • EMA emission area
  • FXA light-receiving area
  • An emission layer (EML) may be disposed on the anode electrode (AE).
  • the emission layer (EML) may include an organic emission layer.
  • the emission layer (EML) may emit light of, but is not limited to, red light, green light, and/or blue light.
  • a light-receiving layer may be placed on the first electrode (EL1).
  • the light-receiving layer can detect the intensity of light by emitting electrons in response to light of a specific wavelength band.
  • the optical receiving layer (OPL) may include a low molecular weight organic substance (or material).
  • the optical receiving layer (OPL) is composed of a phthalocyanine compound including one or more metals selected from the group consisting of copper (Cu), iron (Fe), nickel (Ni), cobalt (Co), manganese (Mn), aluminum (Al), palladium (Pd), tin (Sn), indium (In), lead (Pb), titanium (Ti), rubidium (Rb), vanadium (V), gallium (Ga), terbium (Tb), cerium (Ce), lanthanum (La), and zinc (Zn).
  • the low-molecular-weight organic material included in the light-receiving layer (OPL) may be composed of two layers (bi-layers) including a layer including a phthalocyanine compound and a layer including C60, which include one or more metals selected from the group consisting of copper (Cu), iron (Fe), nickel (Ni), cobalt (Co), manganese (Mn), aluminum (Al), palladium (Pd), tin (Sn), indium (In), lead (Pb), titanium (Ti), rubidium (Rb), vanadium (V), gallium (Ga), terbium (Tb), cerium (Ce), lanthanum (La), and zinc (Zn), or may be composed of a single mixed layer in which a phthalocyanine compound and C60 are mixed.
  • the present invention is not limited to the above-described embodiments, and the light-receiving layer (OPL) may include a high-molecular-weight organic layer according to one or
  • a cathode electrode (CE) may be disposed on the light-emitting layer (EML), and a second electrode (EL2) may be disposed on the light-receiving layer (OPL).
  • the cathode electrode (CE) and the second electrode (EL2) may be a common electrode formed integrally in the display area (DA).
  • a second power voltage (VSS) may be supplied to the cathode electrode (CE) and the second electrode (EL2).
  • the cathode electrode (CE) and the second electrode (EL2) may be formed of a metal layer such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, etc. and/or a transparent conductive layer such as ITO, IZO, ZnO, ITZO, etc.
  • the cathode electrode (CE) and the second electrode (EL2) may be formed of a multilayer including a double layer or more including a metal thin layer, for example, a triple layer of ITO/Ag/ITO.
  • a thin film encapsulation layer can be formed over the entire surface of the cathode electrode (CE) and the second electrode (EL2).
  • a thin film encapsulation layer may be formed as a single layer, but may also be formed as a multilayer.
  • the thin film encapsulation layer (TFE) may include a plurality of insulating layers covering a light emitting element (LED) and a light receiving element (LRD).
  • the thin film encapsulation layer (TFE) may include at least one inorganic film and/or at least one organic film.
  • the thin film encapsulation layer (TFE) may have a structure in which inorganic films and organic films are alternately laminated.
  • a color filter layer (CFL) may be disposed on a thin film encapsulation layer (TFE).
  • the color filter layer (CFL) may include a light-shielding pattern and a color filter.
  • the light-shielding pattern may be disposed on the thin film encapsulation layer (TFE) to correspond to a non-emission area (NEA) surrounding an emission area (EMA) of a sub-pixel (SPX) and a light-receiving area (FXA) of a light-sensing pixel (PSR), and the color filter may be disposed on the thin film encapsulation layer (TFE) to correspond to the emission area (EMA) and the light-receiving area (FAX).
  • the above-described color filter layer (CFL) may also be utilized as an anti-reflection layer that blocks external light reflection.
  • a window (WD) may be placed on the color filter layer (CFL).
  • the window (WD) can protect the exposed surface of the display device (DD) (or display panel (see “100" in FIG. 1)).
  • the window (WD) can protect the display device (DD) from external impact and provide an input surface and/or a display surface to the user.
  • the window (WD) (or color glass) can have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. This multilayer structure can be formed through a continuous process or an adhesive process using an adhesive layer.
  • the window (WD) can have flexibility in whole or in part.
  • FIG. 10 is a schematic plan view showing sub-pixels (SPX1 to SPX4) and a light-sensing pixel (PSR1) according to one or more embodiments
  • FIG. 11 is a schematic plan view showing only the first, second, fifth, sixth, seventh, eighth, ninth, and eleventh transistors (T1, T2, T5, T6, T7, T8, T9, T11) and the components included in the first conductive layer (CL1) in FIG. 10
  • FIG. 12 is a schematic plan view showing only the components included in the second conductive layer (CL2) in FIG.
  • FIG. 13 is a schematic plan view showing only the third, fourth, and tenth transistors (T3, T4, T10) and the components included in the third conductive layer (CL3) in FIG. 10
  • FIG. 11 is a schematic plan view showing only the first, second, fifth, sixth, seventh, eighth, ninth, and eleventh transistors (T1, T2, T5, T6, T7, T8, T9, T11) and the components included in the first conductive layer (
  • FIG. 14 is a schematic plan view showing only the components included in the fourth conductive layer (CL4) in FIG. 10
  • FIG. 15 is a schematic plan view showing only the components included in the fifth conductive layer (CL5) in FIG. 10
  • FIG. 16 is a schematic plan view showing only the components included in the sixth conductive layer (CL6) in FIG. 10
  • FIG. 17 is a schematic plan view showing only the components included in the fourth conductive layer, the fifth conductive layer, and the sixth conductive layer in FIG. 10
  • FIG. 18 is a schematic cross-sectional view taken along line I-I' in FIG. 17.
  • the first sub-pixel (SPX1), the second sub-pixel (SPX2), the third sub-pixel (SPX3), the fourth sub-pixel (SPX4), and the first light-sensing pixel (PSR1) are illustrated arranged in the same pixel row (or the same horizontal line).
  • a first sub-pixel (SPX1), a second sub-pixel (SPX2), a third sub-pixel (SPX3), and a fourth sub-pixel (SPX4) may be arranged along a first direction (DR1) in a display area (DA).
  • a first light-sensing pixel (PSR1) may be arranged between the second sub-pixel (SPX2) and the third sub-pixel (SPX3).
  • Each of the first to fourth sub-pixels may include a pixel circuit (PXC).
  • the first sub-pixel (SPX1) may include a first pixel circuit (PXC1)
  • the second sub-pixel (SPX2) may include a second pixel circuit (PXC2)
  • the third sub-pixel (SPX3) may include a third pixel circuit (PXC3)
  • the fourth sub-pixel (SPX4) may include a fourth sub-pixel (PXC4).
  • the first light-sensing pixel (PSR1) may include a sensor circuit (SC).
  • the first pixel circuit (PXC1) corresponds to the eleventh pixel circuit (PXC11) of FIG.
  • the second pixel circuit (PXC2) corresponds to the twelfth pixel circuit (PXC12) of FIG. 6
  • the third pixel circuit (PXC3) corresponds to the thirteenth pixel circuit (PXC13) of FIG. 6
  • the fourth pixel circuit (PXC4) corresponds to the fourteenth pixel circuit (PXC14) of FIG. 6
  • the sensor circuit (SC) corresponds to the eleventh sensor circuit (SC11) of FIG. 6.
  • the pixel circuits (PXC1, PXC2) on the left and the pixel circuits (PXC3, PXC4) on the right are symmetrical to each other and may be substantially the same.
  • FIGS. 10 to 17 illustrate the second pixel circuit (PXC2), the sensor circuit (SC), and the third pixel circuit (PXC3).
  • the first to fourth sub-pixels may include a substrate (SUB), a pixel circuit layer (PCL), a display element layer (DPL), a thin film encapsulation layer (TFE), a color filter layer (CFL), and a window (WD).
  • the first light-sensing pixel (PSR1) may include a substrate (SUB), a pixel circuit layer (PCL), a sensor layer (SSL), an encapsulation layer (TFE), a color filter layer (CFL), and a window (WD).
  • the substrate (SUB) may be capable of transmitting light by including a transparent insulating material.
  • the substrate (SUB) may be a rigid substrate or a flexible substrate.
  • the pixel circuit layer may include first to fourth pixel circuits (PXC1 to PXC4), a sensor circuit (SC), and signal wires.
  • a light-emitting element (see “LED” in Fig. 8) electrically connected to each of the first to fourth pixel circuits (PXC1 to PXC4) may be disposed on the display element layer (DPL).
  • a light-receiving element (see “LRD” in Fig. 8) electrically connected to the sensor circuit (SC) may be disposed on the sensor layer (SSL).
  • the pixel circuit layer may include a first insulating layer (INS1), a second insulating layer (INS2), a third insulating layer (INS3), a fourth insulating layer (INS4), a fifth insulating layer (INS5), a sixth insulating layer (INS6), a seventh insulating layer (INS7), an eighth insulating layer (INS8), and a ninth insulating layer (INS9) sequentially laminated along a third direction (DR3) from one surface of the substrate (SUB).
  • INS1 first insulating layer
  • INS2 second insulating layer
  • INS3 third insulating layer
  • INS4 fourth insulating layer
  • INS5 fifth insulating layer
  • INS6 sixth insulating layer
  • INS7 seventh insulating layer
  • INS8 eighth insulating layer
  • INS9 ninth insulating layer sequentially laminated along a third direction (DR3) from one surface of the substrate (SUB).
  • the pixel circuit layer (PCL) may have at least one conductive layer and at least one semiconductor layer arranged thereon.
  • the pixel circuit layer (PCL) may include a first semiconductor layer, a first conductive layer (CL1), a second conductive layer (CL2), a second semiconductor layer, a third conductive layer (CL3), a fourth conductive layer (CL4), a fifth conductive layer (CL5), and a sixth conductive layer (CL6) sequentially stacked along a third direction (DR3) from one surface of the substrate (SUB).
  • Signal lines may be arranged in the display area (DA) where the first to fourth sub-pixels (SPX1 to SPX4) and the first light-sensing pixel (PSR1) are located.
  • the first to twentieth lines (WL1 to WL20), the second and third data lines (D2, D3), the first power line (PL1), and the first and second vertical bridge lines (BRL1_V, BRL2_V) may be arranged in the display area (DA).
  • the first wiring (WL1) may extend in the first direction (DR1) and may be composed of a first conductive layer (CL1).
  • the first wiring (WL1) may be the 3i scan line (S3i) described with reference to FIG. 7.
  • One region of the first wiring (WL1) may be a gate electrode (hereinafter, referred to as a “seventh gate electrode”) of the seventh transistor (T7) of each of the second and third pixel circuits (PXC2, PXC3).
  • another region of the first wiring (WL1) may be a gate electrode (hereinafter, referred to as a “eighth gate electrode”) of the eighth transistor (T8) of each of the second and third pixel circuits (PXC2, PXC3).
  • the second wiring (WL2) may extend in the first direction (DR1) and be arranged to be spaced apart from the first wiring (WL1).
  • the second wiring (WL2) may be composed of a first conductive layer (CL1).
  • the second wiring (WL2) may be the 1i scan line (S1i) described with reference to FIG. 7.
  • One area of the second wiring (WL2) may be a gate electrode (hereinafter referred to as “second gate electrode”) of the second transistor (T2) of each of the second and third pixel circuits (PXC2, PXC3).
  • the third wiring (WL3) may extend in the first direction (DR1) and be arranged to be spaced apart from the first and second wirings (WL1, WL2).
  • the third wiring (WL3) may be formed of a first conductive layer (CL1).
  • the third wiring (WL3) may be the ith light emission control line (Ei) described with reference to FIG. 7.
  • One region of the third wiring (WL3) may be a gate electrode (hereinafter, referred to as a “fifth gate electrode”) of the fifth transistor (T5) of each of the second and third pixel circuits (PXC2, PXC3).
  • another region of the third wiring (WL3) may be a gate electrode (hereinafter, referred to as a “sixth gate electrode”) of the sixth transistor (T6) of each of the second and third pixel circuits (PXC2, PXC3).
  • the fourth wiring (WL4) extends in the first direction (DR1) and may be composed of a second conductive layer (CL2).
  • the fourth wiring (WL4) may be a dummy line overlapping the eighth wiring (WL8) composed of the third conductive layer (CL3), but is not limited thereto.
  • the fifth wiring (WL5) may extend in the first direction (DR1) and may be formed of a second conductive layer (CL2).
  • the fifth wiring (WL5) may be arranged to be spaced apart from the fourth wiring (WL4).
  • the fifth wiring (WL5) may be a dummy line overlapping the ninth wiring (WL9) formed of the third conductive layer (CL3), but is not limited thereto.
  • the sixth wiring (WL6) may extend in the first direction (DR1) and may be formed of a second conductive layer (CL2).
  • the sixth wiring (WL6) may be arranged to be spaced apart from the fourth and fifth wirings (WL4, WL5).
  • the sixth wiring (WL6) may be a dummy line overlapping the tenth wiring (WL10) formed of the third conductive layer (CL3), but is not limited thereto.
  • the seventh wiring (WL7) extends in the first direction (DR1) and may be formed of a third conductive layer (CL3).
  • the seventh wiring (WL7) may be the sixth power wiring (PL6) described with reference to FIG. 7 in each of the second to fourth sub-pixels (SPX2 to SPX4).
  • the seventh wiring (WL7) may be supplied with a common voltage (see “VCOM" in FIG. 7) (or a second initialization power voltage (Vint2)).
  • the eighth wiring (WL8) may extend in the first direction (DR1) and may be arranged to be spaced apart from the seventh wiring (WL7).
  • the eighth wiring (WL8) may be composed of a third conductive layer (CL3).
  • the eighth wiring (WL8) may be the 4i scan line (S4i) described with reference to FIG. 7.
  • One area of the eighth wiring (WL8) may be a gate electrode (hereinafter, referred to as “third gate electrode”) of the third transistor (T3) of each of the second and third pixel circuits (PXC2, PXC3).
  • the ninth wiring (WL9) may extend in the first direction (DR1) and be arranged to be spaced apart from the seventh and eighth wirings (WL7, WL8).
  • the ninth wiring (WL9) may be formed of a third conductive layer (CL3).
  • the ninth wiring (WL9) may be the 2i scan line (S2i) described with reference to FIG. 7.
  • One area of the ninth wiring (WL9) may be a gate electrode (hereinafter, referred to as a “fourth gate electrode”) of the fourth transistor (T4) of each of the second and third pixel circuits (PXC2, PXC3).
  • the tenth wiring (WL10) may extend in the first direction (DR1) and may be arranged to be spaced apart from the seventh to ninth wirings (WL7 to WL9).
  • the tenth wiring (WL10) may be formed of a third conductive layer (CL3).
  • the tenth wiring (WL10) may be the sixth power wiring (PL6) described with reference to FIG. 7 in the first sub-pixel (SPX1).
  • the tenth wiring (WL10) may be supplied with a common voltage (VCOM) (or a second initialization power voltage (Vint2)).
  • VCOM common voltage
  • VCOM second initialization power voltage
  • the seventh wiring (WL7) and the tenth wiring (WL10) may be supplied with the same voltage, for example, the common voltage (VCOM).
  • the eleventh wiring (WL11) extends in the first direction (DR1) and may be arranged to be spaced apart from the seventh to tenth wirings (WL7 to WL10).
  • the eleventh wiring (WL11) may be formed of a third conductive layer (CL3).
  • the eleventh wiring (WL11) may be the reset line (RSTL) described with reference to FIG. 7.
  • One area of the eleventh wiring (WL11) may be the gate electrode of the tenth transistor (T10) of the sensor circuit (SC) (hereinafter, referred to as the “tenth gate electrode”).
  • the tenth gate electrode may be the tenth gate electrode (GE10) described with reference to FIG. 8.
  • the twelfth wiring (WL12) may extend in the first direction (DR1) and may be formed of a fourth conductive layer (CL4).
  • the twelfth wiring (WL12) may be the fourth power wiring (PL4) described with reference to FIG. 7.
  • the twelfth wiring (WL12) may be supplied with a bias voltage (refer to “VOBS” in FIG. 7).
  • the twelfth wiring (WL12) may be electrically connected to the first semiconductor pattern (SCP1) of the eighth transistor (T8) of each of the second and third pixel circuits (PXC2, PXC3).
  • the thirteenth wiring (WL13) may extend in the first direction (DR1) and be spaced apart from the twelfth wiring (WL12).
  • the thirteenth wiring (WL13) may be formed of a fourth conductive layer (CL4).
  • the thirteenth wiring (WL13) may be a horizontal bridge line (BRL_H).
  • the thirteenth wiring (WL13) may be electrically connected to a corresponding data line among the data lines located in the first area (refer to “DA1” in FIG. 3) of the display area (DA).
  • the thirteenth wiring (WL13) may overlap the fourth connection pattern (CNP4) of each of the second and third sub-pixels (SPX2, SPX3).
  • the thirteenth wiring (WL13) may be electrically connected to the fourth connection pattern (CNP4) of the third sub-pixel (SPX3).
  • the fourth connection pattern (CNP4) may be formed of a fifth conductive layer (CL5).
  • the fourth connection pattern (CNP4) of the second sub-pixel (SPX2) may overlap the 13th wiring (WL13), but may be physically and/or electrically separated from the 13th wiring (WL13).
  • the fourth connection pattern (CNP4) of the third sub-pixel (SPX3) may overlap the 13th wiring (WL13) and be electrically connected to the 13th wiring (WL13) through a corresponding first via hole (VIH1).
  • the fourth connection pattern (CNP4) may be spaced apart from the fifth connection pattern (CNP5).
  • the fourth connection pattern (CNP4) may be formed integrally with the fifth connection pattern (CNP5) of the third sub-pixel (SPX3) to form a pad electrode (PDE).
  • the fourteenth wiring (WL14) may extend in the first direction (DR1) and may be arranged to be spaced apart from the twelfth and thirteenth wirings (WL12, WL13).
  • the fourteenth wiring (WL14) may be formed of a fourth conductive layer (CL4).
  • the fourteenth wiring (WL14) may be the second power wiring (PL2) described with reference to FIG. 7.
  • the fourteenth wiring (WL14) may be supplied with a first initialization power voltage (refer to “Vint1” in FIG. 7).
  • the fourteenth wiring (WL14) may be electrically connected to a third semiconductor pattern (SCP3) of a fourth transistor (T4) of each of the second and third pixel circuits (PXC2, PXC3).
  • the fifteenth wiring (WL15) may extend in the first direction (DR1) and may be arranged to be spaced apart from the twelfth to fourteenth wirings (WL12 to WL14).
  • the fifteenth wiring (WL15) may be formed of a fourth conductive layer (CL4).
  • the fifteenth wiring (WL15) may be the fifth power wiring (PL5) described with reference to FIG. 7.
  • the fifteenth wiring (WL15) may be supplied with a reset voltage (see “VRST” in FIG. 7).
  • the fifteenth wiring (WL15) may be electrically connected to the fourth semiconductor pattern (SCP4) of the tenth transistor (T10) of the sensor circuit (SC).
  • the sixteenth wiring (WL16) may extend in the second direction (DR2) and may be formed of a fifth conductive layer (CL5).
  • the sixteenth wiring (WL16) may be electrically connected to the fifteenth wiring (WL15) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the sixteenth wiring (WL16) may be located within the first photosensitive pixel (SPR1) where the sensor circuit (SC) is located, but is not limited thereto.
  • the seventeenth wiring (WL17) may extend in the second direction (DR2) and be arranged to be spaced apart from the sixteenth wiring (WL16).
  • the seventeenth wiring (WL17) may be composed of a fifth conductive layer (CL5).
  • the seventeenth wiring (WL17) may be the kth lead-out line (RXk, hereinafter referred to as “lead-out line”) described with reference to FIG. 7.
  • the seventeenth wiring (WL17) may be electrically connected to the eighth conductive pattern (CP8) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the eighth conductive pattern (CP8) may be formed of a fourth conductive layer (CL4).
  • the eighth conductive pattern (CP8) may be arranged in the first photosensitive pixel (PSR1) and may be electrically connected to the seventeenth wiring (WL17) through a corresponding first via hole (VIH1).
  • the eighth conductive pattern (CP8) may be electrically connected to the second semiconductor pattern (SCP2) of the eleventh transistor (T11) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the eighteenth wiring (WL18) may extend in the second direction (DR2) and may be formed of a sixth conductive layer (CL6).
  • the eighteenth wiring (WL18) may be arranged between the first sub-pixel (SPX1) and the second sub-pixel (SPX2).
  • the eighteenth wiring (WL18) may be the third power wiring (PL3) described with reference to FIG. 7 in each of the first and second sub-pixels (SPX1, SPX2).
  • the eighteenth wiring (WL18) may be supplied with the second initialization power voltage (Vint2).
  • the eighteenth wiring (WL18) may be electrically connected to the first connection pattern (CNP1) of each of the first and second sub-pixels (SPX1, SPX2) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the first connection pattern (CNP1) may be formed of a fifth conductive layer (CL5).
  • the first connection pattern (CNP1) may be electrically connected to the eighteenth wiring (WL18) through a corresponding second via hole (VIH2).
  • the first connection pattern (CNP1) may be electrically connected to the seventh conductive pattern (CP7) of each of the first and second sub-pixels (SPX1, SPX2) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the seventh conductive pattern (CP7) may be formed of a fourth conductive layer (CL4).
  • the seventh conductive pattern (CP7) may be electrically connected to the first connection pattern (CNP1) through a corresponding first via hole (VIH1).
  • the seventh conductive pattern (CP7) may be electrically connected to the first semiconductor pattern (SCP1) of the seventh transistor (T7) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2) in the second sub-pixel (SPX2).
  • the nineteenth wiring (WL19) may extend in the second direction (DR2) and may be arranged to be spaced apart from the eighteenth wiring (WL18).
  • the nineteenth wiring (WL19) may be formed of a sixth conductive layer (CL6).
  • the nineteenth wiring (WL19) may be arranged between the third sub-pixel (SPX3) and the fourth sub-pixel (SPX4).
  • the nineteenth wiring (WL19) may be electrically connected to the first connection pattern (CNP1) of each of the third and fourth sub-pixels (SPX3, SPX3) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the first connection pattern (CNP1) may be formed of a fifth conductive layer (CL5).
  • the first connection pattern (CNP1) may be electrically connected to the nineteenth wiring (WL19) through a corresponding second via hole (VIH2).
  • the first connection pattern (CNP1) may be electrically connected to the fourteenth wiring (WL14) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the first connection pattern (CNP1) may be electrically connected to the seventh conductive pattern (CP7) of each of the third and fourth sub-pixels (SPX3, SPX4) through another first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the 19th wiring (WL19) is electrically connected to the 14th wiring (WL14) through the first connection pattern (CNP1) and can be supplied with the first initialization power voltage (Vint1).
  • the 20th wiring (WL20) may extend in the second direction (DR2) and may be arranged to be spaced apart from the 18th and 19th wirings (WL18, WL19).
  • the 20th wiring (WL20) may be formed of a sixth conductive layer (CL6).
  • the 20th wiring (WL20) may be positioned within the first light-sensing pixel (PSR1).
  • the 20th wiring (WL20) may be electrically connected to the 16th wiring (WL16) formed of the 5th conductive layer (CL5) through a second via hole (VIH2) penetrating the 8th insulating layer (INS8).
  • the 16th wiring (WL16) may be electrically connected to the 15th wiring (WL15) formed of the 4th conductive layer (CL4) through a corresponding first via hole (VIH1).
  • the fifteenth wiring (WL15), the sixteenth wiring (WL16), and the twentieth wiring (WL20), which are electrically connected to each other, can be supplied with a reset voltage (VRST).
  • the fifteenth wiring (WL15) may be a horizontal power wiring of the fifth power wiring (PL5)
  • the sixteenth wiring (WL16) may be a first vertical power wiring of the fifth power wiring (PL5)
  • the twentieth wiring (WL20) may be a second vertical power wiring of the fifth power wiring (PL5).
  • the fifteenth wiring (WL15) extending in the first direction (DR1) and composed of the fourth conductive layer (CL4), the sixteenth wiring (WL16) extending in the second direction (DR2) and composed of the fifth conductive layer (CL5), and the twentieth wiring (WL20) extending in the second direction (DR2) and composed of the sixth conductive layer (CL6) may be electrically connected to each other to form the fifth power wiring (PL5) in a mesh structure. That is, the fifth power wire (PL5) may have a mesh structure due to the fifteenth wire (WL15), the sixteenth wire (WL16), and the twentieth wire (WL20) being electrically connected to each other.
  • the second data line (D2) may extend in the second direction (DR2) and may be formed of a sixth conductive layer (CL6).
  • the second data line (D2) may be arranged in the same layer as the 18th to 20th wires (WL18 to WL20) and may be arranged spaced apart from the 18th to 20th wires (WL18 to WL20).
  • the second data line (D2) may be the j-th data line (Dj) described with reference to FIG. 7.
  • the second data line (D2) may be electrically connected to the first semiconductor pattern (SCP1) of the second transistor (T2) of the second pixel circuit (PXC2).
  • the third data line (D3) may extend in the second direction (DR2) and may be formed of a sixth conductive layer (CL6).
  • the third data line (D3) may be arranged on the same layer as the second data line (D2) and may be arranged spaced apart from the second data line (D2).
  • the third data line (D3) may be the j-th data line (Dj) described with reference to FIG. 7.
  • the third data line (D3) may be electrically connected to the first semiconductor pattern (SCP1) of the second transistor (T2) of the third pixel circuit (PXC3).
  • a first vertical bridge line (BRL1_V) may extend in a second direction (DR2) and may be formed of a sixth conductive layer (CL6).
  • the first vertical bridge line (BRL1_V) may be disposed on the same layer as the second and third data lines (D2, D3) and may be disposed spaced apart from the second and third data lines (D2, D3).
  • the first vertical bridge line (BRL1_V) may overlap a part of a configuration of a second pixel circuit (PXC2) within the second sub-pixel (SPX2).
  • the first vertical bridge line (BRL1_V) may be electrically connected to a corresponding data line among the data lines located in the first area (DA1).
  • the first vertical bridge line (BRL1_V) may electrically connect the data line to a fan-out line located in a fan-out area (an “FTA” area in FIG. 3) of a non-display area (see “NDA” in FIG. 3).
  • the first vertical bridge line (BRL1_V) can be electrically connected to the fifth connection pattern (CNP5) of the second sub-pixel (SPX2) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the second vertical bridge line (BRL2_V) may extend in the second direction (DR2) and may be arranged to be spaced apart from the first vertical bridge line (BRL2_V).
  • the second vertical bridge line (BRL2_V) may be formed of a sixth conductive layer (CL6).
  • the second vertical bridge line (BRL2_V) may overlap with a part of a configuration of a third pixel circuit (PXC3) within a third sub-pixel (SPX3).
  • the second vertical bridge line (BRL2_V) may be electrically connected to a corresponding data line among data lines located in the first area (DA).
  • the second vertical bridge line (BRL2_V) may be electrically connected to a corresponding fan-out line located in a fan-out area (FTA) and the data line.
  • FFA fan-out area
  • the second vertical bridge line may include a first sub-electrode (SUE1) and a second sub-electrode (SUE2).
  • the first sub-electrode (SUE1) and the second sub-electrode (SUE2) may be positioned in the same column along the second direction (DR2) and may be spaced apart from each other.
  • the first sub-electrode (SUE1) and the second sub-electrode (SUE2) may be electrically isolated.
  • the first sub-electrode (SUE1) may be positioned at the lower portion within the third sub-pixel (SPX3) when viewed on a plane, and the second sub-electrode (SUE2) may be positioned at the central portion and the upper portion within the third sub-pixel (SPX3).
  • the first sub-electrode (SUE1) may be electrically connected to a pad electrode (PDE) of a third sub-pixel (SPX3) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the pad electrode (PDE) may be formed of a fifth conductive layer (CL5).
  • One end of the pad electrode (PDE) may be electrically connected to the first sub-electrode (SUE1) through a corresponding second via hole (VIH2).
  • the other end of the pad electrode (PDE) may be electrically connected to a thirteenth wiring (WL13) (or horizontal bridge line (BRL_H)) through a first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the first sub-electrode (SUE1) may overlap the pad electrode (PDE).
  • the second sub-electrode (SUE2) may be electrically connected to the first power line (PL1) of the third sub-pixel (SPX3) through a second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the first power line (PL1) may be formed of a fifth conductive layer (CL5).
  • the second sub-electrode (SUE2) may be disposed to be spaced apart from the second via hole (VIH2) located at the connection point between the pad electrode (PDE) and the first sub-electrode (SUE1) while not overlapping with the pad electrode (PDE).
  • the second sub-electrode (SUE2) When viewed in a plan view, the second sub-electrode (SUE2) may be located on the upper side of the second via hole (VIH2) based on the second via hole (VIH2). Additionally, when viewed on a plane, the second sub-electrode (SUE2) may be placed between the 17th wiring (WL17) (or the readout wiring (RXk)) and the third data line (D3).
  • the first power line (PL1) may extend in the second direction (DR2) and may be formed of a fifth conductive layer (CL5).
  • the first power line (PL1) may be the first power line (PL1) described with reference to FIG. 7.
  • the first power line (PL1) may be supplied with a first power voltage (VDD).
  • the first power voltage (VDD) may be a DC voltage having a constant voltage level.
  • the first sub-pixel (SPX1) and the second sub-pixel (SPX2) may share one first power line (PL1), and the third sub-pixel (SPX3) and the fourth sub-pixel (SPX4) may share one first power line (PL1).
  • the first power line (PL1) of the third sub-pixel (SPX3) may be electrically connected to the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) through a corresponding second via hole (VIH2).
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) can be supplied with the first power voltage (VDD).
  • the first power wiring (PL1) can be electrically connected to the first conductive pattern (CP1) formed of the fourth conductive layer (CL4) through the first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the first conductive pattern (CP1) is formed of a fourth conductive layer (CL4) and can be electrically connected to a first power line (PL1) through a corresponding first via hole (VIH1).
  • the first conductive pattern (CP1) can be electrically connected to a first semiconductor pattern (SCP1) of a fifth transistor (T5) of each of the second and third pixel circuits (PXC2, PXC3) through a corresponding first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • first conductive pattern (CP1) can be electrically connected to an upper electrode (UE) formed of a second conductive layer (CL2) through a corresponding first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), and the fourth insulating layer (INS4).
  • UE upper electrode
  • CNT1 first contact portion penetrating the sixth insulating layer
  • INS5 fifth insulating layer
  • INS4 fourth insulating layer
  • the first pixel circuit (PXC1), the second pixel circuit (PXC2), the third pixel circuit (PXC3), and the fourth pixel circuit (PXC4) may have substantially similar or identical structures.
  • the first and second pixel circuits (PXC1, PXC2) located on the left side of the sensor circuit (SC) and the third and fourth pixel circuits (PXC3, PXC4) located on the right side of the sensor circuit (SC) may be symmetrical to each other. That is, the first pixel circuit (PXC1) and the third pixel circuit (PXC3) may be symmetrical to each other, and the second pixel circuit (PXC2) and the fourth pixel circuit (PXC4) may be symmetrical to each other.
  • the first pixel circuit (PXC1) and the second pixel circuit (PXC2) may be mirror symmetrical
  • the third pixel circuit (PXC3) and the fourth pixel circuit (PXC4) may be mirror symmetrical, but are not limited thereto.
  • the second pixel circuit may include first, second, third, fourth, fifth, sixth, seventh, and eighth transistors (T1, T2, T3, T4, T5, T6, T7, T8) and a storage capacitor (Cst).
  • the first transistor (T1) may include a first active pattern (ACT1) and a first gate electrode (GE1).
  • the first active pattern (ACT1) may be a region of the first semiconductor pattern (SCP1) that overlaps the first gate electrode (GE1).
  • the first semiconductor pattern (SCP1) may be a first semiconductor layer.
  • the first active pattern (ACT1) may be a channel region of the first transistor (T1).
  • the channel region may be, for example, an intrinsic semiconductor pattern that is not doped with impurities.
  • the remaining region of the semiconductor pattern excluding the channel region may be a doped semiconductor pattern.
  • a region of the first semiconductor pattern (SCP1) that does not overlap with the first gate electrode (GE1) and is connected to one side of the first active pattern (ACT1) (or channel region) (for example, the right side of the first active pattern (ACT1) in a plan view) may be a first contact region.
  • a region of the first semiconductor pattern (SCP1) that does not overlap with the first gate electrode (GE1) and is connected to the other side of the first active pattern (ACT1) (for example, the left side of the first active pattern (ACT1) in a plan view) may be a second contact region.
  • the first contact region and the second contact region may extend in opposite directions from the first active pattern (ACT1).
  • the first contact area is connected to one side of the first active pattern (ACT1) and can be connected to the first semiconductor pattern (SCP1) of the second transistor (T2) and the first semiconductor pattern (SCP1) of the fifth transistor (T5).
  • the second contact area is connected to the other side of the first active pattern (ACT1) and can be connected to the first semiconductor pattern (SCP1) of the sixth transistor (T6).
  • the first gate electrode (GE1) overlaps the first active pattern (ACT1) and may be formed of a first conductive layer (CL1).
  • the first gate electrode (GE1) may be an island-shaped conductive pattern.
  • the first gate electrode (GE1) may be electrically connected to the third transistor (T3) and the fourth transistor (T4) through the third conductive pattern (CP3).
  • the third conductive pattern (CP3) may be composed of a fourth conductive layer (CL4).
  • One end of the third conductive pattern (CP3) may be electrically connected to the first gate electrode (GE1) through a corresponding first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), and the third insulating layer (INS3).
  • the other end of the third conductive pattern (CP3) may be electrically connected to a region of the third semiconductor pattern (SCP3) shared by the third transistor (T3) and the fourth transistor (T4) through a second contact portion (CNT2) penetrating the sixth insulating layer (INS6) and the fifth insulating layer (INS5).
  • the second transistor (T2) may include a second active pattern (ACT2) and a second gate electrode.
  • the second active pattern (ACT2) may be a region of the first semiconductor pattern (SCP1) that overlaps the second wiring (WL2).
  • the first semiconductor pattern (SCP1) may be formed of a first semiconductor layer.
  • the second active pattern (ACT2) may be a channel region of the second transistor (T2).
  • An area of the first semiconductor pattern (SCP1) that does not overlap with the second wiring (WL2) and is connected to one side of the second active pattern (ACT2) (for example, the lower side of the second active pattern (ACT2) in a plan view) may be a first contact area
  • an area of the first semiconductor pattern (SCP1) that does not overlap with the second wiring (WL2) and is connected to the other side of the second active pattern (ACT2) (for example, the upper side of the second active pattern (ACT2) in a plan view) may be a second contact area.
  • the first contact area may be connected to one side of the second active pattern (ACT2) and may be electrically connected to the sixth conductive pattern (CP6).
  • the second contact area may be connected to the other side of the second active pattern (ACT2) and may be connected to the first contact area of the first transistor (T1).
  • the sixth conductive pattern (CP6) may be composed of a fourth conductive layer (CL4).
  • the sixth conductive pattern (CP6) may be electrically connected to a first semiconductor pattern (SCP1) corresponding to a first contact area of a second transistor (T2) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the sixth conductive pattern (CP6) may be electrically connected to a third connection pattern (CNP3) through a first via hole (VIH1).
  • the third connection pattern (CNP3) is formed of a fifth conductive layer (CL5) and can be electrically connected to a sixth conductive pattern (CP6) through a first via hole (VIH1) penetrating a seventh insulating layer (INS7).
  • the third connection pattern (CNP3) can be electrically connected to a second data line (D2) formed of a sixth conductive layer (CL6) through a second via hole (VIH2) penetrating an eighth insulating layer (INS8).
  • the first contact area of the first semiconductor pattern (SCP1) of the second transistor (T2) can be electrically connected to the second data line (D2) through the sixth conductive pattern (CP6) and the third connection pattern (CNP3).
  • the second gate electrode may be an area of the second wiring (WL2) that overlaps the second active pattern (ACT2).
  • the third transistor (T3) may include a third active pattern (ACT3) and a third gate electrode.
  • the third active pattern (ACT3) is a region of the third semiconductor pattern (SCP3) that overlaps the eighth wiring (WL8) and may constitute a channel region of the third transistor (T3).
  • the third semiconductor pattern (SCP3) may be formed of a second semiconductor layer.
  • An area of a third semiconductor pattern (SCP3) that does not overlap with the eighth wiring (WL8) and is connected to one side of the third active pattern (ACT3) may be a first contact area
  • an area of a third semiconductor pattern (SCP3) that does not overlap with the eighth wiring (WL8) and is connected to the other side of the third active pattern (ACT3) may be a second contact area
  • the first contact area may be connected to one side of the third active pattern (ACT3) and may be electrically connected to the first transistor (T1) and the sixth transistor (T6) via the fifth conductive pattern (CP5).
  • the second contact area may be connected to the other side of the third active pattern (ACT3) and may be connected to the third semiconductor pattern (SCP3) of the fourth transistor (T4).
  • the fifth conductive pattern (CP5) may be formed of a fourth conductive layer (CL4).
  • One end of the fifth conductive pattern (CP5) may be electrically connected to a first contact area of a third transistor (T3) through a sixth insulating layer (INS6) and a second contact portion (CNT2) penetrating the fifth insulating layer (INS5).
  • the other end of the fifth conductive pattern (CP5) may be electrically connected to a region of a first semiconductor pattern (SCP1) shared by the first transistor (T1) and the sixth transistor (T6) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the third gate electrode may be an area of the eighth wiring (WL8) overlapping the third active pattern (ACT3).
  • the fourth transistor (T4) may include a fourth active pattern (ACT4) and a fourth gate electrode.
  • the fourth active pattern (ACT4) is a region of the third semiconductor pattern (SCP3) that overlaps the ninth wiring (WL9) and may constitute a channel region of the fourth transistor (T4).
  • the third semiconductor pattern (SCP3) may be formed of a second semiconductor layer.
  • An area of the third semiconductor pattern (SCP3) that does not overlap with the ninth wiring (WL9) and is connected to one side of the fourth active pattern (ACT4) may be a first contact area
  • an area of the third semiconductor pattern (SCP3) that does not overlap with the ninth wiring (WL9) and is connected to the other side of the fourth active pattern (ACT4) may be a second contact area
  • the first contact area may be connected to one side of the fourth active pattern (ACT4) and may be connected to the third semiconductor pattern (SCP3) of the third transistor (T3).
  • the second contact area is connected to the other side of the fourth active pattern (ACT4) and can be electrically connected to a fourteenth wiring (WL14) formed of a fourth conductive layer (CL4) through a corresponding second contact portion (CNT2) penetrating the sixth insulating layer (INS6) and the fifth insulating layer (INS5).
  • the fourth gate electrode may be an area of the ninth wiring (WL9) that overlaps the fourth active pattern (ACT4).
  • the fifth transistor (T5) may include a fifth active pattern (ACT5) and a fifth gate electrode.
  • the fifth active pattern (ACT5) is a region of the first semiconductor pattern (SCP1) that overlaps the third wiring (WL3) and may constitute a channel region of the fifth transistor (T5).
  • the first semiconductor pattern (SCP1) may be formed of a first semiconductor layer.
  • An area of the first semiconductor pattern (SCP1) that does not overlap with the third wiring (WL3) and is connected to one side of the fifth active pattern (ACT5) may be a first contact area
  • an area of the first semiconductor pattern (SCP1) that does not overlap with the third wiring (WL3) and is connected to the other side of the fifth active pattern (ACT5) may be a second contact area
  • the first contact area may be connected to one side of the fifth active pattern (ACT5) and may be electrically connected to the first conductive pattern (CP1) through a corresponding first contact portion (CNT1).
  • the second contact area may be connected to the other side of the fifth active pattern (ACT5) and may be connected to the first semiconductor pattern (SCP1) of each of the first and second transistors (T1, T2).
  • the fifth gate electrode may be an area of the third wiring (WL3) that overlaps the fifth active pattern (ACT5).
  • the sixth transistor (T6) may include a sixth active pattern (ACT6) and a sixth gate electrode.
  • the sixth active pattern (ACT6) is an area of the first semiconductor pattern (SCP1) that overlaps the third wiring (WL3), and may be a channel area of the sixth transistor (T6).
  • the first semiconductor pattern (SCP1) may be composed of a first semiconductor layer.
  • An area of the first semiconductor pattern (SCP1) that does not overlap with the third wiring (WL3) and is connected to one side of the sixth active pattern (ACT6) may be a first contact area
  • an area of the first semiconductor pattern (SCP1) that does not overlap with the third wiring (WL3) and is connected to the other side of the sixth active pattern (ACT6) may be a second contact area.
  • the first contact area may be connected to one side of the sixth active pattern (ACT6) and the first semiconductor pattern (SCP1) of the seventh transistor (T7), respectively.
  • the second contact area may be connected to the other side of the sixth active pattern (ACT6) and the first semiconductor pattern (SCP1) of the first transistor (T1), respectively. Additionally, the second contact area can be electrically connected to the fifth conductive pattern (CP5) through the corresponding first contact portion (CNT1).
  • the sixth gate electrode may be an area of the third wiring (WL3) that overlaps the sixth active pattern (ACT6).
  • the seventh transistor (T7) may include a seventh active pattern (ACT7) and a seventh gate electrode.
  • the seventh active pattern (ACT7) may be a region of the first semiconductor pattern (SCP1) overlapping the first wiring (WL1).
  • the first semiconductor pattern (SCP1) may be formed of a first semiconductor layer.
  • the seventh active pattern (ACT7) may be a channel region of the seventh transistor (T7).
  • An area of the first semiconductor pattern (SCP1) that does not overlap with the first wiring (WL1) and is connected to one side of the seventh active pattern (ACT7) may be a first contact area
  • an area of the first semiconductor pattern (SCP1) that does not overlap with the first wiring (WL1) and is connected to the other side of the seventh active pattern (ACT7) may be a second contact area
  • the first contact area may be connected to one side of the seventh active pattern (ACT7), connected to the first semiconductor pattern (SCP1) of the sixth transistor (T6), and electrically connected to the fourth conductive pattern (CP4).
  • the second contact area may be connected to the other side of the seventh active pattern (ACT7) and electrically connected to the first conductive pattern (CP1).
  • the fourth conductive pattern (CP4) may be formed of a fourth conductive layer (CL4).
  • the fourth conductive pattern (CP4) may be electrically connected to the first semiconductor pattern (SCP1) of the seventh transistor (T7) through a corresponding first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the fourth conductive pattern (CP4) may be electrically connected to the second connection pattern (CNP2).
  • the second connection pattern (CNP2) may be formed of a fifth conductive layer (CL5).
  • One end of the second connection pattern (CNP2) may be electrically connected to a fourth conductive pattern (CP4) through a corresponding first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the other end of the second connection pattern (CNP2) may be electrically connected to a first bridge pattern (BRP1) formed of a sixth conductive layer (CL6) through a corresponding second via hole (VIH2).
  • the first bridge pattern (BRP1) may be formed of a sixth conductive layer (CL6).
  • the first bridge pattern (BRP1) may be electrically connected to the second connection pattern (CNP2) through a corresponding second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the first bridge pattern (BRP1) may be electrically connected to the first semiconductor pattern (SCP1) of the seventh transistor (T7) and the first semiconductor pattern (SCP1) of the sixth transistor (T6) through the second connection pattern (CNP2) and the fourth conductive pattern (CP4).
  • the first bridge pattern (BRP1) may be electrically connected to an anode electrode (see “AE” in FIG. 8) of a light-emitting element (see “LED” in FIG. 8) through a third via hole (see “VIH3" in FIG. 8) penetrating the ninth insulating layer (INS9).
  • the seventh gate electrode may be an area of the first wiring (WL1) that overlaps the seventh active pattern (ACT7).
  • the eighth transistor (T8) may include an eighth active pattern (ACT8) and an eighth gate electrode.
  • the eighth active pattern (ACT8) may be a region of the first semiconductor pattern (SCP1) overlapping the first wiring (WL1).
  • the first semiconductor pattern (SCP1) may be formed of a first semiconductor layer.
  • the eighth active pattern (ACT8) may be a channel region of the eighth transistor (T8).
  • An area of the first semiconductor pattern (SCP1) that does not overlap with the first wiring (WL1) and is connected to one side of the eighth active pattern (ACT8) may be a first contact area
  • an area of the first semiconductor pattern (SCP1) that does not overlap with the first wiring (WL1) and is connected to the other side of the eighth active pattern (ACT8) (for example, a lower side of the eighth active pattern (ACT8) in a plan view) may be a second contact area.
  • the first contact area may be connected to one side of the eighth active pattern (ACT8) and may be electrically connected to a twelfth wiring (WL12).
  • the second contact area may be connected to the other side of the eighth active pattern (ACT8) and may be electrically connected to a second conductive pattern (CP2).
  • the 12th wiring (WL12) composed of the 4th conductive layer (CL4) can be electrically connected to the first contact area of the first semiconductor pattern (SCP1) of the 8th transistor (T8) through the first contact portion (CNT1) penetrating the 6th insulating layer (INS6), the 5th insulating layer (INS5), the 4th insulating layer (INS4), the 3rd insulating layer (INS3), and the 2nd insulating layer (INS2).
  • the second conductive pattern (CP2) is formed of a fourth conductive layer (CL4) and can be electrically connected to a second contact area of the first semiconductor pattern (SCP1) of the eighth transistor (T8) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the second conductive pattern (CP2) can be electrically connected to the first semiconductor pattern (SCP1) of the fifth transistor (T5) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the eighth gate electrode may be an area of the first wiring (WL1) that overlaps the eighth active pattern (ACT8).
  • the storage capacitor (Cst) may include a lower electrode (LE) and an upper electrode (UE).
  • the lower electrode (LE) may be formed integrally with the first gate electrode (GE1).
  • the lower electrode (LE) may be composed of a first conductive layer (CL1).
  • the upper electrode (UE) may overlap the lower electrode (LE) and may be formed of a second conductive layer (CL2).
  • the upper electrode (UE) may include an opening (OPN) from which a portion thereof is removed. A portion of the lower electrode (LE) overlapping the upper electrode (UE) may be exposed by the opening (OPN).
  • the upper electrode (UE) may be electrically connected to the first conductive pattern (CP1).
  • the sensor circuit (SC) may be located between the second pixel circuit (PXC2) and the third pixel circuit (PXC3). However, this is not limited to this, and the location of the sensor circuit (SC) may be changed in various ways.
  • the sensor circuit (SC) may include a ninth transistor (T9), a tenth transistor (T10), and an eleventh transistor (T11).
  • the ninth transistor (T9) may include a ninth active pattern (ACT9) and a ninth gate electrode (GE9).
  • the ninth active pattern (ACT9) may be a region of the second semiconductor pattern (SCP2) overlapping the ninth gate electrode (GE9).
  • the second semiconductor pattern (SCP2) may be formed of a first semiconductor layer.
  • the second semiconductor pattern (SCP2) may be arranged to be spaced apart from the first semiconductor pattern (SCP1).
  • the ninth active pattern (ACT9) may be a channel region of the ninth transistor (T9).
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the ninth gate electrode (GE9) and is connected to one side of the ninth active pattern (ACT9) (for example, the left side of the ninth active pattern (ACT9) in a plan view) may be a first contact region.
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the ninth gate electrode (GE9) and is connected to the other side of the ninth active pattern (ACT9) (for example, the right side of the ninth active pattern (ACT9) in a plan view) may be a second contact region.
  • the first contact area may be connected to one side of the ninth active pattern (ACT9) and the second semiconductor pattern (SCP2) of the eleventh transistor (T11), respectively.
  • the second contact area may be connected to the other side of the ninth active pattern (ACT9) and may be electrically connected to the ninth conductive pattern (CP9).
  • the ninth conductive pattern (CP9) may be positioned within the first light-sensing pixel (PSR1) and may be formed of a fourth conductive layer (CL4).
  • the ninth conductive pattern (CP9) may be electrically connected to a first contact area of the ninth transistor (T9) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the ninth conductive pattern (CP9) may be electrically connected to a seventh wiring (WL7) through a second contact portion (CNT2) penetrating the sixth insulating layer (INS6).
  • the ninth gate electrode (GE9) overlaps with the ninth active pattern (ACT9) and may be formed of a first conductive layer (CL1).
  • the ninth gate electrode (GE9) may be an island-shaped conductive pattern.
  • the ninth gate electrode (GE9) may be electrically connected to the tenth transistor (T10) through the tenth conductive pattern (CP10).
  • the tenth conductive pattern (CP10) may be formed of a fourth conductive layer (CL4).
  • One end of the tenth conductive pattern (CP10) may be electrically connected to the ninth gate electrode (GE9) through a first contact portion (CNT1) penetrating the sixth insulating layer (INS6), the fifth insulating layer (INS5), the fourth insulating layer (INS4), the third insulating layer (INS3), and the second insulating layer (INS2).
  • the other end of the tenth conductive pattern (CP1) may be electrically connected to the fourth semiconductor pattern (SCP4) of the tenth transistor (T10) through a second contact portion (CNT2) penetrating the sixth insulating layer (INS6) and the fifth insulating layer (INS5).
  • the tenth conductive pattern (CP10) may be electrically connected to the sixth connection pattern (CNP6) through a first via hole (VIH1).
  • the sixth connection pattern (CNP6) may be formed of a fifth conductive layer (CL5).
  • the sixth connection pattern (CNP6) may be electrically connected to the tenth conductive pattern (CP10) through a corresponding first via hole (VIH1) penetrating the seventh insulating layer (INS7).
  • the sixth connection pattern (CNP6) may be electrically connected to the second bridge pattern (BRP2) through a second via hole (VIH2).
  • the second bridge pattern (BRP2) may be formed of a sixth conductive layer (CL6).
  • the second bridge pattern (BRP2) may be electrically connected to the sixth connection pattern (CNP6) through a corresponding second via hole (VIH2) penetrating the eighth insulating layer (INS8).
  • the second bridge pattern (BRP2) may be electrically connected to the ninth gate electrode (GE9) of the ninth transistor (T9) and the fourth semiconductor pattern (SCP4) of the tenth transistor (T10) through the sixth connection pattern (CNP6) and the tenth conductive pattern (CP10).
  • the second bridge pattern (BRP2) can be electrically connected to the first electrode (see “EL1” in FIG. 8) of the light-receiving element (see “LRD” in FIG. 8) of the sensor circuit (SC).
  • the second bridge pattern (BRP2) can be formed by the same process as the first bridge pattern (BRP1), contain the same material, and be provided in the same layer.
  • the tenth transistor (T10) may include a tenth active pattern (ACT10) and a tenth gate electrode.
  • the tenth active pattern (ACT10) may be a region of the fourth semiconductor pattern (SCP4) overlapping the eleventh wiring (WL11).
  • the fourth semiconductor pattern (SCP4) may be formed of a second semiconductor layer.
  • the fourth semiconductor pattern (SCP4) may be arranged to be spaced apart from the third semiconductor pattern (SCP3).
  • the tenth active pattern (ACT10) may be a channel region of the tenth transistor (T10).
  • a region of the fourth semiconductor pattern (SCP4) that does not overlap with the eleventh wiring (WL11) and is connected to one side of the tenth active pattern (ACT10) (for example, the upper side of the tenth active pattern (ACT10) in a plan view) may be a first contact region.
  • a region of the fourth semiconductor pattern (SCP4) that does not overlap with the eleventh wiring (WL11) and is connected to the other side of the tenth active pattern (ACT10) (for example, the lower side of the tenth active pattern (ACT10) in a plan view) may be a second contact region.
  • the first contact area may be connected to one side of the tenth active pattern (ACT10) and may be electrically connected to the fifteenth wiring (WL15) through a second contact portion (CNT2) penetrating the sixth insulating layer (INS6) and the fifth insulating layer (INS5).
  • the second contact area may be connected to the other side of the tenth active pattern (ACT10) and may be electrically connected to the ninth gate electrode (GE9) of the ninth transistor (T9) through the tenth conductive pattern (CP10).
  • the tenth gate electrode may be an area of the eleventh wiring (WL11) overlapping the tenth active pattern (ACT10).
  • the eleventh transistor (T11) may have a dual gate structure in which sub-transistors are connected in series to prevent leakage current.
  • the eleventh transistor (T11) may include an 11a transistor (T11a) and an 11b transistor (T11b).
  • the 11a transistor (T11a) may include an 11a active pattern (ACT11a) and an 11a gate electrode.
  • the 11a active pattern (ACT11a) may be a region of the second semiconductor pattern (SCP2) overlapping the second wiring (WL2).
  • the second semiconductor pattern (SCP2) may be formed of the first semiconductor layer.
  • the 11a active pattern (ACT11a) may be a channel region of the 11a transistor (T11a).
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the second wiring (WL2) and is connected to one side of the 11a active pattern (ACT11a) may be a first contact region.
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the second wiring (WL2) and is connected to the other side of the 11a active pattern (ACT11a) may be a second contact region.
  • the first contact area may be connected to one side of the 11a active pattern (ACT11a) and the second semiconductor pattern (SCP2) of the ninth transistor (T9), respectively.
  • the second contact area may be connected to the other side of the 11a active pattern (ACT11a) and the second semiconductor pattern (SCP2) of the 11b transistor (T11b), respectively.
  • the 11a gate electrode may be an area of the second wiring (WL2) overlapping the 11a active pattern (ACT11a).
  • the 11b transistor (T11b) may include an 11b active pattern (ACT11b) and an 11b gate electrode.
  • the 11b active pattern (ACT11b) may be a region of the second semiconductor pattern (SCP2) that overlaps with a protrusion protruding in the second direction (DR2) from the second wiring (WL2) extending along the first direction (DR1).
  • the second semiconductor pattern (SCP2) may be formed of the first semiconductor layer.
  • the 11b active pattern (ACT11b) may be a channel region of the 11b transistor (T11b).
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the protrusion of the second wiring (WL2) and is connected to one side of the 11b active pattern (ACT11b) (for example, the left side of the 11b active pattern (ACT11b) in a plan view) may be a first contact region.
  • a region of the second semiconductor pattern (SCP2) that does not overlap with the protrusion of the second wiring (WL2) and is connected to the other side of the 11b active pattern (ACT11b) (for example, the right side of the 11b active pattern (ACT11b) in a plan view) may be a second contact region.
  • the first contact area may be connected to each of the 11b active pattern (ACT11b) and the second semiconductor pattern (SCP2) of the 11a transistor (T11a).
  • the second contact area may be connected to the 11b active pattern (ACT11b) and electrically connected to the 17th wiring (WL17) via the 8th conductive pattern (CP8).
  • the seventeenth wiring (WL17) (or the lead-out line (RXk)) and the third data line (D3) may be formed of different conductive layers and positioned on different layers.
  • the seventeenth wiring (WL17) may be formed of a fifth conductive layer (CL5) and positioned on a seventh insulating layer (INS7)
  • the third data line (D3) may be formed of a sixth conductive layer (CL6) and positioned on an eighth insulating layer (INS8).
  • a separation distance between the seventeenth wiring (WL17) (or the lead-out line (RXk)) and the third data line (D3) may be secured.
  • a second vertical bridge line (BRL2_V) formed by the same process as the third data line (D3) may be positioned between the seventeenth wiring (WL17) (or the lead-out line (RXk)) and the third data line (D3).
  • the second vertical bridge line (BRL2_V) may include a first sub-electrode (SUE1) and a second sub-electrode (SUE2) that are spaced apart from each other.
  • the first sub-electrode (SUE1) may be electrically connected to a 13th wiring (WL13) corresponding to a horizontal bridge line (BRL_H) through the fourth and fifth connection patterns (CNP4, CNP5) constituting the pad electrode (PDE).
  • the second sub-electrode (SUE2) may be electrically connected to a first power wiring (PL1) and may be supplied with the same voltage as the first power wiring (PL1), for example, a first power voltage (VDD). That is, a DC voltage having a constant voltage level may be applied to the second sub-electrode (SUE2).
  • PL1 first power wiring
  • VDD first power voltage
  • a second sub-electrode (SUE2) supplied with a first power voltage (VDD) may be arranged between the 17th wiring (WL17) (or lead-out line (RXk)) and the third data line (D3) when viewed in a plan view.
  • the second sub-electrode (SUE2) may be utilized as a shielding member that reduces or prevents coupling caps occurring between the 17th wiring (WL17) (or lead-out line (RXk)) and the third data line (D3).
  • the phenomenon in which the data signal transmitted to the third data line (D3) (or the detection signal transmitted to the 17th wiring (WL17)) is affected by the detection signal transmitted to the 17th wiring (WL17) (or the data signal transmitted to the third data line (D3)) can be reduced or prevented. That is, the phenomenon in which the 17th wiring (WL17) (or the lead-out line (RXk)) is coupled with an adjacent data line, for example, the third data line (D3), can be reduced or prevented.
  • the second sub-electrode (SUE2) can be used as a power wire by being electrically connected to the first power wire (PL1) and receiving the first power voltage (VDD).
  • the wiring resistance of the first power wire (PL1) is reduced, thereby preventing a defect due to a signal delay of the first power wire (PL1).
  • FIG. 19 is a schematic plan view showing sub-pixels and light-sensing pixels arranged in first and second pixel rows (R1, R2) located in one area of a display area (DD) of a display device according to one or more embodiments.
  • Fig. 19 for convenience of explanation, only the components included in the fourth conductive layer, fifth conductive layer, and sixth conductive layer in the sub-pixels and light-sensing pixels arranged in the first and second pixel rows (R1, R2) are shown.
  • an eleventh sub-pixel (SPX11) (or a first sub-pixel), a twelfth sub-pixel (SPX12) (or a second sub-pixel), a thirteenth sub-pixel (SPX13) (or a third sub-pixel), and a fourteenth sub-pixel (SPX14) (or a fourth sub-pixel) may be arranged along a first direction (DR1).
  • a twenty-first sub-pixel (SPX21) (a first sub-pixel), a twenty-second sub-pixel (SPX22) (or a second sub-pixel), a twenty-third sub-pixel (SPX23) (or a third sub-pixel), and a twenty-fourth sub-pixel (SPX24) (or a fourth sub-pixel) may be arranged along a first direction (DR1).
  • a first light-sensing pixel (PSR1) may be positioned between the 12th sub-pixel (SPX12) and the 13th sub-pixel (SPX13) in the first pixel row (R1).
  • a second light-sensing pixel (PSR2) may be positioned between the 22nd sub-pixel (SPX22) and the 23rd sub-pixel (SPX23) in the second pixel row (R2).
  • a first horizontal bridge line (BRL1_H) (or a thirteenth wiring (WL13)) extending in a second direction (DR2) may be provided in a first pixel row (R1)
  • a second horizontal bridge line (BRL2_H) (or a thirteenth wiring (WL13)) extending in the second direction (DR2) and spaced apart from the first horizontal bridge line (BRL1_H) may be provided in a second pixel row (R2).
  • the first horizontal bridge line (BRL1_H) (or the thirteenth wiring (WL13)) may extend in the first direction (DR1)
  • the second horizontal bridge line (BRL2_H) (or the thirteenth wiring (WL13)) may be spaced apart from the first horizontal bridge line (BRL1_H) and extend in the first direction (DR1).
  • the eleventh sub-pixel (SPX11) may include an eleventh pixel circuit (PXC11), the twelfth sub-pixel (SPX12) may include a twelfth pixel circuit (PXC12), the thirteenth sub-pixel (SPX13) may include a thirteenth pixel circuit (PXC13), and the fourteenth sub-pixel (SPX14) may include a fourteenth pixel circuit (PXC14).
  • the first light-sensing pixel (PSR1) may include a first sensor circuit (SC1).
  • the 21st sub-pixel (SPX21) may include a 21st pixel circuit (PXC21), the 22nd sub-pixel (SPX22) may include a 22nd pixel circuit (PXC22), the 23rd sub-pixel (SPX23) may include a 23rd pixel circuit (PXC23), and the 24th sub-pixel (SPX23) may include a 24th pixel circuit (PXC24).
  • the second light-sensing pixel (PSR2) may include a second sensor circuit (SC2).
  • a first vertical bridge line (BRL1_V) may be provided in common to the 12th sub-pixel (SPX12) and the 22nd sub-pixel (SPX22) adjacent in the second direction (DR2).
  • a second vertical bridge line (BRL2_V) may be provided in common to the 13th sub-pixel (SPX13) and the 23rd sub-pixel (SPX23) adjacent in the second direction (DR2).
  • the second vertical bridge line (BRL2_V) may be separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) by disconnecting (or removing) a region in a wiring separation area (WSA).
  • the wiring separation area (WSA) may be a region in which the second vertical bridge line (BRL2_V) in the 23rd sub-pixel (SPX23) is separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) based on a 21st via hole (VIH21).
  • the second vertical bridge line (BRL2_V) may include a first sub-electrode (SUE1) electrically connected to a pad electrode (PDE) in the 23rd sub-pixel (SPX23) and a second sub-electrode (SUE2) electrically separated from the pad electrode (PDE) and spaced apart from the first sub-electrode (SUE1) in a second direction (DR2).
  • SUE1 first sub-electrode
  • PDE pad electrode
  • SPX23 23rd sub-pixel
  • SUE2 second sub-electrode
  • the first sub-electrode (SUE1) may be electrically connected to a pad electrode (PDE) formed of a fifth conductive layer (see “CL5" in FIG. 15) through one second via hole (VIH2), for example, a twenty-first via hole (VIH21), penetrating the eighth insulating layer (see “INS8" in FIG. 18).
  • the pad electrode (PDE) may be electrically connected to a second horizontal bridge line (BRL2_H) through one first via hole (VIH1) penetrating the seventh insulating layer (see “INS7" in FIG. 18).
  • the second sub-electrode (SUE2) may be electrically connected to the first power line (PL1) of the 23rd sub-pixel (SPX23) through a second via hole (VIH2), for example, the 22nd via hole (VIH22), which penetrates the 8th insulating layer (INS8).
  • the second sub-electrode (SUE2) may also be electrically connected to the first power line (PL1) in the 13th sub-pixel (SPX13).
  • the second sub-electrode may be positioned on the upper side of the first sub-electrode (SUE1) (or the 21st via hole (VIH21)).
  • the second sub-electrode (SUE2) may extend from the upper side of the 21st via hole (VIH21) in the 23rd sub-pixel (SPX23) to the 13th sub-pixel (SPX13) in the opposite direction in the second direction (DR2).
  • the second vertical bridge line may be separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) at a wiring separation area (WSA) located above a connection point (for example, a point where the 21st via hole (VIH21) is located) electrically connected to the second horizontal bridge line (BRL2_H).
  • the first sub-electrode (SUE1) may be electrically connected to the second horizontal bridge line (BRL2_H) through a pad electrode (PDE) and may be electrically connected to a corresponding data line located in a first area (see "A1" of FIG. 3) of the display area (DA).
  • the first sub-electrode (SUE1) may be electrically connected to the second horizontal bridge line (BRL2_H) and utilized as the bridge line (BRL) described with reference to FIGS. 3 and 4.
  • the second sub-electrode (SUE2) may be electrically connected to the first power line (PL1) through the 22nd via hole (VIH22) and may be utilized as the first power line (PL1). Accordingly, a first power voltage (refer to “VDD” in FIG. 7) having a constant voltage level may be supplied to the second sub-electrode (SUE2).
  • the second sub-electrode (SUE2) supplied with the first power voltage (VDD) may be disposed between the 17th wire (WL17) (or lead-out line) and the third data line (D3) and may be utilized as a shielding member that reduces or prevents coupling caps that may occur between the 17th wire (WL17) and the third data line (D3).
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) is electrically connected to the first power line (PL1) and supplied with the first power voltage (VDD), but is not limited thereto.
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) may be electrically connected to another power line supplied with a DC voltage having a constant voltage level.
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) may be electrically connected to an electrode (refer to "EP” in FIG. 7) supplied with the second power voltage (refer to "VSS" in FIG. 7).
  • FIG. 20 is a schematic diagram showing the connection relationship of some wires in one area of a display area (DA) of a display device according to one or more embodiments.
  • Fig. 20 for convenience of explanation, only some signal wirings in the sub-pixels and light-sensing pixels arranged in each of the first to fourth pixel rows (R1 to R4) are illustrated.
  • the display area (DA) may be divided into pixel rows (R1 to R4).
  • the pixel rows (R1 to R4) may extend in a first direction (DR1) and be arranged in a second direction (DR2).
  • Each of the pixel rows (R1 to R4) may include first to seventh sub-pixels (SPX1 to SPX7).
  • the first to seventh sub-pixels (SPX1 to SPX7) may include pixel circuits.
  • each of the pixel rows (R1 to R4) may include first to third photo-sensing pixels (PSR1 to PSR3).
  • the first to third photo-sensing pixels (PSR1 to PSR3) may include sensor circuits.
  • the sub-pixels SPX1 to SPX7 may be arranged in the order of a first sub-pixel SPX1, a second sub-pixel SPX2, a third sub-pixel SPX3, a fourth sub-pixel SPX4, a fifth sub-pixel SPX5, a sixth sub-pixel SPX6, and a seventh sub-pixel SPX7 in each of the first to fourth pixel rows R1 to R4 in the first direction DR1.
  • a first photo-sensing pixel PSR1 may be arranged between a second sub-pixel SPX2 and a third sub-pixel SPX3
  • a second photo-sensing pixel PSR2 may be arranged between a fourth sub-pixel SPX4 and a fifth sub-pixel SPX5
  • a third photo-sensing pixel PSR3 may be arranged between a sixth sub-pixel SPX6 and a seventh sub-pixel SPX7.
  • first pixel row (R1) pixel circuits (PXC11 to PXC17) corresponding to the sub-pixels (SPX1 to SPX7) of the first pixel row (R1) may be arranged along the first direction (DR1).
  • sensor circuits (SC11 to SC13) corresponding to the light-sensing pixels (PSR1 to PSR3) of the first pixel row (R1) may be arranged along the first direction (DR1).
  • pixel circuits (PXC21 to PXC27) corresponding to the sub-pixels (SPX1 to SPX7) of the second pixel row (R2) may be arranged along the first direction (DR1).
  • sensor circuits (SC21 to SC23) corresponding to the light-sensing pixels (PSR1 to PSR3) of the second pixel row (R2) may be arranged along the first direction (DR1).
  • pixel circuits (PXC31 to PXC37) corresponding to the sub-pixels (SPX1 to SPX7) of the third pixel row (R3) may be arranged along the first direction (DR1).
  • sensor circuits (SC31 to SC33) corresponding to the light-sensing pixels (PSR1 to PSR3) of the third pixel row (R3) may be arranged along the first direction (DR1).
  • pixel circuits (PXC41 to PXC47) corresponding to the sub-pixels (SPX1 to SPX7) of the fourth pixel row (R4) may be arranged along the first direction (DR1).
  • sensor circuits (SC41 to SC43) corresponding to the light-sensing pixels (PSR1 to PSR3) of the fourth pixel row (R4) may be arranged along the first direction (DR1).
  • a first horizontal bridge line (BRL1_H) may be arranged in the first pixel row (R1)
  • a second horizontal bridge line (BRL2_H) may be arranged in the second pixel row (R2)
  • a third horizontal bridge line (BRL3_H) may be arranged in the third pixel row (R3)
  • a fourth horizontal bridge line (BRL4_H) may be arranged in the fourth pixel row (R4).
  • a first vertical bridge line (BRL1_V), a first data line (D1), and a first power line (PL1) may be arranged in the first sub-pixels (SPX1) of the first to fourth pixel rows (R1 to R4).
  • a second vertical bridge line (BRL2_V), a second data line (D2), and a first power line (PL1) may be arranged in the second sub-pixels (SPX2) of the first to fourth pixel rows (R1 to R4).
  • a third vertical bridge line (BRL3_V), a third data line (D3), and a first power line (PL1) may be arranged in the third sub-pixels (SPX3) of the first to fourth pixel rows (R1 to R4).
  • a fourth vertical bridge line (BRL4_V), a fourth data line (D4), and a first power line (PL1) may be arranged in the fourth sub-pixels (SPX4) of the first to fourth pixel rows (R1 to R4).
  • a fifth vertical bridge line (BRL5_V), a fifth data line (D5), and a first power line (PL1) may be arranged in the fifth sub-pixels (SPX5) of the first to fourth pixel rows (R1 to R4).
  • a sixth vertical bridge line (BRL6_V), a sixth data line (D6), and a first power line (PL1) may be arranged in the sixth sub-pixels (SPX6) of the first to fourth pixel rows (R1 to R4).
  • a seventh vertical bridge line (BRL7_V), a seventh data line (D7), and a first power line (PL1) may be arranged in the seventh sub-pixels (SPX7) of the first to fourth pixel rows (R1 to R4).
  • a first readout line (RX1) may be arranged in the first photosensitive pixel (PSR1) of the first to fourth pixel rows (R1 to R4).
  • a second readout line (RX2) may be arranged in the second photosensitive pixel (PSR2) of the first to fourth pixel rows (R1 to R4).
  • a third readout line (RX3) may be arranged in the third photosensitive pixel (PSR3) of the first to fourth pixel rows (R1 to R4).
  • a third vertical bridge line (BRL3_V) may be arranged between the first lead-out line (RX1) and the third data line (D3), a fifth vertical bridge line (BRL5_V) may be arranged between the second lead-out line (RX2) and the fifth data line (D5), and a seventh vertical bridge line (BRL7_V) may be arranged between the third lead-out line (RX3) and the seventh data line (D7).
  • Each of the third, fifth, and seventh vertical bridge lines may be separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) by removing a region from the wiring separation area (WSA).
  • each of the third, fifth, and seventh vertical bridge lines may include a first sub-electrode (SUE1) and a second sub-electrode (SUE2) that are spaced apart from each other.
  • the first sub-electrode (SUE1) and the second sub-electrode (SUE2) may be positioned in the same row in the second direction (DR2).
  • the first sub-electrode (SUE1) of each of the third, fifth, and seventh vertical bridge lines may be electrically connected to a corresponding horizontal bridge line through a second via hole (VIH2).
  • the first sub-electrode (SUE1) of the third vertical bridge line (BRL3_V) may be electrically connected to the fourth horizontal bridge line (BRL4_H) through a twenty-first via hole (VIH21).
  • the first sub-electrode (SUE1) of the fifth vertical bridge line (BRL5_V) may be electrically connected to the third horizontal bridge line (BRL3_H) through a twenty-first via hole (VIH21).
  • the first sub-electrode (SUE1) of the seventh vertical bridge line (BRL7_V) can be electrically connected to the second horizontal bridge line (BRL2_H) through the twenty-first via hole (VIH21).
  • the second sub-electrode (SUE2) of each of the third, fifth, and seventh vertical bridge lines may be electrically connected to the first power line (PL1) through the second via hole (VIH2).
  • the second sub-electrode (SUE2) of the third vertical bridge line (BRL3_V) may be electrically connected to the first power line (PL1) arranged in the third sub-pixel (SPX3) of the fourth pixel row (R4) through the twenty-second via hole (VIH22).
  • the second sub-electrode (SUE2) of the fifth vertical bridge line (BRL5_V) may be electrically connected to the first power line (PL1) of the fifth sub-pixel (SPX5) of the third pixel row (R3) through the twenty-second via hole (VIH22).
  • the second sub-electrode (SUE2) of the seventh vertical bridge line (BRL7_V) can be electrically connected to the first power wiring (PL1) of the seventh sub-pixel (SPX7) of the second pixel row (R2) through the 22nd via hole (VIH22).
  • the second sub-electrode (SUE2) of the third vertical bridge line (BRL3_V) may extend from the fourth pixel row (R4) to the first pixel row (R1) in the opposite direction of the second direction (DR2) based on the 21st via hole (VIH21) (or wiring separation area (WSA)), which is a connection point between the fourth horizontal bridge line (BRL4_H) and the first sub-electrode (SUE1) of the third vertical bridge line (BRL3_V).
  • the second sub-electrode (SUE2) of the fifth vertical bridge line (BRL5_V) may extend from the third pixel row (R3) to the first pixel row (R1) in the opposite direction of the second direction (DR2) based on the 21st via hole (VIH21) (or wiring separation area (WSA)), which is a connection point between the third horizontal bridge line (BRL3_H) and the first sub-electrode (SUE1) of the fifth vertical bridge line (BRL5_V).
  • the second sub-electrode (SUE2) of the seventh vertical bridge line (BRL7_V) may extend from the second pixel row (R2) to the first pixel row (R1) in the opposite direction of the second direction (DR2) based on the twenty-first via hole (VIH21) (or wiring separation area (WSA)), which is a connection point between the second horizontal bridge line (BRL2_H) and the first sub-electrode (SUE1) of the seventh vertical bridge line (BRL7_V).
  • the second sub-electrode (SUE2) of the third vertical bridge line (BRL3_V) is electrically connected to a corresponding first power line (PL1) and can receive a first power voltage (refer to “VDD” in FIG. 7) from the first power line (PL1).
  • the second sub-electrode (SUE2) of the third vertical bridge line (BRL3_V) is arranged between the first readout line (RX1) and the third data line (D3) to reduce or prevent a coupling cap that may occur between the first readout line (RX1) and the third data line (D3).
  • the second sub-electrode (SUE2) of the fifth vertical bridge line (BRL5_V) is electrically connected to a corresponding first power line (PL1) and can receive a first power voltage (VDD) from the first power line (PL1).
  • the second sub-electrode (SUE2) of the fifth vertical bridge line (BRL5_V) is arranged between the second readout line (RX2) and the fifth data line (D5) to reduce or prevent coupling caps that may occur between the second readout line (RX2) and the fifth data line (D5).
  • the second sub-electrode (SUE2) of the seventh vertical bridge line (BRL7_V) is electrically connected to a corresponding first power line (PL1) and can receive a first power voltage (VDD) from the first power line (PL1).
  • the second sub-electrode (SUE2) of the seventh vertical bridge line (BRL7_V) is arranged between the third readout line (RX3) and the seventh data line (D7) to reduce or prevent coupling caps that may occur between the third readout line (RX3) and the seventh data line (D7).
  • FIG. 21 is a schematic plan view showing sub-pixels and light-sensing pixels arranged in first and second pixel rows (R1, R2) located in one area of a display area (DD) of a display device according to one or more embodiments
  • FIG. 22 is a schematic enlarged view showing a portion EA2 of FIG. 21, and
  • FIG. 23 is a schematic cross-sectional view taken along lines II to II' of FIG. 22.
  • FIGS. 21 to 23 only the components included in the fourth conductive layer (CL4), the fifth conductive layer (CL5), and the sixth conductive layer (CL6) in the sub-pixels and light-sensing pixels arranged in the first and second pixel rows (R1, R2) are illustrated.
  • a first horizontal bridge line (BRL1_H) (or a thirteenth wiring (WL13)) extending along a second direction (DR2) may be provided to a first pixel row (R1)
  • a second horizontal bridge line (BRL2_H) (or a thirteenth wiring (WL13)) extending along the second direction (DR2) and spaced apart from the first horizontal bridge line (BRL1_H) may be provided to a second pixel row (R2).
  • a second vertical bridge line (BRL2_V) may be commonly provided to a thirteenth sub-pixel (SPX13) and a thirteenth sub-pixel (SPX23) adjacent in the second direction (DR2).
  • the first horizontal bridge line (BRL1_H) (or the thirteenth wiring (WL13)) may extend along the first direction (DR1)
  • the second horizontal bridge line (BRL2_H) (or the thirteenth wiring (WL13)) may be spaced apart from the first horizontal bridge line (BRL1_H) and may extend along the first direction (DR1).
  • the second vertical bridge line (BRL2_V) may be separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) by disconnecting (or removing) a portion of the wiring separation area (WSA).
  • the second vertical bridge line (BRL2_V) may include a first sub-electrode (SUE1) electrically connected to a second pad electrode (PDE2) in the 23rd sub-pixel (SPX23), and a second sub-electrode (SUE2) electrically separated from the second pad electrode (PDE2) and spaced apart from the first sub-electrode (SUE1) in the second direction (DR2).
  • the first sub-electrode (SUE1) may be electrically connected to a second pad electrode (PDE2) formed of a fifth conductive layer (CL5) through a second via hole (VIH2), for example, a twenty-first via hole (VIH21), penetrating the eighth insulating layer (INS8).
  • the second pad electrode (PDE2) may be electrically connected to a second horizontal bridge line (BRL2_H) through a first via hole (VIH1), for example, an eleventh via hole (VIH11), penetrating the seventh insulating layer (INS7).
  • the second horizontal bridge line (BRL2_H) may be electrically connected to a first sub-electrode (SUE1) of the second vertical bridge line (BRL2_V) through the second pad electrode (PDE2).
  • the second sub-electrode (SUE2) may be electrically connected to a first pad electrode (PDE1) formed of a fifth conductive layer (CL5) and arranged in a thirteenth sub-pixel (SPX13) through a second via hole (VIH2), for example, a twenty-third via hole (VIH23), penetrating the eighth insulating layer (INS8).
  • the first pad electrode (PDE1) may be electrically connected to a first horizontal bridge line (BRL1_H) formed of a fourth conductive layer (CL4) through a first via hole (VIH1), for example, a thirteenth via hole (VIH13), penetrating the seventh insulating layer (INS7).
  • the second sub-electrode (SUE2) may be electrically connected to the first horizontal bridge line (BRL1_H) through the first pad electrode (PDE1).
  • the second sub-electrode may be electrically isolated from a second horizontal bridge line (BRL2_H) located in a second pixel row (R2) and electrically connected to a first horizontal bridge line (BRL1_H) located in a first pixel row (R1).
  • the first horizontal bridge line (BRL1_H) may be electrically connected to a first connection pattern (CNP1) formed of a fifth conductive layer (CL5) in the twelfth sub-pixel (SPX12).
  • the first connection pattern (CNP1) may be electrically connected to the first horizontal bridge line (BRL1_H) formed of a fourth conductive layer (CL4) through a first via hole (VIH1), for example, a twelfth via hole (VIH12), penetrating the seventh insulating layer (INS7).
  • the first connection pattern (CNP1) may be electrically connected to an eighteenth wiring (WL18) formed of a sixth conductive layer (CL6) at a boundary between the eleventh sub-pixel (SPX11) and the twelfth sub-pixel (SPX12).
  • the 18th wiring (WL18) may be electrically connected to the first connection pattern (CNP1) through a second via hole (VIH2), for example, a 22nd via hole (VIH22), that penetrates the 8th insulating layer (INS8).
  • the second sub-electrode (SUE2) electrically connected to the first horizontal bridge line (BRL1_H) may be electrically connected to the eighteenth wiring (WL18) via the first connection pattern (CNP1).
  • the eighteenth wiring (WL18) may be supplied with the second initialization power voltage (Vint2) described with reference to FIG. 7.
  • the second initialization power voltage (Vint2) may be a DC voltage having a constant voltage level.
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) supplied with the second initialization power voltage (Vint2) may be arranged between the seventeenth wiring (WL17) (or readout line) and the third data line (D3), thereby reducing or preventing a coupling cap that may occur between the seventeenth wiring (WL17) and the third data line (D3).
  • FIG. 24 is a schematic plan view showing sub-pixels and light-sensitive pixels arranged in first and second pixel rows (R1, R2) located in one area of a display area (DA) of a display device according to one or more embodiments
  • FIG. 25 is a schematic enlarged view showing part EA3 of FIG. 24.
  • a first horizontal bridge line (BRL1_H) (or a 13th wiring (WL13)) extending in a second direction (DR2) may be provided to a first pixel row (R1)
  • a second horizontal bridge line (BRL2_H) (or a 13th wiring (WL13)) extending in the second direction (DR2) and spaced apart from the first horizontal bridge line (BRL1_H) may be provided to a second pixel row (R2).
  • a second vertical bridge line (BRL2_V) may be commonly provided to a 13th sub-pixel (SPX13) and a 23rd sub-pixel (SPX23) adjacent in the second direction (DR2).
  • the first horizontal bridge line (BRL1_H) (or the thirteenth wiring (WL13)) may extend along the first direction (DR1)
  • the second horizontal bridge line (BRL2_H) (or the thirteenth wiring (WL13)) may be spaced apart from the first horizontal bridge line (BRL1_H) and may extend along the first direction (DR1).
  • the second vertical bridge line (BRL2_V) may be separated into a first sub-electrode (SUE1) and a second sub-electrode (SUE2) by disconnecting (or removing) a portion of the wiring separation area (WSA).
  • the second vertical bridge line (BRL2_V) may include a first sub-electrode (SUE1) electrically connected to a second pad electrode (PDE2) in the 23rd sub-pixel (SPX23), and a second sub-electrode (SUE2) electrically separated from the second pad electrode (PDE2) and spaced apart from the first sub-electrode (SUE1) in the second direction (DR2).
  • the second sub-electrode (SUE2) may be electrically connected to a first pad electrode (PDE1) disposed in the 13th sub-pixel (SPX13) and may be electrically connected to a first horizontal bridge line (BRL1_H) through the first pad electrode (PDE1).
  • the second sub-electrode (SUE2) may be electrically isolated from a second horizontal bridge line (BRL2_H) located in a second pixel row (R2) and electrically connected to the first horizontal bridge line (BRL1_H) located in a first pixel row (R1).
  • the first horizontal bridge line (BRL1_H) may be electrically connected to a first connection pattern (CNP1) formed of a fifth conductive layer (CL5) in the 13th sub-pixel (SPX13).
  • the first connection pattern (CNP1) may be electrically connected to a first horizontal bridge line (BRL1_H) formed of a fourth conductive layer (CL4) through a first via hole (VIH1), for example, a twelfth via hole (VIH12), which penetrates the seventh insulating layer (see "INS7" in FIG. 23).
  • the first connection pattern (CNP1) may be electrically connected to a nineteenth wiring (WL19) formed of a sixth conductive layer (CL6) at a boundary between the 13th sub-pixel (SPX13) and the 14th sub-pixel (SPX14).
  • the 19th wiring (WL19) may be electrically connected to the first connection pattern (CNP1) through a second via hole (VIH2), for example, a 22nd via hole (VIH22), that penetrates the 8th insulating layer (see “INS8” in FIG. 23).
  • the second sub-electrode (SUE2) electrically connected to the first horizontal bridge line (BRL1_H) may be electrically connected to the nineteenth wiring (WL19) via the first connection pattern (CNP1).
  • the nineteenth wiring (WL19) may be supplied with the first initialization power voltage (Vint1) described with reference to FIG. 7.
  • the first initialization power voltage (Vint1) may be a DC voltage having a constant voltage level.
  • the second sub-electrode (SUE2) of the second vertical bridge line (BRL2_V) supplied with the first initialization power voltage (Vint1) may be arranged between the seventeenth wiring (WL17) (or readout line) and the third data line (D3), thereby reducing or preventing a coupling cap that may occur between the seventeenth wiring (WL17) and the third data line (D3).
  • FIG. 26 is a schematic block diagram showing an electronic device (1000) according to one or more embodiments
  • FIG. 27 is a schematic drawing showing an example in which the electronic device (1000) of FIG. 26 is implemented as a smartphone
  • FIG. 28 is a schematic drawing showing an example in which the electronic device (1000) of FIG. 26 is implemented as a tablet PC.
  • the electronic device (1000) may include a processor (1010), a memory device (1020), a storage device (1030), an input/output device (1040), a power supply (1050), and a display device (1060).
  • the display device (1060) may be the display device (DD) of FIGS. 1 and 2.
  • the electronic device (1000) may further include several ports that may communicate with a video card, a sound card, a memory card, a USB device, or the like, or communicate with other systems.
  • the electronic device (1000) may be implemented as a smartphone.
  • the electronic device (1000) may be implemented as a tablet PC.
  • the electronic device (1000) is not limited to the above-described examples.
  • the electronic device (1000) may be implemented as a mobile phone, a video phone, a smart pad, a smart watch, a vehicle navigation system, a computer monitor, a laptop, a head-mounted display device, etc.
  • the processor (1010) may perform specific calculations or tasks.
  • the processor (1010) may be a microprocessor, a central processing unit, an application processor, etc.
  • the processor (1010) may be connected to other components via an address bus, a control bus, a data bus, etc.
  • the processor (1010) may also be connected to an expansion bus, such as a Peripheral Component Interconnect (PCI) bus.
  • PCI Peripheral Component Interconnect
  • the memory device (1020) can store data necessary for the operation of the electronic device (1000).
  • the memory device (1020) may include a non-volatile memory device such as an Erasable Programmable Read-Only Memory (EPROM) device, an Electrically Erasable Programmable Read-Only Memory (EEPROM) device, a flash memory device, a Phase Change Random Access Memory (PRAM) device, a Resistance Random Access Memory (RRAM) device, a Nano Floating Gate Memory (NFGM) device, a Polymer Random Access Memory (PoRAM) device, a Magnetic Random Access Memory (MRAM), a Ferroelectric Random Access Memory (FRAM) device, and/or a volatile memory device such as a Dynamic Random Access Memory (DRAM) device, a Static Random Access Memory (SRAM) device, a mobile DRAM device, and the like.
  • EPROM Erasable Programmable Read-Only Memory
  • EEPROM Electrically Erasable Programmable Read-Only Memory
  • flash memory device a Phase Change Random Access Memory
  • the storage device (1030) may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, etc.
  • SSD solid state drive
  • HDD hard disk drive
  • CD-ROM compact disc-read only memory
  • the input/output device (1040) may include input means such as a keyboard, keypad, touchpad, touchscreen, mouse, etc., and output means such as a speaker, printer, etc.
  • a display device (1060) may be included in the input/output device (1040).
  • the power supply (1050) can supply power required for the operation of the electronic device (1000).
  • the power supply (1050) can be a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the display device (1060) can display an image corresponding to visual information of the electronic device (1000).
  • the display device (1060) may be, but is not limited to, an organic light-emitting display device or a quantum dot light-emitting display device.
  • the display device (1060) can be connected to other components via the above buses or other communication links.

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Abstract

표시 장치는 제1 방향을 따라서 배열되고, 화소 회로를 각각 포함한 제1 내지 제3 서브 화소들; 센서 회로를 포함한 광 감지 화소; 상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인; 상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인; 상기 제1 방향을 따라 연장된 수평 브릿지 라인; 제2 방향으로 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 및 상기 제2 방향으로 연장되며, 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인을 포함할 수 있다. 평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이에 배치될 수 있다. 상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함할 수 있다.

Description

표시 장치 및 이를 포함하는 전자 기기
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은 신뢰성이 향상된 표시 장치 및 이를 포함하는 전자 기기를 제공할 수 있다.
하나 이상의 실시예들에 따른 표시 장치는, 제1 방향을 따라서 배열되고, 화소 회로를 각각 포함한 제1 내지 제3 서브 화소들; 센서 회로를 포함한 광 감지 화소; 상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인; 상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인; 상기 제1 방향을 따라 연장된 수평 브릿지 라인; 제2 방향으로 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 및 상기 제2 방향으로 연장되며, 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인을 포함할 수 있다. 평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이에 배치될 수 있다. 상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함할 수 있다.
하나 이상의 실시예들에 있어서, 상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결될 수 있다. 상기 제1 서브 전극과 상기 제2 서브 전극은 서로 전기적으로 분리될 수 있다.
하나 이상의 실시예들에 있어서, 상기 데이터 라인, 상기 제1 수직 브릿지 라인, 및 상기 제2 수직 브릿지 라인은 서로 동일한 층에 배치될 수 있다.
하나 이상의 실시예들에 있어서, 상기 표시 장치는 상기 광 감지 화소와 전기적으로 연결되고, 리셋 전압을 공급하기 위해 구성되는 리셋 전압 배선을 더 포함할 수 있다. 상기 리셋 전압 배선은 상기 데이터 라인, 상기 제1 및 제2 수직 브릿지 라인들과 동일한 층에 배치되고 이격되게 배치된 제1 배선; 상기 제1 배선 하부에 배치되며, 상기 제1 배선과 전기적으로 연결된 제2 배선; 및 상기 제2 배선 하부에 배치되며, 상기 제2 배선과 전기적으로 연결된 제3 배선을 포함할 수 있다.
하나 이상의 실시예들에 있어서, 상기 제3 배선은 상기 제1 방향으로 연장되고, 상기 제2 배선은 상기 제2 방향으로 연장되며, 상기 제1 배선은 상기 제2 방향으로 연장될 수 있다. 상기 리셋 전압 배선은 메쉬 구조를 형성할 수 있다.
하나 이상의 실시예들에 있어서, 상기 표시 장치는 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제1 구동 전압을 공급받기 위해 구성되는 제1 전원 배선; 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제2 구동 전압을 공급받기 위해 구성되는 제2 전원 배선; 및 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제3 구동 전압을 공급받기 위해 구성되는 제3 전원 배선을 더 포함할 수 있다. 상기 제1 구동 전압, 상기 제2 구동 전압, 상기 제3 구동 전압은 일정한 전압 레벨을 갖는 직류 전압일 수 있다.
하나 이상의 실시예들에 있어서, 상기 제2 서브 전극은 상기 제1 전원 배선, 상기 제2 전원 배선, 상기 제3 전원 배선 중 적어도 하나와 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 상기 제2 서브 전극은 상기 제1 전원 배선과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 상기 제2 서브 전극은 상기 제2 전원 배선과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 상기 제2 서브 전극은 상기 제3 전원 배선과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 상기 광 감지 화소는 상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치될 수 있다.
하나 이상의 실시예들에 있어서, 상기 제1 서브 화소, 상기 제2 서브 화소, 상기 제3 서브 화소는 각각 광을 방출하기 위해 구성되는 발광 소자를 포함할 수 있다. 상기 광 감지 화소는 상기 광에 대응하는 감지 신호를 출력하기 위해 구성되는 수광 소자를 포함할 수 있다.
하나 이상의 실시예들에 있어서, 상기 제1 서브 전극과 상기 제2 서브 전극은 전기적으로 분리되고, 상기 제2 방향을 따라 동일한 열에 배치될 수 있다.
하나 이상의 실시예들에 있어서, 상기 표시 장치는 상기 수평 브릿지 라인 상에 배치되고 상기 수평 브릿지 라인의 일 영역을 노출하는 제1 비아홀을 포함한 제1 비아층; 상기 제1 비아층 상에 배치되고 상기 제1 비아홀을 통하여 상기 수평 브릿지 라인과 전기적으로 연결된 패드 전극; 및 상기 패드 전극 상에 배치되고 상기 패드 전극의 일 영역을 노출하는 제2 비아홀을 포함한 제2 비아층을 더 포함할 수 있다. 평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 제2 비아홀 부근에서 상기 제2 비아홀과 중첩하는 상기 제1 서브 전극 및 상기 제2 비아홀과 미중첩하는 상기 제2 서브 전극으로 분리될 수 있다.
하나 이상의 실시예들에 있어서, 상기 표시 장치는 기판; 상기 기판 상에 순차적으로 배치된 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 및 제9 절연층들; 상기 제2 절연층과 상기 제3 절연층 사이에 배치된 제1 도전층; 상기 제3 절연층과 상기 제4 절연층 사이에 배치된 제2 도전층; 상기 제5 절연층과 상기 제6 절연층 사이에 배치된 제3 도전층; 상기 제6 절연층과 상기 제7 절연층 사이에 배치된 제4 도전층; 상기 제7 절연층과 상기 제8 절연층 사이에 배치된 제5 도전층; 및 상기 제8 절연층과 상기 제9 절연층 사이에 배치된 제6 도전층을 더 포함할 수 있다. 상기 제4 도전층은 상기 수평 브릿지 라인을 포함하고, 상기 제5 도전층은 상기 리드아웃 라인을 포함하며, 상기 제6 도전층은 상기 제1 및 제2 수직 브릿지 라인들과 상기 데이터 라인을 포함할 수 있다.
하나 이상의 실시예들에 따른 표시 장치는, 제1 방향을 따라서 배열되고, 화소 회로를 각각 포함한 제1 내지 제3 서브 화소들; 센서 회로를 포함하고, 상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치된 광 감지 화소; 상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인; 상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인; 상기 제1 방향을 따라 연장된 수평 브릿지 라인; 제2 방향으로 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 상기 제2 방향으로 연장되며 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인; 및 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제1 구동 전압을 공급받기 위해 구성되는 전원 배선을 포함할 수 있다. 상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함할 수 있다. 상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결되고, 상기 제2 서브 전극은 상기 전원 배선과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이에 배치될 수 있다.
하나 이상의 실시예들에 있어서, 상기 제2 서브 전극은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이의 커플링 캡을 방지하는 차폐 부재일 수 있다.
하나 이상의 실시예들에 따른 전자 기기는, 표시 장치에 입력 영상 데이터를 제공하는 프로세서; 및 상기 입력 영상 데이터를 기초로 영상을 표시하는 상기 표시 장치를 포함할 수 있다. 상기 표시 장치는, 제1 방향을 따라서 배열된 제1 서브 화소, 제2 서브 화소, 제3 서브 화소; 상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치된 광 감지 화소; 상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인; 상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인; 상기 제1 방향을 따라 연장된 수평 브릿지 라인; 제2 방향을 따라 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 및 상기 제2 방향을 따라 연장되며, 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인을 포함할 수 있다. 평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 데이터 라인 사이에 배치될 수 있다. 상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함할 수 있다. 상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 상기 표시 장치는 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고 제1 구동 전압을 공급받기 위해 구성되는 전원 배선을 더 포함할 수 있다. 상기 제1 서브 전극과 상기 제2 서브 전극은 전기적으로 분리될 수 있다. 상기 제2 서브 전극은 상기 전원 배선과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 따르면, 데이터 라인과 리드아웃 라인 사이에 수직 브릿지 라인이 배치될 수 있다. 수평 브릿지 라인과 상기 수직 브릿지 라인이 전기적으로 연결되는 연결 지점 부근에서 상기 수직 브릿지 라인이 단선되어(또는 상기 수직 브릿지 라인의 일부가 제거되어) 상기 수직 브릿지 라인이 제1 서브 전극과 제2 서브 전극으로 분리될 수 있다. 일정한 전압 레벨을 갖는 전압을 공급받는 전원 배선과 상기 제2 서브 전극을 전기적으로 연결함으로써 상기 제2 서브 전극이 상기 데이터 라인과 상기 리드아웃 라인 사이에서 발생할 수 있는 커플링 캡을 방지하는 차폐 부재로 활용될 수 있다. 이에 따라, 표시 장치 및 이를 포함하는 전자 기기의 신뢰성이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 하나 이상의 실시예들에 따른 표시 장치를 나타낸 개략적인 블록도이다.
도 2는 도 1의 표시 장치의 하나 이상의 실시예들을 나타내는 개략적인 블록도이다.
도 3은 하나 이상의 실시예들에 따른 표시 장치를 나타낸 개략적인 평면도이다.
도 4는 도 3의 EA1 부분을 나타낸 개략적인 확대도이다.
도 5는 도 2의 표시 장치에 포함되는 표시 패널의 표시 영역의 화소 회로들 및 센서 회로들의 배치의 일 예를 나타내는 개략적인 도면이다.
도 6은 도 2의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 개략적인 도면이다.
도 7은 도 1의 표시 영역에 포함된 서브 화소 및 광 감지 화소의 일 예를 나타내는 개략적인 회로도이다.
도 8은 하나 이상의 실시예들에 따른 표시 장치의 일 영역을 나타낸 개략적인 단면도이다.
도 9는 도 8의 표시 장치에서 광의 반사 경로를 나타내는 개략적인 단면도이다.
도 10은 하나 이상의 실시예들에 따른 서브 화소들과 광 감지 화소를 나타내는 개략적인 평면도이다.
도 11은 도 10에서 제1, 제2, 제5, 제6, 제7, 제8, 제9, 및 제11 트랜지스터들과 제1 도전층에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 12는 도 10에서 제2 도전층에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 13은 도 10에서 제3, 제4, 및 제10 트랜지스터들과 제3 도전층에 포함된 구성들만을 도시한 개략적인 평면도이다.
도 14는 도 10에서 제4 도전층에 포함된 구성들만을 도시한 개략적인 평면도이다.
도 15는 도 10에서 제5 도전층에 포함된 구성들만을 도시한 개략적인 평면도이다.
도 16은 도 10에서 제6 도전층에 포함된 구성들만을 도시한 개략적인 평면도이다.
도 17은 도 10에서 제4 도전층, 제5 도전층, 및 제6 도전층에 포함된 구성들만을 도시한 개략적인 평면도이다.
도 18은 도 17은 Ⅰ - Ⅰ'선에 따른 개략적인 단면도이다.
도 19는 하나 이상의 실시예들에 따른 표시 장치의 표시 영역의 일 영역에 위치한 제1 및 제2 화소행들에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이다.
도 20은 하나 이상의 실시예들에 따른 표시 장치의 표시 영역의 일 영역에서 일부 배선들의 연결 관계를 나타낸 개략적인 도면이다.
도 21은 하나 이상의 실시예들에 따른 표시 장치의 표시 영역의 일 영역에 위치한 제1 및 제2 화소행들에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이다.
도 22는 도 21의 EA2 부분을 나타내는 개략적인 확대도이다.
도 23은 도 22의 Ⅱ - Ⅱ'선에 따른 개략적인 단면도이다.
도 24는 하나 이상의 실시예들에 따른 표시 장치의 표시 영역의 일 영역에 위치한 제1 및 제2 화소행들에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이다.
도 25는 도 24의 EA3 부분을 나타내는 개략적인 확대도이다.
도 26은 하나 이상의 실시예들에 따른 전자 기기를 나타낸 개략적인 블록도이다.
도 27은 도 26의 전자 기기가 스마트폰으로 구현된 일 예를 나타낸 개략적인 도면이다.
도 28은 도 26의 전자 기기가 태블릿 PC로 구현된 일 예를 나타낸 개략적인 도면이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 실시예에 대해 한정하려는 것이 아니며, 본 개시의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
본 개시의 목적상, 요소 목록 앞에 사용되는 표현인 "하나 이상의", "하나의", 및 "선택된"은 해당 요소 목록 전체를 수식하며, 목록 내 개별 요소를 수식하지 않는다. 예를 들어, "X, Y, 및 Z 중 하나 이상", "X, Y 또는 Z 중 하나 이상", 'X, Y 및 Z로 구성된 그룹에서 선택된 하나 이상'은 X만, Y만, Z만, X, Y 및 Z의 두 개 이상의 조합(예: XYZ, XYY, XZ, YZ, ZZ 등) 또는 그 변형 중 하나를 의미할 수 있다. 유사하게, "A 및/또는 B 중 하나 이상"이라는 표현은 A, B, 또는 A 및 B를 포함할 수 있습니다. 본 명세서에서 "및/또는"이라는 용어는 관련 목록에 포함된 항목 중 하나 이상을 포함하는 모든 조합을 의미합니다. 예를 들어, "A 및/또는 B"라는 표현은 A, B, 또는 A 및 B를 포함할 수 있습니다. 또한, 본 개시의 실시예를 설명할 때 "가능하다"라는 용어는 "본 개시의 하나 이상의 실시예"를 의미한다.
또한, 본 명세서에서 공개되고/또는 기재된 모든 수치 범위는 기재된 범위 내에 포함되는 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들어, "1.0부터 10.0까지"라는 범위는 기재된 최소값 1.0과 최대값 10.0 사이의 모든 하위 범위, 예를 들어, 최소값이 1.0 이상이고 최대값이 10 이하인 범위(예: 2.4부터 7.6까지)를 포함한다. 본 명세서에 기재된 모든 최대 수치 제한은 해당 범위 내에 포함된 모든 하위 수치 제한을 포함하며, 본 명세서에 기재된 모든 최소 수치 제한은 해당 범위 내에 포함된 모든 상위 수치 제한을 포함한다. 따라서, 출원인은 본 명세서(청구항을 포함하여)를 수정하여 본 명세서에 명시적으로 기재된 범위 내에 포함된 모든 하위 범위를 명시적으로 기재할 권리를 보유한다.
본 개시의 전체 내용을 고려할 때, 해당 분야의 통상적인 기술자는 본 공개의 다양한 실시예에 포함된 각 적합한 특징이 서로 결합되거나 부분적으로 또는 완전히 결합될 수 있으며, 기술적으로 상호 연결되어 다양한 적합한 방식으로 작동될 수 있음을 이해할 것입니다. 또한 각 실시예는 달리 명시되거나 암시되지 않는 한, 서로 독립적으로 또는 서로 결합된 방식으로 적합한 방법으로 구현될 수 있습니다.
도 1은 하나 이상의 실시예들에 따른 표시 장치(DD)를 나타낸 개략적인 블록도이다.
도 1을 참조하면, 실시예들에 따른 표시 장치(DD)는 표시 패널(100) 및 구동 회로(200)를 포함할 수 있다. 하나 이상의 실시예들에서, 구동 회로(200)는 패널 구동부(210) 및 센서 구동부(220)를 포함할 수 있다.
표시 장치(DD)는 복수의 자발광 소자들을 포함하는 자발광 표시 장치로 구현될 수 있다. 일 예로, 표시 장치(DD)는 유기 발광 소자를 포함하는 유기 발광 표시 장치일 수 있다. 다만, 이에 한정되는 것은 아니며, 표시 장치(DD)는 무기 발광 소자를 포함하는 표시 장치, 또는, 무기 물질 및/또는 유기 물질이 복합적으로 구성된 발광 소자들을 포함하는 표시 장치, 퀀텀닷으로 영상을 표시하는 표시 장치 등으로 구현될 수도 있다.
표시 장치(DD)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치, 및/또는 롤러블(rollable) 표시 장치일 수 있다. 또한, 표시 장치(DD)는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 및/또는 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 서브 화소(SPX)(또는 화소)가 제공되는 영역일 수 있다. 서브 화소(SPX)는 적어도 하나의 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자는 발광층(일 예로, 유기 발광층)을 포함할 수 있다. 발광 소자에 의해 발광되는 부분은 발광 영역으로 정의될 수 있다. 표시 장치(DD)는 영상 데이터에 대응하여 서브 화소(SPX)를 구동함으로써 표시 영역(DA)에 영상을 표시할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변 또는 표시 영역(DA)의 가장자리에 제공되는 영역일 수 있다. 하나 이상의 실시예들에 있어서, 비표시 영역(NDA)은 표시 패널(100) 상에서 표시 영역(DA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다. 예를 들어, 비표시 영역(NDA)은 배선 영역, 패드 영역, 및/또는 각종 더미 영역 등을 포함할 수 있다.
표시 영역(DA)에는 광 감지 화소(PSR)가 포함될 수 있다. 광 감지 화소(PSR)는 광센서로 명명될 수 있다. 광 감지 화소(PSR)는 수광층을 포함하는 수광 소자를 포함할 수 있다. 표시 영역(DA) 내에서 수광 소자의 수광층은 발광 소자의 발광층과 이격하여 배치될 수 있다.
표시 영역(DA)의 전 영역에 걸쳐 복수의 광 감지 화소들(PSR)이 서로 이격하여 분포될 수 있다. 다만, 이에 한정되는 것은 아니며, 표시 영역(DA)의 일 영역만이 적합한 센싱 영역(예를 들면, 소정의 센싱 영역)으로 설정되고, 해당 센싱 영역에 광 감지 화소들(PSR)이 제공될 수도 있다. 또한, 비표시 영역(NDA)의 적어도 일부에도 광 감지 화소들(PSR)이 제공될 수 있다.
광 감지 화소(PSR)는 광원(일 예로, 서브 화소(SPX)의 발광 소자)에서 출사된 광이 외부의 오브젝트(일 예로, 사용자의 손가락 등)에 의해 반사되는 것을 감지할 수 있다. 예를 들어, 광 감지 화소(PSR)를 통해 사용자의 지문이 감지될 수 있다. 이하에서는 광 감지 화소(PSR)가 지문 감지 용도로 사용되는 것을 예로 들어 설명하지만, 다양한 하나 이상의 실시예들에서 광 감지 화소(PSR)는 홍채, 정맥 등과 같은 다양한 생체 정보를 감지할 수 있다.
구동 회로(200)는 패널 구동부(210) 및 센서 구동부(220)를 포함할 수 있다. 패널 구동부(210) 및 센서 구동부(220)는 상호 독립적인 집적 회로들(ICs)로 구현될 수 있다. 하나 이상의 실시예들에 따라, 구동 회로(200)는 하나의 집적 회로로 구현될 수 있다. 이 경우, 센서 구동부(220)의 적어도 일부는 패널 구동부(210)에 포함되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(DA)의 서브 화소(SPX)를 주사하고, 영상 데이터(또는 영상)에 대응하는 데이터 신호를 서브 화소(SPX)로 공급할 수 있다. 표시 패널(100)은 데이터 신호에 대응하는 영상을 표시할 수 있다.
패널 구동부(210)는 서브 화소(SPX)로 광 센싱(예를 들어, 지문 센싱)을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 서브 화소(SPX)가 발광하여 광 감지 화소(PSR)를 위한 광원으로 동작하도록 하기 위해 제공될 수 있다. 패널 구동부(210)는 광 센싱을 위한 상기 구동 신호 및/또는 다른 구동 신호를 광 감지 화소(PSR)로도 공급할 수 있다. 다만, 이에 한정되는 것은 아니며 광 센싱을 위한 구동 신호들은 센서 구동부(220)에 의하여 광 감지 화소(PSR)로 공급될 수 있다.
센서 구동부(220)는 광 감지 화소(PSR)로부터 수신되는 감지 신호에 기초하여 사용자의 지문 등의 생체 정보를 검출할 수 있다. 하나 이상의 실시예들에 따라, 센서 구동부(220)는 상기 구동 신호들을 광 감지 화소(PSR) 및/또는 서브 화소(SPX)에 공급할 수도 있다.
패널 구동부(210)는 리드아웃 제어 신호(RCS, 도 2 참조)를 센서 구동부(220)에 제공하며, 센서 구동부(220)는 리드아웃 제어 신호(RCS)에 기초하여 패널 구동부(210)와 연동하여 감지 신호를 리드아웃(또는 샘플링)할 수 있다. 예를 들어, 센서 구동부(220)는 리드아웃 제어 신호(RCS)에 응답하여 적어도 하나의 화소행(또는, 수평 라인) 단위로, 상기 감지 신호를 리드아웃하거나 샘플링할 수 있다.
도 2는 도 1의 표시 장치(DD)의 하나 이상의 실시예들을 나타내는 개략적인 블록도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 패널(100) 및 구동부(200)를 포함할 수 있다.
표시 패널(100)은 신호 배선들, 서브 화소들(SPX), 및 광 감지 화소(PSR)를 포함할 수 있다. 신호 배선들은 스캔 라인들(S1 내지 Sn), 데이터 라인들(D1 내지 Dm), 리드아웃 라인들(RX1 내지 RXo), 및 리셋 라인(RSTL)(또는 리셋 제어 라인)을 포함할 수 있다. 여기서, n, m, 및 o는 각각 자연수일 수 있다.
서브 화소(SPX)는 스캔 라인들(S1 내지 Sn) 및 데이터 라인들(D1 내지 Dm)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치되거나 위치할 수 있다. 광 감지 화소(PSR)는 스캔 라인들(S1 내지 Sn) 및 리드아웃 라인들(RX1 내지 RXo)에 의해 구획된 영역에 배치되거나 위치할 수 있다. 서브 화소(SPX) 및 광 감지 화소(PSR)는 표시 패널(100)의 표시 영역(DA)에 2차원 어레이로 배열될 수 있으나, 이에 한정되는 것은 아니다.
서브 화소(SPX)는 스캔 라인들(S1 내지 Sn) 중 적어도 하나 및 데이터 라인들(D1 내지 Dm) 중 적어도 하나에 전기적으로 연결될 수 있다. 광 감지 화소(PSR)는 스캔 라인들(S1 내지 Sn) 중 하나, 리드아웃 라인들(RX1 내지 RXo) 중 하나, 및 리셋 라인(RSTL)에 전기적으로 연결될 수 있다. 서브 화소(SPX), 광 감지 화소(PSR), 및 신호 배선들 간의 연결 구성에 대하여 도 7을 참조하여 후술하기로 한다.
표시 패널(100)에는 서브 화소(SPX) 및 광 감지 화소(PSR)의 구동에 필요한 전원 전압들(VDD, VSS, VRST, VCOM)이 제공될 수 있다. 상기 전원 전압들(VDD, VSS, VRST, VCOM)은 전원 공급부로부터 공급될 수 있다. 전원 공급부는 전원 관리 직접 회로(Power management IC; PMIC)로 구현될 수 있다.
구동 회로(200)는 스캔 구동부(211), 데이터 구동부(212), 제어부(213), 리셋 회로(221), 및 리드아웃 회로(222)를 포함할 수 있다. 예를 들어, 스캔 구동부(211), 데이터 구동부(212), 및 제어부(213)는 패널 구동부(210)에 포함되고, 리셋 회로(221) 및 리드아웃 회로(222)는 센서 구동부(220)에 포함될 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 리셋 회로(221)는 패널 구동부(210)에 포함될 수도 있다.
스캔 구동부(211)는 스캔 라인들(S1 내지 Sn)을 통해 서브 화소(SPX) 및 광 감지 화소(PSR)에 전기적으로 연결될 수 있다. 스캔 구동부(211)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인들(S1 내지 Sn)에 공급할 수 있다. 스캔 제어 신호(SCS)는 개시 신호, 클럭 신호 등을 포함하고, 제어부(213)로부터 스캔 구동부(211)에 제공될 수 있다. 예를 들어, 스캔 구동부(211)는 클럭 신호들을 이용하여 펄스 형태의 개시 신호를 순차적으로 쉬프트하여 스캔 라인들(S1 내지 Sn)을 생성 및 출력하는 쉬프트 레지스터로 구현될 수 있다. 스캔 구동부(211)는 표시 패널(100)을 스캔하면서 서브 화소(SPX) 및 광 감지 화소(PSR)를 선택적으로 구동할 수 있다.
스캔 구동부(211)는 표시 패널(100)의 서브 화소(SPX)와 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 스캔 구동부(211)는 집적 회로(IC)로 구현될 수도 있다.
스캔 구동부(211)에 의해 선택 구동하는 서브 화소(SPX)는 데이터 라인들(D1 내지 Dm) 중 대응하는 데이터 라인에 제공된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 스캔 구동부(211)에 의해 선택 구동하는 광 감지 화소(PSR)는 감지된 광에 대응하는 전기적 신호(일 예로, 감지 신호)를 대응하는 리드아웃 라인에 출력할 수 있다. 예를 들어, i번째 스캔 라인(Si)을 통해 선택 구동한 서브 화소(SPX)는 j번째 데이터 라인(Dj)으로 공급된 데이터 신호에 대응하는 휘도로 발광할 수 있다(단, i 및 j는 자연수). 예를 들어, i번째 스캔 라인(Si)을 통해 선택 구동한 광 감지 화소(PSR)는 감지된 광에 대응하는 전기적 신호를 k번째 리드아웃 라인(RXk)에 출력할 수 있다(단, k는 자연수).
데이터 구동부(212)는 제어부(213)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호(또는 데이터 전압)를 생성하고, 데이터 라인들(D1 내지 Dm)을 통해 표시 패널(100)(또는 서브 화소(SPX))로 데이터 신호를 공급할 수 있다. 데이터 제어 신호(DCS)는 데이터 구동부(212)의 동작을 제어하는 신호이며, 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다. 예를 들어, 데이터 구동부(212)는 데이터 클럭 신호에 동기하여 수평 개시 신호를 쉬프트시켜 샘플링 신호를 생성하는 쉬프트 레지스터, 샘플링 신호에 응답하여 영상 데이터(DATA2)를 래치하는 래치, 래치된 영상 데이터(일 예로, 디지털 형태의 데이터)를 아날로그 형태의 데이터 신호로 변환하는 디지털-아날로그 컨버터(또는 디코더), 및 데이터 신호를 대응하는 데이터 라인(일 예로, j번째 데이터 라인(Dj))에 출력하는 버퍼(또는 증폭기)를 포함할 수 있다.
제어부(213)는 외부 장치(예를 들어, 그래픽 프로세서, 어플리케이션 프로세서, 제1 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 제어 신호(CS)는 수직 동기 신호, 수평 동기 신호, 기준 클럭 신호 등을 포함할 수 있다. 수직 동기 신호는 프레임 데이터(즉, 하나의 프레임 영상이 표시되는 프레임 구간에 대응하는 데이터)의 시작을 나타내고, 수평 동기 신호는 데이터 행(즉, 프레임 데이터에 포함된 복수의 데이터 행들 중 하나의 데이터 행)의 시작을 나타낼 수 있다. 제어부(213)는 입력 영상 데이터(DATA1)를 표시 패널(100) 내 화소 배열에 부합하는 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
또한, 제어부(213)는 제어 신호(CS)에 기초하여 리셋 제어 신호 및 리드아웃 제어 신호(RCS)를 생성할 수 있다.
리셋 회로(221)는 하나의 리셋 라인(RSTL)을 통해 표시 패널(100)에 구비된 모든 광 감지 화소(PSR)에 공통적으로 연결될 수 있다. 리셋 회로(221)는 리셋 제어 신호에 응답하여 모든 광 감지 화소(PSR)에 리셋 신호(RST)를 동시에 공급할 수 있다. 모든 광 감지 화소(PSR)에 리셋 신호(RST)가 동시에 공급되므로, 리셋 신호(RST)는 글로벌 리셋 신호로 명명될 수 있다.
리드아웃 회로(222)는 광 감지 화소(PSR)로부터 리드아웃 라인들(RX 내지 RXo)을 통해 감지 신호를 수신하며, 상기 감지 신호에 대한 신호 처리를 수행할 수 있다.
예를 들어, 리드아웃 회로(222)는 광 감지 화소(PSR)로부터 제공되는 감지 신호로부터 노이즈를 제거하기 위한 상관된 이중 샘플(Correlated Double Sampling; CDS) 동작을 수행할 수 있다. 리드아웃 회로(222)의 상관된 이중 샘플링 동작의 타이밍은 리드아웃 제어 신호(RCS)에 의해 결정될 수 있다. 리드아웃 회로(222)는 아날로그 형태의 감지 신호를 디지털 형태의 신호(또는 디지털 값)로 변환할 수 있다. 상기 상관된 이중 샘플링 및 아날로그-디지털 변환을 위한 구성은 리드아웃 라인들(RX1 내지 RXo)마다 마련되고, 리드아웃 회로(222)는 리드아웃 라인들(RX1 내지 RXo)에서 제공되는 감지 신호들을 병렬적으로 처리할 수 있다.
상기 처리된 감지 신호들, 즉, 리드아웃 감지 신호들은 하나의 센싱 데이터(또는 생체 정보)로서 외부 장치(예를 들어, 어플리케이션 프로세서)로 전달되며, 상기 센싱 데이터에 기초하여 생체 인증(예를 들어, 지문 인증 등)이 수행될 수 있다. 하나 이상의 실시예들에 따라, 리드아웃된 감지 신호들은 제어부(213)로 공급되고, 제어부(213)에서 생체 인증을 수행할 수도 있다.
도 3은 하나 이상의 실시예들에 따른 표시 장치(DD)를 나타낸 개략적인 평면도이며, 도 4는 도 3의 EA1 부분을 나타낸 개략적인 확대도이다.
도 3 및 도 4를 참조하면, 표시 장치(DD)(또는 표시 패널(100))는 표시 영역(DA)과 비표시 영역(NDA)이 정의된 기판(SUB)을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및/또는 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및/또는 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌, 폴리비닐알코올, 폴리메틸메타크릴레이트, 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 트리아세테이트 셀룰로오스, 및/또는 셀룰로오스아세테이트 프로피오네이트를 포함할 수 있다.
표시 영역(DA)은 제1 영역(DA)과 제2 영역(DA2)을 포함할 수 있다. 일 예로, 표시 영역(DA)은 중앙 부분에 위치한 제2 영역(DA2)과 상기 제2 영역(DA2)을 사이에 두고 양 측에 배치된 제1 영역(DA1)을 포함할 수 있다. 제1 영역(DA1)은 제2 영역(DA2)을 중심으로 표시 패널(100)의 중심 방향이 아닌 외곽 방향에 위치하는 영역일 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(DA1)과 제2 영역(DA2) 각각에 서브 화소(도 1의 "SPX" 참고) 및 광 감지 화소(도 1의 "PSR" 참고)가 배치될 수 있다.
표시 장치(DD)는 입력되는 영상 데이터에 대응하여 서브 화소(SPX) 및 광 감지 화소(PSR)를 선택 구동함으로써 제1 영역(DA1)과 제2 영역(DA2)에서 영상을 표시하고 사용자의 지문 등을 감지할 수 있다.
비표시 영역(NDA)은 팬아웃 영역(FTA)과 패드 영역(PDA)을 포함할 수 있다.
패드 영역(PDA)은 비표시 영역(NDA)의 가장 자리에 가장 인접하게 위치할 수 있다.
팬아웃 영역(FTA)은 비표시 영역(NDA)에서 표시 패널(DA)과 인접하게 위치할 수 있다. 일 예로, 팬아웃 영역(FTA)은 패드 영역(PDA)과 표시 영역(DA) 사이에 위치한 비표시 영역(NDA)의 일 영역일 수 있다. 하나 이상의 실시예들에 따라, 비표시 영역(NDA)은 표시 영역(DA)에 위치한 신호 배선들과 전기적으로 연결되어 정전기 발생을 방지하는 정전기 방지 회로가 위치한 정전기 방지 회로 영역을 포함할 수 있다.
팬아웃 영역(FTA)에는 배선부(LP)가 위치할 수 있고, 패드 영역(PDA)에는 패드부(PDP)가 위치할 수 있다.
배선부(LP)는 서브 화소(SPX) 및/또는 광 감지 화소(PSR)와 전기적으로 연결되어 구동부(도 1의 "200" 참고)로부터 인가되는 적합한 신호(예를 들면, 소정의 신호)를 신호 배선들로 전달할 수 있다. 배선부(LP)는 팬아웃 영역(FTA)에서 구동부(200)와 서브 화소들(SPX) 및/또는 광 감지 화소(PSR)를 전기적으로 연결하는 팬아웃 라인들을 포함할 수 있다.
하나 이상의 실시예들에 있어서, 배선부(LP)는 표시 영역(DA)의 제2 영역(DA2)에 대응하는 팬아웃 영역(FTA)의 중앙 부분에 위치할 수 있다. 배선부(LP)는 제1 배선(LP1)과 제2 배선(LP2)을 포함할 수 있다. 제1 배선(LP1)은 제1 컨택홀(CH1)을 통하여 표시 영역(DA)의 제2 영역(DA2)에 위치한 데이터 라인들(D5, D6, D7, 쪋 Dk)과 전기적으로 연결될 수 있다. 제2 배선(LP2)은 제2 컨택홀(CH2) 및 브릿지 라인들(BRL)을 통하여 표시 영역(DA)의 제1 영역(DA1)에 위치한 데이터 라인들(D1, D2, D3, D4)과 전기적으로 연결될 수 있다.
제1 영역(DA1)과 제2 영역(DA2)에는 다양한 신호가 인가되는 신호 배선들이 배치될 수 있다. 일 예로, 제1 영역(DA1)과 제2 영역(DA2)에는 각 서브 화소(SPX)에서의 밝기를 조절하기 위한 데이터 신호가 인가되는 데이터 라인들(D1 ~ Dk)이 배치될 수 있다. 상기 데이터 라인들(D1 ~ Dk) 외의 전원 배선과 스캔 라인 등의 다양한 신호 배선들이 제1 영역(DA1)과 제2 영역(DA2)에 배치될 수 있다.
데이터 라인들(D1 ~ Dk)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있다. 도 3 및 도 4에서, 제1 내지 제4 데이터 라인들(D1 내지 D4)이 제2 영역(DA2)의 일측(일 예로, 좌측)에 인접한 제1 영역(DA1)에 위치할 수 있다. 또한, 제2 영역(DA2)의 타측(일 예로, 우측)에 인접한 제1 영역(DA1)에 4개의 데이터 라인들이 배치될 수 있다. 설명의 편의를 위하여 제1 영역(DA1)에 4개의 데이터 라인들이 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
제2 영역(DA2)에 위치한 제5 내지 제k 데이터 라인들(D5 내지 Dk) 각각은 제1 배선(LP1)과 전기적으로 연결될 수 있다. 일 예로, 제2 영역(DA2)에서, 제5 데이터 라인(D5), 제6 데이터 라인(D6), 제7 데이터 라인(D7) 각각은 제1 컨택홀(CH1)을 통하여 대응하는 제1 배선(LP1)과 전기적으로 연결될 수 있다.
제1 영역(DA1)에 위치한 제1 내지 제4 데이터 라인들(D1 내지 D4)은 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 브릿지 라인(BRL)은 비표시 영역(NDA)과 인접한 표시 영역(DA)의 일부분을 우회하여 표시 영역(DA)을 경유하도록 배치될 수 있다.
제1 데이터 라인(D1)은 제1 브릿지 라인(BRL1)과 전기적으로 연결되고, 제2 데이터 라인(D2)은 제2 브릿지 라인(BRL2)과 전기적으로 연결되고, 제3 데이터 라인(D3)은 제3 브릿지 라인(BRL3)과 전기적으로 연결되며, 제4 데이터 라인(D4)은 제4 브릿지 라인(BRL4)과 전기적으로 연결될 수 있다.
제1 내지 제4 브릿지 라인들(BRL1 내지 BRL4) 각각은 제2 영역(DA2)으로부터 제1 영역(DA1)으로 연장될 수 있다. 일 예로, 제1 내지 제4 브릿지 라인들(BRL1 내지 BRL4) 각각은 표시 영역(DA)의 중앙 부분(또는 내측)으로부터 표시 영역(DA)의 가장 자리(또는 바깥쪽)으로 라우팅될 수 있다. 제1 내지 제4 브릿지 라인들(BRL1 내지 BRL4) 각각은 비아홀(VIH)을 통하여 제1 내지 제4 데이터 라인들(D1 내지 D4)과 전기적으로 연결되고, 제2 컨택홀(CH2)을 통하여 대응하는 제2 배선(LP2)과 전기적으로 연결될 수 있다.
도 4에서, 제2 브릿지 라인(BRL2)은 일단이 제2 컨택홀(CH2)을 통하여 제2 배선(LP2)과 전기적으로 연결되고, 타단이 비아홀(VIH)을 통하여 제2 데이터 라인(D2)과 전기적으로 연결될 수 있다. 제3 브릿지 라인(BRL3)은 일단이 제2 컨택홀(CH2)을 통하여 제2 배선(LP2)과 전기적으로 연결되고, 타단이 비아홀(VIH)을 통하여 제3 데이터 라인(D3)과 전기적으로 연결될 수 있다. 제4 브릿지 라인(BRL4)은 일단이 제2 컨택홀(CH2)을 통하여 제2 배선(LP2)과 전기적으로 연결되고, 타단이 비아홀(VIH)을 통하여 제4 데이터 라인(D4)과 전기적으로 연결될 수 있다.
제2 내지 제4 브릿지 라인들(BRL2 내지 BRL4)은 각각 일단이 제2 표시 영역(DA2)과 비표시 영역(NDA) 사이에서 제2 컨택홀(CH2)을 통하여 제2 배선(LP2)과 전기적으로 연결되고, 타단이 제1 영역(DA1)에서 비아홀(VIH)을 통하여 제2 내지 제4 데이터 라인들(D2 내지 D4) 각각과 전기적으로 연결될 수 있다. 즉, 제2 내지 제4 브릿지 라인들(BRL2 내지 BRL4)은 각각 제2 배선(LP2)으로부터 입력 신호(일 예로, 데이터 신호)를 입력받아, 이를 제2 내지 제4 데이터 라인들(D2 내지 D4) 각각으로 전달할 수 있다. 제2 내지 제4 브릿지 라인들(BRL2 내지 BRL4)은 제2 배선(LP2)과 동일한 층에 배치되거나 상이한 층에 배치될 수도 있다.
도 4의 제5 내지 제7 데이터 라인들(D5 내지 D7)은 서로 동일한 층에 배치될 수 있고, 일부가 서로 상이한 층에 배치될 수 있다. 일 예로, 제5 내지 제7 데이터 라인들(D5 내지 D7)은 교번하여 서로 상이한 층에 배치될 수도 있다.
상술한 바와 같이, 표시 영역(DA)의 일부 영역(일 예로, 제1 영역(DA1))에서 데이터 라인을 배선부(LP)와 직접 연결시키지 않고, 표시 영역(DA)의 일부분을 우회하는 브릿지 라인(BRL)을 통해 배선부(LP)의 입력 신호가 상기 데이터 라인으로 전달되게 함으로써 표시 영역(DA) 외곽의 비표시 영역(NDA)의 면적이 효과적으로 감소될 수 있다.
도 5는 도 2의 표시 장치에 포함되는 표시 패널의 표시 영역의 화소 회로들 및 센서 회로들의 배치의 일 예를 나타내는 개략적인 도면이며, 도 6은 도 2의 표시 장치에 포함되는 표시 패널의 표시 영역의 일 예를 나타내는 개략적인 도면이다.
도 1 내지 도 6을 참조하면, 표시 패널(100)의 표시 영역(DA)에는 서브 화소들(SPX1 내지 SPX4) 및 복수의 광 감지 센서들(PSR1 내지 PSR4)이 배치될 수 있다.
표시 영역(DA)은 화소행들(R1 내지 R4)로 구분될 수 있다. 화소행들(R1 내지 R4) 각각은 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라서 배열될 수 있다. 화소행들(R1 내지 R4) 각각은 서브 화소들(SPX1 내지 SPX4)을 포함할 수 있다. 서브 화소들(SPX1 내지 SPX4) 각각은 화소 회로들(PXC11 내지 PXC48) 중 하나 및 발광 소자들(LED1 내지 LED4) 중 하나를 포함할 수 있다.
하나 이상의 실시예들에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 각각 제1 색의 광, 제2 색의 광, 및 제3 색의 광을 방출할 수 있다. 제1 색의 광, 제2 색의 광, 및 제3 색의 광은 서로 다른 색의 광들일 수 있다. 제1 색의 광, 제2 색의 광, 및 제3 색의 광 각각은 적색 광, 녹색 광, 및/또는 청색 광 중 하나일 수 있다. 제1 서브 화소(SPX1)에는 제1 색의 광을 방출하는 제1 발광 소자(LED1)가 위치하고, 제2 서브 화소(SPX2)에는 제2 색의 광을 방출하는 제2 발광 소자(LED2)가 위치하고, 제3 서브 화소(SPX3)에는 제3 색의 광을 방출하는 제3 발광 소자(LED3)가 위치하며, 제4 서브 화소(SPX4)에는 제2 색의 광을 방출하는 제4 발광 소자(LED4)가 위치할 수 있다. 제2 발광 소자(LED2)와 제4 발광 소자(LED4)는 동일한 색의 광을 방출할 수 있다.
도 6에서, 발광 소자들(LED1 내지 LED4) 각각은 발광층에 대응하는 발광 영역으로 이해될 수 있다. 다만, 이는 설명의 편의를 위한 것이며, 발광 소자들(LED1 내지 LED4) 각각이 방출하는 광의 색, 발광 소자들(LED1 내지 LED4) 각각의 위치, 면적, 모양 등이 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 제1 화소행(R1)(또는 제1 수평 라인) 및 제3 화소 행(R3)(또는 제3 수평 라인)을 포함하는 홀수번째 화소행들 각각에는 적색 광을 방출하는 제1 서브 화소(SPX1), 녹색 광을 방출하는 제2 서브 화소(SPX2), 청색 광을 방출하는 제3 서브 화소(SPX3), 및 녹색 광을 방출하는 제4 서브 화소(SPX4)의 순서로 제1 방향(DR1)에 대하여 서브 화소들(SPX1 내지 SPX4)이 배열될 수 있다.
제2 화소행(R2)(또는 제2 수평 라인) 및 제4 화소행(R4)(또는 제4 수평 라인)을 포함하는 짝수번째 화소행들 각각에서는 제3 서브 화소(SPX3), 제4 서브 화소(SPX4), 제1 서브 화소(SPX1), 제2 서브 화소(SPX2)의 순서로 제1 방향(DR1)에 대하여 서브 화소들(SPX1 내지 SPX4)이 배열될 수 있다.
하나 이상의 실시예들에서, 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)는 제1 서브 화소 유닛(SPU1)을 구성하고, 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)는 제2 서브 화소 유닛(SPU2)을 구성할 수 있다. 홀수 번째 화소행들(R1, R3)에서는 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2)이 교번하여 배치되고, 짝수 번째 화소행들(R2, R4)에서는 홀수 번째 화소행들(R1, R3)과 반대로 제2 서브 화소 유닛(SPU2)과 제1 서브 화소 유닛(SPU1)이 교번하여 배치될 수 있다.
상호 인접한 소정의 제1 및 제2 서브 화소 유닛들(SPU1, SPU2)은 하나의 화소 유닛(PU)을 구성하는 것으로 이해될 수 있다. 예를 들어, 도 6은 제1 화소행(R1) 및 제2 화소행(R2) 각각의 화소 유닛(PU)을 보여준다. 다만, 이에 한정되는 것은 아니며, 서브 화소들(SPX1 내지 SPX4)의 배열은 다양하게 변경될 수 있다.
제1 화소행(R1)에는 제1 화소행(R1)의 서브 화소들(SPX1 내지 SPX4) 각각에 대응하는 화소 회로들(PXC11 내지 PXC18)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제2 화소행(R2)에는 제2 화소행(R2)의 서브 화소들(SPX1 내지 SPX4) 각각에 대응하는 화소 회로들(PXC21 내지 PXC28)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제3 화소행(R3)에는 제3 화소행(R3)의 서브 화소들(SPX1 내지 SPX4) 각각에 대응하는 화소 회로들(PXC31 내지 PXC38)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제4 화소행(R4)에는 제4 화소행(R4)의 서브 화소들(SPX1 내지 SPX4) 각각에 대응하는 화소 회로들(PXC41 내지 PXC48)이 제1 방향(DR1)을 따라서 배열될 수 있다.
도 5에서는, 제1 화소행(R1)의 제1, 제2, 제3, 및 제4 화소 회로들(PXC11, PXC12, PXC13, PXC14)이 하나의 화소 유닛(PU)에 포함되고, 제1 화소행(R1)의 제5, 제6, 제7, 제8 화소 회로들(PXC15, PXC16, PXC17, PXC18)이 다른 하나의 유닛(PU)에 포함될 수 있다.
이와 유사하게, 제2 화소행(R2)의 제1 내지 제4 화소 회로들(PXC21 내지 PXC24), 제2 화소행(R2)의 제5 내지 제8 화소 회로들(PXC25 내지 PXC28), 제3 화소행(R3)의 제1 내지 제4 화소 회로들(PXC31 내지 PXC34), 제3 화소행(R3)의 제5 내지 제8 화소 회로들(PXC35 내지 PXC38), 제4 화소행(R4)의 제1 내지 제4 화소 회로들(PXC41 내지 PXC44), 제4 화소행(R4)의 제5 내지 제8 화소 회로들(PXC45 내지 PXC48) 또한 서로 다른 각각의 화소 유닛(PU)에 포함될 수 있다.
하나 이상의 실시예들에서, 화소행들(R1 내지 R4) 각각은 수광 소자들(LRD1 내지 LRD4)을 포함할 수 있다. 도 6에서, 수광 소자들(LRD1 내지 LRD4)은 각각 수광층에 대응하는 수광 영역으로 이해될 수 있다. 다만, 이는 설명의 편의를 위한 것이며, 수광 소자들(LRD1 내지 LRD4)의 위치, 면적, 모양 등은 다양하게 변경될 수 있다.
제1 화소행(R1)의 수광 소자들(LRD1, LRD2)은 각각 제1 화소행(R1)의 화소 회로들(PXC11 내지 PXC14) 및 제1 화소행(R1)의 센서 회로들(SC11, SC12) 중 적어도 일부와 중첩할 수 있다. 제2 화소행(R2)의 수광 소자들(LRD3, LRD4)은 각각 제2 화소행(R2)의 화소 회로들(PXC21 내지 PXC24) 및 제2 화소행(R2)의 센서 회로들(SC21, SC22) 중 적어도 일부와 중첩할 수 있다.
하나 이상의 실시예들에서, 제1 수광 소자(LRD1)는 제1 화소행(R1)의 제1 센서 회로(SC11)의 적어도 일부와 중첩하고, 제3 수광 소자(LRD3)는 제2 화소행(R2)의 제1 센서 회로(SC21)의 적어도 일부와 중첩할 수 있다.
또한, 제2 수광 소자(LRD2)는 제1 화소행(R1)의 제2 센서 회로(SC12)의 적어도 일부와 중첩하고, 제4 수광 소자(LRD4)는 제2 화소행(R2)의 제2 센서 회로(SC22)의 적어도 일부와 중첩할 수 있다.
수광 소자들(LRD1 내지 LRD4)은 도 6에 도시된 바와 같이 같은 배열로 표시 영역(DA) 내에 형성될 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 센서 회로들(SC11 내지 SC44)은 대응되는 수광 소자에 전기적으로 연결될 수 있다. 제1 화소행(R1)의 제1 센서 회로(SC11)는 제1 수광 소자(LRD1)에 전기적으로 연결되어 제1 광 감지 화소(PSR1)를 구성할 수 있다. 즉, 상기 제1 센서 회로(SC11)와 상기 제1 수광 소자(LRD1)는 상기 제1 광 감지 화소(PSR1)를 구성할 수 있다. 제1 화소행(R1)의 제2 센서 회로(SC12)는 제2 수광 소자(LRD2)에 전기적으로 연결되어 제2 광 감지 화소(PSR2)를 구성할 수 있다. 즉, 상기 제2 센서 회로(SC12)와 상기 제2 수광 소자(LRD2)는 상기 제2 광 감지 화소(PSR2)를 구성할 수 있다. 제2 화소행(R2)의 제1 센서 회로(SC21)는 제3 수광 소자(LRD3)에 전기적으로 연결되어 제3 광 감지 화소(PSR3)를 구성할 수 있다. 즉, 상기 제1 센서 회로(SC21)와 상기 제3 수광 소자(LRD3)는 상기 제3 광 감지 화소(PSR3)를 구성할 수 있다. 제2 화소행(R2)의 제2 센서 회로(SC22)는 제4 수광 소자(LRD4)에 전기적으로 연결되어 제4 광 감지 화소(PSR4)를 구성할 수 있다. 즉, 상기 제2 센서 회로(SC22)와 상기 제4 수광 소자(LRD4)는 상기 제4 광 감지 화소(PSR4)를 구성할 수 있다. 다만, 이에 한정되는 것은 아니며, 하나 이상의 실시예들에 따라 센서 회로들(SC11 내지 SC44) 중 일부만이 구비되고, 상기 일부는 복수의 수광 소자들에 연결될 수도 있다.
제1 화소행(R1)의 제1 센서 회로(SC11)는 화소 유닛(PU)에 포함되는 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2) 사이에 배치될 수 있다. 예를 들어, 제1 화소행(R1)의 제1 및 제2 화소 회로들(PXC11, PXC12)은 제1 서브 화소 유닛(SPU1)에 포함되고, 제1 화소행(R1)의 제3 및 제4 화소 회로들(PXC13, PXC14)은 제2 서브 화소 유닛(SPU2)에 포함될 수 있다. 따라서, 제1 화소행(R1)에서 상호 인접한 제1 센서 회로(SC11) 및 제2 센서 회로(SC12) 사이에는 적어도 2개의 화소 회로들(일 예로, PXC13, PXC14)이 배치될 수 있다.
제1 화소행(R1)의 제2 센서 회로(SC12), 제2 화소행(R2)의 제1 센서 회로(SC21), 제2 화소행(R2)의 제2 센서 회로(SC22)는, 제1 화소행(R1)의 제1 센서 회로(SC11)와 유사하게, 제1 서브 화소 유닛(SPU1)과 제2 서브 화소 유닛(SPU2) 사이에 배치될 수 있다.
도 7은 도 1의 표시 영역에 포함된 서브 화소(SPX) 및 광 감지 화소(PSR)의 일 예를 나타내는 개략적인 회로도이다. 도 7에서는 설명의 편의를 위해 i번째 수평 라인(또는 i번째 화소행)에 위치되며 j번째 데이터 라인(Dj)과 접속된 서브 화소(SPX)를 도시하기로 한다.
도 1 및 도 7을 참조하면, 서브 화소(SPX)와 광 감지 화소(PSR)는 i번째 수평 라인에 배치될 수 있다.
서브 화소(SPX)는 발광 소자(LED) 및 화소 회로(PXC)를 포함할 수 있다. 하나 이상의 실시예들에 있어서, 화소 회로(PXC)는 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 스토리지 커패시터(Cst), 부스트 커패시터(Cbst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)는 제1 전원 배선(PL1)과 발광 소자(LED)의 제1 전극(또는 애노드 전극) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 전기적으로 연결되는 게이터 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 기초하여 제1 전원 배선(PL1)으로부터 발광 소자(LED)를 경유하여 전극(EP)(또는 전원 배선)으로 흐르는 전류량(또는 구동 전류)을 제어할 수 있다. 제1 전원 배선(PL1)에는 제1 전원 전압(VDD)이 공급되고, 전극(EP)에는 제2 전원 전압(VSS)이 공급되며, 제1 전원 전압(VDD)은 제2 전원 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(Dj)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1i 스캔 라인(S1i)(또는 제1 스캔 라인)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1i 스캔 라인(S1i)으로 제1 스캔 신호(GW[i])(예를 들어, 로우 레벨의 제1 스캔 신호)가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 제1 트랜지스터(T1) 및 제3 트랜지스터(T3) 각각이 턴-온 상태인 경우, 제2 트랜지스터(T2)는 제1 스캔 신호(GW[i])에 응답하여 j번째 데이터 라인(Dj)의 데이터 신호를 제2 노드(N2)로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)와 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제4i 스캔 라인(S4i)(또는 제3 스캔 라인)에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제4i 스캔 라인(S4i)으로 제4 스캔 신호(GC[i])가 공급될 때 턴-온될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 제2 전원 배선(PL2) 사이에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2i 스캔 라인(S2i)(또는 제2 스캔 라인)에 전기적으로 연결될 수 있다. 제2 전원 배선(PL2)에는 제1 초기화 전원 전압(Vint1)이 제공될 수 있다. 제4 트랜지스터(T4)는 제2i 스캔 라인(S2i)으로 공급되는 제2 스캔 신호(GI[i])에 의해 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면 제1 노드(N1)(즉, 제1 트랜지스터(T1)의 게이트 전극)로 제1 초기화 전원 전압(Vint1)이 공급될 수 있다.
제5 트랜지스터(T5)는 제1 전원 배선(PL1)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei)에 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)는 제3 노드(N3)와 발광 소자(LED)(또는 제4 노드(N4)) 사이에 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어선(Ei)에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 i번째 발광 제어선(Ei)으로 발광 제어 신호(EM[i])(예를 들어, 하이 레벨의 발광 제어 신호(EM[i]))가 공급될 때 턴-오프되고, 로우 레벨의 발광 제어 신호(EM[i])가 i번째 발광 제어선(Ei)으로 공급될 때 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LED)의 제1 전극(즉, 제4 노드(N4))과 제3 전원 배선(PL3) 사이에 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제3i 스캔 라인(S3i)에 전기적으로 연결될 수 있다. 제3 전원 배선(PL3)에는 제2 초기화 전원 전압(Vint2)이 공급될 수 있다. 하나 이상의 실시예들에 따라, 제2 초기화 전원 전압(Vint2)은 제1 초기화 전원 전압(Vint1)과 다를 수도 있다. 제7 트랜지스터(T7)는 제3i 스캔 라인(S3i)으로 공급되는 제3 스캔 신호(GB[i])에 의해 턴-온되어 발광 소자(LED)의 제1 전극에 제2 초기화 전원 전압(Vint2)을 공급할 수 있다.
제8 트랜지스터(T8)는 제2 노드(N2)와 제4 전원 배선(PL4) 사이에 전기적으로 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제3i 스캔 라인(S3i)에 전기적으로 연결될 수 있다. 제4 전원 배선(PL4)에는 바이어스 전압(VOBS)이 공급될 수 있다. 제8 트랜지스터(T8)는 제3i 스캔 라인(S3i)으로 공급되는 제3 스캔 신호(GB[i])에 의해 턴-온되어 제2 노드(N2)로 바이어스 전압(VOBS)을 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원 배선(PL1)과 제1 노드(N1) 사이에 접속되거나 형성될 수 있다.
부스트 커패시터(Cbst)(또는 커패시터)는 제2 트랜지스터(T2)의 게이트 전극 및 제1 트랜지스터(T1)의 게이트 전극(예를 들어, 제1 노드(N1)) 사이에 접속되거나 형성될 수 있다.
광 감지 화소(PSR)는 센서 회로(SC) 및 수광 소자(LRD)를 포함할 수 있다. 센서 회로(SC)는 제9, 제10, 제11 트랜지스터들(T9, T10, T11)을 포함할 수 있다.
제9 및 제11 트랜지스터들(T9, T11)은 제6 전원 배선(PL6)과 k번째 리드아웃 라인(RXk)(단, k는 자연수) 사이에 직렬로 접속될 수 있다.
제9 트랜지스터(T9)(또는 제1 센서 트랜지스터)는 제6 전원 배선(PL6)과 제11 트랜지스터(T11) 사이에 전기적으로 연결될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제5 노드(N5)(또는 센서 노드)에 전기적으로 연결될 수 있다. 제9 트랜지스터(T9)는 제5 노드(N5)의 전압에 응답하여 제6 전원 배선(PL6)으로부터 제11 트랜지스터(T11)를 통해 k번째 리드아웃 라인(RXk)에 흐르는 전류를 제어할 수 있다. 제6 전원 배선(PL6)에는 공통 전압(VCOM)이 공급될 수 있다.
하나 이상의 실시예들에 따라, 제6 전원 배선(PL6)은 제3 전원 배선(PL3)에 전기적으로 연결되거나 일체로 형성되며, 제6 전원 배선(PL6)에 인가되는 공통 전압(VCOM)은 제2 초기화 전원 전압(Vint2)과 동일할 수 있으나, 이에 한정되는 것은 아니다. 다른 하나 이상의 실시예들에 따라, 제6 전원 배선(PL6)은 제2 전원 배선(PL2)에 전기적으로 연결되거나 일체로 형성되며, 제6 전원 배선(PL6)에 인가되는 공통 전압(VCOM)은 제1 초기화 전원 전압(Vint1)과 동일할 수도 있다.
제11 트랜지스터(T11)("제2 센서 트랜지스터" 또는 "스위칭 트랜지스터")는 제9 트랜지스터(T9)와 k번째 리드아웃 라인(RXk) 사이에 전기적으로 연결될 수 있다. 제11 트랜지스터(T11)의 게이트 전극은 제1i 스캔 라인(S1i)에 접속될 수 있다. 즉, 제11 트랜지스터(T11)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 제1i 스캔 라인(S1i)을 공유할 수 있다.
제10 트랜지스터(T10)(또는 제3 센서 트랜지스터)는 제5 전원 배선(PL5)(또는 기준 전원 배선)과 제5 노드(N5) 사이에 전기적으로 연결될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 리셋 라인(RSTL)에 전기적으로 연결될 수 있다. 제5 전원 배선(PL5)에는 리셋 전압(VRST)이 공급될 수 있다. 상기 리셋 전압(VRST)은 일정한 레벨을 갖는 직류 전압일 수 있다. 일 예로, 상기 리셋 전압(VRST)은 약 -7V일 수 있으나, 이에 한정되는 것은 아니다.
제5 노드(N5)와 제2 전원 전압(VSS)이 인가되는 전극(EP) 사이에는 적어도 하나의 수광 소자(LRD)가 전기적으로 연결될 수 있다.
수광 소자(LRD)는 입사되는 광에 기초하여 전하(또는 전류)를 생성할 수 있다. 즉, 수광 소자(LRD)는 광전 변환의 기능을 수행할 수 있다. 예를 들어, 수광 소자(LRD)는 포토 다이오드로 구현될 수 있다.
리셋 라인(RSTL)으로 공급되는 리셋 신호(RST)에 의해 제10 트랜지스터(T10)가 턴-온되면, 리셋 전압(VRST)이 제5 노드(N5)로 공급될 수 있다. 예를 들어, 제5 노드(N5)의 전압이 리셋 전압(VRST)에 의해 리셋될 수 있다. 제5 노드(N5)에 리셋 전압(VRST)이 인가된 이후부터 수광 소자(LRD)는 광전 변환의 기능을 수행할 수 있다.
수광 소자(LRD)의 동작에 의해 제5 노드(N5)의 전압이 변할 수 있다. 제5 노드(N5)의 전압(또는 수광 소자(LRD)에서 생성되는 전하 또는 전류)은 수광 소자(LRD)에 입사되는 광의 세기 및 광이 입사되는 시간(또는 수광 소자(LRD)가 광에 노출되는 시간)에 따라 변할 수 있다.
제1 스캔 라인(S1i)으로 공급되는 제1 스캔 신호(GW[i])에 의해 제11 트랜지스터(T11)가 턴-온되면, 제5 노드(N5)의 전압에 기초하여 생성된 검출 값(전류 및/또는 전압)이 k번째 리드아웃 라인(RXk)으로 흐를 수 있다.
하나 이상의 실시예들에서 화소 회로(PXC) 및 센서 회로(SC) 각각은 P형 트랜지스터 및 N형 트랜지스터를 포함할 수 있다. 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제10 트랜지스터(T10)는 산화물 반도체(또는 제2 타입 반도체)를 포함한 산화물 반도체 트랜지스터로 형성될 수 있다. 일 예로, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제10 트랜지스터(T10)는 N형 산화물 반도체 트랜지스터일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
나머지 트랜지스터들(예를 들어, 제1, 제2, 제5, 제6, 제7, 제8, 제9, 및 제11 트랜지스터들(T1, T2, T5, T6, T7, T8, T9, T11))은 실리콘 반도체(또는, 제1 타입 반도체)를 포함하는 폴리 실리콘 트랜지스터로 형성되고, 액티브층으로서 폴리 실리콘 반도체층을 포함할 수 있다. 예를 들어, 액티브층은 저온 폴리 실리콘 공정(예를 들어, LTPS(low-temperature poly-silicon) 공정)을 통해 형성될 수 있다.
이하에서는, 도 8 및 도 9를 참고하여, 발광 소자(LED)를 포함한 서브 화소(SPX)와 수광 소자(LRD)를 포함하는 광 감지 화소(PSR)의 적층 구조(또는 단면 구조)를 중심으로 설명한다.
도 8은 하나 이상의 실시예들에 따른 표시 장치(DD)의 일 영역을 나타낸 개략적인 단면도이며, 도 9는 도 8의 표시 장치(DD)에서 광의 반사 경로를 나타내는 개략적인 단면도이다.
도 8 및 도 9에 있어서는, 도 7에 도시된 제1 내지 제8 트랜지스터들(T1 내지 T8) 중 제6 트랜지스터(T6)에 대응하는 부분의 단면 및 제9 내지 제11 트랜지스터들(T9 내지 T11) 중 제10 트랜지스터(T10)에 대응하는 부분의 단면을 도시하였다.
도 1 내지 도 9를 참조하면, 표시 장치(DD)는 기판(SUB)의 일 영역에 마련된 서브 화소(SPX) 및 광 감지 화소(PSR)를 포함할 수 있다.
기판(SUB) 상에는 서브 화소(SPX)의 화소 회로층(PCL) 및 광 감지 화소(PSR)의 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)에는 적어도 하나 이상의 절연층이 배치될 수 있다. 상기 절연층은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 제5 절연층(INS5), 제6 절연층(INS6), 제7 절연층(INS7), 제8 절연층(INS8), 제9 절연층(INS9)을 포함할 수 있다.
제1 절연층(INS1)(또는 버퍼층)은 기판(SUB) 상에 배치될 수 있다. 제1 절연층(INS1)은 제6 트랜지스터(T6)와 제10 트랜지스터(T10)에 불순물이 확산되는 것을 방지할 수 있다. 제1 절연층(INS1)은 무기 재료(또는 물질)를 포함한 무기막일 수 있다. 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및/또는 알루미늄 산화물(AlOx)를 포함할 수 있다. 제1 절연층(INS1)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 제1 절연층(INS1)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제2 절연층(INS2)(또는 제1 게이트 절연층)은 제1 절연층(INS1) 상에 배치될 수 있다. 제2 절연층(INS2)은 제1 절연층(INS1)과 동일한 물질을 포함하거나 제1 절연층(INS1)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 무기 재료를 포함한 무기막일 수 있다.
제3 절연층(INS3)(또는 제2 게이트 절연층)은 제2 절연층(INS2) 상에 배치될 수 있다. 제3 절연층(INS3)은 제1 절연층(INS1)과 동일한 물질을 포함하거나 제1 절연층(INS1)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
제4 절연층(INS4)(또는 제1 층간 절연층)은 제3 절연층(INS3) 상에 배치될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다.
제5 절연층(INS5)(또는 제3 게이트 절연층)은 제4 절연층(INS4) 상에 배치될 수 있다. 제5 절연층(INS5)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다.
제6 절연층(INS6)(또는 제2 층간 절연층)은 제5 절연층(INS5) 상에 배치될 수 있다. 제6 절연층(INS6)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다.
제7 절연층(INS7)(또는 제1 비아층)은 제6 절연층(INS6) 상에 배치될 수 있다. 제7 절연층(INS7)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다. 무기막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 및/또는 알루미늄 산화물(AlOx)을 포함할 수 있다. 유기막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및/또는 벤조사이클로부텐 수지(benzocyclobutene resin)를 포함할 수 있다. 하나 이상의 실시예들에 있어서, 제7 절연층(INS7)은 유기막일 수 있다.
제8 절연층(INS8)(또는 제2 비아층)은 제7 절연층(INS7) 상에 배치될 수 있다. 제8 절연층(INS8)은 제7 절연층(INS7)과 동일한 물질을 포함하거나 제7 절연층(INS7)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 일 예로, 제8 절연층(INS8)은 유기 재료를 포함한 유기막일 수 있다.
제9 절연층(INS9)(또는 제3 비아층)은 제8 절연층(INS8) 상에 배치될 수 있다. 제9 절연층(INS9)은 제7 절연층(INS7)과 동일한 물질을 포함하거나 제7 절연층(INS7)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 일 예로, 제9 절연층(INS9)은 유기 재료를 포함한 유기막일 수 있다.
화소 회로층(PCL)은 상술한 절연층들 사이에 배치된 적어도 하나 이상의 도전층들을 포함할 수 있다. 일 예로, 상기 도전층들은 제2 절연층(INS2)과 제3 절연층(INS3) 사이에 배치된 제1 도전층(CL1), 제3 절연층(INS3)과 제4 절연층(INS4) 사이에 배치된 제2 도전층(CL2), 제5 절연층(INS5)과 제6 절연층(INS6) 사이에 배치된 제3 도전층(CL3), 제6 절연층(INS6)과 제7 절연층(INS7) 사이에 배치된 제4 도전층(CL4), 제7 절연층(INS7)과 제8 절연층(INS8) 사이에 배치된 제5 도전층(CL5), 제8 절연층(INS8)과 제9 절연층(INS9) 사이에 배치된 제6 도전층(CL6)을 포함할 수 있다. 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 하나 이상의 실시예들에 따라 상기 절연층들 및 상기 도전층들 이외에 다른 절연층 및 다른 도전층이 화소 회로층(PCL) 내에 배치될 수도 있다.
하나 이상의 실시예들에 있어서, 제1 절연층(INS1)과 제2 절연층(INS2) 사이에 제1 반도체층이 배치될 수 있다. 제1 반도체층은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 제1 반도체층은 저온 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체층은 전도율이 높은 제1 반도체 영역과 전도율이 낮은 제2 반도체 영역을 포함할 수 있다. 제1 반도체 영역은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도펀트로 도핑된 도핑 영역을 포함하고, N타입의 트랜지스터는 N형 도펀트로 도핑된 도핑 영역을 포함할 수 있다. 제2 반도체 영역은 비-도핑 영역이거나 제1 반도체 영역 대비 낮은 농도로 도핑된 영역일 수 있다. 제1 반도체 영역의 전도성은 제2 반도체 영역의 전도성보다 클 수 있다. 제1 반도체 영역은 실질적으로 전극 또는 신호 배선의 역할을 할 수 있다. 제2 반도체 영역은 실질적으로 트랜지스터의 액티브 패턴(또는 채널 영역)에 해당할 수 있다. 제1 반도체층의 일부분은 트랜지스터의 액티브 패턴 영역일 수 있고, 제1 반도체층의 다른 일부분은 트랜지스터의 소스/드레인 영역(또는 소스/드레인 전극)일 수 있고, 제1 반도체층의 또 다른 일부분은 연결 전극 또는 연결 신호 배선일 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에 있어서, 제4 절연층(INS4)과 제5 절연층(INS5) 사이에 제2 반도체층이 배치될 수 있다. 제2 반도체층은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, "환원 영역" 이라 함)은 환원되지 않은 영역(이하, "비환원 영역" 이라 함) 대비 큰 전도성을 가질 수 있다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 영역 또는 신호 배선으로 활용될 수 있다. 비환원 영역은 실질적으로 트랜지스터의 액티브 패턴(또는 채널 영역)에 해당될 수 있다. 제2 반도체층의 일부분은 트랜지스터의 액티브 패턴일 수 있도, 다른 일부분은 트랜지스터의 소스/드레인 영역(또는 소스/드레인 전극)일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있으나, 이에 한정되는 것은 아니다.
화소 회로층(PCL)에는 제6 트랜지스터(T6)와 제10 트랜지스터(T10)가 배치될 수 있다.
제6 트랜지스터(T6)는 게이트 전극(GE6, 이하 "제6 게이트 전극" 이라 함), 제1 반도체 패턴(SCP1), 제1 단자(TE1), 제2 단자(TE2)를 포함할 수 있다. 제10 트랜지스터(T10)는 게이트 전극(GE10, 이하 "제10 게이트 전극"이라 함), 제4 반도체 패턴(SCP4), 제3 단자(TE3), 제4 단자(TE4)를 포함할 수 있다.
제1 반도체 패턴(SCP1)은 제1 절연층(INS1) 상에 배치되며, 제1 반도체층으로 구성될 수 있다. 제1 반도체 패턴(SCP1)은 채널 영역, 채널 영역의 일단과 접속하는 제1 접촉 영역, 및 채널 영역의 타단과 접속하는 제2 접촉 영역을 포함할 수 있다. 제1 반도체 패턴(SCP1) 상에는 제2 절연층(INS2)이 배치될 수 있다.
제6 게이트 전극(GE6)은 제2 절연층(INS2) 상에 배치되며, 제1 도전층(CL1)으로 구성될 수 있다. 제1 도전층(CL1)은 몰리브덴, 구리, 크롬, 금, 은, 타이타늄, 니켈, 네오디뮴, 인듐, 주석, 및/또는 이들의 산화물 및/또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 도전층(CL1)은 타이타늄, 구리, 및/또는 인듐 주선 산화물이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제6 게이트 전극(GE6)은 제1 반도체 패턴(SCP1)의 일 영역과 중첩할 수 있다. 제6 게이트 전극(GE6)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역이 제6 트랜지스터(T6)의 채널 영역일 수 있다. 제6 게이트 전극(GE6) 상에 제3 절연층(INS3)이 배치될 수 있다.
제1 단자(TE1) 및 제2 단자(TE2)는 제6 절연층(INS6) 상에 배치될 수 있다. 제1 단자(TE1) 및 제2 단자(TE2)는 제4 도전층(CL4)으로 구성될 수 있다. 제4 도전층(CL4)은 몰리브덴, 구리, 알루미늄, 크롬, 금, 은, 타이타늄, 니켈, 네오디뮴, 인듐, 주석, 및 이들의 산화물 또는 합금으로 이루어진 단일층 및/또는 다중층으로 형성될 수 있다.
제1 단자(TE1)는 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 제5 절연층(INS5), 제6 절연층(INS6)을 관통하는 제1 컨택부(CNT1)를 통하여 제1 반도체 패턴(SCP1)의 제2 접촉 영역과 전기적으로 연결될 수 있다. 제1 단자(TE1)는 발광 소자(LED)의 애노드 전극(AE)과 전기적으로 연결될 수 있다. 제2 단자(TE2)는 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 제5 절연층(INS5), 제6 절연층(INS6)을 관통하는 다른 제1 컨택부(CNT1)를 통하여 제1 반도체 패턴(SCP1)의 제1 접촉 영역과 전기적으로 연결될 수 있다.
제1 단자(TE1)와 제2 단자(TE2) 상에 제7 절연층(INS7)이 배치될 수 있다.
제4 반도체 패턴(SCP4)은 제4 절연층(INS4) 상에 배치될 수 있다. 제4 반도체 패턴(SCP4)은 제2 반도체층으로 구성될 수 있다. 제4 반도체 패턴(SCP4)은 채널 영역, 채널 영역의 일단과 접속하는 제1 접촉 영역, 및 채널 영역의 타단과 접속하는 제2 접촉 영역을 포함할 수 있다. 제4 반도체 패턴(SCP4) 상에는 제5 절연층(INS5)이 배치될 수 있다.
제10 게이트 전극(GE10)은 제5 절연층(INS5) 상에 배치될 수 있다. 제10 게이트 전극(GE10)은 제3 도전층(CL3)으로 구성될 수 있다. 제3 도전층(CL3)은 제1 도전층(CL1) 또는 제4 도전층(CL4)과 동일한 물질을 포함하거나 제1 도전층(CL1) 또는 제4 도전층(CL4)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 제10 게이트 전극(GE10)은 제4 반도체 패턴(SCP4)의 일 영역과 중첩할 수 있다. 제10 게이트 전극(GE10)과 중첩하는 제4 반도체 패턴(SCP4)의 일 영역이 제10 트랜지스터(T10)의 채널 영역일 수 있다.
제10 게이트 전극(GE10) 상에는 제6 절연층(INS6)이 배치될 수 있다.
제3 단자(TE3) 및 제4 단자(TE4)는 제6 절연층(INS6) 상에 배치될 수 있다. 제3 단자(TE3)와 제4 단자(TE4)는 제4 도전층(CL4)으로 구성될 수 있다.
제3 단자(TE3)는 제5 절연층(INS5) 및 제6 절연층(INS6)을 관통하는 제2 컨택부(CNT2)를 통하여 제4 반도체 패턴(SCP4)의 제1 접촉 영역과 전기적으로 연결될 수 있다. 제4 단자(TE4)는 제5 절연층(INS5) 및 제6 절연층(INS6)을 관통하는 또 다른 제2 컨택부(CNT2)를 통하여 제4 반도체 패턴(SCP4)의 제2 접촉 영역과 전기적으로 연결될 수 있다. 제3 단자(TE3)와 제4 단자(TE4)는 제6 절연층(INS6) 상에서 서로 이격되게 배치될 수 있다. 제3 단자(TE3)와 제4 단자(TE4) 상에는 제7 절연층(INS7)이 배치될 수 있다.
화소 회로층(PCL)에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 제2 절연층(INS2) 상에 배치될 수 있다. 하부 전극(LE)은 제1 도전층(CL1)으로 구성되며 제6 게이트 전극(GE6)과 동일한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다. 하부 전극(LE) 상에는 제3 절연층(INS3)이 배치될 수 있다.
상부 전극(UE)은 제3 절연층(INS3) 상에 배치될 수 있다. 상부 전극(UE)은 제2 도전층(CL2)으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 제2 도전층(CL2)은 제1 도전층(CL1) 또는 제4 도전층(CL4)과 동일한 물질을 포함하거나 제1 도전층(CL1) 또는 제4 도전층(CL4)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 상부 전극(UE)은 제3 절연층(INS3)을 사이에 두고 하부 전극(LE)과 중첩하여 커패시턴스를 형성할 수 있다.
화소 회로층(PCL)에는 제1 연결 배선(CNL1), 제2 연결 배선(CNL2), 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2)이 배치될 수 있다.
제1 연결 배선(CNL1)과 제2 연결 배선(CNL2)은 제7 절연층(INS7) 상에 배치될 수 있다. 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2)은 제5 도전층(CL5)으로 구성될 수 있다. 제5 도전층(CL5)은 제1 도전층(CL1) 또는 제4 도전층(CL4)과 동일한 물질을 포함하거나 제1 도전층(CL1) 또는 제4 도전층(CL4)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 제1 연결 배선(CNL1)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제6 트랜지스터(T6)의 제1 단자(TE1)와 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제7 절연층(INS7)을 관통하는 다른 제1 비아홀(VIH1)을 통하여 제10 트랜지스터(T10)의 제3 단자(TE3)와 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2) 상에 제8 절연층(INS8)이 배치될 수 있다.
제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 제8 절연층(INS8) 상에 배치될 수 있다. 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 제6 도전층(CL6)으로 구성될 수 있다. 제6 도전층(CL6)은 제1 도전층(CL1) 또는 제4 도전층(CL4)과 동일한 물질을 포함하거나 제1 도전층(CL1) 또는 제4 도전층(CL4)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 제1 브릿지 패턴(BRP1)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제8 절연층(INS8)을 관통하는 다른 제2 비아홀(VIH2)을 통하여 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 제1 및 제2 브릿지 패턴들(BRP1, BRP2) 상에는 제9 절연층(INS9)이 배치될 수 있다.
서브 화소(SPX)의 화소 회로층(PCL) 상에 표시 소자층(DPL)이 배치될 수 있고, 광 감지 화소(PSR)의 화소 회로층(PCL) 상에 센서층(SSL)이 배치될 수 있다.
표시 소자층(DPL)에는 발광 소자(LED) 및 뱅크(BNK)가 배치될 수 있다. 발광 소자(LED)는 애노드 전극(AE)(또는 화소 전극), 발광층(EML), 캐소드 전극(CE)(또는 공통 전극)을 포함할 수 있다. 발광 소자(LED)는 제1 브릿지 패턴(BRP1)과 제1 연결 배선(CNL1)을 통하여 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 발광층(EML)은 정공 수송층, 유기 물질층(또는 광 생성층), 전자 수송층 등을 포함할 수 있다.
센서층(SSL)에는 수광 소자(LRD) 및 뱅크(BNK)가 배치될 수 있다. 수광 소자(LRD)는 광학적 방식의 지문 센서일 수 있다. 수광 소자(LRD)는 손가락(F)의 융선(FR) 및 상기 융선(FR) 사이의 골(FV)에 의해 반사된 광을 센싱하여 지문을 인식할 수 있다. 예를 들어, 사용자의 손가락(F)이 윈도우(WD) 상에 접촉되면, 발광 소자(LED)(또는 발광층(EML))에서 출력된 제1 광(L1)은 손가락(F)의 융선(FR) 및/또는 골(FV)에 의하여 반사되고, 반사된 제2 광(L2)은 센서층(SSL)의 수광 소자(LRD)(또는 수광층(OPL))에 도달할 수 있다. 수광 소자(LRD)는 손가락(F)의 융선(FR)에서 반사된 제2 광(L2)과 손가락(F)의 골(FV)에서 반사된 제2 광(L2)을 구분하여 사용자 지문의 패턴을 인식할 수 있다. 수광 소자(LRD)는 제10 트랜지스터(T10)와 전기적으로 연결될 수 있다. 수광 소자(LRD)는 제1 전극(EL1)(또는 제1 센서 전극), 수광층(OPL)(또는 광전 변환층), 제2 전극(EL2)(또는 제2 센서 전극)을 포함할 수 있다.
애노드 전극(AE)과 제1 전극(EL1)은 제9 절연층(INS9) 상에 배치될 수 있다. 애노드 전극(AE)과 제1 전극(EL1)은 은, 마그네슘, 알루미늄, 백금, 팔라듐, 금, 니켈, 네오디뮴, 이리듐, 크롬, 이들의 합금 등의 금속층 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 애노드 전극(AE)은 제9 절연층(INS9)을 관통하는 제3 비아홀(VIH3)을 통하여 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다. 제1 전극(EL1)은 제9 절연층(INS9)을 관통하는 다른 제3 비아홀(VIH3)을 통하여 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다.
애노드 전극(AE)과 제1 전극(EL1)은 마스크를 이용한 패터닝을 통하여 동시에 또는 순차적으로 형성될 수 있다.
뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)과 광 감지 화소(PSR)의 수광 영역(FXA)을 정의(또는 구획)하는 화소 정의막일 수 있다. 뱅크(BNK)는 유기 재료(또는 물질)를 포함한 유기막일 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및/또는 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다. 뱅크(BNK)는 서브 화소(SPX) 및 광 감지 화소(PSR)의 비발광 영역(NEA)에서 제9 절연층(INS9) 상에 배치될 수 있다.
하나 이상의 실시예들에 따라, 뱅크(BNK)는 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수할 수 있다. 예를 들어, 뱅크(BNK)는 카본 계열의 블랙 안료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 뱅크(BNK)는 광 흡수율이 높은 크롬, 몰리브덴, 몰리브덴과 타이타늄의 합금, 텅스텐, 바나듐, 니오븀, 탄탈륨, 망간, 코발트 및/또는 니켈과 같은 불투명 금속 물질을 포함할 수도 있다. 뱅크(BNK)는 발광 영역(EMA) 및 수광 영역(FXA)에 대응하는 개구들을 포함할 수 있다.
애노드 전극(AE) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 유기 발광층을 포함할 수 있다. 발광층(EML)에 포함된 유기 물질에 따라 발광층(EML)은 적색 광, 녹색 광, 및/또는 청색 광 등의 빛을 발광할 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(EL1) 상에 수광층(OPL)이 배치될 수 있다. 수광층(OPL)은 특정 파장 대역의 광에 대응하여 전자를 방출함으로써 광의 세기를 감지할 수 있다.
수광층(OPL)은 저분자 유기 물질(또는 재료)을 포함할 수 있다. 예를 들어, 수광층(OPL)은 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석 (Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀(Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌(phthalocyanines) 화합물로 구성된다.
또는, 수광층(OPL)에 포함되는 저분자 유기 물질은, 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 망간(Mn), 알루미늄(Al), 팔라듐(Pd), 주석(Sn), 인듐(In), 납(Pb), 티타늄(Ti), 루비듐(Rb), 바나듐(V), 갈륨(Ga), 테르븀 (Tb), 세륨(Ce), 란탄(La) 및 아연(Zn)으로 이루어진 군에서 선택된 하나 이상의 금속을 포함하는 프탈로시아닌 (phthalocyanines) 화합물을 포함하는 층 및 C60을 포함하는 층을 포함하는 두 개의 층(bi-layer)으로 구성되거나, 프탈로시아닌 화합물 및 C60가 혼합된 하나의 혼합층(mixing layer)로 구성될 수도 있다. 다만, 상술한 실시예에 한정되는 것은 아니며, 하나 이상의 실시예들에 따라 수광층(OPL)은 고분자 유기층을 구비할 수도 있다.
발광층(EML) 상에는 캐소드 전극(CE)이 배치되고, 수광층(OPL) 상에는 제2 전극(EL2)이 배치될 수 있다. 캐소드 전극(CE)과 제2 전극(EL2)은 표시 영역(DA)에서 일체로 형성되는 공통 전극일 수 있다. 캐소드 전극(CE)과 제2 전극(EL2)으로 제2 전원 전압(VSS)이 공급될 수 있다.
캐소드 전극(CE)과 제2 전극(EL2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속층 및/또는 ITO, IZO, ZnO, ITZO 등의 투명 도전성층으로 이루어질 수 있다. 하나 이상의 실시예들에서, 캐소드 전극(CE)과 제2 전극(EL2)은 금속 박층을 포함하는 이중층 이상의 다중층으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO의 삼중층으로 이루어질 수 있다.
캐소드 전극(CE)과 제2 전극(EL2) 상에는 박막 봉지층(TFE)이 전면적으로 형성될 수 있다.
박막 봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 박막 봉지층(TFE)은 발광 소자(LED) 및 수광 소자(LRD)를 커버하는 복수의 절연층들을 포함할 수 있다. 구체적으로, 박막 봉지층(TFE)은 적어도 하나의 무기막 및/또는 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다.
박막 봉지층(TFE) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 패턴과 컬러 필터를 포함할 수 있다. 차광 패턴은 서브 화소(SPX)의 발광 영역(EMA)과 광 감지 화소(PSR)의 수광 영역(FXA)을 둘러싸는 비발광 영역(NEA)에 대응하도록 박막 봉지층(TFE) 상에 배치될 수 있고, 컬러 필터는 상기 발광 영역(EMA)과 상기 수광 영역(FAX)에 대응하도록 상기 박막 봉지층(TFE) 상에 배치될 수 있다. 상술한 컬러 필터층(CFL)은 외광 반사를 차단하는 반사 방지층으로 활용될 수도 있다.
컬러 필터층(CFL) 상에는 윈도우(WD)가 배치될 수 있다.
윈도우(WD)는 표시 장치(DD)(또는 표시 패널(도 1의 "100" 참고))의 노출면을 보호할 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 장치(DD)를 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)(또는 커러 글라스)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
도 10은 하나 이상의 실시예들에 따른 서브 화소들(SPX1 내지 SPX4)과 광 감지 화소(PSR1)를 나타내는 개략적인 평면도이고, 도 11은 도 10에서 제1, 제2, 제5, 제6, 제7, 제8, 제9, 및 제11 트랜지스터들(T1, T2, T5, T6, T7, T8, T9, T11)과 제1 도전층(CL1)에 포함되는 구성들만을 도시한 개략적인 평면도이고, 도 12는 도 10에서 제2 도전층(CL2)에 포함되는 구성들만을 도시한 개략적인 평면도이고, 도 13은 도 10에서 제3, 제4, 및 제10 트랜지스터들(T3, T4, T10)과 제3 도전층(CL3)에 포함된 구성들만을 도시한 개략적인 평면도이고, 도 14는 도 10에서 제4 도전층(CL4)에 포함된 구성들만을 도시한 개략적인 평면도이고, 도 15는 도 10에서 제5 도전층(CL5)에 포함된 구성들만을 도시한 개략적인 평면도이고, 도 16은 도 10에서 제6 도전층(CL6)에 포함된 구성들만을 도시한 개략적인 평면도이고, 도 17은 도 10에서 제4 도전층, 제5 도전층, 및 제6 도전층에 포함된 구성들만을 도시한 개략적인 평면도이며, 도 18은 도 17은 Ⅰ - Ⅰ'선에 따른 개략적인 단면도이다.
도 10 내지 도 18에서는 설명의 편의를 위하여 동일한 화소행(또는 동일한 수평 라인)에 배열된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3), 제4 서브 화소(SPX4), 제1 광 감지 화소(PSR1)를 도시하기로 한다.
도 1 내지 도 18을 참조하면, 표시 영역(DA)에는 제1 방향(DR1)을 따라 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3), 제4 서브 화소(SPX4)가 배열될 수 있다. 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 제1 광 감지 화소(PSR1)가 배치될 수 있다.
제1 내지 제4 서브 화소들(SPX1 내지 SPX4) 각각은 화소 회로(PXC)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 제1 화소 회로(PXC1)를 포함하고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2)를 포함하고, 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3)를 포함하며, 제4 서브 화소(SPX4)는 제4 서브 화소(PXC4)를 포함할 수 있다. 제1 광 감지 화소(PSR1)는 센서 회로(SC)를 포함할 수 있다. 상기 제1 화소 회로(PXC1)는 도 6의 제11 화소 회로(PXC11)에 대응하고, 상기 제2 화소 회로(PXC2)는 도 6의 제12 화소 회로(PXC12)에 대응하고, 상기 제3 화소 회로(PXC3)는 도 6의 제13 화소 회로(PXC13)에 대응하고, 상기 제4 화소 회로(PXC4)는 도 6의 제14 화소 회로(PXC14)에 대응하며, 상기 센서 회로(SC)는 도 6의 제11 센서 회로(SC11)에 대응한다. 센서 회로(SC)를 기준으로 좌측의 화소 회로(PXC1, PXC2)와 우측의 화소 회로(PXC3, PXC4)는 상호 대칭이며 실질적으로 동일할 수 있다. 편의를 위하여, 도 10 내지 도 17에서는 제2 화소 회로(PXC2), 센서 회로(SC), 제3 화소 회로(PXC3)를 중심으로 도시되었다.
제1 내지 제4 서브 화소들(SPX1 내지 SPX4)은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 박막 봉지층(TFE), 컬러 필터층(CFL), 윈도우(WD)를 포함할 수 있다. 제1 광 감지 화소(PSR1)는 기판(SUB), 화소 회로층(PCL), 센서층(SSL), 봉지층(TFE), 컬러 필터층(CFL), 윈도우(WD)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)에는 제1 내지 제4 화소 회로(PXC1 내지 PXC4), 센서 회로(SC), 신호 배선들이 배치될 수 있다.
표시 소자층(DPL)에는 제1 내지 제4 화소 회로(PXC1 내지 PXC4) 각각과 전기적으로 연결된 발광 소자(도 8의 "LED" 참고)가 배치될 수 있다. 센서층(SSL)에는 센서 회로(SC)와 전기적으로 연결된 수광 소자(도 8의 "LRD" 참고)가 배치될 수 있다.
화소 회로층(PCL)은 기판(SUB)의 일면으로부터 제3 방향(DR3)을 따라 순차적으로 적층된 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 제5 절연층(INS5), 제6 절연층(INS6), 제7 절연층(INS7), 제8 절연층(INS8), 제9 절연층(INS9)을 포함할 수 있다.
또한, 화소 회로층(PCL)에는 적어도 하나 이상의 도전층 및 적어도 하나 이상의 반도체층이 배치될 수 있다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면으로부터 제3 방향(DR3)을 따라 순차적으로 적층된 제1 반도체층, 제1 도전층(CL1), 제2 도전층(CL2), 제2 반도체층, 제3 도전층(CL3), 제4 도전층(CL4), 제5 도전층(CL5), 제6 도전층(CL6)을 포함할 수 있다.
제1 내지 제4 서브 화소들(SPX1 내지 SPX4)과 제1 광 감지 화소(PSR1)이 위치하는 표시 영역(DA)에는 신호 배선들이 배치될 수 있다. 일 예로, 상기 표시 영역(DA)에는 제1 내지 제20 배선들(WL1 내지 WL20), 제2 및 제3 데이터 라인들(D2, D3), 제1 전원 배선(PL1), 제1 및 제2 수직 브릿지 라인들(BRL1_V, BRL2_V)이 배치될 수 있다.
제1 배선(WL1)은 제1 방향(DR1)으로 연장되며, 제1 도전층(CL1)으로 구성될 수 있다. 제1 배선(WL1)은 도 7을 참조하여 설명한 제3i 스캔 라인(S3i)일 수 있다. 제1 배선(WL1)의 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제7 트랜지스터(T7)의 게이트 전극(이하, "제7 게이트 전극" 이라 함)일 수 있다. 또한, 제1 배선(WL1)의 다른 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제8 트랜지스터(T8)의 게이트 전극(이하, "제8 게이트 전극" 이라 함)일 수 있다.
제2 배선(WL2)은 제1 방향(DR1)으로 연장되며, 제1 배선(WL1)과 이격되게 배치될 수 있다. 제2 배선(WL2)은 제1 도전층(CL1)으로 구성될 수 있다. 제2 배선(WL2)은 도 7을 참조하여 설명한 제1i 스캔 라인(S1i)일 수 있다. 제2 배선(WL2)의 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제2 트랜지스터(T2)의 게이트 전극(이하, "제2 게이트 전극" 이라 함)일 수 있다.
제3 배선(WL3)은 제1 방향(DR1)으로 연장되며, 제1 및 제2 배선들(WL1, WL2)과 이격되게 배치될 수 있다. 제3 배선(WL3)은 제1 도전층(CL1)으로 구성될 수 있다. 하나 이상의 실시예들에 있어서, 제3 배선(WL3)은 도 7을 참조하여 설명한 i번째 발광 제어선(Ei)일 수 있다. 제3 배선(WL3)의 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제5 트랜지스터(T5)의 게이트 전극(이하, "제5 게이트 전극" 이라 함)일 수 있다. 또한, 제3 배선(WL3)의 다른 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제6 트랜지스터(T6)의 게이트 전극(이하, "제6 게이트 전극" 이라 함)일 수 있다.
제4 배선(WL4)은 제1 방향(DR1)으로 연장되며, 제2 도전층(CL2)으로 구성될 수 있다. 제4 배선(WL4)은 제3 도전층(CL3)으로 구성된 제8 배선(WL8)과 중첩하는 더미 라인일 수 있으나, 이에 한정되는 것은 아니다.
제5 배선(WL5)은 제1 방향(DR1)으로 연장되며, 제2 도전층(CL2)으로 구성될 수 있다. 제5 배선(WL5)은 제4 배선(WL4)과 이격되게 배치될 수 있다. 제5 배선(WL5)은 제3 도전층(CL3)으로 구성된 제9 배선(WL9)과 중첩하는 더미 라인일 수 있으나, 이에 한정되는 것은 아니다.
제6 배선(WL6)은 제1 방향(DR1)으로 연장되며, 제2 도전층(CL2)으로 구성될 수 있다. 제6 배선(WL6)은 제4 및 제5 배선들(WL4, WL5)과 이격되게 배치될 수 있다. 제6 배선(WL6)은 제3 도전층(CL3)으로 구성된 제10 배선(WL10)과 중첩하는 더미 라인일 수 있으나, 이에 한정되는 것은 아니다.
제7 배선(WL7)은 제1 방향(DR1)으로 연장되며, 제3 도전층(CL3)으로 구성될 수 있다. 하나 이상의 실시예들에 있어서, 제7 배선(WL7)은 제2 내지 제4 서브 화소들(SPX2 내지 SPX4) 각각에서 도 7을 참조하여 설명한 제6 전원 배선(PL6)일 수 있다. 제7 배선(WL7)은 공통 전압(도 7의 "VCOM" 참고)(또는 제2 초기화 전원 전압(Vint2))을 공급받을 수 있다.
제8 배선(WL8)은 제1 방향(DR1)으로 연장되며, 제7 배선(WL7)과 이격되게 배치될 수 있다. 제8 배선(WL8)은 제3 도전층(CL3)으로 구성될 수 있다. 제8 배선(WL8)은 도 7을 참고하여 설명한 제4i 스캔 라인(S4i)일 수 있다. 제8 배선(WL8)의 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제3 트랜지스터(T3)의 게이트 전극(이하, "제3 게이트 전극" 이라 함)일 수 있다.
제9 배선(WL9)은 제1 방향(DR1)으로 연장되며, 제7 및 제8 배선들(WL7, WL8)과 이격되게 배치될 수 있다. 제9 배선(WL9)은 제3 도전층(CL3)으로 구성될 수 있다. 제9 배선(WL9)은 도 7을 참조하여 설명한 제2i 스캔 라인(S2i)일 수 있다. 제9 배선(WL9)의 일 영역은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제4 트랜지스터(T4)의 게이트 전극(이하, "제4 게이트 전극" 이라 함)일 수 있다.
제10 배선(WL10)은 제1 방향(DR1)으로 연장되며, 제7 내지 제9 배선들(WL7 내지 WL9)과 이격되게 배치될 수 있다. 제10 배선(WL10)은 제3 도전층(CL3)으로 구성될 수 있다. 제10 배선(WL10)은 제1 서브 화소(SPX1)에서 도 7을 참조하여 설명한 제6 전원 배선(PL6)일 수 있다. 제10 배선(WL10)은 공통 전압(VCOM)(또는 제2 초기화 전원 전압(Vint2))을 공급받을 수 있다. 하나 이상의 실시예들에 있어서, 제7 배선(WL7)과 제10 배선(WL10)은 동일한 전압, 일 예로, 공통 전압(VCOM)을 공급받을 수 있다.
제11 배선(WL11)은 제1 방향(DR1)으로 연장되며, 제7 내지 제10 배선들(WL7 내지 WL10)과 이격되게 배치될 수 있다. 제11 배선(WL11)은 제3 도전층(CL3)으로 구성될 수 있다. 제11 배선(WL11)은 도 7을 참조하여 설명한 리셋 라인(RSTL)일 수 있다. 제11 배선(WL11)의 일 영역은 센서 회로(SC)의 제10 트랜지스터(T10)의 게이트 전극(이하, "제10 게이트 전극"이라 함)일 수 있다. 상기 제10 게이트 전극은 도 8을 참고하여 설명한 제10 게이트 전극(GE10)일 수 있다.
제12 배선(WL12)은 제1 방향(DR1)으로 연장되며, 제4 도전층(CL4)으로 구성될 수 있다. 제12 배선(WL12)은 도 7을 참고하여 설명한 제4 전원 배선(PL4)일 수 있다. 제12 배선(WL12)은 바이어스 전압(도 7의 "VOBS" 참고)을 공급받을 수 있다. 제12 배선(WL12)은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제8 트랜지스터(T8)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다.
제13 배선(WL13)은 제1 방향(DR1)으로 연장되며 제12 배선(WL12)과 이격되게 배치될 수 있다. 제13 배선(WL13)은 제4 도전층(CL4)으로 구성될 수 있다. 제13 배선(WL13)은 수평 브릿지 라인(BRL_H)일 수 있다. 제13 배선(WL13)은 표시 영역(DA)의 제1 영역(도 3의 "DA1" 참고)에 위치한 데이터 라인들 중 대응하는 데이터 라인과 전기적으로 연결될 수 있다. 제13 배선(WL13)은 제2 및 제3 서브 화소들(SPX2, SPX3) 각각의 제4 연결 패턴(CNP4)과 중첩할 수 있다. 하나 이상의 실시예들에 있어서, 제13 배선(WL13)은 제3 서브 화소(SPX3)의 제4 연결 패턴(CNP4)과 전기적으로 연결될 수 있다.
제4 연결 패턴(CNP4)은 제5 도전층(CL5)으로 구성될 수 있다. 제2 서브 화소(SPX2)의 제4 연결 패턴(CNP4)은 제13 배선(WL13)과 중첩할 수 있으나, 물리적 및/또는 전기적으로 상기 제13 배선(WL13)과 분리될 수 있다. 제3 서브 화소(SPX3)의 제4 연결 패턴(CNP4)은 제13 배선(WL13)과 중첩하며 대응하는 제1 비아홀(VIH1)을 통하여 상기 제13 배선(WL13)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)에서 제4 연결 패턴(CNP4)은 제5 연결 패턴(CNP5)과 이격되게 배치될 수 있다. 제3 서브 화소(SPX3)에서 제4 연결 패턴(CNP4)은 상기 제3 서브 화소(SPX3)의 제5 연결 패턴(CNP5)과 일체로 형성되어 패드 전극(PDE)을 형성할 수 있다.
제14 배선(WL14)은 제1 방향(DR1)으로 연장되며, 제12 및 제13 배선들(WL12, WL13)과 이격되게 배치될 수 있다. 제14 배선(WL14)은 제4 도전층(CL4)으로 구성될 수 있다. 제14 배선(WL14)은 도 7을 참조하여 설명한 제2 전원 배선(PL2)일 수 있다. 제14 배선(WL14)은 제1 초기화 전원 전압(도 7의 "Vint1" 참고)을 공급받을 수 있다. 제14 배선(WL14)은 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제4 트랜지스터(T4)의 제3 반도체 패턴(SCP3)과 전기적으로 연결될 수 있다.
제15 배선(WL15)은 제1 방향(DR1)으로 연장되며, 제12 내지 제14 배선들(WL12 내지 WL14)과 이격되게 배치될 수 있다. 제15 배선(WL15)은 제4 도전층(CL4)으로 구성될 수 있다. 제15 배선(WL15)은 도 7을 참조하여 설명한 제5 전원 배선(PL5)일 수 있다. 제15 배선(WL15)은 리셋 전압(도 7의 "VRST" 참고)을 공급받을 수 있다. 제15 배선(WL15)은 센서 회로(SC)의 제10 트랜지스터(T10)의 제4 반도체 패턴(SCP4)과 전기적으로 연결될 수 있다.
제16 배선(WL16)은 제2 방향(DR2)으로 연장되며, 제5 도전층(CL5)으로 구성될 수 있다. 제16 배선(WL16)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제15 배선(WL15)과 전기적으로 연결될 수 있다. 제16 배선(WL16)은 센서 회로(SC)가 위치하는 제1 광 감지 화소(SPR1) 내에 위치할 수 있으나, 이에 한정되는 것은 아니다.
제17 배선(WL17)은 제2 방향(DR2)으로 연장되며, 제16 배선(WL16)과 이격되게 배치될 수 있다. 제17 배선(WL17)은 제5 도전층(CL5)으로 구성될 수 있다. 제17 배선(WL17)은 도 7을 참조하여 설명한 k번째 리드아웃 라인(RXk, 이하 "리드아웃 라인"이라 함)일 수 있다. 제17 배선(WL17)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제8 도전 패턴(CP8)과 전기적으로 연결될 수 있다.
제8 도전 패턴(CP8)은 제4 도전층(CL4)으로 구성될 수 있다. 제8 도전 패턴(CP8)은 제1 광 감지 화소(PSR1)에 배치되며, 대응하는 제1 비아홀(VIH1)을 통하여 제17 배선(WL17)과 전기적으로 연결될 수 있다. 또한, 제8 도전 패턴(CP8)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제11 트랜지스터(T11)의 제2 반도체 패턴(SCP2)과 전기적으로 연결될 수 있다.
제18 배선(WL18)은 제2 방향(DR2)으로 연장되며, 제6 도전층(CL6)으로 구성될 수 있다. 제18 배선(WL18)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이에 배치될 수 있다. 제18 배선(WL18)은 제1 및 제2 서브 화소들(SPX1, SPX2) 각각에서 도 7을 참조하여 설명한 제3 전원 배선(PL3)일 수 있다. 제18 배선(WL18)은 제2 초기화 전원 전압(Vint2)을 공급받을 수 있다. 제18 배선(WL18)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제1 및 제2 서브 화소들(SPX1, SPX2) 각각의 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다.
제1 연결 패턴(CNP1)은 제5 도전층(CL5)으로 구성될 수 있다. 제1 연결 패턴(CNP1)은 대응하는 제2 비아홀(VIH2)을 통하여 제18 배선(WL18)과 전기적으로 연결될 수 있다. 또한, 제1 연결 패턴(CNP1)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제1 및 제2 서브 화소들(SPX1, SPX2) 각각의 제7 도전 패턴(CP7)과 전기적으로 연결될 수 있다.
제7 도전 패턴(CP7)은 제4 도전층(CL4)으로 구성될 수 있다. 제7 도전 패턴(CP7)은 대응하는 제1 비아홀(VIH1)을 통하여 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다. 또한, 제7 도전 패턴(CP7)은 제2 서브 화소(SPX2)에서 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제7 트랜지스터(T7)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다.
제19 배선(WL19)은 제2 방향(DR2)으로 연장되며, 제18 배선(WL18)과 이격되게 배치될 수 있다. 제19 배선(WL19)은 제6 도전층(CL6)으로 구성될 수 있다. 제19 배선(WL19)은 제3 서브 화소(SPX3)와 제4 서브 화소(SPX4) 사이에 배치될 수 있다. 제19 배선(WL19)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제3 및 제4 서브 화소들(SPX3, SPX3) 각각의 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다.
제1 연결 패턴(CNP1)은 제5 도전층(CL5)으로 구성될 수 있다. 제1 연결 패턴(CNP1)은 대응하는 제2 비아홀(VIH2)을 통하여 제19 배선(WL19)과 전기적으로 연결될 수 있다. 또한, 제1 연결 패턴(CNP1)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제14 배선(WL14)과 전기적으로 연결될 수 있다. 하나 이상의 실시예들에 따라, 제1 연결 패턴(CNP1)은 제7 절연층(INS7)을 관통하는 다른 제1 비아홀(VIH1)을 통하여 제3 및 제4 서브 화소들(SPX3, SPX4) 각각의 제7 도전 패턴(CP7)과 전기적으로 연결될 수 있다. 제19 배선(WL19)은 제1 연결 패턴(CNP1)을 통하여 제14 배선(WL14)과 전기적으로 연결되어 제1 초기화 전원 전압(Vint1)을 공급받을 수 있다.
제20 배선(WL20)은 제2 방향(DR2)으로 연장되며, 제18 및 제19 배선(WL18, WL19)과 이격되게 배치될 수 있다. 제20 배선(WL20)은 제6 도전층(CL6)으로 구성될 수 있다. 제20 배선(WL20)은 제1 광 감지 화소(PSR1) 내에 위치할 수 있다. 제20 배선(WL20)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제5 도전층(CL5)으로 구성된 제16 배선(WL16)과 전기적으로 연결될 수 있다. 상기 제16 배선(WL16)은 대응하는 제1 비아홀(VIH1)을 통하여 제4 도전층(CL4)으로 구성된 제15 배선(WL15)과 전기적으로 연결될 수 있다. 전기적으로 서로 연결되는 제15 배선(WL15), 제16 배선(WL16), 및 제20 배선(WL20)은 리셋 전압(VRST)을 공급받을 수 있다.
하나 이상의 실시예들에 있어서, 제15 배선(WL15)은 제5 전원 배선(PL5)의 수평 전원 배선일 수 있고, 제16 배선(WL16)은 제5 전원 배선(PL5)의 제1 수직 전원 배선일 수 있고, 제20 배선(WL20)은 제5 전원 배선(PL5)의 제2 수직 전원 배선일 수 있다. 제1 방향(DR1)으로 연장되며 제4 도전층(CL4)으로 구성된 제15 배선(WL15), 제2 방향(DR2)으로 연장되며 제5 도전층(CL5)으로 구성된 제16 배선(WL16), 제2 방향(DR2)으로 연장되며 제6 도전층(CL6)으로 구성된 제20 배선(WL20)은 서로 전기적으로 연결되어 제5 전원 배선(PL5)을 메쉬 구조로 형성할 수 있다. 즉, 전기적으로 서로 연결된 제15 배선(WL15), 제16 배선(WL16), 및 제20 배선(WL20)으로 인하여 제5 전원 배선(PL5)은 메쉬 구조를 가질 수 있다.
제2 데이터 라인(D2)은 제2 방향(DR2)으로 연장되며, 제6 도전층(CL6)으로 구성될 수 있다. 제2 데이터 라인(D2)은 제18 내지 제20 배선들(WL18 내지 WL20)과 동일한 층에 배치되고, 제18 내지 제20 배선들(WL18 내지 WL20)과 이격되게 배치될 수 있다. 제2 데이터 라인(D2)은 도 7을 참조하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 제2 데이터 라인(D2)은 제2 화소 회로(PXC2)의 제2 트랜지스터(T2)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다.
제3 데이터 라인(D3)은 제2 방향(DR2)으로 연장되며, 제6 도전층(CL6)으로 구성될 수 있다. 제3 데이터 라인(D3)은 제2 데이터 라인(D2)과 동일한 층에 배치되고, 상기 제2 데이터 라인(D2)으로부터 이격되게 배치될 수 있다. 제3 데이터 라인(D3)은 도 7을 참조하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 제3 데이터 라인(D3)은 제3 화소 회로(PXC3)의 제2 트랜지스터(T2)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다.
제1 수직 브릿지 라인(BRL1_V)은 제2 방향(DR2)으로 연장되며, 제6 도전층(CL6)으로 구성될 수 있다. 제1 수직 브릿지 라인(BRL1_V)은 제2 및 제3 데이터 라인들(D2, D3)과 동일한 층에 배치되고, 상기 제2 및 제3 데이터 라인들(D2, D3)로부터 이격되게 배치될 수 있다. 제1 수직 브릿지 라인(BRL1_V)은 제2 서브 화소(SPX2) 내에서 제2 화소 회로(PXC2)의 일부 구성과 중첩할 수 있다. 제1 수직 브릿지 라인(BRL1_V)은 제1 영역(DA1)에 위치한 데이터 라인들 중 대응하는 데이터 라인과 전기적으로 연결될 수 있다. 상기 제1 수직 브릿지 라인(BRL1_V)은 비표시 영역(도 3의 "NDA" 참고)의 팬아웃 영역(도 3의 "FTA" 영역)에 위치한 팬아웃 라인과 상기 데이터 라인을 전기적으로 연결할 수 있다. 제1 수직 브릿지 라인(BRL1_V)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제2 서브 화소(SPX2)의 제5 연결 패턴(CNP5)과 전기적으로 연결될 수 있다.
제2 수직 브릿지 라인(BRL2_V)은 제2 방향(DR2)으로 연장되며, 제1 수직 브릿지 라인(BRL2_V)과 이격되게 배치될 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제6 도전층(CL6)으로 구성될 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제3 서브 화소(SPX3) 내에서 제3 화소 회로(PXC3)의 일부 구성과 중첩할 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제1 영역(DA)에 위치한 데이터 라인들 중 대응하는 데이터 라인과 전기적으로 연결될 수 있다. 상기 제2 수직 브릿지 라인(BRL2_V)은 팬아웃 영역(FTA)에 위치한 대응하는 팬아웃 라인과 상기 데이터 라인을 전기적으로 연결할 수 있다.
하나 이상의 실시예들에 있어서, 제2 수직 브릿지 라인(BRL2_V)은 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)을 포함할 수 있다. 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)은 제2 방향(DR2)을 따라 동일한 열에 위치하며, 서로 이격되게 배치될 수 있다. 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)은 전기적으로 분리될 수 있다.
제1 서브 전극(SUE1)은 평면 상에서 볼 때 제3 서브 화소(SPX3) 내에서 하단부에 위치할 수 있고, 제2 서브 전극(SUE2)은 상기 제3 서브 화소(SPX3) 내에서 중앙 부분 및 상단부에 위치할 수 있다.
제1 서브 전극(SUE1)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제3 서브 화소(SPX3)의 패드 전극(PDE)과 전기적으로 연결될 수 있다. 패드 전극(PDE)은 제5 도전층(CL5)으로 구성될 수 있다. 패드 전극(PDE)의 일단은 대응하는 제2 비아홀(VIH2)을 통하여 제1 서브 전극(SUE1)과 전기적으로 연결될 수 있다. 패드 전극(PDE)의 타단은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제13 배선(WL13)(또는 수평 브릿지 라인(BRL_H))과 전기적으로 연결될 수 있다. 평면 상에서 볼 때, 제1 서브 전극(SUE1)은 패드 전극(PDE)과 중첩할 수 있다.
제2 서브 전극(SUE2)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제3 서브 화소(SPX3)의 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 제1 전원 배선(PL1)은 제5 도전층(CL5)으로 구성될 수 있다. 평면 상에서 볼 때, 제2 서브 전극(SUE2)은 패드 전극(PDE)과 미중첩하면서 상기 패드 전극(PDE)과 제1 서브 전극(SUE1)의 연결 지점에 위치하는 제2 비아홀(VIH2)과 이격되게 배치될 수 있다. 평면 상에서 볼 때, 상기 제2 서브 전극(SUE2)은 상기 제2 비아홀(VIH2)을 기준으로 상기 제2 비아홀(VIH2)의 상측에 위치할 수 있다. 또한, 평면 상에서 볼 때, 상기 제2 서브 전극(SUE2)은 제17 배선(WL17)(또는 리드아웃 배선(RXk))과 제3 데이터 라인(D3) 사이에 배치될 수 있다.
제1 전원 배선(PL1)은 제2 방향(DR2)으로 연장되며, 제5 도전층(CL5)으로 구성될 수 있다. 제1 전원 배선(PL1)은 도 7을 참조하여 설명한 제1 전원 배선(PL1)일 수 있다. 제1 전원 배선(PL1)은 제1 전원 전압(VDD)을 공급받을 수 있다. 상기 제1 전원 전압(VDD)은 일정한 전압 레벨을 갖는 직류 전압일 수 있다. 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)는 하나의 제1 전원 배선(PL1)을 공유하고, 제3 서브 화소(SPX3)와 제4 서브 화소(SPX4)는 하나의 제1 전원 배선(PL1)을 공유할 수 있다. 제3 서브 화소(SPX3)의 제1 전원 배선(PL1)은 대응하는 제2 비아홀(VIH2)을 통하여 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)과 전기적으로 연결될 수 있다. 이 경우, 상기 제2 수직 브릿지 라인(BRL2_V)의 상기 제2 서브 전극(SUE2)은 제1 전원 전압(VDD)을 공급받을 수 있다.
제2 및 제3 서브 화소들(SPX2, SPX3) 각각에서, 제1 전원 배선(PL1)은 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제4 도전층(CL4)으로 구성된 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CP1)은 제4 도전층(CL4)으로 구성되어, 대응하는 제1 비아홀(VIH1)을 통하여 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CP1)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 제2 절연층(INS2)을 관통하는 대응하는 제1 컨택부(CNT1)를 통하여 제2 및 제3 화소 회로들(PXC2, PXC3) 각각의 제5 트랜지스터(T5)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CP1)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4)을 관통하는 대응하는 제1 컨택부(CNT1)를 통하여 제2 도전층(CL2)으로 구성된 상부 전극(UE)과 전기적으로 연결될 수 있다.
제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 제3 화소 회로(PXC3), 제4 화소 회로(PXC4)는 실질적으로 서로 유사하거나 동일한 구조를 가질 수 있다. 일 예로, 센서 회로(SC)를 기준으로 좌측에 위치한 제1 및 제2 화소 회로들(PXC1, PXC2)과 상기 센서 회로(SC)의 우측에 위치한 제3 및 제4 화소 회로들(PXC3, PXC4)은 상호 대칭일 수 있다. 즉, 상기 제1 화소 회로(PXC1)와 상기 제3 화소 회로(PXC3)는 상호 대칭을 이루고, 상기 제2 화소 회로(PXC2)와 상기 제4 화소 회로(PXC4)는 상호 대칭을 이룰 수 있다. 하나 이상의 실시예들에 있어서, 제1 화소 회로(PXC1)와 제2 화소 회로(PXC2)는 거울 대칭을 이루고, 제3 화소 회로(PXC3)와 제4 화소 회로(PXC4)는 거울 대칭을 이룰 수 있으나, 이에 한정되는 것은 아니다.
이하에서는, 편의를 위하여 제2 화소 회로(PXC2)를 중심으로 설명하기로 하며 중복되는 설명은 반복하지 않기로 한다.
제2 화소 회로(PXC2)는 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 액티브 패턴(ACT1) 및 제1 게이트 전극(GE1)을 포함할 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역일 수 있다. 제1 반도체 패턴(SCP1)은 제1 반도체층일 수 있다. 제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 채널 영역을 제외한 반도체 패턴의 나머지 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제1 게이트 전극(GE1)과 미중첩하고, 제1 액티브 패턴(ACT1)(또는 채널 영역)의 일측(일 예로, 평면도 상에서의 제1 액티브 패턴(ACT1)의 우측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있다. 상기 제1 게이트 전극(GE1)과 미중첩하고 상기 제1 액티브 패턴(ACT1)의 타측(일 예로, 평면도 상에서의 제1 액티브 패턴(ACT1)의 좌측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 상기 제1 액티브 패턴(ACT1)으로부터 서로 반대 방향으로 연장될 수 있다.
제1 접촉 영역은 제1 액티브 패턴(ACT1)의 일측에 연결되고, 제2 트랜지스터(T2)의 제1 반도체 패턴(SCP1) 및 제5 트랜지스터(T5)의 제1 반도체 패턴(SCP1)에 연결될 수 있다. 제2 접촉 영역은 제1 액티브 패턴(ACT1)의 타측에 연결되고, 제6 트랜지스터(T6)의 제1 반도체 패턴(SCP1)과 연결될 수 있다.
제1 게이트 전극(GE1)은 제1 액티브 패턴(ACT1)과 중첩하며, 제1 도전층(CL1)으로 구성될 수 있다. 제1 게이트 전극(GE1)은 아일랜드 형상의 도전 패턴일 수 있다. 제1 게이트 전극(GE1)은 제3 도전 패턴(CP3)을 통하여 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 전기적으로 연결될 수 있다.
제3 도전 패턴(CP3)은 제4 도전층(CL4)으로 구성될 수 있다. 제3 도전 패턴(CP3)의 일단은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3)을 관통하는 대응하는 제1 컨택부(CNT1)를 통하여 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)의 타단은 제6 절연층(INS6) 및 제5 절연층(INS5)을 관통하는 제2 컨택부(CNT2)를 통하여 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 공유하는 제3 반도체 패턴(SCP3)의 일 영역과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 액티브 패턴(ACT2) 및 제2 게이트 전극을 포함할 수 있다.
제2 액티브 패턴(ACT2)은 제2 배선(WL2)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역일 수 있다. 상기 제1 반도체 패턴(SCP1)은 제1 반도체층으로 구성될 수 있다. 제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 배선(WL2)과 미중첩하고 제2 액티브 패턴(ACT2)의 일측(일 예로, 평면도 상에서의 제2 액티브 패턴(ACT2)의 하측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제2 배선(WL2)과 미중첩하고 상기 제2 액티브 패턴(ACT2)의 타측(일 예로, 평면도 상에서의 제2 액티브 패턴(ACT2)의 상측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제2 액티브 패턴(ACT2)의 일측에 연결되고, 제6 도전 패턴(CP6)과 전기적으로 연결될 수 있다. 상기 제2 접촉 영역은 상기 제2 액티브 패턴(ACT2)의 타측에 연결되고, 제1 트랜지스터(T1)의 제1 접촉 영역에 연결될 수 있다.
제6 도전 패턴(CP6)은 제4 도전층(CL4)으로 구성될 수 있다. 제6 도전 패턴(CP6)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제2 트랜지스터(T2)의 제1 접촉 영역에 해당하는 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다. 또한, 제6 도전 패턴(CP6)은 제1 비아홀(VIH1)을 통하여 제3 연결 패턴(CNP3)과 전기적으로 연결될 수 있다.
제3 연결 패턴(CNP3)은 제5 도전층(CL5)으로 구성되며, 제7 절연층(INS7)을 관통하는 제1 비아홀(VIH1)을 통하여 제6 도전 패턴(CP6)과 전기적으로 연결될 수 있다. 또한, 제3 연결 패턴(CNP3)은 제8 절연층(INS8)을 관통하는 제2 비아홀(VIH2)을 통하여 제6 도전층(CL6)으로 구성된 제2 데이터 라인(D2)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제1 반도체 패턴(SCP1)의 제1 접촉 영역은 제6 도전 패턴(CP6) 및 제3 연결 패턴(CNP3)을 통하여 제2 데이터 라인(D2)과 전기적으로 연결될 수 있다.
제2 게이트 전극은 제2 액티브 패턴(ACT2)과 중첩하는 제2 배선(WL2)의 일 영역일 수 있다.
제3 트랜지스터(T3)는 제3 액티브 패턴(ACT3)과 제3 게이트 전극을 포함할 수 있다.
제3 액티브 패턴(ACT3)은 제8 배선(WL8)과 중첩하는 제3 반도체 패턴(SCP3)의 일 영역으로, 제3 트랜지스터(T3)의 채널 영역을 구성할 수 있다. 제3 반도체 패턴(SCP3)은 제2 반도체층으로 구성될 수 있다.
제8 배선(WL8)과 미중첩하고 제3 액티브 패턴(ACT3)의 일측(일 예로, 평면도 상에서의 제3 액티브 패턴(ACT3)의 상측)에 연결된 제3 반도체 패턴(SCP3)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제8 배선(WL8)과 미중첩하고 상기 제3 액티브 패턴(ACT3)의 타측(일 예로, 평면도 상에서의 제3 액티브 패턴(ACT3)의 하측)에 연결된 제3 반도체 패턴(SCP3)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제3 액티브 패턴(ACT3)의 일측에 연결되고, 제5 도전 패턴(CP5)을 통하여 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 상기 제2 접촉 영역은 상기 제3 액티브 패턴(ACT3)의 타측에 연결되고, 제4 트랜지스터(T4)의 제3 반도체 패턴(SCP3)과 연결될 수 있다.
제5 도전 패턴(CP5)은 제4 도전층(CL4)으로 구성될 수 있다. 제5 도전 패턴(CP5)의 일단은 제6 절연층(INS6) 및 제5 절연층(INS5)을 관통하는 제2 컨택부(CNT2)를 통하여 제3 트랜지스터(T3)의 제1 접촉 영역과 전기적으로 연결될 수 있다. 제5 도전 패턴(CP5)의 타단은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제1 트랜지스터(T1)와 제6 트랜지스터(T6)가 공유하는 제1 반도체 패턴(SCP1)의 일 영역과 전기적으로 연결될 수 있다.
제3 게이트 전극은 제3 액티브 패턴(ACT3)과 중첩하는 제8 배선(WL8)의 일 영역일 수 있다.
제4 트랜지스터(T4)는 제4 액티브 패턴(ACT4) 및 제4 게이트 전극을 포함할 수 있다.
제4 액티브 패턴(ACT4)은 제9 배선(WL9)과 중첩하는 제3 반도체 패턴(SCP3)의 일 영역으로, 제4 트랜지스터(T4)의 채널 영역을 구성할 수 있다. 제3 반도체 패턴(SCP3)은 제2 반도체층으로 구성될 수 있다.
제9 배선(WL9)과 미중첩하고 제4 액티브 패턴(ACT4)의 일측(일 예로, 평면도 상에서의 제4 액티브 패턴(ACT4)의 상측)에 연결된 제3 반도체 패턴(SCP3)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제9 배선(WL9)과 미중첩하고 상기 제4 액티브 패턴(ACT4)의 타측(일 예로, 평면도 상에서의 제4 액티브 패턴(ACT4)의 하측)에 연결된 제3 반도체 패턴(SCP3)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제4 액티브 패턴(ACT4)의 일측에 연결되고, 제3 트랜지스터(T3)의 제3 반도체 패턴(SCP3)과 연결될 수 있다. 상기 제2 접촉 영역은 상기 제4 액티브 패턴(ACT4)의 타측에 연결되고, 제6 절연층(INS6) 및 제5 절연층(INS5)을 관통하는 대응하는 제2 컨택부(CNT2)를 통하여 제4 도전층(CL4)으로 구성된 제14 배선(WL14)과 전기적으로 연결될 수 있다.
제4 게이트 전극은 제4 액티브 패턴(ACT4)과 중첩하는 제9 배선(WL9)의 일 영역일 수 있다.
제5 트랜지스터(T5)는 제5 액티브 패턴(ACT5) 및 제5 게이트 전극을 포함할 수 있다.
제5 액티브 패턴(ACT5)은 제3 배선(WL3)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역으로, 제5 트랜지스터(T5)의 채널 영역을 구성할 수 있다. 상기 제1 반도체 패턴(SCP1)은 제1 반도체층으로 구성될 수 있다.
제3 배선(WL3)과 미중첩하고 제5 액티브 패턴(ACT5)의 일측(일 예로, 평면도 상에서의 제5 액티브 패턴(ACT5)의 상측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제3 배선(WL3)과 미중첩하고 상기 제5 액티브 패턴(ACT5)의 타측(일 예로, 평면도 상에서의 제5 액티브 패턴(ACT5)의 하측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제5 액티브 패턴(ACT5)의 일측에 연결되고, 대응하는 제1 컨택부(CNT1)를 통하여 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 제2 접촉 영역은 제5 액티브 패턴(ACT5)의 타측에 연결되고, 제1 및 제2 트랜지스터(T1, T2) 각각의 제1 반도체 패턴(SCP1)과 연결될 수 있다.
제5 게이트 전극은 제5 액티브 패턴(ACT5)과 중첩하는 제3 배선(WL3)의 일 영역일 수 있다.
제6 트랜지스터(T6)는 제6 액티브 패턴(ACT6) 및 제6 게이트 전극을 포함할 수 있다.
제6 액티브 패턴(ACT6)은 제3 배선(WL3)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역으로, 제6 트랜지스터(T6)의 채널 영역일 수 있다. 상기 제1 반도체 패턴(SCP1)은 제1 반도체층으로 구성될 수 있다.
제3 배선(WL3)과 미중첩하고 제6 액티브 패턴(ACT6)의 일측(일 예로, 평면도 상에서의 제6 액티브 패턴(ACT6)의 상측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제3 배선(WL3)과 미중첩하고 상기 제6 액티브 패턴(ACT6)의 타측(일 예로, 평면도 상에서의 제6 액티브 패턴(ACT6)의 하측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제6 액티브 패턴(ACT6)의 일측 및 제7 트랜지스터(T7)의 제1 반도체 패턴(SCP1) 각각에 연결될 수 있다. 상기 제2 접촉 영역은 상기 제6 액티브 패턴(ACT6)의 타측 및 제1 트랜지스터(T1)의 제1 반도체 패턴(SCP1) 각각에 연결될 수 있다. 또한, 제2 접촉 영역은 대응하는 제1 컨택부(CNT1)를 통하여 제5 도전 패턴(CP5)과 전기적으로 연결될 수 있다.
제6 게이트 전극은 제6 액티브 패턴(ACT6)과 중첩하는 제3 배선(WL3)의 일 영역일 수 있다.
제7 트랜지스터(T7)는 제7 액티브 패턴(ACT7) 및 제7 게이트 전극을 포함할 수 있다.
제7 액티브 패턴(ACT7)은 제1 배선(WL1)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역일 수 있다. 상기 제1 반도체 패턴(SCP1)은 제1 반도체층으로 구성될 수 있다. 제7 액티브 패턴(ACT7)은 제7 트랜지스터(T7)의 채널 영역일 수 있다.
제1 배선(WL1)과 미중첩하고 제7 액티브 패턴(ACT7)의 일측(일 예로, 평면도 상에서의 제7 액티브 패턴(ACT7)의 하측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제1 배선(WL1)과 미중첩하고 상기 제7 액티브 패턴(ACT7)의 타측(일 예로, 평면도 상에서의 제7 액티브 패턴(ACT7)의 상측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제7 액티브 패턴(ACT7)의 일측에 연결되고, 제6 트랜지스터(T6)의 제1 반도체 패턴(SCP1)과 연결되며, 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다. 상기 제2 접촉 영역은 상기 제7 액티브 패턴(ACT7)의 타측에 연결되고, 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제4 도전 패턴(CP4)은 제4 도전층(CL4)으로 구성될 수 있다. 제4 도전 패턴(CP4)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 대응하는 제1 컨택부(CNT1)를 통하여 제7 트랜지스터(T7)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다. 또한, 제4 도전 패턴(CP4)은 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다.
제2 연결 패턴(CNP2)은 제5 도전층(CL5)으로 구성될 수 있다. 제2 연결 패턴(CNP2)의 일단은 제7 절연층(INS7)을 관통하는 대응하는 제1 비아홀(VIH1)을 통하여 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다. 또한, 제2 연결 패턴(CNP2)의 타단은 대응하는 제2 비아홀(VIH2)을 통하여 제6 도전층(CL6)으로 구성된 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 제6 도전층(CL6)으로 구성될 수 있다. 제1 브릿지 패턴(BRP1)은 제8 절연층(INS8)을 관통하는 대응하는 제2 비아홀(VIH2)을 통하여 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제2 연결 패턴(CNP2) 및 제4 도전 패턴(CP4)을 통하여 제7 트랜지스터(T7)의 제1 반도체 패턴(SCP1) 및 제6 트랜지스터(T6)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다. 하나 이상의 실시예들에 있어서, 제1 브릿지 패턴(BRP1)은 제9 절연층(INS9)을 관통하는 제3 비아홀(도 8의 "VIH3" 참고)을 통하여 발광 소자(도 8의 "LED" 참고)의 애노드 전극(도 8의 "AE" 참고)과 전기적으로 연결될 수 있다.
제7 게이트 전극은 제7 액티브 패턴(ACT7)과 중첩하는 제1 배선(WL1)의 일 영역일 수 있다.
제8 트랜지스터(T8)는 제8 액티브 패턴(ACT8) 및 제8 게이트 전극을 포함할 수 있다.
제8 액티브 패턴(ACT8)은 제1 배선(WL1)과 중첩하는 제1 반도체 패턴(SCP1)의 일 영역일 수 있다. 제1 반도체 패턴(SCP1)은 제1 반도체층으로 구성될 수 있다. 제8 액티브 패턴(ACT8)은 제8 트랜지스터(T8)의 채널 영역일 수 있다.
제1 배선(WL1)과 미중첩하고 제8 액티브 패턴(ACT8)의 일측(일 예로, 평면도 상에서의 제8 액티브 패턴(ACT8)의 상측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제1 접촉 영역일 수 있고, 상기 제1 배선(WL1)과 미중첩하고 상기 제8 액티브 패턴(ACT8)의 타측(일 예로, 평면도 상에서의 제8 액티브 패턴(ACT8)의 하측)에 연결된 제1 반도체 패턴(SCP1)의 일 영역은 제2 접촉 영역일 수 있다. 상기 제1 접촉 영역은 상기 제8 액티브 패턴(ACT8)의 일측에 연결되고, 제12 배선(WL12)과 전기적으로 연결될 수 있다. 상기 제2 접촉 영역은 상기 제8 액티브 패턴(ACT8)의 타측에 연결되고, 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다.
제4 도전층(CL4)으로 구성된 제12 배선(WL12)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제8 트랜지스터(T8)의 제1 반도체 패턴(SCP1)의 제1 접촉 영역과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 제4 도전층(CL4)으로 구성되어 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제8 트랜지스터(T8)의 제1 반도체 패턴(SCP1)의 제2 접촉 영역과 전기적으로 연결될 수 있다. 또한, 제2 도전 패턴(CP2)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 및 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제5 트랜지스터(T5)의 제1 반도체 패턴(SCP1)과 전기적으로 연결될 수 있다.
제8 게이트 전극은 제8 액티브 패턴(ACT8)과 중첩하는 제1 배선(WL1)의 일 영역일 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 제1 게이트 전극(GE1)과 일체로 형성될 수 있다. 하부 전극(LE)은 제1 도전층(CL1)으로 구성될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며 제2 도전층(CL2)으로 구성될 수 있다. 상부 전극(UE)은 그의 일 부분이 제거된 개구(OPN)를 포함할 수 있다. 상부 전극(UE)과 중첩하는 하부 전극(LE)의 일 영역이 상기 개구(OPN)에 의해 노출될 수 있다. 상부 전극(UE)은 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
센서 회로(SC)는 제2 화소 회로(PXC2)와 제3 화소 회로(PXC3) 사이에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며 센서 회로(SC)의 위치는 다양하게 변경될 수 있다.
센서 회로(SC)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11)를 포함할 수 있다.
제9 트랜지스터(T9)는 제9 액티브 패턴(ACT9) 및 제9 게이트 전극(GE9)을 포함할 수 있다.
제9 액티브 패턴(ACT9)은 제9 게이트 전극(GE9)과 중첩하는 제2 반도체 패턴(SCP2)의 일 영역일 수 있다. 제2 반도체 패턴(SCP2)은 제1 반도체층으로 구성될 수 있다. 제2 반도체 패턴(SCP2)은 제1 반도체 패턴(SCP1)과 이격되게 배치될 수 있다. 제9 액티브 패턴(ACT9)은 제9 트랜지스터(T9)의 채널 영역일 수 있다.
제9 게이트 전극(GE9)과 미중첩하고, 제9 액티브 패턴(ACT9)의 일측(일 예로, 평면도 상에서의 제9 액티브 패턴(ACT9)의 좌측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제1 접촉 영역일 수 있다. 상기 제9 게이트 전극(GE9)과 미중첩하고, 상기 제9 액티브 패턴(ACT9)의 타측(일 예로, 평면도 상에서의 제9 액티브 패턴(ACT9)의 우측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제2 접촉 영역일 수 있다.
제1 접촉 영역은 제9 액티브 패턴(ACT9)의 일측 및 제11 트랜지스터(T11)의 제2 반도체 패턴(SCP2) 각각에 연결될 수 있다. 제2 접촉 영역은 제9 액티브 패턴(ACT9)의 타측에 연결되고, 제9 도전 패턴(CP9)과 전기적으로 연결될 수 있다.
제9 도전 패턴(CP9)은 제1 광 감지 화소(PSR1) 내에 위치하며 제4 도전층(CL4)으로 구성될 수 있다. 제9 도전 패턴(CP9)은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제9 트랜지스터(T9)의 제1 접촉 영역에 전기적으로 연결될 수 있다. 또한, 제9 도전 패턴(CP9)은 6 절연층(INS6)을 관통하는 제2 컨택부(CNT2)를 통하여 제7 배선(WL7)과 전기적으로 연결될 수 있다.
제9 게이트 전극(GE9)은 제9 액티브 패턴(ACT9)과 중첩하며, 제1 도전층(CL1)으로 구성될 수 있다. 제9 게이트 전극(GE9)은 아일랜드 형상의 도전 패턴일 수 있다. 제9 게이트 전극(GE9)은 제10 도전 패턴(CP10)을 통하여 제10 트랜지스터(T10)와 전기적으로 연결될 수 있다.
제10 도전 패턴(CP10)은 제4 도전층(CL4)으로 구성될 수 있다. 제10 도전 패턴(CP10)의 일단은 제6 절연층(INS6), 제5 절연층(INS5), 제4 절연층(INS4), 제3 절연층(INS3), 제2 절연층(INS2)을 관통하는 제1 컨택부(CNT1)를 통하여 제9 게이트 전극(GE9)과 전기적으로 연결될 수 있다. 제10 도전 패턴(CP1)의 타단은 제6 절연층(INS6) 및 제5 절연층(INS5)을 관통하는 제2 컨택부(CNT2)를 통하여 제10 트랜지스터(T10)의 제4 반도체 패턴(SCP4)과 전기적으로 연결될 수 있다. 또한, 제10 도전 패턴(CP10)은 제1 비아홀(VIH1)을 통하여 제6 연결 패턴(CNP6)과 전기적으로 연결될 수 있다.
제6 연결 패턴(CNP6)은 제5 도전층(CL5)으로 구성될 수 있다. 제6 연결 패턴(CNP6)은 제7 절연층(INS7)을 관통하는 대응하는 제1 비아홀(VIH1)을 통하여 제10 도전 패턴(CP10)과 전기적으로 연결될 수 있다. 또한, 제6 연결 패턴(CNP6)은 제2 비아홀(VIH2)을 통하여 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 제6 도전층(CL6)으로 구성될 수 있다. 제2 브릿지 패턴(BRP2)은 제8 절연층(INS8)을 관통하는 대응하는 제2 비아홀(VIH2)을 통하여 제6 연결 패턴(CNP6)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제6 연결 패턴(CNP6) 및 제10 도전 패턴(CP10)을 통하여 제9 트랜지스터(T9)의 제9 게이트 전극(GE9) 및 제10 트랜지스터(T10)의 제4 반도체 패턴(SCP4)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 센서 회로(SC)의 수광 소자(도 8의 "LRD" 참고)의 제1 전극(도 8의 "EL1" 참고)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제1 브릿지 패턴(BRP1)과 동일 공정으로 형성되어 동일한 물질을 포함하고 동일한 층에 제공될 수 있다.
제10 트랜지스터(T10)는 제10 액티브 패턴(ACT10) 및 제10 게이트 전극을 포함할 수 있다.
제10 액티브 패턴(ACT10)은 제11 배선(WL11)과 중첩하는 제4 반도체 패턴(SCP4)의 일 영역일 수 있다. 제4 반도체 패턴(SCP4)은 제2 반도체층으로 구성될 수 있다. 제4 반도체 패턴(SCP4)은 제3 반도체 패턴(SCP3)과 이격되게 배치될 수 있다. 제10 액티브 패턴(ACT10)은 제10 트랜지스터(T10)의 채널 영역일 수 있다.
제11 배선(WL11)과 미중첩하고 제10 액티브 패턴(ACT10)의 일측(일 예로, 평면도 상에서의 제10 액티브 패턴(ACT10)의 상측)에 연결된 제4 반도체 패턴(SCP4)의 일 영역은 제1 접촉 영역일 수 있다. 상기 제11 배선(WL11)과 미중첩하고 제10 액티브 패턴(ACT10)의 타측(일 예로, 평면도 상에서의 제10 액티브 패턴(ACT10)의 하측)에 연결된 제4 반도체 패턴(SCP4)의 일 영역은 제2 접촉 영역일 수 있다.
제1 접촉 영역은 제10 액티브 패턴(ACT10)의 일측에 연결되고, 제6 절연층(INS6) 및 제5 절연층(INS5)을 관통하는 제2 컨택부(CNT2)를 통하여 제15 배선(WL15)과 전기적으로 연결될 수 있다. 제2 접촉 영역은 제10 액티브 패턴(ACT10)의 타측에 연결되고, 제10 도전 패턴(CP10)을 통하여 제 9 트랜지스터(T9)의 제9 게이트 전극(GE9)과 전기적으로 연결될 수 있다.
제10 게이트 전극은 제10 액티브 패턴(ACT10)과 중첩하는 제11 배선(WL11)의 일 영역일 수 있다.
제11 트랜지스터(T11)는 누설 전류 방지를 위하여 서브 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조를 가질 수 있다. 일 예로, 제11 트랜지스터(T11)는 제11a 트랜지스터(T11a) 및 제11b 트랜지스터(T11b)를 포함할 수 있다.
제11a 트랜지스터(T11a)는 제11a 액티브 패턴(ACT11a) 및 제11a 게이트 전극을 포함할 수 있다.
제11a 액티브 패턴(ACT11a)은 제2 배선(WL2)과 중첩하는 제2 반도체 패턴(SCP2)의 일 영역일 수 있다. 제2 반도체 패턴(SCP2)은 제1 반도체층으로 구성될 수 있다. 제11a 액티브 패턴(ACT11a)은 제11a 트랜지스터(T11a)의 채널 영역일 수 있다.
제2 배선(WL2)과 미중첩하고, 제11a 액티브 패턴(ACT11a)의 일측(일 예로, 평면도 상에서의 제11a 액티브 패턴(ACT11a)의 상측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제1 접촉 영역일 수 있다. 제2 배선(WL2)과 미중첩하고, 제11a 액티브 패턴(ACT11a)의 타측(일 예로, 평면도 상에서의 제11a 액티브 패턴(ACT11a)의 하측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제2 접촉 영역일 수 있다.
제1 접촉 영역은 제11a 액티브 패턴(ACT11a)의 일측 및 제9 트랜지스터(T9)의 제2 반도체 패턴(SCP2) 각각에 연결될 수 있다. 제2 접촉 영역은 제11a 액티브 패턴(ACT11a)의 타측 및 제11b 트랜지스터(T11b)의 제2 반도체 패턴(SCP2) 각각에 연결될 수 있다.
제11a 게이트 전극은 제11a 액티브 패턴(ACT11a)과 중첩하는 제2 배선(WL2)의 일 영역일 수 있다.
제11b 트랜지스터(T11b)는 제11b 액티브 패턴(ACT11b) 및 제11b 게이트 전극을 포함할 수 있다.
제11b 액티브 패턴(ACT11b)은 제1 방향(DR1)을 따라 연장된 제2 배선(WL2)에서 제2 방향(DR2)으로 돌출된 돌출부와 중첩하는 제2 반도체 패턴(SCP2)의 일 영역일 수 있다. 제2 반도체 패턴(SCP2)은 제1 반도체층으로 구성될 수 있다. 제11b 액티브 패턴(ACT11b)은 제11b 트랜지스터(T11b)의 채널 영역일 수 있다.
제2 배선(WL2)의 돌출부와 미중첩하고, 제11b 액티브 패턴(ACT11b)의 일측(일 예로, 평면도 상에서의 제11b 액티브 패턴(ACT11b)의 좌측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제1 접촉 영역일 수 있다. 상기 제2 배선(WL2)의 돌출부와 미중첩하고, 제11b 액티브 패턴(ACT11b)의 타측(일 예로, 평면도 상에서의 제11b 액티브 패턴(ACT11b)의 우측)에 연결된 제2 반도체 패턴(SCP2)의 일 영역은 제2 접촉 영역일 수 있다.
제1 접촉 영역은 제11b 액티브 패턴(ACT11b) 및 제11a 트랜지스터(T11a)의 제2 반도체 패턴(SCP2) 각각에 연결될 수 있다. 제2 접촉 영역은 제11b 액티브 패턴(ACT11b)에 연결되고, 제8 도전 패턴(CP8)을 통하여 제17 배선(WL17)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 제3 데이터 라인(D3)은 서로 상이한 도전층으로 형성되어 서로 상이한 층에 위치할 수 있다. 일 예로, 제17 배선(WL17)은 제5 도전층(CL5)으로 구성되어 제7 절연층(INS7) 상에 배치되고, 제3 데이터 라인(D3)은 제6 도전층(CL6)으로 구성되어 제8 절연층(INS8) 상에 배치될 수 있다. 이 경우, 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 제3 데이터 라인(D3) 사이의 이격 거리가 확보될 수 있다. 또한, 평면 상에서 볼 때, 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 제3 데이터 라인(D3) 사이에 상기 제3 데이터 라인(D3)과 동일 공정으로 형성된 제2 수직 브릿지 라인(BRL2_V)이 배치될 수 있다. 상기 제2 수직 브릿지 라인(BRL2_V)은 서로 이격되게 배치된 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)을 포함할 수 있다. 상기 제1 서브 전극(SUE1)은 패드 전극(PDE)을 구성하는 제4 및 제5 연결 패턴들(CNP4, CNP5)을 통하여 수평 브릿지 라인(BRL_H)에 해당하는 제13 배선(WL13)과 전기적으로 연결될 수 있다. 상기 제2 서브 전극(SUE2)은 제1 전원 배선(PL1)과 전기적으로 연결되어 상기 제1 전원 배선(PL1)과 동일한 전압, 일 예로, 제1 전원 전압(VDD)을 공급받을 수 있다. 즉, 상기 제2 서브 전극(SUE2)에는 일정한 전압 레벨을 갖는 직류 전압이 인가될 수 있다.
제1 전원 전압(VDD)을 공급받는 제2 서브 전극(SUE2)은 평면 상에서 볼 때 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 제3 데이터 라인(D3) 사이에 배치될 수 있다. 상기 제2 서브 전극(SUE2)은 상기 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 상기 제3 데이터 라인(D3) 사이에서 발생하는 커플링 캡을 줄이거나 방지하는 차폐 부재로 활용될 수 있다. 다시 말해, 제2 서브 전극(SUE2)이 차폐 부재로 활용되면서 제17 배선(WL17)(또는 리드아웃 라인(RXk))과 제3 데이터 라인(D3) 사이의 이격 거리가 확보되는 경우, 상기 제3 데이터 라인(D3)으로 전달되는 데이터 신호(또는 상기 제17 배선(WL17)으로 전달되는 감지 신호)가 상기 제17 배선(WL17)으로 전달되는 감지 신호(또는 상기 제3 데이터 라인(D3)으로 전달되는 데이터 신호)에 영향을 받는 현상을 줄이거나 방지할 수 있다. 즉, 제17 배선(WL17)(또는 리드아웃 라인(RXk))이 인접한 데이터 라인, 일 예로, 제3 데이터 라인(D3)과 커플링되는 현상이 감소 또는 방지될 수 있다. 따라서, 제3 데이터 라인(D3)에 인가되는 데이터 신호에 의해 제17 배선(WL17)(또는 리드아웃 라인(RXk))에 인가되는 감지 신호에 발생되는 노이즈가 줄어들 수 있다. 이에 따라, 제1 광 감지 화소(PSR1)에서의 지문 감도 및 지문 센싱 정확도가 향상되어 표시 장치(도 1의 "DD" 참고)의 신뢰성이 더욱 향상될 수 있다.
또한, 상술한 실시예에 따르면, 제2 서브 전극(SUE2)이 제1 전원 배선(PL1)과 전기적으로 연결되어 제1 전원 전압(VDD)을 공급받음으로써 전원 배선으로 활용될 수 있다. 이 경우, 제1 전원 배선(PL1)의 배선 저항이 줄어들어 상기 제1 전원 배선(PL1)의 신호 지연에 의한 불량을 방지할 수 있다.
도 19는 하나 이상의 실시예들에 따른 표시 장치의 표시 영역(DD)의 일 영역에 위치한 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이다.
도 19에서는 설명의 편의를 위하여 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들에서 제4 도전층, 제5 도전층, 제6 도전층에 포함된 구성들만을 도시하였다.
도 19에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 19를 참조하면, 제1 화소행(R1)에는 제1 방향(DR1)을 따라 제11 서브 화소(SPX11)(또는 제1 서브 화소), 제12 서브 화소(SPX12)(또는 제2 서브 화소), 제13 서브 화소(SPX13)(또는 제3 서브 화소), 제14 서브 화소(SPX14)(또는 제4 서브 화소)가 배열될 수 있다. 제2 화소행(R2)에는 제1 방향(DR1)을 따라 제21 서브 화소(SPX21)(제1 서브 화소), 제22 서브 화소(SPX22)(또는 제2 서브 화소), 제23 서브 화소(SPX23)(또는 제3 서브 화소), 제24 서브 화소(SPX24)(또는 제4 서브 화소)가 배열될 수 있다. 제1 화소행(R1)에서 제12 서브 화소(SPX12)와 제13 서브 화소(SPX13) 사이에 제1 광 감지 화소(PSR1)가 위치할 수 있다. 제2 화소행(R2)에서 제22 서브 화소(SPX22)와 제23 서브 화소(SPX23) 사이에 제2 광 감지 화소(PSR2)가 위치할 수 있다.
제2 방향(DR2)으로 연장된 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13))이 제1 화소행(R1)에 제공되고, 상기 제2 방향(DR2)으로 연장되며 상기 제1 수평 브릿지 라인(BRL1_H)과 이격된 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13))이 제2 화소행(R2)에 제공될 수 있다. 하나 이상의 실시예들에 따라, 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13))은s 제1 방향(DR1)으로 연장될 수 있고, 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13)은 제1 수평 브릿지 라인(BRL1_H)으로부터 이격되며 제1 방향(DR1)으로 연장될 수 있다.
제11 서브 화소(SPX11)는 제11 화소 회로(PXC11)를 포함하고, 제12 서브 화소(SPX12)는 제12 화소 회로(PXC12)를 포함하고, 제13 서브 화소(SPX13)는 제13 화소 회로(PXC13)를 포함하며, 제14 서브 화소(SPX14)는 제14 화소 회로(PXC14)를 포함할 수 있다. 제1 광 감지 화소(PSR1)는 제1 센서 회로(SC1)를 포함할 수 있다.
제21 서브 화소(SPX21)는 제21 화소 회로(PXC21)를 포함하고, 제22 서브 화소(SPX22)는 제22 화소 회로(PXC22)를 포함하고, 제23 서브 화소(SPX23)는 제23 화소 회로(PXC23)를 포함하며, 제24 서브 화소(SPX23)는 제24 화소 회로(PXC24)를 포함할 수 있다. 제2 광 감지 화소(PSR2)는 제2 센서 회로(SC2)를 포함할 수 있다.
제2 방향(DR2)으로 인접한 제12 서브 화소(SPX12)와 제22 서브 화소(SPX22)에 제1 수직 브릿지 라인(BRL1_V)이 공통으로 제공될 수 있다. 제2 방향(DR2)으로 인접한 제13 서브 화소(SPX13)와 제23 서브 화소(SPX23)에 제2 수직 브릿지 라인(BRL2_V)이 공통으로 제공될 수 있다.
하나 이상의 실시예들에 있어서, 제2 수직 브릿지 라인(BRL2_V)은 배선 분리 영역(WSA)에서 일 영역이 단선되어(또는 제거되어) 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리될 수 있다. 배선 분리 영역(WSA)은 제23 서브 화소(SPX23)에서 제2 수직 브릿지 라인(BRL2_V)이 제21 비아홀(VIH21)을 기준으로 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리되는 영역일 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제23 서브 화소(SPX23)에서 패드 전극(PDE)과 전기적으로 연결된 제1 서브 전극(SUE1) 및 상기 패드 전극(PDE)과 전기적으로 분리되고 제2 방향(DR2)으로 상기 제1 서브 전극(SUE1)과 이격되게 배치된 제2 서브 전극(SUE2)을 포함할 수 있다.
제1 서브 전극(SUE1)은 제8 절연층(도 18의 "INS8" 참고)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제21 비아홀(VIH21)을 통하여 제5 도전층(도 15의 "CL5" 참고)으로 구성된 패드 전극(PDE)과 전기적으로 연결될 수 있다. 패드 전극(PDE)은 제7 절연층(도 18의 "INS7" 참고)을 관통하는 하나의 제1 비아홀(VIH1)을 통하여 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결될 수 있다.
제2 서브 전극(SUE2)은 제8 절연층(INS8)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제22 비아홀(VIH22)을 통하여 제23 서브 화소(SPX23)의 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 하나 이상의 실시예들에 따라, 제2 서브 전극(SUE2)은 제13 서브 화소(SPX13)에서 제1 전원 배선(PL1)과 전기적으로 연결될 수도 있다.
평면 상에서 볼 때, 제2 서브 전극(SUE2)은 제1 서브 전극(SUE1)(또는 제21 비아홀(VIH21))의 상측에 위치할 수 있다. 제2 서브 전극(SUE2)은 제23 서브 화소(SPX23)에서 제21 비아홀(VIH21)의 상측에서부터 제2 방향(DR2)의 반대 방향으로 제13 서브 화소(SPX13)로 연장될 수 있다.
하나 이상의 실시예들에 있어서, 제2 수직 브릿지 라인(BRL2_V)은 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결되는 연결 지점(일 예로, 제21 비아홀(VIH21)이 위치하는 지점)을 기준으로 상기 연결 지점 상부에 위치한 배선 분리 영역(WSA)에서 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리될 수 있다. 상기 제1 서브 전극(SUE1)은 패드 전극(PDE)을 통하여 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결되어 표시 영역(DA)의 제1 영역(도 3의 "A1" 참고)에 위치한 대응하는 데이터 라인과 전기적으로 연결될 수 있다. 즉, 상기 제1 서브 전극(SUE1)은 상기 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결되어 도 3 및 도 4를 참조하여 설명한 브릿지 라인(BRL)으로 활용될 수 있다. 상기 제2 서브 전극(SUE2)은 제22 비아홀(VIH22)을 통하여 제1 전원 배선(PL1)과 전기적으로 연결되어 상기 제1 전원 배선(PL1)으로 활용될 수 있다. 이에 따라, 상기 제2 서브 전극(SUE2)에는 일정한 전압 레벨을 갖는 제1 전원 전압(도 7의 "VDD" 참고)이 공급될 수 있다. 평면 상에서 볼 때, 제1 전원 전압(VDD)을 공급받는 제2 서브 전극(SUE2)은 제17 배선(WL17)(또는 리드아웃 라인)과 제3 데이터 라인(D3) 사이에 배치되어 상기 제17 배선(WL17)과 상기 제3 데이터 라인(D3) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지하는 차폐 부재로 활용될 수 있다.
상술한 실시예들에서는 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)이 제1 전원 배선(PL1)과 전기적으로 연결되어, 제1 전원 전압(VDD)을 공급받는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)은 일정한 전압 레벨을 갖는 직류 전압을 공급받는 다른 전원 배선과 전기적으로 연결될 수도 있다. 일 예로, 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)은 제2 전원 전압(도 7의 "VSS"참고)을 공급받는 전극(도 7의 "EP" 참고)과 전기적으로 연결될 수도 있다.
도 20은 하나 이상의 실시예들에 따른 표시 장치의 표시 영역(DA)의 일 영역에서 일부 배선들의 연결 관계를 나타낸 개략적인 도면이다.
도 20에서는, 설명의 편의를 위하여 제1 내지 제4 화소행들(R1 내지 R4) 각각에 배열된 서브 화소들 및 광 감지 화소들에서 일부 신호 배선들만을 도시하였다.
도 20에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 20을 참조하면, 표시 영역(DA)은 화소행들(R1 내지 R4)로 구분될 수 있다. 화소행들(R1 내지 R4)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 배열될 수 있다. 화소행들(R1 내지 R4) 각각은 제1 내지 제7 서브 화소들(SPX1 내지 SPX7)을 포함할 수 있다. 제1 내지 제7 서브 화소들(SPX1 내지 SPX7)은 화소 회로를 포함할 수 있다. 또한, 화소행들(R1 내지 R4) 각각은 제1 내지 제3 광 감지 화소들(PSR1 내지 PSR3)을 포함할 수 있다. 제1 내지 제3 광 감지 화소들(PSR1 내지 PSR3)은 센서 회로를 포함할 수 있다.
하나 이상의 실시예들에 있어서, 제1 내지 제4 화소행들(R1 내지 R4) 각각에는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3), 제4 서브 화소(SPX4), 제5 서브 화소(SPX5), 제6 서브 화소(SPX6), 제7 서브 화소(SPX7)의 순으로 제1 방향(DR1)에 대하여 서브 화소들(SPX1 내지 SPX7)이 배열될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4) 각각에서, 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 제1 광 감지 화소(PSR1)가 배치되고, 제4 서브 화소(SPX4)와 제5 서브 화소(SPX5) 사이에 제2 광 감지 화소(PSR2)가 배치되며, 제6 서브 화소(SPX6)와 제7 서브 화소(SPX7) 사이에 제3 광 감지 화소(PSR3)가 배치될 수 있다.
제1 화소행(R1)에는 제1 화소행(R1)의 서브 화소들(SPX1 내지 SPX7)에 대응하는 화소 회로들(PXC11 내지 PXC17)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제1 화소행(R1)에는 제1 화소행(R1)의 광 감지 화소들(PSR1 내지 PSR3)에 대응하는 센서 회로들(SC11 내지 SC13)이 제1 방향(DR1)을 따라서 배열될 수 있다.
제2 화소행(R2)에는 제2 화소행(R2)의 서브 화소들(SPX1 내지 SPX7)에 대응하는 화소 회로들(PXC21 내지 PXC27)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제2 화소행(R2)에는 제2 화소행(R2)의 광 감지 화소들(PSR1 내지 PSR3)에 대응하는 센서 회로들(SC21 내지 SC23)이 제1 방향(DR1)을 따라서 배열될 수 있다.
제3 화소행(R3)에는 제3 화소행(R3)의 서브 화소들(SPX1 내지 SPX7)에 대응하는 화소 회로들(PXC31 내지 PXC37)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제3 화소행(R3)에는 제3 화소행(R3)의 광 감지 화소들(PSR1 내지 PSR3)에 대응하는 센서 회로들(SC31 내지 SC33)이 제1 방향(DR1)을 따라서 배열될 수 있다.
제4 화소행(R4)에는 제4 화소행(R4)의 서브 화소들(SPX1 내지 SPX7)에 대응하는 화소 회로들(PXC41 내지 PXC47)이 제1 방향(DR1)을 따라서 배열될 수 있다. 제4 화소행(R4)에는 제4 화소행(R4)의 광 감지 화소들(PSR1 내지 PSR3)에 대응하는 센서 회로들(SC41 내지 SC43)이 제1 방향(DR1)을 따라서 배열될 수 있다.
제1 화소행(R1)에는 제1 수평 브릿지 라인(BRL1_H)이 배치되고, 제2 화소행(R2)에는 제2 수평 브릿지 라인(BRL2_H)이 배치되고, 제3 화소행(R3)에는 제3 수평 브릿지 라인(BRL3_H)이 배치되며, 제4 화소행(R4)에는 제4 수평 브릿지 라인(BRL4_H)이 배치될 수 있다.
제1 내지 제4 화소행들(R1 내지 R4)의 제1 서브 화소들(SPX1)에는 제1 수직 브릿지 라인(BRL1_V), 제1 데이터 라인(D1), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제2 서브 화소들(SPX2)에는 제2 수직 브릿지 라인(BRL2_V), 제2 데이터 라인(D2), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제3 서브 화소들(SPX3)에는 제3 수직 브릿지 라인(BRL3_V), 제3 데이터 라인(D3), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제4 서브 화소들(SPX4)에는 제4 수직 브릿지 라인(BRL4_V), 제4 데이터 라인(D4), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제5 서브 화소들(SPX5)에는 제5 수직 브릿지 라인(BRL5_V), 제5 데이터 라인(D5), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제6 서브 화소들(SPX6)에는 제6 수직 브릿지 라인(BRL6_V), 제6 데이터 라인(D6), 제1 전원 배선(PL1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제7 서브 화소들(SPX7)에는 제7 수직 브릿지 라인(BRL7_V), 제7 데이터 라인(D7), 제1 전원 배선(PL1)이 배치될 수 있다.
제1 내지 제4 화소행들(R1 내지 R4)의 제1 광 감지 화소(PSR1)에는 제1 리드아웃 라인(RX1)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제2 광 감지 화소(PSR2)에는 제2 리드아웃 라인(RX2)이 배치될 수 있다. 제1 내지 제4 화소행들(R1 내지 R4)의 제3 광 감지 화소(PSR3)에는 제3 리드아웃 라인(RX3)이 배치될 수 있다.
평면 상에서 볼 때, 제1 리드아웃 라인(RX1)과 제3 데이터 라인(D3) 사이에 제3 수직 브릿지 라인(BRL3_V)이 배치될 수 있고, 제2 리드아웃 라인(RX2)과 제5 데이터 라인(D5) 사이에 제5 수직 브릿지 라인(BRL5_V)이 배치될 수 있으며, 제3 리드아웃 라인(RX3)과 제7 데이터 라인(D7) 사이에 제7 수직 브릿지 라인(BRL7_V)이 배치될 수 있다.
제3, 제5, 및 제7 수직 브릿지 라인들(BRL3_V, BRL5_V, BRL7_V) 각각은 배선 분리 영역(WSA)에서 일 영역이 제거되어 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리될 수 있다. 다시 말해, 제3, 제5, 및 제7 수직 브릿지 라인들(BRL3_V, BRL5_V, BRL7_V) 각각은 서로 이격되게 배치된 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)을 포함할 수 있다. 상기 제1 서브 전극(SUE1)과 상기 제2 서브 전극(SUE2)은 제2 방향(DR2)으로 동일한 열에 위치할 수 있다.
제3, 제5, 및 제7 수직 브릿지 라인들(BRL3_V, BRL5_V, BRL7_V) 각각의 제1 서브 전극(SUE1)은 제2 비아홀(VIH2)을 통하여 대응하는 수평 브릿지 라인과 전기적으로 연결될 수 있다. 일 예로, 제3 수직 브릿지 라인(BRL3_V)의 제1 서브 전극(SUE1)은 제21 비아홀(VIH21)을 통하여 제4 수평 브릿지 라인(BRL4_H)과 전기적으로 연결될 수 있다. 제5 수직 브릿지 라인(BRL5_V)의 제1 서브 전극(SUE1)은 제21 비아홀(VIH21)을 통하여 제3 수평 브릿지 라인(BRL3_H)과 전기적으로 연결될 수 있다. 제7 수직 브릿지 라인(BRL7_V)의 제1 서브 전극(SUE1)은 제21 비아홀(VIH21)을 통하여 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결될 수 있다.
제3, 제5, 및 제7 수직 브릿지 라인들(BRL3_V, BRL5_V, BRL7_V) 각각의 제2 서브 전극(SUE2)은 제2 비아홀(VIH2)을 통하여 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 일 예로, 제3 수직 브릿지 라인(BRL3_V)의 제2 서브 전극(SUE2)은 제22 비아홀(VIH22)을 통하여 제4 화소행(R4)의 제3 서브 화소(SPX3)에 배치된 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 제5 수직 브릿지 라인(BRL5_V)의 제2 서브 전극(SUE2)은 제22 비아홀(VIH22)을 통하여 제3 화소행(R3)의 제5 서브 화소(SPX5)의 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 제7 수직 브릿지 라인(BRL7_V)의 제2 서브 전극(SUE2)은 제22 비아홀(VIH22)을 통하여 제2 화소행(R2)의 제7 서브 화소(SPX7)의 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다.
제3 수직 브릿지 라인(BRL3_V)의 제2 서브 전극(SUE2)은 제4 수평 브릿지 라인(BRL4_H)과 상기 제3 수직 브릿지 라인(BRL3_V)의 제1 서브 전극(SUE1)의 연결 지점인 제21 비아홀(VIH21)(또는 배선 분리 영역(WSA))을 기준으로 제2 방향(DR2)의 반대 방향을 따라 제4 화소행(R4)으로부터 제1 화소행(R1)까지 연장될 수 있다.
제5 수직 브릿지 라인(BRL5_V)의 제2 서브 전극(SUE2)은 제3 수평 브릿지 라인(BRL3_H)과 상기 제5 수직 브릿지 라인(BRL5_V)의 제1 서브 전극(SUE1)의 연결 지점인 제21 비아홀(VIH21)(또는 배선 분리 영역(WSA))을 기준으로 제2 방향(DR2)의 반대 방향을 따라 제3 화소행(R3)으로부터 제1 화소행(R1)까지 연장될 수 있다.
제7 수직 브릿지 라인(BRL7_V)의 제2 서브 전극(SUE2)은 제2 수평 브릿지 라인(BRL2_H)과 상기 제7 수직 브릿지 라인(BRL7_V)의 제1 서브 전극(SUE1)의 연결 지점인 제21 비아홀(VIH21)(또는 배선 분리 영역(WSA))을 기준으로 제2 방향(DR2)의 반대 방향을 따라 제2 화소행(R2)으로부터 제1 화소행(R1)까지 연장될 수 있다.
제3 수직 브릿지 라인(BRL3_V)의 제2 서브 전극(SUE2)은 대응하는 제1 전원 배선(PL1)과 전기적으로 연결되어 상기 제1 전원 배선(PL1)으로부터 제1 전원 전압(도 7의 "VDD" 참고)을 공급받을 수 있다. 상기 제3 수직 브릿지 라인(BRL3_V)의 제2 서브 전극(SUE2)은 제1 리드아웃 라인(RX1)과 제3 데이터 라인(D3) 사이에 배치되어 상기 제1 리드아웃 라인(RX1)과 상기 제3 데이터 라인(D3) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지할 수 있다.
제5 수직 브릿지 라인(BRL5_V)의 제2 서브 전극(SUE2)은 대응하는 제1 전원 배선(PL1)과 전기적으로 연결되어 상기 제1 전원 배선(PL1)으로부터 제1 전원 전압(VDD)을 공급받을 수 있다. 상기 제5 수직 브릿지 라인(BRL5_V)의 제2 서브 전극(SUE2)은 제2 리드아웃 라인(RX2)과 제5 데이터 라인(D5) 사이에 배치되어 상기 제2 리드아웃 라인(RX2)과 상기 제5 데이터 라인(D5) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지할 수 있다.
제7 수직 브릿지 라인(BRL7_V)의 제2 서브 전극(SUE2)은 대응하는 제1 전원 배선(PL1)과 전기적으로 연결되어 상기 제1 전원 배선(PL1)으로부터 제1 전원 전압(VDD)을 공급받을 수 있다. 상기 제7 수직 브릿지 라인(BRL7_V)의 제2 서브 전극(SUE2)은 제3 리드아웃 라인(RX3)과 제7 데이터 라인(D7) 사이에 배치되어 상기 제3 리드아웃 라인(RX3)과 상기 제7 데이터 라인(D7) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지할 수 있다.
도 21은 하나 이상의 실시예들에 따른 표시 장치의 표시 영역(DD)의 일 영역에 위치한 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이고, 도 22는 도 21의 EA2 부분을 나타내는 개략적인 확대도이며, 도 23은 도 22의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 21 내지 도 23에서는 설명의 편의를 위하여 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들에서 제4 도전층(CL4), 제5 도전층(CL5), 제6 도전층(CL6)에 포함된 구성들만을 도시하였다.
도 21 내지 도 23에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 21 내지 도 23을 참조하면, 제2 방향(DR2)을 따라서 연장된 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13))이 제1 화소행(R1)에 제공되고, 상기 제2 방향(DR2)을 따라서 연장되며 상기 제1 수평 브릿지 라인(BRL1_H)과 이격된 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13))이 제2 화소행(R2)에 제공될 수 있다. 제2 방향(DR2)으로 인접한 제13 서브 화소(SPX13)와 제23 서브 화소(SPX23)에 제2 수직 브릿지 라인(BRL2_V)이 공통으로 제공될 수 있다. 하나 이상의 실시예들에 따라, 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13)은 제1 방향(DR1)을 따라서 연장될 수 있고, 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13))은 제1 수평 브릿지 라인(BRL1_H)과 이격되며 제1 방향(DR1)을 따라서 연장될 수 있다.
하나 이상의 실시예들에 있어서, 제2 수직 브릿지 라인(BRL2_V)은 배선 분리 영역(WSA)에서 일 영역이 단선되어(또는 제거되어) 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리될 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제23 서브 화소(SPX23)에서 제2 패드 전극(PDE2)과 전기적으로 연결된 제1 서브 전극(SUE1) 및 상기 제2 패드 전극(PDE2)과 전기적으로 분리되고 제2 방향(DR2)으로 상기 제1 서브 전극(SUE1)과 이격되게 배치된 제2 서브 전극(SUE2)을 포함할 수 있다.
제1 서브 전극(SUE1)은 제8 절연층(INS8)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제21 비아홀(VIH21)을 통하여 제5 도전층(CL5)으로 구성된 제2 패드 전극(PDE2)과 전기적으로 연결될 수 있다. 상기 제2 패드 전극(PDE2)은 제7 절연층(INS7)을 관통하는 하나의 제1 비아홀(VIH1), 일 예로, 제11 비아홀(VIH11)을 통하여 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 연결될 수 있다. 상기 제2 수평 브릿지 라인(BRL2_H)은 제2 패드 전극(PDE2)을 통하여 상기 제2 수직 브릿지 라인(BRL2_V)의 제1 서브 전극(SUE1)과 전기적으로 연결될 수 있다.
제2 서브 전극(SUE2)은 제8 절연층(INS8)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제23 비아홀(VIH23)을 통하여 제5 도전층(CL5)으로 구성되며 제13 서브 화소(SPX13)에 배치된 제1 패드 전극(PDE1)과 전기적으로 연결될 수 있다. 제1 패드 전극(PDE1)은 제7 절연층(INS7)을 관통하는 하나의 제1 비아홀(VIH1), 일 예로, 제13 비아홀(VIH13)을 통하여 제4 도전층(CL4)으로 구성된 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다. 다시 말해, 상기 제2 서브 전극(SUE2)은 상기 제1 패드 전극(PDE1)을 통하여 상기 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제2 서브 전극(SUE2)은 제2 화소행(R2)에 위치한 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 분리되고, 제1 화소행(R1)에 위치한 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제1 수평 브릿지 라인(BRL1_H)은 제12 서브 화소(SPX12)에서 제5 도전층(CL5)으로 구성된 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다. 상기 제1 연결 패턴(CNP1)은 제7 절연층(INS7)을 관통하는 하나의 제1 비아홀(VIH1), 일 예로, 제12 비아홀(VIH12)을 통하여 제4 도전층(CL4)으로 구성된 상기 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다. 또한, 제1 연결 패턴(CNP1)은 제11 서브 화소(SPX11)와 제12 서브 화소(SPX12)의 경계 부분에서 제6 도전층(CL6)으로 구성된 제18 배선(WL18)과 전기적으로 연결될 수 있다. 일 예로, 상기 제18 배선(WL18)은 제8 절연층(INS8)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제22 비아홀(VIH22)을 통하여 상기 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결된 제2 서브 전극(SUE2)은 제1 연결 패턴(CNP1)을 통하여 제18 배선(WL18)과 전기적으로 연결될 수 있다. 제18 배선(WL18)은 도 7을 참조하여 설명한 제2 초기화 전원 전압(Vint2)을 공급받을 수 있다. 상기 제2 초기화 전원 전압(Vint2)은 일정한 전압 레벨을 갖는 직류 전압일 수 있다. 평면 상에서 볼 때, 제2 초기화 전원 전압(Vint2)을 공급받는 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)은 제17 배선(WL17)(또는 리드아웃 라인)과 제3 데이터 라인(D3) 사이에 배치되어 상기 제17 배선(WL17)과 상기 제3 데이터 라인(D3) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지할 수 있다.
도 24는 하나 이상의 실시예들에 따른 표시 장치의 표시 영역(DA)의 일 영역에 위치한 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들을 나타내는 개략적인 평면도이며, 도 25는 도 24의 EA3 부분을 나타내는 개략적인 확대도이다.
도 24 및 도 25에서는 설명의 편의를 위하여 제1 및 제2 화소행들(R1, R2)에 배열된 서브 화소들 및 광 감지 화소들에서 제4 도전층(CL4), 제5 도전층(CL5), 제6 도전층(CL6)에 포함된 구성들만을 도시하였다.
도 24 및 도 25에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 24 및 도 25를 참조하면, 제2 방향(DR2)으로 연장된 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13))이 제1 화소행(R1)에 제공되고, 상기 제2 방향(DR2)으로 연장되며 상기 제1 수평 브릿지 라인(BRL1_H)과 이격된 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13))이 제2 화소행(R2)에 제공될 수 있다. 제2 방향(DR2)으로 인접한 제13 서브 화소(SPX13)와 제23 서브 화소(SPX23)에 제2 수직 브릿지 라인(BRL2_V)이 공통으로 제공될 수 있다. 하나 이상의 실시예들에 따라, 제1 수평 브릿지 라인(BRL1_H)(또는 제13 배선(WL13)은 제1 방향(DR1)을 따라서 연장될 수 있고, 제2 수평 브릿지 라인(BRL2_H)(또는 제13 배선(WL13))은 제1 수평 브릿지 라인(BRL1_H)과 이격되며 제1 방향(DR1)을 따라서 연장될 수 있다.
하나 이상의 실시예들에 있어서, 제2 수직 브릿지 라인(BRL2_V)은 배선 분리 영역(WSA)에서 일 영역이 단선되어(또는 제거되어) 제1 서브 전극(SUE1)과 제2 서브 전극(SUE2)으로 분리될 수 있다. 제2 수직 브릿지 라인(BRL2_V)은 제23 서브 화소(SPX23)에서 제2 패드 전극(PDE2)과 전기적으로 연결된 제1 서브 전극(SUE1) 및 상기 제2 패드 전극(PDE2)과 전기적으로 분리되고 상기 제2 방향(DR2)으로 상기 제1 서브 전극(SUE1)과 이격되게 배치된 제2 서브 전극(SUE2)을 포함할 수 있다.
하나 이상의 실시예들에 있어서, 제2 서브 전극(SUE2)은 제13 서브 화소(SPX13)에 배치된 제1 패드 전극(PDE1)과 전기적으로 연결되고, 상기 제1 패드 전극(PDE1)을 통하여 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다. 상기 제2 서브 전극(SUE2)은 제2 화소행(R2)에 위치한 제2 수평 브릿지 라인(BRL2_H)과 전기적으로 분리되고, 제1 화소행(R1)에 위치한 상기 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제1 수평 브릿지 라인(BRL1_H)은 제13 서브 화소(SPX13)에서 제5 도전층(CL5)으로 구성된 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다. 상기 제1 연결 패턴(CNP1)은 제7 절연층(도 23의 "INS7" 참고)을 관통하는 하나의 제1 비아홀(VIH1), 일 예로, 제12 비아홀(VIH12)을 통하여 제4 도전층(CL4)으로 구성된 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결될 수 있다. 또한, 제1 연결 패턴(CNP1)은 제13 서브 화소(SPX13)와 제14 서브 화소(SPX14)의 경계 부분에서 제6 도전층(CL6)으로 구성된 제19 배선(WL19)과 전기적으로 연결될 수 있다. 일 예로, 상기 제19 배선(WL19)은 제8 절연층(도 23의 "INS8" 참고)을 관통하는 하나의 제2 비아홀(VIH2), 일 예로, 제22 비아홀(VIH22)을 통하여 상기 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에 있어서, 제1 수평 브릿지 라인(BRL1_H)과 전기적으로 연결된 제2 서브 전극(SUE2)은 제1 연결 패턴(CNP1)을 통하여 제19 배선(WL19)과 전기적으로 연결될 수 있다. 제19 배선(WL19)은 도 7을 참조하여 설명한 제1 초기화 전원 전압(Vint1)을 공급받을 수 있다. 상기 제1 초기화 전원 전압(Vint1)은 일정한 전압 레벨을 갖는 직류 전압일 수 있다. 평면 상에서 볼 때, 제1 초기화 전원 전압(Vint1)을 공급받는 제2 수직 브릿지 라인(BRL2_V)의 제2 서브 전극(SUE2)은 제17 배선(WL17)(또는 리드아웃 라인)과 제3 데이터 라인(D3) 사이에 배치되어 상기 제17 배선(WL17)과 상기 제3 데이터 라인(D3) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 방지할 수 있다.
도 26은 하나 이상의 실시예들에 따른 전자 기기(1000)를 나타낸 개략적인 블록도이고, 도 27은 도 26의 전자 기기(1000)가 스마트폰으로 구현된 일 예를 나타낸 개략적인 도면이며, 도 28은 도 26의 전자 기기(1000)가 태블릿 PC로 구현된 일 예를 나타낸 개략적인 도면이다.
도 26 내지 도 28을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 표시 장치(1060)를 포함할 수 있다. 이때, 표시 장치(1060)는 도 1 및 도 2의 표시 장치(DD)일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 하나 이상의 실시예들에서, 도 27에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다른 하나 이상의 실시예들에서, 도 28에 도시된 바와 같이, 전자 기기(1000)는 태블릿 PC로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(1000)가 상술한 예에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 하나 이상의 실시예들에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 하나 이상의 실시예들에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 하나 이상의 실시예들에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다.
파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 전원을 공급할 수 있다. 예를 들어, 파워 서플라이(1050)는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
표시 장치(1060)는 전자 기기(1000)의 시각적 정보에 해당하는 영상을 표시할 수 있다. 이 때, 표시 장치(1060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
이상에서는 본 개시의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해질 수 있다.

Claims (20)

  1. 제1 방향을 따라서 배열되고, 화소 회로를 각각 포함한 제1 내지 제3 서브 화소들;
    센서 회로를 포함한 광 감지 화소;
    상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인;
    상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인;
    상기 제1 방향을 따라 연장된 수평 브릿지 라인;
    제2 방향으로 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 및
    상기 제2 방향으로 연장되며, 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인을 포함하고,
    평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이에 배치되고,
    상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결되고,
    상기 제1 서브 전극과 상기 제2 서브 전극은 서로 전기적으로 분리된, 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 라인, 상기 제1 수직 브릿지 라인, 및 상기 제2 수직 브릿지 라인은 서로 동일한 층에 배치되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 광 감지 화소와 전기적으로 연결되고, 리셋 전압을 공급받기 위해 구성되는 리셋 전압 배선을 더 포함하고,
    상기 리셋 전압 배선은
    상기 데이터 라인, 상기 제1 및 제2 수직 브릿지 라인들과 동일한 층에 배치되고 이격되게 배치된 제1 배선;
    상기 제1 배선 하부에 배치되며, 상기 제1 배선과 전기적으로 연결된 제2 배선; 및
    상기 제2 배선 하부에 배치되며, 상기 제2 배선과 전기적으로 연결된 제3 배선을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 배선은 상기 제1 방향으로 연장되고, 상기 제2 배선은 상기 제2 방향으로 연장되며, 상기 제1 배선은 상기 제2 방향으로 연장되고,
    상기 리셋 전압 배선은 메쉬 구조를 형성하는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제1 구동 전압을 공급받기 위해 구성되는 제1 전원 배선;
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제2 구동 전압을 공급받기 위해 구성되는 제2 전원 배선; 및
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제3 구동 전압을 공급받기 위해 구성되는 제3 전원 배선을 더 포함하고,
    상기 제1 구동 전압, 상기 제2 구동 전압, 상기 제3 구동 전압은 일정한 전압 레벨을 갖는 직류 전압인, 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 서브 전극은 상기 제1 전원 배선, 상기 제2 전원 배선, 상기 제3 전원 배선 중 적어도 하나와 전기적으로 연결되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 서브 전극은 상기 제1 전원 배선과 전기적으로 연결되는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 서브 전극은 상기 제2 전원 배선과 전기적으로 연결되는, 표시 장치.
  10. 제7 항에 있어서,
    상기 제2 서브 전극은 상기 제3 전원 배선과 전기적으로 연결되는, 표시 장치.
  11. 제1 항에 있어서,
    상기 광 감지 화소는 상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치되는, 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소, 상기 제3 서브 화소는 각각 광을 방출하기 위해 구성되는 발광 소자를 포함하고,
    상기 광 감지 화소는 상기 광에 대응하는 감지 신호를 출력하기 위해 구성되는 수광 소자를 포함하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 서브 전극과 상기 제2 서브 전극은 전기적으로 분리되고, 상기 제2 방향을 따라 동일한 열에 배치되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 수평 브릿지 라인 상에 배치되고 상기 수평 브릿지 라인의 일 영역을 노출하는 제1 비아홀을 포함한 제1 비아층;
    상기 제1 비아층 상에 배치되고 상기 제1 비아홀을 통하여 상기 수평 브릿지 라인과 전기적으로 연결된 패드 전극; 및
    상기 패드 전극 상에 배치되고 상기 패드 전극의 일 영역을 노출하는 제2 비아홀을 포함한 제2 비아층을 더 포함하고,
    평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 제2 비아홀 부근에서 상기 제2 비아홀과 중첩하는 상기 제1 서브 전극 및 상기 제2 비아홀과 미중첩하는 상기 제2 서브 전극으로 분리되는, 표시 장치.
  15. 제1 항에 있어서,
    기판;
    상기 기판 상에 순차적으로 배치된 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 및 제9 절연층들;
    상기 제2 절연층과 상기 제3 절연층 사이에 배치된 제1 도전층;
    상기 제3 절연층과 상기 제4 절연층 사이에 배치된 제2 도전층;
    상기 제5 절연층과 상기 제6 절연층 사이에 배치된 제3 도전층;
    상기 제6 절연층과 상기 제7 절연층 사이에 배치된 제4 도전층;
    상기 제7 절연층과 상기 제8 절연층 사이에 배치된 제5 도전층; 및
    상기 제8 절연층과 상기 제9 절연층 사이에 배치된 제6 도전층을 더 포함하고,
    상기 제4 도전층은 상기 수평 브릿지 라인을 포함하고, 상기 제5 도전층은 상기 리드아웃 라인을 포함하며, 상기 제6 도전층은 상기 제1 및 제2 수직 브릿지 라인들과 상기 데이터 라인을 포함하는, 표시 장치.
  16. 제1 방향을 따라서 배열되고, 화소 회로를 각각 포함한 제1 내지 제3 서브 화소들;
    센서 회로를 포함하고, 상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치된 광 감지 화소;
    상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인;
    상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인;
    상기 제1 방향을 따라 연장된 수평 브릿지 라인;
    제2 방향으로 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인;
    상기 제2 방향으로 연장되며 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인; 및
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고, 제1 구동 전압을 공급받기 위해 구성되는는 전원 배선을 포함하고,
    상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함하고,
    상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결되고, 상기 제2 서브 전극은 상기 전원 배선과 전기적으로 연결되는, 표시 장치.
  17. 제16 항에 있어서,
    평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이에 배치되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 서브 전극은 상기 리드아웃 라인과 상기 제3 서브 화소의 상기 데이터 라인 사이의 커플링 캡을 방지하는 차폐 부재인, 표시 장치.
  19. 표시 장치에 입력 영상 데이터를 제공하는 프로세서; 및
    상기 입력 영상 데이터를 기초로 영상을 표시하는 상기 표시 장치를 포함하고,
    상기 표시 장치는,
    제1 방향을 따라서 배열된 제1 서브 화소, 제2 서브 화소, 제3 서브 화소;
    상기 제2 서브 화소와 상기 제3 서브 화소 사이에 배치된 광 감지 화소;
    상기 제2 및 제3 서브 화소들 각각과 전기적으로 연결된 데이터 라인;
    상기 광 감지 화소와 전기적으로 연결된 리드아웃 라인;
    상기 제1 방향을 따라 연장된 수평 브릿지 라인;
    제2 방향을 따라 연장되며, 상기 제2 서브 화소에 배치되는 제1 수직 브릿지 라인; 및
    상기 제2 방향을 따라 연장되며, 상기 제3 서브 화소에 배치되는 제2 수직 브릿지 라인을 포함하고,
    평면 상에서 볼 때, 상기 제2 수직 브릿지 라인은 상기 리드아웃 라인과 상기 제3 데이터 라인 사이에 배치되고,
    상기 제2 수직 브릿지 라인은 서로 이격되게 배치된 제1 서브 전극과 제2 서브 전극을 포함하며,
    상기 제1 서브 전극은 상기 수평 브릿지 라인과 전기적으로 연결되는, 전자 기기.
  20. 제19 항에 있어서,
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되고 제1 구동 전압을 공급받기 위해 구성되는 전원 배선을 더 포함하고,
    상기 제1 서브 전극과 상기 제2 서브 전극은 전기적으로 분리되며,
    상기 제2 서브 전극은 상기 전원 배선과 전기적으로 연결되는, 전자 기기.
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