WO2025110488A1 - 기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법 - Google Patents

기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법 Download PDF

Info

Publication number
WO2025110488A1
WO2025110488A1 PCT/KR2024/015916 KR2024015916W WO2025110488A1 WO 2025110488 A1 WO2025110488 A1 WO 2025110488A1 KR 2024015916 W KR2024015916 W KR 2024015916W WO 2025110488 A1 WO2025110488 A1 WO 2025110488A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
thin film
film transistor
emitting element
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/KR2024/015916
Other languages
English (en)
French (fr)
Inventor
이인환
손호기
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Korea University Research and Business Foundation
Original Assignee
Korea University Research and Business Foundation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Korea University Research and Business Foundation filed Critical Korea University Research and Business Foundation
Publication of WO2025110488A1 publication Critical patent/WO2025110488A1/ko
Anticipated expiration legal-status Critical
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/032—Manufacture or treatment of electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0363—Manufacture or treatment of packages of optical field-shaping means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/855—Optical field-shaping means, e.g. lenses
    • H10H20/856—Reflecting means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/01—Manufacture or treatment

Definitions

  • the present invention relates to an integration structure of a light-emitting element and a thin film transistor, and more specifically, to a technical idea of implementing an integration structure of a light-emitting element and a thin film transistor using a substrate having steps.
  • the existing integration structure of a light-emitting element and a thin-film transistor distinguishes the light-emitting element and the thin-film transistor by controlling the manufacturing process of thin films deposited on the substrate rather than controlling the substrate.
  • the existing integration structure applies an additional process of forming a light shielding wall to prevent light output from the light emitting element from entering the thin film transistor after individually forming the light emitting element and the thin film transistor on the substrate.
  • the present invention aims to provide an integration structure and a method for manufacturing the same, which can simplify the manufacturing process by using a substrate having a step structure.
  • the present invention aims to provide an integration structure and a manufacturing method thereof that can omit an additional photo process for forming a light-blocking structure by using a substrate having a step structure.
  • the present invention seeks to provide an integration structure and a manufacturing method thereof, which can easily change the positions of a light-emitting element and a thin film transistor during a manufacturing process as needed.
  • An integration structure includes a first thin film transistor formed in a first region of a substrate corresponding to a first height, a second thin film transistor formed in a second region of the substrate corresponding to a second height, and a light-emitting element formed over the second thin film transistor, wherein the substrate may have a thin film transistor layer and a light-emitting element layer sequentially formed in the first region and the second region, and then the light-emitting element layer formed in the first region may be removed, so that the first thin film transistor is formed over the first region, and the second thin film transistor and the light-emitting element may be formed over the second region.
  • each of the thin film transistor layer and the light emitting element layer can be formed simultaneously in the first region and the second region using a collimator of a sputtering device.
  • the integration structure may further include a first wiring layer connecting the upper electrode of the first thin film transistor and the light-emitting element to each other, and a second wiring layer connecting the lower electrode of the second thin film transistor and the light-emitting element to each other.
  • the first wiring layer may include a reflective material when the first height is lower than the second height.
  • the light-emitting element may include a lower electrode layer, an n-type semiconductor layer, an active layer, a p-type semiconductor layer, and an upper electrode layer.
  • the substrate may include at least one of a glass substrate, a stainless steel substrate, a polymer substrate, a sapphire substrate, a silicon (Si) substrate, and a silicon carbide (SiC) substrate.
  • the semiconductor thin film of the light-emitting element can be formed by supplying additional energy based on at least one of an ion beam, an electron beam, plasma, ultraviolet rays, a laser, and LED light during a deposition process based on at least one of a physical deposition method and a chemical deposition method.
  • a method for manufacturing an integration structure may include a step of forming a thin film transistor layer in a first region of a substrate corresponding to a first height and a second region of the substrate corresponding to a second height, a step of forming a light-emitting element layer on the thin film transistor layer formed on the first region and the second region, and a step of removing the light-emitting element layer formed on the first region to form a first thin film transistor on the first region, and a step of forming a second thin film transistor and a light-emitting element on the second region.
  • the step of forming a thin film transistor layer in the second region may include simultaneously forming thin film transistor layers in the first region and the second region using a collimator of a sputtering device, and the step of forming a light-emitting element layer on top of the thin film transistor layer may simultaneously form the light-emitting element layer on top of the thin film transistor layer formed in the first region and the thin film transistor layer formed in the second region using a collimator.
  • the method for manufacturing an integration structure may further include a step of forming a first wiring layer connecting the upper electrode of the first thin film transistor and the light-emitting element to each other, and a second wiring layer connecting the lower electrode of the second thin film transistor and the light-emitting element to each other.
  • the first wiring layer may include a reflective material when the first height is lower than the second height.
  • the step of forming a light-emitting element layer on top of a thin film transistor layer may include a step of forming a lower electrode layer on top of the thin film transistor layer, a step of forming an n-type semiconductor layer on top of the lower electrode layer, a step of forming an active layer on top of the n-type semiconductor layer, a step of forming a p-type semiconductor layer on top of the active layer, and a step of forming an upper electrode layer on top of the p-type semiconductor layer.
  • the substrate may include at least one of a glass substrate, a stainless steel substrate, a polymer substrate, a sapphire substrate, a silicon (Si) substrate, and a silicon carbide (SiC) substrate.
  • the step of forming a light-emitting element layer may include a process of depositing a semiconductor thin film of the light-emitting element layer based on at least one of a physical deposition method and a chemical deposition method, and supplying additional energy based on at least one of an ion beam, an electron beam, plasma, ultraviolet rays, a laser, and LED light.
  • the present invention can simplify the manufacturing process of an integration structure by using a substrate having a step structure.
  • the present invention can omit an additional photo process for forming a light blocking structure by using a substrate having a step structure.
  • the present invention can easily change the positions of the light-emitting element and the thin film transistor during the manufacturing process as needed.
  • FIG. 1 is a drawing for explaining an integration structure according to the first embodiment.
  • FIG. 2 is a drawing for explaining an integration structure according to the second embodiment.
  • FIG. 3 is a drawing for explaining a method for manufacturing an integration structure according to an embodiment.
  • FIGS. 4A to 4C are drawings for explaining a method for manufacturing an integration structure according to the first embodiment.
  • FIGS. 5A to 5C are drawings for explaining a method for manufacturing an integration structure according to the second embodiment.
  • a certain (e.g., a first) component is "(functionally or communicatively) connected” or “connected” to another (e.g., a second) component, that component may be directly connected to the other component, or may be connected through another component (e.g., a third component).
  • the expression “a device configured to” may mean that the device is “capable of” doing something in conjunction with other devices or components.
  • a processor configured (or set) to perform A, B, and C can mean a dedicated processor (e.g., an embedded processor) to perform those operations, or a general-purpose processor (e.g., a CPU or application processor) that can perform those operations by executing one or more software programs stored in a memory device.
  • a dedicated processor e.g., an embedded processor
  • a general-purpose processor e.g., a CPU or application processor
  • FIG. 1 and FIG. 2 are drawings for explaining an integration structure according to one embodiment.
  • FIG. 1 is a drawing for explaining an integration structure according to a first embodiment (where the first height is higher than the second height)
  • FIG. 2 is a drawing for explaining an integration structure according to a second embodiment (where the first height is lower than the second height).
  • An integration structure can simplify a manufacturing process of the integration structure by using a substrate having a step structure.
  • the integration structure can omit an additional photo process for forming a light-blocking structure by using a substrate having a step structure.
  • the integration structure can easily change the positions of the light-emitting element and the thin film transistor during the manufacturing process as needed, that is, it can easily implement an integration structure corresponding to either the first embodiment or the second embodiment.
  • FIG. 1 a first embodiment of an integration structure according to an embodiment will be described through FIG. 1.
  • an integration structure (100) may include a first thin film transistor (120-1) formed in a first region of a substrate (110) corresponding to a first height, a second thin film transistor (120-2) formed in a second region of the substrate (110) corresponding to a second height lower than the first height, and a light emitting element (130) formed on top of the second thin film transistor (120-2).
  • the substrate (110) may be a substrate having a step based on a first height and a second height, and for example, the substrate (110) may include at least one of a glass substrate, a stainless steel substrate, a polymer substrate, a sapphire substrate, a silicon (Si) substrate, and a silicon carbide (SiC) substrate.
  • a reflective film may be coated in advance on the sidewall of the first region (i.e., the sidewall adjacent to the light-emitting element (130)), thereby preventing light output from the light-emitting element (130) from entering the first thin film transistor (120-1).
  • the substrate (110) is sequentially formed with a thin film transistor layer and a light emitting element layer in the first region and the second region, and then the light emitting element layer formed in the first region is removed, so that a thin film transistor layer, i.e., a first thin film transistor (120-1), is formed on the first region, and a thin film transistor layer and a light emitting element layer, i.e., a second thin film transistor (120-2) and a light emitting element (130) are formed on the second region.
  • a thin film transistor layer i.e., a first thin film transistor (120-1)
  • a thin film transistor layer and a light emitting element layer i.e., a second thin film transistor (120-2) and a light emitting element (130) are formed on the second region.
  • each of the thin film transistor layer and the light-emitting element layer can be formed simultaneously in the first region and the second region using a collimator of the sputtering equipment.
  • a collimator is a means that serves to evenly deposit particles of a deposition material emitted from a target in a desired area by making the direction of the particles constant. It is located between the path of the target and the deposition material, and can make the particles of the deposition material emitted from the target evenly proceed at a constant angle and direction.
  • each of the first thin film transistor (120-1) and the second thin film transistor (120-2) may mean one thin film transistor, and may also mean a thin film transistor-based driving circuit composed of two or more thin film transistors, wherein the thin film transistor may include a channel layer, a gate electrode, a source electrode, and a drain electrode.
  • each of the gate electrode, the source electrode, and the drain electrode of the thin film transistor may include at least one of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or silver (Ag), and a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).
  • a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or silver (Ag)
  • a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).
  • the channel layer of the thin film transistor may include at least one of amorphous silicon, nano-crystalline silicon, micro-crystalline silicon, poly-crystalline silicon, InGaZnO, a-IGZO (amorphous-Indium Gallium Zinc Oxide), IGZO (Indium Gallium Zinc Oxide), IZO (Indium Zinc Oxide), IGO (Indium Gallium Oxide), ITZO (Indium Tin Zinc Oxide), GTO (Gallium Tin Oxide), ZTO (Zinc Tin Oxide), IAZO (Indium Antimony Zinc Oxide), AZO (Antimony Zinc Oxide), ITO (Indium Tin Oxide), ATO (Antimony Tin Oxide), and GZO (Gallium Zinc Oxide).
  • a-IGZO amorphous-Indium Gallium Zinc Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • ITZO Indium Tin Zinc Oxide
  • the light-emitting element (130) may include a lower electrode layer (130-1), an n-type semiconductor layer (130-2), an active layer (130-3), a p-type semiconductor layer (130-4), and an upper electrode layer (130-5).
  • the lower electrode layer (130-1) can include a metal material with high reflectivity to perform the role of a metal reflective film, and through this, the lower electrode layer (130-1) can improve the light extraction efficiency of the light emitting element (130) by reflecting light generated from the light emitting element (130).
  • the lower electrode layer (130-1) may include at least one metal material among silver (Ag) and aluminum (Al).
  • the lower electrode layer (130-1) is implemented as an aluminum (Al) electrode layer so that it can simultaneously serve as a buffer layer that induces easier c-axis growth of a semiconductor thin film (i.e., at least one layer among the n-type semiconductor layer (130-2), the active layer (130-3), and the p-type semiconductor layer (130-4)) of a light-emitting element formed on the lower electrode layer (130-1).
  • a semiconductor thin film i.e., at least one layer among the n-type semiconductor layer (130-2), the active layer (130-3), and the p-type semiconductor layer (130-4)
  • the n-type semiconductor layer (130-2) may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • the n-type semiconductor layer (130-2) may be an n-GaN layer.
  • the active layer (130-3) may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • InGaN indium gallium nitride
  • AlInGaN aluminum indium gallium nitride
  • the active layer (130-3) may have a structure in which a quantum well using a material having a small energy band gap and a quantum barrier using a material having a large energy band gap are alternately laminated at least once, and the quantum well may have a single quantum well structure or a multi-quantum well (MQW) structure.
  • the active layer (130-3) may include an MQW structure.
  • the active layer (130-3) may include an InGaN-based red MQW structure, wherein the InGaN-based red MQW structure may be implemented as a stacked structure of a first GaN layer, a first InAlN-based capping layer, an InGaN layer, a second InAlN-based capping layer, and a second GaN layer.
  • high-indium-content InGaN MQW structures applied to nitride-based red light-emitting devices cause QCSE effects and phase separation due to stress generated by differences in lattice parameters with the GaN layer, which may cause a decrease in internal quantum efficiency (IQE).
  • IQE internal quantum efficiency
  • the active layer (130-3) can minimize stress due to a difference in lattice constant between the GaN layer and the InGaN layer by applying an InAlN capping layer having a thickness of 1 nm to 2 nm between the GaN layer and the InGaN layer provided in the MQW structure.
  • doping may be additionally applied to the InAlN capping layer to control conduction band and valence band characteristics.
  • the p-type semiconductor layer (130-4) may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • the p-type semiconductor layer (130-4) may be a p-GaN layer.
  • the upper electrode layer 130-5 includes amorphous-Indium Gallium Zinc Oxide (a-IGZO), Indium Gallium Zinc Oxide (IGZO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), Indium Tin Zinc Oxide (ITZO), Gallium Tin Oxide (GTO), Zinc Tin Oxide (ZTO), and Indium Tin Oxide (IAZO).
  • a-IGZO amorphous-Indium Gallium Zinc Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • ITZO Indium Tin Zinc Oxide
  • GTO Gallium Tin Oxide
  • ZTO Zinc Tin Oxide
  • IAZO Indium Tin Oxide
  • IAZO Indium Tin Oxide
  • It may be a transparent electrode containing at least one of antimony zinc oxide (AZO), antimony zinc oxide (AZO), indium tin oxide (ITO), antimony tin oxide
  • the semiconductor thin film of the light-emitting element i.e., at least one layer of the n-type semiconductor layer (130-2), the active layer (130-3), and the p-type semiconductor layer (130-4)
  • the semiconductor thin film of the light-emitting element can be formed by supplying additional energy based on at least one of an ion beam, an electron beam, plasma, ultraviolet rays, a laser, and LED light during a deposition process based on at least one of a physical deposition method and a chemical deposition method.
  • additional energy based on an ion beam can be supplied during the deposition process of the semiconductor thin film of the light-emitting element.
  • the substrate (110) when a glass substrate is used as the substrate (110), in order to grow a thin film directly on the glass substrate without a transfer process, it is necessary to lower the growth temperature of the thin film to a low temperature.
  • an integration structure lowers the temperature for growing a semiconductor thin film of a light-emitting element to a low temperature (for example, a temperature of 700°C or lower) and, during this process, supplies additional energy to the semiconductor thin film being deposited to supplement the energy required for thin film growth, thereby enabling the implementation of a high-quality semiconductor thin film at a low temperature.
  • a low temperature for example, a temperature of 700°C or lower
  • the integration structure (100) may further include a first wiring layer (140) that connects the first thin film transistor (120-1) and the upper electrode (130-5) of the light-emitting element (130) to each other, and a second wiring layer (150) that connects the second thin film transistor (120-2) and the lower electrode (130-1) of the light-emitting element (130).
  • the first wiring layer (140) can connect one of the source electrode and the drain electrode of the first thin film transistor (120-1) to the upper electrode (130-5) of the light emitting element (130), and the second wiring layer (150) can connect one of the source electrode and the drain electrode of the second thin film transistor (120-2) to the lower electrode (130-1) of the light emitting element (130).
  • an integration structure (200) may include a first thin film transistor (220-1) formed in a first region of a substrate (210) corresponding to a first height, a second thin film transistor (220-2) formed in a second region of the substrate (210) corresponding to a second height higher than the first height, and a light emitting element (230) formed on the second thin film transistor (220-2).
  • the substrate (210) is sequentially formed with a thin film transistor layer and a light emitting element layer in the first region and the second region, and then the light emitting element layer formed in the first region is removed, so that a thin film transistor layer, i.e., a first thin film transistor (220-1), is formed on the first region, and a thin film transistor layer and a light emitting element layer, i.e., a second thin film transistor (220-2) and a light emitting element (230) are formed on the second region.
  • a thin film transistor layer i.e., a first thin film transistor (220-1
  • a thin film transistor layer and a light emitting element layer i.e., a second thin film transistor (220-2) and a light emitting element (230) are formed on the second region.
  • each of the thin film transistor layer and the light-emitting element layer can be formed simultaneously in the first region and the second region using a collimator of the sputtering equipment.
  • each of the first thin film transistor (220-1) and the second thin film transistor (220-2) may mean one thin film transistor, and may also mean a thin film transistor-based driving circuit composed of two or more thin film transistors.
  • the light emitting element (130) may include a lower electrode layer (230-1), an n-type semiconductor layer (230-2), an active layer (230-3), a p-type semiconductor layer (230-4), and an upper electrode layer (230-5).
  • the lower electrode layer (230-1) can include a metal with high reflectivity to serve as a metal reflective film
  • the upper electrode layer (230-5) can be implemented as a transparent electrode.
  • the n-type semiconductor layer (230-2) may be an n-GaN layer
  • the p-type semiconductor layer (230-4) may be a p-GaN layer
  • the active layer (230-3) may include a multi-quantum well (MQW) structure.
  • MQW multi-quantum well
  • the integration structure (200) may further include a first wiring layer (240) that connects the first thin film transistor (220-1) and the upper electrode (230-5) of the light-emitting element (230) to each other, and a second wiring layer (250) that connects the second thin film transistor (220-2) and the lower electrode (230-1) of the light-emitting element (230), wherein the first wiring layer (240) may further include a reflective material to reflect light output from the light-emitting element (230) toward the first thin film transistor (220-1).
  • the integration structure (200) may have a reflective film (240-1) based on a reflective material between the first wiring layer (240) and the light emitting element (230) to reflect light output from the light emitting element (230) toward the first thin film transistor (220-1), but is not limited thereto, and the first wiring layer (240) may be implemented with at least one metal material (i.e., a reflective material) having a high reflectivity among silver (Ag) and aluminum (Al) to perform the role of a metal reflective film.
  • a reflective film i.e., a reflective material
  • FIG. 3 is a drawing for explaining a method for manufacturing an integration structure according to an embodiment.
  • the manufacturing method can form a thin film transistor layer in a first region of the substrate corresponding to a first height and a second region of the substrate corresponding to a second height.
  • the substrate may be a substrate having a step based on a first height and a second height, and for example, the substrate may include at least one of a glass substrate, a stainless steel substrate, a polymer substrate, a sapphire substrate, a silicon (Si) substrate, and a silicon carbide (SiC) substrate.
  • a glass substrate a stainless steel substrate
  • a polymer substrate a polymer substrate
  • a sapphire substrate a silicon (Si) substrate
  • SiC silicon carbide
  • a side wall of the first region may be coated with a reflective film in advance, thereby preventing light output from the light-emitting element from entering the first thin film transistor described below.
  • a thin film transistor layer may mean one thin film transistor, or may mean a thin film transistor-based driving circuit composed of two or more thin film transistors, where the thin film transistor may include a channel layer, a gate electrode, a source electrode, and a drain electrode.
  • each of the gate electrode, the source electrode, and the drain electrode of the thin film transistor may include at least one of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or silver (Ag), and a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).
  • a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or silver (Ag)
  • a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).
  • the channel layer of the thin film transistor may include at least one of amorphous silicon, nano-crystalline silicon, micro-crystalline silicon, poly-crystalline silicon, InGaZnO, a-IGZO (amorphous-Indium Gallium Zinc Oxide), IGZO (Indium Gallium Zinc Oxide), IZO (Indium Zinc Oxide), IGO (Indium Gallium Oxide), ITZO (Indium Tin Zinc Oxide), GTO (Gallium Tin Oxide), ZTO (Zinc Tin Oxide), IAZO (Indium Antimony Zinc Oxide), AZO (Antimony Zinc Oxide), ITO (Indium Tin Oxide), ATO (Antimony Tin Oxide), and GZO (Gallium Zinc Oxide).
  • a-IGZO amorphous-Indium Gallium Zinc Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • ITZO Indium Tin Zinc Oxide
  • the manufacturing method can simultaneously form a thin film transistor layer in the first region and the second region using a collimator of a sputtering device.
  • the manufacturing method can form a light-emitting element layer on top of the thin film transistor layer formed on the first region and the second region.
  • the manufacturing method can simultaneously form a light-emitting element layer on top of a thin film transistor layer formed in a first region and a thin film transistor layer formed in a second region by using a collimator of a sputtering device.
  • the light-emitting element layer may include a lower electrode layer, an n-type semiconductor layer, an active layer, a p-type semiconductor layer, and an upper electrode layer.
  • the manufacturing method can form a lower electrode layer on top of the thin film transistor layer.
  • the lower electrode layer can include a highly reflective metal material to serve as a metal reflective film, and through this, the lower electrode layer can improve the light extraction efficiency of the light-emitting element by reflecting light generated from the light-emitting element.
  • the lower electrode layer may include a highly reflective metal material such as at least one of silver (Ag) and aluminum (Al).
  • step 320 the manufacturing method can form an n-type semiconductor layer on top of the lower electrode layer.
  • the n-type semiconductor layer may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • InGaN indium gallium nitride
  • AlInGaN aluminum indium gallium nitride
  • AlInGaN aluminum indium gallium nitride
  • the n-type semiconductor layer may be an n-GaN layer.
  • step 320 the manufacturing method can form an active layer on top of the n-type semiconductor layer.
  • the active layer may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • InGaN indium gallium nitride
  • AlInGaN aluminum indium gallium nitride
  • the active layer may have a structure in which a quantum well using a material having a small energy band gap and a quantum barrier using a material having a large energy band gap are alternately stacked at least once, and the quantum well may have a single quantum well structure or a multi-quantum well (MQW) structure.
  • the active layer may include an MQW structure.
  • the active layer may include an InGaN-based red MQW structure, wherein the InGaN-based red MQW structure may be implemented as a stacked structure of a first GaN layer, a first InAlN-based capping layer, an InGaN layer, a second InAlN-based capping layer, and a second GaN layer.
  • step 320 the manufacturing method can form a p-type semiconductor layer on top of the active layer.
  • the p-type semiconductor layer may include at least one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and aluminum indium gallium nitride (AlInGaN).
  • the p-type semiconductor layer (130-4) may be a p-GaN layer.
  • step 320 the manufacturing method can form an upper electrode layer on top of the p-type semiconductor layer.
  • the upper electrode layer can be a transparent electrode including at least one of amorphous-Indium Gallium Zinc Oxide (a-IGZO), Indium Gallium Zinc Oxide (IGZO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), Indium Tin Zinc Oxide (ITZO), Gallium Tin Oxide (GTO), Zinc Tin Oxide (ZTO), Indium Antimony Zinc Oxide (IAZO), Antimony Zinc Oxide (AZO), Indium Tin Oxide (ITO), Antimony Tin Oxide (ATO), and Gallium Zinc Oxide (GZO).
  • a-IGZO amorphous-Indium Gallium Zinc Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • ITZO Indium Tin Zinc Oxide
  • GTO Gallium Tin Oxide
  • ZTO Zinc Tin Oxide
  • IAZO Indium Antimony Zinc Oxide
  • ITO
  • the manufacturing method may supply additional energy based on at least one of an ion beam, an electron beam, plasma, ultraviolet rays, a laser, and LED light during the process of depositing a semiconductor thin film (at least one layer of an n-type semiconductor layer, an active layer, and a p-type semiconductor layer) of the light-emitting element layer based on at least one of a physical vapor deposition method and a chemical vapor deposition method.
  • the manufacturing method can form a first thin film transistor (i.e., a thin film transistor layer formed in the first region) on top of the first region by removing the light-emitting element layer formed in the first region, and form a second thin film transistor (i.e., a thin film transistor layer formed in the second region) and a light-emitting element (i.e., a light-emitting element layer formed in the second region) on top of the second region.
  • a first thin film transistor i.e., a thin film transistor layer formed in the first region
  • a second thin film transistor i.e., a thin film transistor layer formed in the second region
  • a light-emitting element i.e., a light-emitting element layer formed in the second region
  • the manufacturing method can form a first wiring layer connecting the upper electrode of the first thin film transistor and the light-emitting element to each other, and a second wiring layer connecting the lower electrode of the second thin film transistor and the light-emitting element to each other.
  • the first wiring layer may include a reflective material if the first height is lower than the second height.
  • FIGS. 4A to 4C are drawings for explaining a method for manufacturing an integration structure according to the first embodiment.
  • the manufacturing method can form a thin film transistor layer (402) and a light emitting element layer (403 to 407) in a first region of the substrate (401) corresponding to a first height and in a second region of the substrate (401) corresponding to a second height lower than the first height.
  • the light emitting element layer (403 to 407) may include a lower electrode layer (403), an n-type semiconductor layer (404), an active layer (405), a p-type semiconductor layer (406), and an upper electrode layer (407).
  • the manufacturing method can simultaneously form a thin film transistor layer (402) and a light emitting element layer (403 to 407) in the first region and the second region using a collimator of a sputtering device.
  • the manufacturing method can form a first thin film transistor (i.e., a thin film transistor layer (402) formed in the first region) on top of the first region by removing the light-emitting element layer formed in the first region, and form a second thin film transistor (i.e., a thin film transistor layer (402) formed in the second region) and a light-emitting element (i.e., a light-emitting element layer (403 to 407) formed in the second region) on top of the second region.
  • a first thin film transistor i.e., a thin film transistor layer (402) formed in the first region
  • a second thin film transistor i.e., a thin film transistor layer (402) formed in the second region
  • a light-emitting element i.e., a light-emitting element layer (403 to 407) formed in the second region
  • the manufacturing method can form a first wiring layer (408) that connects the upper electrode (407) of the first thin film transistor (i.e., the thin film transistor layer (402) formed in the first region) and the light-emitting element (i.e., the light-emitting element layer (403 to 407) formed in the second region) to each other, and a second wiring layer (409) that connects the lower electrode (403) of the second thin film transistor (i.e., the thin film transistor layer (402) formed in the second region) and the light-emitting element (i.e., the light-emitting element layer (403 to 407) formed in the second region) to each other.
  • a first wiring layer (408) that connects the upper electrode (407) of the first thin film transistor (i.e., the thin film transistor layer (402) formed in the first region) and the light-emitting element (i.e., the light-emitting element layer (403 to 407) formed in the second region) to each other
  • FIGS. 5A to 5C are drawings for explaining a method for manufacturing an integration structure according to the second embodiment.
  • the manufacturing method described below through FIGS. 5a to 5c can be performed in steps 310 to 340 described through FIG. 3.
  • the manufacturing method can form a thin film transistor layer (502) and a light emitting element layer (503 to 507) in a first region of the substrate (501) corresponding to a first height and in a second region of the substrate (501) corresponding to a second height higher than the first height.
  • the light emitting element layer (503 to 507) may include a lower electrode layer (503), an n-type semiconductor layer (504), an active layer (505), a p-type semiconductor layer (506), and an upper electrode layer (507).
  • the manufacturing method can simultaneously form a thin film transistor layer (502) and a light emitting element layer (503 to 507) in the first region and the second region using a collimator of a sputtering device.
  • the manufacturing method can form a first thin film transistor (i.e., a thin film transistor layer (502) formed in the first region) on top of the first region by removing the light-emitting element layer formed in the first region, and form a second thin film transistor (i.e., a thin film transistor layer (502) formed in the second region) and a light-emitting element (i.e., a light-emitting element layer (503 to 507) formed in the second region) on top of the second region.
  • a first thin film transistor i.e., a thin film transistor layer (502) formed in the first region
  • a second thin film transistor i.e., a thin film transistor layer (502) formed in the second region
  • a light-emitting element i.e., a light-emitting element layer (503 to 507) formed in the second region
  • the manufacturing method can form a first wiring layer (508) that connects the upper electrode (507) of the first thin film transistor (i.e., the thin film transistor layer (502) formed in the first region) and the light-emitting element (i.e., the light-emitting element layer (503 to 507) formed in the second region) to each other, and a second wiring layer (509) that connects the lower electrode (503) of the second thin film transistor (i.e., the thin film transistor layer (502) formed in the second region) and the light-emitting element (i.e., the light-emitting element layer (503 to 507) formed in the second region) to each other, wherein the first wiring layer (508) can include a reflective material.
  • the integration structure may have a reflective film (508-1) based on a reflective material between the first wiring layer (240) and the light-emitting element (i.e., the light-emitting element layer (503 to 507) formed in the second region), but is not limited thereto, and the first wiring layer (508) may be implemented with a metal material (i.e., a reflective material) having a high reflectivity of at least one of silver (Ag) and aluminum (Al) to perform the role of a metal reflective film.
  • a metal material i.e., a reflective material
  • the manufacturing process of an integration structure can be simplified by utilizing a substrate having a step structure.
  • an additional photo process for forming a light blocking structure can be omitted by using a substrate having a step structure.
  • the positions of the light-emitting element and the thin film transistor can be easily changed during the manufacturing process as needed.

Landscapes

  • Led Devices (AREA)

Abstract

본 발명은 발광소자 - 박막 트랜지스터 인테그레이션 구조체에 관한 것으로서, 일실시예에 따른 인테그레이션 구조체는 제1 높이에 대응되는 기판의 제1 영역에 형성된 제1 박막 트랜지스터와, 제2 높이에 대응되는 기판의 제2 영역에 형성된 제2 박막 트랜지스터 및 제2 박막 트랜지스터 상부에 형성된 발광소자를 포함하고, 여기서, 기판은 제1 영역 및 제2 영역에 박막 트랜지스터층과 발광 소자층이 순차적으로 형성된 후, 제1 영역에 형성된 발광소자층이 제거되어 제1 영역 상부에 제1 박막 트랜지스터가 형성되고, 제2 영역 상부에 제2 박막 트랜지스터 및 발광소자가 형성될 수 있다.

Description

기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법
본 발명은 발광소자와 박막 트랜지스터의 인테그레이션 구조체에 관한 것으로, 보다 상세하게는 단차를 갖는 기판을 이용하여 발광소자와 박막 트랜지스터의 인테그레이션 구조체를 구현하는 기술적 사상에 관한 것이다.
기존 발광소자와 박막 트랜지스터의 인테그레이션 구조체는 기판을 제어하기 보다는 기판 상에 증착된 박막들의 제조공정을 제어하여 발광소자와 박막 트랜지스터를 구분하고 있다.
구체적으로, 기존 인테그레이션 구조체는 기판 상에 발광소자와 박막 트랜지스터를 개별적으로 형성한 후, 발광소자로부터 출력되는 광이 박막 트랜지스터로 유입되는 것을 방지하기 위해 광 차단 구조체(light shielding wall)를 형성하는 추가적인 공정을 적용하고 있다.
본 발명은 단차 구조를 갖는 기판을 이용하여 제조 공정을 간소화할 수 있는 인테그레이션 구조체 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 단차 구조를 갖는 기판을 이용하여 광 차단 구조체의 형성을 위한 추가적인 포토공정을 생략할 수 있는 인테그레이션 구조체 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 필요에 따라 제조 공정 중 발광 소자와 박막 트랜지스터의 위치를 용이하게 변경할 수 있는 인테그레이션 구조체 및 그 제조방법을 제공하고자 한다.
본 발명의 일실시예에 따른 인테그레이션 구조체는 제1 높이에 대응되는 기판의 제1 영역에 형성된 제1 박막 트랜지스터와, 제2 높이에 대응되는 기판의 제2 영역에 형성된 제2 박막 트랜지스터 및 제2 박막 트랜지스터 상부에 형성된 발광소자를 포함하고, 여기서, 기판은 제1 영역 및 제2 영역에 박막 트랜지스터층과 발광 소자층이 순차적으로 형성된 후, 제1 영역에 형성된 발광소자층이 제거되어 제1 영역 상부에 제1 박막 트랜지스터가 형성되고, 제2 영역 상부에 제2 박막 트랜지스터 및 발광소자가 형성될 수 있다.
일측에 따르면, 박막 트랜지스터층 및 발광 소자층 각각은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 제1 영역 및 제2 영역에 동시에 형성될 수 있다.
일측에 따르면, 인테그레이션 구조체는 제1 박막 트랜지스터와 발광소자의 상부 전극을 서로 연결하는 제1 배선층 및 제2 박막 트랜지스터와 발광소자의 하부 전극을 서로 연결하는 제2 배선층을 더 포함할 수 있다.
일측에 따르면, 제1 배선층은 제1 높이가 제2 높이 보다 낮은 경우, 반사성 물질을 포함할 수 있다.
일측에 따르면, 발광소자는 하부 전극층, n형 반도체층, 활성층, p형 반도체층 및 상부 전극층을 포함할 수 있다.
일측에 따르면, 기판은 유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 발광 소자의 반도체 박막은 물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하는 증착과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지가 공급되어 형성될 수 있다.
본 발명의 일실시예에 따른 인테그레이션 구조체의 제조방법은 제1 높이에 대응되는 기판의 제1 영역과 제2 높이에 대응되는 기판의 제2 영역에 박막 트랜지스터층을 형성하는 단계와, 제1 영역 및 제2 영역 상에 형성된 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계 및 제1 영역에 형성된 발광소자층을 제거하여 제1 영역 상부에 제1 박막 트랜지스터를 형성하고, 제2 영역 상부에 제2 박막 트랜지스터 및 발광소자를 형성하는 단계를 포함할 수 있다.
일측에 따르면, 제2 영역에 박막 트랜지스터층을 형성하는 단계는 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 박막 트랜지스터층을 제1 영역 및 제2 영역에 동시에 형성하고, 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계는 콜리메이터를 이용하여 발광소자층을 제1 영역에 형성된 박막 트랜지스터층과 제2 영역에 형성된 박막 트랜지스터층 상부에 동시에 형성할 수 있다.
일측에 따르면, 인테그레이션 구조체의 제조방법은 제1 박막 트랜지스터와 발광소자의 상부 전극을 서로 연결하는 제1 배선층 및 제2 박막 트랜지스터와 발광소자의 하부 전극을 서로 연결하는 제2 배선층을 형성하는 단계를 더 포함할 수 있다.
일측에 따르면, 제1 배선층은 제1 높이가 제2 높이 보다 낮은 경우, 반사성 물질을 포함할 수 있다.
일측에 따르면, 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계는 박막 트랜지스터층 상부에 하부 전극층을 형성하는 단계와, 하부 전극층 상부에 n형 반도체층을 형성하는 단계와, n형 반도체층 상부에 활성층을 형성하는 단계와, 활성층 상부에 p형 반도체층을 형성하는 단계 및 p형 반도체층 상부에 상부 전극층을 형성하는 단계를 포함할 수 있다.
일측에 따르면, 기판은 유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 발광소자층을 형성하는 단계는 물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하여 발광소자층의 반도체 박막을 증착하는 과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지를 공급할 수 있다.
일실시예에 따르면, 본 발명은 단차 구조를 갖는 기판을 이용하여 인테그레이션 구조체의 제조 공정을 간소화할 수 있다.
또한, 본 발명은 단차 구조를 갖는 기판을 이용하여 광 차단 구조체의 형성을 위한 추가적인 포토공정을 생략할 수 있다.
또한, 본 발명은 필요에 따라 제조 공정 중 발광 소자와 박막 트랜지스터의 위치를 용이하게 변경할 수 있다.
도 1은 제1 실시예에 따른 인테그레이션 구조체를 설명하기 위한 도면이다.
도 2는 제2 실시예에 따른 인테그레이션 구조체를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 제1 실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 제2 실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1 및 도 2는 일실시예에 따른 인테그레이션 구조체를 설명하기 위한 도면이다.
구체적으로, 도 1은 제1 실시예(제1 높이가 제2 높이 보다 높은 경우)에 따른 인테그레이션 구조체를 설명하기 위한 도면이고, 도 2는 제2 실시예(제1 높이가 제2 높이 보다 낮은 경우)에 따른 인테그레이션 구조체를 설명하기 위한 도면이다.
일실시예에 따른 인테그레이션 구조체는 단차 구조를 갖는 기판을 이용하여 인테그레이션 구조체의 제조 공정을 간소화할 수 있다.
또한, 인테그레이션 구조체는 단차 구조를 갖는 기판을 이용하여 광 차단 구조체의 형성을 위한 추가적인 포토공정을 생략할 수 있다.
또한, 인테그레이션 구조체는 필요에 따라 제조 공정 중 발광 소자와 박막 트랜지스터의 위치를 용이하게 변경, 즉 제1 실시예 및 제2 실시예 중 어느 하나에 대응되는 인테그레이션 구조체를 용이하게 구현할 수 있다.
이하에서는 도 1을 통해 일실시예에 따른 인테그레이션 구조체의 제1 실시예를 설명하기로 한다.
도 1을 참조하면, 제1 실시예에 따른 인테그레이션 구조체(100)는 제1 높이에 대응되는 기판(110)의 제1 영역에 형성된 제1 박막 트랜지스터(120-1)와 제1 높이보다 낮은 제2 높이에 대응되는 기판(110)의 제2 영역에 형성된 제2 박막 트랜지스터(120-2) 및 제2 박막 트랜지스터(120-2) 상부에 형성된 발광소자(130)를 포함할 수 있다.
즉, 기판(110)은 제1 높이 및 제2 높이에 기반하는 단차를 갖는 기판일 수 있으며, 일례로 기판(110)은 유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 기판(110)이 유리 기판인 경우 제1 영역의 측벽(즉, 발광소자(130)의 인접한 측벽)에는 사전에 반사막이 코팅될 수 있으며, 이를 통해 발광소자(130)로부터 출력되는 광이 제1 박막 트랜지스터(120-1)로 유입되는 것을 방지할 수 있다.
구체적으로, 기판(110)은 제1 영역 및 제2 영역에 박막 트랜지스터층과 발광 소자층이 순차적으로 형성된 후, 제1 영역에 형성된 발광소자층이 제거되어, 결과적으로 제1 영역 상부에 박막 트랜지스터층, 즉 제1 박막 트랜지스터(120-1)가 형성되고, 제2 영역 상부에 박막 트랜지스터층 및 발광소자층, 즉 제2 박막 트랜지스터(120-2) 및 발광소자(130)가 형성될 수 있다.
예를 들면, 박막 트랜지스터층 및 발광 소자층 각각은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 제1 영역 및 제2 영역에 동시에 형성될 수 있다.
콜리메이터는 타겟에서 방출된 증착물의 입자 방향을 일정하게 하여 원하는 영역에 고르게 증착시키는 역할을 수행하는 수단으로, 타겟과 증착물의 경로 사이에 위치하며, 타겟에서 방출된 증착물의 입자가 일정한 각도와 방향으로 고르게 진행되도록 할 수 있다.
예를 들면, 제1 박막 트랜지스터(120-1) 및 제2 박막 트랜지스터(120-2) 각각은 하나의 박막 트랜지스터를 의미할 수 있고, 둘 이상의 박막 트랜지스터로 구성되는 박막 트랜지스터 기반의 구동 회로를 의미할 수도 있으며, 여기서 박막 트랜지스터는 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
보다 구체적인 예를 들면, 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
또한, 박막 트랜지스터의 채널층은 비정질 실리콘(Amorphous Silicon), 나노 결정질 실리콘, 마이크로 결정질 실리콘, 폴리 결정질 실리콘, InGaZnO, a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide) 및 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 발광소자(130)는 하부 전극층(130-1), n형 반도체층(130-2), 활성층(130-3), p형 반도체층(130-4) 및 상부 전극층(130-5)을 포함할 수 있다.
하부 전극층(130-1)은 반사도가 높은 금속 물질을 포함하여 금속 반사막의 역할을 수행할 수 있으며, 이를 통해 하부 전극층(130-1)은 발광소자(130)로부터 발생되는 광을 반사시킴으로써 발광소자(130)의 광 추출 효율을 향상시킬 수 있다.
예를 들면, 하부 전극층(130-1)은 은(Ag) 및 알루미늄(Al) 중 적어도 하나의 금속 물질을 포함할 수 있다.
바람직하게는, 하부 전극층(130-1)은 알루미늄(Al) 전극층으로 구현되어 하부 전극층(130-1) 상부에 형성되는 발광 소자의 반도체 박막(즉, n형 반도체층(130-2), 활성층(130-3) 및 p형 반도체층(130-4) 중 적어도 하나의 층)의 보다 용이한 c축 성장을 유도하는 버퍼층의 역할도 동시에 수행할 수 있다.
n형 반도체층(130-2)은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다. 바람직하게는 n형 반도체층(130-2)은 n-GaN 층일 수 있다.
활성층(130-3)은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다.
또한, 활성층(130-3)은 에너지 밴드 갭이 작은 물질을 사용하는 양자우물(Quantum Well) 및 에너지 밴드 갭이 큰 물질을 사용하는 양자 배리어(Quantum Barrier)가 적어도 1회 교대로 적층된 구조를 가질 수 있으며, 양자우물은 단일 양자우물(Single Quantum Well) 구조 또는 다중 양자우물(Multi-Quantum Well; MQW) 구조를 가질 수 있다. 바람직하게는 활성층(130-3)은 MQW 구조를 포함할 수 있다.
일측에 따르면, 활성층(130-3)은 InGaN 기반의 적색 MQW 구조를 포함할 수 있으며, 여기서, InGaN 기반의 적색 MQW 구조는 제1 GaN 층, InAlN 기반의 제1 캡핑층, InGaN 층, InAlN 기반의 제2 캡핑층 및 제2 GaN 층의 적층 구조로 구현될 수 있다.
구체적으로, 질화물 기반의 적색 발광소자에 적용되는 고 인듐 함량의 InGaN MQW 구조는 GaN 층과의 격자 파라미터(lattice parameter) 차이에 의한 응력 발생으로 인해 QCSE 효과 및 상 분리가 발생하게 되며, 이는 내부양자효율(IQE) 저하의 원인이 될 수 있다.
이에, 일실시예에 따른 활성층(130-3)은 MQW 구조에 구비되는 GaN 층과 InGaN 층 사이에 1nm 내지 2nm 두께의 InAlN 캡핑층을 적용하여 GaN 층과 InGaN 층 사이의 격자 상수 차이로 인한 스트레스를 최소화할 수 있으며, 이때 InAlN 캡핑층에는 전도대(conduction band)와 가전자대(valence band) 특성의 제어를 위한 도핑(doping)이 추가로 적용될 수도 있다.
p형 반도체층(130-4)은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다. 바람직하게는 p형 반도체층(130-4)은 p-GaN 층일 수 있다.
상부 전극층(130-5)은 a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide) 및 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함하는 투명 전극일 수 있다.
일측에 따르면, 발광 소자의 반도체 박막(즉, n형 반도체층(130-2), 활성층(130-3) 및 p형 반도체층(130-4) 중 적어도 하나의 층)은 물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하는 증착과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지가 공급되어 형성될 수 있다. 바람직하게는 발광 소자의 반도체 박막의 증착 과정에서는 이온빔에 기반하는 추가적인 에너지가 공급될 수 있다.
구체적으로, 기판(110)으로 유리 기판이 사용되는 경우에, 전사 공정없이 직접적으로 유리 기판 상에 박막을 성장시키기 위해서는 박막의 성장 온도를 저온으로 낮출 필요가 있다.
이에, 일실시예에 따른 인테그레이션 구조체는 발광 소자의 반도체 박막을 성장시키기 위한 온도를 저온(일례로, 700℃ 이하의 온도)으로 낮추고, 이 과정에서 증착 중인 반도체 박막에 추가적인 에너지를 공급하여 박막 성장에 필요한 에너지를 보완함으로써, 저온에서 고품질의 반도체 박막을 구현할 수 있다.
일측에 따르면, 인테그레이션 구조체(100)는 제1 박막 트랜지스터(120-1)와 발광소자(130)의 상부 전극(130-5)을 서로 연결하는 제1 배선층(140) 및 제2 박막 트랜지스터(120-2)와 발광소자(130)의 하부 전극(130-1)을 서로 연결하는 제2 배선층(150)을 더 포함할 수 있다.
예를 들면, 제1 배선층(140)은 제1 박막 트랜지스터(120-1)의 소스 전극 및 드레인 전극 중 어느 하나의 전극을 발광소자(130)의 상부 전극(130-5)과 연결하고, 제2 배선층(150)은 제2 박막 트랜지스터(120-2)의 소스 전극 및 드레인 전극 중 어느 하나의 전극을 발광소자(130)의 하부 전극(130-1)과 연결할 수 있다.
이하에서는, 도 2를 통해 일실시예에 따른 인테그레이션 구조체의 제2 실시예를 설명하기로 하며, 도 2를 통해 설명하는 내용 중 도 1을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 제2 실시예에 따른 인테그레이션 구조체(200)는 제1 높이에 대응되는 기판(210)의 제1 영역에 형성된 제1 박막 트랜지스터(220-1)와 제1 높이보다 높은 제2 높이에 대응되는 기판(210)의 제2 영역에 형성된 제2 박막 트랜지스터(220-2) 및 제2 박막 트랜지스터(220-2) 상부에 형성된 발광소자(230)를 포함할 수 있다.
구체적으로, 기판(210)은 제1 영역 및 제2 영역에 박막 트랜지스터층과 발광 소자층이 순차적으로 형성된 후, 제1 영역에 형성된 발광소자층이 제거되어, 결과적으로 제1 영역 상부에 박막 트랜지스터층, 즉 제1 박막 트랜지스터(220-1)가 형성되고, 제2 영역 상부에 박막 트랜지스터층 및 발광소자층, 즉 제2 박막 트랜지스터(220-2) 및 발광소자(230)가 형성될 수 있다.
예를 들면, 박막 트랜지스터층 및 발광 소자층 각각은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 제1 영역 및 제2 영역에 동시에 형성될 수 있다.
또한, 제1 박막 트랜지스터(220-1) 및 제2 박막 트랜지스터(220-2) 각각은 하나의 박막 트랜지스터를 의미할 수 있고, 둘 이상의 박막 트랜지스터로 구성되는 박막 트랜지스터 기반의 구동 회로를 의미할 수도 있다.
일측에 따르면, 발광소자(130)는 하부 전극층(230-1), n형 반도체층(230-2), 활성층(230-3), p형 반도체층(230-4) 및 상부 전극층(230-5)을 포함할 수 있다.
바람직하게는, 하부 전극층(230-1)은 반사도가 높은 금속을 포함하여 금속 반사막의 역할을 수행할 수 있으며, 상부 전극층(230-5)은 투명 전극으로 구현될 수 있다.
또한, n형 반도체층(230-2)은 n-GaN 층이고, p형 반도체층(230-4)은 p-GaN 층이며, 활성층(230-3)은 다중 양자우물(multi-quantum well; MQW) 구조를 포함할 수 있다.
일측에 따르면, 인테그레이션 구조체(200)는 제1 박막 트랜지스터(220-1)와 발광소자(230)의 상부 전극(230-5)을 서로 연결하는 제1 배선층(240) 및 제2 박막 트랜지스터(220-2)와 발광소자(230)의 하부 전극(230-1)을 서로 연결하는 제2 배선층(250)을 더 포함할 수 있으며, 여기서 제1 배선층(240)은 반사성 물질을 더 포함하여 발광소자(230)로부터 제1 박막 트랜지스터(220-1)의 방향으로 출력되는 광을 반사시킬 수 있다.
예를 들면, 인테그레이션 구조체(200)는 발광소자(230)로부터 제1 박막 트랜지스터(220-1)의 방향으로 출력되는 광을 반사시키기 위해, 제1 배선층(240)과 발광소자(230) 사이에 반사성 물질에 기반하는 반사막(240-1)을 구비할 수 있으나, 이에 한정되지 않고 제1 배선층(240)이 은(Ag) 및 알루미늄(Al) 중 적어도 하나의 반사도가 높은 금속 물질(즉, 반사성 물질)로 구현되어 금속 반사막의 역할을 수행할 수도 있다.
도 3은 일실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
도 3을 참조하면, 310 단계에서 제조방법은 제1 높이에 대응되는 기판의 제1 영역과 제2 높이에 대응되는 기판의 제2 영역에 박막 트랜지스터층을 형성할 수 있다.
즉, 기판은 제1 높이 및 제2 높이에 기반하는 단차를 갖는 기판일 수 있으며, 일례로 기판은 유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 기판이 유리 기판인 경우 제1 영역의 측벽(이하에서 설명하는 발광소자의 인접한 측벽)에는 사전에 반사막이 코팅될 수 있으며, 이를 통해 발광소자로부터 출력되는 광이 이하에서 설명하는 제1 박막 트랜지스터로 유입되는 것을 방지할 수 있다.
예를 들면, 박막 트랜지스터층은 하나의 박막 트랜지스터를 의미할 수 있고, 둘 이상의 박막 트랜지스터로 구성되는 박막 트랜지스터 기반의 구동 회로를 의미할 수도 있으며, 여기서 박막 트랜지스터는 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
보다 구체적인 예를 들면, 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
또한, 박막 트랜지스터의 채널층은 비정질 실리콘(Amorphous Silicon), 나노 결정질 실리콘, 마이크로 결정질 실리콘, 폴리 결정질 실리콘, InGaZnO, a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide) 및 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
일측에 따르면, 310 단계에서 제조방법은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 박막 트랜지스터층을 제1 영역 및 제2 영역에 동시에 형성할 수 있다.
320 단계에서 제조방법은 제1 영역 및 제2 영역 상에 형성된 박막 트랜지스터층 상부에 발광소자층을 형성할 수 있다.
일측에 따르면, 320 단계에서 제조방법은 스퍼터링 장비의 콜리메이터를 이용하여 발광소자층을 제1 영역에 형성된 박막 트랜지스터층과 제2 영역에 형성된 박막 트랜지스터층 상부에 동시에 형성할 수 있다.
예를 들면, 발광소자층은 하부 전극층, n형 반도체층, 활성층, p형 반도체층 및 상부 전극층을 포함할 수 있다.
구체적으로, 320 단계에서 제조방법은 박막 트랜지스터층 상부에 하부 전극층을 형성할 수 있다.
예를 들면, 하부 전극층은 반사도가 높은 금속 물질을 포함하여 금속 반사막의 역할을 수행할 수 있으며, 이를 통해 하부 전극층은 발광소자로부터 발생되는 광을 반사시킴으로써 발광소자의 광 추출 효율을 향상시킬 수 있다.
보다 구체적인 예를 들면, 하부 전극층은 은(Ag) 및 알루미늄(Al) 중 적어도 하나의 반사도가 높은 금속 물질을 포함할 수 있다.
다음으로, 320 단계에서 제조방법은 하부 전극층 상부에 n형 반도체층을 형성할 수 있다.
예를 들면, n형 반도체층은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다. 바람직하게는 n형 반도체층은 n-GaN 층일 수 있다.
다음으로, 320 단계에서 제조방법은 n형 반도체층 상부에 활성층을 형성할 수 있다.
예를 들면, 활성층은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다.
또한, 활성층은 에너지 밴드 갭이 작은 물질을 사용하는 양자우물(Quantum Well) 및 에너지 밴드 갭이 큰 물질을 사용하는 양자 배리어(Quantum Barrier)가 적어도 1회 교대로 적층된 구조를 가질 수 있으며, 양자우물은 단일 양자우물(Single Quantum Well) 구조 또는 다중 양자우물(Multi-Quantum Well; MQW) 구조를 가질 수 있다. 바람직하게는 활성층은 MQW 구조를 포함할 수 있다.
일측에 따르면, 활성층은 InGaN 기반의 적색 MQW 구조를 포함할 수 있으며, 여기서, InGaN 기반의 적색 MQW 구조는 제1 GaN 층, InAlN 기반의 제1 캡핑층, InGaN 층, InAlN 기반의 제2 캡핑층 및 제2 GaN 층의 적층 구조로 구현될 수 있다.
다음으로, 320 단계에서 제조방법은 활성층 상부에 p형 반도체층을 형성할 수 있다.
예를 들면, p형 반도체층은 질화 갈륨(Gallium Nitride; GaN), 알루미늄 갈륨 질화물(Aluminium Gallium Nitride; AlGaN), 인듐 갈륨 질화물(Indium Gallium Nitride; InGaN) 및 알루미늄 인듐 갈륨 질화물(Aluminum Indium Gallium Nitride; AlInGaN) 중 적어도 하나를 포함할 수 있다. 바람직하게는 p형 반도체층(130-4)은 p-GaN 층일 수 있다.
다음으로, 320 단계에서 제조방법은 p형 반도체층 상부에 상부 전극층을 형성할 수 있다.
예를 들면, 상부 전극층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), IGO(Indium Gallium Oxide), ITZO(Indium Tin Zinc Oxide), GTO(Gallium Tin Oxide), ZTO(Zinc Tin Oxide), IAZO(Indium Antimony Zinc Oxide), AZO(Antimony Zinc Oxide), ITO(Indium Tin Oxide), ATO(Antimony Tin Oxide) 및 GZO(Gallium Zinc Oxide) 중 적어도 하나를 포함하는 투명 전극일 수 있다.
일측에 따르면, 320 단계에서 제조방법은 물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하여 발광소자층의 반도체 박막(n형 반도체층, 활성층 및 p형 반도체층 중 적어도 하나의 층)을 증착하는 과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지를 공급할 수 있다.
330 단계에서 제조방법은 제1 영역에 형성된 발광소자층을 제거하여 제1 영역 상부에 제1 박막 트랜지스터(즉, 제1 영역에 형성된 박막 트랜지스터층)를 형성하고, 제2 영역 상부에 제2 박막 트랜지스터(즉, 제2 영역에 형성된 박막 트랜지스터층) 및 발광소자(즉, 제2 영역에 형성된 발광소자층)를 형성할 수 있다.
340 단계에서 제조방법은 제1 박막 트랜지스터와 발광소자의 상부 전극을 서로 연결하는 제1 배선층 및 제2 박막 트랜지스터와 발광소자의 하부 전극을 서로 연결하는 제2 배선층을 형성할 수 있다.
예를 들면, 제1 배선층은 제1 높이가 제2 높이 보다 낮은 경우, 반사성 물질을 포함할 수 있다.
도 4a 내지 도 4c는 제1 실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
이하에서 도 4a 내지 도 4c를 통해 설명하는 제조방법은 도 3을 통해 설명한 310 내지 340 단계에서 수행될 수 있다.
410 단계에서 제조방법은 제1 높이에 대응되는 기판(401)의 제1 영역과 제1 높이보다 낮은 제2 높이에 대응되는 기판(401)의 제2 영역에 박막 트랜지스터층(402)과 발광소자층(403 내지 407)을 형성할 수 있다.
예를 들면, 발광소자층(403 내지 407)은 하부 전극층(403), n형 반도체층(404), 활성층(405), p형 반도체층(406) 및 상부 전극층(407)을 포함할 수 있다.
일측에 따르면, 410 단계에서 제조방법은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 박막 트랜지스터층(402)과 발광소자층(403 내지 407)을 제1 영역 및 제2 영역에 동시에 형성할 수 있다.
420 단계에서 제조방법은 제1 영역에 형성된 발광소자층을 제거하여 제1 영역 상부에 제1 박막 트랜지스터(즉, 제1 영역에 형성된 박막 트랜지스터층(402))를 형성하고, 제2 영역 상부에 제2 박막 트랜지스터(즉, 제2 영역에 형성된 박막 트랜지스터층(402)) 및 발광소자(즉, 제2 영역에 형성된 발광소자층(403 내지 407))를 형성할 수 있다.
430 단계에서 제조방법은 제1 박막 트랜지스터(즉, 제1 영역에 형성된 박막 트랜지스터층(402))와 발광소자(즉, 제2 영역에 형성된 발광소자층(403 내지 407))의 상부 전극(407)을 서로 연결하는 제1 배선층(408) 및 제2 박막 트랜지스터(즉, 제2 영역에 형성된 박막 트랜지스터층(402))와 발광소자(즉, 제2 영역에 형성된 발광소자층(403 내지 407))의 하부 전극(403)을 서로 연결하는 제2 배선층(409)을 형성할 수 있다.
도 5a 내지 도 5c는 제2 실시예에 따른 인테그레이션 구조체의 제조방법을 설명하기 위한 도면이다.
이하에서 도 5a 내지 도 5c를 통해 설명하는 제조방법은 도 3을 통해 설명한 310 내지 340 단계에서 수행될 수 있다.
510 단계에서 제조방법은 제1 높이에 대응되는 기판(501)의 제1 영역과 제1 높이보다 높은 제2 높이에 대응되는 기판(501)의 제2 영역에 박막 트랜지스터층(502)과 발광소자층(503 내지 507)을 형성할 수 있다.
예를 들면, 발광소자층(503 내지 507)은 하부 전극층(503), n형 반도체층(504), 활성층(505), p형 반도체층(506) 및 상부 전극층(507)을 포함할 수 있다.
일측에 따르면, 510 단계에서 제조방법은 스퍼터링 장비의 콜리메이터(collimator)를 이용하여 박막 트랜지스터층(502)과 발광소자층(503 내지 507)을 제1 영역 및 제2 영역에 동시에 형성할 수 있다.
520 단계에서 제조방법은 제1 영역에 형성된 발광소자층을 제거하여 제1 영역 상부에 제1 박막 트랜지스터(즉, 제1 영역에 형성된 박막 트랜지스터층(502))를 형성하고, 제2 영역 상부에 제2 박막 트랜지스터(즉, 제2 영역에 형성된 박막 트랜지스터층(502)) 및 발광소자(즉, 제2 영역에 형성된 발광소자층(503 내지 507))를 형성할 수 있다.
530 단계에서 제조방법은 제1 박막 트랜지스터(즉, 제1 영역에 형성된 박막 트랜지스터층(502))와 발광소자(즉, 제2 영역에 형성된 발광소자층(503 내지 507))의 상부 전극(507)을 서로 연결하는 제1 배선층(508) 및 제2 박막 트랜지스터(즉, 제2 영역에 형성된 박막 트랜지스터층(502))와 발광소자(즉, 제2 영역에 형성된 발광소자층(503 내지 507))의 하부 전극(503)을 서로 연결하는 제2 배선층(509)을 형성할 수 있으며, 여기서 제1 배선층(508)은 반사성 물질을 포함할 수 있다.
예를 들면, 인테그레이션 구조체는 제1 배선층(240)과 발광소자(즉, 제2 영역에 형성된 발광소자층(503 내지 507)) 사이에 반사성 물질에 기반하는 반사막(508-1)을 구비할 수 있으나, 이에 한정되지 않고 제1 배선층(508)이 은(Ag) 및 알루미늄(Al) 중 적어도 하나의 반사도가 높은 금속 물질(즉, 반사성 물질)로 구현되어 금속 반사막의 역할을 수행할 수도 있다.
결국, 본 발명을 이용하면, 단차 구조를 갖는 기판을 이용하여 인테그레이션 구조체의 제조 공정을 간소화할 수 있다.
또한, 본 발명을 이용하면, 단차 구조를 갖는 기판을 이용하여 광 차단 구조체의 형성을 위한 추가적인 포토공정을 생략할 수 있다.
또한, 본 발명을 이용하면, 필요에 따라 제조 공정 중 발광 소자와 박막 트랜지스터의 위치를 용이하게 변경할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 제1 높이에 대응되는 기판의 제1 영역에 형성된 제1 박막 트랜지스터;
    제2 높이에 대응되는 상기 기판의 제2 영역에 형성된 제2 박막 트랜지스터 및
    상기 제2 박막 트랜지스터 상부에 형성된 발광소자
    를 포함하고,
    상기 기판은,
    상기 제1 영역 및 상기 제2 영역에 박막 트랜지스터층과 발광 소자층이 순차적으로 형성된 후, 상기 제1 영역에 형성된 발광소자층이 제거되어 상기 제1 영역 상부에 상기 제1 박막 트랜지스터가 형성되고, 상기 제2 영역 상부에 상기 제2 박막 트랜지스터 및 상기 발광소자가 형성되는
    인테그레이션 구조체.
  2. 제1항에 있어서,
    상기 박막 트랜지스터층 및 상기 발광 소자층 각각은,
    스퍼터링 장비의 콜리메이터(collimator)를 이용하여 상기 제1 영역 및 상기 제2 영역에 동시에 형성되는
    인테그레이션 구조체.
  3. 제1항에 있어서,
    상기 제1 박막 트랜지스터와 상기 발광소자의 상부 전극을 서로 연결하는 제1 배선층 및
    상기 제2 박막 트랜지스터와 상기 발광소자의 하부 전극을 서로 연결하는 제2 배선층
    을 더 포함하는 인테그레이션 구조체.
  4. 제3항에 있어서,
    상기 제1 배선층은,
    상기 제1 높이가 상기 제2 높이 보다 낮은 경우, 반사성 물질을 포함하는
    인테그레이션 구조체.
  5. 제1항에 있어서,
    상기 발광소자는,
    하부 전극층, n형 반도체층, 활성층, p형 반도체층 및 상부 전극층을 포함하는
    인테그레이션 구조체.
  6. 제1항에 있어서,
    상기 기판은,
    유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함하는
    인테그레이션 구조체.
  7. 제1항에 있어서,
    상기 발광 소자의 반도체 박막은,
    물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하는 증착과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지가 공급되어 형성되는
    인테그레이션 구조체.
  8. 제1 높이에 대응되는 기판의 제1 영역과 제2 높이에 대응되는 상기 기판의 제2 영역에 박막 트랜지스터층을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역 상에 형성된 상기 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계 및
    상기 제1 영역에 형성된 발광소자층을 제거하여 상기 제1 영역 상부에 제1 박막 트랜지스터를 형성하고, 상기 제2 영역 상부에 제2 박막 트랜지스터 및 발광소자를 형성하는 단계
    를 포함하는 인테그레이션 구조체의 제조방법.
  9. 제8항에 있어서,
    상기 제2 영역에 박막 트랜지스터층을 형성하는 단계는,
    스퍼터링 장비의 콜리메이터(collimator)를 이용하여 상기 박막 트랜지스터층을 상기 제1 영역 및 상기 제2 영역에 동시에 형성하고,
    상기 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계는,
    상기 콜리메이터를 이용하여 상기 발광소자층을 상기 제1 영역에 형성된 상기 박막 트랜지스터층과 상기 제2 영역에 형성된 상기 박막 트랜지스터층 상부에 동시에 형성하는
    인테그레이션 구조체의 제조방법.
  10. 제8항에 있어서,
    상기 제1 박막 트랜지스터와 상기 발광소자의 상부 전극을 서로 연결하는 제1 배선층 및 상기 제2 박막 트랜지스터와 상기 발광소자의 하부 전극을 서로 연결하는 제2 배선층을 형성하는 단계
    를 더 포함하는 인테그레이션 구조체의 제조방법.
  11. 제10항에 있어서,
    상기 제1 배선층은,
    상기 제1 높이가 상기 제2 높이 보다 낮은 경우, 반사성 물질을 포함하는
    인테그레이션 구조체의 제조방법.
  12. 제8항에 있어서,
    상기 박막 트랜지스터층 상부에 발광소자층을 형성하는 단계는,
    상기 박막 트랜지스터층 상부에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 상부에 n형 반도체층을 형성하는 단계;
    상기 n형 반도체층 상부에 활성층을 형성하는 단계;
    상기 활성층 상부에 p형 반도체층을 형성하는 단계 및
    상기 p형 반도체층 상부에 상부 전극층을 형성하는 단계
    를 포함하는 인테그레이션 구조체의 제조방법.
  13. 제8항에 있어서,
    상기 기판은,
    유리 기판, 스테인리스 스틸 기판, 고분자 기판, 사파이어 기판, 실리콘(Si) 기판 및 실리콘 카바이드(SiC) 기판 중 적어도 하나를 포함하는
    인테그레이션 구조체의 제조방법.
  14. 제8항에 있어서,
    상기 발광소자층을 형성하는 단계는,
    물리적 증착 방식 및 화학적 증착 방식 중 적어도 하나의 방식에 기반하여 상기 발광소자층의 반도체 박막을 증착하는 과정에서, 이온빔, 전자빔, 플라즈마, 자외선, 레이저, LED광 중 적어도 하나에 기반하는 추가적인 에너지를 공급하는
    인테그레이션 구조체의 제조방법.
PCT/KR2024/015916 2023-11-20 2024-10-18 기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법 Pending WO2025110488A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020230160173A KR102894236B1 (ko) 2023-11-20 2023-11-20 기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법
KR10-2023-0160173 2023-11-20

Publications (1)

Publication Number Publication Date
WO2025110488A1 true WO2025110488A1 (ko) 2025-05-30

Family

ID=95827032

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2024/015916 Pending WO2025110488A1 (ko) 2023-11-20 2024-10-18 기판의 단차에 기반하는 발광소자 - 박막 트랜지스터 인테그레이션 구조체 및 그 제조방법

Country Status (2)

Country Link
KR (1) KR102894236B1 (ko)
WO (1) WO2025110488A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120256175A1 (en) * 2006-06-29 2012-10-11 University Of Florida Research Foundation, Inc. Nanotube enabled, gate-voltage controlled light emitting diodes
KR20190080207A (ko) * 2017-12-28 2019-07-08 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법과 이를 포함하는 유기발광표시장치
KR20190132603A (ko) * 2018-05-18 2019-11-28 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2020210946A1 (en) * 2019-04-15 2020-10-22 Boe Technology Group Co., Ltd. Method of fabricating array substrate, array substrate, and display apparatus
KR20230011111A (ko) * 2021-07-13 2023-01-20 엘지디스플레이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102603411B1 (ko) * 2017-12-18 2023-11-16 엘지디스플레이 주식회사 마이크로led 표시장치
KR102774286B1 (ko) * 2019-12-05 2025-02-26 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법
KR20230005556A (ko) * 2021-07-01 2023-01-10 현대모비스 주식회사 충돌 경고 장치 및 그것을 포함하는 차량

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120256175A1 (en) * 2006-06-29 2012-10-11 University Of Florida Research Foundation, Inc. Nanotube enabled, gate-voltage controlled light emitting diodes
KR20190080207A (ko) * 2017-12-28 2019-07-08 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법과 이를 포함하는 유기발광표시장치
KR20190132603A (ko) * 2018-05-18 2019-11-28 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2020210946A1 (en) * 2019-04-15 2020-10-22 Boe Technology Group Co., Ltd. Method of fabricating array substrate, array substrate, and display apparatus
KR20230011111A (ko) * 2021-07-13 2023-01-20 엘지디스플레이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR102894236B1 (ko) 2025-12-03
KR20250073800A (ko) 2025-05-27

Similar Documents

Publication Publication Date Title
WO2020226352A1 (en) Led display module, manufacturing method for led display module and display device including led display module
WO2009128669A2 (ko) 발광 소자 및 그 제조방법
WO2020036271A1 (ko) 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
WO2020032573A1 (en) Flip-chip light emitting diode, manufacturing method of flip-chip light emitting diode and display device including flip-chip light emitting diode
WO2013048179A1 (en) Substrate having concave-convex pattern, light-emitting diode including the substrate, and method for fabricating the diode
WO2020027397A1 (ko) 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
WO2009131401A2 (ko) 발광 소자 및 그 제조방법
WO2009126010A2 (ko) 발광 소자
WO2009134029A2 (ko) 반도체 발광소자
WO2010038976A2 (en) Semiconductor light emitting device and method of manufacturing the same
WO2009125953A2 (ko) 발광 소자
WO2019041543A1 (zh) 薄膜晶体管结构及amoled驱动电路
WO2019056517A1 (zh) 薄膜晶体管结构及其制作方法
WO2020004747A1 (en) Method of manufacturing organic light-emitting display device
WO2016137220A1 (ko) 발광 소자 및 이를 구비한 라이트 유닛
WO2011025266A2 (ko) 고전위 밀도의 중간층을 갖는 발광 다이오드 및 그것을 제조하는 방법
WO2014084549A1 (ko) 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자
WO2014061906A1 (ko) 성장 기판 분리 방법, 발광 다이오드 제조 방법 및 그것에 의해 제조된 발광 다이오드
WO2010143778A1 (ko) 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
WO2016159638A1 (en) Uv light emitting diode
WO2010011048A2 (ko) 반도체 발광소자 및 그 제조방법
WO2016104946A1 (ko) 발광 소자 및 이를 구비한 발광 소자 패키지
WO2010018946A2 (ko) 반도체 발광소자 및 그 제조방법
WO2020141861A1 (ko) 양면 발광 led 칩
WO2009125983A2 (ko) 발광 소자 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24894384

Country of ref document: EP

Kind code of ref document: A1