WO2025002235A1 - 半导体器件的制造方法 - Google Patents

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WO2025002235A1
WO2025002235A1 PCT/CN2024/101925 CN2024101925W WO2025002235A1 WO 2025002235 A1 WO2025002235 A1 WO 2025002235A1 CN 2024101925 W CN2024101925 W CN 2024101925W WO 2025002235 A1 WO2025002235 A1 WO 2025002235A1
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semiconductor layer
semiconductor
stacked structure
sacrificial
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PCT/CN2024/101925
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French (fr)
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李佳阳
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Beijing Naura Microelectronics Equipment Co Ltd
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Beijing Naura Microelectronics Equipment Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]

Definitions

  • the present application belongs to the field of semiconductor technology, and specifically relates to a method for manufacturing a semiconductor device.
  • a forksheet structure which introduces an isolation wall structure between two transistors to further shorten the distance between the two transistors.
  • the channel regions of the two transistors are attached to both sides of the isolation wall.
  • the gate structure can only surround three sides of the channel region. In the 3nm and finer semiconductor manufacturing processes, it is difficult to achieve a smaller drain induced barrier lowering (DIBL).
  • DIBL drain induced barrier lowering
  • the embodiment of the present application discloses a method for manufacturing a semiconductor device to solve the problem of large DIBL of the semiconductor device in the related art.
  • the present application discloses a method for manufacturing a semiconductor device, comprising:
  • first stacked structure and a second stacked structure spaced apart from each other on a substrate, wherein the first stacked structure and the second stacked structure respectively include first semiconductor layers and second semiconductor layers that are alternately stacked;
  • An isolation wall and a sacrificial layer are filled between the first stacked structure and the second stacked structure, wherein the sacrificial layer is located on both sides of the isolation wall to separate the isolation wall from the first stacked structure and the second stacked structure, respectively, and the sacrificial layer is opposite to the first semiconductor layer or the second semiconductor layer.
  • the conductor layer has a high etching selectivity ratio
  • a gate structure is formed around the other of the first semiconductor layer and the second semiconductor layer.
  • forming a first stacked structure and a second stacked structure spaced apart from each other on a substrate includes:
  • the alternately stacked first semiconductor layers and the second semiconductor layers are etched to form isolation trenches, and the isolation trenches separate the alternately stacked first semiconductor layers and the second semiconductor layers into the first stacked structure and the second stacked structure, wherein the first stacked structure is used to form a first semiconductor device, and the second stacked structure is used to form a second semiconductor device.
  • the step of filling an isolation wall and a sacrificial layer between the first stacked structure and the second stacked structure includes:
  • the cavity is filled with the sacrificial layer.
  • removing at least a portion of the liner layer located on the sidewall of the isolation trench to form a cavity includes:
  • the step of filling the cavity with the sacrificial layer comprises:
  • the first cavity is filled with a first sub-sacrificial layer, the first sub-sacrificial layer being opposite to the first One of the semiconductor layer and the second semiconductor layer has a high etching selectivity ratio;
  • the second cavity is filled with a second sacrificial sub-layer having a high etching selectivity ratio with respect to the other of the first semiconductor layer and the second semiconductor layer.
  • the sacrificial layer includes a first sub-sacrificial layer and a second sub-sacrificial layer
  • the first sub-sacrificial layer is located between the isolation wall and the first stacked structure to separate the isolation wall from the first stacked structure, and the first sub-sacrificial layer has a high etching selectivity relative to one of the first semiconductor layer and the second semiconductor layer;
  • the second sub-sacrificial layer is located between the isolation wall and the second stacked structure to separate the isolation wall from the second stacked structure, and the second sub-sacrificial layer has a high etching selectivity relative to the other of the first semiconductor layer and the second semiconductor layer.
  • the material of the first sacrificial sub-layer is the same as that of one of the first semiconductor layer and the second semiconductor layer;
  • a material of the second sacrificial sub-layer is the same as that of the other of the first semiconductor layer and the second semiconductor layer.
  • the first semiconductor layer is Si
  • the second semiconductor layer is SiGe
  • the first sub-sacrificial layer is one of poly-Si and poly-SiGe;
  • the second sacrificial sub-layer is the other of poly-Si and poly-SiGe.
  • the first semiconductor layer has a high etching selectivity relative to the second semiconductor layer
  • the second semiconductor layer has a high etching selectivity ratio with respect to the first semiconductor layer.
  • the material of the sacrificial layer is the same as that of the first semiconductor layer or the second semiconductor layer;
  • the sacrificial layer and the first A semiconductor layer has a high etching selectivity ratio relative to the second semiconductor layer, and removing one of the first semiconductor layer and the second semiconductor layer and the sacrificial layer comprises: removing the first semiconductor layer and the sacrificial layer;
  • the sacrificial layer and the second semiconductor layer have a high etching selectivity relative to the first semiconductor layer, and the removing of one of the first semiconductor layer and the second semiconductor layer and the sacrificial layer includes: removing the second semiconductor layer and the sacrificial layer.
  • the first semiconductor layer is Si
  • the second semiconductor layer is SiGe
  • the sacrificial layer is polycrystalline Si or polycrystalline SiGe.
  • At least a portion of the liner layer located on the sidewall of the isolation trench is removed by a dry or wet etching process
  • the liner layer and the isolation wall have a high etching selectivity ratio
  • the sacrificial layer and the isolation wall have a high etching selectivity ratio.
  • the method before removing one of the first semiconductor layer and the second semiconductor layer and the sacrificial layer, the method further includes:
  • a source region and a drain region are formed on both sides of the first stacked structure and the second stacked structure along a second direction, the second direction is perpendicular to the first direction, and the first direction is the arrangement direction of the first stacked structure and the second stacked structure.
  • forming a source region and a drain region on both sides of the first stacked structure and the second stacked structure along the second direction includes:
  • Epitaxial growth is performed on the surface of the other of the first semiconductor layer and the second semiconductor layer to form the source region and the drain region.
  • a gate structure surrounding the entire channel region can be formed, which can achieve a smaller DIBL and better control of the leakage current of the semiconductor device.
  • FIG1 is a flow chart showing a method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG. 2 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application
  • FIG3 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG4 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG5 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG6 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG. 7 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG8 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • 9 to 12 are schematic diagrams respectively showing one of the various stages of a method for manufacturing a semiconductor device according to another embodiment of the present application.
  • FIG13 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG. 14 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • 15A and 15B are schematic diagrams showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • 16A and 16B are schematic diagrams showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application
  • 17A and 17B are schematic diagrams showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • 18A and 18B are schematic diagrams showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • 19A and 19B are schematic diagrams showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • FIG. 20 is a schematic diagram showing one of the various stages of the method for manufacturing a semiconductor device according to an embodiment of the present application.
  • the terms “upper”, “right”, “left”, “vertical”, “horizontal”, “top”, “bottom” and their derivatives shall be related to the orientation in the structures and methods disclosed in the drawings of the specification. It should be understood that when an element as a layer, region or substrate is referred to as being on another element, the element can be directly on the other element, or there can be intervening elements. Conversely, when an element is referred to as being directly on another element, there are no intervening elements between the two. It should also be understood that when an element is referred to as being under another element, the element can be directly under the other element, or there can be intervening elements. Conversely. When an element is referred to as being directly under another element, there are no intervening elements between the two.
  • An embodiment of the present application provides a method for manufacturing a semiconductor device. As shown in FIG1 , the method may include the following steps.
  • a first stacked structure 200A and a second stacked structure 200B are formed on the substrate 100, and the first stacked structure 200A and the second stacked structure 200B respectively include alternately stacked first semiconductor layers 110 and second semiconductor layers 120.
  • the first stacked structure 200A and the second stacked structure 200B may be separated by, for example, an isolation trench 130.
  • the substrate 100 includes a single crystal semiconductor layer on at least a portion of its surface.
  • the substrate 100 may include a single crystal semiconductor material, such as but not limited to Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb and InP.
  • the substrate 100 may be made of crystalline Si.
  • the substrate 100 may include one or more buffer layers (not shown) in its surface region. The buffer layer may be used to gradually change the lattice constant from the lattice constant of the substrate to the lattice constant of the source/drain region.
  • the buffer layer may be formed by epitaxially grown single crystal semiconductor materials, such as but not limited to Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP and InP.
  • the substrate 100 may include a silicon germanium (SiGe) buffer layer epitaxially grown on a silicon substrate.
  • Substrate 100 may also include various regions that have been appropriately doped with impurities (eg, p-type or n-type conductivity).
  • the first semiconductor layer 110 and the second semiconductor layer 120 may be made of materials with different lattice constants, and may include one or more layers of Si, Ge, SiGe, GeSn, SiGeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb or InP.
  • the first semiconductor layer 110 and the second semiconductor layer 120 are made of Si, Si compounds, SiGe, Ge or Ge compounds.
  • the first semiconductor layer 110 is Si and the second semiconductor layer 120 is SiGe.
  • the first semiconductor layer 110 may also be SiGe, and the Ge content of the first semiconductor layer 110 and the second semiconductor layer 120 is different.
  • the first semiconductor layer 110 is Si and the second semiconductor layer 120 is SiGe as an example to describe the embodiments of the present application in detail.
  • the first semiconductor layer 110 has a high etching selectivity relative to the second semiconductor layer 120, or the second semiconductor layer 120 has a high etching selectivity relative to the first semiconductor layer 110, so that the first semiconductor layer 110 or the second semiconductor layer 120 can be selectively removed.
  • the high etching selectivity refers to an etching selectivity greater than 10, preferably greater than 50, and more preferably greater than 100, so as to accurately perform the selective etching process, while removing one of the first semiconductor layer 110 and the second semiconductor layer 120, while avoiding the first semiconductor layer 110 as much as possible.
  • the other of the layer 110 and the second semiconductor layer 120 causes damage.
  • the first stacked structure 200A is used to form a first semiconductor device
  • the second stacked structure 200B is used to form a second semiconductor device
  • the first semiconductor device and the second semiconductor device can be, for example, field effect transistors.
  • the semiconductor device can be used as a P-type semiconductor device; when the second semiconductor layer 120 is removed from the semiconductor device to be formed and the first semiconductor layer 110 is retained, the semiconductor device can be used as an N-type semiconductor device.
  • the first semiconductor layer 110 and the second semiconductor layer 120 in the first stacked structure 200A and the second stacked structure 200B are arranged in the same layer.
  • the first semiconductor layer 110 and the second semiconductor layer 120 in the first stacked structure 200A and the second stacked structure 200B may be arranged in staggered layers, that is, the first semiconductor layer 110 in the first stacked structure 200A and the second semiconductor layer 120 in the second stacked structure 200B are located in the same horizontal plane, and the second semiconductor layer 120 in the first stacked structure 200A and the first semiconductor layer 110 in the second stacked structure 200B are located in the same horizontal plane.
  • step S110 may include:
  • first semiconductor layers 110 and second semiconductor layers 120 are alternately stacked and formed on a substrate 100 .
  • an isolation trench 130 is formed in the alternately stacked first semiconductor layer 110 and the second semiconductor layer 120 by an etching process, and the isolation trench 130 separates the first stacked structure 200A for forming the first semiconductor device and the second stacked structure 200B for forming the second semiconductor device.
  • the bulk devices may be of the same conductivity type, for example, both are N-type semiconductor devices or P-type semiconductor devices.
  • the first semiconductor device and the second semiconductor device may also be of different conductivity types, for example, the first semiconductor device is an N-type semiconductor device and the second semiconductor device is a P-type semiconductor device.
  • the isolation trench 130 may extend deep into the substrate 100, as shown in FIG. 3, so that it can be used as a shallow trench isolation structure (STI) to isolate the two semiconductor devices.
  • STI shallow trench isolation structure
  • the isolation wall 132 and the sacrificial layer 134 are formed between the first stacked structure 200A and the second stacked structure 200B, and fill the space between the first stacked structure 200A and the second stacked structure 200B.
  • the sacrificial layer 134 is located on both sides of the isolation wall 132 to separate the isolation wall 132 from the first stacked structure 200A and the second stacked structure 200B, that is, the two sides of the isolation wall 132 are separated from the first stacked structure 200A and the second stacked structure 200B by the sacrificial layer 134.
  • the sacrificial layer 134 In order to ensure that the sacrificial layer 134 is removed along with the first semiconductor layer 110 or the second semiconductor layer 120 in the subsequent etching process, the sacrificial layer 134 needs to have a high etching selectivity relative to the first semiconductor layer 110 or the second semiconductor layer 120.
  • step S120 may include:
  • the liner layer 131 may be formed by CVD (including LPCVD and PECVD), PVD, ALD or other suitable processes to cover the top surface, bottom surface and sidewalls of the isolation trench 130.
  • the liner layer 131 may be silicon oxide, for example, may be formed by an ALD process.
  • an isolation wall 132 is formed on the liner layer 131 to fill the isolation trench 130.
  • the isolation wall 132 may be formed by, for example, ALD or CVD processes.
  • the isolation wall 132 may be made of silicon nitride, aluminum oxide, hafnium oxide (HfO 2 ), or other high-k dielectric materials.
  • the liner layer 131 and the isolation wall 132 outside the isolation trench 130 can be removed by etching or chemical mechanical polishing (CMP) and other processes to obtain the semiconductor structure shown in FIG. 5 .
  • the liner layer 131 on the sidewall of the isolation trench 130 is removed to form a cavity 133.
  • a portion of the liner layer 131 on the sidewall of the isolation trench 130 is removed, and the cavity 133 extends below the surface of the substrate 100.
  • the entire liner layer 131 on the sidewall of the isolation trench 130 may also be removed.
  • a high etching selectivity ratio is provided between the liner layer 131 and the isolation wall 132, and a dry etching process may be used to perform step S123, for example, a lower chamber pressure may be used to increase the free path of the etching plasma, so that the cavity 133 can be extended below the surface of the substrate 100.
  • a wet etching process may be used to perform step S123.
  • the cavity 133 is filled with the sacrificial layer 134.
  • a lower chamber pressure may be used to increase the free path of the deposition plasma so that the cavity 133 can be fully filled.
  • the sacrificial layer 134 has a high etching selectivity with the isolation wall 132.
  • the sacrificial layer 134 can be made of the same material as the first semiconductor layer 110 or the second semiconductor layer 120.
  • the sacrificial layer 134 when the material of the sacrificial layer 134 is the same as that of the first semiconductor layer 110, the sacrificial layer 134 and the first semiconductor layer 110 have a high etching selectivity relative to the second semiconductor layer 120, so that in the subsequent etching process, the sacrificial layer 134 is removed together with the first semiconductor layer 110; when the material of the sacrificial layer 134 is the same as that of the second semiconductor layer 120, the sacrificial layer 134 and the second semiconductor layer 120 have a high etching selectivity relative to the first semiconductor layer 110, so that in the subsequent etching process, In the subsequent etching process, the sacrificial layer 134 is removed together with the second semiconductor layer 120.
  • the isolation wall 132 needs to be kept from being etched. Based on the above considerations, in this embodiment, the material of a portion of the liner layer 131 is replaced with the material of the sacrificial layer 134, so that subsequent selective etching can be achieved.
  • the first semiconductor layer 110 is Si
  • the second semiconductor layer 120 is SiGe
  • the sacrificial layer 134 is polycrystalline Si or polycrystalline SiGe.
  • the sacrificial layer 134 is removed together with the first semiconductor layer 110 in the subsequent etching process; when the sacrificial layer 134 is polycrystalline SiGe, the sacrificial layer 134 is removed together with the second semiconductor layer 110 in the subsequent etching process.
  • the step of filling the cavity 133 with the sacrificial layer 134 may include: filling the cavity 133 with amorphous Si or amorphous SiGe; annealing the amorphous Si or amorphous SiGe to form polycrystalline Si or polycrystalline SiGe.
  • the LPCVD process may be used to fill the cavity 133 with amorphous Si or amorphous SiGe, and then the filled amorphous Si or amorphous SiGe is subjected to high temperature annealing to recrystallize the amorphous Si or amorphous SiGe into polycrystalline Si or polycrystalline SiGe.
  • S130 Form source regions and drain regions of the first semiconductor device and the second semiconductor device. To avoid blurring the main concept of the present application, this step will be described in detail below.
  • the second semiconductor layer 120 and the sacrificial layer 134 in the first stacked structure 200A and the second stacked structure 200B are removed, and only the first semiconductor layer 110 is retained.
  • the first semiconductor layer 110 may be, for example, Si
  • the second semiconductor layer 120 may be, for example, SiGe
  • the sacrificial layer 134 may be, for example, polycrystalline SiGe.
  • the etching process of this step by making SiGe have a high etching selectivity ratio with Si, the second semiconductor layer 120 and the sacrificial layer 134 are removed, and only the first semiconductor layer 110 is retained, thereby forming two N-type semiconductor devices through subsequent processes.
  • the present application is not limited thereto.
  • the first semiconductor layer 110 may be, for example, Si
  • the second semiconductor layer 120 may be, for example, SiGe
  • the sacrificial layer 134 may be, for example, polycrystalline Si.
  • Si have a high etching selectivity ratio with SiGe in the etching process ...
  • the first semiconductor layer 110 and the sacrificial layer 134 are removed, and only the second semiconductor layer 120 is retained, so that two P-type semiconductor devices are formed through subsequent processes.
  • a high etching selectivity ratio is required between the sacrificial layer 134 and the isolation wall 132.
  • the sacrificial layers on both sides of the isolation wall 132 may be different, and the sacrificial layer 134 may include a first sub-sacrificial layer 134a and a second sub-sacrificial layer 134b, wherein the first sub-sacrificial layer 134a is located between the isolation wall 132 and the first stacked structure 200A to separate the isolation wall 132 and the first stacked structure 200A; and the second sub-sacrificial layer 134b is located between the isolation wall 132 and the second stacked structure 200B to separate the isolation wall 132 and the second stacked structure 200B.
  • the first sub-sacrificial layer 134a has a high etching selectivity relative to one of the first semiconductor layer 110 and the second semiconductor layer 120
  • the second sub-sacrificial layer 134b has a high etching selectivity relative to the other of the first semiconductor layer 110 and the second semiconductor layer 120.
  • the first sub-sacrificial layer 134a has a high etching selectivity with respect to the first semiconductor layer 110
  • the second sub-sacrificial layer 134b has a high etching selectivity with respect to the second semiconductor layer 120.
  • the first sub-sacrificial layer 134a is removed together with the second semiconductor layer 120, and only the first semiconductor layer 110 is retained in the first stacked structure 200A; in the subsequent etching process of the second stacked structure 200B, the second sub-sacrificial layer 134b is removed together with the first semiconductor layer 110, and only the first semiconductor layer 120 is retained in the second stacked structure 200B, so that an N-type semiconductor device and a P-type semiconductor device can be formed through subsequent processes.
  • the material of the first sub-sacrificial layer 134a is the same as one of the first semiconductor layer 110 and the second semiconductor layer 120
  • the material of the second sub-sacrificial layer 134b is the same as the other of the first semiconductor layer 110 and the second semiconductor layer 120.
  • the material of the first sub-sacrificial layer 134a is the same as the second semiconductor layer 120
  • the material of the second sub-sacrificial layer 134b is the same as the first semiconductor layer 110.
  • the first semiconductor layer 110 is Si
  • the second semiconductor layer 120 is SiGe
  • the first sub-sacrificial layer 134a is one of polycrystalline Si and polycrystalline SiGe
  • the second sub-sacrificial layer 134b is polycrystalline Si and polycrystalline SiGe
  • the first sacrificial sub-layer 134a is polycrystalline SiGe
  • the second sacrificial sub-layer 134b is polycrystalline Si.
  • the method of forming the first sacrificial sub-layer 134a and the second sacrificial sub-layer 134b may include the following steps:
  • the mask layer may, for example, cover the isolation wall 132, the liner layer 131b and the second stacked structure 200B, so that at least a portion of the liner layer 131 between the exposed isolation wall 132 and the first stacked structure 200A may be etched to form a first cavity 133a.
  • the first sub-sacrificial layer 134a is filled into the first cavity 133a shown in Fig. 9, and the first sub-sacrificial layer 134a has a high etching selectivity relative to one of the first semiconductor layer 110 and the second semiconductor layer 120.
  • the first semiconductor layer 110 is Si
  • the second semiconductor layer 120 is SiGe
  • the first sub-sacrificial layer 134a is polycrystalline SiGe.
  • the mask layer formed in the above step S123a is removed, and a mask layer is formed to protect the first sub-sacrificial layer 134a between the isolation wall 132 and the first stacked structure 200A.
  • the mask layer can, for example, cover the isolation wall 132, the first sub-sacrificial layer 134a and the first stacked structure 200A, so that at least a portion of the liner layer 131b between the exposed isolation wall 132 and the second stacked structure 200B can be etched to form a second cavity 133b.
  • the second sub-sacrificial layer 134 b is filled into the second cavity 133 b shown in FIG. 11 , and the mask layer formed in step S123 b is removed, so that the semiconductor structure shown in FIG. 12 can be obtained.
  • the first sub-sacrificial layer 134a and the second sub-sacrificial layer 134b can be respectively formed on both sides of the isolation wall 132, so that through subsequent processes, an N-type semiconductor device and a P-type semiconductor device can be respectively formed on both sides of the isolation wall 132.
  • the gate structure may include a gate dielectric layer 141 and a gate electrode layer 142 disposed around the other of the first semiconductor layer and the second semiconductor layer (ie, the one of the first semiconductor layer and the second semiconductor layer remaining after step S140 is completed).
  • the gate dielectric layer 141 may include one or more layers of a dielectric material (such as silicon oxide, silicon nitride or high-k dielectric material), other suitable dielectric materials and/or combinations thereof.
  • the high-k dielectric material may include, for example, HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, titanium oxide, hafnium dioxide-aluminum oxide (HfO 2 -Al 2 O 3 ) alloy, other suitable high-k dielectric materials and/or combinations thereof.
  • an interface layer may be formed between the channel region (i.e., the first semiconductor layer 110) and the gate dielectric layer 141.
  • the gate dielectric layer 141 may be formed by CVD, ALD, or any suitable method.
  • the thickness of the gate dielectric layer 141 is in the range of about 1 nm to about 6 nm.
  • a gate electrode layer 142 is filled outside the gate dielectric layer 141, thereby forming a gate electrode layer 142 disposed around the first semiconductor layer 110.
  • the gate electrode layer 142 may include one or more layers of conductive materials, such as polysilicon, aluminum, copper, titanium, tantalum, tungsten, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, alloys thereof, other suitable materials and/or combinations thereof.
  • the gate electrode layer 142 may be formed by CVD, The method may be ALD, electroplating or other suitable methods.
  • the gate structure can only surround the three sides of the channel
  • the manufacturing method of the semiconductor device of the embodiment of the present application by forming an isolation wall and a sacrificial layer in the isolation trench and removing the sacrificial layer through a subsequent etching process, a gate structure surrounding the entire channel area can be formed, thereby achieving a smaller DIBL and better control of the leakage current of the semiconductor device.
  • Step S130 will be described in detail below. More specifically, it is necessary to form a source region and a drain region 160 on both sides of the first stacked structure 200A and the second stacked structure 200B along a second direction, wherein the second direction is perpendicular to the first direction, and the first direction is the arrangement direction of the first stacked structure 200A and the second stacked structure 200B.
  • the above step S130 may specifically include:
  • the second semiconductor layer 120 is removed by a predetermined thickness, which is about 3 nm to 10 nm, more preferably about 5 nm.
  • step S133 Fill one of the removed first semiconductor layer 110 and the second semiconductor layer 120 (ie, the one of the first semiconductor layer 110 and the second semiconductor layer 120 removed by a predetermined thickness after completing step S132 ) with the insulating layer 150 .
  • the insulating layer 150 fills the removed second semiconductor layer 120.
  • the insulating layer 150 may be, for example, silicon nitride, and may be formed on the sidewalls of the first semiconductor layer 110 and the second semiconductor layer 120 by, for example, an ALD process, and then the insulating layer 150 on the first semiconductor layer 110 is removed by an etching process.
  • the insulating layer 150 is used to prevent the subsequently formed gate structure from being connected to the source region or the drain region.
  • An external layer is formed on the surface of the other of the first semiconductor layer 110 and the second semiconductor layer 120.
  • the source and drain regions 160 are formed by epitaxial growth.
  • a source region and a drain region 160 are grown on the surface of the first semiconductor layer 110 by epitaxial growth. Then, the dummy gate structure is removed, thereby obtaining the semiconductor structure shown in FIG18A and FIG18B .
  • step S134 after completing step S134, the following steps may also be included:
  • the source and drain structures of the semiconductor device of the embodiment of the present application are manufactured through the above steps S131 to S135.
  • the gate structure of the semiconductor device is manufactured through the above steps S140 and S150.
  • FIG. 20 shows a cross-sectional axial side view of the semiconductor structure after step S140.
  • the two ends of the channel region (i.e., the first semiconductor layer 110) along the second direction are respectively connected to the source region and the drain region 160, so that it is shown as a suspended arrangement in the cross-sectional view in the first direction shown in FIG. 8.
  • An insulating layer 150 is formed between the source region and the drain region 160 and the gate structure to be formed to prevent the gate structure from being connected to the source region and the drain region 160.
  • a gate structure surrounding the entire channel region can be formed, which can achieve a smaller DIBL and better control of the leakage current of the semiconductor device.

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请属于半导体技术领域，具体公开一种半导体器件的制造方法，包括：在衬底上形成相互间隔的第一叠层结构和第二叠层结构，第一叠层结构和第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层；在第一叠层结构和第二叠层结构之间填充隔离墙和牺牲层，牺牲层位于隔离墙的两侧，以分别间隔隔离墙与第一叠层结构和第二叠层结构，牺牲层相对于第一半导体层或第二半导体层具有高刻蚀选择比；去除第一半导体层和第二半导体层中的一者以及牺牲层；在另一者周围形成栅极结构。本申请在隔离沟槽内形成隔离墙和牺牲层并通过后续刻蚀工艺去除牺牲层，从而形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。

Description

半导体器件的制造方法 技术领域
本申请属于半导体技术领域，具体涉及一种半导体器件的制造方法。
背景技术
为了应对半导体器件的关键尺寸不断缩小、且器件密度不断增大的挑战，目前提出了一种Forksheet(叉板晶体管)结构，该结构在两个晶体管之间引入隔离墙结构，以使得两个晶体管之间的间距能够进一步缩短。
然而，在常规的Forksheet结构中，两个晶体管的沟道区贴附于隔离墙的两侧，后续在沟道区外侧形成栅极结构时，栅极结构仅能围绕沟道区的三个侧面，在3nm以及更精细的半导体制造工艺中，难以实现更小的漏致势垒降低(DIBL，Drain Induced Barrier Lowering)。
发明内容
本申请实施例公开了一种半导体器件的制造方法，以解决相关技术中半导体器件DIBL较大的问题。
为了解决上述技术问题，本申请实施例公开了一种半导体器件的制造方法，包括：
在衬底上形成相互间隔的第一叠层结构和第二叠层结构，所述第一叠层结构和所述第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层；
在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，所述牺牲层位于所述隔离墙的两侧，以分别间隔所述隔离墙与所述第一叠层结构和所述第二叠层结构，所述牺牲层相对于所述第一半导体层或所述第二半 导体层具有高刻蚀选择比；
去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层；
在所述第一半导体层和所述第二半导体层中的另一者周围形成栅极结构。
作为一些可选实施方式，所述在衬底上形成相互间隔的第一叠层结构和第二叠层结构，包括：
在所述衬底上形成交替堆叠的所述第一半导体层和所述第二半导体层；
对交替堆叠的所述第一半导体层和所述第二半导体层进行刻蚀以形成隔离沟槽，所述隔离沟槽将交替堆叠的所述第一半导体层和所述第二半导体层分隔为所述第一叠层结构和所述第二叠层结构，所述第一叠层结构用于形成第一半导体器件，所述第二叠层结构用于形成第二半导体器件。
作为一些可选实施方式，所述在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，包括：
形成覆盖所述隔离沟槽的侧壁和底面的衬垫层；
在所述衬垫层上形成所述隔离墙以填充所述隔离沟槽；
去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔；
向所述空腔填充所述牺牲层。
作为一些可选实施方式，所述去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔，包括：
去除所述隔离墙与所述第一叠层结构之间的至少部分所述衬垫层以形成第一空腔；以及
去除所述隔离墙与所述第二叠层结构之间的至少部分所述衬垫层以形成第二空腔；
所述向所述空腔填充所述牺牲层，包括：
向所述第一空腔填充第一子牺牲层，所述第一子牺牲层相对于所述第一 半导体层和所述第二半导体层中的一者具有高刻蚀选择比；以及
向所述第二空腔填充第二子牺牲层，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
作为一些可选实施方式，所述牺牲层包括第一子牺牲层和第二子牺牲层；
所述第一子牺牲层位于所述隔离墙与所述第一叠层结构之间，以间隔所述隔离墙与所述第一叠层结构，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；
所述第二子牺牲层位于所述隔离墙与所述第二叠层结构之间，以间隔所述隔离墙与所述第二叠层结构，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
作为一些可选实施方式，所述第一子牺牲层的材料与所述第一半导体层和所述第二半导体层中的一者相同；
所述第二子牺牲层的材料与所述第一半导体层和所述第二半导体层中的另一者相同。
作为一些可选实施方式，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述第一子牺牲层为多晶Si和多晶SiGe中的一者；
所述第二子牺牲层为多晶Si和多晶SiGe中的另一者。
作为一些可选实施方式，所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比；或者
所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比。
作为一些可选实施方式，所述牺牲层的材料与所述第一半导体层或所述第二半导体层相同；
当所述牺牲层的材料与所述第一半导体层相同时，所述牺牲层和所述第 一半导体层相对于所述第二半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第一半导体层和所述牺牲层；
当所述牺牲层的材料与所述第二半导体层相同时，所述牺牲层和所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第二半导体层和所述牺牲层。
作为一些可选实施方式，所述第一半导体层为Si，所述第二半导体层为SiGe；
所述牺牲层为多晶Si或多晶SiGe。
作为一些可选实施方式，利用干法或湿法刻蚀工艺去除位于所述隔离沟槽侧壁的至少部分所述衬垫层；
所述衬垫层与所述隔离墙之间具有高刻蚀选择比；并且
所述牺牲层与所述隔离墙之间具有高刻蚀选择比。
作为一些可选实施方式，在去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层之前，还包括：
在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，所述第二方向与第一方向垂直，所述第一方向为所述第一叠层结构和所述第二叠层结构的排布方向。
作为一些可选实施方式，所述在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，包括：
沿所述第二方向去除预定厚度的所述第一半导体层和所述第二半导体层中的一者；
利用绝缘层填充被去除的所述第一半导体层和所述第二半导体层中的所述一者；
在所述第一半导体层和所述第二半导体层中的另一者表面进行外延生长以形成所述源区和所述漏区。
在本申请实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
附图说明
图1示出了本申请实施例的半导体器件的制造方法的流程图；
图2示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图3示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图4示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图5示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图6示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图7示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图8示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图9至图12分别示出了本申请另一实施例的半导体器件的制造方法的各个阶段之一的示意图；
图13示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图14示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图15A和图15B示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图16A和图16B示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图17A和图17B示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图18A和图18B示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图19A和图19B示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图；
图20示出了本申请实施例的半导体器件的制造方法的各个阶段之一的示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本领域技术人员应当理解，本申请实施例仅是对可以以各种形式来实施本申请所请求保护的结构和方法的说明。此外，结合各种实施例给出的每个 示例旨在是说明性的，而不是限制性的。此外，附图不一定按比例绘制，一些特征可能被夸大以显示特定组件的细节。因此，本申请实施例中的具体结构和功能细节不应被解释为限制性的，而仅仅是作为教导本领域技术人员以不同方式采用本申请实施例的方法和结构的代表性基础。还应注意,相同和对应的元素由相同的附图标记表示。
在下文的描述中，阐述了许多具体细节，例如特定结构、组件、材料、尺寸、处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域技术人员应当理解，可以在没有这些具体细节的情况下实践本申请的各种实施例。在其他情况下，未详细描述众所周知的结构或处理步骤，以避免混淆本申请。
出于下文描述的目的，术语“上”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应与说明书附图所公开的结构和方法中的定向有关。应当理解，当作为层、区域或衬底的元素被称为在另一元素上时，该元素可以直接在另一元素上，或者也可以存在中间元素。相反,当一个元素被称为直接在另一元素上时,两者之间不存在中间元素。还应当理解,当一个元素被称为在另一元素下时，该元素可以直接在另一元素下，或者可以存在中间元素。相反。当一个元素被称为直接在另一元素下时，两者之间不存在中间元素。
下面将结合附图，对本申请实施例公开的技术方案进行详细说明。
本申请实施例提供了一种半导体器件的制造方法，如图1所示，该方法可以包括如下步骤。
S110.在衬底上形成相互间隔的第一叠层结构和第二叠层结构。
如图3所示，衬底100上形成有相互间隔的第一叠层结构200A和第二叠层结构200B，第一叠层结构200A和第二叠层结构200B分别包括交替堆叠的第一半导体层110和第二半导体层120。在一些可选实施方式中，第一叠层结构200A和第二叠层结构200B例如可以通过隔离沟槽130间隔开。
衬底100在至少其表面部分上包括单晶半导体层。衬底100可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在一些可选实施方式中，衬底100可以由晶体Si制成。衬底100可以在其表面区中包括一个或多个缓冲层(未示出)。缓冲层可以用于逐渐地将晶格常数从衬底的晶格常数改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在一些可选实施方式中，衬底100可以包括在硅衬底上外延生长的硅锗(SiGe)缓冲层。衬底100还可以包括已经适当掺杂有杂质(例如，p型或n型导电性)的各个区域。
第一半导体层110和第二半导体层120可以由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GeSn、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。在一些可选实施方式中，第一半导体层110和第二半导体层120由Si、Si化合物、SiGe、Ge或Ge化合物制成。在某些可选实施方式中，第一半导体层110是Si，第二半导体层120是SiGe。在其他可选实施方式中，第一半导体层110也可以是SiGe，第一半导体层110和第二半导体层120的Ge含量不同。为简要起见，在本文中，以第一半导体层110为Si，第二半导体层120为SiGe为例，详细描述本申请实施例。
需要说明的是，在后续的刻蚀工艺中，第一半导体层110相对于第二半导体层120具有高刻蚀选择比，或者第二半导体层120相对于第一半导体层110具有高刻蚀选择比，从而可以选择性地去除第一半导体层110或是第二半导体层120。在这里，高刻蚀选择比指的是刻蚀选择比大于10，优选地大于50，更优选地大于100，以精确地进行选择性刻蚀工艺，在去除掉第一半导体层110和第二半导体层120中的一者的同时，尽可能避免对第一半导体 层110和第二半导体层120中的另一者造成损伤。
在本实施例中，第一叠层结构200A用于形成第一半导体器件，第二叠层结构200B用于形成第二半导体器件，该第一半导体器件和第二半导体器件例如可以为场效应晶体管。以第一半导体层110为Si，第二半导体层120为SiGe为例，当待形成的半导体器件被去除第一半导体层110，保留第二半导体层120时，该半导体器件可以作为P型半导体器件；当待形成的半导体器件被去除第二半导体层120，保留第一半导体层110时，该半导体器件可以作为N型半导体器件。
在图3的示例中，第一叠层结构200A和第二叠层结构200B中的第一半导体层110和第二半导体层120同层设置。在本申请实施例的一些可选实施方式中，第一叠层结构200A和第二叠层结构200B中的第一半导体层110和第二半导体层120可以错层设置，即第一叠层结构200A中的第一半导体层110与第二叠层结构200B中的第二半导体层120位于同一水平面，第一叠层结构200A中的第二半导体层120与第二叠层结构200B中的第一半导体层110位于同一水平面。
在本申请实施例的一些可选实施方式中，上述步骤S110可以包括：
S111.在衬底上形成交替堆叠的第一半导体层和第二半导体层。
如图2所示，衬底100上形成了交替堆叠的第一半导体层110和第二半导体层120。
S112.对交替堆叠的第一半导体层和第二半导体层进行刻蚀以形成隔离沟槽。
如图3所示，通过刻蚀工艺在交替堆叠的第一半导体层110和第二半导体层120中形成了隔离沟槽130，隔离沟槽130分隔开了用于形成第一半导体器件的第一叠层结构200A和用于形成第二半导体器件的第二叠层结构200B。作为本申请实施例的一些可选实施方式，第一半导体器件和第二半导 体器件可以为相同导电类型，例如都为N型半导体器件或P型半导体器件。在另一些可选实施方式中，第一半导体器件和第二半导体器件也可以为不同导电类型，例如第一半导体器件为N型半导体器件，第二半导体器件为P型半导体器件。在本申请实施例的一些可选实施方式中，隔离沟槽130可以深入至衬底100中，如图3所示，从而可以作为浅沟槽隔离结构(shallow trench isolation，STI)，以将两个半导体器件隔离开。
S120.在第一叠层结构和第二叠层结构之间填充隔离墙和牺牲层。
如图7所示，隔离墙132和牺牲层134形成在第一叠层结构200A和第二叠层结构200B之间，且填充第一叠层结构200A和第二叠层结构200B之间的空间。牺牲层134位于隔离墙132的两侧，以分别间隔隔离墙132与第一叠层结构200A和第二叠层结构200B，也即隔离墙132的两侧分别通过牺牲层134与第一叠层结构200A和第二叠层结构200B间隔开。为了保证在后续的刻蚀工艺中，牺牲层134被随同第一半导体层110或所述第二半导体层120去除，牺牲层134需要相对于第一半导体层110或第二半导体层120具有高刻蚀选择比。
在本申请实施例的一些可选实施方式中，上述步骤S120可以包括：
S121.形成覆盖隔离沟槽的侧壁和底面的衬垫层。
如图4所示，可以通过CVD(包括LPCVD和PECVD)、PVD、ALD或其他合适的工艺形成衬垫层131，以覆盖隔离沟槽130的顶面、底面和侧壁。在某些可选实施方式中，衬垫层131可以为氧化硅，例如可以通过ALD工艺制成。
S122.在衬垫层上形成隔离墙以填充隔离沟槽。
如图5所示，衬垫层131上形成了隔离墙132，从而填充了隔离沟槽130。在本步骤中，例如可以通过ALD或CVD等工艺来形成隔离墙132。隔离墙132可以为氮化硅、氧化铝、氧化铪(HfO2)，或者其他高k介电材料。尽管 图中未示出，本领域技术人员应当理解，在形成隔离墙132填充隔离沟槽130之后，可以通过刻蚀或化学机械研磨(CMP)等工艺去除隔离沟槽130以外的衬垫层131和隔离墙132，从而得到如图5所示的半导体结构。
S123.去除位于隔离沟槽侧壁的至少部分衬垫层以形成空腔。
如图6所示，隔离沟槽130侧壁的至少部分衬垫层131被去除，以形成空腔133。在图6的示例中，隔离沟槽130侧壁的部分衬垫层131被去除，空腔133延伸至衬底100的表面下方。当然，也可以选择去除隔离沟槽130侧壁的全部衬垫层131。
在本申请实施例的一些可选实施方式中，由于需要实现对衬垫层131进行刻蚀时，避免隔离墙132受到损伤，衬垫层131与隔离墙132之间具有高刻蚀选择比，可以采用干法刻蚀工艺来执行步骤S123，例如可以采用较低的腔室压力，以增大刻蚀等离子体的自由程，从而能够使得空腔133延伸至衬底100的表面下方。在本申请实施例的另一些可选实施方式中，可以采用湿法刻蚀工艺来执行步骤S123。
S124.向空腔填充牺牲层。
如图7所示，空腔133被填充了牺牲层134。在本步骤中，可以采用较低的腔室压力，以增大沉积等离子体的自由程，从而使得空腔133能够被充分填充。
在本申请实施例的一些可选实施方式中，牺牲层134与隔离墙132之间具有高刻蚀选择比。为此，牺牲层134可以选用与第一半导体层110或第二半导体层120相同的材料。具体而言，当牺牲层134的材料与第一半导体层110相同时，牺牲层134和第一半导体层110相对于第二半导体层120具有高刻蚀选择比，从而在后续的刻蚀工艺中，牺牲层134与第一半导体层110一同被去除；当牺牲层134的材料与第二半导体层120相同时，牺牲层134和第二半导体层120相对于第一半导体层110具有高刻蚀选择比，从而在后 续的刻蚀工艺中，牺牲层134与第二半导体层120一同被去除。并且，在去除牺牲层134与第一半导体层110或第二半导体层120的同时，需要保持隔离墙132不被刻蚀。也正是基于上述考虑，在本实施例中，将部分衬垫层131的材料替换为了牺牲层134的材料，从而能够实现后续的选择性刻蚀。
在本申请实施例的一些更具体的可选实施方式中，第一半导体层110为Si，第二半导体层120为SiGe；牺牲层134为多晶Si或多晶SiGe。当牺牲层134为多晶Si时，在后续的刻蚀工艺中，牺牲层134与第一半导体层110一同被去除；当牺牲层134为多晶SiGe时，在后续的刻蚀工艺中，牺牲层134与第二半导体层110一同被去除。具体地，向空腔133填充牺牲层134的步骤，可以包括：向空腔133填充非晶Si或非晶SiGe；对非晶Si或非晶SiGe进行退火处理以形成多晶Si或多晶SiGe。例如可以采用LPCVD工艺向空腔133填充非晶Si或非晶SiGe，然后对所填充的非晶Si或非晶SiGe进行高温退火处理，以使得非晶Si或非晶SiGe重结晶为多晶Si或多晶SiGe。
S130.形成第一半导体器件和第二半导体器件的源区和漏区。为避免本申请的主要构思被模糊，在下文中将对此步骤进行详细描述。
S140.去除第一半导体层和第二半导体层中的一者以及牺牲层。
在图8的示例中，第一叠层结构200A和第二叠层结构200B中的第二半导体层120以及牺牲层134被去除，仅保留第一半导体层110。如上文所述，第一半导体层110例如可以为Si，第二半导体层120例如可以为SiGe，牺牲层134例如可以为多晶SiGe，在本步骤的刻蚀工艺中，通过使SiGe与Si之间具有高刻蚀选择比，从而实现第二半导体层120以及牺牲层134被去除，仅保留第一半导体层110，从而通过后续工艺形成两个N型半导体器件。然而，本申请并不限于此，在一些可选实施方式中，第一半导体层110例如可以为Si，第二半导体层120例如可以为SiGe，牺牲层134例如可以为多晶Si，在此情况下，通过使刻蚀工艺中Si与SiGe之间具有高刻蚀选择比，从 而实现第一半导体层110以及牺牲层134被去除，仅保留第二半导体层120，从而通过后续工艺形成两个P型半导体器件。同时，由于还需要避免去除牺牲层134时对隔离墙132造成损伤，需要牺牲层134与隔离墙132之间具有高刻蚀选择比。
在本申请实施例的另一些可选实施方式中，如图9至图12所示，隔离墙132两侧的牺牲层可以不同，牺牲层134可以包括第一子牺牲层134a和第二子牺牲层134b，第一子牺牲层134a位于隔离墙132与第一叠层结构200A之间，以间隔隔离墙132与第一叠层结构200A；第二子牺牲层134b位于隔离墙132与第二叠层结构200B之间，以间隔隔离墙132与第二叠层结构200B。其中，第一子牺牲层134a相对于第一半导体层110和第二半导体层120中的一者具有高刻蚀选择比，第二子牺牲层134b相对于第一半导体层110和第二半导体层120中的另一者具有高刻蚀选择比。例如第一子牺牲层134a相对于第一半导体层110具有高刻蚀选择比，第二子牺牲层134b相对于第二半导体层120具有高刻蚀选择比，由此，在后续的对第一叠层结构200A的刻蚀工艺中，第一子牺牲层134a与第二半导体层120一同被去除，第一叠层结构200A仅保留第一半导体层110；在后续的对第二叠层结构200B的刻蚀工艺中，第二子牺牲层134b与第一半导体层110一同被去除，第二叠层结构200B仅保留第一半导体层120，从而可以通过后续工艺形成一个N型半导体器件和一个P型半导体器件。
具体地，第一子牺牲层134a的材料与第一半导体层110和第二半导体层120中的一者相同，第二子牺牲层134b的材料与第一半导体层110和第二半导体层120中的另一者相同。例如，第一子牺牲层134a的材料与第二半导体层120相同，第二子牺牲层134b的材料与第一半导体层110相同。更具体地，第一半导体层110为Si，第二半导体层120为SiGe，第一子牺牲层134a为多晶Si和多晶SiGe中的一者；第二子牺牲层134b为多晶Si和多晶SiGe 中的另一者。例如，第一子牺牲层134a为多晶SiGe，第二子牺牲层134b为多晶Si。
具体而言，形成上述第一子牺牲层134a和第二子牺牲层134b的方法可以包括如下步骤：
S123a.去除隔离墙与第一叠层结构之间的至少部分衬垫层以形成第一空腔。
如图9所示，需要形成保护隔离墙132与第二叠层结构200B之间的衬垫层131b的掩膜层，该掩膜层例如可以覆盖隔离墙132、衬垫层131b以及第二叠层结构200B，从而可以对暴露出的隔离墙132与第一叠层结构200A之间的至少部分衬垫层131进行刻蚀，以形成第一空腔133a。
S124a.向第一空腔填充第一子牺牲层。
如图10所示，向图9所示的第一空腔133a填充第一子牺牲层134a，第一子牺牲层134a相对于第一半导体层110和第二半导体层120中的一者具有高刻蚀选择比。在一种可选实施方式中，第一半导体层110为Si，第二半导体层120为SiGe，第一子牺牲层134a为多晶SiGe。
S123b.去除隔离墙与第二叠层结构之间的至少部分衬垫层以形成第二空腔。
如图11所示，去除上述步骤S123a中形成的掩膜层，并形成保护隔离墙132与第一叠层结构200A之间的第一子牺牲层134a的掩膜层，该掩膜层例如可以覆盖隔离墙132、第一子牺牲层134a以及第一叠层结构200A，从而可以对暴露出的隔离墙132与第二叠层结构200B之间的至少部分衬垫层131b进行刻蚀，以形成第二空腔133b。
S124b.向第二空腔填充第二子牺牲层。
如图12所示，向图11所示的第二空腔133b填充第二子牺牲层134b，并去除步骤S123b中形成的掩膜层，从而可以得到图12所示的半导体结构。
通过上述步骤S123a、S124a、S123b和S124b即可以实现在隔离墙132两侧分别形成的第一子牺牲层134a和第二子牺牲层134b，从而可以通过后续工艺，在隔离墙132的两侧分别形成一个N型半导体器件和一个P型半导体器件。
S150.在第一半导体层和第二半导体层中的另一者周围形成栅极结构。
栅极结构可以包括围绕第一半导体层和第二半导体层中的另一者(即，在完成步骤S140之后第一半导体层和第二半导体层中保留下来的一者)设置的栅极介电层141和栅电极层142。
在图13的示例中，由于第二半导体层120被去除，仅保留第一半导体层110，并且由于牺牲层134被去除，第一半导体层110与隔离墙132之间存在间隙，从而可以围绕整个第一半导体层110的周围形成栅极介电层141，被栅极介电层141所围绕的第一半导体层110形成为半导体器件的沟道区。在一些可选实施方式中，栅极介电层141可以包括介电材料(诸如氧化硅、氮化硅或高k介电材料)、其他合适的介电材料和/或其组合的一层或多层。高k介电材料例如可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或其组合。在某些实施例中，在沟道区(即第一半导体层110)和栅极介电层141之间还可以形成有界面层。栅极介电层141可以通过CVD、ALD或任何合适的方法形成。在一个可选实施例中，栅极介电层141的厚度在约1nm至约6nm的范围内。
如图14所示，在栅极介电层141外侧填充栅电极层142，从而形成了围绕第一半导体层110设置的栅电极层142。在一些可选实施方式中，栅电极层142可以包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其合金、其他合适的材料和/或其组合。栅电极层142可以通过CVD、 ALD、电镀或其他合适的方法形成。
不同于常规的Forksheet结构中栅极结构只能围绕沟道的三个侧面，在本申请实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
在下文中将对步骤S130进行详细说明，更具体地，需要在第一叠层结构200A和第二叠层结构200B的沿第二方向的两侧形成源区和漏区160，其中第二方向与第一方向垂直，第一方向为第一叠层结构200A和第二叠层结构200B的排布方向。上述步骤S130具体可以包括：
S131.形成覆盖第一叠层结构200A、第二叠层结构200B、隔离墙132和牺牲层134的伪栅(dummy gate)结构140，如图15A和图15B所示。
S132.沿第二方向去除预定厚度的第一半导体层110和第二半导体层120中的一者。
在图16A和图16B的示例中，第二半导体层120被去除预定厚度，该预定厚度约为3nm至10nm，更优选地为约5nm。
S133.利用绝缘层150填充被去除的第一半导体层110和第二半导体层120中的一者(即在完成步骤S132之后第一半导体层110和第二半导体层120中被去除预定厚度的一者)。
在图17A和图17B的示例中，绝缘层150填充了被去除的第二半导体层120。绝缘层150例如可以为氮化硅，例如可以通过ALD工艺形成在第一半导体层110和第二半导体层120的侧壁上，然后通过刻蚀工艺去除第一半导体层110上的绝缘层150。绝缘层150用于避免后续形成的栅极结构与源区或漏区导通。
S134.在第一半导体层110和第二半导体层120中的另一者表面进行外 延生长以形成源区和漏区160。
在图18A和图18B的示例中，通过外延生长，在第一半导体层110表面生长出源区和漏区160。然后去除伪栅结构，从而得到图18A和图18B所示的半导体结构。
在一些实施例中，在完成步骤S134之后，还可以包括以下步骤：
S135.在源区和漏区160上形成绝缘结构161，如图19A和图19B所示。
至此，通过上述步骤S131至S135实现了本申请实施例的半导体器件的源极和漏极结构的制造。在后续工序中，通过上文所述的步骤S140和S150实现了半导体器件的栅极结构的制造。
为了更清楚地表示步骤S140之后的半导体结构，图20示出了步骤S140之后的半导体结构的截面轴侧视图，如图20所示，沟道区(即第一半导体层110)沿第二方向上的两端分别连接于源区和漏区160，从而在图8所示的第一方向上的截面图中显示为悬空设置。绝缘层150形成在源区和漏区160与待形成的栅极结构之间，以避免栅极结构与源区和漏区160导通。在本申请实施例的半导体器件的制造方法中，通过在隔离沟槽内形成隔离墙和牺牲层，并通过后续的刻蚀工艺去除该牺牲层，从而可以形成围绕整个沟道区周围的栅极结构，能够实现更小的DIBL，对半导体器件的漏电流实现更好的控制。
本申请上文实施例中重点描述的是各个实施例之间的不同，各个实施例之间不同的优化特征只要不矛盾，均可以组合形成更优的实施例，考虑到行文简洁，在此则不再赘述。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (13)

  1. 一种半导体器件的制造方法，其特征在于，包括：
    在衬底上形成相互间隔的第一叠层结构和第二叠层结构，所述第一叠层结构和所述第二叠层结构分别包括交替堆叠的第一半导体层和第二半导体层；
    在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，所述牺牲层位于所述隔离墙的两侧，以分别间隔所述隔离墙与所述第一叠层结构和所述第二叠层结构，所述牺牲层相对于所述第一半导体层或所述第二半导体层具有高刻蚀选择比；
    去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层；
    在所述第一半导体层和所述第二半导体层中的另一者周围形成栅极结构。
  2. 根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在衬底上形成相互间隔的第一叠层结构和第二叠层结构，包括：
    在所述衬底上形成交替堆叠的所述第一半导体层和所述第二半导体层；
    对交替堆叠的所述第一半导体层和所述第二半导体层进行刻蚀以形成隔离沟槽，所述隔离沟槽将交替堆叠的所述第一半导体层和所述第二半导体层分隔为所述第一叠层结构和所述第二叠层结构，所述第一叠层结构用于形成第一半导体器件，所述第二叠层结构用于形成第二半导体器件。
  3. 根据权利要求2所述的半导体器件的制造方法，其特征在于，所述在所述第一叠层结构和所述第二叠层结构之间填充隔离墙和牺牲层，包括：
    形成覆盖所述隔离沟槽的侧壁和底面的衬垫层；
    在所述衬垫层上形成所述隔离墙以填充所述隔离沟槽；
    去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔；
    向所述空腔填充所述牺牲层。
  4. 根据权利要求3所述的半导体器件的制造方法，其特征在于，所述去除位于所述隔离沟槽侧壁的至少部分所述衬垫层以形成空腔，包括：
    去除所述隔离墙与所述第一叠层结构之间的至少部分所述衬垫层以形成第一空腔；以及
    去除所述隔离墙与所述第二叠层结构之间的至少部分所述衬垫层以形成第二空腔；
    所述向所述空腔填充所述牺牲层，包括：
    向所述第一空腔填充第一子牺牲层，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；以及
    向所述第二空腔填充第二子牺牲层，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
  5. 根据权利要求1所述的半导体器件的制造方法，其特征在于，所述牺牲层包括第一子牺牲层和第二子牺牲层；
    所述第一子牺牲层位于所述隔离墙与所述第一叠层结构之间，以间隔所述隔离墙与所述第一叠层结构，所述第一子牺牲层相对于所述第一半导体层和所述第二半导体层中的一者具有高刻蚀选择比；
    所述第二子牺牲层位于所述隔离墙与所述第二叠层结构之间，以间隔所述隔离墙与所述第二叠层结构，所述第二子牺牲层相对于所述第一半导体层和所述第二半导体层中的另一者具有高刻蚀选择比。
  6. 根据权利要求5所述的半导体器件的制造方法，其特征在于，所述第一子牺牲层的材料与所述第一半导体层和所述第二半导体层中的一者相同；
    所述第二子牺牲层的材料与所述第一半导体层和所述第二半导体层中 的另一者相同。
  7. 根据权利要求6所述的半导体器件的制造方法，其特征在于，所述第一半导体层为Si，所述第二半导体层为SiGe；
    所述第一子牺牲层为多晶Si和多晶SiGe中的一者；
    所述第二子牺牲层为多晶Si和多晶SiGe中的另一者。
  8. 根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比；或者
    所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比。
  9. 根据权利要求8所述的半导体器件的制造方法，其特征在于，所述牺牲层的材料与所述第一半导体层或所述第二半导体层相同；
    当所述牺牲层的材料与所述第一半导体层相同时，所述牺牲层和所述第一半导体层相对于所述第二半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第一半导体层和所述牺牲层；
    当所述牺牲层的材料与所述第二半导体层相同时，所述牺牲层和所述第二半导体层相对于所述第一半导体层具有高刻蚀选择比，所述去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层，包括：去除所述第二半导体层和所述牺牲层。
  10. 根据权利要求9所述的半导体器件的制造方法，其特征在于，所述第一半导体层为Si，所述第二半导体层为SiGe；
    所述牺牲层为多晶Si或多晶SiGe。
  11. 根据权利要求3所述的半导体器件的制造方法，其特征在于，利用 干法或湿法刻蚀工艺去除位于所述隔离沟槽侧壁的至少部分所述衬垫层；
    所述衬垫层与所述隔离墙之间具有高刻蚀选择比；并且
    所述牺牲层与所述隔离墙之间具有高刻蚀选择比。
  12. 根据权利要求1-11中任一项所述的半导体器件的制造方法，其特征在于，在去除所述第一半导体层和所述第二半导体层中的一者以及所述牺牲层之前，还包括：
    在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，所述第二方向与第一方向垂直，所述第一方向为所述第一叠层结构和所述第二叠层结构的排布方向。
  13. 根据权利要求12所述的半导体器件的制造方法，其特征在于，所述在所述第一叠层结构和所述第二叠层结构的沿第二方向的两侧形成源区和漏区，包括：
    沿所述第二方向去除预定厚度的所述第一半导体层和所述第二半导体层中的一者；
    利用绝缘层填充被去除的所述第一半导体层和所述第二半导体层中的所述一者；
    在所述第一半导体层和所述第二半导体层中的另一者表面进行外延生长以形成所述源区和所述漏区。
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