WO2024122495A1 - 半導体素子の製造方法および製造装置 - Google Patents

半導体素子の製造方法および製造装置 Download PDF

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WO2024122495A1
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support substrate
semiconductor device
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賢太郎 村川
元久 宇佐川
知紘 北林
幸介 太田
佳伸 川口
剛 神川
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京セラ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof

Definitions

  • This disclosure relates to a method and apparatus for manufacturing semiconductor devices.
  • the method for manufacturing a semiconductor element according to the present disclosure includes the steps of bonding a plurality of elements, each of which includes a semiconductor layer grown on a growth substrate, to the surface of a support substrate, applying an external force to the back surface of one of the growth substrate and the support substrate such that the pressure distribution is non-uniform within the surface, and peeling off the plurality of elements bonded to the support substrate from the growth substrate.
  • FIG. 4 is a flowchart showing a method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 2 is a plan view showing a growth substrate and a number of elements.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are plan views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a manufacturing apparatus for a semiconductor element according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a manufacturing apparatus for a semiconductor element according to an embodiment of the present invention.
  • 4 is a flowchart showing a method for manufacturing a semiconductor device according to the present embodiment.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor element according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a manufacturing apparatus for a semiconductor element according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a manufacturing apparatus for a semiconductor element according to an embodiment of the present invention.
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment
  • FIG. 23 is a cross-sectional view of FIG. 21 and FIG. 22.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment.
  • FIG. 1 is a flowchart showing a method for manufacturing a semiconductor element according to this embodiment.
  • FIG. 2 is a plan view showing a growth substrate and a plurality of elements.
  • FIGS. 3 to 5 are cross-sectional views showing the method for manufacturing a semiconductor element according to this embodiment.
  • FIG. 6 is a plan view showing the method for manufacturing a semiconductor element according to this embodiment. As shown in FIGS.
  • the method for manufacturing a semiconductor element includes a step (S10) of bonding a plurality of elements SL, each of which includes a semiconductor layer 8 grown on a growth substrate TS, to the surface of a support substrate MS, a step (S20) of applying an external force to the back surface UF of one of the growth substrate TS and the support substrate MS so as to result in an in-plane non-uniform pressure distribution, and a step (S30) of peeling off the plurality of elements SL bonded to the support substrate MS from the growth substrate TS.
  • the elements SL when multiple elements SL are bonded to the surface of the support substrate MS, for example, by applying an external force to the back surface UT of the growth substrate TS that results in a non-uniform pressure distribution in the plane, the elements SL will tilt with respect to the growth substrate TS, and the bonded portion J can be easily broken. Specifically, by creating a pressure distribution in which the pressure changes in the first direction X, the bonded portion J with the growth substrate TS will tilt with respect to the normal to the growth substrate TS, and shear stress will concentrate near the interface between the growth substrate TS and the bonded portion J, causing the bonded portion J to break. It is preferable to apply an external force to the back surface UM of the support substrate MS that results in a pressure distribution that is uniform in the plane and does not change over time.
  • the method of manufacturing a semiconductor element according to this embodiment improves the yield when transferring multiple elements SL to a support substrate MS.
  • the growth substrate TS and the support substrate MS may be rigid substrates.
  • Each of the growth substrate TS and the support substrate MS may include a silicon-based substrate (e.g., a Si substrate, a SiC substrate).
  • the growth substrate TS may include a base substrate BS and a mask pattern 6 including a mask portion 5 and an opening K.
  • the bonding material that bonds the element SL and the support substrate MS may be rigid. This can further increase the yield.
  • the semiconductor layer 8 contains a nitride semiconductor as a main component.
  • Specific examples include GaN-based semiconductors, AlN (aluminum nitride), InAlN (indium aluminum nitride), and InN (indium nitride).
  • a GaN-based semiconductor is a semiconductor that contains gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the semiconductor layer 8 may be doped (e.g., n-type containing a donor) or non-doped.
  • the growth substrate TS includes a main substrate 1.
  • the main substrate 1 and the underlayer 4 are sometimes referred to as a base substrate BS.
  • the growth substrate TS includes a plurality of seed regions SA arranged in stripes in the first direction X, and each of the multiple elements SL may be connected to a plurality of seed regions SA.
  • the multiple elements SL may be spaced apart in the first direction X, and a gap GP may be formed between two adjacent elements SL.
  • the first direction X may be the a-axis direction ( ⁇ 11-20> direction) of the semiconductor layer 8 (a nitride semiconductor such as GaN).
  • the second direction Y may be the m-axis direction ( ⁇ 1-100> direction) of the semiconductor layer 8.
  • the third direction Z may be the c-axis direction ( ⁇ 0001> direction) of the semiconductor layer 8.
  • the semiconductor layer 8 can be formed by the ELO (Epitaxial Lateral Overgrowth) method, starting from the base layer 4 (seed area SA) exposed under the opening K.
  • the base layer 4 may be, for example, a single layer of AlN, a multilayer of an AlN layer (lower layer) and a GaN layer (upper layer), or a multilayer of an Al layer (lower layer) and an AlN layer (upper layer).
  • the bonding portion J located within the opening K is an initial formation layer, and bonds with the exposed base layer 4 (seed area SA).
  • the base portion B located above the opening K becomes a dislocation inheritance portion with many threading dislocations
  • the wing portion F located above the mask portion 5 becomes a low-defect portion with a lower threading dislocation density than the dislocation inheritance portion.
  • the base substrate BS may have a main substrate 1 which is a heterogeneous substrate having a lattice constant different from that of the semiconductor layer 8.
  • the semiconductor layer 8 may include a GaN-based semiconductor, and the heterogeneous substrate, the main substrate 1, may be a silicon substrate.
  • examples of the heterogeneous substrate include a sapphire (Al 2 O 3 ) substrate and a silicon carbide (SiC) substrate.
  • the surface orientation of the main substrate 1 is, for example, the (111) surface of a silicon substrate, the (0001) surface of a sapphire substrate, and the 6H-SiC (0001) surface of a SiC substrate. These are merely examples, and any substrate and surface orientation may be used as long as the semiconductor layer 8 can be grown by the ELO method.
  • the mask pattern 6 includes a mask portion 5 and an opening portion K.
  • the opening portion K functions as a growth initiation hole that exposes a portion (seed area SA) of the underlayer 4 and initiates the growth of the semiconductor layer 8, and the mask portion 5 may function as a selective growth mask (deposition inhibition mask) for growing the semiconductor layer 8 laterally, and the surface of the mask portion 5 becomes a growth inhibition area (non-seed area) DA.
  • the mask portion 5 may be, for example, a single layer film including one of a silicon oxide film (SiOx), a titanium nitride film (TiN, etc.), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), and a metal film having a high melting point (e.g., 1000 degrees or higher), or a laminated film including at least two of these.
  • a thermal oxide film obtained by subjecting a silicon substrate, a silicon nitride substrate, etc. to a thermal oxidation process may also be used as the mask portion 5.
  • the mask portion 5 may be a laminated film in which a silicon oxide film and a silicon nitride film are formed in this order.
  • the upper film in contact with the semiconductor layer 8 may be a silicon nitride film.
  • the element SL may include a functional layer 9 located on the semiconductor layer 8, and the functional layer 9 may include an active layer, a p-type layer, and electrodes (e.g., an anode and a cathode).
  • the active layer may have a quantum well structure.
  • the semiconductor layer 8 and the active layer and p-type layer may be GaN-based semiconductors, and may be formed successively in an MOCVD apparatus.
  • the support substrate MS may be a submount substrate and may include electrode pads PA and PC.
  • the element SL and the electrode pad PA may be joined via solder H.
  • the anode of the element SL and the electrode pad PA may be joined via solder H.
  • the solder H may be a Sn-Au alloy.
  • step S10 in Figure 1 may be selective transfer. That is, the multiple elements SL bonded to the support substrate MS may be a selected element group SG selected from all the elements on the growth substrate TS.
  • FIGs 1 to 5 multiple elements SL (selected element group) are bonded to a support substrate MS without removing the mask portion 5 of the growth substrate TS.
  • a part of the element SL may be embedded in the mask portion 5.
  • Figure 7 is a cross-sectional view showing a manufacturing method of a semiconductor element according to this embodiment. As shown in Figure 7, after removing the mask portion 5 of the growth substrate TS by wet etching or the like, multiple elements SL (selected element group) are bonded to a support substrate MS, and the element SL may be tilted with respect to the growth substrate TS to break the joint portion J.
  • FIG. 8 and 9 are cross-sectional views showing a method for manufacturing a semiconductor element according to this embodiment.
  • an external force is applied to the back surface UF of the growth substrate TS, but this is not limited thereto.
  • FIG. 8 and FIG. 9 in a state in which a plurality of elements SL are bonded to the surface of the support substrate MS, by applying an external force to the back surface UM of the support substrate MS such that the pressure distribution is non-uniform in the plane, the elements SL are tilted with respect to the growth substrate TS, and the joint J can be easily broken.
  • the joint J with the growth substrate TS is tilted with respect to the normal line of the growth substrate TS, and shear stress is concentrated near the interface between the growth substrate TS and the joint J, causing the joint J to break. It is preferable to apply an external force to the back surface UT of the growth substrate TS such that the pressure distribution is uniform in the plane and does not change with time.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing a semiconductor element according to this embodiment.
  • the pressure distribution on the back surface of the growth substrate TS may be changed over time.
  • a plate PT tilted at a predetermined positive angle around an axis (Y direction, m-axis of the semiconductor layer 8) perpendicular to the first direction X is pressed against the back surface of the growth substrate TS, and then a plate PT tilted at a predetermined negative angle is pressed against the back surface of the growth substrate TS.
  • the predetermined positive angle may be 1° to 3°
  • the predetermined negative angle may be -1° to -3°.
  • the selection element group SG multiple elements SL to be subjected to selective transfer
  • the selection element group SG tilted in the positive and negative directions relative to the growth substrate TS, and even if there is a joint J (see FIG. 4) in the selection element group SG that was not broken by the positive tilt, it can be broken by the negative tilt, thereby increasing the transfer yield of the selection element group SG.
  • the inclination is less than 1°, the yield will decrease due to insufficient tilt, and if it is 3° or more, the plate PT may float above the growth substrate TS, making it difficult to apply force appropriately.
  • FIG. 11 is a cross-sectional view showing the method for manufacturing a semiconductor element according to this embodiment.
  • the pressure distribution on the rear surface of the support substrate MS may be changed over time.
  • a plate PT tilted at a predetermined positive angle around an axis (Y direction, m-axis of the semiconductor layer 8) perpendicular to the first direction X is pressed against the rear surface of the support substrate MS, and then a plate PT tilted at a predetermined negative angle is pressed against the rear surface of the support substrate MS.
  • the predetermined positive angle may be 1° to 3°
  • the predetermined negative angle may be -1° to -3°.
  • selection element group SG multiple elements SL to be subjected to selective transfer
  • the selection element group SG tilted in the positive and negative directions relative to the growth substrate TS, and even if there is a joint J (see FIG. 4) in the selection element group SG that was not broken due to the positive tilt, it can be broken by the negative tilt, and the transfer yield of the selection element group SG can be increased.
  • FIG. 12 is a cross-sectional view showing a method for manufacturing a semiconductor element according to this embodiment.
  • a roller R pressed against the back surface of the growth substrate TS may be moved in a first direction X to change the pressure distribution on the back surface of the growth substrate TS over time.
  • the growth substrate TS may be adsorbed to the roller R after the transfer of the selection element group SG.
  • FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor element according to this embodiment.
  • a roller R pressed against the back surface of the support substrate MS may be moved in a first direction X to change the pressure distribution on the back surface of the support substrate MS over time.
  • the support substrate MS including the selection element group SG
  • FIG. 14 is a cross-sectional view showing a semiconductor element manufacturing apparatus according to this embodiment.
  • the semiconductor element manufacturing apparatus 50 may include a device G1 that can suction-hold and transport the workpiece 30 from its underside, and a device G2 that drives a plate PT that can change the inclination while applying a compressive force from the top surface of the workpiece 30.
  • the device G1 can move in the X direction, Y direction, and rotate within the XY plane, and aligns the position of the workpiece 30 and the orientation of the selection element group SG with respect to the plate PT.
  • the device G2 can move in the Z direction and rotate within the XZ plane.
  • the semiconductor element manufacturing apparatus 50 releases the selection element group SG from the growth substrate TS by releasing the workpiece 30 while still suction-holding its top and bottom surfaces.
  • the semiconductor device manufacturing apparatus 50 may include a device G1 that can suction-hold and transport the workpiece 30 from its underside, and a device G3 that drives a roller R that applies a compressive force from the top of the workpiece 30.
  • the device G1 can move in the X direction, the Y direction, and rotate in the XY plane, and aligns the position of the workpiece 30 and the orientation of the selection element group SG with respect to the roller R.
  • the semiconductor device manufacturing apparatus 50 applies a compressive force from the roller R to the support substrate MS from one end to the other end by moving the device G1 in the X direction.
  • the roller R is in an adsorption state, and after applying a force to the workpiece 30, the upper side of the workpiece (support substrate MS and selection element group SG) is adsorbed to the roller R side to perform peeling.
  • the pressure of the roller R is applied to the support substrate MS, but this is not limited thereto, and the pressure of the roller R may also be applied to the growth substrate TS.
  • FIG. 16 is a flowchart showing a method for manufacturing a semiconductor element according to this embodiment.
  • the method for manufacturing a semiconductor element according to this embodiment includes a step (S60) of bonding a plurality of elements SL, each of which includes a semiconductor layer 8 grown on a growth substrate TS, to a surface of a support substrate MS, a step (S70) of applying an external force in a first direction (X direction) perpendicular to the substrate thickness direction to one of the growth substrate TS and the support substrate MS, and a step (S80) of peeling off the plurality of elements SL bonded to the support substrate MS from the growth substrate TS.
  • S60 of bonding a plurality of elements SL, each of which includes a semiconductor layer 8 grown on a growth substrate TS, to a surface of a support substrate MS
  • FIGS. 17 and 18 are cross-sectional views showing a method for manufacturing a semiconductor element according to this embodiment.
  • an external force in a first direction may be applied to the growth substrate TS.
  • an external force in the opposite direction to the first direction may be applied to the support substrate MS.
  • an external force in a first direction may be applied to the support substrate MS.
  • an external force in the opposite direction to the first direction may be applied to the growth substrate TS.
  • the semiconductor device manufacturing apparatus 50 may include a device G1 capable of suction-holding and transporting the workpiece 30 from its underside, and a device G4 having a pressure unit PB that suction-holds the upper surface of the workpiece 30 and applies a force in a first direction (X direction) to the workpiece 30.
  • a device G1 capable of suction-holding and transporting the workpiece 30 from its underside
  • a device G4 having a pressure unit PB that suction-holds the upper surface of the workpiece 30 and applies a force in a first direction (X direction) to the workpiece 30.
  • an external force in the first direction (X direction) is applied to the growth substrate TS by the pressure unit PB, and then the workpiece upper and lower surfaces are released while still being held by suction, thereby peeling off the selection element group SG from the growth substrate TS.
  • an external force in the first direction (X direction) is applied to the growth substrate TS, but this is not limited thereto.
  • FIG. 20 is a cross-sectional view showing a semiconductor element manufacturing apparatus according to this embodiment.
  • semiconductor element manufacturing apparatus 50 may include device G1 that can suction-hold and transport workpiece 30 from its underside, and device G5 that moves in a first direction (X direction) while suction-holding the upper surface of workpiece 30.
  • device G5 moves a small amount in the first direction (X direction) and device G1 moves a small amount in the opposite direction to the first direction (-X direction), and then releases the workpiece upper and lower surfaces while still suction-holding them, thereby peeling off selected element group SG from growth substrate TS.
  • FIG. 21 and 22 are plan views showing the configuration of the semiconductor substrate according to this embodiment.
  • FIG. 23 is a cross-sectional view of FIG. 21 and FIG. 22.
  • an element SL including a wing portion F (one wing) of a semiconductor layer 8 includes an anode EA and a cathode EC, and the element SL may be held on a growth substrate (template substrate) TS via a tether portion TZ located on a seed region SA.
  • the element SL can be separated from the growth substrate TS by cutting (breaking) the boundary CL between the tether portion TZ and the wing portion F (one wing) and the functional layer 9 overlapping therewith using the semiconductor element manufacturing method according to this embodiment.
  • the element SL may be a light-emitting diode (LED).
  • the tether portion TZ may be provided in the center (FIG. 21), or may be provided in a plurality at intervals (FIG. 22).
  • the tether portion TZ is formed by patterning (partially removing by dry etching, etc.) the semiconductor layer 8 and the functional layer 9 overlapping it, in the region located above the seed region SA.
  • FIG. 24 and 25 are cross-sectional views showing the configuration of a semiconductor substrate according to this embodiment.
  • a gap VS may be provided between a wing portion F (one wing) of the semiconductor layer 8 and the growth substrate TS.
  • the base layer 4 is formed in a ridge shape, and the side surface of the base layer 4 is covered with a mask portion 5, so that the wing portion F of the semiconductor layer 8 can grow laterally while being raised above the growth substrate TS.
  • the method for manufacturing a semiconductor element may be used to obtain an element SL comprising a semiconductor layer 8 (including both wings) and a functional layer 9 overlapping it from the semiconductor substrate 10 of FIG. 24, or an element SL comprising a wing portion F and a functional layer 9 overlapping it.
  • the element SL may be separated from the growth substrate TS.
  • a gap VS may be provided between the wing portion F (one wing) of the semiconductor layer 8 and the growth substrate TS.
  • the wing portion F of the semiconductor layer 8 (nitride semiconductor layer) can be grown laterally while floating above the growth substrate TS.
  • the growth substrate TS template substrate
  • a modified region 4D and a non-modified region 4S are formed in the base layer 4, the non-modified region 4S functions as a seed region SA, and the modified region 4D functions as a growth suppression region (non-seed region) DA.
  • the modified region 4D can be formed by performing a plasma treatment or the like on the base layer 4 (e.g., an AlN layer).
  • the method for manufacturing a semiconductor element may be used to obtain an element SL having a semiconductor layer 8 (including both wings) and a functional layer 9 overlapping it from the semiconductor substrate 10 of FIG. 25, or an element SL having a wing portion F and a functional layer 9 overlapping it.
  • the element SL may be separated from the growth substrate TS.

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Abstract

本半導体素子の製造方法は、成長用基板ＴＳ上に成長した半導体層８をそれぞれが含む複数の素子ＳＬを支持基板ＭＳの表面に接合する工程と、成長用基板ＴＳおよび支持基板ＭＳの一方の裏面ＵＦに、面内不均一な押圧分布となるような外力を加える工程と、支持基板ＭＳに接合する複数の素子ＳＬを、成長用基板ＴＳから剥離する工程とを含む。

Description

半導体素子の製造方法および製造装置
　本開示は、半導体素子の製造方法および製造装置に関する。
　特許文献１には、マスクパターンを有する成長用基板上に、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて複数の半導体層（例えばＧａＮ層）を形成し、各半導体層をダイシングテープを用いて成長用基板から剥離する手法が開示されている。
特開２０１３－２５１３０４号公報
　本開示にかかる半導体素子の製造方法は、成長用基板上に成長した半導体層をそれぞれが含む複数の素子を支持基板の表面に接合する工程と、前記成長用基板および前記支持基板の一方の裏面に、面内不均一な押圧分布となるような外力を加える工程と、前記支持基板に接合する前記複数の素子を、前記成長用基板から剥離する工程とを含む。
本実施形態に係る半導体素子の製造方法を示すフローチャートである。 成長用基板および複数の素子を示す平面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す平面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造装置を示す断面図である。 本実施形態に係る半導体素子の製造装置を示す断面図である。 本実施形態に係る半導体素子の製造方法を示すフローチャートである。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造方法を示す断面図である。 本実施形態に係る半導体素子の製造装置を示す断面図である。 本実施形態に係る半導体素子の製造装置を示す断面図である。 実施形態に係る半導体基板の構成を示す平面図である。 実施形態に係る半導体基板の構成を示す平面図である。 図２１および図２２の断面図である。 実施形態に係る半導体基板の構成を示す断面図である。 実施形態に係る半導体基板の構成を示す断面図である。
　図１は、本実施形態に係る半導体素子の製造方法を示すフローチャートである。図２は、成長用基板および複数の素子を示す平面図である。図３～図５は、本実施形態に係る半導体素子の製造方法を示す断面図である。図６は、本実施形態に係る半導体素子の製造方法を示す平面図である。図１～図６に示すように、本実施形態に係る半導体素子の製造方法は、それぞれが成長用基板ＴＳ上に成長した半導体層８を含む複数の素子ＳＬを支持基板ＭＳの表面に接合する工程（Ｓ１０）と、成長用基板ＴＳおよび支持基板ＭＳの一方の裏面ＵＦに、面内不均一な押圧分布となるような外力を加える工程（Ｓ２０）と、支持基板ＭＳに接合する複数の素子ＳＬを、成長用基板ＴＳから剥離する工程（Ｓ３０）とを含む。
　図４に示すように、複数の素子ＳＬを支持基板ＭＳの表面に接合した状態において、例えば成長用基板ＴＳの裏面ＵＴに面内不均一な押圧分布となるような外力を加えることで、素子ＳＬが成長用基板ＴＳに対して傾き、結合部Ｊを容易に破断させることができる。具体的には、第１方向Ｘについて押圧が変化する押圧分布とすることで、成長用基板ＴＳとの結合部Ｊが成長用基板ＴＳの法線に対して傾き、成長用基板ＴＳおよび結合部Ｊの界面近傍にせん断応力が集中して結合部Ｊが破断する。なお、支持基板ＭＳの裏面ＵＭには、面内均一で時間的に変化しない押圧分布となるような外力を加えるとよい。
　これまでは、成長用基板上の複数の素子を支持基板へ転写するプロセスの歩留まりが低いという問題があったが、本実施形態に係る半導体素子の製造方法によれば、複数の素子ＳＬを支持基板ＭＳに転写する際の歩留まりが改善する。
　成長用基板ＴＳおよび支持基板ＭＳは剛性基板であってよい。成長用基板ＴＳおよび支持基板ＭＳそれぞれがシリコン系基板（例えば、Ｓｉ基板、ＳｉＣ基板）を含んでいてもよい。成長用基板ＴＳは、ベース基板ＢＳと、マスク部５および開口部Ｋを含むマスクパターン６とを備えてよい。素子ＳＬおよび支持基板ＭＳを接合する接合材が剛性を有していてもよい。これにより、歩留まりをより高めることができる。
　半導体層８は、主成分として窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。
　半導体層８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。成長用基板ＴＳは主基板１を含む。主基板１および下地層４を含めてベース基板ＢＳと呼びことがある。成長用基板ＴＳは、第１方向Ｘにストライプ状に並ぶ複数のシード領域ＳＡを含み、複数の素子ＳＬそれぞれが複数のシード領域ＳＡに繋がっていてよい。
　複数の素子ＳＬは、第１方向Ｘに離間形成されていてよく、隣り合う２つの素子ＳＬの間にギャップ（間隙）ＧＰが形成されてよい。第１方向Ｘは、半導体層８（ＧａＮ等の窒化物半導体）のａ軸方向（＜１１－２０＞方向）であってよい。第２方向Ｙは、半導体層８のｍ軸方向（＜１－１００＞方向）であってよい。第３方向Ｚ（半導体層８の厚さ方向）は、半導体層８のｃ軸方向（＜０００１＞方向）であってよい。
　図２～図４に示すように、半導体層８は、開口部Ｋ下に露出した下地層４（シード領域ＳＡ）を起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。下地層４は、例えば、ＡｌＮ層の単層でもよいし、ＡｌＮ層（下層）とＧａＮ層（上層）の複層でもよいし、Ａｌ層（下層）とＡｌＮ層（上層）の複層でもよい。開口部Ｋ内に位置する結合部Ｊは、初期形成層であり、露出した下地層４（シード領域ＳＡ）と結合する。半導体層８のうち、開口部Ｋの上方に位置する基部Ｂは、貫通転位が多い転位継承部となり、マスク部５の上方に位置するウィング部Ｆは、転位継承部と比較して貫通転位密度が小さい低欠陥部となる。
　ベース基板ＢＳは、半導体層８と格子定数の異なる異種基板である主基板１を有してもよい。半導体層８がＧａＮ系半導体を含み、異種基板である主基板１がシリコン基板であってもよい。異種基板としては、シリコン基板のほかに、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、半導体層８をＥＬＯ法で成長させることができる基板および面方位であればよい。
　マスクパターン６は、マスク部５および開口部Ｋを含む。開口部Ｋは下地層４の一部（シード領域ＳＡ）を露出させ、半導体層８の成長を開始させる、成長開始用ホールとして機能し、マスク部５は、半導体層８を横方向成長させるための選択成長マスク（堆積抑制マスク）として機能してもよく、マスク部５の表面は、成長抑制領域（非シード領域）ＤＡとなる。
　マスク部５として、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。シリコン基板、窒化シリコン基板等を熱酸化処理を施して得られる熱酸化膜をマスク部５として用いてもよい。マスク部５として、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜を用いることができる。半導体層８に接する上層膜はシリコン窒化膜としてもよい。
　素子ＳＬは、半導体層８上に位置する機能層９を含んでよく、機能層９は、活性層およびｐ型層並びに電極（例えばアノードおよびカソード）を含んでよい。活性層が量子井戸構造であってもよい。半導体層８並びに活性層およびｐ型層をＧａＮ系半導体とし、これらをＭＯＣＶＤ装置で連続形成してもよい。
　支持基板ＭＳがサブマウント基板であってよく、電極パットＰＡ・ＰＣを含んでもよい。素子ＳＬおよび電極パットＰＡを半田Ｈを介して接合してもよい。素子ＳＬのアノードと電極パットＰＡとが半田Ｈを介して接合されてもよい。半田ＨがＳｎ－Ａｕ合金であってもよい。
　図３および図６に示すように、図１のステップＳ１０は、選択転写であってよい。すなわち、支持基板ＭＳに接合される複数の素子ＳＬは、成長用基板ＴＳ上の全素子の中から選択された選択素子群ＳＧであってよい。
　図１～図５では、成長用基板ＴＳのマスク部５を除去することなく、複数の素子ＳＬ（選択素子群）を、支持基板ＭＳに接合する。この場合、図４に示すように、素子ＳＬを成長用基板ＴＳに対して傾けたときに、素子ＳＬの一部がマスク部５にめり込んでもよい。図７は、本実施形態に係る半導体素子の製造方法を示す断面図である。図７に示すように、成長用基板ＴＳのマスク部５をウェットエッチング等で除去した後に、複数の素子ＳＬ（選択素子群）を支持基板ＭＳに接合し、素子ＳＬを成長用基板ＴＳに対して傾けて結合部Ｊを破断させてもよい。
　図８および図９は、本実施形態に係る半導体素子の製造方法を示す断面図である。図３および図４では成長用基板ＴＳの裏面ＵＦに外力を加えているが、これに限定されない。図８および図９に示すように、複数の素子ＳＬを支持基板ＭＳの表面に接合した状態において、支持基板ＭＳの裏面ＵＭに面内不均一な押圧分布となるような外力を加えることで、素子ＳＬが成長用基板ＴＳに対して傾き、結合部Ｊを容易に破断させることができる。具体的には、第１方向Ｘについて押圧が変化する押圧分布とすることで、成長用基板ＴＳとの結合部Ｊが成長用基板ＴＳの法線に対して傾き、成長用基板ＴＳおよび結合部Ｊの界面近傍にせん断応力が集中して結合部Ｊが破断する。成長用基板ＴＳの裏面ＵＴには、面内均一で時間的に変化しない押圧分布となるような外力を加えるとよい。
　図１０は、本実施形態に係る半導体素子の製造方法を示す断面図である。図１０に示すように、成長用基板ＴＳの裏面の押圧分布を時間的に変化させてもよい。例えば、成長用基板ＴＳの裏面に、第１方向Ｘに直交する軸（Ｙ方向、半導体層８のｍ軸）まわりに所定のプラス角度だけ傾けたプレートＰＴを圧接させた後、所定のマイナス角度だけ傾けたプレートＰＴを圧接させる。所定のプラス角度は、１°～３°、所定のマイナス角度は、－１°～－３°であってよい。これにより、選択素子群ＳＧ（選択転写の対象たる複数の素子ＳＬ）を成長用基板ＴＳに対してプラス方向およびマイナス方向に傾けることができ、選択素子群ＳＧにプラス方向の傾きで破断しなかった結合部Ｊ（図４参照）があったとしても、マイナス方向の傾きで破断させることができ、選択素子群ＳＧの転写歩留まりを高めることができる。ここで、１°未満だと傾きが足りずに歩留まりが低下し、３°以上だと成長用基板ＴＳからプレートＰＴが浮いてしまい適切に力を加えられなくなるおそれがある。
　図１１は、本実施形態に係る半導体素子の製造方法を示す断面図である。図１１に示すように、支持基板ＭＳの裏面の押圧分布を時間的に変化させてもよい。例えば、支持基板ＭＳの裏面に、第１方向Ｘに直交する軸（Ｙ方向、半導体層８のｍ軸）まわりに所定のプラス角度だけ傾けたプレートＰＴを圧接させた後、所定のマイナス角度だけ傾けたプレートＰＴを圧接させる。所定のプラス角度は、１°～３°、所定のマイナス角度は、－１°～－３°であってよい。これにより、選択素子群ＳＧ（選択転写の対象たる複数の素子ＳＬ）を成長用基板ＴＳに対してプラス方向およびマイナス方向に傾けることができ、選択素子群ＳＧにプラス方向の傾きで破断しなかった結合部Ｊ（図４参照）があったとしても、マイナス方向の傾きで破断させることができ、選択素子群ＳＧの転写歩留まりを高めることができる。
　図１２は、本実施形態に係る半導体素子の製造方法を示す断面図である。図１２に示すように、成長用基板ＴＳの裏面に圧接させたローラＲを、第１方向Ｘに移動させることで、成長用基板ＴＳの裏面の押圧分布を時間的に変化させてもよい。これにより、選択素子群ＳＧ（選択転写の対象たる複数の素子ＳＬ）を成長用基板ＴＳに対してプラス方向およびマイナス方向に傾けることができ、選択素子群ＳＧにプラス方向の傾きで破断しなかった結合部Ｊ（図４参照）があったとしても、マイナス方向の傾きで破断させることができ、選択素子群ＳＧの転写歩留まりを高めることができる。選択素子群ＳＧの転写後に成長用基板ＴＳがローラＲに吸着されてもよい。
　図１３は、本実施形態に係る半導体素子の製造方法を示す断面図である。図１３に示すように、支持基板ＭＳの裏面に圧接させたローラＲを、第１方向Ｘに移動させることで、支持基板ＭＳの裏面の押圧分布を時間的に変化させてもよい。これにより、選択素子群ＳＧ（選択転写の対象たる複数の素子ＳＬ）を成長用基板ＴＳに対してプラス方向およびマイナス方向に傾けることができ、選択素子群ＳＧにプラス方向の傾きで破断しなかった結合部Ｊ（図４参照）があったとしても、マイナス方向の傾きで破断させることができ、選択素子群ＳＧの転写歩留まりを高めることができる。選択素子群ＳＧの転写後に（選択素子群ＳＧを含む）支持基板ＭＳがローラＲに吸着されてもよい。
　図１４は、本実施形態に係る半導体素子の製造装置を示す断面図である。図１４に示すように、半導体素子の製造装置５０は、ワーク３０を下面から吸着保持し搬送できる装置Ｇ１と、ワーク３０の上面から圧縮方向の力を加えながら傾きを変化させうるプレートＰＴを駆動する装置Ｇ２とを備えてよい。装置Ｇ１は、Ｘ方向移動、Ｙ方向移動、およびＸＹ平面内の回転が可能であり、プレートＰＴに対してワーク３０の位置および選択素子群ＳＧの向きを合わせる。装置Ｇ２は、Ｚ方向移動およびＸＺ平面内の回転が可能である。半導体素子の製造装置５０は、ワーク３０に力を加えたのち、ワーク上面とワーク下面を吸着保持したまま離していくことで、選択素子群ＳＧを成長用基板ＴＳから剥離する。
　図１５は、本実施形態に係る半導体素子の製造装置を示す断面図である。図１５に示すように、半導体素子の製造装置５０は、ワーク３０を下面から吸着保持し搬送できる装置Ｇ１と、ワーク３０の上面から圧縮方向の力を加えるローラＲを駆動する装置Ｇ３とを備えてよい。装置Ｇ１は、Ｘ方向移動、Ｙ方向移動、およびＸＹ平面内の回転が可能であり、ローラＲに対してワーク３０の位置および選択素子群ＳＧの向きを合わせる。半導体素子の製造装置５０は、装置Ｇ１をＸ方向に移動させることでローラＲによる圧縮方向の力を支持基板ＭＳの一端から他端まで加える。ローラＲは吸着状態とし、ワーク３０に力を加えたのち、ワーク上側（支持基板ＭＳおよび選択素子群ＳＧ）はローラＲ側へ吸着されることで剥離を行う。図１５では、ローラＲの押圧を支持基板ＭＳに加えているがこれに限定されず、ローラＲの押圧を成長用基板ＴＳに加えてもよい。
　図１６は、本実施形態に係る半導体素子の製造方法を示すフローチャートである。図１６に示すように、本実施形態に係る半導体素子の製造方法は、それぞれが成長用基板ＴＳ上に成長した半導体層８を含む複数の素子ＳＬを、支持基板ＭＳの表面に接合する工程（Ｓ６０）と、成長用基板ＴＳおよび支持基板ＭＳの一方に、基板厚さ方向と直交する第１方向（Ｘ方向）の外力を加える工程（Ｓ７０）と、支持基板ＭＳに接合する複数の素子ＳＬを、成長用基板ＴＳから剥離する工程（Ｓ８０）とを含む。
　図１７および図１８は、本実施形態に係る半導体素子の製造方法を示す断面図である。図１７に示すように、成長用基板ＴＳに第１方向（Ｘ方向）の外力を加えてもよい。この場合、支持基板ＭＳに第１方向と逆方向（－Ｘ方向）の外力を加えてもよい。また、図１８に示すように、支持基板ＭＳに第１方向（Ｘ方向）の外力を加えてもよい。この場合、成長用基板ＴＳに第１方向と逆方向（－Ｘ方向）の外力を加えてもよい。
　図１９は、本実施形態に係る半導体素子の製造装置を示す断面図である。図１９に示すように、半導体素子の製造装置５０は、ワーク３０を下面から吸着保持し搬送できる装置Ｇ１と、ワーク３０の上面を吸着保持するとともに、ワーク３０に第１方向（Ｘ方向）の力を加える圧力部ＰＢを有する装置Ｇ４とを備えてよい。ワーク３０の上面および下面を吸着保持した状態で圧力部ＰＢによって成長用基板ＴＳに第１方向（Ｘ方向）の外力を加えた後、ワーク上面とワーク下面を吸着保持したまま離していくことで、選択素子群ＳＧを成長用基板ＴＳから剥離する。図１９では、成長用基板ＴＳに第１方向（Ｘ方向）の外力を加えているが、これに限定されない。支持基板ＭＳに第１方向（Ｘ方向）の外力を加えてもよい。
　図２０は、本実施形態に係る半導体素子の製造装置を示す断面図である。図２０に示すように、半導体素子の製造装置５０は、ワーク３０を下面から吸着保持し搬送できる装置Ｇ１と、ワーク３０の上面を吸着保持しながら、第１方向（Ｘ方向）に移動する装置Ｇ５とを備えてよい。半導体素子の製造装置５０では、ワーク３０の上面および下面を吸着保持した状態で、装置Ｇ５が第１方向（Ｘ方向）に微小量移動するとともに、装置Ｇ１が第１方向の逆方向（－Ｘ方向）に微小量移動し、その後にワーク上面とワーク下面を吸着保持したまま離していくことで、選択素子群ＳＧを成長用基板ＴＳから剥離する。
　図２１および図２２は、本実施形態に係る半導体基板の構成を示す平面図である。図２３は、図２１および図２２の断面図である。図２１～図２３に示すように、成長用基板および半導体素子を含む半導体基板１０では、半導体層８のウィング部Ｆ（片翼）を含む素子ＳＬがアノードＥＡおよびカソードＥＣを含み、素子ＳＬが、シード領域ＳＡ上に位置するテザー部ＴＺを介して成長用基板（テンプレート基板）ＴＳに保持されてよい。この場合、テザー部ＴＺと、ウィング部Ｆ（片翼）およびこれに重畳する機能層９との境界ＣＬを、本実施形態に係る半導体素子の製造方法を用いて断つ（破断させる）ことで素子ＳＬを成長用基板ＴＳから分離することができる。素子ＳＬは、発光ダイオード（ＬＥＤ）であってよい。テザー部ＴＺは、中央部に１個設けてもよいし（図２１）、間隔をあけて複数設けてもよい（図２２）。図２１～図２３に示す半導体基板１０では、半導体層８およびこれに重畳する機能層９のうち、シード領域ＳＡ上に位置する領域をパターニングする（ドライエッチング等で部分的に除去する）ことでテザー部ＴＺが形成される。
　図２４および図２５は、本実施形態に係る半導体基板の構成を示す断面図である。図２４に示すように、半導体層８のウィング部Ｆ（片翼）と成長用基板ＴＳとの間に空隙ＶＳを設けてもよい。図２４の半導体基板１０では、下地層４を畝状（リッジ状）に形成し、下地層４の側面をマスク部５で覆うことで、半導体層８のウィング部Ｆを、成長用基板ＴＳから浮かした状態で横方向成長させることができる。
　本実施形態に係る半導体素子の製造方法を用いて、図２４の半導体基板１０から、半導体層８（両翼含む）とこれに重なる機能層９とを備える素子ＳＬを得てもよいし、ウィング部Ｆとこれに重なる機能層９とを備える素子ＳＬを得てもよい。図２１・図２２のようなテザー構造（シード領域ＳＡ上の半導体層８および機能層９がパターニングされた構造）を形成した後に、成長用基板ＴＳから素子ＳＬを分離してもよい。
　図２５に示すように、半導体層８のウィング部Ｆ（片翼）と成長用基板ＴＳとの間に空隙ＶＳを設けてもよい。図２５の半導体基板１０では、成長用基板ＴＳ上に、畝状の隆起部Ｒ（例えばＧａＮ系半導体部）および隆起部Ｒに接する成長抑制膜７（例えば窒化珪素膜）を連続形成した後に、半導体層８（窒化物半導体層）のウィング部Ｆを、成長用基板ＴＳから浮かした状態で横方向成長させることができる。図２５の成長用基板ＴＳ（テンプレート基板）では、下地層４に、改質領域４Ｄおよび非改質領域４Ｓが形成され、非改質領域４Ｓがシード領域ＳＡとして機能し、改質領域４Ｄが成長抑制領域（非シード領域）ＤＡとして機能する。改質領域４Ｄは、下地層４（例えば、ＡｌＮ層）にプラズマ処理等を施して形成することができる。
　本実施形態に係る半導体素子の製造方法を用いて、図２５の半導体基板１０から、半導体層８（両翼含む）およびこれに重なる機能層９を備える素子ＳＬを得てもよいし、ウィング部Ｆおよびこれに重なる機能層９とを備える素子ＳＬを得てもよい。図２１・図２２のようなテザー構造（シード領域ＳＡ上の半導体層８および機能層９がパターニングされた構造）を形成した後に、成長用基板ＴＳから素子ＳＬを分離してもよい。
　（附記）
　以上の開示は例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が当業者にとって自明となるのであるから、これら変形形態も実施形態に含まれることに留意されたい。
　１　主基板
　４　下地層
　５　マスク部
　６　マスクパターン
　８　半導体層
　３０　ワーク
　５０　半導体素子の製造装置
　Ｋ　開口部
　Ｂ　基部
　Ｆ　ウィング部
　Ｊ　結合部
　Ｈ　半田
　ＳＧ　選択素子群
　Ｇ１～Ｇ５　装置
　ＰＡ・ＰＣ　パッド電極
　ＳＬ　素子
　ＳＡ　シード領域
　ＭＳ　支持基板
　ＴＳ　成長用基板

Claims (20)

  1. 　それぞれが成長用基板上に成長した半導体層を含む複数の素子を、支持基板の表面に接合する工程と、
    　前記成長用基板および前記支持基板の一方の裏面に、面内不均一な押圧分布となるような外力を加える工程と、
    　前記支持基板に接合する前記複数の素子を、前記成長用基板から剥離する工程とを含む、半導体素子の製造方法。
  2. 　前記押圧分布を時間的に変化させる、請求項１に記載の半導体素子の製造方法。
  3. 　前記外力によって前記複数の素子を前記成長用基板に対して傾け、前記成長用基板との結合部を破断させる、請求項１に記載の半導体素子の製造方法。
  4. 　前記成長用基板および前記支持基板の他方の裏面には、面内均一で時間的に変化しない押圧分布となるような外力を加える、請求項１に記載の半導体素子の製造方法。
  5. 　前記成長用基板および前記支持基板は剛性基板である、請求項１に記載の半導体素子の製造方法。
  6. 　前記成長用基板は、第１方向にストライプ状に並ぶ複数のシード領域を含み、
    　前記複数の素子それぞれが前記複数のシード領域に繋がる、請求項１に記載の半導体素子の製造方法。
  7. 　前記複数の素子は、前記第１方向に離間形成されている、請求項６に記載の半導体素子の製造方法。
  8. 　前記押圧分布においては、前記第１方向に押圧が変化する、請求項６に記載の半導体素子の製造方法。
  9. 　前記成長用基板および前記支持基板の一方の裏面に、前記第１方向に直交する軸まわりに所定のプラス角度だけ傾けたプレートを圧接させる、請求項６に記載の半導体素子の製造方法。
  10. 　前記成長用基板および前記支持基板の一方の裏面に、前記所定のプラス角度だけ傾けたプレートを圧接させた後に、所定のマイナス角度だけ傾けたプレートを圧接させる、請求項９に記載の半導体素子の製造方法。
  11. 　前記所定のプラス角度は、１°～３°である、請求項９に記載の半導体素子の製造方法。
  12. 　前記成長用基板および前記支持基板の一方の裏面に圧接させたローラを、前記第１方向に移動させる、請求項６に記載の半導体素子の製造方法。
  13. 　前記成長用基板は、前記複数のシード領域の間に位置するマスク部を含み、
    　前記マスク部を除去することなく、前記複数の素子を、前記成長用基板から剥離する、請求項６に記載の半導体素子の製造方法。
  14. 　前記複数の素子は、前記成長用基板上に位置する素子群の中から選択的に前記支持基板に接合される、請求項１に記載の半導体素子の製造方法。
  15. 　それぞれが成長用基板上に成長した半導体層を含む複数の素子を、前記成長用基板から剥離する、半導体素子の製造装置であって、
    　前記複数の素子を支持する支持基板および前記成長用基板の一方の裏面に、面内不均一な押圧分布となるような外力を加える、半導体素子の製造装置。
  16. 　前記押圧分布を時間的に変化させる、請求項１５に記載の半導体素子の製造装置。
  17. 　プレートおよび前記プレートの駆動機構を備え、
    　前記駆動機構は、前記裏面に対してプラス方向に傾けた前記プレートを前記裏面に圧接させた後、前記裏面に対してマイナス方向に傾けた前記プレートを前記裏面に圧接させる、請求項１６に記載の半導体素子の製造装置。
  18. 　ローラおよび前記ローラの駆動機構を備え、
    　前記駆動機構は、前記ローラを、前記成長用基板および前記支持基板の一方の裏面に圧接しながら回転させる、請求項１６に記載の半導体素子の製造装置。
  19. 　前記成長用基板および前記支持基板を、前記ローラの回転方向に応じた向きに移動させるワーク移動機構を備える、請求項１８に記載の半導体素子の製造装置。
  20. 　それぞれが成長用基板上に成長した半導体層を含む複数の素子を、支持基板の表面に接合する工程と、
    　前記成長用基板および前記支持基板の一方に、基板厚さ方向と直交する第１方向の外力を加える工程と、
    　前記支持基板に接合する前記複数の素子を、前記成長用基板から剥離する工程とを含む、半導体素子の製造方法。
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