CN116918032A - 模板基板及其制造方法、制造装置、半导体基板及其制造方法、制造装置 - Google Patents

模板基板及其制造方法、制造装置、半导体基板及其制造方法、制造装置 Download PDF

Info

Publication number
CN116918032A
CN116918032A CN202280016191.3A CN202280016191A CN116918032A CN 116918032 A CN116918032 A CN 116918032A CN 202280016191 A CN202280016191 A CN 202280016191A CN 116918032 A CN116918032 A CN 116918032A
Authority
CN
China
Prior art keywords
semiconductor
substrate
openings
view
template
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280016191.3A
Other languages
English (en)
Inventor
神川刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of CN116918032A publication Critical patent/CN116918032A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/021—Silicon based substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

模板基板(7)具备：具有边缘(E)、包括边缘的周缘部(1S)及位于比周缘部靠内侧的位置的非周缘部(1P)的主基板；以及位于比主基板靠上方的位置的掩模图案，掩模图案具有：掩模部(5)；多个第一开口部(KF)，将第一方向作为宽度方向，将第二方向作为长度方向，在俯视时与非周缘部(1P)重叠；以及一个以上的第二开口部(KB)，在俯视时被配置成沿着所述边缘。

Description

模板基板及其制造方法、制造装置、半导体基板及其制造方 法、制造装置
技术领域
本发明涉及模板基板等。
背景技术
在专利文献1中，公开了使用ELO(Epitaxial Lateral Overgrowth)法形成与多个掩模的开口部分别对应的多个半导体部的方法。
在先技术文献
专利文献
专利文献1：日本公开专利公报“特开2011-66390号”公报
发明内容
本公开所涉及的模板基板具备：主基板，具有边缘、包括所述边缘的周缘部及位于比所述周缘部靠内侧的位置的非周缘部；以及掩模图案，位于比所述主基板靠上方的位置，所述掩模图案具有：掩模部；多个第一开口部，将第一方向作为宽度方向，将第二方向作为长度方向，在俯视时与所述非周缘部重叠；以及一个或者多个第二开口部，被配置成在俯视时沿着所述边缘。
附图说明
图1是表示本实施方式所涉及的模板基板的结构的俯视图。
图2是图1的a-a向视剖视图(非周缘部)。
图3是图1的b-b向视剖视图(周缘部)。
图4是表示本实施方式所涉及的半导体基板的结构的俯视图。
图5A是图4的A-A向视剖视图。
图5B是图4的c-c向视剖视图。
图6是表示本实施方式所涉及的半导体基板的另一结构的剖视图。
图7是表示本实施方式所涉及的半导体基板的另一结构的剖视图。
图8是表示本实施方式所涉及的模板基板的制造方法的一例的流程图。
图9是表示本实施方式所涉及的模板基板的制造装置的一例的框图。
图10是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。
图11是表示本实施方式所涉及的半导体基板的制造装置的一例的框图。
图12是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。
图13是表示元件部的分离的一例的俯视图。
图14是表示元件部的分离以及分隔的一例的剖视图。
图15是表示本实施方式所涉及的电子设备的结构的示意图。
图16是表示本实施方式所涉及的电子设备的另一结构的示意图。
图17是表示实施例1所涉及的模板基板的结构的俯视图。
图18是图17的d-d向视剖视图。
图19是表示实施例1所涉及的半导体基板的结构的俯视图。
图20是表示ELO半导体部的横向生长的一例的剖视图。
图21是表示实施例1所涉及的模板基板的另一结构的俯视图。
图22是表示包括图21的模板基板的半导体基板的结构的俯视图。
图23是表示实施例1所涉及的模板基板的另一结构的俯视图。
图24是表示实施例1所涉及的模板基板的另一结构的俯视图。
图25是表示实施例2所涉及的模板基板的结构的俯视图。
图26是表示实施例2所涉及的半导体基板的结构的俯视图。
图27是表示实施例2所涉及的模板基板的另一结构的俯视图。
图28是表示实施例2所涉及的模板基板的另一结构的俯视图。
图29是示意性地表示实施例4的结构的剖视图
图30是表示实施例4的向电子设备的应用例的剖视图。
图31是示意性地表示实施例5的结构的剖视图。
图32是表示实施例6的结构的剖视图。
具体实施方式
〔模板基板〕
图1是表示本实施方式所涉及的模板基板的结构的俯视图。图2是图1的a-a向视剖视图(非周缘部)。图3是图1的b-b向视剖视图(周缘部)。
如图1所示，本实施方式所涉及的模板基板7具备：主基板1，具有边缘E(端面、侧面)、包括边缘E的周缘部1S及位于比周缘部1S靠内侧的位置的非周缘部1P；以及掩模图案6(掩模层)，位于比主基板1靠上方的位置，掩模图案6具有：掩模部5；多个第一开口部KF，将第一方向(X方向)设为宽度方向，将第二方向(Y方向)设为长度方向，在俯视时与非周缘部1P重叠；以及多个第二开口部KB，在俯视时被配置为沿着边缘E。模板基板7能够用于半导体部(半导体层)的形成，例如，基于ELO法(Epitaxial Lateral Overgrowth)的GaN系半导体部(GaN系半导体晶体)的成膜。
在图1中，主基板1的边缘E(侧面、端面)包括曲面Er以及平面Ef，但并不局限于此，边缘E也可以仅由曲面或者平面构成。
各第一开口部KF在俯视时与非周缘部1P重叠即可，其整体可以位于非周缘部1P的位置，也可以其一部分位于周缘部1S，剩余的部分位于非周缘部1P。
多个第二开口部KB在俯视时沿着边缘E即可。各第二开口部KB可以整体位于非周缘部1P，也可以整体位于周缘部1S，其一部分位于非周缘部1P，剩余的部分位于周缘部1S。
在图1中，掩模图案6包括多个第二开口部KB，但并不局限于此，也可以是一个。关于第二开口部KB，既可以是以Y方向或者X方向为长度方向的矩形，也可以是正方形或者圆形，也可以是环状或者弯曲的长边形状。也可以是多个第二开口部KB的一个与另一个不同的形状。例如，也可以是在掩模图案6中包括X方向以及Y方向的至少一方的长度不同的多个第二开口部KB的结构，也可以是包括环状的第二开口部KB和矩形的第二开口部的结构。
模板基板7能够构成为在主基板1的上方具有包括晶种层3的基底层4，至少在第一以及第二开口部KF·KB中晶种层3的晶种部3S露出。第一以及第二开口部KF·KB也可以是锥形形状(朝向基底层4侧宽度变窄的形状)。
在图1的模板基板7中，在主基板1上层叠有多个层，但能够将其层叠方向设为“上方向”。此外，能够将以与基板法线平行的视线观察模板基板7等基板状的对象物称为“俯视”。
〔半导体基板〕
图4是表示本实施方式所涉及的半导体基板的结构的俯视图。图5A是图4的A-A向视剖视图。图5B是图4的c-c向视剖视图。如图4、图5A以及图5B所示，半导体基板10具备模板基板7和位于比掩模图案6靠上层的位置的第一以及第二半导体部8F·8B。半导体基板是指包括半导体部的基板，主基板1可以是半导体，也可以是非半导体。第一以及第二半导体部8F·8B的至少一个可以是层状的半导体层。
第一以及第二半导体部8F·8B例如包括氮化物半导体。氮化物半导体例如能够表示为AlxGayInzN(0≤x≤1；0≤y≤1；0≤z≤1；x+y+z＝1)，作为具体例，能够举出GaN系半导体、AlN(氮化铝)、InAlN(氮化铟铝)、InN(氮化铟)。GaN系半导体是包括镓原子(Ga)以及氮原子(N)的半导体，作为典型的例子，能够举出GaN、AlGaN、AlGaInN、InGaN。第一以及第二半导体部8F·8B可以是掺杂型(例如，包括供体的n型)，也可以是非掺杂型。
包括氮化物半导体的第一以及第二半导体部8F·8B能够通过ELO法形成。在ELO法中，例如，作为主基板1，使用晶格常数与GaN系半导体不同的异种基板，在晶种部3S使用GaN系半导体，在掩模图案6使用无机化合物膜，能够在掩模部5上使GaN系的第一以及第二半导体部8F·8B横向生长。在这种情况下，能够将第一半导体部8F的厚度方向(Z方向)设为GaN系晶体的<0001>方向(c轴方向)，将作为长边形状的第一以及第二开口部KF·KB的宽度方向(第一方向，X方向)设为GaN系晶体的<11-20>方向(a轴方向)，将第一以及第二开口部KF·KB的长度方向(Y方向)设为GaN系晶体的<1-100>方向(m轴方向)。有时将通过ELO法形成的第一半导体部8F或者第一以及第二半导体部8F·8B统称为ELO半导体部(ELO半导体层)8。
由ELO法形成的第一半导体部8F包括与多个第一开口部KF分别对应的多个垄部8U，各垄部8U以Y方向为长度方向。垄部8U包括穿透位错相对较少的低缺陷部(位错非传播部)EK和在俯视时与第一开口部KF重叠且穿透位错相对较多的位错传播部NS。在与第一半导体部8F相比更靠上层的位置形成活性层(例如，电子与空穴结合的层)的情况下，能够将活性层设置为在俯视时与低缺陷部EK重叠。在低缺陷部EK中，与<0001>方向平行的截面中的非穿透位错密度可以大于穿透位错密度。
穿透位错是沿着第一半导体部8F的厚度方向(Z方向)从第一半导体部8F的下表面或者内部向其表面或者表层延伸的位错(缺陷)。穿透位错可以通过对第一半导体部8F的表面(c面平行)进行CL(Cathode luminescence：阴极射线管)测定来观察。非穿透位错是在与厚度方向平行的截面中CL测定的位错，主要是基底面(c面)位错。与厚度方向平行的截面例如为(1-100)面(m面)或者(11-20)面(a面)。
在图4以及图5中，第一半导体部8F的各垄部8U从第二半导体部8B分离。第一开口部KF从沿着边缘E地(比第一开口部KF更靠近边缘附近)配置的第二开口部KB分离，因此，即使在俯视时与第二开口部KB重叠的第二半导体部8B成为意外的异形，在俯视时与第一开口部FK重叠的第一半导体部8F也难以与第二半导体部8B会合，难以受到其影响。即，在本实施方式中，通过将第二半导体部8B作为牺牲层，能够担保第一半导体部8F的形状。如图4以及图5所示，在第二半导体部8B成为意外的异形的情况下，有时因原料消耗的增加而使第二半导体部8B的平均厚度比第一半导体部8F的平均厚度小。
例如在掩模图案中，在俯视时从主基板的边缘到边缘地形成沿着Y方向延伸的开口部，在利用ELO法形成半导体部的情况下，周缘部的半导体部的形状紊乱有可能传播到内侧(非周缘部)的半导体部，但通过设置从第一开口部KF分离的第二开口部KB，能够减少该可能性。
图6是表示本实施方式所涉及的半导体基板的另一结构的剖视图。如图6所示，也能够构成除去了作为牺牲层的第二半导体部8B的半导体基板10。
图7是表示本实施方式所涉及的半导体基板的另一结构的剖视图。图7的半导体基板10具有比第一以及第二半导体部8F·8B靠上层的功能层9。功能层9例如可以是包括氮化物半导体的化合物半导体部，也可以是单层体或者层叠体。
在图7的半导体基板10中，将包括作为牺牲层的第二半导体部8B的部分设为不能利用部分NP，将包括第一半导体部8F的部分设为能利用部分DP。
〔模板基板的制造〕
图8是表示本实施方式所涉及的模板基板的制造方法的一例的流程图。在图8的模板基板的制造方法中，在准备主基板1的工序之后，进行在比主基板1更靠上方的位置形成掩模图案6的工序。
图9是表示本实施方式所涉及的模板基板的制造装置的一例的框图。图9的模板基板的制造装置60具备：掩模图案形成部62，在比主基板1更靠上方的位置形成掩模图案6；以及控制部64，控制掩模图案形成部62。掩模图案形成部62形成掩模部5、多个第一开口部KF、以及一个或者多个第二开口部KB，第一开口部KF将X方向作为宽度方向、将Y方向作为长度方向且在俯视时与非周缘部1P重叠，第二开口部KB在俯视时沿着边缘E地配置。
掩模图案形成部62也可以包括CVD装置或者PECVD装置，控制部64也可以包括处理器以及存储器。控制部64例如也可以是通过执行保存在内置存储器、能够通信的通信装置或者能够访问的网络上的程序来控制掩模图案形成部62的结构，该程序以及保存该程序的记录介质等也包括在本实施方式中。
〔半导体基板的制造〕
图10是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。在图10的半导体基板的制造方法中，在准备模板基板7的工序之后，进行在模板基板7上使用ELO法形成第一以及第二半导体部8F·8B的工序。在形成第一以及第二半导体部8F·8B的工序之后，能够根据需要进行形成功能层9的工序。
图11是表示本实施方式所涉及的半导体基板的制造装置的一例哦框图。图11的半导体基板的制造装置70具备：半导体部形成部72，在模板基板7上通过ELO法形成第一以及第二半导体部8F·8B；以及控制部74，控制半导体部形成部72。也可以是半导体基板的制造装置70形成功能层9的结构。
〔半导体器件的制造〕
图12是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。图13是表示元件部的分离的一例的俯视图。图14是表示元件部的分离以及分隔的一例的剖视图(图13的向视剖视图)。在图12的半导体器件的制造方法中，在准备半导体基板10的工序之后，根据需要进行在第一以及第二半导体部8F·8B上形成功能层9的工序。之后，如图13以及图14所示，进行在半导体基板10形成多个沟槽TR(分离槽)而将元件部DS(包括垄部8U的低缺陷部EK以及功能层9)分离的工序。沟槽TR穿透功能层9以及第一半导体部8F。基底层4以及掩模部5也可以在沟槽TR内露出。在该阶段，元件部DS与掩模部5范德华结合，是半导体基板10的一部分。之后，如图14所示，进行将能利用部分DP的元件部DS(包括垄部8U的至少一部分)从模板基板7分隔而作为半导体器件20的工序。在准备图12的半导体基板10的工序中，也可以包括图10所示的半导体基板的制造方法的各工序。
另外，元件部DS的分隔也可以通过气相蚀刻除去第一半导体部8F以及功能层9的俯视时与第一开口部KF重叠的部分，将元件部DS从模板基板7剥离。在剥离时，例如能够使用图章容易地将第一半导体部8F以及功能层9从掩模部5剥离。图章可以是粘弹性弹性体图章、PDMS(Polydimethylsiloxane)图章、或者静电粘接图章等。
〔半导体器件〕
如图14所示，通过将元件部DS从模板基板7分隔，能够形成半导体器件20(例如，包括GaN系晶体)。作为半导体器件20的具体例，能够举出发光二极管(LED)、半导体激光、肖特基二极管、光电二极管、晶体管(包括功率晶体管、高电子迁移率晶体管)等。
〔电子设备〕
图15是表示本实施方式所涉及的电子设备的结构的示意图。图15的电子设备30包括半导体基板10(在包括模板基板7的状态下作为半导体器件发挥功能的结构，例如模板基板7为透光性的情况)、安装半导体基板10的驱动基板23、以及控制驱动基板23的控制电路25。
图16是表示本实施方式所涉及的电子设备的另一结构的示意图。图16的电子设备30包括：包括第一半导体部8F的半导体器件20；安装有半导体器件20的驱动基板23；以及对驱动基板23进行控制的控制电路25。
作为电子设备30，能够举出显示装置、激光出射装置(包括法布里-珀罗型、面发光类型)、照明装置、通信装置、信息处理装置、传感装置、电力控制装置等。
〔实施例1〕
图17是表示实施例1所涉及的模板基板的结构的俯视图。图18是图17的d-d向视剖视图。图19是表示实施例1所涉及的半导体基板的结构的俯视图。
如图17以及图18所示，实施例1所涉及的模板基板7的掩模图案6具有：掩模部5；多个第一开口部KF1·KF2，将X方向作为宽度方向、将Y方向作为长度方向，在俯视时与非周缘部1P重叠；以及多个第二开口部KB1～KB4，在俯视时被配置为沿着边缘E。周缘部1S例如能够设为距边缘E为2〔mm〕以内的区域。
(主基板)
主基板1能够使用具有与GaN系半导体不同的晶格常数的异种基板。作为异种基板，能够举出单晶的硅(Si)基板、蓝宝石(Al2O3)基板、碳化硅(SiC)基板等。主基板1的面方位例如为硅基板的(111)面、蓝宝石基板的(0001)面、SiC基板的6H-SiC(0001)面。这些是例示，只要是能够利用ELO法使第一以及第二半导体部8F·8B生长的主基板以及面方位，则可以是任意的。
(基底层)
作为基底层4，能够从主基板侧开始依次设置缓冲层2以及晶种层3。缓冲层2具有减少主基板1与晶种层3直接接触而相互熔融的功能。在主基板1使用硅基板等的情况下，由于与作为晶种层3的GaN系半导体熔融，因此例如通过设置AlN层等缓冲层2，能够减少熔融。例如，在使用与作为GaN系半导体的晶种层3不熔融的主基板1的情况下，也可以构成为不设置缓冲层2。作为缓冲层2的一个例子的AlN层例如能够使用MOCVD装置形成为厚度10nm左右～5μm左右。缓冲层2也可以具有提高晶种层3的晶体性的效果、以及缓和ELO半导体部8的内部应力的效果中的至少一者。缓冲层2也能够使用六方晶层系或者立方晶系的碳化硅(SiC)。
晶种层3能够使用例如GaN等GaN系半导体或者AlN等氮化物、六方晶系的碳化硅(SiC)。晶种层3包括与掩模图案6的第一以及第二开口部(KF1～KF2、KB1～KB4)重叠的晶种部3S(ELO半导体部8的生长起点)。
作为晶种层3，也可以使用Al组成接近渐变而接近GaN的渐变层。渐变层例如是从缓冲层侧依次设置有作为第一层的Al0.7Ga0.3N层以及作为第二层的Al0.3Ga0.7N层的层叠体。在这种情况下，第二层(Al∶Ga∶N＝0.3∶0.7∶1)中的Ga的组成比(0.7/2＝0.35)大于第一层(Al∶Ga∶N＝0.7∶0.3∶1)中的Ga的组成比(0.3/2＝0.15)。渐变层能够通过MOCVD法容易地形成，也可以由3层以上构成。通过在晶种层3使用渐变层，能够缓和来自作为异种基板的主基板1的应力。晶种层3能够包括GaN层。在这种情况下，可以将晶种层3设为GaN的单层，也可以将作为晶种层3的渐变层的最上层设为GaN层。
另外，也可以不在主基板1上配置晶种层3。根据主基板1的种类，即使没有晶种层，也能够在配置了掩模图案6的主基板1上直接形成ELO半导体部8。例如，也可以在SiC基板1上形成包括掩模部5以及第一开口部KF的掩模图案6，将由GaN构成的ELO半导体部8(直接)形成在掩模图案上。
(掩模图案)
掩模图案6(掩模层)的第一开口部KF具有使晶种部3S露出、开始ELO半导体部8的生长的生长开始用孔的功能，掩模部5也可以具有用于使半导体部8横向生长的选择成长用掩模的功能。掩模图案的开口部是没有掩模部的部分(非形成部)，可以被掩模部包围，也可以不被包围。
作为掩模图案6，例如能够使用包括氧化硅膜(SiOx)、氮化钛膜(TiN等)、氮化硅膜(SiNx)、氮氧化硅膜(SiON)、以及具有高熔点(例如1000度以上)的金属膜(例如，铑、铱、钌、锇、钨、钼等膜)中的任一者的单层膜、或者包括这些中的至少两者的层叠膜。
例如，在基底层4上，使用溅射法整面形成厚度100nm左右～4μm左右(优选150nm左右～2μm左右)的氧化硅膜，在氧化硅膜的整个面涂敷抗蚀剂。然后，使用光刻法对抗蚀剂进行图案化，形成具有条纹状的多个开口部的抗蚀剂。之后，利用氢氟酸(HF)、缓冲氢氟酸(BHF)等湿式蚀刻剂除去氧化硅膜的一部分而形成多个开口部(KF1～KF2·KB1～KB4包括)，通过有机清洗除去抗蚀剂，从而形成掩模图案6。
第一开口部KF1·KF2的宽度为0.1μm～20μm左右。第一开口部KF1·KF2的宽度越小，从第一开口部KF1·KF2传播到ELO半导体部8的穿透位错的数量减少。此外，在后续工序中，ELO半导体部8从模板基板7的剥离(分隔)也变得容易。进而，能够增大ELO半导体部8(垄部8U)中表面缺陷少的低缺陷部EK的面积。
氧化硅膜在ELO半导体部8的成膜中微量地分解、蒸发，有时会被取入ELO半导体部8，但氮化硅膜、氮氧化硅膜具有在高温下不易分解、蒸发的优点。因此，可以将掩模部5设为氮化硅膜或者氮氧化硅膜的单层膜，也可以设为在基底层4上依次形成有氧化硅膜以及氮化硅膜的层叠膜，也可以设为在基底层4上依次形成有氮化硅膜以及氧化硅膜的层叠体膜，也可以设为在基底层上依次形成有氮化硅膜、氧化硅膜以及氮化硅膜的层叠膜。
掩模部5的针孔等异常部位在成膜后进行有机清洗等，再次导入成膜装置而形成同种膜，由此能够使异常部位消失。也能够使用一般的氧化硅膜(单层)，使用这样的再成膜方法形成优质的掩模部5。
在实施例1中，在俯视时，多个第一开口部KF1·KF2与边缘E的最小距离比多个第二开口部KB1～KB4与边缘E的距离大。此外，以Y方向为长边的多个第一开口部(包括KF1·KF2)在X方向上排列，这些Y方向的长度随着从主基板中央MC向X方向远离而变小。例如，第一开口部KF2与第一开口部KF1相比，距主基板中央MC的X方向的距离大且Y方向的长度小。此外，多个第一开口部(包括KF1·KF2)的Y方向的最小长度Yf大于多个第二开口部(包括KB1～KB4)的Y方向的长度Yb。此外，多个第二开口部(包括KB1～KB4)的个数与多个第一开口部(包括KF1·KF2)的个数的2倍相等。
此外，第一开口部KF1与第二开口KB1彼此相邻，并且在Y方向观察时重叠，进而，第一开口部KF1位于沿Y方向排列的两个第二开口部KB1·KB3之间。即，第二开口部KB1、第一开口部KF1以及第二开口部KB3沿着Y方向排列，第一开口部KF1的一方的前端与第二开口部KB1邻接，另一方的前端与第二开口部KB3邻接。第一开口部KF1与第二开口部KB1的间隔、以及第一开口部KF1与第二开口部KB3的间隔比第二开口部KB1·KB3与边缘E的间隔大。第二开口部KB1·KB3的宽度(X方向的长度)与第一开口部KF1的宽度相比既可以相同，也可以大或者小。多个第二开口部KB1～KB4的宽度也可以不同。
在俯视时，包括多个第一开口部KF1·KF2以及多个第二开口部KB1～KB4的开口图案也可以是相对于通过主基板中央MC并与X方向平行的线呈线对称的形状。
在实施例1中，主基板1的边缘E包括曲面部Er、和与曲面部Er相连且具有与X方向平行的法线的平面部Ef的结构，但并不局限于此。主基板1也可以是圆盘状。平面部Ef也可以具有作为面方位标识(定向平面)的功能。面方位标识也能够由缺口(切口)构成。
(模板基板的具体例)
主基板1使用具有(111)面的硅基板，基底层4的缓冲层2为AlN层(例如30nm)。基底层4是依次形成有作为第一层的Al0.6Ga0.4N层(例如300nm)和作为第二层的GaN层(例如1～2μm)的渐变层。即，第二层(Ga∶N＝1∶1)中的Ga的组成比(1/2＝0.5)大于第一层(Al∶Ga∶N＝0.6∶0.4∶1)中的Ga的组成比(0.6/2＝0.3)。
掩模部5使用依次形成有氧化硅膜(SiO2)和氮化硅膜(SiN)的层叠体。氧化硅膜的厚度例如为0.3μm，氮化硅膜的厚度例如为70nm。在氧化硅膜以及氮化硅膜各自的成膜中，使用等离子体化学气相沉积(CVD)法。
(ELO半导体部)
如图19所示，实施例1的半导体基板10包括俯视时与第一开口部KF1·KF2重叠的第一半导体部8F、以及在俯视时与第二开口部KB1·KB2重叠的第二半导体部8B。第一以及第二半导体部8F·8B能够设为包括氮化物半导体(例如GaN系的)ELO半导体部。
第一半导体部8F包括以Y方向为长度方向且沿着X方向排列的多个垄部8U。各垄部8U的端部为尖细形状，在实施例1中，沿着边缘E设置有多个第二开口部KB1·KB2。由此，第一半导体部8F的各垄部8U从异形的第二半导体部8B(牺牲层)分离，担保各垄部8U的形状(例如厚度以及宽度)。
在实施例1中，将第一以及第二半导体部8F·8B设为GaN层，使用图11的半导体形成部72中包括的MOCVD装置在前述的模板基板7上进行ELO成膜。作为ELO成膜条件的一例，能够采用基板温度：1120℃、生长压力：50kPa、TMG(三甲基镓)：22sccm、NH3：15slm、V/III＝6000(V族原料的供给量相对于III族原料的供给量的比)。
在这种情况下，在露出于第一以及第二开口部KF1·KF2·KB1·KB2的晶种部3S(作为晶种层3的最上层的GaN层)上选择生长第一以及第二半导体部8F·8B，接着在掩模部5上横向生长。然后，在掩模部5上，在从其两侧横向生长的膜(垄部8U)彼此会合之前使这些横向生长停止。
掩模部5的宽度Wm为50μm，第一开口部KF1·KF2的宽度为5μm，第一半导体部8F的各垄部8U的横向宽度为53μm，低缺陷部EK的宽度(X方向的尺寸)为24μm，垄部8U的层厚为5μm。纵横比为53μm/5μm＝10.6，实现了非常高的纵横比。
在第一半导体部8F的成膜中，优选减少第一半导体部8F与掩模部5的相互反应，成为第一半导体部8F和掩模部5以范德华力接触的状态。
提高横向成膜速率的方法如下所述。首先，在晶种部3S上形成在Z方向(c轴方向)上生长的纵向生长层，然后，形成在X方向(a轴方向)上生长的横向生长层。此时，通过使纵向生长层的厚度为10μm以下、5μm以下、3μm以下或者1μm以下，能够将横向生长层的厚度抑制得较低，提高横向成膜速率。
图20是表示第一半导体部的横向生长的一例的剖视图。如图20所示，优选在晶种部3S上形成初始生长层(纵向生长层)SL，然后，使第一半导体部8F(多个垄部8U)从初始生长层SL横向生长。初始生长层SL成为第一半导体部8F的横向生长的起点。通过适当控制ELO成膜条件，能够进行使第一半导体部8F在Z方向(c轴方向)上生长、或者在X方向(a轴方向)上生长的控制。
在此，能够使用初始生长层SL的边缘在即将登上掩模部5的上表面之前(与掩模部5的侧面上端接触的阶段)、或者刚登上掩模部5的上表面之后的定时停止初始生长层SL的成膜(即，在该定时将ELO成膜条件从c轴方向成膜条件切换为a轴方向成膜条件)的方法。这样，由于从初始生长层SL从掩模部5稍微突出的状态起进行横向成膜，因此厚度方向的生长所消耗的材料减少，能够使第一半导体部8F(多个垄部8U)高速地横向生长。初始生长层SL例如能够形成为50nm～5.0μm(例如80nm～2μm)的厚度。也可以将掩模部5的厚度以及初始生长层SL的厚度设为500nm以下。
关于第一半导体部8F的垄部8U，如图20所示，通过在使初始生长层SL(位错传播部NS的一部分)成膜后横向生长，能够增多低缺陷部EK内部的非穿透位错(减少低缺陷部EK表面的穿透位错密度)。此外，能够控制低缺陷部EK内部的杂质浓度(例如硅、氧)的分布。若使用图20的方法，则垄部8U的纵横比(X方向的尺寸相对于厚度之比＝WL/d1)为3.5以上、5.0以上、6.0以上、8.0以上、10以上、15以上、20以上、30以上、或者50以上飞跃性地提高。此外，若使用图20的方法，则能够使垄部8U的宽度(WL)相对于开口宽度的比为3.5以上、5.0以上、6.0以上、8.0以上、10以上、15以上、20以上、30以上、或者50以上，低缺陷部EK的比率提高。图20所示的第一半导体部8F能够是氮化物半导体晶体(例如，GaN晶体、AlGaN晶体、InGaN晶体或者InAlGaN晶体)。
关于ELO半导体部8(第一以及第二半导体部8F·8B)的成膜温度，与超过1200℃的高温相比，优选为1150℃以下的温度。即使在低于1000℃的低温下也能够形成ELO半导体部8，从减少相互反应的观点出发，可以说更优选。在这样的低温成膜中，若使用三甲基镓(TMG)作为镓原料，则原料未被充分分解，镓原子和碳原子同时被比通常多地取入ELO半导体部8。认为这是由于ELO法的a轴方向的成膜快，c轴方向的成膜慢，因此在c面成膜时被大量取入。
被取入ELO半导体部8的碳(碳)减少与掩模部5的反应，减少掩模部5与ELO半导体部8的粘连等。因此，ELO半导体部8的低温成膜中，通过减少氨的供给量，以低V/III(<1000)左右进行成膜，能够将原料或者腔室内的碳元素取入ELO半导体部8，减少与掩模部5的反应。在这种情况下，ELO半导体部8成为包括碳(碳)的结构。
在低于1000℃的低温成膜中，作为镓原料气体，优选使用三乙基镓(TEG)。与TMG相比，TEG在低温下有效地分解有机原料，因此能够提高横向成膜速率。
图21是表示实施例1所涉及的模板基板的另一结构例的俯视图。图22是表示包括图21的模板基板的半导体基板的结构的俯视图。在图17中，第一开口部KF1与第二开口KB1彼此相邻，且在Y方向观察时重叠，但并不局限于此。如图21所示，也可以构成为，掩模图案6包括多个第一开口部KF1·KF2和沿着边缘E地配置的第二开口部KB1～KB6，第一开口部KF1和第二开口KB1彼此相邻，且在沿着X方向观察时重叠。在图21中，第一开口部KF2的一方的前端位于在X方向上排列的第二开口部KB1·KB2之间，另一方的前端位于在X方向上排列的第二开口部KB3·KB4之间。此外，多个第二开口部(包括KB1～KB6)的个数比多个第一开口部(包括KF1·KF2)的个数的2倍多，在X方向上，第二开口部KB5·KB6位于比所有的第一开口部中的成为最外位置的两个第一开口部靠外侧的位置。
图22的半导体基板10包括俯视时与掩模部5以及第一开口部KF1·KF2重叠的第一半导体部8F、以及俯视时与掩模部5以及第二开口部KB1·KB2重叠的第二半导体部8B，第一半导体部8F包括俯视时与第一开口部KF1·KF2重叠的多个垄部8U。在图11以及图22中，也在俯视时沿着主基板1的边缘E地配置有多个第二开口部KB1·KB2，因此第一半导体部8F的各垄部8U从异形的第二半导体部8B(牺牲层)分离，担保各垄部8U的形状。此外，例如第一开口部KF2的前端被沿着X方向排列的两个第二开口部KB1·KB2夹着，因此能够减少在与第一开口部KF2重叠的垄部8U的前端产生的边缘增长(凸部)。
图23是表示实施例1所涉及的模板基板的另一结构例的俯视图。在图23中，在掩模图案上设置有多个第一开口部KF1·KF2、以及在俯视时沿着主基板1的边缘E地配置的第二开口部KB1～KB6，第二开口部KB2、第一开口部KF1以及第二开口部KB5在Y方向上排列，第一开口部KF1的一方的前端与第二开口部KB2邻接，另一方的前端与第二开口部KB5邻接。进而，第一开口部KF1的一方的前端位于在X方向上排列的第二开口部KB1·KB3之间，另一方的前端位于在X方向上排列的第二开口部KB4·KB6之间。
图24是表示实施例1所涉及的模板基板的另一结构例的俯视图。如图24所示，也能够使用包括曲面部Er的主基板1，在掩模图案6上以在俯视时沿着主基板1的边缘E地配置具有弯曲的长条形状的多个第二开口部KB。
〔实施例2〕
图25是表示实施例2所涉及的模板基板的另一结构例的俯视图。图26是表示包括图25的模板基板的半导体基板的结构的俯视图。在实施例1中，在掩模图案中设置有多个第二开口部，但并不局限于此。如图26所示，也能够使用包括曲面部Er的主基板1，在掩模图案6上在俯视时沿着主基板1的边缘E地配置环状的第二开口部KBL。
在实施例2中，在俯视时，多个第一开口部KF1·KF2与边缘E的最小距离比环状的第二开口部KBL与边缘E的距离大。此外，以Y方向为长边的多个第一开口部(包括KF1·KF2)在X方向上排列，这些Y方向的长度随着从主基板中央MC向X方向远离而变小。
此外，第一开口部KF1与第二开口KBL彼此相邻，且在Y方向观察时重叠。在俯视时，包括多个第一开口部KF1·KF2以及环状的第二开口部KBL的开口图案也可以是相对于通过主基板中央MC并与X方向平行的线呈线对称的形状。
图26的半导体基板10包括俯视时与第一开口部KF1·KF2重叠的第一半导体部8F、以及俯视时与第二开口部KBL重叠的第二半导体部8B，第一半导体部8F包括俯视时与第一开口部KF1·KF2重叠的多个垄部8U。
在实施例2中，由于以俯视时沿着主基板1的边缘E地配置有环状的第二开口部KBL，因此第一半导体部8F的各垄部8U从异形的第二半导体部8B(牺牲层)分离，担保各垄部8U的形状。
图27是表示实施例2所涉及的模板基板的另一结构例的俯视图。在图27中，也可以构成为，掩模图案6包括多个第一开口部KF1·KF2、以沿着边缘E地配置的环状的第二开口部KBL、以及沿着边缘E地配置的第二开口部KB1～KB4，第一开口部KF1与第二开口KB1彼此相邻，且在X方向观察时重叠。在图27中，第一开口部KF2的一方的前端位于在X方向上排列的第二开口部KB1·KB2之间，另一方的前端位于在X方向上排列的第二开口部KB3·KB4之间。此外，多个第二开口部(包括KB1～KB4)的个数比多个第一开口部(包括KF1·KF2)的个数的2倍少，在X方向上，在比所有的第一开口部中的成为最外位置的两个第一开口部靠外侧的位置，不存在岛状的第二开口部，仅存在环状的第二开口部KBL。
图28是表示实施例2所涉及的模板基板的另一结构例的俯视图。在图27中，在模板基板7的边缘存在掩模部5，但并不局限于此。如图28所示，也可以是在模板基板7的边缘不存在掩模部的结构。即，在掩模图案6的图案化时，通过在俯视时贯穿以主基板1的边缘E为外周的环状区域(设置环状的边缘开口部KE)，使环状的晶种部3S在模板基板7的边缘露出。在图28的模板基板7中，在其边缘上形成环状的牺牲层，因此担保与第一开口部KF1·KF2重叠的第一半导体部8F的形状。
〔实施例3〕
在实施例1～2中，将ELO半导体部8设为GaN层，但并不局限于此。作为实施例1～2的第一以及第二半导体部8F·8B(ELO半导体部8)，也能够形成作为GaN系半导体部的InGaN层。InGaN层的横向成膜例如在低于1000℃的低温下进行。这是因为在高温下铟的蒸气压变高，不能有效地取入膜中。通过使成膜温度成为低温，具有减少掩模部5与InGaN层的相互反应的效果。此外，InGaN层具有比GaN层低与掩模部5的反应性低的效果。若铟以In组成等级1％以上进入InGaN层，则与掩模部5的反应性进一步降低，因此优选。作为镓原料气体，优选使用三乙基镓(TEG)。
〔实施例4〕
图29是示意性地表示实施例4的结构的剖视图。在实施例4中，在作为第一半导体部8F的垄部8U的全部或者一部分而得到的基体半导体部8S之上，形成构成LED的功能层9。基体半导体部8S例如是掺杂有硅等的n型。功能层9从下层侧起依次包括活性层34、电子阻挡层35以及GaN系p型半导体部36。有源层34是MQW(Multi-Quantum Well：多量子阱)，包括InGaN层以及GaN层。电子阻挡层35例如是AlGaN层。GaN系p型半导体部36例如是GaN层。阳极38被配置为与GaN系p型半导体部36接触，阴极39被配置为与基体半导体部8S接触。基体半导体部8S以及功能层10从模板基板7分隔，能够得到半导体器件20(包括GaN系晶体)。
图30是表示实施例6的向电子设备的应用例的剖视图。通过实施例4，能够得到红色微LED20R、绿色微LED20G、蓝色微LED20B，通过将它们安装于驱动基板(TFT基板)23，能够构成微LED显示器30D(电子设备)。作为一例，在驱动基板23的多个像素电路27上，经由导电树脂24(例如各向异性导电树脂)等安装红色微LED20R、绿色微LED20G、蓝色微LED20B，之后，在驱动基板23上安装控制电路25以及驱动器电路29等。驱动器电路29的一部分也可以包括于驱动基板23。
〔实施例5〕
图31是示意性地表示实施例5的结构的剖视图。在实施例5中，在基体半导体部8S上形成构成半导体激光器的功能层9。功能层9从下层侧起依次包括n型光包覆层41、n型导光层42、活性层43、电子阻挡层44、p型导光层45、p型光包覆层46以及GaN系p型半导体部47。各引导层42·45能够使用InGaN层。各包覆层41·46能够使用GaN层或者AlGaN层。阳极48被配置为与GaN系p型半导体部47接触，阴极49被配置为与基体半导体部8S接触。通过将基体半导体部8S以及功能层10从模板基板7分隔，能够得到半导体器件20。
〔实施例6〕
图32是表示实施例6的结构的剖视图。在实施例6中，在主基板1使用经表面凹凸加工的蓝宝石基板。基底层4具有缓冲层2以及晶种层3。在图32中，在主基板1上形成具有(20-21)面的GaN层作为基底层4。在这种情况下，第一半导体部8F在基底层4中成为作为晶体主面的(20-21)面，能够得到半极性面的第一半导体部8F。通过在半极性面上设置激光器、LED用的功能层，在活性层中具有电子与空穴的重组概率提高的优点。另外，通过使用经表面凹凸加工的蓝宝石基板，也能够在主基板1上形成具有(11-22)面的GaN层作为基底层4。
-附图标记说明-
1 主基板
2 缓冲层
3 晶种层
3S 晶种部
4 基底层
5 掩模部
6 掩模图案
8F 第一半导体部
8B 第二半导体部
8U 垄部
9 功能层
10 半导体基板
20 半导体器件
30 电子设备
KF KF1·KF2 第一开口部
KB KB1～KB6 第二开口部。

Claims (34)

1.一种模板基板，具备：
主基板，具有边缘、包括所述边缘的周缘部及位于比所述周缘部靠内侧的位置的非周缘部；以及
掩模图案，位于比所述主基板靠上方的位置，
所述掩模图案具有：
掩模部；
多个第一开口部，将第一方向作为宽度方向，将第二方向作为长度方向，在俯视时与所述非周缘部重叠；以及
一个或者多个第二开口部，被配置成在俯视时沿着所述边缘。
2.根据权利要求1所述的模板基板，其中，
所述多个第一开口部的至少一个与所述多个第二开口部的至少一个彼此相邻，并且在所述第二方向观察时重叠。
3.根据权利要求2所述的模板基板，其中，
所述多个第一开口部的至少一个位于在所述第二方向上排列的两个第二开口部之间。
4.根据权利要求1所述的模板基板，其中，
所述多个第一开口部的至少一个与所述多个第二开口部的至少一个彼此相邻，并且在所述第一方向观察时重叠。
5.根据权利要求1～4中任一项所述的模板基板，其中，
所述多个第一开口部在第一方向上排列。
6.根据权利要求5所述的模板基板，其中，
所述多个第一开口部包括距主基板中央的所述第一方向的距离不同的两个第一开口部，所述两个第一开口部的一方与另一方相比，所述距离大，且所述第二方向的长度小。
7.根据权利要求6所述的模板基板，其中，
所述多个第一开口部的第二方向的最小的长度比所述一个或者多个第二开口部的第二方向的长度大。
8.根据权利要求3所述的模板基板，其中，
所述多个第一开口部的至少一个与所述两个第二开口部的一方的距离比俯视时的所述两个第二开口部的一方与所述边缘的距离大。
9.根据权利要求1所述的模板基板，其中，
所述边缘包括曲面部。
10.根据权利要求9所述的模板基板，其中，
所述多个第二开口部具有弯曲形状。
11.根据权利要求1或4所述的模板基板，其中，
所述一个第二开口部、或者所述多个第二开口部的一个具有环状。
12.根据权利要求9所述的模板基板，其中，
所述边缘包括与所述曲面部相连且具有与所述第一方向平行的法线的平面部。
13.根据权利要求1～12中任一项所述的模板基板，其中，
所述模板基板具有：晶种层，在俯视时与所述多个第一开口部重叠。
14.根据权利要求1～13中任一项所述的模板基板，其中，
所述周缘部是距所述边缘为2〔m m〕以内的区域。
15.根据权利要求1～14中任一项所述的模板基板，其中，
所述主基板是硅基板。
16.根据权利要求1～15中任一项所述的模板基板，其中，
该模板基板用于GaN系半导体部的ELO形成。
17.一种模板基板的制造方法，
模板基板具备：具有边缘、包括所述边缘的周缘部及位于比所述周缘部靠内侧的位置的非周缘部的主基板；以及位于比所述主基板靠上方的位置的掩模图案，
其中，
在所述掩模图案上形成掩模部、多个第一开口部以及一个或者多个第二开口部，该第一开口部将第一方向作为宽度方向、将第二方向作为长度方向且在俯视时与所述非周缘部重叠，该第二开口部被配置成在俯视时沿着所述边缘。
18.一种模板基板的制造装置，
模板基板具备：具有边缘、包括所述边缘的周缘部及位于比所述周缘部靠内侧的位置的非周缘部的主基板；以及位于比所述主基板靠上方的位置的掩模图案，
其中，
所述模板基板的制造装置具备：
掩模图案形成部，形成包括掩模部、多个第一开口部以及一个或者多个第二开口部的掩模图案，该第一开口部将第一方向作为宽度方向，将第二方向作为长度方向且在俯视时与所述非周缘部重叠，该第二开口部被配置成在俯视时沿着所述边缘。
19.一种半导体基板，具备：
权利要求1～16中任一项所述的模板基板；以及
第一半导体部，与所述掩模部重叠。
20.根据权利要求19所述的半导体基板，其中，
具备：第二半导体部，在俯视时与所述一个或者多个第二开口部重叠，
所述第一半导体部与所述多个第一开口部重叠。
21.根据权利要求20所述的半导体基板，其中，
所述第一半导体部与所述第二半导体部分离。
22.根据权利要求21所述的半导体基板，其中，
所述第一半导体部包括与所述多个第一开口部分别对应的多个垄部，
各垄部将所述第二方向作为长度方向，从所述第二半导体部分离。
23.根据权利要求20～22中任一项所述的半导体基板，其中，
所述第二半导体部与所述第一半导体部相比，平均厚度小。
24.根据权利要求22所述的半导体基板，其中，
在俯视时，各垄部的端部为尖细形状。
25.根据权利要求19～24中任一项所述的半导体基板，其中，
所述第一半导体部包括GaN系半导体。
26.根据权利要求25所述的半导体基板，其中，
所述主基板是晶格常数与GaN系半导体不同的异种基板。
27.根据权利要求25所述的半导体基板，其中，
所述第一方向是所述GaN系半导体的<11-20>方向，
所述第二方向是所述GaN系半导体的<1-100>方向。
28.根据权利要求20所述的半导体基板，其中，
所述半导体基板包括：功能层，位于比所述第一半导体部靠上层的位置。
29.一种半导体器件，
包括权利要求19～28中任一项所述的第一半导体部。
30.一种电子设备，
包括权利要求29所述的半导体器件。
31.一种半导体基板的制造方法，是权利要求19所述的半导体基板的制造方法，
通过ELO法形成所述第一半导体部。
32.一种半导体基板的制造装置，是权利要求19所述的半导体基板的制造装置，
通过ELO法形成所述第一半导体部。
33.一种半导体器件的制造方法，包括：
准备权利要求28所述的半导体基板的工序；以及
将包括所述第二半导体部的部分作为不能利用部分，从包括所述第一半导体部以及所述功能层的部分得到半导体器件的工序。
34.一种半导体器件的制造装置，进行：
准备权利要求28所述的半导体基板的工序；以及
将包括所述第二半导体部的部分作为不能利用部分，从包括所述第一半导体部的部分得到半导体器件的工序。
CN202280016191.3A 2021-02-26 2022-02-22 模板基板及其制造方法、制造装置、半导体基板及其制造方法、制造装置 Pending CN116918032A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021-031035 2021-02-26
JP2021031035 2021-02-26
PCT/JP2022/007132 WO2022181584A1 (ja) 2021-02-26 2022-02-22 テンプレート基板並びにその製造方法および製造装置、半導体基板並びにその製造方法および製造装置

Publications (1)

Publication Number Publication Date
CN116918032A true CN116918032A (zh) 2023-10-20

Family

ID=83048124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280016191.3A Pending CN116918032A (zh) 2021-02-26 2022-02-22 模板基板及其制造方法、制造装置、半导体基板及其制造方法、制造装置

Country Status (5)

Country Link
US (1) US20240145622A1 (zh)
JP (1) JPWO2022181584A1 (zh)
CN (1) CN116918032A (zh)
TW (1) TW202249080A (zh)
WO (1) WO2022181584A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3375064B2 (ja) * 1999-04-02 2003-02-10 日亜化学工業株式会社 窒化物半導体の成長方法
US9589792B2 (en) * 2012-11-26 2017-03-07 Soraa, Inc. High quality group-III metal nitride crystals, methods of making, and methods of use
JP4638958B1 (ja) * 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
JP5678641B2 (ja) * 2010-12-20 2015-03-04 富士通株式会社 化合物半導体装置及びその製造方法
US9972488B2 (en) * 2016-03-10 2018-05-15 Infineon Technologies Ag Method of reducing defects in an epitaxial layer
WO2018030311A1 (ja) * 2016-08-08 2018-02-15 三菱ケミカル株式会社 導電性Ｃ面ＧａＮ基板

Also Published As

Publication number Publication date
US20240145622A1 (en) 2024-05-02
WO2022181584A1 (ja) 2022-09-01
TW202249080A (zh) 2022-12-16
JPWO2022181584A1 (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
JP6986645B1 (ja) 半導体基板、半導体デバイス、電子機器
JPH11145516A (ja) 窒化ガリウム系化合物半導体の製造方法
JP2000091253A (ja) 窒化ガリウム系化合物半導体の製造方法
EP4300605A1 (en) Semiconductor substrate, method for producing same, apparatus for producing same, and template substrate
US20240079856A1 (en) Method of fabricating a resonant cavity and distributed bragg reflector mirrors for a vertical cavity surface emitting laser on a wing of an epitaxial lateral overgrowth region
JP4381397B2 (ja) 窒化物系半導体素子および窒化物系半導体の形成方法
US20240145622A1 (en) Template substrate, method and apparatus for manufacturing template substrate, semiconductor substrate, method and apparatus for manufacturing semiconductor substrate
TWI838676B (zh) 半導體基板、半導體裝置、電子機器
WO2022220124A1 (ja) 半導体基板並びにその製造方法および製造装置、ＧａＮ系結晶体、半導体デバイス、電子機器
US20240136181A1 (en) Semiconductor substrate, method for manufacturing the same, apparatus for manufacturing the same, and template substrate
WO2022224902A1 (ja) 半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器
EP4362115A1 (en) Semiconductor device manufacturing method and manufacturing device, semiconductor device and electronic device
TWI837788B (zh) 半導體裝置之製造方法及製造裝置
TWI819447B (zh) 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
WO2023027086A1 (ja) 半導体デバイスの製造方法および製造装置
TW202414535A (zh) 半導體基板以及其製造方法及製造裝置、半導體元件以及其之製造方法及製造裝置、電子機器
WO2023002865A1 (ja) テンプレート基板並びにその製造方法および製造装置、半導体基板並びにその製造方法および製造装置、半導体デバイス、電子機器
JP4416761B2 (ja) 窒化物系半導体素子および窒化物系半導体の形成方法
JP2023171128A (ja) 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法および製造装置、半導体デバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination