WO2024117017A1 - 電子素子実装用基板、母基板、及び電子装置 - Google Patents

電子素子実装用基板、母基板、及び電子装置 Download PDF

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WO2024117017A1
WO2024117017A1 PCT/JP2023/042104 JP2023042104W WO2024117017A1 WO 2024117017 A1 WO2024117017 A1 WO 2024117017A1 JP 2023042104 W JP2023042104 W JP 2023042104W WO 2024117017 A1 WO2024117017 A1 WO 2024117017A1
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WO
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electrodes
electrode
insulating layer
electronic device
substrate
Prior art date
Application number
PCT/JP2023/042104
Other languages
English (en)
French (fr)
Inventor
ヤオ リ
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present disclosure relates to a substrate for mounting electronic elements, a mother board, and an electronic device, which includes a base having a top surface, a first side surface, and a second side surface, a plurality of top electrodes located on the top surface, a plurality of first side electrodes located on the first side surface, and a plurality of second side electrodes located on the second side surface.
  • a circuit board for electrically connecting an imaging element provided at the tip of an endoscope to a cable is known as prior art (Patent Document 1).
  • This circuit board has multiple connection electrodes formed on the top surface for mounting the imaging element, and multiple cable connection electrodes formed on both side surfaces.
  • the connection electrodes are electrically connected to the cable connection electrodes by internal wiring. This allows electrical signals to be input or output to the imaging element through the cable and circuit board, and power to operate the imaging element is supplied to the imaging element through the cable and circuit board.
  • a substrate for mounting electronic elements comprises a base having a top surface, a first side surface extending in a direction intersecting the top surface, and a second side surface extending in the intersecting direction opposite the first side surface, a plurality of top surface electrodes located on the top surface, a plurality of first side surface electrodes located on the first side surface, and a plurality of second side surface electrodes located on the second side surface, the plurality of first side surface electrodes and the plurality of second side surface electrodes being positioned without overlapping each other along a direction parallel to the top surface when viewed from the side.
  • a motherboard includes an insulating panel having a first surface and a second surface located opposite to the first surface, and having a plurality of product regions arranged in a matrix in a planar view and a peripheral region located around the plurality of product regions, and a plurality of top electrodes located on the first surface of each product region, and the insulating panel has a first recess on the second surface that overlaps one side of each product region in a planar view and a second recess that overlaps another side opposite to the one side of the product region, and further includes a plurality of first side electrodes located on a wall surface of the first recess on the second recess side and a plurality of second side electrodes located on a wall surface of the second recess on the first recess side, and the plurality of first side electrodes and the plurality of second side electrodes are located along a direction parallel to the first surface in a side perspective without overlapping each other.
  • an electronic device includes a substrate for mounting electronic elements according to one embodiment of the present disclosure, and an electronic element mounted on the upper surface.
  • FIG. 1 is a plan view of an electronic device mounting substrate according to a first embodiment.
  • 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 2 is a left side view of the electronic element mounting board.
  • FIG. 2 is a right side view of the electronic element mounting board.
  • 3 is a cross-sectional view taken along line VV shown in FIG. 2.
  • 4 is a side perspective view of the electronic element mounting substrate shown in FIG. 3 as viewed from the left side.
  • FIG. 11 is a plan view of an electronic device mounting substrate according to a second embodiment.
  • FIG. 2 is a front view of the electronic element mounting board.
  • FIG. 2 is a left side view of the electronic element mounting board.
  • FIG. 2 is a right side view of the electronic element mounting board.
  • FIG. 11 is a plan view of an electronic device mounting substrate according to a third embodiment.
  • FIG. 2 is a front view of the electronic element mounting board.
  • FIG. 2 is a left side view of the electronic element mounting board.
  • FIG. 2 is a right side view of the electronic element mounting board.
  • FIG. 2 is a rear view of the electronic element mounting board.
  • FIG. 13 is a plan view of an electronic device according to a fourth embodiment.
  • 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. 2 is a left side view of the electronic device.
  • FIG. 2 is a right side view of the electronic device.
  • 18 is a cross-sectional view taken along line XX-XX shown in FIG. 17.
  • FIG. FIG. 4
  • One aspect of the present disclosure provides a substrate for mounting electronic elements, a mother board, and an electronic device that can be miniaturized by avoiding interference between internal wirings.
  • a substrate for mounting electronic elements, a mother board, and an electronic device that can be miniaturized by avoiding interference between internal wiring.
  • Fig. 1 is a plan view of an electronic device mounting substrate 1 according to embodiment 1.
  • Fig. 2 is a cross-sectional view taken along line II-II shown in Fig. 1.
  • Fig. 3 is a left side view of the electronic device mounting substrate 1.
  • Fig. 4 is a right side view of the electronic device mounting substrate 1.
  • Fig. 5 is a cross-sectional view taken along line V-V shown in Fig. 2.
  • Fig. 6 is a side perspective view of the electronic device mounting substrate 1 shown in Fig. 3, seen from the left side.
  • the surface of the electronic device mounting board on which the electronic device is mounted will be referred to as the upper side, and the surface opposite the mounting surface will be referred to as the lower side.
  • the up-down direction is the Z-axis direction
  • the positive X-axis direction will be referred to as the right direction
  • the negative X-axis direction will be referred to as the left direction.
  • This distinction between up-down, left-right and right-side is for convenience only, and does not limit the up-down, left-right and right-side directions when the electronic module etc. is actually used.
  • the electronic element mounting substrate 1 is a support substrate for the electronic element 4, and is a substrate having wiring that connects each terminal for the mounted electronic element 4 to a cable.
  • the electronic device mounting substrate 1 includes a base 2.
  • the base 2 has an upper surface 11, a first side surface 21 extending in the Z-axis direction (intersecting direction) that intersects with the upper surface 11, and a second side surface 22 extending in the Z-axis direction opposite the first side surface 21.
  • the base 2 may be rectangular in plan view (top view).
  • the size of the upper surface 11 may be appropriately set depending on factors such as the size of the electronic device 4 to be mounted.
  • the first side surface 21 and the second side surface 22 may each be rectangular in shape.
  • the electronic device mounting substrate 1 has top electrodes 12a, 12b, 12c, 12d (multiple top electrodes) located on the top surface 11, first side electrodes 23a, 23b, 23c, 23d (multiple first side electrodes) located on the first side surface 21, and second side electrodes 24a, 24b, 24c, 24d (multiple second side electrodes) located on the second side surface 22.
  • the top electrodes 12a, 12b, 12c, and 12d may be collectively referred to simply as the top electrodes.
  • the first side electrodes 23a, 23b, 23c, and 23d may be collectively referred to simply as the first side electrodes, and the second side electrodes 24a, 24b, 24c, and 24d may be collectively referred to simply as the second side electrodes.
  • the top electrode is an electrode that is electrically connected to each terminal of the electronic element.
  • the side electrodes located on each side of the electronic element mounting board 1, such as the first side electrode and second side electrode, are exposed to the side of the electronic element mounting board 1 and are electrodes that are connected to various cables.
  • the top electrode and the side electrode are connected by wiring conductors located inside the electronic element mounting board 1.
  • the electronic element mounting board 1 has the function of connecting the electronic element to various cables for transmitting electrical signals from the electronic element.
  • the first side electrodes 23a and 23b and the second side electrodes 24a and 24b are positioned without overlapping each other along a direction parallel to the top surface 11 in a side perspective.
  • the first side electrodes 23c and 23d and the second side electrodes 24c and 24d are positioned without overlapping each other along a direction parallel to the top surface 11 in a side perspective.
  • the first side electrode 23a, the second side electrode 24a, the first side electrode 23b, and the second side electrode 24b are arranged in a zigzag pattern in this order in a top perspective.
  • parallel is intended to mean parallel at a level that can be seen with the naked eye, and does not require strict parallelism.
  • the first side electrodes 23a and 23b and the second side electrodes 24a and 24b are positioned without overlapping each other along a direction parallel to the top surface 11 in a side perspective, so that the wiring conductors (interlayer wiring 30g and 30h) connected to and extending from the first side electrodes 23a and 23b, respectively, and the wiring conductors (interlayer wiring 30i and 30j) connected to and extending from the second side electrodes 24a and 24b, respectively, can be prevented from coming into close proximity.
  • the wiring conductors will be described later. As a result, even if the device is further miniaturized, the risk of interference between the wiring conductors is reduced, and insulation between the wiring conductors can be guaranteed.
  • top electrodes 12a, 12b, 12c, and 12d are shown, this is not limiting. There may be more than one top electrode.
  • the first side electrodes 23a, 23b, 23c, and 23d may be located from the first side 21 to the inside of the base 2.
  • the second side electrodes 24a, 24b, 24c, and 24d may be located from the second side 22 to the inside of the base 2.
  • the first side electrodes 23a, 23b, 23c, and 23d and the second side electrodes 24a, 24b, 24c, and 24d may have a semi-cylindrical shape obtained by splitting a cylinder in half in the longitudinal direction.
  • the first side electrodes 23a, 23b, 23c, and 23d have their halved surface portions exposed to the first side 21, and the remaining portions located inside the base 2.
  • the second side electrodes 24a, 24b, 24c, and 24d have their halved surface portions exposed to the second side 22, and the remaining portions located inside the base 2.
  • the connectivity between the wiring conductor (interlayer wiring 30g described later) that connects the first side electrode 23a and the top electrode 12a is improved, and the first side electrode 23a.
  • the base 2 may have multiple insulating layers stacked together.
  • the multiple insulating layers include a first insulating layer 25a (at least one first insulating layer) and a second insulating layer 25b (one second insulating layer).
  • a first side electrode 23a (first electrode) is located on the side of the first insulating layer 25a.
  • a first side electrode 23c is located on the side of the second insulating layer 25b.
  • the first side electrode 23a and the first side electrode 23c are located without overlapping each other when viewed from above.
  • the first side electrode 23a and the first side electrode 23c can be brought close to each other in a planar view while ensuring insulation.
  • the cable connected to the first side electrodes 23a and 23c can be made highly dense.
  • first side electrode 23a and the first side electrode 23c are formed on the first insulating layer 25a and the second insulating layer 25b, respectively, which are different from each other, an insulating gap between the first side electrodes 23a and 23c is ensured, and the risk of short circuits and electrical interference between the first side electrodes 23a and 23c caused by bleeding of the electrode conductor ink, expansion of the electrode conductor relative to the insulating layer, spreading of the plating, etc. is reduced.
  • the second side electrode 24a (third electrode) may be located on the side of the first insulating layer 25a.
  • the second side electrode 24d (fourth electrode) may be located on the side of the second insulating layer 25b.
  • the second side electrode 24a and the second side electrode 24d are located without overlapping each other in a top view.
  • the second side electrode 24a and the second side electrode 24d can be brought close to each other in a planar view while ensuring insulation.
  • the cable connected to the second side electrodes 24a and 24d can be made highly dense.
  • an insulating gap is secured between the second side electrodes 24a and 24d. This reduces the risk of short circuits and electrical interference between the second side electrodes 24a and 24d caused by bleeding of the electrode conductor ink, expansion of the electrode conductor relative to the insulating layer, spreading of plating, etc.
  • the electronic device mounting substrate 1 further includes wiring conductors located between and inside the insulating layers. More specifically, the wiring conductors include through conductors 30b, 30d, 30e, and 30f extending along the Z-axis direction, and interlayer wiring extending along the XY plane.
  • the through conductors 30b, 30d, 30e, and 30f are arranged along a center line parallel to the Y-axis in a plan view of the electronic device mounting substrate 1.
  • the through conductors 30b, 30d, 30e, and 30f do not necessarily need to be arranged in a straight line, and may be arranged, for example, in a zigzag pattern along the center line.
  • the interlayer wiring connects the through conductors 30b, 30d, 30e, and 30f to the top electrode or the side electrode.
  • the first side electrodes 23a, 23b, 23c, and 23d are connected to one of the top electrodes 12a, 12b, 12c, and 12d via wiring conductors.
  • the second side electrodes 24a, 24b, 24c, and 24d are connected to one of the top electrodes 12a, 12b, 12c, and 12d via internal wiring.
  • the top electrode 12a is connected to the first side electrode 23a via the interlayer wiring 30c, the through conductor 30b, and the interlayer wiring 30g.
  • the top electrode 12a is connected to the second side electrode 24c via the interlayer wiring 30c, the through conductor 30b, and the interlayer wiring 30k.
  • the top electrodes 12a, 12b, 12c, and 12d are connected to the first side electrodes 23a, 23b, 23c, and 23d and the second side electrodes 24a, 24b, 24c, and 24d via wiring conductors.
  • the wiring conductors connecting the top electrodes 12a, 12b, 12c, and 12d to the first side electrodes 23a, 23b, 23c, and 23d and the second side electrodes 24a, 24b, 24c, and 24d make it possible to supply power to the electronic elements mounted on the top electrodes 12a to 12d and to transmit data from the electronic elements to external devices.
  • the multiple insulating layers may have at least one third insulating layer 25c in which the first side electrodes 23a, 23b, 23c, and 23d and the second side electrodes 24a, 24b, 24c, and 24d are not located.
  • This third insulating layer 25c is located between the first insulating layer 25a and the second insulating layer 25b.
  • the thickness of the third insulating layer 25c is made equal to or greater than the specified value, a sufficient insulating gap is ensured between the first side electrode 23a located on the first insulating layer 25a and the first side electrode 23c located on the second insulating layer 25b, reducing the risk of short circuits and electrical interference between the first side electrodes 23a and 23c caused by bleeding of the conductive ink, expansion of the conductor relative to the insulating layer, spreading of the plating, etc.
  • First side electrodes 23a and 23b may be located on the first insulating layer 25a.
  • the first side electrode 23c (second electrode) is located between the first side electrodes 23a and 23b.
  • the second side electrodes 24a and 24b may be located on the first insulating layer 25a.
  • the second side electrode 24d (fourth electrode) is located between the second side electrodes 24a and 24b.
  • first side electrodes 23a and 23b on the first insulating layer 25a allows the number of wiring conductors to be increased.
  • first side electrode 23c By positioning the first side electrode 23c between the two first side electrodes 23a and 23b when viewed from above, it is possible to increase the density of the cables to be mounted while ensuring an insulating gap between the first side electrodes 23a and 23b and the first side electrode 23c.
  • the presence of multiple second side electrodes 24a and 24b on the first insulating layer 25a allows the number of wiring conductors to be increased.
  • the base 2 may have a first laminate section 10 and a second laminate section 20 in which a plurality of insulating layers are stacked.
  • the first laminate section 10 has an upper surface 11 and a lower surface 13 located on the opposite side to the upper surface 11 and in contact with the second laminate section 20.
  • the second laminate section 20 has a first side surface 21 and a second side surface 22. The first side surface 21 and the second side surface 22 are located inside the periphery of the first laminate section 10 when viewed from above.
  • first side surface 21 and the second side surface 22 are located inside the periphery of the first laminated section 10 when viewed from above, and the first laminated section 10 and the second laminated section 20 are configured with a T-shaped cross section, so that space can be secured to accommodate cables connected to the first side surface electrodes 23a-23d of the first side surface 21 and the second side surface electrodes 24a-24d of the second side surface 22.
  • the first laminated section 10 further has a third side surface 14 extending from the upper surface 11 to the lower surface 13, and a fourth side surface 15 located opposite the third side surface 14.
  • the second laminated section 20 further has a fifth side surface 26 extending from the lower surface 13 in a direction opposite to the upper surface 11 and intersecting with the first side surface 21 and the second side surface 22, and a sixth side surface 27 located opposite the fifth side surface 26 and intersecting with the first side surface 21 and the second side surface 22.
  • the third side surface 14 and the fifth side surface 26 are contiguous to each other and are on the same plane.
  • the fourth side surface 15 and the sixth side surface 27 are contiguous to each other and are on the same plane.
  • the third side surface 14, the fourth side surface 15, the fifth side surface 26, and the sixth side surface 27 may each be rectangular in shape.
  • the first laminated portion 10 and the second laminated portion 20 can be cut simultaneously.
  • the first insulating layer 25a may include two insulating layers.
  • the first side electrode 23a may be located from one side of the two insulating layers to the other side of the two insulating layers that is laminated on one of the two insulating layers.
  • the first insulating layer 25a may include three or more insulating layers.
  • the area of the first side electrode 23a can be increased, improving connectivity with the cable.
  • the first side electrode 23a which spans the sides of multiple insulating layers, can be connected to multiple wiring conductors located between different insulating layers. This can reduce the resistance between the first side electrode 23a and the upper electrode. Even if a connection between the first side electrode 23a and one wiring conductor is defective, the connection with other wiring conductors is ensured, reducing the possibility of a connection defect. Furthermore, because the first side electrode 23a can be connected to multiple wiring conductors located between different insulating layers, the degree of freedom in wiring is improved.
  • the second side electrodes 24a and 24b may be positioned from one side of the two insulating layers of the first insulating layer 25a to the other side of the two insulating layers stacked on one of the two insulating layers.
  • the area of the second side electrode 24a can be increased, improving connectivity with the cable.
  • the second side electrode 24a which spans the sides of multiple insulating layers, can be connected to multiple wiring conductors located between different insulating layers. This can reduce the resistance value. Furthermore, even if a connection to one wiring conductor becomes defective, the connection to other wiring conductors is ensured, reducing the possibility of a connection defect.
  • the first side electrode 23a can be formed, for example, as follows. That is, (i) in a ceramic green sheet that is to be one of the two insulating layers of the first insulating layer 25a, a via conductor is formed based on the arrangement of the first side electrode 23a in the first insulating layer 25a. (ii) Using a mold corresponding to the shape of the first insulating layer 25a, punching is performed so that at least a part of the via conductor is exposed on the side of the first insulating layer 25a. For example, a cylindrical via conductor is formed in the above (i), and a semi-cylindrical first side electrode 23a can be formed by punching in the above (ii).
  • the wiring conductor 30a connected to the first side electrode 23a is printed on one of the two insulating layers of the first insulating layer 25a.
  • a plating layer of nickel, gold, or the like may be further deposited on the exposed surface of the first side electrode 23a using an electrolytic plating method or an electroless plating method.
  • the first side electrodes 23a and 23b and the second side electrodes 24a and 24b are positioned in a direction parallel to the top surface 11 in a side perspective without overlapping each other, so that it is possible to avoid the interlayer wiring 30g and 30h connected to and extending from the first side electrodes 23a and 23b, respectively, coming close to the interlayer wiring 30i and 30j connected to and extending from the second side electrodes 24a and 24b, respectively.
  • the risk of interference between the wiring conductors is reduced, and insulation between the wiring conductors can be guaranteed.
  • FIG. 7 is a plan view of an electronic device mounting substrate 1A according to embodiment 2.
  • FIG. 8 is a front view of an electronic device mounting substrate 1A.
  • FIG. 9 is a left side view of an electronic device mounting substrate 1A.
  • FIG. 10 is a right side view of an electronic device mounting substrate 1A.
  • the second laminated portion 20 of the base 2 of the electronic device mounting substrate 1A further has a seventh side surface 31 that intersects with the first side surface 21 and the second side surface 22 and extends in the Z-axis direction.
  • the base 2 further has seventh side surface electrodes 33a, 33b, 33c, and 33d located on the seventh side surface 31.
  • the seventh side surface 31 may be rectangular in shape.
  • Fig. 11 is a plan view of an electronic device mounting board 1B according to embodiment 3.
  • Fig. 12 is a front view of the electronic device mounting board 1B.
  • Fig. 13 is a left side view of the electronic device mounting board 1B.
  • Fig. 14 is a right side view of the electronic device mounting board 1B.
  • Fig. 15 is a rear view of the electronic device mounting board 1B.
  • the second laminated portion 20 of the base 2 of the electronic device mounting substrate 1B further has an eighth side surface 32 extending in the Z-axis direction opposite the seventh side surface 31.
  • the base 2 further has eighth side surface electrodes 34a, 34b, 34c, and 34d located on the eighth side surface 32.
  • the seventh side surface electrodes 33a and 33b and the eighth side surface electrodes 34a and 34b are located without overlapping with each other along a direction parallel to the top surface 11 in a side perspective.
  • the eighth side surface 32 may be rectangular in shape.
  • the seventh side electrodes 33a and 33b and the eighth side electrodes 34a and 34b are positioned without overlapping each other along a direction parallel to the top surface 11 when viewed from the side, so that it is possible to prevent the wiring conductors connected to and extending from the seventh side electrodes 33a and 33b from coming close to the wiring conductors connected to and extending from the eighth side electrodes 34a and 34b.
  • Fig. 16 is a plan view of the electronic device 3 according to the fourth embodiment.
  • Fig. 17 is a cross-sectional view taken along line XVII-XVII shown in Fig. 16.
  • Fig. 18 is a left side view of the electronic device 3.
  • Fig. 19 is a right side view of the electronic device 3.
  • Fig. 20 is a cross-sectional view taken along line XX-XX shown in Fig. 17.
  • the electronic device 3 includes a substrate 1 for mounting electronic elements, and an electronic element 4 mounted on the upper electrodes 12a to 12d of the upper surface 11 of the first laminate 10.
  • the electronic device 3 can be used, for example, at the tip of an endoscope.
  • the electronic device 3 is housed, for example, inside a cylindrical holding frame.
  • a positioning portion for positioning the electronic device 3 is provided between the inner peripheral wall of the holding frame and the base 2.
  • a cover glass is provided on the electronic element 4 provided on the upper surface 11 of the base 2.
  • a plurality of cables connected to the first side electrodes 23a-23d and the second side electrodes 24a-24d, respectively, are arranged between the second laminated portion 20 of the base 2 and the inner wall of the positioning portion.
  • the electronic element 4 may be, for example, an imaging element, but is not limited to this.
  • a light-emitting element may be used as the electronic element.
  • This light-emitting element may be, for example, an LED (Light Emitting Diode).
  • a light-emitting element may be mounted on the upper surface 11.
  • Fig. 21 is a plan view of the mother substrate 40 according to embodiment 5.
  • Fig. 22 is a side view of the mother substrate 40.
  • Fig. 23 is a bottom view of the mother substrate 40.
  • Fig. 24 is another plan view of the mother substrate 40.
  • the mother board 40 includes an insulating panel 41.
  • the insulating panel 41 has a first surface 42 and a second surface 43 located on the opposite side to the first surface 42.
  • the mother board 40 has a plurality of product regions 44 arranged in a matrix in a plan view, and a peripheral region 45 located around the plurality of product regions 44.
  • the mother substrate 40 further includes upper electrodes 12a, 12b, 12c, and 12d, each of which is located on the first surface 42 of each product region 44.
  • the insulating panel 41 has a first recess 46 on the second surface 43 that overlaps with one side 44a of each product area 44 in a plan view, and a second recess 47 that overlaps with the other side 44b opposite the side 44a of the product area 44.
  • the mother substrate 40 further includes first side electrodes 23a and 23b located on the wall surface 46a of the first recess 46 on the second recess 47 side, and second side electrodes 24a and 24b located on the wall surface 47a of the second recess 47 on the first recess 46 side.
  • the first side electrodes 23a and 23b and the second side electrodes 24a and 24b are located without overlapping each other along a direction parallel to the first surface 42 when viewed from the side.
  • the mother substrate 40 thus constructed can be separated into a number of base bodies 2 by cutting it along the vertical lines 48a-48f and the horizontal lines 49a-49f, as shown in FIG. 24.
  • FIGS. 21 to 23 show an example in which nine electronic device mounting substrates 1 are produced at the same time, but in practice, for example, 100 or more substrates can be produced at the same time, improving manufacturing efficiency.
  • a substrate for mounting electronic elements in aspect 1 of the present disclosure comprises a base having a top surface, a first side surface extending in a transverse direction intersecting the top surface, and a second side surface opposite the first side surface and extending in the transverse direction, a plurality of top surface electrodes located on the top surface, a plurality of first side surface electrodes located on the first side surface, and a plurality of second side surface electrodes located on the second side surface, wherein the plurality of first side surface electrodes and the plurality of second side surface electrodes are located without overlapping each other along a direction parallel to the top surface when viewed from the side.
  • the electronic device mounting substrate of aspect 2 of the present disclosure is the electronic device mounting substrate of aspect 1 above, in which the multiple first side electrodes are positioned from the first side to the inside of the base, and the multiple second side electrodes are positioned from the second side to the inside of the base.
  • the electronic device mounting substrate of aspect 3 of the present disclosure is the electronic device mounting substrate of aspect 1 or 2 above, wherein the base has a plurality of stacked insulating layers, the plurality of insulating layers having at least one first insulating layer and one second insulating layer, the plurality of first side electrodes having at least one first electrode and one second electrode, the first electrode being located on a side of the first insulating layer, the second electrode being located on a side of the second insulating layer, and the first electrode and the second electrode being located without overlapping each other in a top view.
  • the electronic device mounting substrate of aspect 4 of the present disclosure is the electronic device mounting substrate of aspect 3 above, wherein the second side electrodes have at least one third electrode and one fourth electrode, the third electrode is located on a side surface of the first insulating layer, the fourth electrode is located on a side surface of the second insulating layer, and the third electrode and the fourth electrode are located without overlapping each other in a top view.
  • a substrate for mounting electronic devices according to aspect 5 of the present disclosure is a substrate for mounting electronic devices according to any one of aspects 1 to 4 above, in which the base has a plurality of laminated insulating layers, and further includes wiring conductors located between and within the insulating layers, and the plurality of top electrodes are connected to the plurality of first side electrodes and the plurality of second side electrodes via the wiring conductors.
  • the electronic device mounting substrate of aspect 6 of the present disclosure is the electronic device mounting substrate of aspect 3 above, in which the multiple insulating layers have at least one third insulating layer in which the first side electrode and the second side electrode are not located, and the third insulating layer is located between the first insulating layer and the second insulating layer.
  • the electronic device mounting substrate of aspect 7 of the present disclosure is the electronic device mounting substrate of aspect 3 above, in which two of the first electrodes are located on the first insulating layer, and the second electrode is located between the two first electrodes when viewed from above.
  • the electronic device mounting substrate of aspect 8 of the present disclosure is the electronic device mounting substrate of aspect 4 above, in which two of the third electrodes are located on the first insulating layer, and the fourth electrode is located between the two third electrodes when viewed from above.
  • a ninth aspect of the present disclosure is a substrate for mounting electronic devices, which is a substrate for mounting electronic devices according to any one of the first to eighth aspects above, wherein the base has a first laminated portion and a second laminated portion in which a plurality of insulating layers are laminated, the first laminated portion has the upper surface and a lower surface located opposite the upper surface and in contact with the second laminated portion, and the second laminated portion has the first side surface and the second side surface, and the first side surface and the second side surface are located inside the periphery of the first laminated portion when viewed from above.
  • the electronic device mounting substrate of aspect 10 of the present disclosure is the electronic device mounting substrate of aspect 9 above, wherein the first laminated portion further has a third side extending from the upper surface to the lower surface and a fourth side located opposite the third side, the second laminated portion further has a fifth side extending from the lower surface in a direction opposite to the upper surface and intersecting with the first side and the second side, and a sixth side located opposite to the fifth side and intersecting with the first side and the second side, the third side and the fifth side being coplanar and continuous with each other, and the fourth side and the sixth side being coplanar and continuous with each other.
  • An electronic device mounting substrate is a substrate for mounting electronic devices according to any one of aspects 1 to 10 above, wherein the base further has a seventh side surface that intersects with the first side surface and the second side surface and extends in the intersecting direction, and further includes a plurality of seventh side surface electrodes located on the seventh side surface.
  • the electronic device mounting substrate of aspect 12 of the present disclosure is the electronic device mounting substrate of aspect 11 above, wherein the base further has an eighth side surface facing the seventh side surface and extending in the intersecting direction, and further includes a plurality of eighth side surface electrodes located on the eighth side surface, and the seventh side surface electrodes and the eighth side surface electrodes are located without overlapping each other along a direction parallel to the top surface when viewed from the side.
  • a substrate for mounting electronic devices is a substrate for mounting electronic devices according to any one of aspects 1 to 12 above, in which the base has a plurality of stacked insulating layers, the plurality of insulating layers having at least one first insulating layer and one second insulating layer, and the first side electrode is positioned from a side of the first insulating layer to a further side of one of the plurality of insulating layers stacked on the first insulating layer.
  • a substrate for mounting electronic devices is a substrate for mounting electronic devices according to any one of aspects 1 to 13 above, in which the base has a plurality of stacked insulating layers, the plurality of insulating layers having at least one first insulating layer and one second insulating layer, and the second side electrode is positioned from a side of the first insulating layer to a further side of one of the plurality of insulating layers stacked on the first insulating layer.
  • a mother board includes an insulating panel having a first surface and a second surface opposite to the first surface, and having a plurality of product regions arranged in a matrix in a planar view and a peripheral region surrounding the plurality of product regions, and a plurality of top electrodes located on the first surface of each of the product regions, and the insulating panel has a first recess on the second surface that overlaps one side of each of the product regions in a planar view and a second recess that overlaps another side opposite the one side of the product regions, and further includes a plurality of first side electrodes located on a wall surface of the first recess facing the second recess and a plurality of second side electrodes located on a wall surface of the second recess facing the first recess, and the plurality of first side electrodes and the plurality of second side electrodes are located along a direction parallel to the first surface in a side perspective view without overlapping each other.
  • the electronic device of aspect 16 of the present disclosure includes a substrate for mounting electronic elements as described in any one of aspects 1 to 14 of the present disclosure, and an electronic element mounted on the upper surface.

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Abstract

内部配線同士の干渉を回避して小型化が可能な電子素子実装用基板を提供する。電子素子実装用基板は、上面と、上面に交差する交差方向に延在する第１側面と、第１側面に対向して交差方向に延在する第２側面とを有する基体と、上面に位置する複数の上面電極と、第１側面上に位置する複数の第１側面電極と、第２側面上に位置する複数の第２側面電極と、を備え、複数の第１側面電極と複数の第２側面電極とは、側面透視で上面に平行な方向に沿って互いに重ならずに位置している。

Description

電子素子実装用基板、母基板、及び電子装置
　本開示は、上面と第１側面と第２側面とを有する基体と、上面に位置する複数の上面電極と、第１側面上に位置する複数の第１側面電極と、第２側面上に位置する複数の第２側面電極とを備える電子素子実装用基板、母基板、及び電子装置に関する。
　内視鏡の先端部に設けられる撮像素子とケーブルとを電気的に接続するための回路基板が従来技術として知られている（特許文献１）。この回路基板は、撮像素子を実装するための複数の接続電極が上面に形成され、複数のケーブル接続電極が両側面に形成される。接続電極は内部配線によりケーブル接続電極と電気的に接続される。これにより、ケーブル及び回路基板を通して電気信号が撮像素子に入力又は出力され、撮像素子を動作させる電力がケーブル及び回路基板を通して撮像素子に供給される。
国際公開公報第2017/199776号パンフレット
　上記の課題を解決するために、本開示の一態様に係る電子素子実装用基板は、上面と、前記上面に交差する交差方向に延在する第１側面と、前記第１側面に対向して前記交差方向に延在する第２側面とを有する基体と、前記上面に位置する複数の上面電極と、前記第１側面上に位置する複数の第１側面電極と、前記第２側面上に位置する複数の第２側面電極と、を備え、前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記上面に平行な方向に沿って互いに重ならずに位置している。
　上記の課題を解決するために、本開示の一態様に係る母基板は、第１面および該第１面と反対側に位置する第２面を有するとともに、平面視でマトリックス状に位置する複数の製品領域と、該複数の製品領域の周囲に位置する周辺領域と、を有する絶縁パネルと、各製品領域の前記第１面にそれぞれ位置する複数の上面電極と、を備え、前記絶縁パネルは、前記第２面に平面視で、各製品領域の一辺と重なる第１凹部と、前記製品領域の前記一辺に対向する他の一辺と重なる第２凹部と、を有しているとともに、前記第１凹部の前記第２凹部側の壁面上に位置する複数の第１側面電極と、前記第２凹部の前記第１凹部側の壁面上に位置する複数の第２側面電極と、をさらに備え、前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記第１面に平行な方向に沿って互いに重ならずに位置している。
　上記の課題を解決するために、本開示の一態様に係る電子装置は、本開示の一態様に係る電子素子実装用基板と、前記上面に実装された電子素子と、を備える。
実施形態１に係る電子素子実装用基板の平面図である。 図１に示す線ＩＩ－ＩＩに沿った断面図である。 上記電子素子実装用基板の左側面図である。 上記電子素子実装用基板の右側面図である。 図２に示す線Ｖ－Ｖに沿った断面図である。 図３に示す電子素子実装用基板の左側面側から見た側面透視図である。 実施形態２に係る電子素子実装用基板の平面図である。 上記電子素子実装用基板の正面図である。 上記電子素子実装用基板の左側面図である。 上記電子素子実装用基板の右側面図である。 実施形態３に係る電子素子実装用基板の平面図である。 上記電子素子実装用基板の正面図である。 上記電子素子実装用基板の左側面図である。 上記電子素子実装用基板の右側面図である。 上記電子素子実装用基板の後面図である。 実施形態４に係る電子装置の平面図である。 図１６に示す線ＸＶＩＩ－ＸＶＩＩに沿った断面図である。 上記電子装置の左側面図である。 上記電子装置の右側面図である。 図１７に示す線ＸＸ－ＸＸに沿った断面図である。 実施形態５に係る母基板の平面図である。 図２１に示す線ＸＸＩＩ－ＸＸＩＩに沿った断面図である。 上記母基板の下面図である。 上記母基板の他の平面図である。
　〔実施形態１〕
　本開示の一態様は、内部配線同士の干渉を回避して小型化が可能な電子素子実装用基板、母基板、及び電子装置を実現する。
　本開示の一態様によれば、内部配線同士の干渉を回避して小型化が可能な電子素子実装用基板、母基板、及び電子装置を提供することができる。
　以下、本開示の一実施形態について、詳細に説明する。図１は実施形態１に係る電子素子実装用基板１の平面図である。図２は図１に示す線ＩＩ－ＩＩに沿った断面図である。図３は電子素子実装用基板１の左側面図である。図４は電子素子実装用基板１の右側面図である。図５は図２に示す線Ｖ－Ｖに沿った断面図である。図６は図３に示す電子素子実装用基板１の左側面側から見た側面透視図である。
　以下の説明において、電子素子実装用基板における電子素子が実装される面を上側、当該実装面と対向する面を下側として説明する。また、図面において、上下方向をＺ軸方向とした場合、Ｘ軸正方向を右方向、Ｘ軸負方向を左方向として説明する場合がある。この上下左右の区別は便宜的なものであり、実際に電子モジュール等が使用されるときの上下左右を限定するものではない。
　また、各図中の構成要素の寸法は、実際の構成要素の寸法および各部材の寸法比率等を忠実に表したものでなくてもよい。
　電子素子実装用基板１は、電子素子４の支持基板であり、かつ実装される電子素子４のための各端子と、ケーブルとを接続する配線を有する基板である。
　電子素子実装用基板１は基体２を備える。この基体２は、上面１１と、上面１１に交差するＺ軸方向（交差方向）に延在する第１側面２１と、第１側面２１に対向してＺ軸方向に延在する第２側面２２とを有する。基体２は、平面視（上面視）において矩形形状であってよい。上面１１の大きさは、実装される電子素子４の大きさなどに応じて適宜設定され得る。また、第１側面２１および第２側面２２は、それぞれ矩形形状であってよい。
　電子素子実装用基板１は、上面１１に位置する上面電極１２ａ・１２ｂ・１２ｃ・１２ｄ（複数の上面電極）と、第１側面２１上に位置する第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄ（複数の第１側面電極）と、第２側面２２上に位置する第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄ（複数の第２側面電極）と、を備える。
　以下の説明において、上面電極１２ａ・１２ｂ・１２ｃ・１２ｄを総称して単に上面電極と称する場合がある。また、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄを総称して単に第１側面電極、第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄを総称して第２側面電極と称する場合がある。
　上面電極は、電子素子の各端子に電気的に接続される電極である。第１側面電極および第２側面電極など、電子素子実装用基板１の各側面に位置する側面電極は、電子素子実装用基板１の側面に露出しており、各種ケーブルに接続される電極である。上面電極と、側面電極とは、電子素子実装用基板１の内部に位置する配線導体によって接続されている。つまり、電子素子実装用基板１は、電子素子と、電子素子からの電気信号を伝達するための各種ケーブルとを接続する機能を有している。
　第１側面電極２３ａ・２３ｂ及び第２側面電極２４ａ・２４ｂは、図６に示すように、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置している。そして、第１側面電極２３ｃ・２３ｄ及び第２側面電極２４ｃ・２４ｄは、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置している。また、図５に示すように、第１側面電極２３ａ、第２側面電極２４ａ、第１側面電極２３ｂ、及び第２側面電極２４ｂは、上面透視でこの順番にジグザグ状に配置されている。本明細書において、「平行」との記載は、視認できるレベルの平行であることを意図しており、厳密に平行であることを求めない。
　このように、第１側面電極２３ａ・２３ｂと第２側面電極２４ａ・２４ｂとが、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置しているので、第１側面電極２３ａ・２３ｂにそれぞれ接続されて延伸する配線導体（層間配線３０ｇ・３０ｈ）と、第２側面電極２４ａ・２４ｂにそれぞれ接続されて延伸する配線導体（層間配線３０ｉ・３０ｊ）との接近を回避することができる。配線導体については、後述する。この結果、さらなる小型化をした場合であっても、配線導体同士の干渉のおそれが低減し、配線導体間での絶縁性が保証できる。
　４つの上面電極１２ａ・１２ｂ・１２ｃ・１２ｄの例を示しているが、これに限定されない。上面電極は複数であればよい。
　第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄは、第１側面２１から基体２の内部に亘って位置していてもよい。そして、第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄは、第２側面２２から基体２の内部に亘って位置していてもよい。例えば、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄおよび第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄは、円柱を長手方向に半割した半円柱形状であってよい。この場合、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄは、半割した面部分が第１側面２１に露出しており、残りの部分が基体２の内部に位置している。第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄは、半割した面部分が第２側面２２に露出しており、残りの部分が基体２の内部に位置している。
　このため、例えば、第１側面電極２３ａ及び上面電極１２ａを接続する配線導体（後述する層間配線３０ｇ）と第１側面電極２３ａとの間の接続性が向上する。
　基体２は、積層された複数の絶縁層を有していてもよい。この複数の絶縁層は、第１絶縁層２５ａ（少なくとも１つの第１絶縁層）および第２絶縁層２５ｂ（１つの第２絶縁層）を有する。第１側面電極２３ａ（第１電極）は第１絶縁層２５ａの側面に位置している。そして、第１側面電極２３ｃ（第２電極）は第２絶縁層２５ｂの側面に位置している。第１側面電極２３ａと第１側面電極２３ｃとは、上面視で互いに重ならずに位置している。
　このように、互いに異なる第１絶縁層２５ａ及び第２絶縁層２５ｂのそれぞれに第１側面電極２３ａ及び第１側面電極２３ｃを配置することで、絶縁性を確保しつつ平面視で第１側面電極２３ａ・２３ｃ同士を近接させることができる。この結果、第１側面電極２３ａ・２３ｃに接続するケーブルを高密度化することができる。
　また、互いに異なる第１絶縁層２５ａ及び第２絶縁層２５ｂのそれぞれに第１側面電極２３ａ及び第１側面電極２３ｃを配置することで、第１側面電極２３ａ・２３ｃ間の絶縁ギャップが確保され、電極導体インクのニジミや、絶縁層に対する電極導体の膨張、めっきの広がりなどに起因する第１側面電極２３ａ・２３ｃ間のショートや電気的干渉のリスクが低減される。
　第２側面電極２４ａ（第３電極）は第１絶縁層２５ａの側面に位置していてもよい。そして、第２側面電極２４ｄ（第４電極）は第２絶縁層２５ｂの側面に位置していてもよい。第２側面電極２４ａと第２側面電極２４ｄとは、上面視で互いに重ならずに位置している。
　このように、互いに異なる第１絶縁層２５ａ及び第２絶縁層２５ｂのそれぞれに第２側面電極２４ａ及び第２側面電極２４ｄを配置することで、絶縁性を確保しつつ平面視で第２側面電極２４ａ・２４ｄ同士を近接させることができる。この結果、第２側面電極２４ａ・２４ｄに接続するケーブルを高密度化することができる。
　また、互いに異なる第１絶縁層２５ａ及び第２絶縁層２５ｂのそれぞれに、上面視において隣接する第２側面電極２４ａ及び第２側面電極２４ｄを配置することで、第２側面電極２４ａ・２４ｄ間の絶縁ギャップが確保される。これにより、電極導体インクのニジミや、絶縁層に対する電極導体の膨張、めっきの広がりなどに起因する第２側面電極２４ａ・２４ｄ間のショートや電気的干渉のリスクが低減される。
　電子素子実装用基板１は、複数の絶縁層の間及び複数の絶縁層の内部に位置する配線導体をさらに備える。より具体的には、配線導体は、Ｚ軸方向に沿って延伸する貫通導体３０ｂ・３０ｄ・３０ｅ・３０ｆと、ＸＹ平面に沿って延在する層間配線と、を有する。貫通導体３０ｂ・３０ｄ・３０ｅ・３０ｆは、電子素子実装用基板１の平面視におけるＹ軸に平行な中心線に沿って配列されている。貫通導体３０ｂ・３０ｄ・３０ｅ・３０ｆは、必ずしも一直線に配列されている必要はなく、例えば、該中心線に沿ってジグザグに配列されてもよい。層間配線は、貫通導体３０ｂ・３０ｄ・３０ｅ・３０ｆと、上面電極または側面電極とを接続するものである。
　第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄは、それぞれ上面電極１２ａ・１２ｂ・１２ｃ・１２ｄのいずれかと配線導体を介して接続されている。第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄは、それぞれ上面電極１２ａ・１２ｂ・１２ｃ・１２ｄのいずれかと内部配線を介して接続されている。例えば、図２に示すように、上面電極１２ａは、層間配線３０ｃ、貫通導体３０ｂおよび層間配線３０ｇを介して第１側面電極２３ａに接続されている。また、上面電極１２ａは、層間配線３０ｃ、貫通導体３０ｂおよび層間配線３０ｋを介して第２側面電極２４ｃに接続されている。つまり、上面電極１２ａ・１２ｂ・１２ｃ・１２ｄと、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄ及び第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄとが、配線導体を介して接続している。
　上面電極１２ａ・１２ｂ・１２ｃ・１２ｄと、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄ及び第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄとを接続する配線導体により、上面電極１２ａ～１２ｄに実装される電子素子に電源を供給したり、電子素子から外部機器へデータを送信したりすることができる。
　複数の絶縁層は、第１側面電極２３ａ・２３ｂ・２３ｃ・２３ｄおよび第２側面電極２４ａ・２４ｂ・２４ｃ・２４ｄが位置しない少なくとも１つの第３絶縁層２５ｃを有していてもよい。この第３絶縁層２５ｃは、第１絶縁層２５ａと第２絶縁層２５ｂとの間に位置している。
　第３絶縁層２５ｃの厚みを規定値以上にすることで、第１絶縁層２５ａに位置する第１側面電極２３ａと、第２絶縁層２５ｂに位置する第１側面電極２３ｃとの間の絶縁ギャップを十分に確保し、導体インクのニジミや、絶縁層に対する導体の膨張、めっきの広がりなどに起因する第１側面電極２３ａ・２３ｃ間のショートや電気的干渉のリスクが低減される。
　第１絶縁層２５ａには、第１側面電極２３ａ・２３ｂ（２つの第１電極）が位置していてもよい。上面視において、第１側面電極２３ｃ（第２電極）は、第１側面電極２３ａ・２３ｂの間に位置している。
　第１絶縁層２５ａには、第２側面電極２４ａ・２４ｂ（２つの第３電極）が位置していてもよい。上面視において、第２側面電極２４ｄ（第４電極）は、第２側面電極２４ａ・２４ｂの間に位置している。
　第１絶縁層２５ａに、第１側面電極２３ａ・２３ｂが複数存在することで、配線導体数を増やすことができる。
　また、上面視において２つの第１側面電極２３ａ・２３ｂの間に第１側面電極２３ｃが位置することで、第１側面電極２３ａ・２３ｂと第１側面電極２３ｃとの間の絶縁ギャップを確保しながら、実装するケーブルの密度を高めることができる。
　第１絶縁層２５ａに、第２側面電極２４ａ・２４ｂが複数存在することで、配線導体数を増やすことができる。
　また、上面視において２つの第２側面電極２４ａ・２４ｂの間に第２側面電極２４ｄが位置することで、第２側面電極２４ａ・２４ｂと第２側面電極２４ｄとの間の絶縁ギャップを確保しながら、実装するケーブルの密度を高めることができる。
　基体２は、複数の絶縁層が積層された第１積層部１０及び第２積層部２０を有していてもよい。第１積層部１０は、上面１１および上面１１と反対側に位置しており第２積層部２０と接する下面１３を有している。第２積層部２０は、第１側面２１と第２側面２２とを有している。第１側面２１及び第２側面２２は、上面透視で第１積層部１０の周縁よりも内側に位置している。
　このように、第１側面２１及び第２側面２２が、上面透視で第１積層部１０の周縁よりも内側に位置していて、第１積層部１０及び第２積層部２０が断面Ｔ字型に構成されているため、第１側面２１の第１側面電極２３ａ～２３ｄ及び第２側面２２の第２側面電極２４ａ～２４ｄに接続されるケーブルを収容するスペースを確保することができる。
　第１積層部１０は、上面１１から下面１３にわたる第３側面１４および第３側面１４と反対側に位置する第４側面１５とをさらに有している。第２積層部２０は、下面１３から上面１１と反対方向に延在して第１側面２１及び第２側面２２と交差する第５側面２６および第５側面２６と反対側に位置して第１側面２１及び第２側面２２と交差する第６側面２７をさらに有している。第３側面１４と第５側面２６とは互いに連続する同一面である。第４側面１５と第６側面２７とは互いに連続する同一面である。第３側面１４、第４側面１５、第５側面２６、第６側面２７は、それぞれ矩形形状であってよい。
　製造工程において、第３側面１４と第５側面２６とが互いに連続する同一面であり、第４側面１５と第６側面２７とが互いに連続する同一面であるので、第１積層部１０と第２積層部２０とを同時に切断加工できる。
　第１絶縁層２５ａは、２層の絶縁層を含んでもよい。第１側面電極２３ａは、この２層の絶縁層のうちの１つの側面から、２層の絶縁層のうちの１つに積層された２層の絶縁層のうちの他の１つの側面に亘って位置してもよい。第１絶縁層２５ａは３層以上の絶縁層を含んでもよい。
　絶縁層群としての第１絶縁層２５ａの側面に第１側面電極２３ａが位置することで、第１側面電極２３ａの面積を大きくすることができ、ケーブルとの接続性を向上させることができる。
　複数の絶縁層の側面に亘る第１側面電極２３ａは、異なる絶縁層間に位置する複数の配線導体と接続することができる。これにより、第１側面電極２３ａと上部電極との間の抵抗値を下げることができる。また、第１側面電極２３ａと１つの配線導体との接続に不良が生じた場合であっても他の配線導体との接続が確保されているため、接続不良の可能性が低減される。さらに、第１側面電極２３ａが異なる絶縁層間に位置する複数の配線導体と接続することができるので、配線の自由度が向上する。
　第２側面電極２４ａ・２４ｂは、この第１絶縁層２５ａの２層の絶縁層のうちの１つの側面から、２層の絶縁層のうちの１つに積層された２層の絶縁層のうちの他の１つの側面に亘って位置してもよい。
　絶縁層群としての第１絶縁層２５ａの側面に第２側面電極２４ａが位置することで、第２側面電極２４ａの面積を大きくすることができ、ケーブルとの接続性を向上させることができる。
　複数の絶縁層の側面に亘る第２側面電極２４ａは、異なる絶縁層間に位置する複数の配線導体と接続することができる。これにより抵抗値を下げることができる。また、１つの配線導体との接続に不良が生じた場合であっても他の配線導体との接続が確保されているため、接続不良の可能性が低減される。
　第１側面電極２３ａは、例えば、以下のように形成することができる。すなわち、（ｉ）第１絶縁層２５ａの２層の絶縁層のうちの１つとなるセラミックグリーンシートにおいて、第１絶縁層２５ａにおける第１側面電極２３ａの配置に基づいてビア導体を形成する。（ｉｉ）第１絶縁層２５ａの形状と対応する金型を用いて、ビア導体の少なくとも一部が第１絶縁層２５ａの側面に露出するよう打ち抜き加工する。例えば、上記（ｉ）において円柱状のビア導体を形成し、上記（ｉｉ）において打ち抜き加工することにより半円柱状の第１側面電極２３ａを形成することができる。そして、第１側面電極２３ａに接続する配線導体３０ａを第１絶縁層２５ａの２層の絶縁層のうちの１つに印刷する。第１側面電極２３ａの露出表面には、電解めっき法または無電解めっき法等を用いてニッケルまたは金等のめっき層がさらに被着されていてもよい。
　従来の構成では、電子素子実装用基板が設けられる内視鏡の先端部の直径がより細くなった場合に、基板のサイズをそれに合わせて小型化しようとすると、基板の内部の配線導体同士が干渉(接触)する。特に、上面から同じ距離に位置する第１及び第２側面の複数の第１及び第２側面電極に着目すると、第１側面の第１側面電極に接続する層間配線と、第２側面の第２側面電極に接続する層間配線とが向かい合うことになる。従って、基板のサイズを小型化しようとすると、層間配線同士が干渉(接触)する。このため、基板の小型化が困難となる。
　実施形態１によれば、第１側面電極２３ａ・２３ｂと第２側面電極２４ａ・２４ｂとが、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置しているので、第１側面電極２３ａ・２３ｂにそれぞれ接続されて延伸する層間配線３０ｇ・３０ｈと、第２側面電極２４ａ・２４ｂにそれぞれ接続されて延伸する層間配線３０ｉ・３０ｊとの接近を回避することができる。この結果、さらなる小型化をした場合であっても、配線導体同士の干渉のおそれが低減し、配線導体間での絶縁性が保証できる。
　〔実施形態２〕
　本開示の他の実施形態について、以下に説明する。説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図７は実施形態２に係る電子素子実装用基板１Ａの平面図である。図８は電子素子実装用基板１Ａの正面図である。図９は電子素子実装用基板１Ａの左側面図である。図１０は電子素子実装用基板１Ａの右側面図である。
　電子素子実装用基板１Ａの基体２の第２積層部２０は、第１側面２１及び第２側面２２に交差してＺ軸方向に延在する第７側面３１をさらに有している。基体２は、第７側面３１上に位置する第７側面電極３３ａ・３３ｂ・３３ｃ・３３ｄをさらに備える。第７側面３１は矩形形状であってよい。
　このように、第１側面２１及び第２側面２２に加えて第７側面３１にも第７側面電極３３ａ・３３ｂ・３３ｃ・３３ｄを配置することで、電子素子実装用基板１Ａに接続するケーブル数を増やすことができる。
　〔実施形態３〕
　図１１は実施形態３に係る電子素子実装用基板１Ｂの平面図である。図１２は電子素子実装用基板１Ｂの正面図である。図１３は電子素子実装用基板１Ｂの左側面図である。図１４は電子素子実装用基板１Ｂの右側面図である。図１５は電子素子実装用基板１Ｂの後面図である。
　電子素子実装用基板１Ｂの基体２の第２積層部２０は、第７側面３１に対向してＺ軸方向に延在する第８側面３２をさらに有している。基体２は、第８側面３２上に位置する第８側面電極３４ａ・３４ｂ・３４ｃ・３４ｄをさらに備えている。第７側面電極３３ａ・３３ｂと第８側面電極３４ａ・３４ｂとは、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置している。第８側面３２は矩形形状であってよい。
　このように、第１側面２１、第２側面２２、及び第７側面３１に加えて第８側面３２にも第８側面電極３４ａ・３４ｂ・３４ｃ・３４ｄを配置することで、電子素子実装用基板１Ｂに接続するケーブル数をさらに増やすことができる。
　第７側面電極３３ａ・３３ｂと第８側面電極３４ａ・３４ｂとが、側面透視で上面１１に平行な方向に沿って互いに重ならずに位置しているので、第７側面電極３３ａ・３３ｂに接続されて延伸する配線導体と、第８側面電極３４ａ・３４ｂに接続されて延伸する配線導体との接近を回避することができる。
　〔実施形態４〕
　図１６は実施形態４に係る電子装置３の平面図である。図１７は図１６に示す線ＸＶＩＩ－ＸＶＩＩに沿った断面図である。図１８は電子装置３の左側面図である。図１９は電子装置３の右側面図である。図２０は図１７に示す線ＸＸ－ＸＸに沿った断面図である。
　電子装置３は、電子素子実装用基板１と、第１積層部１０の上面１１の上面電極１２ａ～１２ｄに実装された電子素子４とを備える。
　電子装置３は、例えば内視鏡の先端部に用いることができる。この場合、電子装置３は例えば円筒形状の保持枠の内部に収容される。保持枠の内周壁と基体２との間に電子装置３を位置決めするための位置決め部が設けられる。基体２の上面１１に設けられた電子素子４の上にカバーガラスが設けられる。そして、基体２の第２積層部２０と位置決め部の内壁との間に、第１側面電極２３ａ～２３ｄ及び第２側面電極２４ａ～２４ｄにそれぞれ接続された複数のケーブルが配置される。
　電子素子４は例えば撮像素子を用いることができるが、これに限定されない。例えば発光素子を電子素子に用いてもよい。この発光素子は例えばＬＥＤ（Light Emitting Diode、発光ダイオード）を用いることができる。また、撮像素子に加えて発光素子を上面１１に実装してもよい。
　〔実施形態５〕
　図２１は実施形態５に係る母基板４０の平面図である。図２２は母基板４０の側面図である。図２３は母基板４０の下面図である。図２４は母基板４０の他の平面図である。
　母基板４０は絶縁パネル４１を備える。この絶縁パネル４１は、第１面４２および第１面４２と反対側に位置する第２面４３を有する。そして、母基板４０は、平面視でマトリックス状に位置する複数の製品領域４４と、複数の製品領域４４の周囲に位置する周辺領域４５と、を有する。
　母基板４０は、各製品領域４４の第１面４２にそれぞれ位置する上面電極１２ａ・１２ｂ・１２ｃ・１２ｄをさらに備える。
　絶縁パネル４１は、第２面４３に平面視で、各製品領域４４の一辺４４ａと重なる第１凹部４６と、製品領域４４の一辺４４ａに対向する他の一辺４４ｂと重なる第２凹部４７と、を有している。
　母基板４０は、第１凹部４６の第２凹部４７側の壁面４６ａ上に位置する第１側面電極２３ａ・２３ｂと、第２凹部４７の第１凹部４６側の壁面４７ａ上に位置する第２側面電極２４ａ・２４ｂと、をさらに備える。第１側面電極２３ａ・２３ｂと第２側面電極２４ａ・２４ｂとは、側面透視で第１面４２に平行な方向に沿って互いに重ならずに位置している。
　このように構成された母基板４０を、図２４に示すように、縦線４８ａ～４８ｆ及び横線４９ａ～４９ｆに沿って切断することによって、複数個の基体２に分離することができる。
　これにより、電子素子実装用基板１を同時に複数個作製することができる。図２１から図２３では説明の簡素化のために９個の電子素子実装用基板１を同時に作成する例を示しているが、実際には例えば１００個以上を同時に作成することができるので、製造効率が高まる。
　また、第１側面電極２３ａ・２３ｂをグリーンシート上で同時に複数個形成する製造方法の適用が可能になるので、第１側面電極２３ａ・２３ｂの配線導体に対する位置合わせ精度が高まる。
　〔まとめ欄〕
　（１）本開示の態様１における電子素子実装用基板は、上面と、前記上面に交差する交差方向に延在する第１側面と、前記第１側面に対向して前記交差方向に延在する第２側面とを有する基体と、前記上面に位置する複数の上面電極と、前記第１側面上に位置する複数の第１側面電極と、前記第２側面上に位置する複数の第２側面電極と、を備え、前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記上面に平行な方向に沿って互いに重ならずに位置している。
　（２）本開示の態様２の電子素子実装用基板は、上記態様１の電子素子実装用基板において、前記複数の第１側面電極は、前記第１側面から前記基体の内部に亘って位置しており、前記複数の第２側面電極は、前記第２側面から前記基体の内部に亘って位置している。
　（３）本開示の態様３の電子素子実装用基板は、上記態様１又は２の電子素子実装用基板において、前記基体が、積層された複数の絶縁層を有し、前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、前記複数の第１側面電極は、少なくとも１つの第１電極および１つの第２電極を有し、前記第１電極は、前記第１絶縁層の側面に位置しており、前記第２電極は、前記第２絶縁層の側面に位置しており、前記第１電極と前記第２電極とは、上面視で互いに重ならずに位置している。
　（４）本開示の態様４の電子素子実装用基板は、上記態様３の電子素子実装用基板において、前記複数の第２側面電極は、少なくとも１つの第３電極および１つの第４電極を有し、前記第３電極は、前記第１絶縁層の側面に位置しており、前記第４電極は、前記第２絶縁層の側面に位置しており、前記第３電極と前記第４電極とは、上面視で互いに重ならずに位置している。
　（５）本開示の態様５の電子素子実装用基板は、上記態様１から４の何れか一態様の電子素子実装用基板において、前記基体が、積層された複数の絶縁層を有し、前記複数の絶縁層の間及び前記複数の絶縁層の内部に位置する配線導体をさらに備え、前記複数の上面電極と、前記複数の第１側面電極及び前記複数の第２側面電極とが、前記配線導体を介して接続している。
　（６）本開示の態様６の電子素子実装用基板は、上記態様３の電子素子実装用基板において、前記複数の絶縁層は、前記第１側面電極および前記第２側面電極が位置しない少なくとも１つの第３絶縁層を有し、前記第３絶縁層は、前記第１絶縁層と前記第２絶縁層との間に位置している。
　（７）本開示の態様７の電子素子実装用基板は、上記態様３の電子素子実装用基板において、前記第１絶縁層には、２つの前記第１電極が位置しており、上面視において、前記第２電極は、前記２つの第１電極の間に位置している。
　（８）本開示の態様８の電子素子実装用基板は、上記態様４の電子素子実装用基板において、前記第１絶縁層には、２つの前記第３電極が位置しており、上面視において、前記第４電極は、前記２つの第３電極の間に位置している。
　（９）本開示の態様９の電子素子実装用基板は、上記態様１から８の何れか一態様の電子素子実装用基板において、前記基体が、複数の絶縁層が積層された第１積層部及び第２積層部を有し、前記第１積層部は、前記上面と、該上面と反対側に位置しており前記第２積層部と接する下面とを有しており、前記第２積層部は、前記第１側面と前記第２側面とを有しており、前記第１側面及び前記第２側面は、上面透視で前記第１積層部の周縁よりも内側に位置している。
　（１０）本開示の態様１０の電子素子実装用基板は、上記態様９の電子素子実装用基板において、前記第１積層部は、前記上面から前記下面にわたる第３側面および該第３側面と反対側に位置する第４側面とをさらに有しており、前記第２積層部は、前記下面から前記上面と反対方向に延在して前記第１側面及び前記第２側面と交差する第５側面および該第５側面と反対側に位置して前記第１側面及び前記第２側面と交差する第６側面をさらに有しており、前記第３側面と前記第５側面とは互いに連続する同一面であり、前記第４側面と前記第６側面とは互いに連続する同一面である。
　（１１）本開示の態様１１の電子素子実装用基板は、上記態様１から１０の何れか一態様の電子素子実装用基板において、前記基体が、前記第１側面及び前記第２側面に交差して前記交差方向に延在する第７側面をさらに有しており、前記第７側面上に位置する複数の第７側面電極をさらに備える。
　（１２）本開示の態様１２の電子素子実装用基板は、上記態様１１の電子素子実装用基板において、前記基体が、前記第７側面に対向して前記交差方向に延在する第８側面をさらに有しており、前記第８側面上に位置する複数の第８側面電極をさらに備えており、前記複数の第７側面電極と前記複数の第８側面電極とは、側面透視で前記上面に平行な方向に沿って互いに重ならずに位置している。
　（１３）本開示の態様１３の電子素子実装用基板は、上記態様１から１２の何れか一態様の電子素子実装用基板において、前記基体が、積層された複数の絶縁層を有し、前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、前記第１側面電極は、前記第１絶縁層の側面から、前記第１絶縁層に積層された前記複数の絶縁層のうちのさらに他の１つの側面に亘って位置する。
　（１４）本開示の態様１４の電子素子実装用基板は、上記態様１から１３の何れか一態様の電子素子実装用基板において、前記基体が、積層された複数の絶縁層を有し、前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、前記第２側面電極は、前記第１絶縁層の側面から、前記第１絶縁層に積層された前記複数の絶縁層のうちのさらに他の１つの側面に亘って位置する。
　（１５）本開示の態様１５の母基板は、第１面および該第１面と反対側に位置する第２面を有するとともに、平面視でマトリックス状に位置する複数の製品領域と、該複数の製品領域の周囲に位置する周辺領域と、を有する絶縁パネルと、各製品領域の前記第１面にそれぞれ位置する複数の上面電極と、を備え、前記絶縁パネルは、前記第２面に平面視で、各製品領域の一辺と重なる第１凹部と、前記製品領域の前記一辺に対向する他の一辺と重なる第２凹部と、を有しているとともに、前記第１凹部の前記第２凹部側の壁面上に位置する複数の第１側面電極と、前記第２凹部の前記第１凹部側の壁面上に位置する複数の第２側面電極と、をさらに備え、前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記第１面に平行な方向に沿って互いに重ならずに位置している。
　（１６）本開示の態様１６の電子装置は、本開示の態様１～１４の何れか一態様に記載の電子素子実装用基板と、前記上面に実装された電子素子と、を備える。
　〔付記事項〕
　以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
　１　電子素子実装用基板
　２　基体
　３　電子装置
　４　電子素子
１０　第１積層部
１１　上面
１２ａ～１２ｄ　上面電極
１３　下面
１４　第３側面
１５　第４側面
２０　第２積層部
２１　第１側面
２２　第２側面
２３ａ～２３ｄ　第１側面電極（第１電極、第２電極）
２４ａ～２４ｄ　第２側面電極（第３電極、第４電極）
２５ａ　第１絶縁層
２５ｂ　第２絶縁層
２５ｃ　第３絶縁層
２６　第５側面
２７　第６側面
３０ｂ、３０ｄ、３０ｅ、３０ｆ　貫通導体（配線導体）
３０ｃ、３０ｇ、３０ｈ、３０ｉ、３０ｊ、３０ｋ　層間配線（配線導体）
３１　第７側面
３２　第８側面
３３ａ～３３ｄ　第７側面電極
３４ａ～３４ｄ　第８側面電極
４０　母基板
４１　絶縁パネル
４２　第１面
４３　第２面
４４　製品領域
４４ａ、４４ｂ　一辺
４５　周辺領域
４６　第１凹部
４６ａ　壁面
４７　第２凹部
４７ａ　壁面

 

Claims (16)

  1. 　上面と、前記上面に交差する交差方向に延在する第１側面と、前記第１側面に対向して前記交差方向に延在する第２側面とを有する基体と、
    　前記上面に位置する複数の上面電極と、
    　前記第１側面上に位置する複数の第１側面電極と、
    　前記第２側面上に位置する複数の第２側面電極と、を備え、
    　前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記上面に平行な方向に沿って互いに重ならずに位置している、電子素子実装用基板。
  2. 　前記複数の第１側面電極は、前記第１側面から前記基体の内部に亘って位置しており、前記複数の第２側面電極は、前記第２側面から前記基体の内部に亘って位置している、請求項１に記載の電子素子実装用基板。
  3. 　前記基体が、積層された複数の絶縁層を有し、
    　前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、
    　前記複数の第１側面電極は、少なくとも１つの第１電極および１つの第２電極を有し、
    　前記第１電極は、前記第１絶縁層の側面に位置しており、
    　前記第２電極は、前記第２絶縁層の側面に位置しており、
    　前記第１電極と前記第２電極とは、上面視で互いに重ならずに位置している、請求項１又は２に記載の電子素子実装用基板。
  4. 　前記複数の第２側面電極は、少なくとも１つの第３電極および１つの第４電極を有し、
    　前記第３電極は、前記第１絶縁層の側面に位置しており、
    　前記第４電極は、前記第２絶縁層の側面に位置しており、
    　前記第３電極と前記第４電極とは、上面視で互いに重ならずに位置している、請求項３に記載の電子素子実装用基板。
  5. 　前記基体が、積層された複数の絶縁層を有し、
    　前記複数の絶縁層の間及び前記複数の絶縁層の内部に位置する配線導体をさらに備え、
    　前記複数の上面電極と、前記複数の第１側面電極及び前記複数の第２側面電極とが、前記配線導体を介して接続している、請求項１から４の何れか一項に記載の電子素子実装用基板。
  6. 　前記複数の絶縁層は、前記第１側面電極および前記第２側面電極が位置しない少なくとも１つの第３絶縁層を有し、
    　前記第３絶縁層は、前記第１絶縁層と前記第２絶縁層との間に位置している、請求項３に記載の電子素子実装用基板。
  7. 　前記第１絶縁層には、２つの前記第１電極が位置しており、
    　上面視において、前記第２電極は、前記２つの第１電極の間に位置している、請求項３に記載の電子素子実装用基板。
  8. 　前記第１絶縁層には、２つの前記第３電極が位置しており、
    　上面視において、前記第４電極は、前記２つの第３電極の間に位置している、請求項４に記載の電子素子実装用基板。
  9. 　前記基体が、複数の絶縁層が積層された第１積層部及び第２積層部を有し、
    　前記第１積層部は、前記上面と、該上面と反対側に位置しており前記第２積層部と接する下面とを有しており、
    　前記第２積層部は、前記第１側面と前記第２側面とを有しており、
    　前記第１側面及び前記第２側面は、上面透視で前記第１積層部の周縁よりも内側に位置している、請求項１から８の何れか一項に記載の電子素子実装用基板。
  10. 　前記第１積層部は、前記上面から前記下面にわたる第３側面および該第３側面と反対側に位置する第４側面とをさらに有しており、
    　前記第２積層部は、前記下面から前記上面と反対方向に延在して前記第１側面及び前記第２側面と交差する第５側面および該第５側面と反対側に位置して前記第１側面及び前記第２側面と交差する第６側面をさらに有しており、
    　前記第３側面と前記第５側面とは互いに連続する同一面であり、
    　前記第４側面と前記第６側面とは互いに連続する同一面である、請求項９に記載の電子素子実装用基板。
  11. 　前記基体が、前記第１側面及び前記第２側面に交差して前記交差方向に延在する第７側面をさらに有しており、
    　前記第７側面上に位置する複数の第７側面電極をさらに備える、請求項１から１０の何れか一項に記載の電子素子実装用基板。
  12. 　前記基体が、前記第７側面に対向して前記交差方向に延在する第８側面をさらに有しており、
    　前記第８側面上に位置する複数の第８側面電極をさらに備えており、
    　前記複数の第７側面電極と前記複数の第８側面電極とは、側面透視で前記上面に平行な方向に沿って互いに重ならずに位置している、請求項１１に記載の電子素子実装用基板。
  13. 　前記基体が、積層された複数の絶縁層を有し、
    　前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、
    　前記第１側面電極は、前記第１絶縁層の側面から、前記第１絶縁層に積層された前記複数の絶縁層のうちのさらに他の１つの側面に亘って位置する、請求項１から１２の何れか一項に記載の電子素子実装用基板。
  14. 　前記基体が、積層された複数の絶縁層を有し、
    　前記複数の絶縁層は、少なくとも１つの第１絶縁層および１つの第２絶縁層を有し、
    　前記第２側面電極は、前記第１絶縁層の側面から、前記第１絶縁層に積層された前記複数の絶縁層のうちのさらに他の１つの側面に亘って位置する、請求項１から１３の何れか一項に記載の電子素子実装用基板。
  15. 　第１面および該第１面と反対側に位置する第２面を有するとともに、平面視でマトリックス状に位置する複数の製品領域と、該複数の製品領域の周囲に位置する周辺領域と、を有する絶縁パネルと、
    　各製品領域の前記第１面にそれぞれ位置する複数の上面電極と、を備え、
    　前記絶縁パネルは、前記第２面に平面視で、各製品領域の一辺と重なる第１凹部と、前記製品領域の前記一辺に対向する他の一辺と重なる第２凹部と、を有しているとともに、
    　前記第１凹部の前記第２凹部側の壁面上に位置する複数の第１側面電極と、
    　前記第２凹部の前記第１凹部側の壁面上に位置する複数の第２側面電極と、をさらに備え、
    　前記複数の第１側面電極と前記複数の第２側面電極とは、側面透視で前記第１面に平行な方向に沿って互いに重ならずに位置している、母基板。
  16. 　請求項１～１４の何れか一項に記載の電子素子実装用基板と、
    　前記上面に実装された電子素子と、
    を備える電子装置。
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