WO2024049072A1 - 적층형 공통 모드 필터 - Google Patents

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WO2024049072A1
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임병국
박규환
김희황
김동기
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Amotech Co Ltd
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Definitions

  • the present invention relates to a stacked common mode filter that passes differential mode signal current and removes common mode noise current in electronic devices using high-speed signal lines.
  • MPI Mobile Industry Processor Interface
  • the MIPI D-PHY standard is a digital data transmission standard that connects the main circuit of a portable terminal and a display or camera. It transmits data as a differential signal using two transmission lines.
  • portable terminals require a transmission method that can transmit and receive data at higher speeds than MIPI D-PHY.
  • the MIPI C-PHY standard uses three transmission lines to send different voltages to each transmission line from the transmitting side, and outputs differentially by taking the difference between each line on the receiving side.
  • the present invention was proposed in consideration of the above-mentioned circumstances, and a laminate including a capacitor pattern, a floating pattern, an inductor pattern, and a ground pattern is disposed on the lower part of the filter laminate to improve characteristics such as resonance point (resonance frequency) and cutoff.
  • the purpose is to provide a stacked common mode filter that can be controlled.
  • the present invention provides a stacked common mode filter that allows filter characteristics to be adjusted while preventing defects that occur during the stacking process by arranging a plurality of via conductors consisting of via holes connecting coil patterns without overlapping each other. for a different purpose.
  • a stacked common mode filter includes a first stack having a first coil pattern, a second coil pattern, and a third coil pattern, and a fourth coil pattern and a fifth coil pattern. and a second laminate having a sixth coil pattern and disposed below the first laminate to form the first laminate and the coil laminate, wherein the coil laminate is configured to form the first coil within the first laminate.
  • the fourth via conductor is connected to a first via conductor, a second via conductor, and a third via conductor. It is placed in a position that does not overlap with the via conductor.
  • the first laminate further includes a first terminal pattern and a second terminal pattern
  • the second laminate further includes a third terminal pattern and a fourth terminal pattern
  • the first via conductor is a first via conductor within the first laminate.
  • the first via conductor connects the first coil pattern with the first terminal pattern
  • the second via conductor connects the sixth coil pattern with the fourth terminal pattern within the second stack
  • the third via conductor connects the second coil within the first stack.
  • the pattern and the third coil pattern may be connected to the second terminal pattern
  • the fourth via conductor may connect the fourth coil pattern and the fifth coil pattern to the third terminal pattern within the second laminate.
  • the third via conductor is disposed in a location that does not overlap the first via conductor and the second via conductor, and the first via conductor is disposed in a location that does not overlap the second via conductor. It can be. At this time, the first via conductor may be disposed in a position overlapping with the second via conductor.
  • the first via conductor is positioned spaced apart from the second via conductor
  • the third via conductor and the fourth via conductor are positioned spaced apart from each other between the first via conductor and the second via conductor
  • the third via conductor may be interposed between the first via conductor and the fourth via conductor.
  • the third via conductor is positioned spaced apart from the fourth via conductor, the first via conductor and the second via conductor are positioned spaced apart from each other between the third via conductor and the fourth via conductor, The first via conductor may be interposed between the second via conductor and the third via conductor.
  • the third via conductor is disposed spaced apart from the fourth via conductor, the first via conductor and the second via conductor are sandwiched between the third via conductor and the fourth via conductor, and the coil stack Can be arranged to overlap in the floor plan.
  • the stacked common mode filter can maintain a constant distance (spacing) between the coil patterns constituting each channel, which has the effect of maintaining uniform resistance and inductance of the coil patterns constituting each channel. there is.
  • the stacked common mode filter can minimize changes in the inductance characteristics and common mode attenuation characteristics of the coil patterns by arranging terminal patterns for connection to external electrodes at the top and bottom of the filter stack. It works.
  • the stacked common mode filter can expand the attenuation band by forming an additional notch in the common mode attenuation characteristics by placing a capacitor pattern and a floating pattern at the bottom of the coil stack. It works.
  • the stacked common mode filter has the effect of realizing broadband characteristics by forming additional poles (i.e., additional capacitance) by the capacitor pattern and floating pattern along with the pole formed by the coil patterns of the electrode stack. there is.
  • the stacked common mode filter has the effect of minimizing changes in inductance characteristics of coil patterns by maintaining a constant distance (spacing) between each channel.
  • the stacked common mode filter has the effect of improving magnetic coupling (i.e., electromagnetic coupling) between the first to third coils and minimizing deterioration of the differential signal.
  • the stacked common mode filter can form an electrode stack by stacking sheets with two or more via holes, which has the effect of simplifying the manufacturing process.
  • the stacked common mode filter arranges terminal patterns at the top and bottom of the electrode stack, and places the second coil pattern and third coil pattern of the second channel between the first coil pattern and the sixth coil pattern of the first channel.
  • the fourth and fifth coil patterns of the third channel between the third and sixth coil patterns, the number of via holes for connecting the coil patterns can be minimized, and 2 on each sheet. No more than one via hole is formed.
  • the stacked common mode filter can increase capacitance without adding an electrode layer including a coil pattern or increasing the area of the coil pattern, which has the effect of realizing a larger capacitance than a conventional stacked common mode filter in the same size. There is.
  • the stacked common mode filter has the effect of changing the second resonance frequency characteristics by adjusting the length of the inductor pattern.
  • the stacked common mode filter has the effect of freely adjusting/controlling the second resonant frequency by forming a short circuit consisting of a floating pattern, an inductor pattern, and a ground pattern through a third stack disposed below the coil stack. There is.
  • the stacked common mode filter has the effect of adjusting the gap between the first resonant frequency and the second resonant frequency by placing or removing the magnetic sheet at the bottom of the filter stack.
  • the stacked common mode filter according to an embodiment of the present invention has the effect of distributing the via conductors so that they do not overlap each other, thereby preventing the pressure from dispersing during the stacking process and concentrating on the area where the via conductors are located.
  • the stacked common mode filter according to an embodiment of the present invention has the effect of preventing cracks in the stack that occur during the stacking process by dispersing the pressure applied to the stack during the stacking process by dispersing the via conductors. .
  • the stacked common mode filter distributes the pressure applied to the stack during the stacking process by dispersing the via conductors, thereby preventing the occurrence of short circuits by preventing electrode pressing due to pressure concentration. It works.
  • the stacked common mode filter according to an embodiment of the present invention has the effect of dispersing the via conductors, thereby preventing the formation of irregularities between the via conductor area and the surrounding area during the stacking process, thereby flattening the surface of the stack. there is.
  • the stacked common mode filter according to an embodiment of the present invention overlaps via conductors with a relatively thin first thickness and distributes via conductors with a relatively thick second thickness, so that pressure is evenly distributed during the stacking process. This has the effect of preventing cracks in the laminate and smoothing the surface of the laminate.
  • the stacked common mode filter according to an embodiment of the present invention has the effect of adjusting (tuning) the characteristics of the filter by adjusting the spacing between via conductors. At this time, the stacked common mode filter according to an embodiment of the present invention strengthens noise attenuation performance by narrowing the first gap and/or the second gap, and widens the first gap and/or the second gap to reduce the cut-off frequency. ) has the effect of strengthening high-speed signal transmission characteristics.
  • FIG. 1 is a perspective view of a stacked common mode filter according to an embodiment of the present invention.
  • Figure 2 is an exploded perspective view for explaining the filter laminate of Figure 1.
  • Figure 3 is an exploded perspective view for explaining the first laminate of Figure 2.
  • FIG. 4 is a diagram for explaining the first sheet of FIG. 3.
  • FIG. 5 is a diagram for explaining the second sheet of FIG. 3.
  • FIG. 6 is a diagram for explaining the third sheet of FIG. 3.
  • FIG. 7 is a diagram for explaining the fourth sheet of FIG. 3.
  • Figure 8 is an exploded perspective view for explaining the second laminate of Figure 2.
  • FIG. 9 is a diagram for explaining the fifth sheet of FIG. 8.
  • FIG. 10 is a diagram for explaining the sixth sheet of FIG. 8.
  • FIG. 11 is a diagram for explaining the seventh sheet of FIG. 8.
  • FIG. 12 is a diagram for explaining the eighth sheet of FIG. 8.
  • 13 to 16 are cross-sectional views showing vertical cross-sections of the coil laminate of FIG. 2.
  • FIG. 17 is an exploded perspective view illustrating the third laminate of FIG. 2.
  • FIG. 18 is a diagram for explaining the ninth sheet of FIG. 17.
  • FIG. 19 is a diagram for explaining the tenth sheet of FIG. 17.
  • FIG. 20 is a diagram for explaining the 11th sheet of FIG. 17.
  • FIGS. 21 and 22 are diagrams for explaining the twelfth sheet of FIG. 17.
  • FIG. 23 is a diagram for explaining the 13th sheet of FIG. 17.
  • Figure 24 is a diagram showing the equivalent circuit of a stacked common mode filter according to an embodiment of the present invention.
  • Figures 25 to 27 are diagrams for comparing and explaining the characteristics of a stacked common mode filter according to changes in the length (area) of the inductor pattern.
  • 28 and 29 are exploded perspective views illustrating a modified example of a stacked common mode filter according to an embodiment of the present invention.
  • Figures 30 and 31 are diagrams for comparing and explaining the characteristics of the stacked common mode filter according to whether or not the third magnetic sheet shown in Figure 29 is included.
  • 32 to 34 are diagrams for comparing and explaining the characteristics of a stacked common mode filter according to an embodiment of the present invention and a conventional stacked common mode filter.
  • each layer (film), region, pattern or structure is said to be formed “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both being formed “directly” or “indirectly” through another layer.
  • the standards for the top or bottom of each floor are based on the drawing.
  • the stacked common mode filter 100 includes a filter stack 110, a first external electrode 120, a second external electrode 130, and a third external electrode 140. ), the fourth external electrode 150, the fifth external electrode 160, the sixth external electrode 170, the seventh external electrode 180, and the eighth external electrode 190.
  • the stacked common mode filter 100 will be described as an example of operating as a 3-channel C-PHY common mode filter.
  • the filter stack 110 has six coil patterns constituting three channels, a capacitor pattern for controlling characteristics such as resonance frequency, a floating pattern 522, inductor patterns 532, 542, and a ground pattern 555. It is a laminate made of stacked sheets. At this time, the stacked common mode filter 100 has a resonance point (resonance frequency) through the capacitor pattern and floating pattern 522 forming the capacitance, the inductor patterns 532 and 542 forming the inductance, and the ground pattern 555 forming the ground. ) Adjust movement, cutoff characteristics, etc.
  • the filter stack 110 includes a first stack 200, a second stack 300 disposed below the first stack 200, and a lower portion of the second stack 300. It is configured to include a third laminate 500 disposed on.
  • the first laminate 200 is formed by stacking a plurality of sheets on which metal patterns are formed.
  • the first laminate 200 includes a first sheet 210, a second sheet 220 disposed below the first sheet 210, and a lower portion of the second sheet 220. It is configured to include a third sheet 230 disposed in and a fourth sheet 240 disposed below the third sheet 230.
  • metal patterns corresponding to the terminal patterns 212 and 214 are formed on the first sheet 210, and coil patterns 222, 232, and 242 are formed on the second to fourth sheets 220 to 240. A metal pattern is formed.
  • a first terminal pattern 212 and a second terminal pattern 214 are formed on the first sheet 210 to connect the coil patterns of the first electrode layer to the external electrode.
  • the first terminal pattern 212 is disposed on the upper surface of the first sheet 210.
  • the first end 212a of the first terminal pattern 212 is disposed adjacent to the center of the first sheet 210.
  • the second end 212b of the first terminal pattern 212 is disposed on the same line as the first side of the first sheet 210. Accordingly, the second end 212b of the first terminal pattern 212 is exposed to the first side of the filter stack 110 and is connected to the first external electrode 120.
  • the second terminal pattern 214 is disposed on the upper surface of the first sheet 210 to be spaced apart from the first terminal pattern 212.
  • the first end 214a of the second terminal pattern 214 is disposed adjacent to the center of the first sheet 210.
  • the first end 214a of the second terminal pattern 214 is spaced apart from the first end 212a of the first terminal pattern 212 by a predetermined distance.
  • the second end 214b of the second terminal pattern 214 is disposed on the same line as the first side of the first sheet 210. Accordingly, the second end 214b of the second terminal pattern 214 is spaced apart from the second end 212b of the first terminal pattern 212 by a predetermined distance and is exposed to the first side of the filter laminate 110. It is connected to the third external electrode 140.
  • the second sheet 220 is disposed below the first sheet 210.
  • a first coil pattern 222 and a first via hole V1 constituting the first channel are formed on the second sheet 220.
  • the first coil pattern 222 is disposed on the upper surface of the second sheet 220.
  • the first coil pattern 222 is wound multiple times on the upper surface of the second sheet 220 to form a first loop.
  • the first coil pattern 222 is wound around a virtual winding axis passing through the center of the second sheet 220 a plurality of times to form a first loop.
  • the first end 222a of the first coil pattern 222 is disposed in the inner peripheral area of the first loop and adjacent to the center of the second sheet 220.
  • the first end 222a of the first coil pattern 222 is connected to the first end 212a of the first terminal pattern 212 through the second via hole.
  • the second end 222b of the first coil pattern 222 is disposed in the outer peripheral area of the first loop and is disposed on the same line as the second side of the second sheet 220. Accordingly, the second end 222b of the first coil pattern 222 is exposed to the second side of the filter stack 110 and is connected to the fourth external electrode 150.
  • the first via hole V1 is adjacent to the center of the second sheet 220 and is disposed to be spaced apart from the first end 222a of the first coil pattern 222.
  • the first via hole V1 is formed to penetrate the second sheet 220 .
  • the upper part of the first via hole V1 is connected to the second terminal pattern 214.
  • the lower part of the first by-hole is connected to the coil pattern formed on the third sheet 230, which will be described later.
  • the third sheet 230 is disposed below the second sheet 220.
  • a second coil pattern 232 constituting a second channel is disposed on the third sheet 230.
  • the second coil pattern 232 is disposed on the upper surface of the third sheet 230.
  • the second coil pattern 232 is wound multiple times on the upper surface of the third sheet 230 to form a second loop.
  • the second coil pattern 232 is wound around a virtual winding axis penetrating the center of the third sheet 230 a plurality of times to form a second loop.
  • the first end 232a of the second coil pattern 232 is disposed in the inner peripheral area of the second loop and adjacent to the center of the third sheet 230.
  • the first end 232a of the second coil pattern 232 is connected to the first end 214a of the second terminal pattern 214 through the first via hole V1 of the second sheet 220.
  • the second end 232b of the second coil pattern 232 is disposed in the outer peripheral area of the second loop and is disposed on the same line as the second side of the third sheet 230.
  • the second end 232b of the second coil pattern 232 is disposed to be spaced apart from the second end 222b of the first coil pattern 222 by a predetermined distance and is exposed to the second side of the filter stack 110. It is connected to the fifth external electrode 160.
  • the fourth sheet 240 is disposed below the third sheet 230.
  • a third coil pattern 242 constituting a second channel together with the second coil pattern 232 is disposed on the fourth sheet 240.
  • the third coil pattern 242 is disposed on the upper surface of the fourth sheet 240.
  • the third coil pattern 242 is wound a plurality of times on the upper surface of the fourth sheet 240 to form a third loop.
  • the third coil pattern 242 is wound around a virtual winding axis passing through the center of the fourth sheet 240 a plurality of times to form a third loop.
  • the first end 242a of the third coil pattern 242 is disposed in the inner peripheral area of the third loop and adjacent to the center of the fourth sheet 240.
  • the first end 242a of the third coil pattern 242 is connected to the first end 232a of the second coil pattern 232 through a via hole, and the first via hole V1 of the second sheet 220 ) is connected to the first end 214a of the second terminal pattern 214.
  • the second end 242b of the third coil pattern 242 is disposed in the outer peripheral area of the third loop and is disposed on the same line as the second side of the fourth sheet 240. Accordingly, the second end 242b of the third coil pattern 242 is disposed to be spaced apart from the second end 222b of the first coil pattern 222 by a predetermined distance.
  • the second end 242b of the third coil pattern 242 is disposed on the same line as the second end 232b of the second coil pattern 232 and is exposed to the second side of the filter stack 110. 2 It is connected to the fifth external electrode 160 along with the second end 232b of the coil pattern 232.
  • the second laminate 300 is disposed below the first laminate 200 and is formed by stacking a plurality of sheets on which a metal pattern is formed.
  • the second laminate 300 includes a fifth sheet 310, a sixth sheet 320 disposed below the fifth sheet 310, and a lower portion of the sixth sheet 320. It is configured to include a seventh sheet 330 disposed at and an eighth sheet 340 disposed below the seventh sheet 330.
  • metal patterns corresponding to the coil patterns 312, 322, and 332 are formed on the fifth sheet 310 to seventh sheets 330, and metal patterns corresponding to the terminal patterns 342 and 344 are formed on the eighth sheet 340.
  • a metal pattern is formed.
  • the fifth sheet 310 is disposed below the fourth sheet 240, and the fourth coil pattern 312 constituting the third channel is disposed.
  • the fourth coil pattern 312 is disposed on the upper surface of the fifth sheet 310.
  • the fourth coil pattern 312 is wound a plurality of times on the upper surface of the fifth sheet 310 to form a fourth loop.
  • the fourth coil pattern 312 is wound around a virtual winding axis passing through the center of the fifth sheet 310 a plurality of times to form a fourth loop.
  • the first end 312a of the fourth coil pattern 312 is disposed in the inner peripheral area of the fourth loop and adjacent to the center of the fifth sheet 310.
  • the first end 312a of the fourth coil pattern 312 is connected to the first end 322a of the fifth coil pattern 322, which will be described later, through a via hole.
  • the second end 312b of the fourth coil pattern 312 is disposed in the outer peripheral area of the fourth loop and is disposed on the same line as the second side of the fifth sheet 310.
  • the second end 312b of the fourth coil pattern 312 is exposed to the second side of the filter stack 110 and is connected to the sixth external electrode 170.
  • the sixth sheet 320 is disposed below the fifth sheet 310.
  • a fifth coil pattern 322 constituting a third channel together with the fourth coil pattern 312 is disposed on the sixth sheet 320.
  • the fifth coil pattern 322 is disposed on the upper surface of the sixth sheet 320.
  • the fifth coil pattern 322 is wound multiple times on the upper surface of the sixth sheet 320 to form a fifth loop.
  • the fifth coil pattern 322 is wound around a virtual winding axis passing through the center of the sixth sheet 320 multiple times to form a fifth loop.
  • the first end 322a of the fifth coil pattern 322 is disposed in the inner peripheral area of the fifth loop and adjacent to the center of the sixth sheet 320.
  • the first end 322a of the fifth coil pattern 322 is connected to the first end 312a of the fourth coil pattern 312 through a via hole.
  • the second end 322b of the fifth coil pattern 322 is disposed in the outer peripheral area of the fifth loop and is disposed on the same line as the second side of the sixth sheet 320.
  • the second end 322b of the fifth coil pattern 322 is disposed on the same line as the second end 312b of the fourth coil pattern 312 and is exposed to the second side of the filter stack 110. It is connected to the sixth external electrode 170 along with the second end 312b of the 4 coil pattern 312.
  • the seventh sheet 330 is disposed below the sixth sheet 320.
  • a sixth coil pattern 332 and a second via hole V2 are formed on the seventh sheet 330, which together with the first coil pattern 222 of the first laminate 200 constitute a first channel.
  • the sixth coil pattern 332 is disposed on the upper surface of the seventh sheet 330.
  • the sixth coil pattern 332 is wound multiple times on the upper surface of the seventh sheet 330 to form a sixth loop.
  • the sixth coil pattern 332 is wound around a virtual winding axis passing through the center of the seventh sheet 330 multiple times to form a sixth loop.
  • the first end 332a of the sixth coil pattern 332 is disposed in the inner peripheral area of the sixth loop and adjacent to the center of the seventh sheet 330.
  • the second end 332b of the sixth coil pattern 332 is disposed in the outer peripheral area of the sixth loop and is disposed on the same line as the second side of the seventh sheet 330.
  • the second end 332b of the sixth coil pattern 332 is arranged to be spaced apart from the second end 312b of the fourth coil pattern 312 and the second end 322b of the fifth coil pattern 322 by a predetermined distance. and is exposed to the second side of the filter stack 110 and connected to the fourth external electrode 150.
  • the second via hole V2 is adjacent to the center of the seventh sheet 330 and is disposed to be spaced apart from the first end 332a of the sixth coil pattern 332.
  • the second via hole V2 is formed to penetrate the seventh sheet 330.
  • the upper part of the second via hole V2 is connected to the first end 312a of the fourth coil pattern 312 and the first end 322a of the fifth coil pattern 322.
  • the lower part of the second via hole V2 is connected to the third terminal pattern 342 formed on the eighth sheet 340, which will be described later.
  • a third terminal pattern 342 and a fourth terminal pattern 344 are formed on the eighth sheet 340 to connect the coil patterns of the second electrode layer to the external electrode.
  • the third terminal pattern 342 is disposed on the upper surface of the eighth sheet 340.
  • the first end 342a of the third terminal pattern 342 is disposed adjacent to the center of the eighth sheet 340.
  • the first end 342a of the third terminal pattern 342 is connected to the first end 312a of the fourth coil pattern 312 and the first end 322 of the fifth coil pattern 322 through the second via hole V2. Connected to (322a).
  • the second end 342b of the third terminal pattern 342 is disposed on the same line as the first side of the eighth sheet 340. Accordingly, the second end 342b of the third terminal pattern 342 is exposed to the first side of the filter stack 110 and is connected to the second external electrode 130.
  • the fourth terminal pattern 344 is disposed on the upper surface of the eighth sheet 340 to be spaced apart from the third terminal pattern 342.
  • the first end 344a of the fourth terminal pattern 344 is connected to the first end 332a of the sixth coil pattern 332 through a via hole.
  • the first end 344a of the fourth terminal pattern 344 is disposed adjacent to the center of the eighth sheet 340.
  • the first end 344a of the fourth terminal pattern 344 is spaced apart from the first end 342a of the third terminal pattern 342 by a predetermined distance.
  • the second end 344b of the fourth terminal pattern 344 is disposed on the same line as the first side of the eighth sheet 340. Accordingly, the second end 344b of the fourth terminal pattern 344 is spaced apart from the second end 342b of the third terminal pattern 342 by a predetermined distance and is exposed to the first side of the filter laminate 110. It is connected to the first external electrode 120 along with the second end 212b of the first terminal pattern 212.
  • the first stack 200 and the second stack 300 constitute a coil stack 400 including coils constituting three channels.
  • the coil stack 400 includes a first coil pattern 222, a second coil pattern 232, a third coil pattern 242, a fourth coil pattern 312, a fifth coil pattern 322, and a sixth coil.
  • the patterns 332 are configured to be sequentially stacked.
  • the first coil pattern 222 and the sixth coil pattern 332 form a first coil, which is a series inductor constituting the first channel
  • the second coil pattern 232 and the third coil pattern 242 are A second coil, which is a series inductor constituting the second channel, is formed
  • the fourth coil pattern 312 and the fifth coil pattern 322 form a third coil, which is a series inductor constituting the third channel.
  • the coil stack 400 includes a coil pattern of the first channel, a coil pattern of the second channel, a coil pattern of the second channel, a coil pattern of the third channel, a coil pattern of the third channel, and a coil pattern of the first channel. This constitutes a sequentially arranged (stacked) laminate.
  • the stacked common mode filter 100 can make the distance (spacing) between the coil patterns constituting each channel constant, thereby reducing the resistance and inductance of the coil patterns constituting each channel. can be maintained uniformly.
  • the stacked common mode filter 100 arranges terminal patterns for connection to external electrodes at the top and bottom of the coil stack 400, thereby improving the inductance characteristics and common mode attenuation of the coil patterns.
  • Common mode Attenuation Changes in characteristics can be minimized. At this time, when the terminal pattern is placed only at one of the top and bottom, the inductance characteristics of each channel change, or the inductance characteristics of each coil pattern change and the common mode attenuation characteristics change.
  • the stacked common mode filter 100 arranges terminal patterns at the top and bottom of the coil stack 400, and the first coil pattern 222 and the sixth coil pattern of the first channel
  • the second coil pattern 232 and the third coil pattern 242 of the second channel are disposed between (332), and the third coil pattern 242 of the third channel is disposed between the third coil pattern 242 and the sixth coil pattern 332.
  • the fourth coil pattern 312 and the fifth coil pattern 322 the number of via holes for connecting the coil patterns can be minimized.
  • the stacked common mode filter 100 according to an embodiment of the present invention has two or less via holes formed on each sheet.
  • the first coil pattern 222 and the sixth coil pattern 332 are disposed on the upper and lower portions of the filter stack 110, respectively, to form a first channel.
  • the second coil pattern 232 and the third coil pattern 242 are arranged (stacked) side by side between the first coil pattern 222 and the sixth coil pattern 332 to form a second channel.
  • the fourth coil pattern 312 and the fifth coil pattern 322 are arranged (stacked) side by side between the third coil and the sixth coil to form a third channel.
  • the stacked common mode filter 100 configures the distance (interval) between the first channel and the second channel, the second channel and the third channel, and the third channel and the first channel to be constant. can do.
  • the stacked common mode filter 100 can minimize changes in inductance characteristics of coil patterns by maintaining a constant distance (spacing) between channels.
  • the stacked common mode filter 100 since the stacked common mode filter 100 according to an embodiment of the present invention arranges terminal patterns connecting coil patterns to external electrodes at the top and bottom of the filter stack 110, there is a gap between the coil pattern and the terminal pattern. Since the distance can be configured to be the same for each channel, the resistance and inductance of the coil patterns that make up each channel can be formed uniformly.
  • the stacked common mode filter 100 can improve magnetic coupling (i.e., electromagnetic coupling) between the first to third coils and minimize deterioration of the differential signal.
  • the coil stack 110 is configured so that a plurality of via conductors formed by via holes connecting the coil pattern and the terminal pattern do not overlap each other.
  • the first via conductor 710 is composed of a via hole connecting the first terminal pattern 212 and the first coil pattern 222.
  • the second via conductor 720 is composed of a via hole connecting the fourth terminal pattern 344 and the sixth coil pattern 332, and is visible when viewed from the top or bottom of the coil stack 400 (i.e., the coil stack In the top view of the body 400), it does not overlap but is spaced apart from the first via conductor 720.
  • the third via conductor 730 is composed of via holes connecting the second terminal pattern 214, the second coil pattern 232, and the third coil pattern 242, and is shown in the top view of the coil stack 400. It does not overlap but is spaced apart from the first via conductor 710 and the second via conductor 720.
  • the fourth via conductor 740 is composed of via holes connecting the third terminal pattern 342, the fourth coil pattern 312, and the fifth coil pattern 322, and is represented by the first via hole in the top view of the coil stack 400. It does not overlap but is spaced apart from the first via conductor 710 to the third via conductor 730.
  • the first virtual straight line L1 is defined as a straight line that passes through the upper and lower surfaces of the coil stack 400 and passes through the center of the first via conductor 710 in the vertical cross-sectional view of the coil stack 400. do.
  • the second virtual straight line L2 is defined as a straight line that passes through the upper and lower surfaces of the coil stack 400 in the drawing and passes through the center of the second via conductor 720 in the vertical cross-sectional view of the coil stack 400. At this time, the second virtual straight line L2 is spaced apart from the first virtual straight line L1 by a predetermined distance and is parallel to the first virtual straight line L1.
  • the third virtual straight line L3 is defined as a straight line that passes through the upper and lower surfaces of the coil stack 400 in the drawing and passes through the center of the third via conductor 730 in the vertical cross-sectional view of the coil stack 400.
  • the third virtual straight line (L3) is located between the first virtual straight line (L1) and the second virtual straight line (L2), and is spaced a predetermined distance from the first virtual straight line (L1) and the second virtual straight line (L2). , is parallel to the first virtual straight line L1 and the second virtual straight line L2.
  • the fourth virtual straight line L4 passes through the upper and lower surfaces of the coil stack 400 and is defined as a straight line passing through the center of the fourth via conductor 740 in the drawing.
  • the fourth virtual straight line (L4) is located between the second virtual straight line (L2) and the third virtual straight line (L3), and is spaced a predetermined distance from the second virtual straight line (L2) and the third virtual straight line (L3). , is parallel to the first virtual straight line L1 to the third virtual straight line L3.
  • the coil stack 400 has a first via conductor 710 and a second via conductor 720 between the third via conductor 730 and the fourth via conductor 740. It may also be configured to be deployed. That is, the first virtual straight line (L1) is disposed between the third virtual straight line (L3) and the fourth virtual straight line (L4), and the second virtual straight line (L1) is disposed between the first virtual straight line (L1) and the fourth virtual straight line (L4). A straight line (L2) is placed. At this time, the first virtual straight line L1 is parallel to the second virtual straight line L2 and does not overlap.
  • the stacked common mode filter 100 distributes the via conductors so that they do not overlap each other, thereby preventing pressure from being distributed and concentrated in the area where the via conductors are located during the stacking process.
  • the stacked common mode filter 100 distributes the pressure applied to the stack during the stacking process by dispersing the via conductors, thereby preventing cracks in the stack that occur during the stacking process. .
  • the stacked common mode filter 100 distributes the pressure applied to the stack during the stacking process by distributing the via conductors, thereby preventing the phenomenon of electrode pressing due to pressure concentration, thereby preventing short circuits. can do.
  • the stacked common mode filter 100 distributes the via conductors, thereby preventing the formation of irregularities between the via conductor area and the surrounding area during the stacking process, thereby making it possible to flatten the surface of the stack. there is.
  • the coil stack 400 may be configured so that the first via conductor 710 and the second via conductor 720 overlap.
  • the third virtual straight line (L3) and the fourth virtual straight line (L4) are spaced apart from each other, and the first virtual straight line (L1) and the second virtual straight line (L2) are separated from the third virtual straight line (L3) and the fourth virtual straight line (L4).
  • ) is configured to be interposed between.
  • the first virtual straight line L1 and the second virtual straight line L2 are arranged to overlap between the third virtual straight line L3 and the fourth virtual straight line L4.
  • the stacked common mode filter 100 overlaps the first via conductor 710 and the second via conductor 720, which have a relatively thin first thickness, and have a relatively thick second thickness.
  • the pressure is evenly distributed during the lamination process, thereby preventing cracks in the laminated body and flattening the surface of the laminated body.
  • the coil stack 400 two adjacent via conductors are coupled to form additional capacitance. That is, the coil stack 400 is connected between the first via conductor 710 connected to the first channel (i.e., the first coil) and the third via conductor 730 connected to the second channel (i.e., the second coil).
  • a first capacitance is additionally formed, and is connected between the second via conductor 720 connected to the first channel (i.e., first coil) and the fourth via conductor 730 connected to the third channel (i.e., third coil).
  • a second capacitance is additionally formed.
  • the stacked common mode filter 100 can adjust (tuned) the characteristics of the filter by adjusting the spacing between via conductors.
  • the stacked common mode filter 100 has a first gap, which is the gap between the first via conductor 710 and the third via conductor 7310, and a gap between the second via conductor 720 and the fourth via conductor 740.
  • the characteristics of the filter can be adjusted by adjusting one or more of the second intervals.
  • the stacked common mode filter 100 enhances noise attenuation performance by narrowing the first gap and/or the second gap, and widens the first gap and/or the second gap to reduce the cut-off frequency (Cut-off frequency). By increasing the frequency, high-speed signal transmission characteristics can be strengthened.
  • the third laminate 500 is disposed below the second laminate 300.
  • the third laminate 500 is formed by stacking a plurality of sheets on which metal patterns are formed.
  • the third laminate 500 includes the ninth sheet 510, the tenth sheet 520 disposed below the ninth sheet 510, and the lower part of the tenth sheet 520. It is configured to include an 11th sheet 530 disposed in, a 12th sheet 540 disposed below the 11th sheet 530, and a 13th sheet 510 disposed below the 12th sheet 540.
  • metal patterns 411 to 416, 422 for forming capacitance are formed on the ninth sheet 510 and the tenth sheet 520.
  • Metal patterns 432 and 442 for forming inductance are formed on the eleventh sheet 530 and the twelfth sheet 540.
  • a metal pattern 452 to form a ground is formed on the thirteenth sheet 510.
  • the ninth sheet 510 is disposed below the eighth sheet 340.
  • a plurality of capacitor patterns are disposed on the upper surface of the ninth sheet 510.
  • the capacitor pattern may be composed of a plurality of patterns disposed at the input and output terminals of the stacked common mode filter 100.
  • the capacitor patterns include a first capacitor pattern 511, a second capacitor pattern 512, a third capacitor pattern 513, a fourth capacitor pattern 514, and a fifth capacitor pattern 515. ), and includes a sixth capacitor pattern 516.
  • the first capacitor pattern 511 is disposed on the upper surface of the ninth sheet 510.
  • the first end 511a of the first capacitor pattern 511 is disposed adjacent to the center of the ninth sheet 510.
  • the second end 511b of the first capacitor pattern 511 is disposed on the same line as the first side of the ninth sheet 510.
  • the first capacitor pattern 511 is exposed to the first side of the filter stack 110 and is connected to the first external electrode 120.
  • the second capacitor pattern 512 is disposed on the upper surface of the ninth sheet 510 to be spaced apart from the first capacitor pattern 511.
  • the second capacitor pattern 512 is spaced apart from the first capacitor pattern 511 and is disposed to be biased toward the fourth side of the ninth sheet 510.
  • the first end 512a of the second capacitor pattern 512 is disposed adjacent to the center of the ninth sheet 510.
  • the second end 512b of the second capacitor pattern 512 is disposed on the same line as the first side of the ninth sheet 510.
  • the second capacitor pattern 512 is exposed to the first side of the filter stack 110 and is connected to the second external electrode 130.
  • the third capacitor pattern 513 is disposed on the upper surface of the ninth sheet 510.
  • the third capacitor pattern 513 is spaced apart from the first capacitor pattern 511 and the second capacitor pattern 512 and is disposed to be biased toward the third side of the ninth sheet 510.
  • the third capacitor pattern 513 is disposed to face the second capacitor pattern 512 with the first capacitor pattern 511 interposed therebetween.
  • the first end 513a of the third capacitor pattern 513 is disposed adjacent to the center of the ninth sheet 510.
  • the second end 513b of the third capacitor pattern 513 is disposed on the same line as the first side of the ninth sheet 510.
  • the third capacitor pattern 513 is exposed to the first side of the filter stack 110 and is connected to the third external electrode 140.
  • the fourth capacitor pattern 514 is disposed on the upper surface of the ninth sheet 510.
  • the first end 514a of the fourth capacitor pattern 514 is disposed adjacent to the center of the ninth sheet 510.
  • the first end 514a of the fourth capacitor pattern 514 faces the first end 511a of the first capacitor pattern 511.
  • the second end 514b of the fourth capacitor pattern 514 is disposed on the same line as the second side of the ninth sheet 510.
  • the fourth capacitor pattern 514 is exposed to the second side of the filter stack 110 and is connected to the fourth external electrode 150.
  • the fifth capacitor pattern 515 is disposed on the upper surface of the ninth sheet 510.
  • the fifth capacitor pattern 515 is spaced apart from the fourth capacitor pattern 514 and is disposed to be biased toward the third side of the ninth sheet 510.
  • the first end 515a of the fifth capacitor pattern 515 is disposed adjacent to the center of the ninth sheet 510.
  • the first end 515a of the fifth capacitor pattern 515 faces the first end 513a of the third capacitor pattern 513.
  • the second end 515b of the fifth capacitor pattern 515 is disposed on the same line as the second side of the ninth sheet 510.
  • the fifth capacitor pattern 515 is exposed to the second side of the filter stack 110 and is connected to the fifth external electrode 160.
  • the sixth capacitor pattern 516 is disposed on the upper surface of the ninth sheet 510.
  • the sixth capacitor pattern 516 is spaced apart from the fourth capacitor pattern 514 and the fifth capacitor pattern 515 and is disposed to be biased toward the fourth side of the ninth sheet 510.
  • the sixth capacitor pattern 516 is disposed to face the fifth capacitor pattern 515 with the fourth capacitor pattern 514 interposed therebetween.
  • the first end 516a of the sixth capacitor pattern 516 is disposed adjacent to the center of the ninth sheet 510.
  • the first end 516a of the sixth capacitor pattern 516 faces the first end 512a of the second capacitor pattern 512.
  • the second end 516b of the sixth capacitor pattern 516 is disposed on the same line as the second side of the ninth sheet 510.
  • the sixth capacitor pattern 516 is exposed to the second side of the filter stack 110 and is connected to the sixth external electrode 170.
  • the first external electrode 120 to the third external electrode 140 disposed on the first side of the filter stack 110 are the input terminals of the stacked common mode filter 100, and the second side of the filter stack 110 It is assumed that the third external electrode 140 to the sixth external electrode 170 disposed in is the output terminal of the stacked common mode filter 100.
  • the first capacitor pattern 511 to the third capacitor pattern 513 is disposed on the first side of the filter stack 110 and connected to the first external electrode 120 to the third external electrode 140 in a one-to-one relationship, respectively.
  • the fourth capacitor pattern 514 to the sixth capacitor pattern 516 is disposed on the second side of the filter stack 110 and connected to the fourth external electrode 150 to the fifth external electrode 160 in a one-to-one relationship. do.
  • the filter stack 110 includes a ninth sheet 510 on which first capacitor patterns 511 to 3 capacitor patterns 513 are connected to the input terminal for adjustment/control of capacitance characteristics, or connected to the output terminal. It may be configured to include a ninth sheet 510 on which the fourth capacitor pattern 514 to the sixth capacitor pattern 516 is formed.
  • the tenth sheet 520 is disposed below the ninth sheet 510.
  • a floating pattern 522 forming a capacitance with the capacitor patterns of the ninth sheet 510 is disposed on the upper surface of the tenth sheet 520.
  • the floating pattern 522 is formed in a plate shape and disposed on the upper surface of the tenth sheet 520.
  • the floating pattern 522 has a smaller area than the area of the tenth sheet 520, and the outer circumference of the floating pattern 522 is arranged to be spaced apart from the four sides of the tenth sheet 520.
  • the area of the floating pattern 522 is larger than that of the first inductor pattern 532 and the second inductor pattern 542, which will be described later, and is formed to be less than 90% of the area of the tenth sheet 520.
  • the floating pattern 522 overlaps the capacitor patterns of the ninth sheet 510 to form an overlapping area, and forms capacitance in the overlapping area.
  • the floating pattern 522 forms a first overlapping area 522a with the first capacitor pattern 511, and forms a first capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms a second capacitor pattern 512 and a second overlapping area 522b, and forms a second capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms a third overlapping area 522c with the third capacitor pattern 513, and forms a third capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms a fourth overlapping area 522d with the fourth capacitor pattern 514, and forms a fourth capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms a fifth capacitor pattern 515 and a fifth overlapping area 522e, and forms a fifth capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms a sixth capacitor pattern 516 and a sixth overlapping area 522f, and forms a sixth capacitance in the first overlapping area 522a.
  • the floating pattern 522 forms capacitance with the capacitor patterns. Accordingly, the stacked common mode filter 100 can expand the attenuation band by forming an additional notch in the common mode attenuation characteristics. That is, the stacked common mode filter 100 implements broadband characteristics by forming additional poles by the floating pattern 522 and the capacitor pattern along with the poles formed by the coil patterns of the filter stack 110. You can.
  • the eleventh sheet 530 is disposed below the tenth sheet 520.
  • a first inductor pattern 532 is disposed on the upper surface of the eleventh sheet 530.
  • the first inductor pattern 532 is wound on the upper surface of the 11th sheet 530 to form a 7th loop.
  • the first inductor pattern 532 forms a seventh loop by winding a virtual winding axis that passes through the center of the eleventh sheet 530.
  • the first end 532a of the first inductor pattern 532 is disposed in the inner peripheral area of the seventh loop and is disposed at the center of the eleventh sheet 530.
  • the first end 532a of the first inductor pattern 532 is connected to the floating pattern 522 of the tenth sheet through a via hole.
  • the second end 532b of the first inductor pattern 532 is disposed in the outer peripheral area of the seventh loop.
  • the twelfth sheet 540 is disposed below the eleventh sheet 530.
  • a second inductor pattern 542 is disposed on the upper surface of the twelfth sheet 540.
  • the second inductor pattern 542 is wound on the upper surface of the twelfth sheet 540 to form an eighth loop.
  • the second inductor pattern 542 forms an eighth loop by winding a virtual winding axis that passes through the center of the twelfth sheet 540.
  • the first end 542a of the second inductor pattern 542 is disposed in the inner peripheral area of the eighth loop and is disposed at the center of the twelfth sheet 540. At this time, the first end 542a of the second inductor pattern 542 is connected to the ground pattern 555 of the thirteenth sheet 510 through a via hole penetrating the twelfth sheet 540.
  • the second end 542b of the second inductor pattern 542 is disposed in the outer peripheral area of the eighth loop.
  • the second end 542b of the second inductor pattern 542 is connected to the first inductor pattern 532 of the eleventh sheet 530 through a via hole.
  • the second end 542b of the second inductor pattern 542 is connected to the second end 532b of the first inductor pattern 532 through a via hole.
  • the first inductor pattern 532 and the second inductor pattern 542 constitutes a parallel common inductor forming a predetermined inductance.
  • the length (area) of the first inductor pattern 532 and the second inductor pattern 542 may vary depending on the required secondary resonance frequency.
  • the inductance value increases, and the secondary resonance frequency moves to a low frequency.
  • the inductance value decreases and the secondary resonance frequency moves to a high frequency.
  • the lengths of the first inductor pattern 532 and the second inductor pattern 542 are determined according to the required secondary resonance frequency.
  • the first inductor pattern 532 and the second inductor pattern 542 may be formed to have the same length or may be formed to have different lengths.
  • the thirteenth sheet 510 is disposed below the twelfth sheet 540, and a ground pattern 555 is formed on the thirteenth sheet 510.
  • the ground pattern 555 is connected to the inductor patterns 532 and 542 and reduces the influence of stray capacitance formed between the stacked common mode filter 100 and the printed circuit board.
  • a ground pattern 555 is formed on the upper surface of the thirteenth sheet 510.
  • the ground pattern 555 may include a first ground pattern 555a, a second ground pattern 555b, and a third ground pattern 555c.
  • the first ground pattern 555a is formed in a plate shape and is disposed at the center of the upper surface of the thirteenth sheet 510.
  • the first ground pattern 555a has an area smaller than that of the thirteenth sheet 510, and the outer circumference of the first ground pattern 555a is arranged to be spaced apart from the four sides of the thirteenth sheet 510.
  • the first ground pattern 555a is connected to the first end 542a of the second inductor pattern 542 through a via hole penetrating the twelfth sheet 540.
  • the second ground pattern 555b extends from the third side of the first ground pattern 555a and is disposed on the same line as the third side of the thirteenth sheet 510.
  • the first end of the second ground pattern 555b is connected to the third side of the first ground pattern 555a.
  • the second end of the second ground pattern 555b is disposed on the same line as the third side of the thirteenth sheet 510 and is connected to the seventh external electrode 180.
  • the third ground pattern 555c extends from the fourth side of the first ground pattern 555a and is disposed on the same line as the fourth side of the thirteenth sheet 510.
  • the first end of the third ground pattern 555c is connected to the fourth side of the first ground pattern 555a.
  • the second end of the third ground pattern 555c is disposed on the same line as the fourth side of the thirteenth sheet 510 and is connected to the eighth external electrode 190.
  • the ground pattern 555 is exposed to the third and fourth sides of the filter stack 110 to form a ground connected to the seventh external electrode 180 and the eighth external electrode 190.
  • the first external electrode 120 is disposed on the first side of the filter stack 110. Both ends of the first external electrode 120 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the first external electrode 120 is connected to the first terminal pattern 212, the fourth terminal pattern 344, and the first capacitor pattern 511 exposed to the first side of the filter laminate 110. At this time, the first external electrode 120 is connected to the second end 212b of the first terminal pattern 212, the second end 344b of the fourth terminal pattern 344, and the second end 212b of the first capacitor pattern 511a. It is connected to the end portion 511b.
  • the second external electrode 130 is disposed on the first side of the filter stack 110.
  • the second external electrode 130 is disposed to be biased toward the fourth side of the filter stack 110 and is spaced apart from the first external electrode 120. Both ends of the second external electrode 130 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the second external electrode 130 is connected to the third terminal pattern 342 and the second capacitor pattern 512 exposed to the first side of the filter stack 110.
  • the second external electrode 130 is connected to the second end 342b of the third terminal pattern 342 and the second end 512b of the second capacitor pattern 512.
  • the third external electrode 140 is disposed on the first side of the filter stack 110.
  • the third external electrode 140 is disposed to be biased toward the third side of the filter stack 110 and is spaced apart from the first external electrode 120.
  • the third external electrode 140 faces the second external electrode 130 with the first external electrode 120 interposed therebetween. Both ends of the third external electrode 140 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the third external electrode 140 is connected to the second terminal pattern 214 and the third capacitor pattern 513 exposed to the first side of the filter stack 110.
  • the third external electrode 140 is connected to the second end 214b of the second terminal pattern 214 and the second end 513b of the third capacitor pattern 513.
  • the fourth external electrode 150 is disposed on the second side of the filter stack 110.
  • the fourth external electrode 150 faces the first external electrode 120 with the filter stack 110 interposed therebetween and is disposed to face the first external electrode 120 . Both ends of the fourth external electrode 150 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the fourth external electrode 150 is connected to the first coil pattern 222, the sixth coil pattern 332, and the fourth capacitor pattern 514 exposed to the second side of the filter stack 110.
  • the fourth external electrode 150 is connected to the second end 222b of the first coil pattern 222, the second end 332b of the sixth coil pattern 332, and the second end of the fourth capacitor pattern 514 ( 514b).
  • the fifth external electrode 160 is disposed on the second side of the filter stack 110.
  • the fifth external electrode 160 faces the third external electrode 140 with the filter stack 110 interposed therebetween, and is disposed to face the third external electrode 140 .
  • the fifth external electrode 160 is disposed to be biased toward the third side of the filter stack 110 and is spaced apart from the fourth external electrode 150. Both ends of the fifth external electrode 160 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the fifth external electrode 160 is connected to the second coil pattern 232, the third coil pattern 242, and the fifth capacitor pattern 515 exposed to the second side of the filter stack 110.
  • the fifth external electrode 160 is connected to the second end 232b of the second coil pattern 232, the second end 242b of the third coil pattern 242, and the second end of the fifth capacitor pattern 515 ( Connected to 515b).
  • the sixth external electrode 170 is disposed on the second side of the filter stack 110.
  • the sixth external electrode 170 faces the second external electrode 130 with the filter stack 110 interposed therebetween, and is disposed to face the second external electrode 130.
  • the sixth external electrode 170 is disposed to be biased toward the fourth side of the filter stack 110 and is spaced apart from the fourth external electrode 150.
  • the sixth external electrode 170 faces the fifth external electrode 160 with the fourth external electrode 150 interposed therebetween. Both ends of the sixth external electrode 170 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the sixth external electrode 170 is connected to the fourth coil pattern 312, the fifth coil pattern 322, and the sixth capacitor pattern 516 exposed to the second side of the filter stack 110.
  • the sixth external electrode 170 is connected to the second end 312b of the fourth coil pattern 312, the second end 322b of the fifth coil pattern 322, and the second end of the sixth capacitor pattern 516 ( 516b).
  • the seventh external electrode 180 is disposed on the third side of the filter stack 110.
  • the seventh external electrode 180 is connected to the ground pattern 555 exposed to the third side of the filter stack 110.
  • the seventh external electrode 180 is connected to the second end of the second ground pattern 555b exposed to the third side of the filter stack 110. Both ends of the seventh external electrode 180 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the eighth external electrode 190 is disposed on the fourth side of the filter stack 110.
  • the eighth external electrode 190 faces the eighth external electrode 190 with the filter stack 110 interposed therebetween.
  • the eighth external electrode 190 is connected to the ground pattern 555 exposed to the third side of the filter stack 110.
  • the eighth external electrode 190 is connected to the second end of the third ground pattern 555c exposed to the fourth side of the filter stack 110. Both ends of the eighth external electrode 190 may be formed to extend to the upper and lower surfaces of the filter stack 110.
  • the first external electrode 120 and the fourth external electrode 150 operate as input and output ends of the first channel formed by the first coil pattern 222 and the sixth coil pattern 332.
  • the third external electrode 140 and the fifth external electrode 160 operate as input and output ends of the second channel formed by the second coil pattern 232 and the third coil pattern 242.
  • the second external electrode 130 and the sixth external electrode 170 operate as input and output ends of the third channel formed by the fourth coil pattern 312 and the fifth coil pattern 322.
  • the seventh external electrode 180 is connected to the ground pattern 555 and operates as a ground terminal.
  • the filter stack 110 forms the coil stack 400 by stacking the first stack 200 and the second stack 300 on which a coil pattern is formed, and a capacitor pattern is formed on the lower part of the coil stack 400. , It is formed by stacking a third laminate 500 including a floating pattern 522 and inductor patterns 532 and 542. Accordingly, the capacitor patterns connected between the coil of each channel and the external electrode are connected, and a coupling effect is induced between the capacitor patterns and the floating pattern 522, which causes the coil of each channel and the external electrode Additional capacitances C1 to C6 are formed between the capacitor patterns and the floating patterns 522.
  • the stacked common mode filter 100 can increase capacitance without adding an electrode layer including a coil pattern or increasing the area of the coil pattern, so that it can be compared to a conventional stacked common mode filter in the same size.
  • a capacitance larger than (10) can be realized.
  • the stacked common mode filter 100 has an additional notch in the common mode attenuation characteristics as additional capacitance is formed by the capacitor pattern and the floating pattern 522. ) can be formed to expand the attenuation band.
  • first inductor pattern 532 and the second inductor pattern 542 form one inductor. Both ends of the inductor patterns 532 and 542 formed by the first inductor pattern 532 and the second inductor pattern 542 are respectively connected to the floating pattern 522 and the ground pattern 555, and the floating pattern 522 and A short circuit is formed between the ground patterns 555.
  • the inductance of the inductor patterns 532 and 542 formed by the first inductor pattern 532 and the second inductor pattern 542 is defined by the length of the first inductor pattern 532 and the length of the second inductor pattern 542. It can be.
  • the inductance of the inductor patterns 532 and 542 formed by the first inductor pattern 532 and the second inductor pattern 542 is a dominant factor that adjusts/controls the secondary resonance frequency of the stacked common mode filter 100. )am.
  • the first resonant frequency is formed by capacitance formed between the first coil, second coil, and third coil.
  • the secondary resonant frequency is formed by the capacitor patterns 511 to 516, the floating pattern 522, and the inductor patterns 532 and 542.
  • the inductor patterns 532 and 542 have a relatively large value compared to the capacitance formed between the capacitor patterns 511 to 516 and the floating pattern 522, and are therefore a major factor in determining the secondary resonance frequency.
  • the inductor patterns 532 and 542 allow the secondary resonance frequency to be variously adjusted by a value adjustment range in the same area, and the design freedom can be improved because the area is smaller than the capacitor patterns 511 to 516. At this time, the capacitor patterns 511 to 516 and the floating pattern 522 form a relatively small capacitance compared to the inductor patterns 532 and 542, which can reduce loss during signal transmission.
  • the inductor patterns 532 and 542 are the main factors forming the secondary resonance frequency and can prevent characteristic deviations depending on the mounting direction by reducing the influence of the parasitic inductor (parasitic L) depending on the mounting direction of the chip. there is.
  • the first stacked common mode filter 100a has a first inductor pattern 532 and a second inductor pattern 542 formed to a first length
  • the second stacked common mode filter 100b has a first length
  • the first inductor pattern 532 and the second inductor pattern 542 are formed to have a second length
  • the third stacked common mode filter 100c has the first inductor pattern 532 and the second inductor pattern 542 having a third length. It is assumed that it is formed in length. At this time, the first length is shorter than the second length, and the second length is shorter than the third length.
  • the first stacked common mode filter (100a, A), the second stacked common mode filter (100b, B), and the third stacked common mode filter (100c, C) ) is formed at a first resonant frequency (RF1) at approximately 2.45 GHz, and the first resonant frequency (RF1) of the first stacked common mode filter (100a, A) to the third stacked common mode filter (100c, C) is It can be viewed as the same value within the error range.
  • the first stacked common mode filter 100a to the third stacked common mode filter 100c have different second resonance frequencies (RF2-1 to RF2-3) in common mode. That is, in the first stacked common mode filter (100a, A), the second resonant frequency (RF2-1) is formed at approximately 4.8 GHz, and in the second stacked common mode filter (100b, B), the second resonant frequency (RF2-1) is formed at approximately 4.5 GHz. 2 resonance frequency (RF2-2) is formed, and the third stacked common mode filter (100c, C) has a second resonance frequency (RF2-3) at approximately 4.2 GHz.
  • the inductance of the inductor pattern increases as the length increases, and the second resonance frequency of the stacked common mode filter 100 moves toward a low frequency. move As the length of the inductor pattern (i.e., the first inductor pattern 532 and the second inductor pattern 542) decreases, the inductance decreases, and the second resonance frequency of the stacked common mode filter 100 moves toward a high frequency. .
  • the first stacked common mode filter 100a to the third stacked common mode filter 100c are approximately 7.1 GHz, 7.2 GHz, 7.37 GHz, and 7.53 GHz.
  • a cutoff occurs, and the cutoff frequencies of the first to third stacked common mode filters 100c can be considered to be the same value within the error range.
  • the length of the inductor patterns 532 and 542 is a dominant factor for adjusting (controlling) the second resonance frequency of the stacked common mode filter 100, and the length of the first inductor pattern 532
  • the second resonance frequency characteristics of the stacked common mode filter 100 can be changed by adjusting the length and/or the length of the second inductor pattern 542.
  • the stacked common mode filter 100 stacks (disposes) the third stack 500 including the inductor patterns 532 and 542 on the lower part of the coil stack 400 to prevent short circuiting.
  • the second resonance frequency can be freely adjusted/controlled by adjusting the length of the inductor patterns 532 and 542.
  • the filter stack 110 is between the first magnetic sheet 620, the second stack 300, and the third stack 500 disposed on top of the first stack 200. It may further include an interposed second magnetic sheet 640.
  • the first magnetic sheet 620 and the second magnetic sheet 640 are, for example, sheets formed of a magnetic material such as ferrite.
  • the filter stack 110 may further include a third magnetic sheet 660 disposed below the third stack 500.
  • the third magnetic sheet 660 is, for example, a sheet formed of a magnetic material such as ferrite.
  • the ferrite may include Ni-Zn or Mn-Zn.
  • the third magnetic sheet 660 can increase the parallel inductor by the inductor patterns 532 and 542, and the stacked common mode filter 100 can be further increased by adding the third magnetic sheet 660 to the bottom in the same stacked structure. It can be made to have a low secondary resonance frequency.
  • the stacked common mode filter 100 determines the gap between the first resonance frequency and the second resonance frequency through the presence or absence of the third magnetic sheet 660 disposed at the bottom of the filter stack 110. It can be adjusted. At this time, the stacked common mode filter 100 may narrow (close) the gap between the first resonant frequency and the second resonant frequency by arranging the third magnetic sheet 660.
  • the first stacked common mode filter 100a does not include the third magnetic sheet 660, the length of the inductor patterns 532 and 542 is formed to the first length, and the second stacked common mode filter 100a
  • the filter 100b does not include the third magnetic sheet 660, the inductor patterns 532 and 542 are formed to a second length longer than the first length, and the third stacked common mode filter 100c has a second length.
  • the length of (532, 542) is formed as a second length longer than the first length.
  • the first stacked common mode filter 100a has a first resonant frequency of approximately 2.35 GHz and a second resonant frequency of approximately 4.97 GHz.
  • the second stacked common mode filter 100b has a first resonant frequency of approximately 2.38 GHz and a second resonant frequency of approximately 4.37 GHz.
  • the third stacked common mode filter 100c has a first resonant frequency of approximately 2.45 GHz and a second resonant frequency of approximately 4.8 GHz.
  • the fourth stacked common mode filter 100 has a first resonant frequency of approximately 2.50 GHz and a second resonant frequency of approximately 4.21 GHz.
  • the gap G1 between the first and second resonant frequencies of the first stacked common mode filter 100a is approximately 2.62 GHz
  • the gap between the first and second resonant frequencies of the second stacked common mode filter 100b is approximately 2.62 GHz.
  • the gap G2 is approximately 1.99 GHz
  • the gap G3 between the first and second resonant frequencies of the third stacked common mode filter 100c is approximately 2.35 GHz
  • the gap G3 of the fourth stacked common mode filter 100 is approximately 2.35 GHz.
  • the gap G4 between the first and second resonant frequencies is approximately 1.71 GHz.
  • the third stacked common mode filter including the third magnetic sheet 660 ( The gap G3 of 100c) is reduced by approximately 0.27 GHz compared to the gap G1 of the first stacked common mode filter 100a that does not include the third magnetic sheet 660.
  • the fourth stacked common mode filter including the third magnetic sheet 660 ( The gap G4 of 100) is reduced by approximately 0.28 GHz compared to the gap G2 of the second stacked common mode filter 100b that does not include the third magnetic sheet 660.
  • the stacked common mode filter 100 uses the third magnetic sheet 660 disposed at the bottom of the filter stack 110 to provide a frequency between the first resonance frequency and the second resonance frequency.
  • the interval can be adjusted (controlled).
  • the stacked common mode filter 100 has a structure in which the coil stack 12 and the capacitor stack 13 are stacked (i.e., LC filter structure), the stacked common mode filter according to the embodiment of the present invention
  • the mode filter 100 is different in that it has a structure in which a third stack 500 in which capacitors and inductors are stacked on the lower part of the coil stack 400 (i.e., LPF filter structure).
  • the stacked common mode filter 100 according to an embodiment of the present invention has attenuation characteristics in common mode and insertion loss and cutoff characteristics in differential mode compared to those of the conventional stacked common mode filter. It is improved compared to the mode filter (10).
  • the conventional stacked common mode filter (C) has three resonant frequencies, with the first resonant frequency being formed at approximately 2.5 GHz, the second resonant frequency being formed at approximately 5.2 GHz, and A third resonant frequency is formed at approximately 7.3 GHz.
  • the stacked common mode filter (100, D) according to an embodiment of the present invention has two resonant frequencies, a first resonant frequency is formed at approximately 2.5 GHz, and a second resonant frequency is formed at approximately 5.5 GHz. .
  • the attenuation performance of the stacked common mode filter 100 according to an embodiment of the present invention is concentrated only in the common mode attenuation band (i.e., the target band), and the attenuation characteristics in the common mode are compared to those of the conventional stacked common mode filter. It can be seen that it is improved compared to (10).
  • the stacked common mode filter (100, E) according to an embodiment of the present invention has improved low-frequency cutoff characteristics and reduced ripple compared to the conventional stacked common mode filter (F) in differential mode.

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Abstract

본 개시의 적층형 공통 모드 필터는 서로 다른 채널을 구성하는 복수의 코일을 포함한 필터로, 코일 적층체의 내부에 복수의 코일 패턴과 코일 패턴을 연결하는 복수의 비아 도체가 구비되고, 코일 적층체의 평면도 상에서 복수의 비아 도체가 서로 중첩되지 않는 위치에 배치된다.

Description

적층형 공통 모드 필터
본 발명은 고속 신호 라인이 적용된 전자 기기에서 차동 모드(Differential Mode)의 신호 전류를 통과시키고, 공통 모드(Common mode)의 노이즈 전류를 제거하는 적층형 공통 모드 필터에 관한 것이다.
일반적으로 휴대 단말은 디지털 데이터 전송 규격으로서 MIPI(Mobile Industry Processor Interface) D-PHY 규격이 채용하고 있다. MIPI D-PHY 규격은 휴대 단말의 메인 회로와 디스플레이 또는 카메라를 연결하는 디지털 데이터 전송 규격으로, 2개의 전송 라인을 이용한 차동 신호로 데이터를 전송하는 방식이다.
휴대 단말 내에서 송수신되는 데이터가 급속히 커짐에 따라, 휴대 단말은 MIPI D-PHY보다 고속으로 데이터를 송수신할 수 있는 전송 방식을 필요로 하고 있다.
이에, 최근 휴대 단말 업계에서는 MIPI C-PHY 규격을 휴대 단말에 적용하는 연구가 진행되고 있다. MIPI C-PHY 규격은 3개의 전송 라인을 이용하여, 송신측으로부터 각 전송 라인에 상이한 전압을 보내고, 수신측에서 각 라인간의 차분을 취함으로써 차동 출력하는 방식이다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상기한 사정을 감안하여 제안된 것으로 필터 적층체의 하부에 커패시터 패턴, 플로팅 패턴, 인덕터 패턴 및 접지 패턴을 포함한 적층체를 배치하여 공진점(공진 주파수), 컷오프(Cutoff) 등의 특성을 제어하도록 한 적층형 공통 모드 필터를 제공하는 것을 목적으로 한다.
또한, 본 발명은 코일 패턴을 연결하는 비아 홀들로 구성되는 복수의 비아 도체들을 서로 중첩되지 않고 배치하여 적층 공정시에 발생하는 불량을 방지하면서 필터 특성을 조절할 수 있도록 한 적층형 공통 모드 필터를 제공하는 것을 다른 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 제1 코일 패턴, 제2 코일 패턴 및 제3 코일 패턴을 구비한 제1 적층체 및 제4 코일 패턴, 제5 코일 패턴 및 제6 코일 패턴을 구비하고, 제1 적층체의 하부에 배치되어 제1 적층체와 코일 적층체를 구성하는 제2 적층체를 포함하고, 코일 적층체는 제1 적층체 내에서 제1 코일 패턴과 연결된 제1 비아 도체, 제2 적층체 내에서 제6 코일 패턴과 연결된 제2 비아 도체, 제1 적층체 내에서 제2 코일 패턴 및 제3 코일 패턴과 연결된 제3 비아 도체 및 제2 적층체 내에서 제4 코일 패턴 및 제5 코일 패턴과 연결된 제4 비아 도체를 포함하고, 코일 적층체의 평면도(top view)에서, 제4 비아 도체는 제1 비아 도체, 제2 비아 도체 및 제3 비아 도체와 중첩되지 않는 위치에 배치된다.
제1 적층체는 제1 단자 패턴 및 제2 단자 패턴을 더 구비하고, 제2 적층체는 제3 단자 패턴 및 제4 단자 패턴을 더 구비하고, 제1 비아 도체는 제1 적층체 내에서 제1 코일 패턴을 제1 단자 패턴과 연결하고, 제2 비아 도체는 제2 적층체 내에서 제6 코일 패턴을 제4 단자 패턴과 연결하고, 제3 비아 도체는 제1 적층체 내에서 제2 코일 패턴 및 제3 코일 패턴을 제2 단자 패턴과 연결하고, 제4 비아 도체는 제2 적층체 내에서 제4 코일 패턴 및 제5 코일 패턴을 제3 단자 패턴과 연결할 수 있다.
코일 적층체의 평면도(top view)에서, 제3 비아 도체는 제1 비아 도체 및 제2 비아 도체와 중첩되지 않는 위치에 배치되고, 제1 비아 도체는 제2 비아 도체와 중첩되지 않는 위치에 배치될 수 있다. 이때, 제1 비아 도체는 제2 비아 도체와 중첩되는 위치에 배치될 수도 있다.
코일 적층체의 수직 단면도에서, 제1 비아 도체는 제2 비아 도체와 이격되도록 배치되고, 제3 비아 도체 및 제4 비아 도체는 제1 비아 도체 및 제2 비아 도체 사이에서 서로 이격되도록 배치되고, 제3 비아 도체는 제1 비아 도체 및 제4 비아 도체 사이에 개재될 수 있다.
코일 적층체의 수직 단면도에서, 제3 비아 도체는 제4 비아 도체와 이격되도록 배치되고, 제1 비아 도체 및 제2 비아 도체는 제3 비아 도체 및 제4 비아 도체 사이에서 서로 이격되도록 배치되고, 제1 비아 도체는 제2 비아 도체 및 제3 비아 도체 사이에 개재될 수 있다.
코일 적층체의 수직 단면도에서, 제3 비아 도체는 제4 비아 도체와 이격되도록 배치되고, 제1 비아 도체 및 제2 비아 도체는 제3 비아 도체 및 제4 비아 도체 사이에 개재되고, 코일 적층체의 평면도에서 중첩되도록 배치될 수 있다.
본 발명에 의하면, 적층형 공통 모드 필터는 각 채널을 구성하는 코일 패턴들 사이의 거리(간격)가 일정하게 할 수 있어, 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 유지할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 필터 적층체의 최상부 및 최하부에 외부 전극과의 연결을 위한 단자 패턴들을 배치함으로써, 코일 패턴들의 인덕턴스 특성 및 공통 모드 감쇠(Common mode Attenuation) 특성의 변화를 최소화할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 코일 적층체의 하부에 커패시터 패턴 및 플로팅 패턴을 배치함으로써, 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 감쇠(Attenuation) 대역을 확장할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 전극 적층체의 코일 패턴들이 형성하는 폴(Pole)과 함께 커패시터 패턴과 플로팅 패턴에 의한 추가 폴(Pole, 즉, 추가 커패시턴스)이 형성되어 광대역 특성을 구현할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 각 채널 간의 거리(간격)를 일정하게 구성하여 코일 패턴들의 인덕턴스 특성 변화를 최소화할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 제1 코일 내지 제3 코일 간의 자기 결합(즉, 전자기적 커플링)을 향상시키고, 차동 신호의 열화를 최소화할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 2개 이하의 비아 홀이 형성된 시트들을 적층하여 전극 적층체를 구성할 수 있어 제조 공정을 단순화활 수 있는 효과가 있다.
즉, 적층형 공통 모드 필터는 전극 적층체의 최상부 및 최하부에 단자 패턴을 배치하고, 제1 채널의 제1 코일 패턴 및 제6 코일 패턴 사이에 제2 채널의 제2 코일 패턴 및 제3 코일 패턴을 배치하고, 제3 코일 패턴과 제6 코일 패턴 사이에 제3 채널의 제4 코일 패턴 및 제5 코일 패턴을 배치함으로써, 코일 패턴들을 연결하기 위한 비아 홀의 개수를 최소화할 수 있으며, 각 시트에 2개 이하의 비아 홀이 형성된다.
또한, 적층형 공통 모드 필터는 코일 패턴을 포함한 전극층을 추가하거나, 코일 패턴의 면적을 증가시키지 않고도 정전 용량을 증가시킬 수 있어 동일한 사이즈에서 종래의 적층형 공통 모드 필터보다 더 큰 정전 용량을 구현할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 인덕터 패턴의 길이를 조정하여 제2 공진 주파수 특성을 변경할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 코일 적층체의 하부에 배치되는 제3 적층체를 통해 플로팅 패턴, 인덕터 패턴 및 접지 패턴으로 구성된 쇼트 회로를 구성함으로써, 제2 공진 주파수를 자유롭게 조정/제어할 수 있는 효과가 있다.
또한, 적층형 공통 모드 필터는 필터 적층체의 최하부에 자성 시트를 배치 또는 제거하여 제1 공진 주파수와 제2 공진 주파수 사이의 간격을 조정할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 비아 도체들이 서로 겹치지 않도록 분산 배치함으로, 적층 공정시 압력이 분산되어 비아 도체가 위치한 영역으로 압력이 집중되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 비아 도체들을 분산 배치하여 적층 공정시 적층체에 가해지는 압력을 분산함으로써, 적층 공정에서 발생하는 적층체의 크랙을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 비아 도체들을 분산 배치하여 적층 공정시 적층체에 가해지는 압력을 분산함으로써, 압력 집중에 의한 전극 눌림 현상을 방지하여 쇼트 발생을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 비아 도체들을 분산 배치함으로써, 적층 공정시 비아 도체 영역과 주변 영역 사이에 요철이 형성되는 것을 방지하여 적층체 표면을 평탄하게 할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 상대적으로 얇은 제1 두께를 갖는 비아 도체들을 중첩시키고, 상대적으로 두꺼운 제2 두께를 갖는 비아 도체들을 분산 배치함으로써, 적층 공정시 압력이 고르게 분산되어 적층체의 크랙을 방지하면서 적층체의 표면을 평탄하게 할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 비아 도체들 사이의 간격을 조절하여 필터의 특성을 조절(튜닝)할 수 있는 효과가 있다. 이때, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 제1 간격 및/또는 제2 간격을 좁혀 노이즈 감쇄 성능을 강화하고, 제1 간격 및/또는 제2 간격을 넓혀 컷오프 주파수(Cut-off frequency)를 증가시켜 고속 신호 전송 특성을 강화할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 사시도.
도 2는 도 1의 필터 적층체를 설명하기 위한 분해 사시도.
도 3은 도 2의 제1 적층체를 설명하기 위한 분해 사시도.
도 4는 도 3의 제1 시트를 설명하기 위한 도면.
도 5는 도 3의 제2 시트를 설명하기 위한 도면.
도 6은 도 3의 제3 시트를 설명하기 위한 도면.
도 7은 도 3의 제4 시트를 설명하기 위한 도면.
도 8은 도 2의 제2 적층체를 설명하기 위한 분해 사시도.
도 9는 도 8의 제5 시트를 설명하기 위한 도면.
도 10은 도 8의 제6 시트를 설명하기 위한 도면.
도 11은 도 8의 제7 시트를 설명하기 위한 도면.
도 12는 도 8의 제8 시트를 설명하기 위한 도면.
도 13 내지 도 16은 도 2의 코일 적층체의 수직 단면을 도시한 단면도.
도 17은 도 2의 제3 적층체를 설명하기 위한 분해 사시도.
도 18은 도 17의 제9 시트를 설명하기 위한 도면.
도 19는 도 17의 제10 시트를 설명하기 위한 도면.
도 20은 도 17의 제11 시트를 설명하기 위한 도면.
도 21 및 도 22는 도 17의 제12 시트를 설명하기 위한 도면.
도 23은 도 17의 제13 시트를 설명하기 위한 도면.
도 24는 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 등가 회로를 표시한 도면.
도 25 내지 도 27은 인덕터 패턴의 길이(면적) 변경에 따른 적층형 공통 모드 필터의 특성을 비교 설명하기 위한 도면.
도 28 및 도 29는 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 변형 예를 설명하기 위한 분해 사시도.
도 30 및 도 31은 도 29에 도시된 제3 자성 시트 포함 여부에 따른 적층형 공통 모드 필터의 특성을 비교 설명하기 위한 도면.
도 32 내지 도 34는 본 발명의 실시 예에 따른 적층형 공통 모드 필터 및 종래의 적층형 공통 모드 필터의 특성을 비교 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1을 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 필터 적층체(110), 제1 외부 전극(120), 제2 외부 전극(130), 제3 외부 전극(140), 제4 외부 전극(150), 제5 외부 전극(160), 제6 외부 전극(170), 제7 외부 전극(180), 제8 외부 전극(190)을 포함하여 구성된다. 이하에서는 적층형 공통 모드 필터(100)가 3 채널의 C-PHY 공통 모드 필터(Common Mode Filter)로 동작하는 것을 예로 들어 설명한다.
필터 적층체(110)는 3 채널을 구성하는 6개의 코일 패턴, 공진 주파수 등의 특성을 조절하기 위한 커패시터 패턴, 플로팅 패턴(522), 인덕터 패턴(532, 542) 및 접지 패턴(555)이 배치된 시트들이 적층된 적층체이다. 이때, 적층형 공통 모드 필터(100)는 커패시턴스를 형성하는 커패시터 패턴 및 플로팅 패턴(522), 인덕턴스를 구성하는 인덕터 패턴(532, 542) 및 접지를 구성하는 접지 패턴(555)을 통해 공진점(공진 주파수) 이동, 컷오프(Cutoff) 특성 등을 조절한다.
도 2를 참조하면, 필터 적층체(110)는 제1 적층체(200), 제1 적층체(200)의 하부에 배치된 제2 적층체(300) 및 제2 적층체(300)의 하부에 배치된 제3 적층체(500)를 포함하여 구성된다.
제1 적층체(200)는 금속 패턴이 형성된 복수의 시트를 적층하여 형성된다. 일례로, 도 3을 참조하면, 제1 적층체(200)는 제1 시트(210), 제1 시트(210)의 하부에 배치된 제2 시트(220), 제2 시트(220)의 하부에 배치된 제3 시트(230), 제3 시트(230)의 하부에 배치된 제4 시트(240)를 포함하여 구성된다.
이때, 제1 시트(210)에는 단자 패턴(212, 214)에 해당하는 금속 패턴이 형성되고, 제2 시트(220) 내지 제4 시트(240)에는 코일 패턴(222, 232, 242)에 해당하는 금속 패턴이 형성된다.
도 4를 참조하면, 제1 시트(210)에는 제1 전극층의 코일 패턴들을 외부 전극과 연결하기 위한 제1 단자 패턴(212) 및 제2 단자 패턴(214)이 형성된다.
제1 단자 패턴(212)은 제1 시트(210)의 상면에 배치된다. 제1 단자 패턴(212)의 제1 단부(212a)는 제1 시트(210)의 중심에 인접하도록 배치된다.
제1 단자 패턴(212)의 제2 단부(212b)는 제1 시트(210)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제1 단자 패턴(212)의 제2 단부(212b)는 필터 적층체(110)의 제1 측면으로 노출되어 제1 외부 전극(120)과 연결된다.
제2 단자 패턴(214)은 제1 단자 패턴(212)과 이격되도록 제1 시트(210)의 상면에 배치된다. 제2 단자 패턴(214)의 제1 단부(214a)는 제1 시트(210)의 중심에 인접하도록 배치된다. 제2 단자 패턴(214)의 제1 단부(214a)는 제1 단자 패턴(212)의 제1 단부(212a)와 소정 간격 이격된다.
제2 단자 패턴(214)의 제2 단부(214b)는 제1 시트(210)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제2 단자 패턴(214)의 제2 단부(214b)는 제1 단자 패턴(212)의 제2 단부(212b)와 소정 간격 이격되고, 필터 적층체(110)의 제1 측면으로 노출되어 제3 외부 전극(140)과 연결된다.
도 5를 참조하면, 제2 시트(220)는 제1 시트(210)의 하부에 배치된다. 제2 시트(220)에는 제1 채널을 구성하는 제1 코일 패턴(222)과 제1 비아 홀(V1)이 형성된다.
제1 코일 패턴(222)은 제2 시트(220)의 상면에 배치된다. 제1 코일 패턴(222)은 제2 시트(220)의 상면에서 복수 회 권회하여 제1 루프를 형성한다. 제1 코일 패턴(222)은 제2 시트(220)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제1 루프를 형성한다.
제1 코일 패턴(222)의 제1 단부(222a)는 제1 루프의 내주 영역에 배치되고, 제2 시트(220)의 중심에 인접하도록 배치된다. 제1 코일 패턴(222)의 제1 단부(222a)는 제2 비아 홀을 통해 제1 단자 패턴(212)의 제1 단부(212a)와 연결된다.
제1 코일 패턴(222)의 제2 단부(222b)는 제1 루프의 외주 영역에 배치되고, 제2 시트(220)의 제2 변과 동일선상에 위치하도록 배치된다. 이에, 제1 코일 패턴(222)의 제2 단부(222b)는 필터 적층체(110)의 제2 측면으로 노출되어 제4 외부 전극(150)과 연결된다.
제1 비아 홀(V1)은 제2 시트(220)의 중심에 인접하고, 제1 코일 패턴(222)의 제1 단부(222a)와 이격되도록 배치된다. 제1 비아 홀(V1)은 제2 시트(220)를 관통하도록 형성된다. 제1 비아 홀(V1)의 상부는 제2 단자 패턴(214)과 연결된다. 제1 바이 홀의 하부는 후술할 제3 시트(230)에 형성된 코일 패턴과 연결된다.
도 6을 참조하면, 제3 시트(230)는 제2 시트(220)의 하부에 배치된다. 제3 시트(230)에는 제2 채널을 구성하는 제2 코일 패턴(232)이 배치된다.
제2 코일 패턴(232)은 제3 시트(230)의 상면에 배치된다. 제2 코일 패턴(232)은 제3 시트(230)의 상면에서 복수 회 권회하여 제2 루프를 형성한다. 제2 코일 패턴(232)은 제3 시트(230)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제2 루프를 형성한다.
제2 코일 패턴(232)의 제1 단부(232a)는 제2 루프의 내주 영역에 배치되고, 제3 시트(230)의 중심에 인접하도록 배치된다. 제2 코일 패턴(232)의 제1 단부(232a)는 제2 시트(220)의 제1 비아 홀(V1)을 통해 제2 단자 패턴(214)의 제1 단부(214a)와 연결된다.
제2 코일 패턴(232)의 제2 단부(232b)는 제2 루프의 외주 영역에 배치되고, 제3 시트(230)의 제2 변과 동일선상에 위치하도록 배치된다. 제2 코일 패턴(232)의 제2 단부(232b)는 제1 코일 패턴(222)의 제2 단부(222b)와 소정 간격 이격되도록 배치되고, 필터 적층체(110)의 제2 측면으로 노출되어 제5 외부 전극(160)과 연결된다.
도 7을 참조하면, 제4 시트(240)는 제3 시트(230)의 하부에 배치된다. 제4 시트(240)에는 제2 코일 패턴(232)과 함께 제2 채널을 구성하는 제3 코일 패턴(242)이 배치된다.
제3 코일 패턴(242)은 제4 시트(240)의 상면에 배치된다. 제3 코일 패턴(242)은 제4 시트(240)의 상면에서 복수 회 권회하여 제3 루프를 형성한다. 제3 코일 패턴(242)은 제4 시트(240)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제3 루프를 형성한다.
제3 코일 패턴(242)의 제1 단부(242a)는 제3 루프의 내주 영역에 배치되고, 제4 시트(240)의 중심에 인접하도록 배치된다. 제3 코일 패턴(242)의 제1 단부(242a)는 비아 홀을 통해 제2 코일 패턴(232)의 제1 단부(232a)와 연결되고, 제2 시트(220)의 제1 비아 홀(V1)을 통해 제2 단자 패턴(214)의 제1 단부(214a)와 연결된다.
제3 코일 패턴(242)의 제2 단부(242b)는 제3 루프의 외주 영역에 배치되고, 제4 시트(240)의 제2 변과 동일선상에 위치하도록 배치된다. 이에, 제3 코일 패턴(242)의 제2 단부(242b)는 제1 코일 패턴(222)의 제2 단부(222b)와 소정 간격 이격되도록 배치된다.
제3 코일 패턴(242)의 제2 단부(242b)는 제2 코일 패턴(232)의 제2 단부(232b)와 동일 선상에 배치되고, 필터 적층체(110)의 제2 측면으로 노출되어 제2 코일 패턴(232)의 제2 단부(232b)와 함께 제5 외부 전극(160)과 연결된다.
제2 적층체(300)는 제1 적층체(200)의 하부에 배치되며, 금속 패턴이 형성된 복수의 시트를 적층하여 형성된다. 일례로, 도 8을 참조하면, 제2 적층체(300)는 제5 시트(310), 제5 시트(310)의 하부에 배치된 제6 시트(320), 제6 시트(320)의 하부에 배치된 제7 시트(330), 제7 시트(330)의 하부에 배치된 제8 시트(340)를 포함하여 구성된다. 이때, 제5 시트(310) 내지 제7 시트(330)에는 코일 패턴(312, 322, 332)에 해당하는 금속 패턴이 형성되고, 제8 시트(340)에는 단자 패턴(342, 344)에 해당하는 금속 패턴이 형성된다.
도 9를 참조하면, 제5 시트(310)는 제4 시트(240)의 하부에 배치되며, 제3 채널을 구성하는 제4 코일 패턴(312)이 배치된다.
제4 코일 패턴(312)은 제5 시트(310)의 상면에 배치된다. 제4 코일 패턴(312)은 제5 시트(310)의 상면에서 복수 회 권회하여 제4 루프를 형성한다. 제4 코일 패턴(312)은 제5 시트(310)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제4 루프를 형성한다.
제4 코일 패턴(312)의 제1 단부(312a)는 제4 루프의 내주 영역에 배치되고, 제5 시트(310)의 중심에 인접하도록 배치된다. 제4 코일 패턴(312)의 제1 단부(312a)는 비아 홀을 통해 후술할 제5 코일 패턴(322)의 제1 단부(322a)와 연결된다.
제4 코일 패턴(312)의 제2 단부(312b)는 제4 루프의 외주 영역에 배치되고, 제5 시트(310)의 제2 변과 동일선상에 위치하도록 배치된다. 제4 코일 패턴(312)의 제2 단부(312b)는 필터 적층체(110)의 제2 측면으로 노출되어 제6 외부 전극(170)과 연결된다.
도 10을 참조하면, 제6 시트(320)는 제5 시트(310)의 하부에 배치된다. 제6 시트(320)에는 제4 코일 패턴(312)과 함께 제3 채널을 구성하는 제5 코일 패턴(322)이 배치된다.
제5 코일 패턴(322)은 제6 시트(320)의 상면에 배치된다. 제5 코일 패턴(322)은 제6 시트(320)의 상면에서 복수 회 권회하여 제5 루프를 형성한다. 제5 코일 패턴(322)은 제6 시트(320)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제5 루프를 형성한다.
제5 코일 패턴(322)의 제1 단부(322a)는 제5 루프의 내주 영역에 배치되고, 제6 시트(320)의 중심에 인접하도록 배치된다. 제5 코일 패턴(322)의 제1 단부(322a)는 비아 홀을 통해 제4 코일 패턴(312)의 제1 단부(312a)와 연결된다.
제5 코일 패턴(322)의 제2 단부(322b)는 제5 루프의 외주 영역에 배치되고, 제6 시트(320)의 제2 변과 동일선상에 위치하도록 배치된다. 제5 코일 패턴(322)의 제2 단부(322b)는 제4 코일 패턴(312)의 제2 단부(312b)와 동일 선상에 배치되고, 필터 적층체(110)의 제2 측면으로 노출되어 제4 코일 패턴(312)의 제2 단부(312b)와 함께 제6 외부 전극(170)과 연결된다.
도 11를 참조하면, 제7 시트(330)는 제6 시트(320)의 하부에 배치된다. 제7 시트(330)에는 제1 적층체(200)의 제1 코일 패턴(222)과 함께 제1 채널을 구성하는 제6 코일 패턴(332)과 제2 비아 홀(V2)이 형성된다.
제6 코일 패턴(332)은 제7 시트(330)의 상면에 배치된다. 제6 코일 패턴(332)은 제7 시트(330)의 상면에서 복수 회 권회하여 제6 루프를 형성한다. 제6 코일 패턴(332)은 제7 시트(330)의 중심을 관통하는 가상의 권취축을 복수 회 권회하여 제6 루프를 형성한다.
제6 코일 패턴(332)의 제1 단부(332a)는 제6 루프의 내주 영역에 배치되고, 제7 시트(330)의 중심에 인접하도록 배치된다.
제6 코일 패턴(332)의 제2 단부(332b)는 제6 루프의 외주 영역에 배치되고, 제7 시트(330)의 제2 변과 동일선상에 위치하도록 배치된다. 제6 코일 패턴(332)의 제2 단부(332b)는 제4 코일 패턴(312)의 제2 단부(312b) 및 제5 코일 패턴(322)의 제2 단부(322b)와 소정 간격 이격되도록 배치되고, 필터 적층체(110)의 제2 측면으로 노출되어 제4 외부 전극(150)과 연결된다.
제2 비아 홀(V2)은 제7 시트(330)의 중심에 인접하고, 제6 코일 패턴(332)의 제1 단부(332a)와 이격되도록 배치된다. 제2 비아 홀(V2)은 제7 시트(330)를 관통하도록 형성된다. 제2 비아 홀(V2)의 상부는 제4 코일 패턴(312)의 제1 단부(312a) 및 제5 코일 패턴(322)의 제1 단부(322a)와 연결된다. 제2 비아 홀(V2)의 하부는 후술할 제8 시트(340)에 형성된 제3 단자 패턴(342)과 연결된다.
도 12를 참조하면, 제8 시트(340)에는 제2 전극층의 코일 패턴들을 외부 전극과 연결하기 위한 제3 단자 패턴(342) 및 제4 단자 패턴(344)이 형성된다.
제3 단자 패턴(342)은 제8 시트(340)의 상면에 배치된다. 제3 단자 패턴(342)의 제1 단부(342a)는 제8 시트(340)의 중심에 인접하도록 배치된다. 제3 단자 패턴(342)의 제1 단부(342a)는 제2 비아 홀(V2)을 통해 제4 코일 패턴(312)의 제1 단부(312a) 및 제5 코일 패턴(322)의 제1 단부(322a)와 연결된다.
제3 단자 패턴(342)의 제2 단부(342b)는 제8 시트(340)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제3 단자 패턴(342)의 제2 단부(342b)는 필터 적층체(110)의 제1 측면으로 노출되어 제2 외부 전극(130)과 연결된다.
제4 단자 패턴(344)은 제3 단자 패턴(342)과 이격되도록 제8 시트(340)의 상면에 배치된다. 제4 단자 패턴(344)의 제1 단부(344a)는 비아 홀을 통해 제6 코일 패턴(332)의 제1 단부(332a)와 연결된다. 제4 단자 패턴(344)의 제1 단부(344a)는 제8 시트(340)의 중심에 인접하도록 배치된다. 제4 단자 패턴(344)의 제1 단부(344a)는 제3 단자 패턴(342)의 제1 단부(342a)와 소정 간격 이격된다.
제4 단자 패턴(344)의 제2 단부(344b)는 제8 시트(340)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제4 단자 패턴(344)의 제2 단부(344b)는 제3 단자 패턴(342)의 제2 단부(342b)와 소정 간격 이격되고, 필터 적층체(110)의 제1 측면으로 노출되어 제1 단자 패턴(212)의 제2 단부(212b)와 함께 제1 외부 전극(120)과 연결된다.
제1 적층체(200) 및 제2 적층체(300)는 3 채널을 구성하는 코일들을 포함한 코일 적층체(400)를 구성한다.
코일 적층체(400)는 제1 코일 패턴(222), 제2 코일 패턴(232), 제3 코일 패턴(242), 제4 코일 패턴(312), 제5 코일 패턴(322) 및 제6 코일 패턴(332)이 순차적으로 적층되도록 구성된다.
이때, 제1 코일 패턴(222)과 제6 코일 패턴(332)은 제1 채널을 구성하는 직렬 인덕터인 제1 코일을 형성하고, 제2 코일 패턴(232) 및 제3 코일 패턴(242)은 제2 채널을 구성하는 직렬 인덕터인 제2 코일을 형성하고, 제4 코일 패턴(312) 및 제5 코일 패턴(322)은 제3 채널을 구성하는 직렬 인덕터인 제3 코일을 형성한다.
이에, 코일 적층체(400)는 제1 채널의 코일 패턴, 제2 채널의 코일 패턴, 제2 채널의 코일 패턴, 제3 채널의 코일 패턴, 제3 채널의 코일 패턴 및 제1 채널의 코일 패턴이 순차적으로 배치(적층)된 적층체를 구성한다.
이를 통해, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 각 채널을 구성하는 코일 패턴들 사이의 거리(간격)가 일정하게 할 수 있어, 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 유지할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 코일 적층체(400)의 최상부 및 최하부에 외부 전극과의 연결을 위한 단자 패턴들을 배치함으로써, 코일 패턴들의 인덕턴스 특성 및 공통 모드 감쇠(Common mode Attenuation) 특성의 변화를 최소화할 수 있다. 이때, 최상부 및 최하부 중에서 한곳에만 단자 패턴을 배치하는 경우, 각 채널의 인덕턴스 특성이 변화되거나, 각 코일 패턴의 인덕턴스 특성이 변화하여 공통 모드 감쇠 특성이 변화된다.
한편, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 코일 적층체(400)의 최상부 및 최하부에 단자 패턴을 배치하고, 제1 채널의 제1 코일 패턴(222) 및 제6 코일 패턴(332) 사이에 제2 채널의 제2 코일 패턴(232) 및 제3 코일 패턴(242)을 배치하고, 제3 코일 패턴(242)과 제6 코일 패턴(332) 사이에 제3 채널의 제4 코일 패턴(312) 및 제5 코일 패턴(322)을 배치함으로써, 코일 패턴들을 연결하기 위한 비아 홀의 개수를 최소화할 수 있다. 이때, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 각 시트에 2개 이하의 비아 홀이 형성된다.
도 13을 참조하면, 제1 코일 패턴(222) 및 제6 코일 패턴(332)은 필터 적층체(110)의 상부 및 하부에 각각 배치되어 제1 채널을 구성한다. 제2 코일 패턴(232) 및 제3 코일 패턴(242)은 제1 코일 패턴(222)과 제6 코일 패턴(332) 사이에 나란히 배치(적층)되어 제2 채널을 구성한다. 제4 코일 패턴(312) 및 제5 코일 패턴(322)은 제3 코일과 제6 코일 사이에 나란히 배치(적층)되어 제3 채널을 구성한다.
이에, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 제1 채널과 제2 채널, 제2 채널과 제3 채널, 제3 채널과 제1 채널 사이의 거리(간격)를 일정하게 구성할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 채널 간의 거리(간격)를 일정하게 구성함으로써, 코일 패턴들의 인덕턴스 특성 변화를 최소화할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 코일 패턴들을 외부 전극과 연결하는 단자 패턴들을 필터 적층체(110)의 최상부 및 최하부에 배치하기 때문에, 코일 패턴과 단자 패턴 사이의 거리가 채널별로 모두 동일하게 구성할 수 있어 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 형성할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 제1 코일 내지 제3 코일 간의 자기 결합(즉, 전자기적 커플링)을 향상시키고, 차동 신호의 열화를 최소화할 수 있다.
코일 적층체(110)는 코일 패턴과 단자 패턴을 연결하는 비아 홀들이 형성하는 복수의 비아 도체들이 서로 중첩되지 않도록 구성된다.
일례로, 도 14를 참조하면, 제1 비아 도체(710)는 제1 단자 패턴(212)과 제1 코일 패턴(222)을 연결하는 비아 홀로 구성된다.
제2 비아 도체(720)는 제4 단자 패턴(344) 및 제6 코일 패턴(332)을 연결하는 비아 홀로 구성되며, 코일 적층체(400)의 상면 또는 하면에서 바라봤을 때(즉, 코일 적층체(400)의 평면도에서) 제1 비아 도체(720)와 중첩되지 않고 이격된다.
제3 비아 도체(730)는 제2 단자 패턴(214), 제2 코일 패턴(232) 및 제3 코일 패턴(242)을 연결하는 비아 홀들로 구성되며, 코일 적층체(400)의 평면도에서 제1 비아 도체(710) 및 제2 비아 도체(720)와 중첩되지 않고 이격된다.
제4 비아 도체(740)는 제3 단자 패턴(342), 제4 코일 패턴(312) 및 제5 코일 패턴(322)을 연결하는 비아 홀들로 구성되며, 코일 적층체(400)의 평면도에서 제1 비아 도체(710) 내지 제3 비아 도체(730)와 중첩되지 않고 이격된다.
다르게 설명하면, 제1 가상 직선(L1)은 코일 적층체(400)의 상면과 하면을 관통하되, 코일 적층체(400)의 수직 단면도에서 제1 비아 도체(710)의 중심을 지나는 직선으로 정의된다.
제2 가상 직선(L2)은 도면 상에서 코일 적층체(400)의 상면과 하면을 관통하되, 코일 적층체(400)의 수직 단면도에서 제2 비아 도체(720)의 중심을 지나는 직선으로 정의된다. 이때, 제2 가상 직선(L2)은 제1 가상 직선(L1)과 소정 간격 이격되어 제1 가상 직선(L1)과 평행하다.
제3 가상 직선(L3)은 도면 상에서 코일 적층체(400)의 상면과 하면을 관통하되, 코일 적층체(400)의 수직 단면도에서 제3 비아 도체(730)의 중심을 지나는 직선으로 정의된다. 이때, 제3 가상 직선(L3)은 제1 가상 직선(L1) 및 제2 가상 직선(L2) 사이에서 위치하되, 제1 가상 직선(L1) 및 제2 가상 직선(L2)과 소정 간격 이격되고, 제1 가상 직선(L1) 및 제2 가상 직선(L2)과 평행하다.
제4 가상 직선(L4)은 코일 적층체(400)의 상면과 하면을 관통하되, 도면 상에서 제4 비아 도체(740)의 중심을 지나는 직선으로 정의된다. 이때, 제4 가상 직선(L4)은 제2 가상 직선(L2) 및 제3 가상 직선(L3) 사이에 위치하되, 제2 가상 직선(L2) 및 제3 가상 직선(L3)과 소정 간격 이격되고, 제1 가상 직선(L1) 내지 제3 가상 직선(L3)과 평행하다.
다른 일례로, 도 15를 참조하면, 코일 적층체(400)는 제3 비아 도체(730) 및 제4 비아 도체(740) 사이에 제1 비아 도체(710) 및 제2 비아 도체(720)가 배치되도록 구성될 수도 있다. 즉, 제3 가상 직선(L3)과 제4 가상 직선(L4) 사이에 제1 가상 직선(L1)이 배치되고, 제1 가상 직선(L1)과 제4 가상 직선(L4) 사이에 제2 가상 직선(L2)이 배치된다. 이때, 제1 가상 직선(L1)은 제2 가상 직선(L2)과 중첩되지 않고 평행하다.
이처럼, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 비아 도체들이 서로 겹치지 않도록 분산 배치함으로, 적층 공정시 압력이 분산되어 비아 도체가 위치한 영역으로 압력이 집중되는 것을 방지할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 비아 도체들을 분산 배치하여 적층 공정시 적층체에 가해지는 압력을 분산함으로써, 적층 공정에서 발생하는 적층체의 크랙을 방지할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 비아 도체들을 분산 배치하여 적층 공정시 적층체에 가해지는 압력을 분산함으로써, 압력 집중에 의한 전극 눌림 현상을 방지하여 쇼트 발생을 방지할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 비아 도체들을 분산 배치함으로써, 적층 공정시 비아 도체 영역과 주변 영역 사이에 요철이 형성되는 것을 방지하여 적층체 표면을 평탄하게 할 수 있다.
또 다른 일례로, 도 16을 참조하면, 코일 적층체(400)는 제1 비아 도체(710) 및 제2 비아 도체(720)가 중첩되도록 구성될 수도 있다. 제3 가상 직선(L3) 및 제4 가상 직선(L4)은 서로 이격되고, 제1 가상 직선(L1) 및 제2 가상 직선(L2)은 제3 가상 직선(L3) 및 제4 가상 직선(L4) 사이에 개재되도록 구성된다. 이때, 제1 가상 직선(L1) 및 제2 가상 직선(L2)은 제3 가상 직선(L3) 및 제4 가상 직선(L4) 사이에서 겹쳐지도록 배치된다.
이처럼, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 상대적으로 얇은 제1 두께를 갖는 제1 비아 도체(710)와 제2 비아 도체(720)를 중첩시키고, 상대적으로 두꺼운 제2 두께를 갖는 제3 비아 도체(730)와 제4 비아 도체(740)를 분산 배치함으로써, 적층 공정시 압력이 고르게 분산되어 적층체의 크랙을 방지하면서 적층체의 표면을 평탄하게 할 수 있다.
한편, 코일 적층체(400)는 인접한 두 비아 도체가 커플링되어 추가 정전 용량이 형성된다. 즉, 코일 적층체(400)는 제1 채널(즉, 제1 코일)에 연결된 제1 비아 도체(710)와 제2 채널(즉, 제2 코일)에 연결된 제3 비아 도체(730) 사이에서 제1 정전 용량이 추가로 형성되고, 제1 채널(즉, 제1 코일)에 연결된 제2 비아 도체(720)와 제3 채널(즉, 제3 코일)에 연결된 제4 비아 도체(730) 사이에서 제2 정전 용량이 추가로 형성된다.
이에, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 비아 도체들 사이의 간격을 조절하여 필터의 특성을 조절(튜닝)할 수 있다. 적층형 공통 모드 필터(100)는 제1 비아 도체(710)와 제3 비아 도체(7310) 사이의 간격인 제1 간격, 제2 비아 도체(720)와 제4 비아 도체(740) 사이의 간격인 제2 간격 중에서 하나 이상의 간격을 조절하여 필터의 특성을 조절할 수 있다.
본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 제1 간격 및/또는 제2 간격을 좁혀 노이즈 감쇄 성능을 강화하고, 제1 간격 및/또는 제2 간격을 넓혀 컷오프 주파수(Cut-off frequency)를 증가시켜 고속 신호 전송 특성을 강화할 수 있다.
제3 적층체(500)는 제2 적층체(300)의 하부에 배치된다. 제3 적층체(500)는 금속 패턴이 형성된 복수의 시트를 적층하여 형성된다.
일례로, 도 17을 참조하면, 제3 적층체(500)는 제9 시트(510), 제9 시트(510)의 하부에 배치된 제10 시트(520), 제10 시트(520)의 하부에 배치된 제11 시트(530), 제11 시트(530)의 하부에 배치된 제12 시트(540), 제12 시트(540)의 하부에 배치된 제13 시트(510)를 포함하여 구성된다. 이때, 제9 시트(510) 및 제10 시트(520)에는 커패시턴스를 형성하기 위한 금속 패턴(411~416, 422)이 형성된다. 제11 시트(530) 및 제12 시트(540)에는 인덕턴스를 형성하기 위한 금속 패턴(432, 442)이 형성된다. 제13 시트(510)에는 접지를 형성하기 위한 금속 패턴(452)이 형성된다.
제9 시트(510)는 제8 시트(340)의 하부에 배치된다. 제9 시트(510)의 상면에는 복수의 커패시터 패턴이 배치된다. 커패시터 패턴은 적층형 공통 모드 필터(100)의 입력단 및 출력단에 배치되는 복수의 패턴으로 구성될 수도 있다.
일례로, 도 18을 참조하면, 커패시터 패턴은 제1 커패시터 패턴(511), 제2 커패시터 패턴(512), 제3 커패시터 패턴(513), 제4 커패시터 패턴(514), 제5 커패시터 패턴(515), 제6 커패시터 패턴(516)을 포함하여 구성된다.
제1 커패시터 패턴(511)은 제9 시트(510)의 상면에 배치된다.
제1 커패시터 패턴(511)의 제1 단부(511a)는 제9 시트(510)의 중심에 인접하도록 배치된다.
제1 커패시터 패턴(511)의 제2 단부(511b)는 제9 시트(510)의 제1 변과 동일선상에 위치하도록 배치된다. 제1 커패시터 패턴(511)은 필터 적층체(110)의 제1 측면으로 노출되어 제1 외부 전극(120)과 연결된다.
제2 커패시터 패턴(512)은 제1 커패시터 패턴(511)과 이격되도록 제9 시트(510)의 상면에 배치된다. 제2 커패시터 패턴(512)은 제1 커패시터 패턴(511)과 이격되어 제9 시트(510)의 제4 변으로 치우쳐지도록 배치된다.
제2 커패시터 패턴(512)의 제1 단부(512a)는 제9 시트(510)의 중심에 인접하도록 배치된다. 제2 커패시터 패턴(512)의 제2 단부(512b)는 제9 시트(510)의 제1 변과 동일선상에 위치하도록 배치된다. 제2 커패시터 패턴(512)은 필터 적층체(110)의 제1 측면으로 노출되어 제2 외부 전극(130)과 연결된다.
제3 커패시터 패턴(513)은 제9 시트(510)의 상면에 배치된다. 제3 커패시터 패턴(513)은 제1 커패시터 패턴(511) 및 제2 커패시터 패턴(512)과 이격되어 제9 시트(510)의 제3 변으로 치우쳐지도록 배치된다. 제3 커패시터 패턴(513)은 제1 커패시터 패턴(511)을 사이에 두고 제2 커패시터 패턴(512)과 대향되도록 배치된다.
제3 커패시터 패턴(513)의 제1 단부(513a)는 제9 시트(510)의 중심에 인접하도록 배치된다. 제3 커패시터 패턴(513)의 제2 단부(513b)는 제9 시트(510)의 제1 변과 동일선상에 위치하도록 배치된다. 제3 커패시터 패턴(513)은 필터 적층체(110)의 제1 측면으로 노출되어 제3 외부 전극(140)과 연결된다.
제4 커패시터 패턴(514)은 제9 시트(510)의 상면에 배치된다.
제4 커패시터 패턴(514)의 제1 단부(514a)는 제9 시트(510)의 중심에 인접하도록 배치된다. 제4 커패시터 패턴(514)의 제1 단부(514a)는 제1 커패시터 패턴(511)의 제1 단부(511a)와 마주한다.
제4 커패시터 패턴(514)의 제2 단부(514b)는 제9 시트(510)의 제2 변과 동일선상에 위치하도록 배치된다. 제4 커패시터 패턴(514)은 필터 적층체(110)의 제2 측면으로 노출되어 제4 외부 전극(150)과 연결된다.
제5 커패시터 패턴(515)은 제9 시트(510)의 상면에 배치된다. 제5 커패시터 패턴(515)은 제4 커패시터 패턴(514)과 이격되어 제9 시트(510)의 제3 변으로 치우쳐지도록 배치된다.
제5 커패시터 패턴(515)의 제1 단부(515a)는 제9 시트(510)의 중심에 인접하도록 배치된다. 제5 커패시터 패턴(515)의 제1 단부(515a)는 제3 커패시터 패턴(513)의 제1 단부(513a)와 마주한다.
제5 커패시터 패턴(515)의 제2 단부(515b)는 제9 시트(510)의 제2 변과 동일선상에 위치하도록 배치된다. 제5 커패시터 패턴(515)은 필터 적층체(110)의 제2 측면으로 노출되어 제5 외부 전극(160)과 연결된다.
제6 커패시터 패턴(516)은 제9 시트(510)의 상면에 배치된다. 제6 커패시터 패턴(516)은 제4 커패시터 패턴(514) 및 제5 커패시터 패턴(515)과 이격되어 제9 시트(510)의 제4 변으로 치우쳐지도록 배치된다. 제6 커패시터 패턴(516)은 제4 커패시터 패턴(514)을 사이에 두고 제5 커패시터 패턴(515)과 대향되도록 배치된다.
제6 커패시터 패턴(516)의 제1 단부(516a)는 제9 시트(510)의 중심에 인접하도록 배치된다. 제6 커패시터 패턴(516)의 제1 단부(516a)는 제2 커패시터 패턴(512)의 제1 단부(512a)와 마주한다.
제6 커패시터 패턴(516)의 제2 단부(516b)는 제9 시트(510)의 제2 변과 동일선상에 위치하도록 배치된다. 제6 커패시터 패턴(516)은 필터 적층체(110)의 제2 측면으로 노출되어 제6 외부 전극(170)과 연결된다.
필터 적층체(110)의 제1 측면에 배치된 제1 외부 전극(120) 내지 제3 외부 전극(140)이 적층형 공통 모드 필터(100)의 입력단이고, 필터 적층체(110)의 제2 측면에 배치된 제3 외부 전극(140) 내지 제6 외부 전극(170)이 적층형 공통 모드 필터(100)의 출력단이라 가정한다.
제1 커패시터 패턴(511) 내지 제3 커패시터 패턴(513)은 필터 적층체(110)의 제1 측면에 배치되어 제1 외부 전극(120) 내지 제3 외부 전극(140)과 각각 일대일로 연결되고, 제4 커패시터 패턴(514) 내지 제6 커패시터 패턴(516)은 필터 적층체(110)의 제2 측면에 배치되어 제4 외부 전극(150) 내지 제5 외부 전극(160)과 각각 일대일로 연결된다.
한편, 필터 적층체(110)는 커패시턴스 특성의 조정/제어를 위해 입력단에 연결된 제1 커패시터 패턴(511) 내지 제3 커패시터 패턴(513)이 형성된 제9 시트(510)를 포함하거나, 출력단에 연결된 제4 커패시터 패턴(514) 내지 제6 커패시터 패턴(516)이 형성된 제9 시트(510)를 포함하여 구성될 수 있다.
제10 시트(520)는 제9 시트(510)의 하부에 배치된다. 제10 시트(520)의 상면에는 제9 시트(510)의 커패시터 패턴들과 커패시턴스를 형성하는 플로팅 패턴(522)이 배치된다.
도 19를 참조하면, 플로팅 패턴(522)은 판상으로 형성되어 제10 시트(520)의 상면에 배치된다. 플로팅 패턴(522)은 제10 시트(520)의 면적보다 좁은 면적을 갖고, 플로팅 패턴(522)의 외주는 제10 시트(520)의 네 변들과 이격되도록 배치된다. 플로팅 패턴(522)의 면적은 후술할 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)의 면적보다 넓고 제10 시트(520)의 면적의 90% 이하로 형성된다.
플로팅 패턴(522)은 제9 시트(510)의 커패시터 패턴들과 중첩되어 중첩 영역을 형성하고, 중첩 영역에서 커패시턴스를 형성한다.
플로팅 패턴(522)은 제1 커패시터 패턴(511)과 제1 중첩 영역(522a)을 형성하고, 제1 중첩 영역(522a)에서 제1 커패시턴스를 형성한다. 플로팅 패턴(522)은 제2 커패시터 패턴(512)과 제2 중첩 영역(522b)을 형성하고, 제1 중첩 영역(522a)에서 제2 커패시턴스를 형성한다. 플로팅 패턴(522)은 제3 커패시터 패턴(513)과 제3 중첩 영역(522c)을 형성하고, 제1 중첩 영역(522a)에서 제3 커패시턴스를 형성한다. 플로팅 패턴(522)은 제4 커패시터 패턴(514)과 제4 중첩 영역(522d)을 형성하고, 제1 중첩 영역(522a)에서 제4 커패시턴스를 형성한다. 플로팅 패턴(522)은 제5 커패시터 패턴(515)과 제5 중첩 영역(522e)을 형성하고, 제1 중첩 영역(522a)에서 제5 커패시턴스를 형성한다. 플로팅 패턴(522)은 제6 커패시터 패턴(516)과 제6 중첩 영역(522f)을 형성하고, 제1 중첩 영역(522a)에서 제6 커패시턴스를 형성한다.
이처럼, 플로팅 패턴(522)은 커패시터 패턴들과 커패시턴스를 형성한다. 이에, 적층형 공통 모드 필터(100)는 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 감쇠(Attenuation) 대역을 확장할 수 있다. 즉, 적층형 공통 모드 필터(100)는 필터 적층체(110)의 코일 패턴들이 형성하는 폴(Pole)과 함께 플로팅 패턴(522)과 커패시터 패턴에 의한 추가 폴(Pole)이 형성되어 광대역 특성을 구현할 수 있다.
제11 시트(530)는 제10 시트(520)의 하부에 배치된다. 제11 시트(530)의 상면에는 제1 인덕터 패턴(532)이 배치된다.
일례로, 도 20을 참조하면, 제1 인덕터 패턴(532)은 제11 시트(530)의 상면에 권회하여 제7 루프를 형성한다. 제1 인덕터 패턴(532)은 제11 시트(530)의 중심을 관통하는 가상의 권취축을 권회하여 제7 루프를 형성한다.
제1 인덕터 패턴(532)의 제1 단부(532a)는 제7 루프의 내주 영역에 배치되어 제11 시트(530)의 중심에 배치된다. 제1 인덕터 패턴(532)의 제1 단부(532a)는 비아 홀을 통해 제 10 시트의 플로팅 패턴(522)과 연결된다.
제1 인덕터 패턴(532)의 제2 단부(532b)는 제7 루프의 외주 영역에 배치된다.
제12 시트(540)는 제11 시트(530)의 하부에 배치된다. 제12 시트(540)의 상면에는 제2 인덕터 패턴(542)이 배치된다.
일례로, 도 21을 참조하면, 제2 인덕터 패턴(542)은 제12 시트(540)의 상면에 권회하여 제8 루프를 형성한다. 제2 인덕터 패턴(542)은 제12 시트(540)의 중심을 관통하는 가상의 권취축을 권회하여 제8 루프를 형성한다.
제2 인덕터 패턴(542)의 제1 단부(542a)는 제8 루프의 내주 영역에 배치되어 제12 시트(540)의 중심에 배치된다. 이때, 제2 인덕터 패턴(542)의 제1 단부(542a)는 제12 시트(540)를 관통하는 비아 홀을 통해 제13 시트(510)의 접지 패턴(555)과 연결된다.
제2 인덕터 패턴(542)의 제2 단부(542b)는 제8 루프의 외주 영역에 배치된다. 제2 인덕터 패턴(542)의 제2 단부(542b)는 비아 홀을 통해 제11 시트(530)의 제1 인덕터 패턴(532)과 연결된다. 이때, 제2 인덕터 패턴(542)의 제2 단부(542b)는 비아 홀을 통해 제1 인덕터 패턴(532)의 제2 단부(532b)와 연결된다.
제1 인덕터 패턴(532)의 제2 단부(532b)와 제2 인덕터 패턴(542)의 제2 단부(542b)가 비아 홀을 통해 연결됨에 따라, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)은 소정의 인덕턴스를 형성하는 병렬 공통 인덕터를 구성한다.
도 22를 참조하면, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)의 길이(면적)는 요구되는 2차 공진 주파수에 따라 달라질 수 있다.
제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)의 길이가 길어지면 인덕턴스의 값이 증가하고, 2차 공진 주파수는 저 주파수로 이동한다. 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)의 길이가 짧아지면 인덕턴스의 값이 감소하고, 2차 공진 주파수는 고 주파수로 이동한다.
이에, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)의 길이는 요구되는 2차 공진 주파수에 따라 결정된다. 이때, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)은 동일한 길이로 형성되거나, 서로 다른 길이로 형성될 수 있다.
제13 시트(510)는 제12 시트(540)의 하부에 배치되며, 제13 시트(510)에는 접지 패턴(555)이 형성된다.
*접지 패턴(555)은 인덕터 패턴(532, 542)와 연결되고, 적층형 공통 모드 필터(100)와 인쇄회로기판 사이에서 형성되는 부유 용량에 의한 영향 감소시킨다.
일례로, 도 23를 참조하면, 제13 시트(510)의 상면에는 접지 패턴(555)이 형성된다. 접지 패턴(555)은 제1 접지 패턴(555a), 제2 접지 패턴(555b), 제3 접지 패턴(555c)을 포함하여 구성될 수 있다.
제1 접지 패턴(555a)은 판상으로 형성되어 제13 시트(510)의 상면 중앙에 배치된다. 제1 접지 패턴(555a)은 제13 시트(510)의 면적보다 좁은 면적을 갖고, 제1 접지 패턴(555a)의 외주는 제13 시트(510)의 네 변들과 이격되도록 배치된다. 제1 접지 패턴(555a)은 제12 시트(540)를 관통하는 비아 홀을 통해 제2 인덕터 패턴(542)의 제1 단부(542a)와 연결된다.
제2 접지 패턴(555b)은 제1 접지 패턴(555a)의 제3 변으로부터 연장되어 제13 시트(510)의 제3 변과 동일선상에 위치하도록 배치된다. 제2 접지 패턴(555b)의 제1 단부는 제1 접지 패턴(555a)의 제3 변과 연결된다. 제2 접지 패턴(555b)의 제2 단부는 제13 시트(510)의 제3 변과 동일 선상에 위치하도록 배치되어 제7 외부 전극(180)과 연결된다.
제3 접지 패턴(555c)은 제1 접지 패턴(555a)의 제4 변으로부터 연장되어 제13 시트(510)의 제4 변과 동일선상에 위치하도록 배치된다. 제3 접지 패턴(555c)의 제1 단부는 제1 접지 패턴(555a)의 제4 변과 연결된다. 제3 접지 패턴(555c)의 제2 단부는 제13 시트(510)의 제4 변과 동일 선상에 위치하도록 배치되어 제8 외부 전극(190)과 연결된다.
그에 따라, 접지 패턴(555)은 필터 적층체(110)의 제3 측면 및 제4 측면으로 노출되어, 제7 외부 전극(180) 및 제8 외부 전극(190)과 연결된 접지를 형성한다.
제1 외부 전극(120)은 필터 적층체(110)의 제1 측면에 배치된다. 제1 외부 전극(120)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제1 외부 전극(120)은 필터 적층체(110)의 제1 측면으로 노출된 제1 단자 패턴(212), 제4 단자 패턴(344) 및 제1 커패시터 패턴(511)과 연결된다. 이때, 제1 외부 전극(120)은 제1 단자 패턴(212)의 제2 단부(212b), 제4 단자 패턴(344)의 제2 단부(344b) 및 제1 커패시터 패턴(511a)의 제2 단부(511b)와 연결된다.
제2 외부 전극(130)은 필터 적층체(110)의 제1 측면에 배치된다. 제2 외부 전극(130)은 필터 적층체(110)의 제4 측면 방향으로 치우쳐지도록 배치되어 제1 외부 전극(120)과 이격된다. 제2 외부 전극(130)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제2 외부 전극(130)은 필터 적층체(110)의 제1 측면으로 노출된 제3 단자 패턴(342) 및 제2 커패시터 패턴(512)과 연결된다. 제2 외부 전극(130)은 제3 단자 패턴(342)의 제2 단부(342b) 및 제2 커패시터 패턴(512)의 제2 단부(512b)와 연결된다.
제3 외부 전극(140)은 필터 적층체(110)의 제1 측면에 배치된다. 제3 외부 전극(140)은 필터 적층체(110)의 제3 측면 방향으로 치우쳐지도록 배치되어 제1 외부 전극(120)과 이격된다. 제3 외부 전극(140)은 제1 외부 전극(120)을 사이에 두고 제2 외부 전극(130)과 대향된다. 제3 외부 전극(140)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제3 외부 전극(140)은 필터 적층체(110)의 제1 측면으로 노출된 제2 단자 패턴(214) 및 제3 커패시터 패턴(513)과 연결된다. 제3 외부 전극(140)은 제2 단자 패턴(214)의 제2 단부(214b) 및 제3 커패시터 패턴(513)의 제2 단부(513b)와 연결된다.
제4 외부 전극(150)은 필터 적층체(110)의 제2 측면에 배치된다. 제4 외부 전극(150)은 필터 적층체(110)를 사이에 두고 제1 외부 전극(120)과 대향되고, 제1 외부 전극(120)과 마주보도록 배치된다. 제4 외부 전극(150)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제4 외부 전극(150)은 필터 적층체(110)의 제2 측면으로 노출된 제1 코일 패턴(222), 제6 코일 패턴(332) 및 제4 커패시터 패턴(514)과 연결된다. 제4 외부 전극(150)은 제1 코일 패턴(222)의 제2 단부(222b), 제6 코일 패턴(332)의 제2 단부(332b) 및 제4 커패시터 패턴(514)의 제2 단부(514b)와 연결된다.
제5 외부 전극(160)은 필터 적층체(110)의 제2 측면에 배치된다. 제5 외부 전극(160)은 필터 적층체(110)를 사이에 두고 제3 외부 전극(140)과 대향되고, 제3 외부 전극(140)과 마주보도록 배치된다. 제5 외부 전극(160)은 필터 적층체(110)의 제3 측면 방향으로 치우쳐지도록 배치되어 제4 외부 전극(150)과 이격된다. 제5 외부 전극(160)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제5 외부 전극(160)은 필터 적층체(110)의 제2 측면으로 노출된 제2 코일 패턴(232), 제3 코일 패턴(242) 및 제5 커패시터 패턴(515)과 연결된다. 제5 외부 전극(160)은 제2 코일 패턴(232)의 제2 단부(232b), 제3 코일 패턴(242)의 제2 단부(242b) 및 제5 커패시터 패턴(515)의 제2 단부(515b)와 연결된다.
제6 외부 전극(170)은 필터 적층체(110)의 제2 측면에 배치된다. 제6 외부 전극(170)은 필터 적층체(110)를 사이에 두고 제2 외부 전극(130)과 대향되고, 제2 외부 전극(130)과 마주보도록 배치된다. 제6 외부 전극(170)은 필터 적층체(110)의 제4 측면 방향으로 치우쳐지도록 배치되어 제4 외부 전극(150)과 이격된다. 제6 외부 전극(170)은 제4 외부 전극(150)을 사이에 두고 제5 외부 전극(160)과 대향된다. 제6 외부 전극(170)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수도 있다.
제6 외부 전극(170)은 필터 적층체(110)의 제2 측면으로 노출된 제4 코일 패턴(312), 제5 코일 패턴(322) 및 제6 커패시터 패턴(516)과 연결된다. 제6 외부 전극(170)은 제4 코일 패턴(312)의 제2 단부(312b), 제5 코일 패턴(322)의 제2 단부(322b) 및 제6 커패시터 패턴(516)의 제2 단부(516b)와 연결된다.
제7 외부 전극(180)은 필터 적층체(110)의 제3 측면에 배치된다. 제7 외부 전극(180)은 필터 적층체(110)의 제3 측면으로 노출된 접지 패턴(555)과 연결된다. 제7 외부 전극(180)은 필터 적층체(110)의 제3 측면으로 노출된 제2 접지 패턴(555b)의 제2 단부와 연결된다. 제7 외부 전극(180)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.
제8 외부 전극(190)은 필터 적층체(110)의 제4 측면에 배치된다. 제8 외부 전극(190)은 필터 적층체(110)를 사이에 두고 제8 외부 전극(190)과 대향된다. 제8 외부 전극(190)은 필터 적층체(110)의 제3 측면으로 노출된 접지 패턴(555)과 연결된다. 제8 외부 전극(190)은 필터 적층체(110)의 제4 측면으로 노출된 제3 접지 패턴(555c)의 제2 단부와 연결된다. 제8 외부 전극(190)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.
제1 외부 전극(120) 및 제4 외부 전극(150)은 제1 코일 패턴(222) 및 제6 코일 패턴(332)이 구성하는 제1 채널의 입력단 및 출력단으로 동작한다. 제3 외부 전극(140) 및 제5 외부 전극(160)은 제2 코일 패턴(232) 및 제3 코일 패턴(242)이 구성하는 제2 채널의 입력단 및 출력단으로 동작한다. 제2 외부 전극(130) 및 제6 외부 전극(170)은 제4 코일 패턴(312) 및 제5 코일 패턴(322)이 구성하는 제3 채널의 입력단 및 출력단으로 동작한다. 제7 외부 전극(180) 및 제7 외부 전극(180)은 접지 패턴(555)과 연결되어 접지단으로 동작한다.
도 24에 도시된 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)의 등가회로를 참조하면, 제1 코일과 제2 코일 사이, 제2 코일과 제3 코일 사이, 제1 코일과 제3 코일 사이에 정전 용량이 형성된다.
필터 적층체(110)는 코일 패턴이 형성된 제1 적층체(200) 및 제2 적층체(300)를 적층하여 코일 적층체(400)를 형성하고, 코일 적층체(400)의 하부에 커패시터 패턴, 플로팅 패턴(522) 및 인덕터 패턴(532, 542)을 포함한 제3 적층체(500)를 적층하여 형성된다. 그에 따라, 각 채널의 코일과 외부 전극 사이에 연결된 커패시터 패턴들이 연결되고, 커패시터 패턴들과 플로팅 패턴(522) 사이에 커플링 효과(Coupling effect)가 유도되고, 이로 인해 각 채널의 코일과 외부 전극 사이에는 커패시터 패턴과 플로팅 패턴(522)에 의해 추가 정전 용량 C1 내지 C6이 형성된다.
이에, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 코일 패턴을 포함한 전극층을 추가하거나, 코일 패턴의 면적을 증가시키지 않고도 정전 용량을 증가시킬 수 있어 동일한 사이즈에서 종래의 적층형 공통 모드 필터(10)보다 더 큰 정전 용량을 구현할 수 있다.
*또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 커패시터 패턴과 플로팅 패턴(522)에 의해 추가 정전 용량이 형성됨에 따라, 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 감쇠(Attenuation) 대역을 확장할 수 있다.
한편, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)은 하나의 인덕터를 형성한다. 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)에 의해 형성된 인덕터 패턴(532, 542)의 양단은 플로팅 패턴(522)과 접지 패턴(555)에 각각 연결되고, 플로팅 패턴(522)과 접지 패턴(555) 사이에 쇼트 회로를 구성한다.
제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)에 의해 형성된 인덕터 패턴(532, 542)의 인덕턴스는 제1 인덕터 패턴(532)의 길이 및 제2 인덕터 패턴(542)의 길이에 의해 정의될 수 있다. 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)에 의해 형성된 인덕터 패턴(532, 542)의 인덕턴스는 적층형 공통 모드 필터(100)의 2차 공진 주파수를 조정/제어하는 주요 인자(dominant factor)이다.
1차 공진 주파수는 제1 코일, 제2 코일 및 제3 코일 사이에 형성되는 정전 용량에 의해 형성된다. 2차 공진 주파수는 커패시터 패턴(511~516), 플로팅 패턴(522), 인덕터 패턴(532, 542)에 의해 형성된다.
이때, 인덕터 패턴(532, 542)은 커패시터 패턴(511~516)과 플로팅 패턴(522) 사이에 형성된 정전 용량에 비해 상대적으로 큰 값을 가지므로 2차 공진 주파수를 결정하는 주요 인자이다.
인덕터 패턴(532, 542)은 동일 면적에서 값 조정폭이 2차 공진 주파수를 다양하게 조정할 수 있도록 하며, 커패시터 패턴(511~516)에 비해 면적이 작기 때문에 설계 자유도를 향상시킬 수 있다. 이때, 커패시터 패턴(511~516)과 플로팅 패턴(522)은 인덕터 패턴(532, 542)에 비해 상대적으로 작은 정전 용량을 형성하며, 이를 통해 신호 전송시 손실을 감소시킬 수 있다.
이처럼, 인덕터 패턴(532, 542)은 2차 공진 주파수를 형성하는 주요 인자로 칩의 실장 방향에 따른 기생 인덕터(parasitic L)의 영향을 감소시켜 실장 방향에 따라 특성 편차가 발생하는 것을 방지할 수 있다.
도 25를 참조하면, 제1 적층형 공통 모드 필터(100a)는 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)이 제1 길이로 형성되고, 제2 적층형 공통 모드 필터(100b)는 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)이 제2 길이로 형성되고, 제3 적층형 공통 모드 필터(100c)는 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542)이 제3 길이로 형성된 것으로 가정한다. 이때, 제1 길이는 제2 길이보다 짧고, 제2 길이는 제3 길이보다 짧다.
도 26을 참조하면, 공통 모드(Common mode)를 기준으로, 제1 적층형 공통 모드 필터(100a, A), 제2 적층형 공통 모드 필터(100b, B) 및 제3 적층형 공통 모드 필터(100c, C)는 대략 2.45 GHz 정도에서 제1 공진 주파수(RF1)가 형성되고, 제1 적층형 공통 모드 필터(100a, A) 내지 제3 적층형 공통 모드 필터(100c, C)의 제1 공진 주파수(RF1)는 오차 범위 내에서 동일한 값으로 볼 수 있다.
반면, 제1 적층형 공통 모드 필터(100a) 내지 제3 적층형 공통 모드 필터(100c)는 공통 모드(Common mode)에서 서로 다른 제2 공진 주파수(RF2-1~ RF2-3)가 형성된다. 즉, 제1 적층형 공통 모드 필터(100a, A)는 대략 4.8 GHz 정도에서 제2 공진 주파수(RF2-1)가 형성되고, 제2 적층형 공통 모드 필터(100b, B)는 대략 4.5 GHz 정도에서 제2 공진 주파수(RF2-2)가 형성되고, 제3 적층형 공통 모드 필터(100c, C)는 대략 4.2 GHz 정도에서 제2 공진 주파수(RF2-3)가 형성된다.
즉, 인덕터 패턴(즉, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542))은 길이가 길어지면 인덕턴스가 증가하고, 적층형 공통 모드 필터(100)의 제2 공진 주파수가 저 주파수 방향으로 이동한다. 인덕터 패턴(즉, 제1 인덕터 패턴(532) 및 제2 인덕터 패턴(542))은 길이가 짧아지면 인덕턴스가 감소하고, 적층형 공통 모드 필터(100)의 제2 공진 주파수가 고 주파수 방향으로 이동한다.
도 27을 참조하면, 차동 모드(Differential Mode)를 기준으로, 제1 적층형 공통 모드 필터(100a) 내지 제3 적층형 공통 모드 필터(100c)는 대략 7.1 GHz, 7.2 GHz, 7.37 GHz, 7.53 GHz 정도에서 컷오프(cutoff)가 발생하고, 1 적층형 공통 모드 필터(100) 내지 제3 적층형 공통 모드 필터(100c)의 컷오프 주파수는 오차 범위 내에서 동일한 값으로 볼 수 있다.
이를 통해, 인덕터 패턴(532, 542)의 길이는 적층형 공통 모드 필터(100)의 제2 공진 주파수를 조정(제어)하는 주요 인자(dominant factor)임을 알 수 있고, 제1 인덕터 패턴(532)의 길이 및/또는 제2 인덕터 패턴(542)의 길이를 조정하여 적층형 공통 모드 필터(100)의 제2 공진 주파수 특성을 변경할 수 있다.
또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 인덕터 패턴(532, 542)을 포함하는 제3 적층체(500)를 코일 적층체(400)의 하부에 적층(배치)하여 쇼트 회로를 구성함으로써, 인덕터 패턴(532, 542)의 길이 조정을 통해 제2 공진 주파수를 자유롭게 조정/제어할 수 있다.
도 28을 참조하면, 필터 적층체(110)는 제1 적층체(200)의 상부에 배치되는 제1 자성 시트(620), 제2 적층체(300) 및 제3 적층체(500) 사이에 개재된 제2 자성 시트(640)를 더 포함하여 구성될 수 있다. 이때, 제1 자성 시트(620) 및 제2 자성 시트(640)는 페라이트(ferrite) 등의 자성 재질로 형성된 시트인 것을 일례로 한다.
도 29를 참조하면, 필터 적층체(110)는 제3 적층체(500)의 하부에 배치되는 제3 자성 시트(660)를 더 포함하여 구성될 수 있다. 이때, 제3 자성 시트(660)는 페라이트(ferrite) 등의 자성 재질로 형성된 시트인 것을 일례로 한다. 여기서 페라이트는 Ni-Zn 또는 Mn-Zn을 포함할 수 있다.
제3 자성 시트(660)는 인덕터 패턴(532, 542)에 의한 병렬 인덕터를 증가시킬 수 있으며, 동일한 적층 구조에서 제3 자성 시트(660)를 최하부에 추가하여 적층형 공통 모드 필터(100)가 더 낮은 2차 공진 주파수를 갖도록 할 수 있다.
본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 필터 적층체(110)의 최하부에 배치되는 제3 자성 시트(660)의 유무를 통해 제1 공진 주파수와 제2 공진 주파수 사이의 간격을 조정할 수 있다. 이때, 적층형 공통 모드 필터(100)는 제3 자성 시트(660)를 배치하여 제1 공진 주파수와 제2 공진 주파수 사이의 간격을 좁게(가깝게)할 수 있다.
도 30을 참조하면, 제1 적층형 공통 모드 필터(100a)는 제3 자성 시트(660)를 포함하지 않고, 인덕터 패턴(532, 542)의 길이가 제1 길이로 형성되고, 제2 적층형 공통 모드 필터(100b)는 제3 자성 시트(660)를 포함하지 않고, 인덕터 패턴(532, 542)의 길이가 제1 길이보다 긴 제2 길이로 형성되고, 제3 적층형 공통 모드 필터(100c)는 제3 자성 시트(660)를 포함하고, 인덕터 패턴(532, 542)의 길이가 제1 길이로 형성되고, 제4 적층형 공통 모드 필터(100)는 제3 자성 시트(660)를 포함하고, 인덕터 패턴(532, 542)의 길이가 제1 길이보다 긴 제2 길이로 형성된다.
도 31을 참조하면, 제1 적층형 공통 모드 필터(100a)는 대략 2.35 GHz 정도의 제1 공진 주파수와 대략 4.97 GHz 정도의 제2 공진 주파수를 갖는다. 제2 적층형 공통 모드 필터(100b)는 대략 2.38 GHz 정도의 제1 공진 주파수와 대략 4.37 GHz 정도의 제2 공진 주파수를 갖는다. 제3 적층형 공통 모드 필터(100c)는 대략 2.45 GHz 정도의 제1 공진 주파수와 대략 4.8 GHz 정도의 제2 공진 주파수를 갖는다. 제4 적층형 공통 모드 필터(100)는 대략 2.50 GHz 정도의 제1 공진 주파수와 대략 4.21 GHz 정도의 제2 공진 주파수를 갖는다.
제1 적층형 공통 모드 필터(100a)의 제1 공진 주파수 및 제2 공진 주파수 사이의 간격 G1은 대략 2.62 GHz 정도이고, 제2 적층형 공통 모드 필터(100b)의 제1 공진 주파수 및 제2 공진 주파수 사이의 간격 G2는 대략 1.99 GHz 정도이고, 제3 적층형 공통 모드 필터(100c)의 제1 공진 주파수 및 제2 공진 주파수 사이의 간격 G3은 대략 2.35 GHz 정도이고, 제4 적층형 공통 모드 필터(100)의 제1 공진 주파수 및 제2 공진 주파수 사이의 간격 G4는 대략 1.71 GHz 정도이다.
인덕터 패턴(532, 542)의 길이가 동일한 제1 적층형 공통 모드 필터(100a)와 제3 적층형 공통 모드 필터(100c)를 비교하면, 제3 자성 시트(660)를 포함한 제3 적층형 공통 모드 필터(100c)의 간격 G3은 제3 자성 시트(660)를 포함하지 않은 제1 적층형 공통 모드 필터(100a)의 간격 G1보다 대략 0.27 GHz 정도 감소한다.
인덕터 패턴(532, 542)의 길이가 동일한 제2 적층형 공통 모드 필터(100b)와 제4 적층형 공통 모드 필터(100)를 비교하면, 제3 자성 시트(660)를 포함한 제4 적층형 공통 모드 필터(100)의 간격 G4는 제3 자성 시트(660)를 포함하지 않은 제2 적층형 공통 모드 필터(100b)의 간격 G2보다 대략 0.28 GHz 정도 감소한다.
이를 통해, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 필터 적층체(110)의 최하부에 배치되는 제3 자성 시트(660)를 이용하여 제1 공진 주파수와 제2 공진 주파수 사이의 간격을 조정(제어)할 수 있다.
도 32를 참조하면, 종래의 적층형 공통 모드 필터는 코일 적층체(12)와 커패시터 적층체(13)가 적층된 구조(즉, LC 필터 구조)를 갖는데 비해, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 코일 적층체(400)의 하부에 커패시터 및 인덕터가 적층된 제3 적층체(500)가 적층된 구조(즉, LPF 필터 구조)를 갖는 차이가 있다. 이로 인해, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 공통 모드(Common mode)에서의 감쇠 특성 및 차동 모드(Differential Mode)에서의 삽입 손실 및 컷오프(Cutoff) 특성이 종래의 적층형 공통 모드 필터(10)에 비해 향상된다.
도 33을 참조하면, 종래의 적층형 공통 모드 필터(C)는 3개의 공진 주파수가 형성되며, 대략 2.5 GHz 정도에서 제1 공진 주파수가 형성되고, 대략 5.2 GHz 정도에서 제2 공진 주파수가 형성되고, 대략 7.3 GHz 정도에서 제3 공진 주파수가 형성된다.
본 발명의 실시 예에 따른 적층형 공통 모드 필터(100, D)는 2개의 공진 주파수가 형성되며, 대략 2.5 GHz 정도에서 제1 공진 주파수가 형성되고, 대략 5.5 GHz 정도에서 제2 공진 주파수가 형성된다.
이처럼, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100)는 공통 모드 감쇠 대역(즉, 타깃(Target) 대역)에만 감쇠 성능이 집중되어, 공통 모드에서의 감쇠 특성이 종래의 적층형 공통 모드 필터(10)에 비해 향상됨을 알 수 있다.
도 34를 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(100, E)는 차동 모드에서 종래의 적층형 공통 모드 필터(F)에 비해 저주파 Cutoff 특성이 향상되고, 리플(Ripple) 감소하는 것을 알 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 코일 패턴, 제2 코일 패턴 및 제3 코일 패턴을 구비한 제1 적층체; 및
    제4 코일 패턴, 제5 코일 패턴 및 제6 코일 패턴을 구비하고, 상기 제1 적층체의 하부에 배치되어 상기 제1 적층체와 코일 적층체를 구성하는 제2 적층체를 포함하고,
    상기 코일 적층체는,
    상기 제1 적층체 내에서 상기 제1 코일 패턴과 연결된 제1 비아 도체;
    상기 제2 적층체 내에서 상기 제6 코일 패턴과 연결된 제2 비아 도체;
    상기 제1 적층체 내에서 상기 제2 코일 패턴 및 상기 제3 코일 패턴과 연결된 제3 비아 도체; 및
    상기 제2 적층체 내에서 상기 제4 코일 패턴 및 상기 제5 코일 패턴과 연결된 제4 비아 도체를 포함하고,
    상기 코일 적층체의 평면도(top view)에서, 상기 제4 비아 도체는 상기 제1 비아 도체, 상기 제2 비아 도체 및 상기 제3 비아 도체와 중첩되지 않는 위치에 배치된 적층형 공통 모드 필터.
  2. 제1항에 있어서,
    상기 제1 적층체는 제1 단자 패턴 및 제2 단자 패턴을 더 구비하고,
    상기 제2 적층체는 제3 단자 패턴 및 제4 단자 패턴을 더 구비하고,
    상기 제1 비아 도체는 상기 제1 적층체 내에서 상기 제1 코일 패턴을 제1 단자 패턴과 연결하고,
    상기 제2 비아 도체는 상기 제2 적층체 내에서 상기 제6 코일 패턴을 상기 제4 단자 패턴과 연결하고,
    상기 제3 비아 도체는 상기 제1 적층체 내에서 상기 제2 코일 패턴 및 상기 제3 코일 패턴을 상기 제2 단자 패턴과 연결하고,
    상기 제4 비아 도체는 상기 제2 적층체 내에서 상기 제4 코일 패턴 및 상기 제5 코일 패턴을 상기 제3 단자 패턴과 연결하는 적층형 공통 모드 필터.
  3. 제1항에 있어서,
    상기 코일 적층체의 평면도(top view)에서, 상기 제3 비아 도체는 상기 제1 비아 도체 및 상기 제2 비아 도체와 중첩되지 않는 위치에 배치된 적층형 공통 모드 필터.
  4. 제3항에 있어서,
    상기 코일 적층체의 평면도(top view)에서, 상기 제1 비아 도체는 상기 제2 비아 도체와 중첩되지 않는 위치에 배치된 적층형 공통 모드 필터.
  5. 제3항에 있어서,
    상기 코일 적층체의 평면도(top view)에서, 상기 제1 비아 도체는 상기 제2 비아 도체와 중첩되는 위치에 배치된 적층형 공통 모드 필터.
  6. 제1항에 있어서,
    상기 코일 적층체의 수직 단면도에서,
    상기 제1 비아 도체는 상기 제2 비아 도체와 이격되도록 배치되고,
    상기 제3 비아 도체 및 상기 제4 비아 도체는 상기 제1 비아 도체 및 상기 제2 비아 도체 사이에서 서로 이격되도록 배치되고,
    상기 제3 비아 도체는 상기 제1 비아 도체 및 상기 제4 비아 도체 사이에 개재된 적층형 공통 모드 필터.
  7. 제1항에 있어서,
    상기 코일 적층체의 수직 단면도에서,
    상기 제3 비아 도체는 상기 제4 비아 도체와 이격되도록 배치되고,
    상기 제1 비아 도체 및 상기 제2 비아 도체는 상기 제3 비아 도체 및 상기 제4 비아 도체 사이에서 서로 이격되도록 배치되고,
    상기 제1 비아 도체는 상기 제2 비아 도체 및 상기 제3 비아 도체 사이에 개재된 적층형 공통 모드 필터.
  8. 제1항에 있어서,
    상기 코일 적층체의 수직 단면도에서,
    상기 제3 비아 도체는 상기 제4 비아 도체와 이격되도록 배치되고,
    상기 제1 비아 도체 및 상기 제2 비아 도체는 상기 제3 비아 도체 및 상기 제4 비아 도체 사이에 개재되고, 상기 코일 적층체의 평면도에서 중첩되도록 배치된 적층형 공통 모드 필터.
  9. 제1항에 있어서,
    복수의 커패시터 패턴, 플로팅 패턴, 인덕터 패턴 및 접지 패턴을 구비하고, 상기 제2 적층체의 하부에 배치된 제3 적층체를 더 포함하는 적층형 공통 모드 필터.
  10. 제9항에 있어서,
    상기 제3 적층체는,
    상기 제2 적층체의 하부에 배치된 복수의 커패시터 패턴;
    상기 복수의 커패시터 패턴의 하부에 배치되고, 상기 복수의 커패시터 패턴과 중첩되어 추가 정전 용량을 형성하도록 구성된 플로팅 패턴;
    상기 플로팅 패턴의 하부에 배치된 접지 패턴; 및
    상기 플로팅 패턴과 상기 접지 패턴 사이에 배치된 인덕터 패턴을 포함하고,
    상기 인덕터 패턴의 제1 단부는 상기 플로팅 패턴과 연결되고, 상기 인덕터 패턴의 제2 단부는 상기 접지 패턴과 연결된 적층형 공통 모드 필터.
  11. 제9항에 있어서,
    상기 제3 적층체는,
    제9 시트;
    상기 제9 시트의 제1 면에 배치되되 서로 이격된 복수의 커패시터 패턴;
    상기 제9 시트의 하부에 배치된 제10 시트; 및
    상기 제10 시트의 제1 면에 배치되고, 상기 복수의 커패시터 패턴과 중첩되어 복수의 중첩 영역을 형성하고, 상기 복수의 중첩 영역에서 추가 정전 용량을 형성하도록 구성된 플로팅 패턴을 포함하는 적층형 공통 모드 필터.
  12. 제11항에 있어서,
    상기 제3 적층체는,
    상기 제10 시트의 하부에 배치된 접지 패턴; 및
    상기 제10 시트 및 상기 접지 패턴 사이에 개재되고, 상기 플로팅 패턴과 연결된 제1 단부와 상기 접지 패턴과 연결된 제2 단부를 갖는 인덕터 패턴을 더 포함하는 적층형 공통 모드 필터.
  13. 제12항에 있어서,
    상기 제3 적층체는,
    상기 제10 시트 및 상기 접지 패턴 사이에 개재된 제11 시트; 및
    상기 제11 시트와 상기 접지 패턴 사이에 개재된 제12 시트를 더 포함하고,
    상기 인덕터 패턴은,
    상기 제11 시트의 제1 면에 배치되고, 상기 제10 시트를 관통하는 비아 홀을 통해 상기 플로팅 패턴과 연결된 제1 단부와 상기 제1 단부와 이격된 제2 단부를 갖는 제1 인덕터 패턴; 및
    상기 제12 시트의 제1 면에 배치되고, 상기 접지 패턴과 연결된 제1 단부와 상기 제11 시트를 관통하는 비아 홀을 통해 상기 제1 인덕터 패턴의 제2 단부와 연결된 제2 단부를 갖는 제2 인덕터 패턴을 포함하는 적층형 공통 모드 필터.
  14. 제9항에 있어서,
    상기 제1 적층체의 상부에 배치된 제1 자성 시트; 및
    상기 제2 적층체와 상기 제3 적층체 사이에 개재된 제2 자성 시트를 더 포함하는 적층형 공통 모드 필터.
  15. 제14항에 있어서,
    상기 제3 적층체의 하부에 배치된 제3 자성 시트를 더 포함하는 적층형 공통 모드 필터.
  16. 제9항에 있어서,
    상기 제1 적층체, 상기 제2 적층체 및 상기 제3 적층체가 적층된 필터 적층체는 제1 공진 주파수 및 상기 제1 공진 주파수 보다 높은 제2 공진 주파수를 갖고,
    상기 제2 공진 주파수는 상기 인덕터 패턴의 길이가 증가하면 더 높은 주파수로 이동하는 적층형 공통 모드 필터.
  17. 제9항에 있어서,
    상기 제1 적층체, 상기 제2 적층체 및 상기 제3 적층체가 적층된 필터 적층체는 제1 공진 주파수 및 상기 제1 공진 주파수 보다 높은 제2 공진 주파수를 갖고,
    상기 제2 공진 주파수는 상기 인덕터 패턴의 길이가 감소하면 더 낮은 주파수로 이동하는 적층형 공통 모드 필터.
  18. 제9항에 있어서,
    상기 제1 적층체, 상기 제2 적층체 및 상기 제3 적층체가 적층된 필터 적층체는 제1 측면, 상기 제1 측면과 대향되는 제2 측면, 제3 측면 및 상기 제3 측면과 대향되는 제4 측면을 갖고,
    상기 제1 측면에 배치되고, 상기 제1 측면으로 노출된 제1 단자 패턴의 제2 단부, 제4 단자 패턴의 제2 단부 및 제1 커패시터 패턴의 제2 단부와 연결된 제1 외부 전극;
    상기 제1 측면에 배치되고, 상기 제1 측면으로 노출된 제3 단자 패턴의 제2 단부 및 제2 커패시터 패턴의 제2 단부와 연결된 제2 외부 전극;
    상기 제1 측면에 배치되고, 상기 제1 측면으로 노출된 제2 단자 패턴의 제2 단부 및 제3 커패시터 패턴의 제2 단부와 연결된 제3 외부 전극;
    상기 제2 측면에 배치되고, 상기 제2 측면으로 노출된 제1 코일 패턴의 제2 단부, 제6 코일 패턴의 제2 단부 및 제4 커패시터 패턴의 제2 단부와 연결된 제4 외부 전극;
    상기 제2 측면에 배치되고, 상기 제2 측면으로 노출된 제2 코일 패턴의 제2 단부, 제3 코일 패턴의 제2 단부 및 제5 커패시터 패턴의 제2 단부와 연결된 제5 외부 전극; 및
    상기 제2 측면에 배치되고, 상기 제2 측면으로 노출된 제4 코일 패턴의 제2 단부, 제5 코일 패턴의 제2 단부 및 제6 커패시터 패턴의 제2 단부와 연결된 제6 외부 전극을 더 포함하는 적층형 공통 모드 필터.
  19. 제18항에 있어서,
    상기 제3 측면에 배치되고, 상기 제3 측면으로 노출된 접지 패턴의 제1 단부와 연결된 제7 외부 전극; 및
    상기 제4 측면에 배치되고, 상기 제4 측면으로 노출된 상기 접지 패턴의 제21 단부와 연결된 제8 외부 전극을 더 포함하는 적층형 공통 모드 필터.
  20. 제1항에 있어서,
    상기 코일 적층체는 상기 제1 코일 패턴, 상기 제2 코일 패턴, 상기 제3 코일 패턴, 상기 제4 코일 패턴, 상기 제5 코일 패턴 및 상기 제6 코일 패턴이 순차적으로 적층되도록 구성되고,
    상기 제1 코일 패턴과 상기 제6 코일 패턴은 제1 채널을 구성하는 제1 코일을 형성하고,
    상기 제2 코일 패턴과 상기 제3 코일 패턴은 상기 제1 코일 패턴과 상기 제6 코일 패턴 사이에 개재되어 제2 채널을 구성하는 제2 코일을 형성하고,
    상기 제4 코일 패턴 및 상기 제5 코일 패턴은 상기 제3 코일 패턴과 상기 제6 코일 패턴 사이에 개재되어 제3 채널을 구성하는 제3 코일을 형성하는 적층형 공통 모드 필터.
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