WO2023199371A1 - プラズマ処理方法 - Google Patents

プラズマ処理方法 Download PDF

Info

Publication number
WO2023199371A1
WO2023199371A1 PCT/JP2022/017466 JP2022017466W WO2023199371A1 WO 2023199371 A1 WO2023199371 A1 WO 2023199371A1 JP 2022017466 W JP2022017466 W JP 2022017466W WO 2023199371 A1 WO2023199371 A1 WO 2023199371A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
gas
etching
frequency power
processing method
Prior art date
Application number
PCT/JP2022/017466
Other languages
English (en)
French (fr)
Inventor
真維 礒本
均 古林
良太 高橋
聡 宇根
Original Assignee
株式会社日立ハイテク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立ハイテク filed Critical 株式会社日立ハイテク
Priority to KR1020237022937A priority Critical patent/KR20230147596A/ko
Priority to PCT/JP2022/017466 priority patent/WO2023199371A1/ja
Priority to CN202280009502.3A priority patent/CN117223091A/zh
Priority to JP2023531067A priority patent/JP7498367B2/ja
Priority to TW112105804A priority patent/TWI812575B/zh
Publication of WO2023199371A1 publication Critical patent/WO2023199371A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H01J37/32311—Circuits specially adapted for controlling the microwave discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Definitions

  • the present invention relates to a plasma processing method suitable for performing surface treatment of semiconductor substrates and the like using plasma.
  • a main etching step for each layer, a mask layer and a base layer are removed.
  • a method of performing a highly selective over-etching step (hereinafter also referred to as "second step") is employed.
  • the etchant was diluted with Ar gas to obtain an anisotropic shape.
  • the reaction was suppressed with a low flow rate of gas, and an anisotropic shape was obtained using a high bias with strong ion assist properties.
  • Patent Document 1 describes a method for selectively etching silicon nitride from a substrate having a laminated structure including a silicon nitride layer and a silicon oxide layer, in which energy is applied to a fluorine-containing gas to generate plasma, and this plasma is filtered.
  • a reactive gas having a fluorine radical concentration higher than the fluorine ion concentration By providing a reactive gas having a fluorine radical concentration higher than the fluorine ion concentration and exposing it to the substrate within the gas reaction region of the substrate processing chamber, silicon nitride is etched at a faster etch rate than the silicon oxide layer.
  • a method of etching a layer is disclosed.
  • Patent Document 1 discloses a method for selectively etching a silicon nitride layer, but does not disclose a specific etching method for suppressing the generation of precipitates from the underlying metal film and obtaining an anisotropic shape. do not have. Therefore, an object of the present invention is to provide a plasma processing method that can suppress the generation of precipitates from the underlying metal film and obtain an anisotropic shape in hard mask etching.
  • one of the typical etching methods of the present invention is a plasma processing method in which a mask is formed using a film to be etched whose underlying layer is a metal film, in which O 2 (oxygen) gas and A sample in which the film to be etched is formed using plasma generated from a mixed gas of CHF 3 (trifluoromethane) gas, NF 3 (nitrogen trifluoride) gas, Ar (argon) gas, and He (helium) gas.
  • CW continuous wave
  • a second step of etching the etched film while supplying the film to the sample stage, and the film to be etched is a TEOS (Tetra Ethyl Ortho Silicate) film and a silicon nitride film.
  • the continuous (CW) high frequency power is smaller than the product of the pulse modulated high frequency power and the duty ratio of the pulse modulation, and is also smaller than 50W.
  • FIG. 1 is a longitudinal sectional view showing a microwave ECR plasma type etching processing apparatus used in this embodiment.
  • FIG. 2 is a flowchart showing an etching process for a film to be etched.
  • FIG. 3A is a schematic diagram showing the cross-sectional structure of a semiconductor wafer to which the plasma processing method according to the present embodiment is applied.
  • FIG. 3B is a schematic diagram showing a target stacked structure for main etching of this embodiment.
  • FIG. 4A is a schematic diagram showing a pattern shape obtained by conventional main etching.
  • FIG. 4B is a schematic diagram showing a pattern in which precipitates are deposited in conventional over-etching.
  • FIG. 4C is a schematic diagram showing a pattern shape formed by inhibiting etching of a precipitate deposited portion in conventional over-etching.
  • FIG. 5A is a schematic diagram showing a pattern shape obtained by main etching of this embodiment.
  • FIG. 5B is a schematic diagram showing a pattern in which deposition of precipitates due to overetching of this embodiment is suppressed.
  • FIG. 5C is a schematic diagram showing an anisotropic pattern finally obtained by the over-etching of this embodiment.
  • FIG. 1 is a longitudinal sectional view showing a microwave ECR plasma type etching processing apparatus 100 used in this embodiment. Electron cyclotron resonance occurs due to the interaction between microwaves of a specific frequency and electrons that perform periodic orbital motion in a magnetic field, and the resulting energy forms a concentrated high-density plasma.
  • a dry etching system characterized in that ions with directionality are mainly used for etching rather than radicals with no directionality as etching species.
  • the vacuum container in the etching processing apparatus 100 shown in this figure includes a cylindrical etching chamber 101 including a processing chamber 104, a system for providing an electric field and a magnetic field for forming an ECR plasma above the etching chamber 101, and a system for providing an electric field and a magnetic field for forming an ECR plasma below the etching chamber 101. It is equipped with a vacuum pump and pressure control valve for evacuation.
  • the etching chamber 101 includes a dielectric window 103 arranged to supply microwaves to the processing chamber 104 from above and a shower plate 102 having a large number of through holes for introducing gas into the processing chamber 104.
  • Etching gas enters from a gas inlet (not shown) between dielectric window 103 and shower plate 102 and is introduced into processing chamber 104 through a through hole in shower plate 102 .
  • a vacuum exhaust port is arranged at the bottom of the processing chamber 104 in order to exhaust gas and generated plasma particles to the outside by a vacuum exhaust means such as a turbo molecular pump.
  • a source power source 105 is connected above the dielectric window 103 to a waveguide 106 through which microwaves necessary to generate plasma propagate inside.
  • the microwave generated by the source power supply 105 propagates through the waveguide 106, resonates in the cylindrical space above the dielectric window 103, passes through the dielectric window 103, and is supplied to the processing chamber 104.
  • a cylindrical solenoid coil 107 is disposed surrounding the outer periphery of the upper cylindrical side wall of the etching chamber 101 and above the dielectric window 103 to generate a magnetic field.
  • the processing gas supplied to the processing chamber 104 is excited by the interaction between the microwaves generated by the source power supply 105 and the electrons that perform periodic orbital motion due to the magnetic field generated by the solenoid coil 107, and the plasma 108 is generated. Occur.
  • the film structure of the wafer placed on the sample stage 109 is etched using the plasma 108.
  • a high frequency power source 110 and a matching box 112 are placed on a sample stage 109 that is placed substantially concentrically at the bottom of the processing chamber 104 .
  • High frequency power is supplied from the high frequency power supply 110 to the sample stage 109 via the matching box 112, and a potential difference is created between the plasma 108 and the sample stage 109.
  • charged particles such as ions inside the plasma 108 are attracted and etching processing is performed toward the film structure.
  • FIG. 2 is a flowchart showing an etching process for a film to be etched.
  • the SiN film which is the film to be etched
  • dry etching is performed in the order of main etching and over-etching steps.
  • the main etching step aims to obtain an anisotropic shape in the direction normal to the substrate surface, and the overetching step further etches laterally to form a concave shape, in order to control selectivity and CD. used.
  • FIG. 3A is a schematic diagram showing a cross-sectional structure of a semiconductor wafer to which the plasma processing method according to the present embodiment is applied.
  • metal film 201 SIN (silicon nitride) film 202, TEOS (TEOS (TETRA ETHYL ORTHO SILICATE/Tetra Olichate Sylan) membrane 203, ACL (Amorphous Carbon Layer/Amorfaskerbon) membrane.
  • SION silicon acid reduction
  • It has a stacked structure in which SiO 2 (silicon oxide) films 206 are stacked in this order.
  • the number of layers in the laminated structure and the material of each layer are not limited to these.
  • FIG. 3B is a schematic diagram showing a target stacked structure for main etching of this embodiment.
  • Dry etching is performed with the metal film 201 as the lower layer, the ACL film 204 as a hard mask, and the TEOS film 203 and SiN film 202 as the films to be etched, including a main etching step and an over-etching step.
  • the film to be etched including the SiN film 202 and the TEOS film 203 has a thickness of about 160 nm, of which the SiN film 202 has a thickness of about 130 nm. However, the ratio of the thicknesses of the SiN film 202 and the TEOS film 203 is not fixed.
  • FIG. 4A is a schematic diagram showing a pattern shape obtained by conventional main etching.
  • a pattern formed by etching the SiN film 202 and the TEOS film 203, which are films to be etched, in the main etching step will be referred to as a pattern, and the shape thereof will be referred to as a pattern shape.
  • a tapered pattern tends to be formed.
  • the main etching of this embodiment is characterized by adding He at a flow rate higher than that of Ar in order to obtain a highly anisotropic shape.
  • a mixed gas consisting of nitrogen trifluoride), Ar, and He is used.
  • Main etching is then performed using pulse modulation mode for the wafer bias. Specifically, optimization is performed as appropriate depending on the mode of implementation, but for example, a pulse modulation mode with a duty ratio (ON ratio) of 50% at 1,000 Hz is used.
  • FIG. 5A is a schematic diagram showing a pattern shape obtained by main etching of this embodiment.
  • etching rate in the vertical direction than in the horizontal direction, and the etching rate can be controlled by adding a diluent gas used as a buffer material. That is, when the flow rate of the mixed gas used for etching is increased by adding diluent gas, the decrease in plasma density is suppressed, there is almost no scattering of ions, and the number of obliquely incident ions is reduced. This makes it possible to perform etching at a high rate and with improved anisotropy and to stabilize plasma discharge.
  • He helium
  • He has a large diffusion effect, can spread plasma while colliding with other etching gases, and can promote highly anisotropic etching. Therefore, it is preferable to increase the flow rate of He than that of Ar.
  • FIG. 4B is a schematic diagram showing a pattern in which precipitates 207 are deposited in conventional over-etching.
  • the precipitate 207 usually begins to accumulate from the vicinity of the underlying metal film.
  • FIG. 4C is a schematic diagram showing a pattern shape formed by inhibiting etching of a precipitate deposited portion in conventional over-etching. Therefore, in order to perform over-etching so that the sidewalls of the pattern have planes nearly perpendicular to the metal film 201, it is important to suppress the amount of precipitates 207 that adhere to the sidewalls of the pattern.
  • Possible methods for suppressing the accumulation of precipitates 207 include lowering the pressure inside the reaction vessel and increasing the flow rate of gas introduced into the reaction vessel.
  • the pressure and gas flow rate are often limited to an appropriate range in order to obtain desired etching characteristics, and the limits of the pressure and gas flow rate are determined by the exhaust capacity. Therefore, it is difficult to suppress the deposition of precipitates 207 by using pressure, flow rate, etc.
  • a mixed gas containing fluorine gas SF 6 (sulfur hexafluoride) and CHF 3 as etchants is used in an amount greater than that of known gases. Therefore, the high frequency power for generating plasma in over-etching can be set higher than the high frequency power for generating plasma in main etching. Further, the high-frequency power for generating plasma in main etching and the high-frequency power for generating plasma in over-etching are microwave high-frequency power, and the current for forming a magnetic field in over-etching is used to generate a magnetic field in main etching. The current may be set larger than the current for
  • the wafer bias for over-etching in this embodiment uses a CW (Continuous Wave) mode
  • the continuous (CW) high frequency power is the pulse-modulated high frequency power of the wafer bias in the main etching step and the pulse It is characterized in that the power is smaller than the product of the modulation duty ratio (hereinafter sometimes referred to as "effective power") and the power is smaller than 50W.
  • the continuous (CW) high frequency power can be set to 10% or less of the effective power.
  • the CW mode may be adopted as necessary.
  • FIG. 5B is a schematic diagram showing a pattern in which deposition of precipitates due to overetching of this embodiment is suppressed.
  • FIG. 5C is a schematic diagram showing an anisotropic pattern finally obtained by the over-etching of this embodiment.
  • ⁇ Action/Effect> By setting the wafer bias to a low bias, we weaken the ion assist property, suppress the impact of ions on the metal film, and suppress the generation of metals that cause precipitates.On the other hand, we select a gas type with a large amount of fluorine gas. Furthermore, by appropriately combining continuous voltage application in the CW mode, the isotropic etching effect can be enhanced, thereby making it possible to control the progress of over-etching in a well-balanced manner.
  • This embodiment suppresses the generation of precipitates by employing a plasma processing method that combines a main etching step in which an anisotropic shape is obtained in advance as described above, and an over-etching step that suppresses the generation of precipitates.
  • Etching can be performed to form a highly anisotropic shape, and CD controllability is also improved.
  • the combination of low bias and fluorine makes it possible to achieve highly selective over-etching between the SiN film and the metal film.
  • the present invention is not limited to the embodiments, and can be modified in various ways without departing from the gist thereof.
  • a plasma processing apparatus having a microwave ECR plasma source was described as an example, but a plasma processing apparatus using other plasma generation methods such as a capacitively coupled plasma source or an inductively coupled plasma source may also be used.
  • the same effects as in this embodiment can be obtained.
  • Etching processing apparatus 101: Etching chamber 102: shower plate 103: Dielectric window 104: Processing chamber 105: Source power supply 106: Waveguide 107: Solenoid coil 108: Plasma 109: Sample stage 110: High frequency power supply 112: Matching Vessel 201: Metal film 202: SiN film 203: TEOS film 204: ACL film 205: SiON film 206: SiO 2 film 207: Precipitate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本発明は、ハードマスクのエッチングにおいて、下層の金属膜からの析出物の発生を抑制し異方性形状を得るプラズマ処理方法を提供することを目的とする。本発明は、下層が金属膜である被エッチング膜を用いてマスクを形成するプラズマ処理方法において、Ｏ２ガスとＣＨＦ３ガスとＮＦ３ガスとＡｒガスとＨｅガスの混合ガスにより生成されたプラズマを用い、被エッチング膜が成膜された試料が載置される試料台にパルス変調された高周波電力を供給しながらエッチングする第一の工程と、第一の工程後、連続的(ＣＷ)な高周波電力を試料台に供給しながらエッチングする第二の工程とを有し、被エッチング膜はＴＥＯＳ膜およびシリコン窒化膜であり、連続的(ＣＷ)な高周波電力は、パルス変調された高周波電力とパルス変調のデューティー比との積より小さい電力であり、かつ５０Ｗより小さい電力であることを特徴とする。

Description

プラズマ処理方法
　本発明は、プラズマを用いて半導体基板等の表面処理を行うのに好適なプラズマ処理方法に関する。
　従来、積層構造を有する半導体デバイスのハードマスクエッチング技術においては、各層毎のメインエッチング（Ｍａｉｎ Ｅｔｃｈｉｎｇ）ステップ（以下、「第一の工程」ということもある。）の後に、マスク層及び下地層と高選択性のあるオーバーエッチング（Ｏｖｅｒ Ｅｔｃｈｉｎｇ）ステップ（以下、「第二の工程」ということもある。）を施す手法が採用されている。特に、硬質なＳｉＮをエッチングするメインエッチングステップでは、異方性形状を得るためにエッチャントをＡｒガスで希釈していた。また、オーバーエッチングステップは低流量のガスで反応を抑制し、イオンアシスト性の強い高バイアスを用いて異方性形状を得ていた。
　特許文献１には、窒化ケイ素層および酸化ケイ素層を含む積層構造を有する基板から窒化ケイ素を選択的にエッチングする方法として、フッ素含有ガスにエネルギーを印加してプラズマを発生させ、このプラズマをフィルタリングして、フッ素イオン濃度よりも高いフッ素ラジカル濃度を有する反応性ガスを提供し、基板処理チャンバのガス反応領域内で基板にさらすことで、酸化ケイ素層をエッチングするよりも速いエッチング速度で窒化ケイ素層をエッチングする方法が開示されている。
特表２０１４－５０８４２４号公報
　近年デバイスの微細化に伴い、メタル配線において、金属膜の多種化が進んでいる。
　金属膜の多種化により、膜種によってはイオンアシスト性の強い高バイアスによるオーバーエッチングの際に下地の金属膜にイオンが強く衝突することで叩き出された金属とイオンが結合し析出物（deposition）が発生する現象が確認された。こうして生成された析出物がパターンの側壁に付着し堆積すると、エッチングを阻害する問題が生ずることから、析出物を抑制する新しいエッチング技術が必要となる。
　特許文献１は、窒化ケイ素層を選択的にエッチングする方法は開示されているが、下層の金属膜からの析出物の発生を抑制し異方性形状を得るエッチングの具体的方法が開示されていない。
　そこで本発明は、ハードマスクのエッチングにおいて、下層の金属膜からの析出物の発生を抑制し異方性形状を得ることができるプラズマ処理方法を提供することを目的とする。
　上記の課題を解決するために、代表的な本発明のエッチング方法の一つは、下層が金属膜である被エッチング膜を用いてマスクを形成するプラズマ処理方法において、Ｏ２(酸素)ガスとＣＨＦ３(トリフルオロメタン)ガスとＮＦ３(三フッ化窒素)ガスとＡｒ(アルゴン)ガスとＨｅ(ヘリウム)ガスの混合ガスにより生成されたプラズマを用い、前記被エッチング膜が成膜された試料が載置される試料台にパルス変調された高周波電力を供給しながら前記被エッチング膜をエッチングする第一の工程と、前記第一の工程後、連続的(Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ：ＣＷ)な高周波電力を前記試料台に供給しながら前記エッチングされた被エッチング膜をエッチングする第二の工程とを有し、前記被エッチング膜は、ＴＥＯＳ(Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ/テトラオリシリケートシラン)膜およびシリコン窒化膜であり、前記連続的(ＣＷ)な高周波電力は、前記パルス変調された高周波電力と前記パルス変調のデューティー比との積より小さい電力であり、かつ５０Ｗより小さい電力であることを特徴とする。
　以上の第一の工程（メインエッチングステップ）と第二の工程（オーバーエッチングステップ）の組み合わせによって、本発明の課題を解決することができる。
　本発明によれば、ハードマスクのエッチングにおいて、下層の金属膜からの析出物の発生を抑制し異方性形状を得ることができる。さらに選択性およびＣＤ（Ｃｒｉｔｉｃａｌ　Ｄｉｍｅｎｓｉｏｎ）制御性を向上させたハードマスクのエッチング加工も可能となる。
　上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
図１は、本実施形態で使用するマイクロ波ＥＣＲプラズマ方式のエッチング処理装置を示す縦断面図である。 図２は、被エッチング膜のエッチング加工工程を示すフローチャートである。 図３Ａは、本実施形態に係るプラズマ処理方法を適用する元となる半導体ウェハの断面構造を示す模式図である。 図３Ｂは、本実施形態のメインエッチングのターゲット積層構造を示す模式図である。 図４Ａは、従来のメインエッチングによるパターン形状を示す模式図である。 図４Ｂは、従来のオーバーエッチングにおいて析出物が堆積したパターンを示す模式図である。 図４Ｃは、従来のオーバーエッチングにおいて析出物堆積部分のエッチングが阻害されてできたパターン形状を示す模式図である。 図５Ａは、本実施形態のメインエッチングによるパターン形状を示す模式図である。 図５Ｂは、本実施形態のオーバーエッチングによる析出物の堆積が抑制されたパターンを示す模式図である。 図５Ｃは、本実施形態のオーバーエッチングにより最終的に得られた異方性形状のパターンを示す模式図である。
　以下、図面を参照して、本発明の実施形態について説明する。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。
＜エッチング処理装置＞
　図１は、本実施形態で使用するマイクロ波ＥＣＲプラズマ方式のエッチング処理装置１００を示す縦断面図である。特定の周波数のマイクロ波と磁界中を周期的な軌道運動を行う電子との相互作用により電子サイクロトロン共鳴が発生し、そのエネルギーで集中的に高密度なプラズマが形成される。エッチング種として方向性のないラジカルより、方向性をもつイオンをエッチングに主として用いることを特徴とするドライエッチングシステムを提供する。
　本図に示すエッチング処理装置１００における真空容器は、処理室１０４を備えた円筒形状を有するエッチングチャンバー１０１と、その上方でＥＣＲプラズマを形成するための電界及び磁界を提供するシステムと、下方ガスを排気するための真空ポンプ及び圧力制御バルブとを備えている。
　エッチングチャンバー１０１は、上方から処理室１０４にマイクロ波を供給するために配置された誘電体窓１０３とガスを処理室１０４に導入するための多数の貫通孔を有するシャワープレート１０２を備える。エッチングガスは誘電体窓１０３とシャワープレート１０２の間のガス導入口（不図示）から入り、シャワープレート１０２の貫通孔を通って処理室１０４に導入される。また、ガスや生成されたプラズマ粒子がターボ分子ポンプ等の真空排気手段により外部に排出されるため、処理室１０４の底部に真空排気口が配置されている。
　誘電体窓１０３の上方には、プラズマを生成するのに必要なマイクロ波が内部に伝播する導波管１０６とソース用電源１０５が接続されている。ソース用電源１０５により形成されたマイクロ波は導波管１０６を伝播して、誘電体窓１０３上方にある円筒空間で共振して、誘電体窓１０３を透過して処理室１０４に供給される。磁界を生成するために円筒形のソレノイドコイル１０７がエッチングチャンバー１０１の上部の円筒形の側壁の外周及び誘電体窓１０３の上方に囲んで配置されている。
　ソース用電源１０５により形成されたマイクロ波とソレノイドコイル１０７により生成された磁界により周期的な軌道運動を行う電子との相互作用より、処理室１０４に供給された処理用ガスが励起されプラズマ１０８が発生する。
　プラズマ１０８を用いて試料台１０９に載せられるウェハの膜構造をエッチングする。このため、処理室１０４の下部に略同心に配置される試料台１０９に高周波電源１１０と整合器１１２が配置される。高周波電源１１０から整合器１１２を介して試料台１０９に高周波電力が供給され、プラズマ１０８と試料台１０９の間に電位差が形成される。このことにより、プラズマ１０８の内部のイオン等の荷電粒子が誘引され膜構造に向けてエッチング処理が行われる。
＜加工フロー＞
　図１のエッチング処理装置１００を用いて行われる本実施形態におけるプラズマ処理方法について説明する。図２は、被エッチング膜のエッチング加工工程を示すフローチャートである。被エッチング膜であるＳｉＮ膜の加工が開始されるとメインエッチング、オーバーエッチングステップの順でドライエッチングが行われる。通常、メインエッチングステップは基板面の法線方向に異方性形状を得ることを目的とし、オーバーエッチングステップはさらに横方向にエッチングして凹形状を形成し、選択性およびＣＤを制御するために用いられる。
＜積層構造＞
　図３Ａは、本実施形態に係るプラズマ処理方法を適用する元となる半導体ウェハの断面構造を示す模式図である。下から金属膜２０１、ＳｉＮ（シリコン窒化）膜２０２、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ/テトラオリシリケートシラン）膜２０３、ＡＣＬ（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ／アモルファスカーボン）膜２０４、ＳｉＯＮ（シリコン酸窒化）膜２０５、ＳｉＯ２（シリコン酸化）膜２０６の順に積層された積層構造を有している。ただし積層構造の層の数や各層の材質はこれに限られるものでないことは言うまでもない。
　積層構造の上方に形成されたＡＣＬ膜２０４、ＳｉＯＮ膜２０５とＳｉＯ２膜２０６は適切なプロセス処理により、予めデバイスパターンが転写される。次にＡＣＬ膜２０４がハードマスクとなり、ＳｉＮ膜２０２とＴＥＯＳ膜２０３が被エッチング膜となるドライエッチングのターゲット積層構造が作成される。図３Ｂは、本実施形態のメインエッチングのターゲット積層構造を示す模式図である。
　金属膜２０１を下層に擁し、ＡＣＬ膜２０４をハードマスクとし、ＴＥＯＳ膜２０３及びＳｉＮ膜２０２を被エッチング膜として、メインエッチングステップとオーバーエッチングステップを有するドライエッチングが行われる。
　ＳｉＮ膜２０２とＴＥＯＳ膜２０３を含む被エッチング膜は約１６０ｎｍの厚さを有しており、その中でＳｉＮ膜２０２は約１３０ｎｍの厚さを有している。ただし、ＳｉＮ膜２０２とＴＥＯＳ膜２０３の厚さの比率は固定ではない。
[メインエッチング]
　硬質なＳｉＮ膜のメインエッチングステップでは、従来はエッチャントに対しＡｒ（アルゴン）によるガス希釈が適用されてきた。図４Ａは、従来のメインエッチングによるパターン形状を示す模式図である。以下、メインエッチングステップで、被エッチング膜であるＳｉＮ膜２０２とＴＥＯＳ膜２０３がエッチング加工されてできたものをパターン、またその形状をパターン形状という。図４Ａに示されるように従来技術の混合ガスを用いてメインエッチングをすると、テーパー形状のパターンが形成されてしまう傾向があった。析出物の発生を抑制するオーバーエッチングの条件で異方性形状を得るためには、メインエッチングの時点で従来の技術より高い異方性形状に加工する必要がある。
　そこで本実施形態のメインエッチングは、高い異方性形状を得るため、Ａｒの流量より多い流量のＨｅを添加することを特徴とし、Ｏ２（酸素）、ＣＨＦ３（トリフルオロメタン）、ＮＦ３（三フッ化窒素）、Ａｒ、Ｈｅからなる混合ガスを用いる。例えばＡｒの流量が７０Ｌ／ｍｉｎに対してＨｅの流量を３００Ｌ／ｍｉｎに調整することが考えられる。
　そしてウェハバイアスにはパルス変調モードを使用してメインエッチングを行う。具体的には実施の態様に応じて適宜最適化が行われるが、例えば１、０００Ｈｚでデューティー比（ＯＮ時の割合）５０％のパルス変調モードが用いられる。図５Ａは、本実施形態のメインエッチングによるパターン形状を示す模式図である。
＜作用・効果＞
　高い異方性形状を得るには、水平方向より垂直方向へのエッチングの速度を大きくすればよく、エッチングの速度は、緩衝材として使用される希釈ガスの添加で制御できる。
　すなわち希釈ガスの添加によりエッチングに用いる混合ガスの流量が増加すると、プラズマ密度の減少が抑制され、イオンの散乱がほとんどなく、斜めに入射するイオンが少なくなる。それにより高レートかつ異方性が向上したエッチングと、プラズマ放電の安定化が可能となる。
　ただし混合ガスの流量を増加させるべくＡｒの添加量を大きくするとエッチャントが少なくなり、よりテーパー形状が形成されてしまう。これに対しＨｅ（ヘリウム）は拡散効果が大きく、他のエッチングガスと衝突しながらプラズマを広げることができ異方性の高いエッチングを促進させることができる。そこでＡｒよりＨｅの流量を多くするとよい。
　そしてウェハバイアスにパルス変調モードを使用することで、パルスオン時にエッチングが進行し、パルスオフ時にパターン側壁での保護膜の形成が進行する処理を繰り返すことで下方への異方性をもったエッチングを促進する効果が得られる。
[オーバーエッチング]
　従来のオーバーエッチングステップでは、低流量のガスで反応を抑制し、ウェハバイアスはメインエッチングステップの９０％以上の高バイアス、かつパルス変調モードでエッチングを行うことで異方性形状を得ている。
　ところが、上述のように近年の金属膜の多種化によって、膜種によっては、ウェハバイアスに高バイアスが用いられることで、イオンと金属膜から叩き出される金属が結合し析出物２０７が生成されパターンの側壁に付着する問題が発生する。図４Ｂは、従来のオーバーエッチングにおいて析出物２０７が堆積したパターンを示す模式図である。析出物２０７は通常下層の金属膜付近から堆積が進行していく。
　析出物２０７が付着し堆積するとエッチングが進行しなくなり、以後の加工で異方性形状を得ることができない。図４Ｃは、従来のオーバーエッチングにおいて析出物堆積部分のエッチングが阻害されてできたパターン形状を示す模式図である。したがって、パターンの側壁が金属膜２０１に対して垂直に近い角度の平面を有するようにオーバーエッチングが行なわれるためには、パターンの側壁に付着する析出物２０７の量を抑えることが重要である。
　析出物２０７の堆積を抑制する方法としては、反応容器内の圧力を下げること、反応容器に導入するガスの流量を上げることが考えられる。しかし、圧力やガスの流量は、望ましいエッチング特性を得るために適当な範囲に限られる場合が多く、また、圧力、流量は排気能力でその限界が決まっている。従って、圧力、流量等により析出物２０７の堆積を抑制することは困難である。
　そこで、本実施形態のオーバーエッチングステップでは、エッチャントであるフッ素ガスＳＦ６（六フッ化硫黄）、ＣＨＦ３を公知のガスに比べ増やした混合ガスを用いる。このため、オーバーエッチングにおけるプラズマを生成するための高周波電力は、メインエッチングにおけるプラズマを生成するための高周波電力より大きく設定することができる。さらにメインエッチングにおけるプラズマを生成するための高周波電力およびオーバーエッチングにおけるプラズマを生成するための高周波電力をマイクロ波の高周波電力とし、オーバーエッチングにおける磁場を形成するための電流は、メインエッチングにおける磁場を形成するための電流より大きく設定してもよい。
　また本実施形態のオーバーエッチングのウェハバイアスはＣＷ(Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ／連続波）モードを使用し、連続的(ＣＷ)な高周波電力は、メインエッチングステップにおけるウェハバイアスのパルス変調された高周波電力と前記パルス変調のデューティー比との積（以下、「実効電力」ということがある。）より小さい電力であり、かつ５０Ｗより小さい電力であることを特徴としている。好ましくは前記連続的(ＣＷ)な高周波電力は、前記実効電力の１０％以下に設定することができる。ただしＣＷモードは必要に応じて採用すればよい。
　図５Ｂは、本実施形態のオーバーエッチングによる析出物の堆積が抑制されたパターンを示す模式図である。また図５Ｃは、本実施形態のオーバーエッチングにより最終的に得られた異方性形状のパターンを示す模式図である。
＜作用・効果＞
　ウェハバイアスを低バイアスとすることでイオンアシスト性を弱め、金属膜に対するイオンの衝撃を抑え析出物の原因となる金属の発生を抑制し、一方でフッ素ガスの分量を多いガス種を選択し、さらにＣＷモードによる連続的な電圧印加を適宜組み合わせることによって、等方性のエッチング効果を高めることにより、オーバーエッチングの進行をバランスよく制御することができる。
　本実施形態は、上述したように予め異方性形状の得られるメインエッチングステップと、析出物の発生を抑制するオーバーエッチングステップを組み合わせたプラズマ処理方法を採用することによって、析出物の発生を抑制した異方性形状を形成するエッチングが可能となり、ＣＤ制御性も向上する。また低バイアスとフッ素の組み合わせでＳｉＮ膜と金属膜で選択性の高いオーバーエッチングが実現可能となる。
　以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば上述した実施形態では、マイクロ波ＥＣＲプラズマ源を有するプラズマ処理装置を一実施例として説明したが、容量結合型プラズマ源や誘導結合型プラズマ源等の他のプラズマ生成方式におけるプラズマ処理装置においても本実施例と同様の効果が得られる。
１００：エッチング処理装置
１０１：エッチングチャンバー　　　　　１０２：シャワープレート
１０３：誘電体窓　　　　　　　　　　　１０４：処理室
１０５：ソース用電源　　　　　　　　　１０６：導波管
１０７：ソレノイドコイル　　　　　　　１０８：プラズマ
１０９：試料台　　　　　　　　　　　　１１０：高周波電源
１１２：整合器
２０１：金属膜
２０２：ＳｉＮ膜
２０３：ＴＥＯＳ膜
２０４：ＡＣＬ膜
２０５：ＳｉＯＮ膜
２０６：ＳｉＯ２膜
２０７：析出物

Claims (7)

  1. 　下層が金属膜である被エッチング膜を用いてマスクを形成するプラズマ処理方法において、
    　Ｏ２(酸素)ガスとＣＨＦ３(トリフルオロメタン)ガスとＮＦ３(三フッ化窒素)ガスとＡｒ(アルゴン)ガスとＨｅ(ヘリウム)ガスの混合ガスにより生成されたプラズマを用い、前記被エッチング膜が成膜された試料が載置される試料台にパルス変調された高周波電力を供給しながら前記被エッチング膜をエッチングする第一の工程と、
    　前記第一の工程後、連続的(Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ：ＣＷ)な高周波電力を前記試料台に供給しながら前記エッチングされた被エッチング膜をエッチングする第二の工程とを有し、
    　前記被エッチング膜は、ＴＥＯＳ(Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ/テトラオリシリケートシラン)膜およびシリコン窒化膜であり、
    　前記連続的(ＣＷ)な高周波電力は、前記パルス変調された高周波電力と前記パルス変調のデューティー比との積より小さい電力であり、かつ５０Ｗより小さい電力であることを特徴とするプラズマ処理方法。
  2. 　請求項１に記載のプラズマ処理方法において、
    　前記ヘリウム(Ｈｅ)ガスの流量は、前記アルゴン(Ａｒ)ガスの流量より多いことを特徴とするプラズマ処理方法。
  3. 　請求項１に記載のプラズマ処理方法において、
    　前記第二の工程におけるエッチングガスとしてＳＦ６(六フッ化硫黄)ガスとＣＨＦ３(トリフルオロメタン)ガスの混合ガスを用いることを特徴とするプラズマ処理方法。
  4. 　請求項１に記載のプラズマ処理方法において、
    前記連続的(ＣＷ)な高周波電力は、前記パルス変調された高周波電力と前記パルス変調のデューティー比との積の１０％以下であることを特徴とするプラズマ処理方法。
  5. 　請求項１に記載のプラズマ処理方法において、
    第二の工程におけるプラズマを生成するための高周波電力は、第一の工程におけるプラズマを生成するための高周波電力より大きいことを特徴とするプラズマ処理方法。
  6. 　請求項５に記載のプラズマ処理方法において、
    第一の工程におけるプラズマを生成するための高周波電力および第二の工程におけるプラズマを生成するための高周波電力は、マイクロ波の高周波電力であり、
    第二の工程における磁場を形成するための電流は、第一の工程における磁場を形成するための電流より大きいことを特徴とするプラズマ処理方法。
  7. 　請求項１に記載のプラズマ処理方法において、
    前記被エッチング膜をエッチングするためのマスクは、ＡＣＬ(Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ／アモルファスカーボン)膜であることを特徴とするプラズマ処理方法。
PCT/JP2022/017466 2022-04-11 2022-04-11 プラズマ処理方法 WO2023199371A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020237022937A KR20230147596A (ko) 2022-04-11 2022-04-11 플라스마 처리 방법
PCT/JP2022/017466 WO2023199371A1 (ja) 2022-04-11 2022-04-11 プラズマ処理方法
CN202280009502.3A CN117223091A (zh) 2022-04-11 2022-04-11 等离子处理方法
JP2023531067A JP7498367B2 (ja) 2022-04-11 プラズマ処理方法
TW112105804A TWI812575B (zh) 2022-04-11 2023-02-17 電漿處理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/017466 WO2023199371A1 (ja) 2022-04-11 2022-04-11 プラズマ処理方法

Publications (1)

Publication Number Publication Date
WO2023199371A1 true WO2023199371A1 (ja) 2023-10-19

Family

ID=88329205

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/017466 WO2023199371A1 (ja) 2022-04-11 2022-04-11 プラズマ処理方法

Country Status (4)

Country Link
KR (1) KR20230147596A (ja)
CN (1) CN117223091A (ja)
TW (1) TWI812575B (ja)
WO (1) WO2023199371A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311899A (ja) * 1998-12-16 2000-11-07 Lucent Technol Inc 半導体デバイスの製造方法
US6171763B1 (en) * 1998-12-02 2001-01-09 Advanced Micro Devices, Inc. Ultra-thin resist and oxide/nitride hard mask for metal etch
JP2001085395A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 表面処理装置
JP2015211139A (ja) * 2014-04-25 2015-11-24 株式会社日立ハイテクノロジーズ プラズマ処理装置およびドライエッチング方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287406B2 (ja) * 1999-06-11 2002-06-04 日本電気株式会社 半導体装置の製造方法
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
JP2015018885A (ja) * 2013-07-10 2015-01-29 株式会社日立ハイテクノロジーズ プラズマエッチング方法
JP6630649B2 (ja) * 2016-09-16 2020-01-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
US10854430B2 (en) * 2016-11-30 2020-12-01 Tokyo Electron Limited Plasma etching method
JP6833657B2 (ja) * 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6171763B1 (en) * 1998-12-02 2001-01-09 Advanced Micro Devices, Inc. Ultra-thin resist and oxide/nitride hard mask for metal etch
JP2000311899A (ja) * 1998-12-16 2000-11-07 Lucent Technol Inc 半導体デバイスの製造方法
JP2001085395A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 表面処理装置
JP2015211139A (ja) * 2014-04-25 2015-11-24 株式会社日立ハイテクノロジーズ プラズマ処理装置およびドライエッチング方法

Also Published As

Publication number Publication date
KR20230147596A (ko) 2023-10-23
TWI812575B (zh) 2023-08-11
JPWO2023199371A1 (ja) 2023-10-19
TW202341279A (zh) 2023-10-16
CN117223091A (zh) 2023-12-12

Similar Documents

Publication Publication Date Title
US6489245B1 (en) Methods for reducing mask erosion during plasma etching
JP4657458B2 (ja) 低容量の誘電体層をエッチングするための技術
JP3271359B2 (ja) ドライエッチング方法
US6303512B1 (en) Anisotropic, fluorine-based plasma etching method for silicon
TWI667707B (zh) Dry etching method
JP2915807B2 (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
US6114250A (en) Techniques for etching a low capacitance dielectric layer on a substrate
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
JP3336975B2 (ja) 基板処理方法
TW201530648A (zh) 乾式蝕刻方法
JPWO2003030239A1 (ja) シリコン基板のエッチング方法およびエッチング装置
TW201724252A (zh) 蝕刻方法
Chen et al. Very uniform and high aspect ratio anisotropy SiO 2 etching process in magnetic neutral loop discharge plasma
US20020003126A1 (en) Method of etching silicon nitride
WO2023199371A1 (ja) プラズマ処理方法
JP5041696B2 (ja) ドライエッチング方法
JP7498367B2 (ja) プラズマ処理方法
JP2008010692A (ja) ドライエッチング方法
JP4316322B2 (ja) 層間絶縁膜のドライエッチング方法
US11658040B2 (en) Plasma processing method
WO2023203591A1 (ja) プラズマ処理方法
JP2007134660A (ja) ドライエッチング方法
JP2022044696A (ja) プラズマ処理方法
JPH11354494A (ja) エッチング方法
JP2004335523A (ja) エッチング方法及びｒｉｅ装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2023531067

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280009502.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22937351

Country of ref document: EP

Kind code of ref document: A1