WO2023163102A1 - 半導体装置及び半導体モジュール - Google Patents

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WO2023163102A1
WO2023163102A1 PCT/JP2023/006712 JP2023006712W WO2023163102A1 WO 2023163102 A1 WO2023163102 A1 WO 2023163102A1 JP 2023006712 W JP2023006712 W JP 2023006712W WO 2023163102 A1 WO2023163102 A1 WO 2023163102A1
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WO
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layer
insulating
semiconductor device
insulating member
thickness
Prior art date
Application number
PCT/JP2023/006712
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English (en)
French (fr)
Inventor
敦 黒川
久敏 川端
明 冨士原
宏 山田
Original Assignee
株式会社村田製作所
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Definitions

  • the present invention relates to semiconductor devices and semiconductor modules.
  • Patent Document 1 discloses a technique for improving heat dissipation characteristics from a transistor in a structure in which a semiconductor device is flip-chip mounted on an interposer (module substrate).
  • This semiconductor device includes a metal plate bonded to the top surface of a semiconductor element mounted on a module substrate. A semiconductor element and a metal plate are covered with a sealing resin.
  • An object of the present invention is to provide a semiconductor device capable of suppressing deterioration of heat dissipation characteristics from transistors and deterioration of high frequency characteristics. Another object of the present invention is to provide a semiconductor module including this semiconductor device.
  • a first insulating layer A transistor disposed on a first surface that is one surface of the first insulating layer and including a plurality of source regions and a plurality of drain regions, and a source contact connected to a source contact region on a surface of the plurality of source regions.
  • a device layer comprising an electrode, a drain contact electrode connected to a drain contact region on the surface of the plurality of drain regions, a plurality of wirings, and a plurality of vias; a plurality of bumps disposed on the device layer; an insulating member bonded to a second surface of the first insulating layer opposite to the first surface, A conical surface having an apex on the second surface, a central axis being a straight line perpendicular to the second surface, and a generatrix of a half straight line directed toward the insulating member at an angle of 45° with respect to the central axis.
  • a semiconductor device is provided which is located outside the reference conical plane whose apex is a point on the second plane directly below the geometric center of the minimum enclosing rectangle including the entire drain contact region.
  • the semiconductor device described above a module substrate including a land on which the semiconductor device is mounted and to which each of the plurality of bumps of the semiconductor device is connected;
  • a semiconductor module is provided that includes a sealing resin that covers the semiconductor device.
  • the heat generated by the transistor reaches the insulating member via the first insulating layer.
  • the heat that has reached the insulating member spreads in the lateral direction (the in-plane direction of the second surface) and moves toward the opposite surface of the insulating member.
  • Most of the heat that travels within the insulating member travels inside the reference cone surface.
  • the width of the heat transfer path is not restricted by the side surface of the insulating member in a cross section that includes the central axis of the reference conical surface and intersects the side surface located outside the reference conical surface. For this reason, the deterioration of the heat dissipation characteristic using the insulating member as a heat transfer path is suppressed.
  • the insulating member is bonded to the second surface of the first insulating layer, even when the conductive member is arranged in the heat transfer path, the conductive member extends from the device layer to at least the thickness of the insulating member. distance away. Therefore, deterioration of the high frequency characteristics of the circuit including the transistor in the device layer is suppressed.
  • FIG. 1A is a schematic diagram showing the planar positional relationship of each component of the semiconductor device according to the first embodiment
  • FIG. 1B is a schematic diagram showing the planar positional relationship of each component of the semiconductor device according to the first embodiment.
  • FIG. 10 is a schematic diagram showing another example;
  • FIG. 2 is a cross-sectional view of a portion of the semiconductor device and semiconductor module according to the first embodiment.
  • 3A, 3B, and 3C are cross-sectional views of the semiconductor device according to the first embodiment at an intermediate stage of manufacture.
  • 4A is a perspective view schematically showing the minimum enclosing rectangle of the transistor region and the insulating member for explaining the size of the insulating member, and FIGS. 4B and 4C are for explaining the size of the insulating member.
  • FIG. 4A is a perspective view schematically showing the minimum enclosing rectangle of the transistor region and the insulating member for explaining the size of the insulating member
  • FIGS. 4B and 4C are for explaining the
  • FIG. 4 is a cross-sectional view schematically showing a minimum enclosing rectangle of a transistor region and an insulating member
  • 5A is a cross-sectional view of a semiconductor device according to a modification of the first embodiment
  • FIG. 5B is a schematic diagram showing the positional relationship between the insulating member and the judgment reference conical surface at the position of the dashed-dotted line 5B-5B in FIG. 5A.
  • 6A is a cross-sectional view of a semiconductor device according to another modification of the first embodiment
  • FIG. 6B shows the positional relationship between the insulating member and the judgment reference conical surface at the position of the dashed-dotted line 6B-6B in FIG. 6A. It is a schematic diagram.
  • FIG. 6A is a cross-sectional view of a semiconductor device according to another modification of the first embodiment
  • FIG. 6B shows the positional relationship between the insulating member and the judgment reference conical surface at the position of the dashed-dotted line 6B-6B in
  • FIG. 7 is a cross-sectional view of a semiconductor device and a semiconductor module according to the second embodiment.
  • FIG. 8 is a cross-sectional view of a semiconductor device and a semiconductor module according to the third embodiment.
  • FIG. 9 is a partial cross-sectional view of a semiconductor device and a semiconductor module according to a fourth embodiment.
  • FIG. 10A is a schematic diagram showing an electric field generated by charges on two parallel wires
  • FIG. 10B is a graph showing the calculation result of the electric field intensity at the position on the x-axis.
  • FIG. 1A is a schematic diagram showing the planar positional relationship of each component of the semiconductor device according to the first embodiment.
  • a transistor 31 is arranged in a region inside the first insulating layer 20 in plan view.
  • Transistor 31 is a multi-finger field effect transistor (FET).
  • FET field effect transistor
  • a plurality of source contact regions 32S and a plurality of drain contact regions 32D of the transistor 31 are alternately arranged in a line.
  • a gate electrode 31G is arranged between the source contact region 32S and the drain contact region 32D.
  • the source contact region 32S means a region where the source region and the source contact electrode of the transistor 31 are in contact
  • the drain contact region 32D is a region where the drain region and the drain contact electrode of the transistor 31 are in contact.
  • “in plan view” means when viewed from the side on which the transistor 31 is arranged with a line of sight parallel to the stacking direction of the insulating member 50 and the first insulating layer 20, which will be described later.
  • a plurality of source contact regions 32S may be arranged and a plurality of drain contact regions 32D may be arranged in a direction perpendicular to the direction in which the plurality of gate electrodes 31G are arranged.
  • a plurality of source contact regions 32S and a plurality of drain contact regions 32D are arranged in a matrix, and a plurality of source contact regions 32S are arranged in odd-numbered columns.
  • a plurality of drain contact regions 32D are arranged in each column.
  • a high-frequency circuit is configured by the transistor 31 and wiring (not shown in FIG. 1A).
  • Examples of high-frequency circuits include a low-noise amplifier that amplifies high-frequency signals, a switch that selects one filter from a plurality of filters provided for each frequency band, and the like.
  • C be the geometric center of a rectangle with the smallest area (hereinafter referred to as the minimum inclusive rectangle 60) that includes all of the plurality of source contact regions 32S and the plurality of drain contact regions 32D in plan view.
  • the outer perimeter of minimum bounding rectangle 60 is indicated by dashed lines, and the interior of minimum bounding rectangle 60 is hatched.
  • a metal layer 37 is arranged slightly inside the outer peripheral line of the first insulating layer 20 so as to surround the inner region of the first insulating layer 20 in plan view.
  • Metal layer 37 is also called a guard ring.
  • the metal layer 37 is separated into a plurality of portions in the circumferential direction. It should be noted that the metal layer 37 may be configured to be continuous in the circumferential direction so as to have a closed annular shape in plan view.
  • An organic protective film 42 made of an organic insulating material is arranged so as to overlap with the area inside the first insulating layer 20 (area not including the outer edge of the first insulating layer 20) in plan view.
  • the peripheral line of the organic protective film 42 is arranged slightly inside the peripheral line of the first insulating layer 20 , and the organic protective film 42 is not arranged on the peripheral portion 36 of the first insulating layer 20 .
  • At least part of the metal layer 37 is arranged outside the organic protective film 42 (on the side close to the outer edge of the first insulating layer 20) in plan view.
  • the “peripheral portion of the first insulating layer 20” means, in plan view, the outer edge of the first insulating layer 20 and a closed line separated from the outer edge of the first insulating layer 20 by a predetermined distance inward. refers to the annular region between The “predetermined distance” is, for example, 10 ⁇ m or more and 40 ⁇ m or less.
  • FIG. 2 is a partial cross-sectional view of the semiconductor device and semiconductor module according to the first embodiment.
  • the semiconductor device according to the first embodiment includes an insulating member 50 , a first insulating layer 20 , a device layer 30 , an organic passivation layer 42 and a plurality of bumps 45 . In FIG. 2, one of the plurality of bumps 45 is shown.
  • This semiconductor device is flip-chip mounted on the module substrate 80 . A direction from the semiconductor device toward the module substrate 80 is defined as an upward direction.
  • the surface of the first insulating layer 20 facing upward is called a first surface 20A, and the surface facing downward is called a second surface 20B.
  • the device layer 30 is arranged on the first surface 20A of the first insulating layer 20, and the insulating member 50 is joined to the second surface 20B.
  • the insulating member 50 is made of, for example, a high molecular compound (polymer), resin, ceramic, or the like.
  • the polymer may contain a filler made of a high thermal conductivity material.
  • the device layer 30 includes an element forming layer 39 in contact with the first surface 20A of the first insulating layer 20 and a multilayer wiring layer thereon.
  • the element formation layer 39 is composed of an active region made of silicon and an insulating element isolation region 39I surrounding the active region.
  • a transistor 31 is arranged in and on the active region of the element formation layer 39 .
  • the transistor 31 includes a source region 31S and a drain region 31D arranged in the active region of the element formation layer 39, and a gate electrode 31G arranged on the active region of the element formation layer 39 with a gate insulating film interposed therebetween.
  • the transistor 31 is a multi-finger FET as shown in FIG. 1A, but FIG. 2 representatively shows one source region 31S, one drain region 31D, and one gate electrode 31G.
  • a multilayer wiring layer is arranged on the element formation layer 39 .
  • a multilayer wiring layer includes a plurality of insulating layers 40 .
  • a low dielectric constant material (Low-k material), for example, is used for the plurality of insulating layers 40 .
  • SiN or an organic insulating material is used for the uppermost insulating layer 40 .
  • a source contact electrode 33S and a drain contact electrode 33D are arranged in via holes provided in the insulating layer 40 at the bottom of the multilayer wiring layer.
  • the source contact electrode 33S is in ohmic contact with the source region 31S at the source contact region 32S
  • the drain contact electrode 33D is in ohmic contact with the drain region 31D at the drain contact region 32D.
  • the source contact electrode 33S and the drain contact electrode 33D are made of W, for example.
  • an adhesion layer such as TiN may be arranged for the purpose of improving adhesion.
  • a film made of a metal silicide such as CoSi or NiSi may be formed on the surface of each of the source region 31S and the drain region 31D to reduce the resistance of the contact portion.
  • a plurality of wirings 34 or a plurality of vias 35 are arranged in a plurality of insulating layers 40 of the second and higher layers, respectively.
  • a damascene method, a dual damascene method, or a subtractive method is used to form the wiring 34 or via 35 .
  • a plurality of wirings 34T and a plurality of pads 34P are arranged in the uppermost wiring layer of the device layer 30 .
  • the wirings 34, 34T and the pads 34P are made of Cu or Al, and the vias are made of Cu or W.
  • an adhesion layer such as TiN may be arranged for the purpose of preventing diffusion and improving adhesion.
  • An organic protective film 42 made of an organic insulating material is arranged on the device layer 30 so as to cover the uppermost wiring 34T and the pad 34P.
  • organic insulating materials used for the organic protective film 42 include polyimide and benzocyclobutene (BCB).
  • a plurality of openings are provided in the organic protective film 42 to expose the upper surfaces of the plurality of pads 34P, and the bumps 45 are arranged on the pads 34P in the openings.
  • the bump 45 is composed of, for example, an under bump metal layer and a solder layer.
  • a Cu post structure may be arranged between the under bump metal layer and the solder layer.
  • the edge of the organic protective film 42 is located inside the edge of the device layer 30 in plan view. That is, the organic protective film 42 is not arranged on the peripheral portion 36 of the upper surface of the device layer 30 .
  • a metal layer 37 called a guard ring is arranged on the periphery of the device layer 30 . At least part of the metal layer 37 is arranged outside the edge of the organic protective film 42 in plan view.
  • the semiconductor device is flip-chip mounted on the module substrate 80 by connecting the bumps 45 to the lands 81 of the module substrate 80 .
  • the semiconductor device is sealed with a sealing resin 85 .
  • FIGS. 3A to 3C are cross-sectional views of the semiconductor device according to the first embodiment at an intermediate stage of manufacture.
  • an SOI substrate 90 including a temporary support substrate 91 made of silicon, a first insulating layer 20 made of silicon oxide, and an element formation layer 39 made of silicon is prepared.
  • An element isolation region 39I is formed in a part of the element formation layer 39, and the transistor 31 is formed in the active region.
  • a multilayer wiring layer of the device layer 30 is formed on the element formation layer 39 .
  • An organic protective film 42 is formed on the device layer 30, and bumps 45 are formed.
  • the temporary support substrate 91 is removed by etching. Before removing the provisional support substrate 91 by etching, a protective tape (not shown) or the like is attached to the surface opposite to the provisional support substrate 91 . By removing the temporary support substrate 91, the second surface 20B of the first insulating layer 20 is exposed.
  • the insulating member 50 is joined to the second surface 20B of the first insulating layer 20 as shown in FIG. 3C.
  • metal bonding direct bonding, bonding with an adhesive, or the like can be used.
  • FIG. 4A is a perspective view schematically showing the minimum enclosing rectangle 60 of the transistor region and the insulating member 50 for explaining the size of the insulating member 50
  • FIGS. 4B and 4C show the size of the insulating member 50
  • FIG. FIG. 4 is a cross-sectional view schematically showing a minimum enclosing rectangle 60 of a transistor region and an insulating member 50 for explanation.
  • a straight line having a vertex on the second surface 20B of the first insulating layer 20 and perpendicular to the second surface 20B is taken as a central axis, and a half straight line directed toward the insulating member 50 at an angle of 45° to the central axis.
  • a conical surface is defined as a generatrix, and this conical surface is called a reference conical surface 70 for determination. That is, the angle ⁇ between the normal direction of the second surface 20B and the generatrix of the reference conical surface 70 is 45°.
  • the side surface of the insulating member 50 is located outside the reference conical surface 70 whose vertex is the point APC on the second surface 20B immediately below the geometric center C of the minimum enclosing rectangle 60 of the transistor region. A point APC immediately below the geometric center C overlaps with the geometric center C in plan view.
  • the side surface is located outside means that the entire range of the thickness direction of the side surface of the insulating member 50 is defined as the determination criterion, with the thickness direction being the direction perpendicular to the second surface 20B, as shown in FIG. 4B. It means that it is located outside the conical surface 70 .
  • the "side surface of the insulating member 50” means a surface connecting the surface of the insulating member 50 bonded to the first insulating layer 20 and the surface facing in the opposite direction to the surface bonded to the first insulating layer 20. means. When the insulating member 50 is rectangular in plan view, the insulating member 50 has four side surfaces. In the example shown in FIG.
  • a portion of the side surface of the insulating member 50 on the side of the first insulating layer 20 is located outside the reference conical surface 70 , but the remaining portion on the side far from the first insulating layer 20 is located inside the reference conical surface 70 . Therefore, in the example of FIG. 4C , it cannot be said that the side surface of the insulating member 50 is located outside the reference conical surface 70 .
  • Heat generated by the transistor 31 moves into the insulating member 50 via the first insulating layer 20 .
  • Most of the heat that reaches the insulating member 50 diffuses in a direction that forms an angle of 45° or less with respect to the normal direction of the second surface 20B. That is, most of the heat transferred from the geometric center C of the transistor region into the insulating member 50 diffuses to the inner portion of the reference conical surface 70 .
  • the temperature of the geometric center C of the minimum enclosing rectangle 60 of the transistor area tends to be the highest. Since the side surface of the insulating member 50 is located outside the reference conical surface 70 whose apex is the point APC directly below the geometric center C, the heat diffused in the insulating member 50 is transferred to the bottom surface of the insulating member 50 (first The expansion in the in-plane direction is not restricted until reaching the surface opposite to the surface joined to the insulating layer 20). Therefore, the insulating member 50 can function as a sufficient heat dissipation path.
  • the temporary support substrate 91 made of silicon of the SOI substrate 90 (FIG. 3A) is left, the high frequency characteristics of the high frequency circuit including the transistor 31 are degraded due to the resistance and capacitance components of the temporary support substrate 91.
  • the temporary support substrate 91 is removed and the insulating member 50 is joined.
  • the resistance component and capacitance component of the insulating member 50 are smaller than the resistance component and capacitance component of the temporary support substrate 91 made of silicon. Therefore, deterioration of the high frequency characteristics of the high frequency circuit is suppressed.
  • the metal plate When a metal plate is directly bonded to the second surface 20B of the first insulating layer 20, the metal plate disturbs the electromagnetic field generated by the high-frequency current flowing through the wiring in the device layer 30 and the transistor 31. As a result, high frequency characteristics may deteriorate.
  • the insulating member 50 used in the semiconductor device according to the first embodiment does not disturb the electromagnetic field. Therefore, deterioration of high frequency characteristics can be suppressed.
  • a portion of the heat generated by the transistor 31 moves upward through the metal layer 37 arranged on the periphery of the device layer 30 .
  • the organic protective film 42 has a lower thermal conductivity than other members forming the semiconductor module.
  • the heat transmitted to the metal layer 37 reaches the sealing resin 85 through the area of the top surface of the uppermost insulating layer 40 that is not covered with the organic protective film 42 .
  • the metal layer 37 Since at least part of the metal layer 37 is arranged outside the edge of the organic protective film 42, when the thermal conductivity of the sealing resin 85 is higher than that of the organic protective film 42, the metal layer The heat dissipation characteristics from 37 can be enhanced. If the sealing resin 85 contains a filler with a high thermal conductivity, the heat dissipation characteristics can be further improved.
  • the uppermost insulating layer 40 has a two-layer structure of an insulating layer made of an inorganic material and an insulating layer made of an organic material, it is preferable to remove the insulating layer made of the organic insulating material in the peripheral portion 36 . .
  • FIG. 5A is a cross-sectional view of a semiconductor device according to this modification.
  • FIG. 5B is a schematic diagram showing the positional relationship between the insulating member 50 and the judgment reference conical surface 70 at the position of the dashed-dotted line 5B-5B in FIG. 5A. That is, the circumference 71 indicated by the dashed line appearing in FIG. 5B is the line of intersection between the virtual plane including the bottom surface of the insulating member 50 and the criterion conical surface 70 .
  • the side surface of the insulating member 50 is positioned outside the circumference 71 over the entire circumference.
  • the area near the lower end of the side surface of the insulating member 50 is located inside the judgment reference conical surface 70 (circumference 71 in FIG. 5B) in a circumferential portion E.
  • the heat diffusing toward the side surfaces located outside the circumference 71 is restricted by the side surfaces of the insulating member 50. It moves to the bottom surface of the insulating member 50 without any movement.
  • the central angle ⁇ of the circular arc portion located inside the lower end of the side surface of the insulating member 50 in the circumference 71 is too small, it may not be possible to ensure sufficient heat dissipation characteristics. In order to secure sufficient heat dissipation characteristics, it is preferable to employ a configuration in which the central angle ⁇ is 180° or more.
  • FIG. 6A is a cross-sectional view of a semiconductor device according to this modification.
  • FIG. 6B is a schematic diagram showing the positional relationship between the insulating member 50 and the judgment reference conical surface 70 at the position of the dashed-dotted line 6B-6B in FIG. 6A.
  • one point on the second surface 20B immediately below the geometric center C of the minimum enclosing rectangle 60 of the transistor region is used as the vertex of the reference conical surface 70 to be compared with the position of the side surface of the insulating member 50.
  • APC is used.
  • the vertex of the determination reference conical surface 70 an arbitrary point within the area on the second surface 20B that overlaps the minimum inclusive rectangle 60 of the transistor area in plan view is adopted.
  • a circular portion of the bottom surface of the insulating member 50 is cut off by one criterion conical surface 70 .
  • a region surrounded by a closed curve 72 indicated by a dashed line in FIG. 6B is defined by a reference conical surface 70 whose vertex is an arbitrary point within the region on the second surface 20B that overlaps the minimum enclosing rectangle 60 of the transistor region in plan view. It is the union of the clipped circular regions.
  • the side surface of the insulating member 50 is located outside the closed curve 72 over the entire range in the thickness direction.
  • the entire range in the thickness direction of the side surface of the insulating member 50 is larger than any reference conical surface 70 whose vertex is a point within the region of the second surface 20B that overlaps the minimum enclosing rectangle 60 of the transistor region in plan view. are also located outside.
  • an SOI substrate 90 (FIG. 3A) having a three-layer structure consisting of a temporary support substrate 91, a first insulating layer 20 made of silicon oxide, and an element formation layer 39 made of silicon is used.
  • a layer made of an insulating material other than silicon oxide, such as silicon nitride, may be arranged at the interface between the temporary support substrate 91 and the first insulating layer 20 .
  • the layer of silicon nitride or the like has a function of protecting the first insulating layer 20 when the temporary support substrate 91 is removed by etching.
  • a rewiring layer may be arranged on the uppermost layer of the device layer 30 .
  • the wiring included in the rewiring layer corresponds to the wiring in the uppermost layer of the device layer 30 .
  • the outer edge of the first insulating layer 20 and the outer edge of the insulating member 50 match in plan view.
  • the outer edge of the insulating member 50 may be positioned outside the outer edge of the first insulating layer 20 in plan view. That is, in plan view, the first insulating layer 20 may be smaller than the insulating member 50 and may be included in the insulating member 50 .
  • a plurality of source contact regions 32S and a plurality of drain contact regions 32D of the transistor 31 are alternately arranged in a line.
  • a plurality of rows in which the plurality of source contact regions 32S and the plurality of drain contact regions 32D are alternately arranged may be arranged.
  • a plurality of source contact regions 32S arranged in a plurality of columns are connected to each other, and a plurality of drain contact regions 32D are connected to each other to form one multi-finger FET.
  • a minimum enclosing rectangle 60 (FIG. 1A) is defined to enclose a plurality of source contact regions 32S and a plurality of drain contact regions 32D arranged in columns.
  • FIG. 7 is a cross-sectional view of a semiconductor device and a semiconductor module according to the second embodiment.
  • the bottom surface of the insulating member 50 is exposed before being sealed with the sealing resin 85 (FIG. 2). After sealing, the bottom surface of the insulating member 50 contacts the sealing resin 85 .
  • a conductive plate member 51 is joined to the bottom surface of the insulating member 50. As shown in FIG. The thermal conductivity of the conductive plate member 51 is higher than that of the insulating member 50 .
  • a copper plate for example, is used as the conductive plate member 51 .
  • the side surface of the plate member 51 is located outside the reference conical surface 70 whose apex is the point APC on the second surface 20B directly below the geometric center C of the minimum enclosing rectangle 60 of the transistor area.
  • the plate member 51 is also sealed with the sealing resin 85 .
  • Heat generated by the transistor 31 (FIGS. 1A and 2) is transmitted to the conductive plate member 51 via the insulating member 50. As shown in FIG. Since the conductive plate member 51 has higher thermal conductivity than the insulating member 50 , the heat reaching the plate member 51 is quickly diffused throughout the plate member 51 and then transmitted to the sealing resin 85 . For this reason, compared with the structure which does not arrange
  • the high-frequency circuit in the device layer 30 is less affected by the conductive plate member 51 than the configuration in which the conductive plate member is directly bonded to the second surface 20 ⁇ /b>B of the first insulating layer 20 . As a result, deterioration of the high frequency characteristics of the high frequency circuit in the device layer 30 is suppressed.
  • FIG. 8 is a cross-sectional view of a semiconductor device and a semiconductor module according to the third embodiment.
  • the insulating member 50 is constructed from a single member.
  • the insulating member 50 includes a first member 50A and a second member 50B stacked in a direction perpendicular to the second surface 20B.
  • the first member 50A is joined to the second surface 20B of the first insulating layer 20, and the second member 50B is joined to the bottom surface of the first member 50A.
  • a conductive plate member 51 is joined to the bottom surface of the second member 50B.
  • the first member 50A is made of polymer, resin, or the like
  • the second member 50B is made of an inorganic material, such as ceramic, having a higher thermal conductivity than the first member 50A.
  • ceramics include alumina (Al 2 O 3 ), boron nitride (BN), aluminum nitride (AlN), silicon nitride (SiN), and the like.
  • All sides of the first member 50A, the second member 50B, and the conductive plate member 51 point at a point APC on the second surface 20B immediately below the geometric center C of the minimum enclosing rectangle 60 (FIG. 1A) of the transistor area. It is positioned outside the reference conical surface 70 that is the vertex.
  • the excellent effects of the third embodiment will be described. From the viewpoint of heat dissipation, it is generally preferable to use an inorganic insulating material having a higher thermal conductivity than polymers, resins, or the like as the insulating member 50 .
  • an inorganic insulating material having a higher thermal conductivity than polymers, resins, or the like as the insulating member 50 .
  • the flatness of the second surface 20B of the first insulating layer 20 is not sufficiently high, it is difficult to directly bond the inorganic insulating material to the first insulating layer 20 .
  • the first member 50A made of polymer, resin, or the like is bonded to the second surface 20B of the first insulating layer 20, the difficulty of bonding is reduced.
  • the first member 50A can be bonded to the first insulating layer 20 using the adhesiveness of the polymer.
  • the second member 50B which has relatively high thermal conductivity, is joined to the bottom surface of the first member 50A, heat dissipation characteristics can be improved compared to a configuration in which the entire insulating member 50 is made of polymer, resin, or the like. can be done.
  • the first member 50A may contain a filler made of an inorganic material.
  • polymer is used as an example of the material of the first member 50A in order to facilitate bonding of the insulating member 50 to the first insulating layer 20.
  • an inorganic insulating material may be used as the material of the first member 50A.
  • the first member 50A and the first insulating layer 20 are preferably bonded using an adhesive.
  • the side surfaces of the first member 50A and the second member 50B are described as planes perpendicular to the second surface 20B of the first insulating layer 20, but these side surfaces are the second surfaces. It is not necessarily a plane perpendicular to 20B. For example, it may be a plane inclined with respect to the second surface 20B, or a curved surface undulating in the thickness direction. Even in such a case, it is preferable that the entire range in the thickness direction of the side surfaces of the first member 50A and the second member 50B is positioned outside the judgment reference conical surface 70 .
  • the insulating member 50 is configured by stacking two members, the first member 50A and the second member 50B, but may be configured by stacking three or more members.
  • FIGS. 9, 10A and 10B a semiconductor device and a semiconductor module according to a fourth embodiment will be described with reference to FIGS. 9, 10A and 10B.
  • descriptions of configurations common to the semiconductor device and the semiconductor module according to the first embodiment described with reference to FIGS. 1A to 4C will be omitted.
  • FIG. 9 is a partial cross-sectional view of a semiconductor device and a semiconductor module according to the fourth embodiment.
  • a conductive plate member 51 is joined to the bottom surface of the insulating member 50, like the plate member 51 (FIG. 8) of the semiconductor device according to the third embodiment.
  • the thickness ti of the insulating member 50, the thickness td of the device layer 30, and the thickness direction from the upper surface of the uppermost wiring 34T of the device layer 30 to the land 81 of the module substrate 80 There is no particular restriction on the distance te of .
  • preferred dimensions of the thicknesses ti, td, and the distance te will be described from the viewpoint of the influence of the conductive plate member 51 on the high-frequency circuit in the device layer 30.
  • a high-frequency electric field that can occur in the device layer 30 (FIG. 9) will be described with reference to FIGS. 10A and 10B. 2. Description of the Related Art
  • high frequency signals are transmitted through wiring that operates as a transmission line. At this time, a high-frequency electric field and a high-frequency magnetic field are generated by currents flowing through the respective paired wirings.
  • a high-frequency signal is transmitted through two wires, for example, a potential difference that varies with time is generated between the two wires.
  • FIG. 10A is a schematic diagram showing a high-frequency electric field generated by a potential difference between two parallel wires.
  • An xy orthogonal coordinate system is defined in which the xy plane is a plane perpendicular to the two wires.
  • One wiring is arranged at the origin of the xy coordinate system, and the other wiring is arranged at the position of coordinates (1, 0).
  • FIG. 10A shows a state in which the wiring at the position of the origin has a relatively low potential and the wiring at the coordinate (1, 0) has a relatively high potential.
  • An electric line of force is generated from the wiring at the coordinates (1, 0) to the wiring at the origin.
  • FIG. 10B is a graph showing the calculation result of the strength of the high-frequency electric field at the position on the x-axis.
  • the horizontal axis represents the position on the x-axis
  • the vertical axis represents the intensity of the high-frequency electric field in arbitrary units.
  • the wiring is approximated by a straight line in the calculations, but even in actual wiring with a finite cross-sectional area, the strength of the high-frequency electric field shows a similar tendency. In the range of x from 0 to 1 (region between two wires), the strength of the high-frequency electric field is relatively stronger than the surrounding strength.
  • the intensity of the high-frequency electric field asymptotically approaches zero in the direction away from the wiring. For example, if the distance is as far as the distance between the two wires, the intensity of the high-frequency electric field becomes sufficiently smaller than the intensity between the two wires.
  • the strength of the high-frequency electric field is reduced to the same extent as when the distance is in the x-axis direction.
  • the intensity of the high-frequency magnetic field generated by the currents flowing through the two wirings also shows a similar distribution.
  • the thickness ti of the insulating member 50 shown in FIG. 9 is equal to or greater than the thickness td of the device layer 30. Furthermore, the thickness ti of the insulating member 50 is equal to or greater than the distance te.
  • the thickness of the element formation layer 39 is 100 nm.
  • Each of the insulating layers 40 has a thickness of 1 ⁇ m.
  • the thickness of the pad 34P in contact with the uppermost wiring 34T and the bump 45 is 3 ⁇ m.
  • the thickness td of the device layer 30 is 10.1 ⁇ m. Note that the thickness td of the device layer 30 varies depending on the number of insulating layers 40 and the thickness of the insulating layer 40, and is, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the device layer 30 includes an element formation layer 39 having a thickness of 100 nm, three insulating layers 40 each having a thickness of 0.5 ⁇ m, and a top wiring 34T and a pad 34P having a thickness of 0.5 ⁇ m.
  • the thickness td of the device layer 30 is 2.1 ⁇ m.
  • the distance te from the upper surface of the wiring 34T of the uppermost layer of the device layer 30 to the land 81 of the module substrate 80 is approximately equal to the height of the bump 45 and is 30 ⁇ m or more and 100 ⁇ m or less.
  • the thickness ti of the insulating member 50 is 100 ⁇ m or more and 200 ⁇ m or less.
  • the excellent effects of the fourth embodiment will be described.
  • the device layer 30 (FIG. 9)
  • a large number of fine wirings are arranged close to each other. Focusing on the thickness direction of the device layer 30, the high-frequency electromagnetic field generated due to relatively upper-layer wiring and lower-layer wiring spreads from the device layer 30 through the thickness, as described with reference to FIG. 10B. It is sufficiently weakened at a position away by the thickness td of the device layer 30 or more in the direction.
  • the thickness ti of the insulating member 50 is equal to or greater than the thickness td of the device layer 30, the distance between the conductive plate member 51 and the device layer 30 is equal to or greater than the thickness td of the device layer 30. Therefore, the conductive plate member 51 hardly affects the distribution of the high frequency electromagnetic field generated from the high frequency circuit in the device layer 30 . Therefore, deterioration of the high frequency characteristics of the high frequency circuit in the device layer 30 is suppressed.
  • the high-frequency electromagnetic field generated in the device layer 30 can also be disturbed by the conductive patterns, such as the lands 81, on the module substrate 80.
  • the distance te from the uppermost wiring 34T of the device layer 30 to the land 81 of the module substrate 80 is greater than the thickness td of the device layer 30 . Therefore, the high frequency characteristics of the high frequency circuit in the device layer 30 are hardly affected by the conductive pattern on the module substrate 80 .
  • the thickness ti of the insulating member 50 is thicker than the distance te from the wiring 34T of the uppermost layer of the device layer 30 to the land 81 of the module substrate 80 .
  • the conductive plate member 51 is arranged farther from the conductor pattern of the module substrate 80 when viewed from the device layer 30 . Therefore, the influence of the conductive plate member 51 on the high frequency characteristics of the high frequency circuit in the device layer 30 is smaller than the influence of the conductor pattern on the module substrate 80 .
  • the minimum distance between the two first-layer wirings connected to the source region 31S and the drain region 31D of the transistor 31 is denoted by Gsd.
  • the spacing Gsd is less than or equal to the thickness of each of the insulating layers 40 .
  • a high-frequency signal transmitted through the wiring connected to the transistor 31 has a particularly large effect on the characteristics of the high-frequency circuit.
  • the interval Gsd is set to It is preferable to make it sufficiently narrower than the thickness td of the device layer 30 .
  • the minimum distance between the first-layer wiring (not shown in the cross section of FIG. 9) connected to the gate electrode 31G of the transistor 31 and the wiring connected to the source region 31S or the drain region 31D is also It is preferably well narrower than the thickness td of layer 30 .

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Abstract

第１絶縁層の一方の面である第１面の上にデバイス層が配置されている。デバイス層は、複数のソース領域及び複数のドレイン領域を含むトランジスタ、複数のソース領域の表面のソースコンタクト領域に接続されたソースコンタクト電極、複数のドレイン領域の表面のドレインコンタクト領域に接続されたドレインコンタクト電極、複数の配線、及び複数のビアを含む。第１絶縁層の第１面とは反対側の第２面に絶縁部材が接合されている。第２面に頂点を持ち、第２面に対して垂直な直線を中心軸とし、中心軸に対して４５°の角度をなして絶縁部材に向かう半直線を母線とする円錐面を判定基準円錐面と定義する。第２面に対して垂直な方向を厚さ方向として、絶縁部材の側面の厚さ方向の全範囲が、周方向の少なくとも一部の範囲において、複数のソースコンタクト領域及び複数のドレインコンタクト領域のすべてを含む面積最小の最小包含長方形の幾何中心の直下の第２面上の点を頂点とする判定基準円錐面よりも外側に位置する。

Description

半導体装置及び半導体モジュール
　本発明は、半導体装置及び半導体モジュールに関する。
　インターポーザ（モジュール基板）に半導体装置をフリップチップ実装した構造において、トランジスタからの放熱特性を高める技術が下記の特許文献１に開示されている。この半導体装置は、モジュール基板に実装した半導体素子の天面に接合された金属板を備えている。半導体素子及び金属板が封止樹脂で覆われている。　
特開２００７－２１４６０２号公報
　半導体素子の天面に金属板を接合すると、半導体素子の高周波動作時に半導体素子内の電磁界分布が金属板の影響を受けて乱される。これにより、半導体素子の高周波特性が低下する。本発明の目的は、トランジスタからの放熱特性の低下及び高周波特性の低下を抑制することが可能な半導体装置を提供することである。本発明の他の目的は、この半導体装置を含む半導体モジュールを提供することである。
　本発明の一観点によると、
　第１絶縁層と、
　前記第１絶縁層の一方の面である第１面の上に配置され、複数のソース領域及び複数のドレイン領域を含むトランジスタ、前記複数のソース領域の表面のソースコンタクト領域に接続されたソースコンタクト電極、前記複数のドレイン領域の表面のドレインコンタクト領域に接続されたドレインコンタクト電極、複数の配線、及び複数のビアを含むデバイス層と、
　前記デバイス層の上に配置された複数のバンプと、
　前記第１絶縁層の前記第１面とは反対側の第２面に接合された絶縁部材と
を備え、
　前記第２面に頂点を持ち、前記第２面に対して垂直な直線を中心軸とし、前記中心軸に対して４５°の角度をなして前記絶縁部材に向かう半直線を母線とする円錐面を判定基準円錐面と定義し、
　前記第２面に対して垂直な方向を厚さ方向として、前記絶縁部材の側面の厚さ方向の全範囲が、周方向の少なくとも一部の範囲において、前記複数のソースコンタクト領域及び前記複数のドレインコンタクト領域のすべてを含む面積最小の最小包含長方形の幾何中心の直下の前記第２面上の点を頂点とする前記判定基準円錐面よりも外側に位置する半導体装置が提供される。
　本発明の他の観点によると、
　上述の半導体装置と、
　前記半導体装置が実装され、前記半導体装置の前記複数のバンプのそれぞれが接続されたランドを含むモジュール基板と、
　前記半導体装置を覆う封止樹脂と
を備えた半導体モジュールが提供される。
　トランジスタで発生した熱が、第１絶縁層を経由して絶縁部材まで達する。絶縁部材まで達した熱は、横方向（第２面の面内方向）に広がりながら絶縁部材の反対側の面に向かって移動する。絶縁部材内を移動する熱の大部分は、判定基準円錐面の内側を移動する。判定基準円錐面の中心軸を含み、判定基準円錐面より外側に位置する側面と交差する断面において、伝熱経路の幅が絶縁部材の側面によって制約されない。このため、絶縁部材を伝熱経路とする放熱特性の低下が抑制される。
　さらに、第１絶縁層の第２面に絶縁部材が接合されているため、伝熱経路に導電性の部材を配置する場合でも、導電性の部材はデバイス層から少なくとも絶縁部材の厚さに相当する距離だけ離れる。このため、デバイス層内のトランジスタを含む回路の高周波特性の低下が抑制される。
図１Ａは、第１実施例による半導体装置の各構成要素の平面的な位置関係を示す模式図であり、図１Ｂは、第１実施例による半導体装置の各構成要素の平面的な位置関係の他の例を示す模式図である。 図２は、第１実施例による半導体装置及び半導体モジュールの一部分の断面図である。 図３Ａ、図３Ｂ、及び図３Ｃは、第１実施例による半導体装置の製造途中段階における断面図である。 図４Ａは、絶縁部材の大きさを説明するためにトランジスタ領域の最小包含長方形及び絶縁部材を模式的に示す斜視図であり、図４Ｂ及び図４Ｃは、絶縁部材の大きさを説明するためにトランジスタ領域の最小包含長方形及び絶縁部材を模式的に示す断面図である。 図５Ａは、第１実施例の変形例による半導体装置の断面図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂの位置における絶縁部材と判定基準円錐面との位置関係を示す模式図である。 図６Ａは、第１実施例の他の変形例による半導体装置の断面図であり、図６Ｂは、図６Ａの一点鎖線６Ｂ－６Ｂの位置における絶縁部材と判定基準円錐面との位置関係を示す模式図である。 図７は、第２実施例による半導体装置及び半導体モジュールの断面図である。 図８は、第３実施例による半導体装置及び半導体モジュールの断面図である。 図９は、第４実施例による半導体装置及び半導体モジュールの一部分の断面図である。 図１０Ａは、平行な２本の配線上の電荷によって発生する電界を示す模式図であり、図１０Ｂは、ｘ軸上の位置の電界強度の計算結果を示すグラフである。
　［第１実施例］
　図１Ａから図４Ｃまでの図面を参照して、第１実施例による半導体装置及び半導体モジュールについて説明する。
　図１Ａは、第１実施例による半導体装置の各構成要素の平面的な位置関係を示す模式図である。平面視において第１絶縁層２０の内側の領域にトランジスタ３１が配置されている。トランジスタ３１は、マルチフィンガ型電界効果トランジスタ（ＦＥＴ）である。トランジスタ３１の複数のソースコンタクト領域３２Ｓと複数のドレインコンタクト領域３２Ｄとが交互に一列に並んで配置されている。ソースコンタクト領域３２Ｓとドレインコンタクト領域３２Ｄとの間に、それぞれゲート電極３１Ｇが配置されている。ここで、ソースコンタクト領域３２Ｓとは、トランジスタ３１のソース領域とソースコンタクト電極とが接触する領域を意味し、ドレインコンタクト領域３２Ｄとは、トランジスタ３１のドレイン領域とドレインコンタクト電極とが接触する領域を意味する。なお、「平面視において」とは、トランジスタ３１が配置されている側から、後述の絶縁部材５０及び第１絶縁層２０の積層方向に平行な視線で見たときという意味である。
　図１Ｂに示すように、複数のゲート電極３１Ｇが並ぶ方向に対して直交する方向に、複数のソースコンタクト領域３２Ｓを配置し、複数のドレインコンタクト領域３２Ｄを配置してもよい。例えば、ゲート電極３１Ｇが並ぶ方向を行方向としたとき、複数のソースコンタクト領域３２Ｓ及び複数のドレインコンタクト領域３２Ｄが行列状に配置され、奇数列目に複数のソースコンタクト領域３２Ｓが配置され、偶数列目に複数のドレインコンタクト領域３２Ｄが配置される。
　トランジスタ３１及び配線（図１Ａには示されていない。）によって、高周波回路が構成される。高周波回路の例として、高周波信号を増幅するローノイズアンプ、周波数バンドごとに設けられた複数のフィルタから１つのフィルタを選択するスイッチ等が挙げられる。
　平面視において複数のソースコンタクト領域３２Ｓ及び複数のドレインコンタクト領域３２Ｄのすべてを含む面積最小の長方形（以下、最小包含長方形６０という。）の幾何中心をＣと標記する。図１Ａにおいて、最小包含長方形６０の外周線を破線で示しており、最小包含長方形６０の内部にハッチングを付している。
　第１絶縁層２０の外周線のやや内側に、平面視において第１絶縁層２０の内部領域を取り囲むように金属層３７が配置されている。金属層３７はガードリングとも呼ばれる。金属層３７は、周方向に関して複数の部分に分離されている。なお、金属層３７が平面視において閉じた環状形状になるように、周方向に連続した構成にしてもよい。
　平面視において第１絶縁層２０の内部の領域（第１絶縁層２０の外縁を含まない領域）と重なるように有機絶縁材料からなる有機保護膜４２が配置されている。有機保護膜４２の外周線は第１絶縁層２０の外周線よりやや内側に配置されており、第１絶縁層２０の周縁部３６には、有機保護膜４２が配置されていない。金属層３７の少なくとも一部分は、平面視において有機保護膜４２の外側（第１絶縁層２０の外縁に近い側）に配置されている。なお、「第１絶縁層２０の周縁部」は、平面視して、第１絶縁層２０の外縁と、第１絶縁層２０の外縁から内側に向かって所定の距離だけ離れた閉じた線との間の環状の領域を指す。「所定の距離」は、例えば１０μｍ以上４０μｍ以下である。
　図２は、第１実施例による半導体装置及び半導体モジュールの一部分の断面図である。第１実施例による半導体装置は、絶縁部材５０、第１絶縁層２０、デバイス層３０、有機保護膜４２、及び複数のバンプ４５を含む。図２では、複数のバンプ４５のうち一つが示されている。この半導体装置が、モジュール基板８０にフリップチップ実装されている。半導体装置からモジュール基板８０に向かう方向を上方向と定義する。
　第１絶縁層２０の上方向を向く面を第１面２０Ａといい、下方向を向く面を第２面２０Ｂということとする。第１絶縁層２０の第１面２０Ａの上にデバイス層３０が配置されており、第２面２０Ｂに絶縁部材５０が接合されている。
　絶縁部材５０は、例えば高分子化合物（ポリマー）、樹脂、セラミック等で形成される。なお、ポリマーに、高熱伝導率材料からなるフィラーを含有させてもよい。
　デバイス層３０は、第１絶縁層２０の第１面２０Ａに接触する素子形成層３９と、その上の多層配線層とを含む。素子形成層３９は、シリコンからなる活性領域と、活性領域を取り囲む絶縁性の素子分離領域３９Ｉとで構成される。素子形成層３９の活性領域内及びその上にトランジスタ３１が配置されている。トランジスタ３１は、素子形成層３９の活性領域内に配置されたソース領域３１Ｓ、ドレイン領域３１Ｄ、及び素子形成層３９の活性領域上にゲート絶縁膜を介して配置されたゲート電極３１Ｇを含む。トランジスタ３１は、図１Ａに示したようにマルチフィンガ型ＦＥＴであるが、図２では、１つのソース領域３１Ｓ、１つのドレイン領域３１Ｄ、及び１つのゲート電極３１Ｇを代表して示している。
　素子形成層３９の上に多層配線層が配置されている。多層配線層は、複数の絶縁層４０を含む。複数の絶縁層４０には、例えば低誘電率材料（Ｌｏｗ－ｋ材料）が用いられる。最も上の絶縁層４０には、例えばＳｉＮまたは有機絶縁材料が用いられる。
　多層配線層の最も下の絶縁層４０に設けられたビアホール内に、ソースコンタクト電極３３Ｓ及びドレインコンタクト電極３３Ｄが配置されている。ソースコンタクト電極３３Ｓは、ソースコンタクト領域３２Ｓにおいてソース領域３１Ｓにオーミック接触し、ドレインコンタクト電極３３Ｄは、ドレインコンタクト領域３２Ｄにおいてドレイン領域３１Ｄにオーミック接触している。ソースコンタクト電極３３Ｓ及びドレインコンタクト電極３３Ｄは、例えばＷで形成される。必要に応じて密着性の向上を目的としてＴｉＮ等の密着層を配置してもよい。なお、ソース領域３１Ｓ及びドレイン領域３１Ｄのそれぞれの表面に、ＣｏＳｉ、ＮｉＳｉ等の金属シリサイドからなる膜を形成し、コンタクト部の抵抗を下げる構造としてもよい。
　２層目以上の複数の絶縁層４０に、それぞれ複数の配線３４または複数のビア３５が配置されている。配線３４またはビア３５の形成には、ダマシン法、デュアルダマシン法、またはサブトラクティブ法が用いられる。デバイス層３０の最も上の配線層に、複数の配線３４Ｔ及び複数のパッド３４Ｐが配置されている。一例として、配線３４、３４Ｔ及びパッド３４ＰはＣｕまたはＡｌで形成され、ビアは、ＣｕまたはＷで形成される。なお、必要に応じて、拡散防止や密着性向上を目的としてＴｉＮ等の密着層を配置してもよい。
　デバイス層３０の上に、最上層の配線３４Ｔ及びパッド３４Ｐを覆うように、有機絶縁材料からなる有機保護膜４２が配置されている。有機保護膜４２に用いられる有機絶縁材料の例として、ポリイミド、ベンゾシクロブテン（ＢＣＢ）等が挙げられる。有機保護膜４２に、複数のパッド３４Ｐのそれぞれの上面を露出させる複数の開口が設けられており、開口内のパッド３４Ｐの上にバンプ４５が配置されている。バンプ４５は、例えばアンダーバンプメタル層とハンダ層とで構成される。なお、アンダーバンプメタル層とハンダ層との間に、Ｃｕポスト構造を配置してもよい。
　有機保護膜４２の縁は、平面視においてデバイス層３０の縁よりも内側に位置する。すなわち、デバイス層３０の上面の周縁部３６には有機保護膜４２が配置されていない。デバイス層３０の周縁部に、ガードリングと呼ばれる金属層３７が配置されている。金属層３７の少なくとも一部分は、平面視において有機保護膜４２の縁より外側に配置されている。
　バンプ４５が、モジュール基板８０のランド８１に接続されることにより、半導体装置がモジュール基板８０にフリップチップ実装されている。半導体装置は、封止樹脂８５で封止されている。最も上の絶縁層４０の上面のうち有機保護膜４２で覆われていない周縁部３６が封止樹脂８５に接触する。
　次に、図３Ａから図３Ｃまでの図面を参照して第１実施例による半導体装置の製造方法について説明する。図３Ａ、図３Ｂ、及び図３Ｃは、第１実施例による半導体装置の製造途中段階における断面図である。
　図３Ａに示すように、シリコンからなる仮の支持基板９１、酸化シリコンからなる第１絶縁層２０、及びシリコンからなる素子形成層３９を含むＳＯＩ基板９０を準備する。素子形成層３９の一部に素子分離領域３９Ｉを形成し、活性領域にトランジスタ３１を形成する。さらに、素子形成層３９の上にデバイス層３０の多層配線層を形成する。デバイス層３０の上に有機保護膜４２を形成し、さらにバンプ４５を形成する。これらの構造は、一般的なウエハプロセスを用いて形成することができる。
　図３Ｂに示すように、仮の支持基板９１をエッチング除去する。なお、仮の支持基板９１をエッチング除去する前に、仮の支持基板９１とは反対側の面に保護テープ（図示せず）等を貼付しておく。仮の支持基板９１を除去することにより、第１絶縁層２０の第２面２０Ｂが露出する。
　図３Ｃに示すように、第１絶縁層２０の第２面２０Ｂに絶縁部材５０を接合する。この接合には、金属接合、直接接合、接着剤による接着等を用いることができる。
　次に、図４Ａ、図４Ｂ、及び図４Ｃを参照して、絶縁部材５０の大きさについて説明する。図４Ａは、絶縁部材５０の大きさを説明するためにトランジスタ領域の最小包含長方形６０及び絶縁部材５０を模式的に示す斜視図であり、図４Ｂ及び図４Ｃは、絶縁部材５０の大きさを説明するためにトランジスタ領域の最小包含長方形６０及び絶縁部材５０を模式的に示す断面図である。
　第１絶縁層２０の第２面２０Ｂに頂点を持ち、第２面２０Ｂに対して垂直な直線を中心軸とし、中心軸に対して４５°の角度をなして絶縁部材５０に向かう半直線を母線とする円錐面を定義し、この円錐面を判定基準円錐面７０ということとする。すなわち、第２面２０Ｂの法線方向と、判定基準円錐面７０の母線とのなす角度θが４５°である。絶縁部材５０の側面が、トランジスタ領域の最小包含長方形６０の幾何中心Ｃの直下の第２面２０Ｂ上の点ＡＰＣを頂点とする判定基準円錐面７０よりも、外側に位置する。幾何中心Ｃの直下の点ＡＰＣは、平面視において幾何中心Ｃと重なる。
　「側面が外側に位置する」とは、図４Ｂに示したように、第２面２０Ｂに対して垂直な方向を厚さ方向として、絶縁部材５０の側面の厚さ方向の全範囲が判定基準円錐面７０より外側に位置することを意味する。「絶縁部材５０の側面」とは、絶縁部材５０の、第１絶縁層２０に接合された面と、第１絶縁層２０に接合された面とは反対方向を向く面とを接続する面を意味する。平面視において絶縁部材５０が四角形である場合、絶縁部材５０は４つの側面を有する。図４Ｃに示した例では、絶縁部材５０の側面のうち第１絶縁層２０側の一部分は判定基準円錐面７０の外側に位置しているが、第１絶縁層２０から遠い側の残りの部分は判定基準円錐面７０の内側に位置している。したがって、図４Ｃの例では、絶縁部材５０の側面が判定基準円錐面７０の外側に位置しているとはいえない。
　次に、第１実施例の優れた効果について説明する。
　トランジスタ３１で発生した熱が、第１絶縁層２０を経由して絶縁部材５０内に移動する。絶縁部材５０内に達した熱の大部分は、第２面２０Ｂの法線方向に対して４５°以下の角度をなす方向に拡散する。すなわち、トランジスタ領域の幾何中心Ｃから絶縁部材５０内に伝わる熱の大部分は、判定基準円錐面７０より内側の部分に拡散する。
　特に、トランジスタ領域の最小包含長方形６０の幾何中心Ｃの温度が最も高温になりやすい。絶縁部材５０の側面が、幾何中心Ｃの直下の点ＡＰＣを頂点とする判定基準円錐面７０の外側に位置しているため、絶縁部材５０内に拡散した熱が絶縁部材５０の底面（第１絶縁層２０に接合された面とは反対側の面）に達するまで、面内方向への拡がりが制限されない。このため、絶縁部材５０が充分な放熱経路として機能し得る。
　ＳＯＩ基板９０（図３Ａ）のシリコンからなる仮の支持基板９１を残した場合には、仮の支持基板９１が持つ抵抗成分や容量成分により、トランジスタ３１を含む高周波回路の高周波特性が低下する。これに対して第１実施例では、仮の支持基板９１が除去され、絶縁部材５０が接合されている。絶縁部材５０の持つ抵抗成分や容量成分は、シリコンからなる仮の支持基板９１が持つ抵抗成分や容量成分より小さい。このため、高周波回路の高周波特性の低下が抑制される。
　トランジスタ３１の、複数のソース領域及び複数のドレイン領域が密集して配置されている場合、トランジスタ領域からの放熱性の改善が特に有効である。放熱性の改善により、高周波特性の劣化も抑制される。
　第１絶縁層２０の第２面２０Ｂに金属板を直接接合すると、デバイス層３０内の配線やトランジスタ３１を流れる高周波電流から発生する電磁界が金属板によって乱される。その結果、高周波特性が低下してしまう場合がある。第１実施例による半導体装置で用いられる絶縁部材５０は電磁界を乱さない。このため、高周波特性の低下を抑制することができる。
　トランジスタ３１で発生した熱の一部は、デバイス層３０の周縁部に配置された金属層３７を通って上方に移動する。通常、有機保護膜４２は、半導体モジュールを構成する他の部材に比べて熱伝導率が低い。金属層３７に伝わった熱は、最も上の絶縁層４０の上面のうち有機保護膜４２で覆われていない領域を通って封止樹脂８５に達する。
　金属層３７の少なくとも一部が有機保護膜４２の縁より外側に配置された構成とされているため、封止樹脂８５の熱伝導率が有機保護膜４２の熱伝導率より高い場合、金属層３７からの放熱特性を高めることができる。封止樹脂８５に高熱伝導率のフィラーを含有させると、放熱特性をより高めることができる。最も上の絶縁層４０が、無機材料からなる絶縁層と有機材料からなる絶縁層との２層構造を有している場合、周縁部３６の有機絶縁材料からなる絶縁層を除去することが好ましい。
　なお、金属層３７が配置されていない構成においても、周縁部３６の有機保護膜４２を除去することが好ましい。金属層３７が配置されていない場合は、複数の絶縁層４０を通して最も上の絶縁層４０まで熱が移動し、最も上の絶縁層４０の表面のうち有機保護膜４２で覆われていない領域を通して封止樹脂８５に熱が伝わる。このため、最も上の絶縁層４０の上面の全域が有機保護膜４２で覆われている構成と比べて、放熱特性を高めることができる。
　次に、図５Ａ及び図５Ｂを参照して第１実施例の変形例について説明する。図５Ａは、本変形例による半導体装置の断面図である。図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂの位置における絶縁部材５０と判定基準円錐面７０との位置関係を示す模式図である。すなわち、図５Ｂに現れている破線で示した円周７１は、絶縁部材５０の底面を含む仮想平面と判定基準円錐面７０との交線である。
　第１実施例においては、絶縁部材５０の側面が全周に亘って円周７１の外側に位置している。これに対して本変形例では、絶縁部材５０の側面の下端近傍の領域が、周方向の一部分Ｅにおいて判定基準円錐面７０（図５Ｂにおいて円周７１）の内側に位置している。本変形例においては、トランジスタ領域の最小包含長方形６０内で発生した熱のうち、円周７１の外側に位置している側面に向かって拡散する熱は、絶縁部材５０の側面による制約を受けることなく絶縁部材５０の底面まで移動する。このため、絶縁部材５０の側面の下端近傍が全周に亘って円周７１の内側に位置する構成と比べて、高い放熱特性が得られる。本変形例のように、周方向に関してどこか一部の側面が、厚さ方向の全範囲において判定基準円錐面７０の外側に位置していればよい。
　円周７１のうち、絶縁部材５０の側面の下端の内側に位置する円弧部分の中心角αが小さすぎると、十分な放熱特性を確保できない場合がある。十分な放熱特性を確保するために、中心角αが１８０°以上になる構成を採用することが好ましい。
　次に、図６Ａ及び図６Ｂを参照して第１実施例の他の変形例について説明する。図６Ａは、本変形例による半導体装置の断面図である。図６Ｂは、図６Ａの一点鎖線６Ｂ－６Ｂの位置における絶縁部材５０と判定基準円錐面７０との位置関係を示す模式図である。
　第１実施例では、絶縁部材５０の側面の位置の比較対象となる判定基準円錐面７０の頂点として、トランジスタ領域の最小包含長方形６０の幾何中心Ｃの直下の第２面２０Ｂ上の一つの点ＡＰＣを採用している。これに対して本変形例では、判定基準円錐面７０の頂点として、平面視においてトランジスタ領域の最小包含長方形６０と重なる第２面２０Ｂ上の領域内の任意の点を採用する。
　一つの判定基準円錐面７０によって、絶縁部材５０の底面の円形部分が切り取られる。図６Ｂにおいて破線で示した閉曲線７２に囲まれた領域は、平面視においてトランジスタ領域の最小包含長方形６０と重なる第２面２０Ｂ上の領域内の任意の点を頂点とする判定基準円錐面７０によって切り取られた円形領域の和集合である。絶縁部材５０の側面は、その厚さ方向の全範囲に亘って、閉曲線７２の外側に位置する。言い換えると、絶縁部材５０の側面の厚さ方向の全範囲が、平面視においてトランジスタ領域の最小包含長方形６０と重なる第２面２０Ｂの領域内の点を頂点とするいずれの判定基準円錐面７０よりも外側に位置する。
　本変形例においては、トランジスタ領域の最小包含長方形６０内のいずれの箇所で発生した熱も、絶縁部材５０の側面の制約を受けることなく絶縁部材５０の底面まで移動する。このため、より高い放熱特性を得ることができる。
　次に、第１実施例のさらに他の種々の変形例について説明する。第１実施例では、仮の支持基板９１、酸化シリコンからなる第１絶縁層２０、及びシリコンからなる素子形成層３９の３層構造のＳＯＩ基板９０（図３Ａ）を用いている。仮の支持基板９１と第１絶縁層２０との界面に、酸化シリコン以外の絶縁材料、例えば窒化シリコンからなる層を配置してもよい。窒化シリコン等の層は、仮の支持基板９１をエッチング除去したとき、第１絶縁層２０を保護する機能を有する。
　デバイス層３０の最上層に、再配線層を配置してもよい。この場合、再配線層に含まれる配線が、デバイス層３０の最上層の配線に相当することになる。
　第１実施例では、平面視において、第１絶縁層２０の外縁と絶縁部材５０の外縁とが一致している。その他の変形例として、平面視において、絶縁部材５０の外縁が第１絶縁層２０の外縁の外側に位置するようにしてもよい。すなわち、平面視において、第１絶縁層２０が絶縁部材５０より小さく、絶縁部材５０に包含されるようにしてもよい。
　第１実施例（図１Ａ）では、トランジスタ３１の複数のソースコンタクト領域３２Ｓと複数のドレインコンタクト領域３２Ｄとが交互に一列に並んで配置されている。その他の変形例として、複数のソースコンタクト領域３２Ｓと複数のドレインコンタクト領域３２Ｄとが交互に並ぶ列を複数列配置してもよい。この場合も、複数列に配置される複数のソースコンタクト領域３２Ｓは相互に接続され、複数のドレインコンタクト領域３２Ｄは相互に接続され、１つのマルチフィンガ型のＦＥＴを構成する。この構成においては、最小包含長方形６０（図１Ａ）は、複数列に渡って配置された複数のソースコンタクト領域３２Ｓ及び複数のドレインコンタクト領域３２Ｄを包含するように定義される。
　［第２実施例］
　次に、図７を参照して第２実施例による半導体装置及び半導体モジュールについてれ説明する。以下、図１Ａから図４Ｃまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
　図７は、第２実施例による半導体装置及び半導体モジュールの断面図である。第１実施例（図２）では、封止樹脂８５（図２）で封止される前の段階で絶縁部材５０の底面が露出している。封止後には、絶縁部材５０の底面が封止樹脂８５に接触する。これに対して第２実施例では、絶縁部材５０の底面に導電性の板部材５１が接合されている。導電性の板部材５１の熱伝導率は、絶縁部材５０の熱伝導率より高い。導電性の板部材５１として、例えば銅板が用いられる。板部材５１の側面は、トランジスタ領域の最小包含長方形６０の幾何中心Ｃの直下の第２面２０Ｂ上の点ＡＰＣを頂点とする判定基準円錐面７０よりも外側に位置している。板部材５１も、封止樹脂８５によって封止されている。
　次に、第２実施例の優れた効果について説明する。
　トランジスタ３１（図１Ａ、図２）で発生した熱が、絶縁部材５０を経由して導電性の板部材５１まで伝わる。導電性の板部材５１は、絶縁部材５０より高い熱伝導率を持つため、板部材５１まで達した熱は、速やかに板部材５１の全域に拡散し、その後封止樹脂８５に伝わる。このため、板部材５１を配置しない構成と比べて、放熱特性をより高めることができる。
　デバイス層３０と導電性の板部材５１との間に第１絶縁層２０のみならず絶縁部材５０が配置されている。このため、第１絶縁層２０の第２面２０Ｂに導電性の板部材を直接接合する構成と比べて、デバイス層３０内の高周波回路が導電性の板部材５１の影響を受けにくい。その結果、デバイス層３０内の高周波回路の高周波特性の低下が抑制される。
　［第３実施例］
　次に、図８を参照して第３実施例による半導体装置及び半導体モジュールについて説明する。以下、図７を参照して説明した第２実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
　図８は、第３実施例による半導体装置及び半導体モジュールの断面図である。第２実施例（図７）では、絶縁部材５０が単一の部材で構成されている。これに対して第３実施例では、絶縁部材５０が第２面２０Ｂに対して垂直な方向に積み重ねられた第１部材５０Ａと第２部材５０Ｂとを含む。第１部材５０Ａが第１絶縁層２０の第２面２０Ｂに接合されており、第１部材５０Ａの底面に第２部材５０Ｂが接合されている。さらに、第２部材５０Ｂの底面に導電性の板部材５１が接合されている。
　第１部材５０Ａは、例えばポリマーや樹脂等で形成され、第２部材５０Ｂは、例えば第１部材５０Ａより高い熱伝導率を有する無機材料、例えばセラミック等で形成される。セラミックの例として、アルミナ（Ａｌ２Ｏ３）、窒化ボロン（ＢＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）等が挙げられる。
　第１部材５０Ａ、第２部材５０Ｂ、及び導電性の板部材５１のいずれの側面も、トランジスタ領域の最小包含長方形６０（図１Ａ）の幾何中心Ｃの直下の第２面２０Ｂ上の点ＡＰＣを頂点とする判定基準円錐面７０より外側に位置する。
　次に、第３実施例の優れた効果について説明する。
　放熱性の観点では、絶縁部材５０として、一般的にポリマーや樹脂等より熱伝導率の高い無機絶縁材料を用いることが好ましい。ところが、第１絶縁層２０の第２面２０Ｂの平坦度が十分高いとはいえないため、無機絶縁材料を第１絶縁層２０に直接接合することは困難である。第３実施例では、ポリマーや樹脂等からなる第１部材５０Ａを第１絶縁層２０の第２面２０Ｂに接合するため、接合の困難度が低下する。例えば、ポリマーの持つ粘着性を利用して第１部材５０Ａを第１絶縁層２０に接合することができる。
　第１部材５０Ａの底面に相対的に高い熱伝導率を持つ第２部材５０Ｂが接合されているため、絶縁部材５０の全体をポリマーや樹脂等で形成する構成と比べて、放熱特性を高めることができる。放熱特性を高めるために、第１部材５０Ａの厚さを第２部材５０Ｂの厚さより薄くすることが好ましい。
　次に、第３実施例の種々の変形例について説明する。
　ポリマーや樹脂等からなる第１部材５０Ａの熱伝導率を高めるために、第１部材５０Ａに無機材料からなるフィラーを含有させてもよい。また、第３実施例では、第１絶縁層２０への絶縁部材５０の接合を容易にするために、第１部材５０Ａの材料の一例としてポリマーを用いているが、放熱特性の向上に重点を置いて、第１部材５０Ａの材料として無機絶縁材料を用いてもよい。第１部材５０Ａに無機絶縁材料を用いる場合は、第１部材５０Ａと第１絶縁層２０とを接着剤を用いて接合するとよい。
　図８では、第１部材５０Ａ及び第２部材５０Ｂの側面が、第１絶縁層２０の第２面２０Ｂに対して垂直に切り立った平面として記載されているが、これらの側面は、第２面２０Ｂに対して垂直な平面であるとは限らない。例えば、第２面２０Ｂに対して傾斜した平面でもよく、厚さ方向に波打った曲面でもよい。このような場合でも、第１部材５０Ａ及び第２部材５０Ｂの側面の厚さ方向の全範囲が、判定基準円錐面７０より外側に位置する構成にすることが好ましい。
　第３実施例では、絶縁部材５０を第１部材５０Ａと第２部材５０Ｂとの２つの部材を積み重ねた構成としているが、３つ以上の複数の部材を積み重ねた構成としてもよい。
　［第４実施例］
　次に、図９、図１０Ａ、及び図１０Ｂを参照して第４実施例による半導体装置及び半導体モジュールについて説明する。以下、以下、図１Ａから図４Ｃまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
　図９は、第４実施例による半導体装置及び半導体モジュールの一部分の断面図である。第４実施例では、第３実施例による半導体装置の板部材５１（図８）と同様に、絶縁部材５０の底面に導電性の板部材５１が接合されている。
　第１実施例（図２）では、絶縁部材５０の厚さｔｉ、デバイス層３０の厚さｔｄ、及びデバイス層３０の最上層の配線３４Ｔの上面からモジュール基板８０のランド８１までの厚さ方向の距離ｔｅについて特に制約を設けていない。第４実施例では、導電性の板部材５１がデバイス層３０内の高周波回路に与える影響の観点から、厚さｔｉ、ｔｄ、及び距離ｔｅの好ましい寸法について説明する。
　図１０Ａ及び図１０Ｂを参照して、デバイス層３０（図９）内に発生し得る高周波電界について説明する。高周波信号を処理する半導体装置の回路では、伝送線路として動作する配線によって高周波信号が伝送される。この際に、それぞれ対になる配線を流れる電流によって、高周波電界及び高周波磁界が発生する。２本の配線で高周波信号が伝送される場合、一例として２本の配線の間に時間的に変動する電位差が生じる。
　図１０Ａは、平行な２本の配線の電位差によって発生する高周波電界を示す模式図である。２本の配線に対して直交する平面をｘｙ面とするｘｙ直交座標系を定義する。一方の配線がｘｙ座標系の原点に配置され、他方の配線が座標（１，０）の位置に配置されている。図１０Ａは、原点の位置の配線が相対的に低電位になり、座標（１，０）の位置の配線が相対的に高電位になっている状態を示している。座標（１，０）の位置の配線から原点の位置の配線に向かう電気力線が発生する。
　図１０Ｂは、ｘ軸上の位置の高周波電界の強度の計算結果を示すグラフである。横軸はｘ軸上の位置を表し、縦軸は高周波電界の強度を任意単位で表す。計算は、簡単のために配線を線状の直線で近似しているが、有限の断面積を持つ実際の配線でも、高周波電界の強度は同様の傾向を示す。ｘが０以上１以下の範囲（２本の配線の間の領域）では、高周波電界の強度は周辺の強度より比較的強い。ｘが０以下及びｘが１以上の範囲では、配線から遠ざかる方向に向かって高周波電界の強度がゼロに漸近する。例えば、２本の配線の間隔と同程度まで遠ざかると、高周波電界の強度は２本の配線の間における強度に比べて十分小さくなる。図１０Ｂには示していないが、２本の配線から、配線間の距離と同程度ｙ軸方向に離れると、高周波電界の強度は、ｘ軸方向に離れた場合と同程度に小さくなる。なお、２本の配線を流れる電流によって発生する高周波磁界の強度も、同様の分布を示す。
　結果として、２本の配線の間及びその近傍に強い高周波電磁界が発生し、この高周波電磁界によって高周波信号が伝送される。２本の配線のそれぞれから、２本の配線の間隔と同程度まで遠ざかると高周波電磁界が、２本の配線の間の高周波電磁界に比べて十分弱くなる。電磁界が十分弱まった領域に導電性の部材を配置しても、高周波信号の伝送はほとんど影響を受けないと考えられる。
　第４実施例では、図９に示した絶縁部材５０の厚さｔｉが、デバイス層３０の厚さｔｄ以上である。さらに、絶縁部材５０の厚さｔｉが、距離ｔｅ以上である。
　以下、デバイス層３０の各構成要素の寸法の一例について説明する。素子形成層３９の厚さは１００ｎｍである。複数の絶縁層４０の各々の厚さは１μｍである。最上層の配線３４Ｔ及びバンプ４５に接しているパッド３４Ｐの厚さは３μｍである。このとき、デバイス層３０の厚さｔｄは１０．１μｍになる。なお、デバイス層３０の厚さｔｄは、絶縁層４０の層数や絶縁層４０の厚さによって変動し、例えば２μｍ以上３０μｍ以下である。例えば、デバイス層３０が、厚さ１００ｎｍの素子形成層３９、それぞれの厚さが０．５μｍの３層の絶縁層４０、及び厚さ０．５μｍの最上層の配線３４Ｔ及びパッド３４Ｐを含む場合、デバイス層３０の厚さｔｄは２．１μｍになる。
　デバイス層３０の最上層の配線３４Ｔの上面からモジュール基板８０のランド８１までの距離ｔｅは、バンプ４５の高さにほぼ等しく、３０μｍ以上１００μｍ以下である。絶縁部材５０の厚さｔｉは、１００μｍ以上２００μｍ以下である。
　次に、第４実施例の優れた効果について説明する。
　デバイス層３０（図９）内には、微細な配線が近接して多数配置されている。デバイス層３０の厚さ方向に着目すると、相対的に上層の配線と下層の配線とに起因して発生する高周波電磁界は、図１０Ｂを参照して説明したように、デバイス層３０から厚さ方向にデバイス層３０の厚さｔｄ以上遠ざかった位置で十分弱まる。
　絶縁部材５０の厚さｔｉがデバイス層３０の厚さｔｄ以上であるため、導電性の板部材５１とデバイス層３０との間隔が、デバイス層３０の厚さｔｄ以上になる。このため、導電性の板部材５１は、デバイス層３０内の高周波回路から発生する高周波電磁界の分布にほとんど影響を与えない。このため、デバイス層３０内の高周波回路の高周波特性の低下が抑制される。
　デバイス層３０で発生した高周波電磁界は、モジュール基板８０上の導電パターン、例えばランド８１によっても乱され得る。一般的には、デバイス層３０の最上層の配線３４Ｔからモジュール基板８０のランド８１までの距離ｔｅは、デバイス層３０の厚さｔｄより大きい。このため、デバイス層３０内の高周波回路の高周波特性は、モジュール基板８０上の導電パターンからの影響をほとんど受けない。
　第４実施例では、絶縁部材５０の厚さｔｉが、デバイス層３０の最上層の配線３４Ｔからモジュール基板８０のランド８１までの距離ｔｅより厚い。その結果、デバイス層３０から見て導電性の板部材５１は、モジュール基板８０の導体パターンより遠い位置に配置されることになる。このため、導電性の板部材５１がデバイス層３０内の高周波回路の高周波特性に与える影響が、モジュール基板８０上の導体パターンが与える影響より小さくなる。
　トランジスタ３１のソース領域３１Ｓ及びドレイン領域３１Ｄにそれぞれ接続される１層目の２本の配線の最小間隔をＧｓｄと標記する。間隔Ｇｓｄは、絶縁層４０のそれぞれの厚さ以下である。トランジスタ３１に接続される配線を伝送される高周波信号は、高周波回路の特性に特に大きな影響を与える。トランジスタ３１のソース領域３１Ｓ及びドレイン領域３１Ｄにそれぞれ接続される１層目の２本の配線を流れる高周波信号に起因する高周波電磁界が周囲の導電部材の影響を受けにくくするために、間隔Ｇｓｄをデバイス層３０の厚さｔｄより十分狭くすることが好ましい。
　さらに、トランジスタ３１のゲート電極３１Ｇに接続される１層目の配線（図９の断面には現れていない。）と、ソース領域３１Ｓまたはドレイン領域３１Ｄに接続される配線との最小間隔も、デバイス層３０の厚さｔｄより十分狭くすることが好ましい。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０　第１絶縁層
２０Ａ　第１絶縁層の第１面
２０Ｂ　第１絶縁層の第２面
３０　デバイス層
３１　トランジスタ（ＦＥＴ）
３１Ｄ　ドレイン領域
３１Ｇ　ゲート電極
３１Ｓ　ソース領域
３２Ｄ　ドレインコンタクト領域
３２Ｓ　ソースコンタクト領域
３３Ｄ　ドレインコンタクト電極
３３Ｓ　ソースコンタクト電極
３４　配線
３４Ｐ　パッド
３４Ｔ　最も上の配線
３５　ビア
３６　デバイス層の上面の周縁部
３７　周縁部の金属層
３９　素子形成層
３９Ｉ　素子分離領域
４０　絶縁層
４２　有機保護膜
４５　バンプ
５０　絶縁部材
５０Ａ　第１部材
５０Ｂ　第２部材
５１　導電性の板部材
６０　ドレインコンタクト領域及びソースコンタクト領域の最小包含長方形
７０　判定基準円錐面
７１　絶縁部材の底面を含む仮想平面と判定基準円錐面との交線（円周）
７２　閉曲線
８０　モジュール基板
８１　ランド
８５　封止樹脂
９０　ＳＯＩ基板
９１　仮の支持基板
 

Claims (16)

  1. 　第１絶縁層と、
    　前記第１絶縁層の一方の面である第１面の上に配置され、複数のソース領域及び複数のドレイン領域を含むトランジスタ、前記複数のソース領域の表面のソースコンタクト領域に接続されたソースコンタクト電極、前記複数のドレイン領域の表面のドレインコンタクト領域に接続されたドレインコンタクト電極、複数の配線、及び複数のビアを含むデバイス層と、
    　前記デバイス層の上に配置された複数のバンプと、
    　前記第１絶縁層の前記第１面とは反対側の第２面に接合された絶縁部材と
    を備え、
    　前記第２面に頂点を持ち、前記第２面に対して垂直な直線を中心軸とし、前記中心軸に対して４５°の角度をなして前記絶縁部材に向かう半直線を母線とする円錐面を判定基準円錐面と定義し、
    　前記第２面に対して垂直な方向を厚さ方向として、前記絶縁部材の側面の厚さ方向の全範囲が、周方向の少なくとも一部の範囲において、前記複数のソースコンタクト領域及び前記複数のドレインコンタクト領域をすべて含む面積最小の最小包含長方形の幾何中心の直下の前記第２面上の点を頂点とする前記判定基準円錐面よりも外側に位置する半導体装置。
  2. 　前記絶縁部材の側面の厚さ方向の全範囲が、及び周方向の全範囲が、前記最小包含長方形の幾何中心の直下の前記第２面上の点を頂点とする前記判定基準円錐面よりも外側に位置する請求項１に記載の半導体装置。
  3. 　前記絶縁部材の側面の厚さ方向の全範囲が、平面視において前記最小包含長方形と重なる前記第２面上の領域内の点を頂点とするいずれの前記判定基準円錐面よりも外側に位置する請求項１に記載の半導体装置。
  4. 　前記絶縁部材は、
    　前記第１絶縁層に接合された第１部材と、
    　前記第１絶縁層から見て前記第１部材より遠い位置に配置され、前記第１部材の熱伝導率より高い熱伝導率を持つ第２部材と
    を含む請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記第１部材の厚さが前記第２部材の厚さより薄い請求項４に記載の半導体装置。
  6. 　前記第１部材は有機絶縁材料で形成され、前記第２部材は無機絶縁材料で形成されている請求項４または５に記載の半導体装置。
  7. 　前記第１部材は高分子化合物を含む請求項４乃至６のいずれか１項に記載の半導体装置。
  8. 　前記絶縁部材の、前記第１絶縁層に接合された面とは反対側の面に接合された導電性の板部材をさらに備えた請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 　前記導電性の板部材は、平面視において、前記最小包含長方形の幾何中心の直下の前記第２面上の点を頂点とする前記判定基準円錐面よりも外側まで広がっている請求項８に記載の半導体装置。
  10. 　前記第１絶縁層は酸化シリコンで形成されている請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 　前記デバイス層の上に配置された有機絶縁材料からなる有機保護膜をさらに備えており、
    　前記複数のバンプは、それぞれ前記有機保護膜に設けられた複数の開口を通って前記デバイス層の配線に接続されており、
    　前記デバイス層の上面の周縁部の少なくとも一部には、前記有機保護膜が配置されていない請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 　前記デバイス層は、平面視において前記デバイス層の周縁部に配置された金属層を含み、平面視において前記金属層の少なくとも一部分は前記有機保護膜の外側に配置されている請求項１１に記載の半導体装置。
  13. 　前記絶縁部材の厚さは、前記デバイス層の下面から前記デバイス層に含まれる最上層の配線の上面までの厚さ以上である請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 　請求項１乃至１３のいずれか１項に記載の半導体装置と、
    　前記半導体装置が実装され、前記半導体装置の前記複数のバンプのそれぞれが接続されたランドを含むモジュール基板と、
    　前記半導体装置を覆う封止樹脂と
    を備えた半導体モジュール。
  15. 　前記絶縁部材の厚さは、前記デバイス層に含まれる最上層の配線から前記ランドまでの、前記第２面に対して垂直な方向の寸法以上である請求項１４に記載の半導体モジュール。
  16. 　第１絶縁層と、
    　前記第１絶縁層の一方の面である第１面の上に配置されたトランジスタ、複数の配線、及び複数のビアを含むデバイス層と、
    　前記デバイス層の上に配置された複数のバンプと、
    　前記第１絶縁層の前記第１面とは反対側の第２面に接合された絶縁部材と
    を備え、
    　前記第２面に対して垂直な方向を厚さ方向として、前記絶縁部材の厚さは、前記デバイス層の下面から前記デバイス層に含まれる最上層の配線の上面までの厚さ以上である半導体装置。
     
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