WO2023090797A1 - 세라믹 커패시터 - Google Patents

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WO2023090797A1
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dummy
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최윤석
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Amotech Co Ltd
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Definitions

  • Another object of the present invention is to provide a high-frequency multilayer ceramic capacitor having improved tensile strength so as to prevent cracking when external electrodes are soldered (soldering) to a circuit board in a low-capacity structure.
  • 2C is a longitudinal cross-sectional view of a ceramic capacitor according to a second embodiment of the present invention.
  • the capacitance of the ceramic capacitor 10-1 according to the second embodiment may be in the range of 0.1 pF to 5 pF, and within the range, the ceramic capacitor 10-1 according to the second embodiment may be the ceramic capacitor 10-1 according to the first embodiment. Compared to the capacitor 10, the capacitance is relatively high.
  • the float electrode 121 is disposed at the center of the second dielectric layer 120 in the longitudinal direction, and both side surfaces are spaced apart from both side surfaces of the second dielectric layer 120 in the longitudinal direction, and portions of both ends are in contact with the first and second bottom electrodes 211 and 212. It has a certain area so that it can overlap.
  • the float electrode 121 may be formed by printing or coating a float electrode material on the upper or lower surface of a ceramic sheet made of a dielectric material.
  • the float electrode 121 is disposed within the ceramic body 100-1 and is not exposed to the outside.
  • One of the dummy electrodes 131 and 132 may be disposed on the same dielectric layer as the float electrode 121 .
  • one of the dummy electrodes 131 and 132 is disposed on the second dielectric layer 120 where the float electrode 121 is disposed, and the other is disposed on the third dielectric layer 130 stacked on the upper surface of the second dielectric layer 120. It can be.
  • the number of third dielectric layers 130 may be plural.
  • the float electrode 121 is disposed at the center of the second dielectric layer 120 in the longitudinal direction, and the dummy electrodes 131 and 132 are disposed spaced apart from the float electrode 121, and the ceramic body 100-2 can be exposed on both sides of the
  • the first and second bottom electrodes 211 and 212 are disposed on both sides of the lower surface of the bottom electrode layer 210 .
  • the bottom electrode layer 210 may be formed by printing or coating bottom electrode materials on both sides of a lower surface of a ceramic sheet made of a dielectric material.
  • the ceramic capacitor 10-3 according to the fourth embodiment includes a float electrode 121 and dummy electrodes 131' and 132' in a ceramic body 100-3, and a float Since both ends of the electrode 121 partially overlap the first bottom electrode 211' and the second bottom electrode 212' to form capacitance C, it can be manufactured with a low capacity, and the dummy electrodes 131' and 132 ') may contribute to the formation of capacitance as needed and reinforce the tensile strength of both sides of the lower portion of the ceramic body 100-2.
  • the capacitance of the ceramic capacitor 10-3 according to the fourth embodiment may be 0.1 pF to 5 pF, and a higher capacitance than that of the first embodiment may be obtained within the above range.

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Abstract

본 발명의 세라믹 커패시터는 복수의 제1 유전체층(110)이 적층된 세라믹 본체(100)와 상기 세라믹 본체(100)의 하면 양측에 배치된 제1 및 제2 바닥 전극(211,212)을 포함하고, 상기 복수의 제1 유전체층(110)은 유전체만으로 된다. 본 발명은 고주파에서 동작하면서 반응 속도가 빠르도록 저용량화한 구조의 적층 세라믹 커패시터를 제공할 수 있는 이점이 있다.

Description

세라믹 커패시터
본 발명은 세라믹 커패시터에 관한 것으로, 전자기기에 적용되는 적층 세라믹 커패시터(Ceramic capacitor)에 관한 것이다.
커패시터(Capacitor)는 전압이 일정하게 유지되어야 하는 부품이 있을 때 전기를 저장했다가 부품이 필요로 하는 만큼 전기를 균일하고 안정적으로 공급함으로써 해당 부품을 보호하는 용도로 사용하거나, 전자기기 안에서 노이즈를 제거하는 용도로 사용하거나, 직류와 교류가 섞여 있는 신호에서 교류 신호만 통과시키는 용도로 사용한다.
최근 전자기기의 소형 경량화, 디지털화, 고주파화에 따라 전극간 유전체로 세라믹을 여러 층으로 쌓은 적층 세라믹 커패시터(MLCC, Multilayer Chip Capacitor)가 많이 사용되고 있다. 적층 세라믹 커패시터는 능동소자와 수동소자로 구분되어 있는 전자회로에서 반도체, IC 등의 능동소자에 영향을 주는 노이즈를 제거하여 해당 전자기기가 잘 동작하도록 돕는다. 노이즈는 전자기기의 작동을 방해하는 신호를 의미한다.
세라믹 커패시터는 유전체, 내부전극, 외부전극으로 구성된다. 세라믹 커패시터는 내부전극이 마주보는 사이에 전하가 축적되므로 한정된 공간에 많은 층의 내부전극을 쌓아 소형화와 고용량화를 구현하고 있다. 이러한 세라믹 커패시터는 빠른 응답이 요구되는 고주파에서는 고용량 세라믹 커패시터 보다는 내부전극의 적층수가 적은 저용량 세라믹 커패시터가 적합하다.
그런데, 내부전극의 적층수가 적은 저용량 세라믹 커패시터는 내부전극의 적층수가 적어 인장강도가 약하기 때문에 외부전극을 회로기판에 전기적으로 연결하기 위한 납땜시, 납땜 부위에 응력이 집중되면서 크랙이 발생하기 쉽다. 세라믹 커패시터에 크랙이 발생하면 세라믹 커패시터에서 요구되는 특성이 변하기 때문에 신뢰성이 떨어지게 된다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명의 목적은 고주파에서 동작하면서 반응 속도가 빠르도록 저용량화한 구조의 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 저용량화한 구조에서 외부전극을 회로기판에 납땜시(솔더링시) 크랙 발생이 방지되도록 인장강도를 개선한 고주파용 적층 세라믹 커패시터를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 실시예에 따른 세라믹 커패시터는 복수의 제1 유전체층이 적층된 세라믹 본체와 세라믹 본체의 하면 양측에 배치된 제1 및 제2 바닥 전극을 포함한다.
세라믹 본체는 플로트 전극이 배치된 제2 유전체층을 더 포함하고, 플로트 전극은 상기 제2 유전체층의 양 측면과 이격되고 양단이 상기 제1 및 제2 바닥 전극의 일부와 오버랩된다.
제2 유전체층에 더미 전극이 더 배치되고, 플로트 전극은 제2 유전체층의 길이방향 중심부에 배치되며, 더미 전극은 플로트 전극과 이격되어 배치되고 세라믹 본체의 양 측면으로 노출된다.
세라믹 본체는 더미 전극이 배치된 복수의 제3 유전체층을 더 포함하고, 더미 전극은 세라믹 본체의 양 측면으로 노출된다.
세라믹 본체는 제1 및 제2 바닥 전극의 상방으로 복수 개가 배치되고 세라믹 본체의 양 측면으로 노출되는 더미 전극들을 더 포함한다.
제1 및 제2 바닥 전극과 최하부에 위치한 더미 전극 간 간격과, 더미 전극들 간 간격은 제1 및 제2 바닥 전극을 기판에 솔더링시 솔더가 더미 전극을 타고 올라갈 수 있는 간격이다.
더미 전극들 간 높이방향 간격은 2㎛~3㎛일 수 있다.
세라믹 본체는 제2 유전체층 및 제3 유전체층을 더 포함하고, 더미 전극은 제2 유전체층 및 제3 유전체층의 상면과 하면 중 적어도 한 면의 양측에 형성되고 양 측면으로 노출되며 서로 대면하는 형상일 수 있다.
더미 전극은 일자 형상, 'ㄷ' 형상, 'T'자 형상 중 하나로 형성될 수 있다.
세라믹 본체의 양 측면으로 노출된 더미 전극 부분과 제1 및 제2 바닥 전극은 도금으로 연결될 수 있다.
더미 전극들 중 하나는 플로트 전극과 같은 유전체층에 배치될 수 있다.
더미 전극들 중 최상부에 위치한 더미 전극과 바닥 전극 간의 거리는 세라믹 본체의 높이의 절반 이하일 수 있다.
본 발명은 내부전극 없이 제1 바닥 전극과 제2 바닥 전극 간에 정전용량(C)을 형성하는 초저용량의 세라믹 커패시터를 제조하여, 고주파에서 동작하면 빠른 반응 속도가 요구되는 전자기기에 적용이 용이한 효과가 있다.
또한, 본 발명은 내부에 플로트 전극을 포함하여, 플로트 전극과 제1 바닥 전극과 제2 바닥 전극 간에 정전용량(C)을 추가 형성할 수 있으므로 저용량으로 제조하되 정전용량을 조절하는 것이 가능하다.
또한, 본 발명은 세라믹 본체의 양 측면으로 노출되는 복수 개의 더미전극을 포함하여 인장강도를 개선하므로 바닥 전극을 기판에 솔더링시 솔더(S)가 더미 전극을 타고 올라가게 되어 솔더링되는 면적이 넓어지고 크랙 발생이 방지되며 기판에도 안정적으로 실장할 수 있는 효과가 있다.
또한, 본 발명은 더미 전극을 정전용량 형성에 기여하면서 세라믹 본체의 하단 양측 부분의 인장 강도를 보강하는 형상으로 형성하여, 세라믹 커패시터를 기판에 실장시 안정적인 접합이 가능하고 저용량으로 제작하되 필요시 추가 정전용량을 확보할 수 있는 효과가 있다.
이와 같이, 본 발명은 고주파용에 적합하도록 저용량으로 제조할 수 있으며, 내부전극을 적용하지 않고도 일정 범위에서 정전용량 조절이 가능하며, 내부전극이 없어 인장강도가 부족한 문제도 더미 전극을 적용하여 해결할 수 있으므로 고신뢰성 세라믹 커패시터의 제조가 가능한 효과가 있다.
도 1a는 본 발명의 제1 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 1b는 본 발명의 제1 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 1c는 본 발명의 제1 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 2a는 본 발명의 제2 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 2b는 본 발명의 제2 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 2c는 본 발명의 제2 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 3a는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 3b는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 3c는 본 발명의 제3 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 3d는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 기판에 실장하기 위해 솔더링한 모습을 보인 종단면도이다.
도 3e는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 기판에 실장하기 위해 솔더링한 모습의 변형예를 보인 종단면도이다.
도 4a는 본 발명의 제4 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 4b는 본 발명의 제4 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 5a는 본 발명의 제5 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 5b는 본 발명의 제5 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 6a는 본 발명의 제6 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이다.
도 6b는 본 발명의 제6 실시예에 의한 세라믹 커패시터의 종단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1a는 본 발명의 제1 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 1b는 본 발명의 제1 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 1c는 본 발명의 제1 실시예에 의한 세라믹 커패시터의 종단면도이다. 도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1a에 도시된 바에 의하면, 본 발명의 제1 실시예에 의한 세라믹 커패시터(10)는 세라믹 본체(100)와 제1 및 제2 바닥 전극(211,212)을 포함한다. 세라믹 본체(100)는 유전체만으로 이루어진다. 제1 및 제2 바닥 전극(211,212)은 세라믹 본체(100)의 하면 양측에 배치된다. 세라믹 본체(100)는 직육면체 형상으로 형성되며, 세라믹 본체(100)의 하면은 기판에 실장하는 면을 지칭한다.
제1 실시예에 의한 세라믹 커패시터(10)는 세라믹 본체(100)가 유전체만으로 이루어지므로 내부전극이 없는 구조이다. 이러한 세라믹 커패시터(10)는 제1 바닥 전극(211)과 제2 바닥 전극(212) 간에 정전용량(Capacitance)을 형성한다. 정전용량은 0.1 pF ~5 pF 일 수 있다. 제1 바닥 전극(211)과 제2 바닥 전극(212) 간에 형성되는 정전용량은 제1 바닥 전극(211)과 제2 바닥 전극(212) 간의 이격된 거리로 조정할 수 있다. 제1 바닥 전극(211)과 제2 바닥 전극(212) 간에는 저용량을 형성하므로 빠른 응답이 요구되는 고주파에 사용하기 적합하다. 빠른 응답이 요구되는 고주파에서는 고용량 커패시터보다는 저용량 커패시터가 적합하다.
도 1b에 도시된 바에 의하면, 제1 실시예에 의한 세라믹 커패시터(10)는 유전체만으로 이루어진 제1 유전체층(110)과 제1 및 제2 바닥 전극(211,212)이 배치된 바닥 전극층(210)이 적층된 형태이다.
제1 유전체층(110)을 형성하는 유전체의 재료는 유전율이 큰 티탄산바륨 (BaTiO3)계 세라믹일 수 있다. 이외에도 제1 유전체층(110)을 형성하는 유전체 재료는 (Ca, Zr)(Sr, Ti)O3를 사용하거나 추가로 포함할 수 있다. 그러나 정전용량은 유전체의 유전율에 비례하므로 유전율이 큰 유전체 재료 BaTiO3를 사용하는 것이 바람직하다. 복수의 제1 유전체층(110)이 적층되어 세라믹 본체(100)를 형성할 수 있다.
제1 및 제2 바닥 전극(211,212)은 기판과 연결하기 위한 외부전극이다. 제1 및 제2 바닥 전극(211,212)은 바닥 전극층(210)의 하면 양측에 배치된다. 바닥 전극층(210)은 유전체 재료로 제작한 세라믹 시트의 하면 양측에 바닥 전극 재료를 인쇄 또는 도포하여 형성할 수 있다.
일 예로, 제1 실시예의 세라믹 커패시터(10)는 유전체 재료로 제조한 세라믹 시트의 하면 양측에 바닥 전극을 인쇄 또는 도포하여 바닥 전극층(210)을 형성한 다음, 바닥 전극층(210)의 상면에 유전체 재료만으로 제작한 세라믹 시트를 반복하여 적층하고, 압착하여 밀도를 높여준 다음 칩 형태로 절단 및 소성하여 제작할 수 있다. 여기서, 세라믹 시트는 유전체 재료 파우더와 첨가 재료 등을 균일하게 혼합하여 슬러리를 만든 다음 필름 위에 슬러리를 균일하게 코팅하는 성형 공정으로 제조할 수 있다.
또는, 유전체 재료만으로 제조한 세라믹 시트를 반복 적층하여 세라믹 시트 적층체를 제조한 다음, 압착하고 소성하며, 다듬는 과정을 거친 다음 소성된 적층체의 하면에 바닥 전극 재료를 인쇄 또는 도포하여 제1 및 제2 바닥 전극(211,212)을 형성할 수도 있다. 이때, 세라믹 시트의 적층 수는 세라믹 시트의 두께에 따라 선택적으로 조절 가능하다.
제1 실시예의 세라믹 커패시터(10)는 내부전극이 포함되지 않은 구조이므로 세라믹 시트를 반복 적층하지 않고 일정 두께를 가지는 하나의 덩어리로 제작하여 작업 공수를 줄일 수도 있다.
그 예로, 도시하지는 않았지만 제1 실시예의 세라믹 커패시터(10)는 유전체 재료로 제작한 세라믹 시트의 하면 양측에 바닥 전극을 인쇄 또는 도포하여 바닥 전극층(210)을 형성한 다음, 바닥 전극층(210)의 상면에 유전체 재료만으로 제작한 일정 형상의 세라믹 시트를 적층한 다음, 압착하고 절단 및 소성하여 제작할 수 있다.
또는, 제1 실시예의 세라믹 커패시터(10)는 유전체 재료만으로 일정 형상의 세라믹 시트를 제조한 다음, 압착하고 절단 및 소성하며, 다듬는 과정을 거친 다음 하면에 바닥 전극 재료를 인쇄 또는 도포하여 제1 및 제2 바닥 전극(211,212)을 형성할 수도 있다.
바닥 전극 재료는 전기 전도성이 높은 Ag, Cu가 사용될 수 있다. 제1 및 제2 바닥 전극(212)에는 Ni 및 Sn을 도금하여 도금층을 더 형성할 수 있다. 제1 및 제2 바닥 전극(212)에 Ni 및 Sn 도금층을 더 형성하면 기판에 부착력이 증가되고 내습성을 향상시킬 수 있다.
도 1c에 도시된 바에 의하면, 제1 실시예에 의한 세라믹 커패시터(10)는 세라믹 본체(100)가 유전체만으로 이루어지고 내부전극이 없는 구조이므로 제조가 용이하고, 제1 바닥 전극(211)과 제2 바닥 전극(212) 간에 정전용량(C)을 형성하므로 초저용량으로 제조할 수 있다. 정전용량은 0.1 pF ~5 pF 일 수 있으며, 바람직하게는 0.1 pF ~1 pF 범위일 수 있다.
도 2a는 본 발명의 제2 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 2b는 본 발명의 제2 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 2c는 본 발명의 제2 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 2a에 도시된 바에 의하면, 본 발명의 제2 실시예에 의한 세라믹 커패시터(10-1)는 세라믹 본체(100-1), 플로트 전극(121), 제1 및 제2 바닥 전극(211,212)을 포함한다. 제2 실시예에 의한 세라믹 커패시터(10-1)는 세라믹 본체(100-1)에 플로트 전극(121)을 포함한다. 플로트 전극(121)은 양단이 제1 및 제2 바닥 전극(211,212)과 일부 오버랩되어 정전용량을 추가 형성한다. 제2 실시예에 의한 세라믹 커패시터(10-1)는 플로트 전극(121)이 제1 및 제2 바닥 전극(211,212)과 일부 오버랩되어 정전용량을 추가 형성하므로 제1 실시예에 비해 상대적으로 많은 정전용량을 축적할 수 있다.
플로트 전극(121)은 제1 및 제2 바닥 전극(211,212)과 이격되고 양단이 제1 및 제2 바닥 전극(211,212)의 일부와 오버랩 된다. 플로트 전극(121)이 제1 및 제2 바닥 전극(211,212)과 이격된 거리 및 플로트 전극(121)의 양단과 제1 및 제2 바닥 전극(211,212)이 오버랩된(마주보는) 면적을 조절하여 정전용량을 조절할 수 있다. 플로트 전극(121)의 양단과 제1 및 제2 바닥 전극(211,212)이 마주보는 면적이 넓으면 상대적으로 많은 전하를 축적할 수 있다. 제2 실시예에 의한 세라믹 커패시터(10-1)의 정전용량은 0.1 pF ~5 pF 범위일 수 있으며, 상기 범위 내에서 제2 실시예에 의한 세라믹 커패시터(10-1)는 제1 실시예의 세라믹 커패시터(10)에 비해 정전용량이 상대적으로 높다.
도 2b에 도시된 바에 의하면, 제2 실시예에 의한 세라믹 커패시터(10-1)는 유전체만으로 이루어진 제1 유전체층(110)과 플로트 전극(121)이 배치된 제2 유전체층(120)과 제1 및 제2 바닥 전극(211,212)이 배치된 바닥 전극층(210)이 적층된 형태이다.
복수의 제1 유전체층(110)과 하나 이상의 제2 유전체층(120)이 적층되어 세라믹 본체(100-1)를 형성할 수 있으며, 세라믹 본체(100-1)의 하면에 바닥 전극층(210)이 더 적층되어 세라믹 커패시터(10-1)를 형성할 수 있다.
제1 유전체층(110)을 형성하는 유전체의 재료는 유전율이 큰 티탄산바륨 (BaTiO3)계 세라믹일 수 있다. 이외에도 제1 유전체층(110)을 형성하는 유전체 재료는 (Ca, Zr)(Sr, Ti)O3를 사용하거나 추가로 포함할 수 있다.
플로트 전극(121)은 정전용량을 추가 형성하기 위한 구성이다. 플로트 전극(121)은 제2 유전체층(120)의 길이방향 중심부에 배치되며 양단 일부가 제1 및 제2 바닥 전극(211,212)과 오버랩 될 수 있도록 일정 면적을 갖는다. 플로트 전극(121)은 유전체 재료로 제작한 세라믹 시트의 상면 또는 하면에 플로트 전극 재료를 인쇄 또는 도포하여 형성할 수 있다. 플로트 전극(121)은 세라믹 본체(100-1) 내에 배치되고 외부로 노출되지 않는다.
제1 및 제2 바닥 전극(211,212)은 기판과 연결하기 위한 외부전극이다. 제1 및 제2 바닥 전극(211,212)은 바닥 전극층(210)의 하면 양측에 배치된다. 바닥 전극층(210)은 유전체 재료로 제작한 세라믹 시트의 하면 양측에 바닥 전극 재료를 인쇄 또는 도포하여 형성할 수 있다.
일 예로, 제2 실시예의 세라믹 커패시터(10-1)는 유전체 재료로 제조한 세라믹 시트의 하면 양측에 바닥 전극을 인쇄 또는 도포하여 바닥 전극층(210)을 형성하고, 유전체 재료로 제조한 세라믹 시트의 상면과 하면 중 한 면에 플로트 전극을 인쇄하여 제2 유전체층(120)을 형성한다. 다음으로, 바닥 전극층(210)의 상면에 제2 유전체층(120)을 적층하고, 제2 유전체층(120)의 상면에 유전체 재료만으로 제작한 세라믹 시트를 반복 적층하여 복수의 제1 유전체층(110)을 형성한 다음, 압착하고 칩 형태로 절단 및 소성하여 제작할 수 있다. 여기서, 세라믹 시트는 유전체 재료 파우더(BaTiO3)와 첨가 재료 등을 균일하게 혼합하여 슬러리를 만든 다음 필름 위에 슬러리를 균일하게 코팅하는 성형 공정으로 제조할 수 있다.
또는, 유전체 재료만으로 제조한 세라믹 시트의 상면에, 세라믹 시트에 플로트 전극을 인쇄한 제2 유전체층(120)을 적층한 다음, 제2 유전체층(120)의 상면에 유전체 재료만으로 제조한 세라믹 시트를 반복 적층하여 플로트 전극(121)을 포함하는 세라믹 시트 적층체를 제조한 다음, 플로트 전극(121)을 포함하는 세라믹 시트 적층체를 압착하고 소성하며, 다듬는 과정을 거친 다음, 소성된 적층체의 하면에 바닥 전극 재료를 인쇄 또는 도포하여 제1 및 제2 바닥 전극(211,212)을 형성할 수도 있다.
플로트 전극(121)이 제1 및 제2 바닥 전극(211,212)과 이격된 거리로 정전용량을 조절할 수 있다. 실시예에서는 제2 유전체층(120)이 바닥 전극층(210)의 상면에 적층되고, 제2 유전체층(120)의 상면에 복수의 제1 유전체층(110)이 적층된 것을 일 예로 설명하였으나, 제2 유전체층(120)을 제1 유전체층(110)들의 사이에 적층하여 플로트 전극(121)이 제1 및 제2 바닥 전극(211,212)과 이격된 거리를 조절할 수 있다.
플로트 전극 재료는 Pd, Pt, Ag-Pd, Ni 중 하나 또는 이들의 혼합 금속이 사용될 수 있으며, 고주파 대역에서 High-Q를 얻기 위하여 Ag 또는 Cu가 사용될 수 있다.
바닥 전극 재료는 전기 전도성이 높은 Ag, Cu가 사용될 수 있다. 제1 및 제2 바닥 전극(212)에는 Ni 및 Sn을 도금하여 도금층을 더 형성할 수 있다. 제1 및 제2 바닥 전극(212)에 Ni 및 Sn 도금층을 더 형성하면 기판에 부착력이 증가되고 내습성을 향상시킬 수 있다.
도 2c에 도시된 바에 의하면, 제2 실시예에 의한 세라믹 커패시터(10-1)는 세라믹 본체(100-1)에 플로트 전극(121)이 포함되고, 플로트 전극(121)의 양단은 제1 바닥 전극(211) 및 제2 바닥 전극(212)과 일부 오버랩되어 정전용량(C)을 형성하므로 저용량으로 제조할 수 있다. 제2 실시예에 의한 세라믹 커패시터(10-1)의 정전용량은 0.1 pF ~5 pF 일 수 있으며, 상기 범위 내에서 제1 실시예에 비해서는 높은 정전용량을 얻을 수 있다.
도 3a는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 3b는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 3c는 본 발명의 제3 실시예에 의한 세라믹 커패시터의 종단면도이고, 도 3d는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 기판에 실장하기 위해 솔더링한 모습을 보인 종단면도이고, 도 3e는 본 발명의 제3 실시예에 의한 세라믹 커패시터를 기판에 실장하기 위해 솔더링한 모습의 변형예를 보인 종단면도이다.
도 3a에 도시된 바에 의하면, 제3 실시예에 의한 세라믹 커패시터(10-2)는 세라믹 본체(100-2), 플로트 전극(121), 더미 전극(131,132), 제1 및 제2 바닥 전극(211,212)을 포함한다. 제3 실시예에 의한 세라믹 커패시터(10-2)는 세라믹 본체(100-2)에 플로트 전극(121)과 더미 전극(131,132)을 포함한다.
플로트 전극(121)은 양단이 제1 및 제2 바닥 전극(211,212)과 일부 오버랩되어 정전용량을 추가 형성한다. 플로트 전극(121)은 제1 및 제2 바닥 전극(211,212)과 이격되고 양단이 제1 및 제2 바닥 전극(211,212)의 일부와 오버랩 된다. 플로트 전극(121)이 제1 및 제2 바닥 전극(211,212)과 이격된 거리 및 플로트 전극(121)의 양단과 제1 및 제2 바닥 전극(211,212)이 오버랩된(마주보는) 면적을 조절하여 정전용량을 조절할 수 있다.
더미 전극(131,132)은 제1 및 제2 바닥 전극(211,212)의 상방으로 복수 개가 배치되고 세라믹 본체(100-2)의 양 측면으로 노출된다. 더미 전극(131,132)은 세라믹 커패시터(10-2)의 인장강도를 확보하기 위한 것이다. 세라믹 본체(100)가 유전체 재료만으로 이루어지거나 세라믹 본체(100-1)의 내부에 하나의 플로트 전극(121)만 구비되는 경우 세라믹 재료의 특성상 인장강도가 낮을 수 있다. 특히, 세라믹 본체(100)가 유전체 재료만으로 이루어지는 경우, 세라믹 커패시터를 기판에 솔더링 접합시 하중이 집중되는 커패시터의 하부 양측에 응력이 집중되어 크랙이 발생할 수 있다.
따라서 바닥 전극(211,212)과 인접한 세라믹 본체(100-2)의 양측에 복수층의 더미 전극(131,132)을 배치하여 기판과 솔더링 접합되는 부분의 인장강도를 보강한다. 바닥 전극(211,212)과 인접한 세라믹 본체(100-2)의 양측에 복수층의 더미 전극(131,132)을 배치하면 내부전극이 없거나 내부전극의 적층 수가 적은 세라믹 커패시터(10-2)의 인장강도를 보강할 수 있다.
또한, 더미 전극(131,132)은 세라믹 본체(100-2)의 양 측면으로 노출된다. 세라믹 본체(100-2)의 양 측면으로 노출되는 더미 전극(131,132)은 바닥 전극(211,212)을 기판에 솔더링시 솔더가 더미 전극(131,132)을 타고 올라가게 함으로써 솔더링되는 면적을 넓혀 세라믹 커패시터(10-2)를 기판에 안정적으로 접합함과 더불어 기판과 접속되는 외부전극의 면적을 넓혀 접속 신뢰성을 높인다.
더미 전극(131,132)은 제1 및 제2 바닥 전극(211,212)의 상방으로 복수 개가 배치된다. 제3 실시예에서 더미 전극(131,132)은 제1 및 제2 바닥 전극(211,212)의 상방으로 복수 개가 일정 높이까지 배치되어 기판과 솔더링 접합되는 부분의 인장강도를 보강하는 역할을 하고 정전용량 형성에는 기여하지 않는다.
도 3b에 도시된 바에 의하면, 제3 실시예에 의한 세라믹 커패시터(10-2)는 유전체만으로 이루어진 제1 유전체층(110)과 더미 전극(131,132)이 배치된 제3 유전체층(130)과 플로트 전극(121)이 배치된 제2 유전체층(120)과 제1 및 제2 바닥 전극(211,212)이 배치된 바닥 전극층(210)이 적층된 형태이다.
제1 유전체층(110)을 형성하는 유전체의 재료는 유전율이 큰 티탄산바륨 (BaTiO3)계 세라믹일 수 있다. 이외에도 제1 유전체층(110)을 형성하는 유전체 재료는 (Ca, Zr)(Sr, Ti)O3를 사용하거나 추가로 포함할 수 있다.
플로트 전극(121)은 제2 유전체층(120)의 길이방향 중심부에 배치되어 양 측면이 제2 유전체층(120)의 길이방향 양 측면과 이격되며 양단 일부가 제1 및 제2 바닥 전극(211,212)과 오버랩 될 수 있도록 일정 면적을 갖는다. 플로트 전극(121)은 유전체 재료로 제작한 세라믹 시트의 상면 또는 하면에 플로트 전극 재료를 인쇄 또는 도포하여 형성할 수 있다. 플로트 전극(121)은 세라믹 본체(100-1) 내에 배치되고 외부로 노출되지 않는다.
더미 전극(131,132) 중 하나는 플로트 전극(121)과 같은 유전체층에 배치될 수 있다. 일 예로, 더미 전극(131,132) 중 하나는 플로트 전극(121)이 배치되는 제2 유전체층(120)에 배치되고, 나머지는 제2 유전체층(120)의 상면에 적층되는 제3 유전체층(130)에 배치될 수 있다. 제3 유전체층(130)은 복수 개일 수 있다.
더미 전극(131,132) 중 하나를 플로트 전극(121)과 같은 유전체층에 배치하면 적층 수를 줄여 세라믹 커패시터(10-2)의 제조 공정수를 줄일 수 있다.
제2 유전체층(120)에서 플로트 전극(121)은 제2 유전체층(120)의 길이방향 중심부에 배치되며, 더미 전극(131,132)은 플로트 전극(121)과 이격되어 배치되고 세라믹 본체(100-2)의 양 측면으로 노출될 수 있다.
제3 유전체층(130)에 배치되는 더미 전극(131,132)은 제3 유전체층(130)의 상면 양측에 대면하면서 양단으로 노출되게 배치될 수 있다. 실시예에서 제3 유전체층(130)에 배치되는 더미 전극(131,132)은 상면 양측에 3면으로 노출되는 일자 형상이 서로 대면하게 형성된다.
제1 및 제2 바닥 전극(211,212)은 바닥 전극층(210)의 하면 양측에 배치된다. 바닥 전극층(210)은 유전체 재료로 제작한 세라믹 시트의 하면 양측에 바닥 전극 재료를 인쇄 또는 도포하여 형성할 수 있다.
일 예로, 제3 실시예의 세라믹 커패시터(10-2)는 유전체 재료로 제조한 세라믹 시트의 하면 양측에 바닥 전극을 인쇄 또는 도포하여 바닥 전극층(210)을 형성하고, 유전체 재료로 제조한 세라믹 시트의 상면과 하면 중 한 면에 플로트 전극과 더미 전극(131,132)을 인쇄하여 제2 유전체층(120)을 형성한다. 다음으로, 바닥 전극층(210)의 상면에 제2 유전체층(120)을 적층하고, 제2 유전체층(120)의 상면에 유전체 재료로 제조한 세라믹 시트의 상면과 하면 중 한 면의 양측에 외부로 노출되게 더미 전극(131,132)을 인쇄하여 제3 유전체층(130)을 형성한다. 다음으로 제3 유전체층(130)의 상면에 유전체 재료만으로 제작한 세라믹 시트를 반복 적층하여 복수의 제1 유전체층(110)을 형성한 다음, 압착하고 칩 형태로 절단 및 소성하여 제작할 수 있다. 여기서, 세라믹 시트는 유전체 재료 파우더(BaTiO3)와 첨가 재료 등을 균일하게 혼합하여 슬러리를 만든 다음 필름 위에 슬러리를 균일하게 코팅하는 성형 공정으로 제조할 수 있다.
또는, 유전체 재료만으로 제조한 세라믹 시트의 상면에, 세라믹 시트에 플로트 전극(121)과 더미 전극(131,132)을 인쇄한 제2 유전체층(120)을 적층한 다음, 제2 유전체층(120)의 상면에 더미 전극(131,132)을 인쇄한 복수의 제3 유전체층(130)을 적층한 다음, 유전체 재료만으로 제조한 세라믹 시트를 반복 적층하여 플로트 전극(121)과 더미 전극(131,132)을 포함하는 세라믹 시트 적층체를 제조한 다음, 세라믹 시트 적층체를 압착하고 소성하며, 다듬는 과정을 거친 다음, 소성된 적층체의 하면에 바닥 전극 재료를 인쇄 또는 도포하여 제1 및 제2 바닥 전극(211,212)을 형성할 수도 있다.
플로트 전극 재료는 Pd, Pt, Ag-Pd, Ni 중 하나 또는 이들의 혼합 금속이 사용될 수 있으며, 고주파 대역에서 High-Q를 얻기 위하여 Ag 또는 Cu가 사용될 수 있다.
더미 전극(131,132)의 재료는 Pd, Pt, Ag-Pd, Ni 중 하나 또는 이들의 혼합 금속이 사용될 수 있으며, Au, Ag, Cu 중 하나 또는 이들의 혼합 금속이 추가로 도금될 수 있다. 또는, 더미 전극(131,132)의 재료는 Au, Ag, Cu 중 하나 또는 이들의 혼합 금속이 사용될 수 있다.
바닥 전극 재료는 전기 전도성이 높은 Ag, Cu가 사용될 수 있다. 제1 및 제2 바닥 전극(212)에는 Ni 및 Sn을 도금하여 도금층을 더 형성할 수 있다. 제1 및 제2 바닥 전극(212)에 Ni 및 Sn 도금층을 더 형성하면 기판에 부착력이 증가되고 내습성을 향상시킬 수 있다.
도 3c에 도시된 바에 의하면, 제3 실시예에 의한 세라믹 커패시터(10-2)는 세라믹 본체(100-2)에 플로트 전극(121)과 더미 전극(131,132)이 포함되고, 플로트 전극(121)의 양단은 제1 바닥 전극(211) 및 제2 바닥 전극(212)과 일부 오버랩되어 정전용량(C)을 형성하므로 저용량으로 제조할 수 있고, 더미 전극(131,132)은 정전용량 형성에는 관여하지 않으면서 세라믹 본체(100-2)의 하단 양측 부분의 인장 강도를 보강할 수 있다. 제3 실시예에 의한 세라믹 커패시터(10-2)의 정전용량은 0.1 pF ~5 pF 일 수 있으며, 상기 범위 내에서 제1 실시예에 비해서는 높은 정전용량을 얻을 수 있다.
더미 전극(131,132) 중 최상부에 위치한 더미 전극과 바닥 전극 간의 거리(m)는 세라믹 본체(100-2)의 높이(n)의 절반 이하인 것이 바람직하다. 이는 솔더가 부착되는 면적이 높아 크랙 발생 확률이 높은 부분만 보강해주면 되므로 바닥 전극과 인접한 부분에만 더미 전극을 형성하는 것이다. 솔더는 납일 수 있다.
제1 및 제2 바닥 전극과 최하부에 위치한 더미 전극 간 간격과, 더미 전극들 간 간격은 제1 및 제2 바닥 전극을 기판에 솔더링시 솔더가 더미 전극을 타고 올라갈 수 있는 간격으로 된다. 바람직하게는 더미 전극(131,132)들 간 간격은 2㎛~3㎛이다.
도 3d에 도시된 바에 의하면, 제3 실시예에 의한 세라믹 커패시터(10-2)는 더미 전극(131,132)이 세라믹 본체(100-2)의 양 측면으로 노출되므로 바닥 전극(211,212)을 기판(20)에 솔더링시 솔더(S)가 더미 전극(131,132)을 타고 올라가게 되어 솔더링되는 면적이 넓어지고 세라믹 커패시터(10-2)가 기판(20)의 회로 패턴(21)에 안정적으로 접합됨과 더불어 기판(20)과 접속되는 외부전극의 면적을 넓혀 접속 신뢰성을 높인다.
도 3e에 도시된 바에 의하면, 세라믹 본체(100-2)의 양 측면으로 노출된 더미 전극(131,132) 부분과 제1 및 제2 바닥 전극(211,212)은 도금으로 연결될 수 있다.
즉, 최종적으로 절단 및 소성하여 제조한 세라믹 본체(100-2)에서 양 측면으로 노출된 더미 전극(131,132) 부분과 제1 및 제2 바닥 전극(211,212)을 연결하는 도금층(D)을 형성하면 솔더링시 솔더(S)가 도금층(D)을 타고 올라가면서 솔더링이 보다 안정적으로 수행된다.
도금층(D)은 Au, Ag, Cu 중 하나 또는 이들의 혼합 금속으로 될 수 있다.
도 4a는 본 발명의 제4 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 4b는 본 발명의 제4 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 4a에 도시된 바에 의하면, 제4 실시예에 의한 세라믹 커패시터(10-3)는 유전체만으로 이루어진 제1 유전체층(110)과 더미 전극(131',132')이 배치된 제3 유전체층(130-1)과 플로트 전극(121)과 더미 전극(131',132')이 모두 배치된 제2 유전체층(120-1)과 제1 및 제2 바닥 전극(211',212')이 배치된 바닥 전극층(210-1)이 적층된 형태이다.
제4 실시예는 더미 전극(131',132')의 형상 및 바닥 전극(211',212')의 형상이 제3 실시예와 차이가 있으므로 차이가 있는 구성에 대해서만 설명하기로 한다.
제2 유전체층(120-1)과 제3 유전체층(130-1)에 배치되는 더미 전극(131',132')은 제2 유전체층(120-1)과 제3 유전체층(130-1)의 상면 양측에 배치되고 서로 대면하면서 양단으로 노출된다. 제4 실시예에서 제2 유전체층(120-1)과 제3 유전체층(130-1)에 배치되는 더미 전극(131',132')은 'ㄷ' 형상으로 되어 상면 양측에 배치되는 각각이 3면으로 노출된다. 이러한 더미 전극(131',132')은 'ㄷ' 형상의 대면하는 전후단이 서로 가까워지면서 정전용량을 형성할 수 있다. 즉, 'ㄷ' 형상의 대면하는 전후단 사이의 거리를 조절하여 정전용량을 조절할 수 있다.
바닥 전극(211',212')은 바닥전극층(210-1)의 하면 양측에 배치되되 양단이 단부로 노출되지 않는 형상일 수 있다. 바닥 전극(211',212')은 바닥전극층(210-1)의 하면 양측에 배치되되 양단이 단부로 노출되지 않는 형상인 경우, 솔더(S)가 부착되는 단면적을 넓혀 바닥 전극(211',212')을 기판(20)에 보다 안정적으로 접합할 수 있다. 바닥 전극(211',212')은 고주파용에 적합하다.
도 4b에 도시된 바에 의하면, 제4 실시예에 의한 세라믹 커패시터(10-3)는 세라믹 본체(100-3)에 플로트 전극(121)과 더미 전극(131',132')이 포함되고, 플로트 전극(121)의 양단은 제1 바닥 전극(211') 및 제2 바닥 전극(212')과 일부 오버랩되어 정전용량(C)을 형성하므로 저용량으로 제조할 수 있고, 더미 전극(131',132')은 필요에 따라 정전용량 형성에 기여하면서 세라믹 본체(100-2)의 하단 양측 부분의 인장 강도를 보강할 수 있다. 제4 실시예에 의한 세라믹 커패시터(10-3)의 정전용량은 0.1 pF ~5 pF 일 수 있으며, 상기 범위 내에서 제1 실시예에 비해서는 높은 정전용량을 얻을 수 있다.
도 5a는 본 발명의 제5 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 5b는 본 발명의 제5 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 5a에 도시된 바에 의하면, 제5 실시예에 의한 세라믹 커패시터(10-4)는 유전체만으로 이루어진 제1 유전체층(110)과 더미 전극(131',132')이 배치된 제3 유전체층(130-1)과 제1 및 제2 바닥 전극(211',212')이 배치된 바닥 전극층(210-1)이 적층된 형태이다. 제1 유전체층(110)은 복수 개일 수 있다.
제5 실시예는 플로트 전극이 없이 'ㄷ' 형상의 더미 전극(131',132')만 적용된 점에서 제4 실시예와 차이가 있으므로 차이가 있는 구성에 대해서만 설명하기로 한다.
제3 유전체층(130-1)에 배치되는 더미 전극(131',132')은 제3 유전체층(130-1)의 상면 양측에 배치되고 서로 대면하면서 양단으로 노출된다. 제5 실시예에서 제3 유전체층(130-1)에 배치되는 더미 전극(131',132')은 'ㄷ' 형상으로 되어 상면 양측에 배치되는 각각이 3면으로 노출된다. 이러한 더미 전극(131',132')은 'ㄷ' 형상의 대면하는 전후단이 서로 가까워지면서 정전용량을 형성할 수 있다.
더미 전극(131',132')이 배치되는 제3 유전체층(130-1)은 복수 개일 수 있으며, 더미 전극(131',132') 간 간격은 제1 및 제2 바닥 전극(211',212')을 기판에 솔더링시 솔더가 더미 전극(131',132')을 타고 올라가 외부 전극을 형성할 수 있도록 2㎛~3㎛인 것이 바람직하다.
도 5b에 도시된 바에 의하면, 제4 실시예에 의한 세라믹 커패시터(10-4)는 세라믹 본체(100-4)에 더미 전극(131',132')이 포함되고, 더미 전극(131',132')은 필요에 따라 정전용량 형성에 기여하면서 세라믹 본체(100-4)의 하단 양측 부분의 인장 강도를 보강할 수 있다. 제5 실시예에 의한 세라믹 커패시터(10-4)의 정전용량은 0.1 pF ~5 pF 일 수 있으며, 상기 범위 내에서 제1 실시예에 비해서는 높은 정전용량을 얻을 수 있다.
도 6a는 본 발명의 제6 실시예에 의한 세라믹 커패시터를 보인 분해 사시도이고, 도 6b는 본 발명의 제6 실시예에 의한 세라믹 커패시터의 종단면도이다.
도 6a에 도시된 바에 의하면, 제6 실시예에 의한 세라믹 커패시터(10-5)는 유전체만으로 이루어진 제1 유전체층(110)과 더미 전극(131,132)이 배치된 제3 유전체층(130)과 제3 유전체층(130)에 형성된 더미 전극(131,132)과 다른 형상의 더미 전극(131",132")이 배치된 제4 유전체층(130-2) 및 제1 및 제2 바닥 전극(211',212')이 배치된 바닥 전극층(210-1)이 적층된 형태이다. 제1 유전체층(110)은 복수 개일 수 있다.
제6 실시예는 플로트 전극이 없이 일자 형상의 더미 전극(131',132')과 'T'자 형상 더미 전극(131",132")을 혼용한 점에서 제5 실시예와 차이가 있으므로 차이가 있는 구성에 대해서만 설명하기로 한다.
제3 유전체층(130)에 배치되는 일자 형상의 더미 전극(131,132)은 제3 유전체층(130)의 상면 양측에 배치되고 서로 대면하면서 양단으로 노출된다. 제4 유전체층(130-2)에 배치되는 더미 전극(131",132")은 'T'자 형상으로 되어 상면 양측에 배치되는 각각이 3면으로 노출된다. 이러한 더미 전극(131",132")은 'T'자 형상의 대면하는 중간 부분이 서로 가까워지면서 정전용량을 형성할 수 있다.
더미 전극(131,132)이 배치되는 제3 유전체층(130)은 복수 개일 수 있으며, 제3 유전체층(130)에 형성된 더미 전극(131,132)과 다른 형상의 더미 전극(131",132")이 배치된 제4 유전체층(130-2)은 하나 일 수 있다. 제4 유전체층(130-2)과 제3 유전체층(130)들의 적층 순서를 조정하여 'T'자 형상의 더미 전극(131,132)이 제1 및 제2 바닥 전극(211',212')과 이격된 거리를 조정할 수 있다.
더미 전극(131,132, 131",132")들 간 간격은 제1 및 제2 바닥 전극(211',212')을 기판에 솔더링시 솔더가 더미 전극(131',132')을 타고 올라가 외부 전극을 형성할 수 있도록 2㎛~3㎛인 것이 바람직하다.
도 6b에 도시된 바에 의하면, 제6 실시예에 의한 세라믹 커패시터(10-5)는 세라믹 본체(100-5)에 인장강도를 보강하는 더미 전극(131,132)과 인장강도 보강과 정전용량을 추가 형성할 수 있는 더미 전극(131",132")을 모두 포함하여, 필요에 따라 정전용량(C) 형성에 기여하면서 세라믹 본체(100-5)의 하단 양측 부분의 인장 강도를 보강할 수 있다. 제6 실시예에 의한 세라믹 커패시터(10-5)의 정전용량은 0.1 pF ~5 pF 일 수 있으며, 상기 범위 내에서 제1 실시예에 비해서는 높은 정전용량을 얻을 수 있다.
상술한 본 발명의 제1 실시예는 제1 바닥 전극(211)과 제2 바닥 전극(212) 간에 정전용량(C)을 형성하므로 초저용량으로 제조할 수 있다.
제2 실시예는 플로트 전극(121)을 포함하고, 플로트 전극(121)이 제1 바닥 전극(211) 및 제2 바닥 전극(212)과 일부 오버랩되어 정전용량(C)을 형성하므로 저용량으로 제조할 수 있다.
제3 실시예는 세라믹 본체(100-2)의 양 측면으로 노출되는 더미 전극(131,132)을 더 포함하여, 바닥 전극(211,212)을 기판(20)에 솔더링시 솔더(S)가 더미 전극(131,132)을 타고 올라가게 되어 솔더링되는 면적이 넓어지고 세라믹 커패시터(10-2)가 기판(20)의 회로 패턴(21)에 안정적으로 접합될 수 있다.
제4 실시예는 더미 전극(131',132')이 정전용량 형성에 기여하면서 세라믹 본체(100-2)의 하단 양측 부분의 인장 강도를 보강하는 형상이므로, 세라믹 커패시터(10-3)를 기판에 실장시 안정적인 접합이 가능하고 저용량으로 제작하되 제2 실시예에 비해 높은 정전용량을 얻을 수 있다.
제5 실시예는 세라믹 본체(100-4)에 플로트 전극을 포함하지 않고 더미 전극(131',132')만 포함하여, 제1 실시예에 비해 인장강도를 높여 세라믹 커패시터(10-4)를 기판에 실장시 안정적인 접합이 가능하게 할 수 있다.
제6 실시예는 세라믹 본체(100-4)에 플로트 전극을 포함하지 않고 더미 전극(131,132, 131",132")만 포함하되, 더미 전극(131,132, 131",132") 중 적어도 하나의 더미 전극(131",132")을 정전용량 형성에 기여할 수 있는 형상으로 제작하여 프로트 전극을 사용하지 않고도 추가 용량을 확보할 수 있다.
상술한 본 발명의 실시예들 중 더미 전극을 포함하는 구조는 내부 전극이 없거나 최소화되어 강도가 부족한 저용량 세라믹 커패시터에서 기판 실장시 균열이나 크랙 발생을 방지할 수 있다.
상술한 본 발명의 실시예들은 고주파 및 저용량 세라믹 커패시터에 적용이 용이하며, 제1 실시예 내지 제6 실시예로 구분하여 실시하였으나, 이들을 혼용하여 적용 가능할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 복수의 제1 유전체층이 적층된 세라믹 본체; 및
    상기 세라믹 본체의 하면 양측에 배치된 제1 및 제2 바닥 전극;
    을 포함하는 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체는 플로트 전극이 배치된 제2 유전체층을 더 포함하고,
    상기 플로트 전극은 상기 제2 유전체층의 양 측면과 이격되고 양단이 상기 제1 및 제2 바닥 전극의 일부와 오버랩되는 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제2 유전체층에 더미 전극이 더 배치되고,
    상기 플로트 전극은 상기 제2 유전체층의 길이방향 중심부에 배치되며, 상기 더미 전극은 상기 플로트 전극과 이격되어 배치되고 상기 세라믹 본체의 양 측면으로 노출되는 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 본체는 더미 전극이 배치된 복수의 제3 유전체층을 더 포함하고,
    상기 더미 전극은 상기 세라믹 본체의 양 측면으로 노출되는 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 본체는 상기 제1 및 제2 바닥 전극의 상방으로 복수 개가 배치되고 상기 세라믹 본체의 양 측면으로 노출되는 더미 전극들을 포함하는 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 바닥 전극과 최하부에 위치한 더미 전극 간 간격과, 상기 더미 전극들 간 간격은 상기 제1 및 제2 바닥 전극을 기판에 솔더링시 솔더가 상기 더미 전극을 타고 올라갈 수 있는 간격인 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 더미 전극들 간 높이방향 간격은 2㎛~3㎛인 세라믹 커패시터.
  8. 제5항에 있어서,
    상기 세라믹 본체는 제2 유전체층 및 제3 유전체층을 더 포함하고,
    상기 더미 전극은 제2 유전체층 및 제3 유전체층의 상면과 하면 중 적어도 한 면의 양측에 형성되고 양 측면으로 노출되며 서로 대면하는 형상인 세라믹 커패시터.
  9. 제5항에 있어서,
    상기 더미 전극은 일자 형상, 'ㄷ' 형상, 'T'자 형상 중 하나로 형성된 세라믹 커패시터.
  10. 제5항에 있어서,
    상기 세라믹 본체의 양 측면으로 노출된 더미 전극 부분과 상기 제1 및 제2 바닥 전극은 도금으로 연결된 세라믹 커패시터.
  11. 제5항에 있어서,
    상기 더미 전극들 중 하나는 플로트 전극과 같은 유전체층에 배치되는 세라믹 커패시터.
  12. 제5항에 있어서,
    상기 더미 전극들 중 최상부에 위치한 더미 전극과 상기 바닥 전극 간의 거리는 상기 세라믹 본체의 높이의 절반 이하인 세라믹 커패시터.
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