WO2023054963A1 - 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치 - Google Patents

다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치 Download PDF

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WO2023054963A1
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insulating layer
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김영준
김동곤
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스템코 주식회사
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    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Definitions

  • the present invention relates to a multi-layer board capable of increasing circuit density and enhancing electrical characteristics, a method for manufacturing the same, and an electronic device including the same.
  • each layer may be formed by overlapping patterns.
  • lead-in lines extending from the pattern to the outside of the cutline area may be formed for each layer.
  • the thickness of the pattern to be cut may be increased by the lead lines. Therefore, when cutting the cut line area, there is a high possibility that burrs, metal foreign substances, etc. may occur in the cut line area due to the lead-in lines formed for each layer, and as a result, the appearance of the product may deteriorate. In addition, a large amount of a part of the wiring may be exposed to the side of the circuit board, which may cause noise during driving of the circuit.
  • a technical problem to be solved by the present invention is to provide a multi-layer board capable of increasing circuit density and enhancing electrical characteristics by using one lead-in wire, a method for manufacturing the same, and an electronic device including the multi-layer board.
  • One surface (Aspect) of the multi-layer substrate of the present invention for achieving the above technical problem is a plurality of insulating layers in which a cut line region is defined; a circuit formed on each insulating layer and including a wiring and a plating layer formed on a surface of the wiring or including a wiring on which the plating layer is not formed; a via formed in at least one insulating layer among the plurality of insulating layers; and a lead-in wire extending to the cutline region on one of a plurality of insulating layers on which circuits connected to each other are formed through the vias.
  • the vias extend from the insulating layer where the lead-in wiring is formed to the insulating layer below the first insulating layer if there is no second insulating layer on which the circuit on which the plating layer is formed is formed on the first insulating layer on which the circuit is formed on which the plating layer is not formed. may be formed within each insulating layer.
  • the thickness of the wiring may be 40 ⁇ m or more and 200 ⁇ m or less.
  • an interval of the circuit may be 2 ⁇ m or more and 8 ⁇ m or less.
  • an interval of the circuit may be 10 ⁇ m or more and 30 ⁇ m or less.
  • the plating layer may be formed on a surface of a wire electrically connected to the lead-in wire through the via.
  • the lead-in wiring may be additionally formed on any one of the plurality of insulating layers when the via is not formed in any one of the plurality of insulating layers.
  • the circuit formed on the same layer as the lead-in wiring may include the wiring and the plating layer.
  • the lead-in wiring may be formed at a level equal to or lower than the level of the wiring.
  • the lead-in wiring When the lead-in wiring is formed at a level lower than that of the wiring, it may be formed at a level equivalent to a seed layer formed between the insulating layer and the wiring.
  • the plating layer may not be formed on the surface of the lead wire.
  • the multi-layer board may further include a lead wire protection layer formed on the lead wire.
  • the incoming wire protection layer may be removed after forming the plating layer on the wire or may remain when an insulating layer is stacked on the circuit.
  • the incoming wire protection layer may be formed at a level equal to that of the wire or at a level equal to the sum of the height of the wire and the plating layer.
  • the lead wire may be formed at a level equal to that of a wire formed in the same layer, and the lead wire protection layer may be formed at a level equal to that of the plating layer.
  • An insulating layer in which the lead wire is formed may protrude more outward than the cut line area, and the lead wire may be formed on the protruded insulating layer to extend outward from the cut line area and be exposed.
  • one aspect of the electronic device of the present invention for achieving the above technical problem is a multi-layer substrate; and a semiconductor device electrically connected to the multi-layer substrate, and operates under the control of the semiconductor device or uses electromagnetic force provided by the circuit formed on the multi-layer substrate.
  • the cut line region is defined, providing a first insulating layer including a region protruding out of the cut line region; forming a first wiring on the first insulating layer and a lead-in wiring connected to the first wiring and extending to a protruding region of the first insulating layer; Forming an insulating layer on the first circuit including the first wiring, forming a via through the insulating layer, and forming a wiring on the via and the insulating layer are sequentially repeated n times to obtain an nth insulating layer and an nth insulating layer.
  • n is a natural number greater than or equal to 2
  • the n-th insulating layer is a cut corresponding to a cut line region of the first insulating layer.
  • a line area is defined, the lead-in wiring formed in the protruding area of the first insulating layer is exposed, and a plating layer is formed on a surface of at least one of the first to nth circuits.
  • the method may further include forming a second plating layer on a surface of the second wiring by applying an electrical signal to the incoming wiring.
  • the passivation layer may be formed on the Nth circuit.
  • a plating layer may be formed on a surface of at least one of the third wiring of the third circuit to the Nth wiring of the Nth circuit.
  • the first insulating layer includes a metal layer on a surface and the metal layer is formed as the lead wire, forming a lead wire protection layer on the metal layer may be further included.
  • the plating layer may be formed using the lead-in wiring.
  • the present invention relates to a multi-layer board capable of increasing circuit density and enhancing electrical characteristics, a manufacturing method thereof, and an electronic device including the multi-layer board, and the following effects can be obtained.
  • the thickness of the pattern to be cut can be reduced, and thus the quality of the appearance of the product including the cut line area can be secured.
  • the amount of metal exposed to the side of the product can be reduced, and circuit noise can also be reduced.
  • FIG. 1 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a first embodiment of the present invention.
  • FIG. 2 is an exemplary view for explaining structures of wiring and plating layers constituting a circuit of a multi-layer board according to some embodiments of the present invention.
  • FIG. 3 is an exemplary diagram for explaining a plating method of wiring and plating layers constituting a circuit of a multi-layer board according to some embodiments of the present invention.
  • FIG. 4 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a second embodiment of the present invention.
  • FIG. 5 is an exemplary view for explaining the role of lead-in wiring constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 6 is a first exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 7 is a second exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 8 is a third exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 9 is a first exemplary view for explaining a lead-in wire protection layer constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 10 is a second exemplary view for explaining a lead-in wire protection layer constituting a multi-layer board according to some embodiments of the present invention.
  • FIG. 11 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a third embodiment of the present invention.
  • FIG. 12 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a fourth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a fifth embodiment of the present invention.
  • FIG. 14 is a flowchart sequentially illustrating a method of manufacturing a multilayer substrate according to a first embodiment of the present invention.
  • the present invention relates to a multi-layer board capable of increasing circuit density and enhancing electrical characteristics by using one lead-in wire, a method for manufacturing the same, and an electronic device including the multi-layer board. That is, the first object of the present invention is to reduce the lead-in wiring to secure the reliability of a multi-layer substrate cutting line.
  • the present invention will be described in detail with reference to drawings and the like.
  • FIG. 1 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a first embodiment of the present invention.
  • the multilayer substrate 100 may include an insulating layer 110, a circuit 120, vias 130, lead-in wires 140, and a protective layer 150.
  • the multilayer board 100 is a circuit board composed of multiple layers and may include a plurality of insulating layers 110 and a plurality of circuits 120 .
  • the circuit 120 may be formed on each insulating layer 110 .
  • the multilayer board 100 is illustrated as including four insulating layers 210 , 220 , 230 , and 240 and four circuits 310 , 320 , 330 , and 340 .
  • the multilayer substrate 100 includes four insulating layers 210, 220, 230, and 240 and four circuits 310, 320, 330, and 340 will be described as an example, but this embodiment will be described accordingly. It is not limited, and the multi-layer board 100 can be equally applied to the case where the multi-layer board 100 includes two insulating layers and two circuits, the multi-layer board 100 includes four or more insulating layers and four or more circuits, etc. is of course
  • the insulating layer 110 is a basic material formed on each layer to configure the circuit board in multiple layers, and is made of an insulating material to have a predetermined thickness (eg, 5 ⁇ m to 100 ⁇ m). It may be formed, and may be formed to have any one of properties of rigidity, flexibility, and rigidity.
  • the insulating layer 110 may include a cutline area 160 .
  • the cut line area 160 is a boundary portion dividing the circuit board into a product area 410 and a non-product area 420 .
  • the non-product area 420 refers to an area protruding outward from the cut line area 160 .
  • the cut line area 160 may be cut by a method such as a laser or dicing during a production process, and thus the product area 410 may be separated from the non-product area 420 .
  • the cut line area 160 may be an edge area of the multilayer board 100 composed of only the product area 410, or may be an inner area positioned inside the edge area.
  • a plurality of insulating layers 110 may be formed in the multilayer substrate 100 .
  • Four insulating layers 110 may be formed, for example, in the multi-layer substrate 100.
  • the multi-layer substrate 100 includes a first insulating layer 210, a second insulating layer 220, and a third insulating layer.
  • layer 230 and a fourth insulating layer 240 may be included.
  • the first insulating layer 210 to the fourth insulating layer 240 may be formed to have the same thickness. However, the present embodiment is not limited thereto. Some of the first insulating layer 210 to the fourth insulating layer 240 may have the same thickness, and some other insulating layers may have different thicknesses. Alternatively, all of the first insulating layer 210 to the fourth insulating layer 240 may be formed to have different thicknesses.
  • a seed layer may be formed on the first insulating layer 210 to the fourth insulating layer 240 .
  • the seed layer may be formed of an electrically conductive material, and may be formed on the first insulating layer 210 to the fourth insulating layer 240 using a physical or chemical method such as deposition, adhesion, or plating. there is.
  • the seed layer is, for example, one metal selected from among conductive metals such as nickel (Ni), chromium (Cr), copper (Cu), gold (Au), aluminum (Al), palladium (Pd), or two or more. It can be formed by using an alloy as a material.
  • an underlying layer may be further formed on the seed layer.
  • the base layer may be formed of a conductive metal as a material. It may be formed of the same metal as the seed layer, but may be formed of a different metal from the seed layer.
  • the base layer may be formed to have the same thickness as the seed layer, to be thicker than the seed layer, or to be thinner than the circuit 120 .
  • the circuit 120 may be formed on the insulating layer 110 to electrically connect a semiconductor device installed on the multi-layer board 100 and an external electronic device and transmit signals between them.
  • the circuit 120 may also be formed on the insulating layer 110 to induce an electromagnetic force.
  • the circuit 120 may be spirally wound on the insulating layer 110 to form a coil pattern.
  • the circuit 120 may be formed of an electrically conductive material.
  • Circuit 120 may include, for example, nickel (Ni), chromium (Cr), copper (Cu), gold (Au), silver (Ag), platinum (Pt), aluminum (Al), palladium (Pd), titanium It may be formed using one metal selected from conductive metals such as (Ti) or an alloy of two or more materials.
  • the circuit 120 may be formed on the insulating layer 110 using a plating process. In this case, the circuit 120 may be formed on the insulating layer 110 using any one of electroplating and electroless plating. However, the present embodiment is not limited thereto. The circuit 120 may also be formed on the insulating layer 110 using various techniques such as etching, printing, and coating in addition to plating.
  • a plurality of circuits 120 may be formed in the multilayer board 100 .
  • four circuits 120 may be formed in the multilayer board 100, in which case the multilayer board 100 includes a first circuit 310, a second circuit 320, and a third circuit 330. and a fourth circuit 340 .
  • the same number of circuits 120 as the number of insulating layers 110 may be formed in the multilayer board 100 . That is, the circuit 120 may be formed on each insulating layer 110 . However, the present embodiment is not limited thereto. The circuit 120 may be formed in a smaller number than the insulating layer 110 . In this case, a certain layer may be composed of only the insulating layer 110 without the circuit 120 being formed on the insulating layer 110 .
  • the first circuit 310 may include a wiring 510 and a plating layer 520 .
  • the wiring 510 may be formed on the first insulating layer 210
  • the plating layer 520 may be formed to surround the wiring 510 .
  • the wiring 510 may be formed on the seed layer or the base layer.
  • the wiring 510 and the plating layer 520 constituting the first circuit 310 will be described, but the second circuit 320, the third circuit 330, and the fourth circuit 340 are also described as the first circuit. Of course, it can be formed in the same structure as (310).
  • the wiring 510 is a conductive pattern and may be formed on the seed layer using electrolytic plating.
  • the wiring 510 may be formed by, for example, a semi additive (SAP) method in which a seed layer is formed on the insulating layer 110 and the circuit 120 is formed by electrolytic plating on the seed layer.
  • SAP semi additive
  • the plating layer 520 is a conductive pattern similar to the wiring 510 and may be formed to surround the surface of the wiring 510 and may be formed using electrolytic plating.
  • the plating layer 520 may be formed to surround the entire exposed surface of the wiring 510, but may also be formed to surround a portion of the exposed surface of the wiring 510.
  • the first circuit 310 to the fourth circuit 340 may include only the wiring 510 .
  • the first circuit 310 to the fourth circuit 340 are wired 510 ) can be configured including only.
  • an object of increasing circuit density by narrowing the distance between wires 510 and an object of enhancing electrical characteristics are also included.
  • the thickness and width of the wiring 510 may be increased.
  • the width of the photoresist corresponds to the spacing between the wirings 510 . That is, the width of the photoresist used to form the wiring 510 becomes very narrow. Therefore, it is very difficult to form the photoresist layer into a pattern using a developer or to remove the photoresist pattern formed between the wires 510 using a stripping solution.
  • loss may occur in terms of cost as well as quality.
  • At least one of the first circuit 310 to the fourth circuit 340 includes the wiring 510 and the plating layer ( 520) is preferably configured to include all of them.
  • the distance between the wirings 510 can be reduced and the cross-sectional area of the wiring can be improved. effect can be obtained.
  • the distance between the wires 510 may be reduced to a level of 5 ⁇ m to 10 ⁇ m (preferably, 6 ⁇ m).
  • the plating layer 520 may be formed to cover the top and side surfaces of the wiring 510 .
  • the plating layer 520 may be formed to cover the top and side surfaces of the wiring 510 using electroplating, or may be formed to cover the top and side surfaces of the wiring 510 using isotropic plating.
  • the present embodiment is not limited thereto.
  • the plating layer 520 may also be formed to cover only the top surface of the wiring 510 .
  • the plating layer 520 may be formed to cover only the side surface of the wiring 510 or may be formed to cover either side surface and top surface of both side surfaces of the wiring 510 .
  • the plating layer 520 may be formed to have a thickness smaller than that of the wiring 510 (t 2 ⁇ t 1 ).
  • the present embodiment is not limited thereto.
  • the plating layer 520 may be formed to have a smaller width than the wiring 510 (w 2 ⁇ w 1 ).
  • the present embodiment is not limited thereto.
  • the plating layer 520 may be formed to cover the top and side surfaces of the wiring 510 .
  • the present embodiment is not limited thereto.
  • the thickness and width of the plating layer 520 may also have different sizes.
  • the thickness of the plating layer 520 may have a size larger than the width (t 2 > w 2 ), and the width of the plating layer 520 may have a size larger than the thickness (t 2 ⁇ w 2 ) .
  • 2 is an exemplary view for explaining structures of wiring and plating layers constituting a circuit of a multi-layer board according to some embodiments of the present invention.
  • the plating layer 520 may be formed of the same electrically conductive material as the wiring 510 . However, the present embodiment is not limited thereto. The plating layer 520 may also be formed of a conductive material having a different composition from that of the wiring 510 . Alternatively, the plating layer 520 may be formed of an electrically conductive material having some components identical to those of the wiring 510 and other components.
  • the plating layer 520 may be formed on the wiring 510 using an isotropic plating method (ie, isotropic plating).
  • the isotropic plating method refers to a method in which the thickness of the plating layer 520 grows at the same level (ie, the same or similar level).
  • the thickness distribution of the first circuit 310 can be reduced, and the cross-sectional area of the first circuit 310 is increased to form the wiring 510. You can narrow the gap between them. Therefore, in the present invention, a high aspect ratio (AR) can be obtained with respect to the wiring interval space.
  • AR aspect ratio
  • a plating resist pattern may be formed in a space region between circuits.
  • the width of the space between wirings is affected by the thickness of the wiring.
  • the wiring thickness is 40 ⁇ m to 200 ⁇ m
  • a plating resist pattern width of about 10 ⁇ m to 30 ⁇ m is required to form the wiring.
  • the width of the plating resist pattern is narrowed, the pattern may be damaged during processing, and when the resist pattern is removed with a stripping solution after forming the wiring, the stripping solution does not sufficiently penetrate into the space between the wirings. A problem that the plating resist pattern remains may also occur.
  • the cross-sectional area of the circuit 120 may be increased by first forming the wiring 510 using the SAP method and then forming the plating layer 520 on the surface of the wiring 510 . At this time, the circuit 120 in which the plating layer 520 is formed on the surface of the wiring 510 is formed through electrolytic isotropic plating, and through this, the cross-sectional area of the circuit 120 increases and the space between the circuits is about 2 ⁇ m to 8 ⁇ m. will be reduced to
  • the space distance between the wirings becomes about 13 ⁇ m.
  • the width of the circuit including the wiring and the plating layer becomes about 52 ⁇ m, increasing the cross-sectional area, and reducing the space distance between circuits to about 7 ⁇ m.
  • the thickness of the wiring is less than 40 ⁇ m, since the space distance between the wirings can be narrowed, the formation of the plating layer is unnecessary, but the formation of the plating layer may be necessary in some cases depending on the working environment, design, or material characteristics.
  • the aspect ratio representing the horizontal:vertical ratio of the circuit 120 corresponds to the wiring formed by the SAP method.
  • the circuit 120 in which the plating layer 520 is further formed on the surface of the wiring 510 can have a smaller value.
  • the plating layer 520 may be formed on the wiring 510 using an anisotropic plating method (ie, anisotropic plating).
  • anisotropic plating method refers to a method in which the thickness of the plating layer 520 grows to a non-equivalent level.
  • the growth rate (v 1 ) of the plating layer 520 toward the top surface of the wiring 510 is It may be different from the growth rate (v 2 ) in the lateral direction of (v 1 ⁇ v 2 ).
  • the wiring 510 using an anisotropic plating method and to form the plating layer 520 using an isotropic plating method.
  • the multi-layer substrate 100 is a coil substrate
  • the circuit 120 is formed in this way, the cross-sectional area of the coil can be increased, and the coil characteristics can be improved by lowering the resistance.
  • 3 is an exemplary diagram for explaining a plating method of wiring and plating layers constituting a circuit of a multi-layer board according to some embodiments of the present invention.
  • the plurality of circuits 120 may include both the wiring 510 and the plating layer 520 .
  • the present embodiment is not limited thereto. It is also possible that some circuits 120 among the plurality of circuits 120 include both the wiring 510 and the plating layer 520, and some other circuits 120 include only the wiring 510. .
  • the plurality of circuits 120 include a first circuit 310, a second circuit 320, a third circuit 330, and a fourth circuit 340, as shown in FIG.
  • the first circuit 310, the second circuit 320, and the fourth circuit 340 include both the wiring 510 and the plating layer 520, and the third circuit 330 includes only the wiring 510. can be configured.
  • the electrical characteristics ie, electromagnetic force
  • an external electronic device eg, a camera actuator
  • the electrical characteristics ie, electromagnetic force
  • an external electronic device eg, a camera actuator
  • An effect of reducing the size of the circuit board 100 may be obtained while maintaining the fourth circuit 340 at the same or similar level as the case in which all of the fourth circuit 340 includes the wiring 510 and the plating layer 520).
  • 4 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a second embodiment of the present invention.
  • the vias 130 are for electrically connecting circuits 120 formed on different layers in a vertical direction (third direction 30).
  • the via 130 may be formed in the form of a hole passing through the insulating layer 110 disposed on the lower side of the two insulating layers 110 disposed on the upper and lower sides, and filling up with an electrically conductive material It can be.
  • a single via 130 may be formed on the same level, but a plurality of vias 130 may be formed.
  • the vias 130 may be formed to have the same width in the third direction 30 .
  • the present embodiment is not limited thereto.
  • the via 130 may be formed in a shape in which the width of the via 130 widens in the third direction 30 or in a shape in which the width narrows in the third direction 30 .
  • the incoming wiring 140 is for plating (eg, electrolytic plating) on the wiring 510 of different layers in the multilayer board 100 .
  • the lead wire 140 may be formed on any one insulating layer 110 among the plurality of insulating layers 110 .
  • the lead wire 140 may be formed on the first insulating layer 210 constituting the lowest layer among the first insulating layer 210 to the fourth insulating layer 240 .
  • the incoming wiring 140 may allow a current to be applied to the wiring 510 from the outside to form a plating layer 520 on the wiring 510 .
  • the lead wire 140 may be formed to extend from an end of the insulating layer 110 to the wire 510 located outside so as to be connected to the wire 510 .
  • the wirings 510 of different layers may be electrically connected through the vias 130 .
  • the multi-layer substrate 100 is formed on each of the insulating layers 210, 220, 230, and 240 as shown in FIG.
  • a current (A) may be applied to the wiring 510. Therefore, in the present invention, it is not necessary to form the lead-in wiring 140 on each of the insulating layers 210, 220, 230, and 240, and the plating layer 520 can be effectively formed on the wiring 510 of a desired layer. .
  • the number of lead-in wires 140 the amount of metal exposed to the cutline region 160 can be significantly reduced, and accordingly, the noise of the circuit 120 generated in the multilayer board 100 is also reduced. can make it
  • the multilayer board 100 in this embodiment can be easily processed and implemented with high-density circuits through efficient lead-in wiring design.
  • 5 is an exemplary view for explaining the role of lead-in wiring constituting a multi-layer board according to some embodiments of the present invention.
  • the lead wire 140 may be formed on the insulating layer 110 on which the circuit 120 including the wire 510 and the plating layer 520 is formed. That is, the incoming wiring 140 may not be formed on the insulating layer 110 on which the circuit 120 including only the wiring 510 is formed.
  • the lead wire 140 may be formed at a level equivalent to that of the wire 510 .
  • 6 is a first exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • the lead wire 140 may be formed at a different level from the wire 510 .
  • the lead wire 140 may be formed at a level lower than that of the wire 510 (h 1 ⁇ h 2 ).
  • 7 is a second exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • a plating layer 520 may be formed on the lead wire 140 and the wire 510 as shown in FIGS. 6 and 7 .
  • the plating layer 520 may be formed by applying a current after removing the seed layer 530 on which the wiring 510 is not formed.
  • the present embodiment is not limited thereto.
  • the plating layer 520 may be formed only on the wiring 510 , and the plating layer 520 may not be formed on the lead-in wiring 140 .
  • 8 is a third exemplary view for explaining the shape of lead-in wires constituting a multi-layer board according to some embodiments of the present invention.
  • a lead wire protection layer 540 may be formed on the lead wire 140 .
  • the lead wire protection layer 540 may be formed on the lead wire 140 .
  • the plating layer 520 may not be formed on the lead wire 140 .
  • the incoming wire protection layer 540 may be removed after forming the plating layer 520 on the wire 510, and as shown in FIG. 9, another insulating layer 110 may be laminated on the plating layer 520. It can also remain at any time.
  • 9 is a first exemplary view for explaining a lead-in wire protection layer constituting a multi-layer board according to some embodiments of the present invention.
  • the incoming wiring protection layer 540 formed on the incoming wiring 140 is a plating layer 520 as shown in FIG. It can be formed at a level equivalent to 10 is a second exemplary view for explaining a lead-in wire protection layer constituting a multi-layer board according to some embodiments of the present invention.
  • the incoming wire protection layer 540 may be formed to contact the wire 510, but may also be formed spaced apart from the wire 510 by a predetermined distance.
  • the plating layer 520 may be formed to cover the upper surface and one side of the wire 510, and in the latter case
  • the plating layer 520 may be formed to cover the upper surface and both sides of the wire 510 . It goes without saying that the plating layer 520 may be formed to have various shapes according to the shape of the incoming wire protection layer 540 .
  • the lead-in wiring 140 may have the plating layer 520 formed on all of the wirings 510 of different layers that may be connected through the via 130 .
  • a plating layer 520 may be formed on selected several layers of wiring 510 among multiple layers of wiring 510 that may be connected through vias 130 .
  • FIG. 1 an example is shown in FIG. 1
  • FIG. 4 an example is shown in FIG. 4 .
  • the lead-in wiring 140 may not be formed on the insulating layer 110 located at the lowest layer among the plurality of insulating layers 110, but may be formed on the insulating layer 110 located in the middle layer.
  • the lead wire 140 may be formed on the second insulating layer 220 as shown in FIG. 11 .
  • the second circuit 320 may be formed to include the wiring 510 and the plating layer 520, as well as the third circuit 330 and the fourth circuit 340 above the second circuit 320. If the first circuit 310 under the second circuit 320 is also connected to the second circuit 320 through the via 130, the first circuit 310, the third circuit 330 and the fourth circuit ( 340 may also be formed to include the wiring 510 and the plating layer 520.
  • 11 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a third embodiment of the present invention.
  • all of the plurality of circuits 120 constituting the multilayer substrate 100 may not be electrically connected through the vias 130 .
  • the first circuit 310 and the second circuit 320 are electrically connected through the via 130
  • the third circuit 330 and the fourth circuit 340 are They may be electrically connected through the via 130 .
  • the second circuit 320 and the third circuit 330 may not be electrically connected.
  • the lead wire 140 when the lead wire 140 is connected to the first circuit 310, the first circuit 310 and the second circuit 320 use the current supplied by the lead wire 140 to connect the wire 510. ) and the plating layer 520.
  • the third circuit 330 and the fourth circuit 340 may receive current through the lead wire 140. , and cannot be formed on the wiring 510 by including the plating layer 520 . Therefore, in this case, the lead wire 140 connected to any one of the third circuit 330 and the fourth circuit 340 may be additionally installed.
  • 12 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a fourth embodiment of the present invention.
  • the protective layer 150 may be formed to cover the circuit 120 to protect the circuit 120 formed on the top.
  • the protective layer 150 may be formed of an insulating material (eg, solder resist) as a material, and the circuit 120 formed on the top using various methods such as printing, adhesion, coating, photolithography, etc. ) can be formed to cover.
  • the first insulating layer 210 of the lowest layer is defined as a base film
  • the second insulating layer 220 and the third insulating layer ( 230) and the fourth insulating layer 240 may be defined as interlayer insulating layers.
  • the circuit 120, the via 130, the lead-in wiring 140, the protective layer 150, etc. may be formed on one surface of the base substrate, that is, the first insulating layer 210, as shown in FIG. there is.
  • the circuit 120 , the via 130 , the lead-in wiring 140 , the protective layer 150 , and the like may be formed on both sides of the base material, that is, the first insulating layer 210 , as illustrated in FIG. 13 .
  • the number of circuits 120 formed on both sides of the base substrate may be the same, but may be different.
  • 13 is a cross-sectional view schematically showing the structure of a multilayer substrate according to a fifth embodiment of the present invention.
  • the multilayer substrate 100 according to various embodiments of the present invention has been described above with reference to FIGS. 1 to 13 .
  • the present invention relates to a multi-layer board 100 comprising a circuit 120 comprising a wiring 510 on which a plating layer 520 is formed using a lead-in wiring 140, and an efficient lead-in wiring on a circuit board ( 140) to a multilayer substrate (100).
  • the lead-in wiring 140 formed in one layer applies current to N layers through vias 130 to form a plating layer 520 on the N-layer wiring 510.
  • N is a natural number greater than or equal to 1.
  • the multilayer substrate 100 may be applied to electronic devices.
  • the electronic device may be an electric motor, antenna, generator, filter, inductor, magnetic disk, camera module, etc., but is not limited thereto.
  • the multilayer substrate 100 may be included in a camera actuator and act as a driving coil in the camera module.
  • the camera actuator may include the multi-layer substrate 100 in the housing, and may also include a magnetic material installed in the housing to be spaced apart from the multi-layer substrate 100 .
  • FIG. 14 is a flowchart sequentially illustrating a method of manufacturing a multilayer substrate according to a first embodiment of the present invention.
  • the multi-layer substrate 100 shown in the example of FIG. 1 will be described with reference to FIG. 14, but the multi-layer substrate 100 shown in the example of FIG. 4 and the multi-layer substrate shown in the example of FIG. (100), the multi-layer substrate 100 shown in the example of FIG. 12, the multi-layer substrate 100 shown in the example of FIG. 13, etc. can be manufactured in the same or similar way, of course.
  • the following description refers to FIGS. 1 and 14 .
  • the first insulating layer 210 in which the cut line region 160 is defined is prepared (S605).
  • a metal layer may be formed on one surface of the first insulating layer 210 .
  • the metal layer may be the seed layer 530, but may also include the seed layer 530 and the underlying layer.
  • the seed layer 530 and the base layer are conductive metal layers.
  • the seed layer 530 may be formed of a Ni/Cr layer
  • the base layer may be formed of a Cu layer.
  • metal layers may be formed on both sides of the first insulating layer 210 .
  • a photosensitive resin layer eg, DFR (Dry Film Resist) Film
  • DFR Dry Film Resist
  • a protective layer may be formed on the metal layer to be the lead-in wiring 140 . Then, when the wiring 510 and the plating layer 520 are formed, the surface of the lead-in wiring 140 can be prevented from being plated. , the amount of metal remaining in the cut line region 160 can be minimized.
  • a plating resist pattern on a metal layer it is also possible to form a plating resist pattern on a metal layer to be the lead-in wiring 140 .
  • the surface of the lead wire 140 may not be plated, and after removing the plating resist, a protective layer may be formed on the lead wire 140 so that it remains when the metal layer is removed. . Then, even when the plating layer 520 is formed, plating can be prevented. Accordingly, the lead-in wiring 140 is formed to a thickness smaller than that of the first circuit 310, so that the amount of metal remaining in the cut line region 160 can be minimized.
  • a pattern layer is formed on the metal layer of the first insulating layer 210 by using a plating method (S610).
  • the pattern layer may be provided with a Cu metal layer, but the present embodiment is not limited thereto.
  • the pattern layer may include the wiring 510 formed in the product area 410 inside the cut line area 160 and the lead-in wiring 140 formed in the non-product area 420 outside the cut line area 160 . . That is, the wiring 510 and the lead-in wiring 140 may be formed at the same level.
  • the plating resist pattern is removed, and the metal layer in the space portion between the wiring lines 510 and the lead-in wiring 140 is not formed.
  • a plating layer 520 is formed on the surface of the wiring 510 by applying a current to the incoming wiring 140 to form a first circuit 310 composed of the wiring 510 and the plating layer 520 (S615).
  • the plating layer 520 may be formed using an isotropic plating method and may be provided as a Cu metal layer, but the present embodiment is not limited thereto.
  • the plating layer 520 may also be formed on the lead-in wiring 140 , and the plating layer 520 may be formed on the surface of the wiring 510 , that is, on the top and side surfaces of the wiring 510 to have an equal thickness.
  • the protective layer formed on the lead wiring 140 may be removed so that the plating layer 520 is also formed on the lead wiring 140 . In this case, it is possible to obtain an effect of reducing residual metal while smoothly supplying current for plating.
  • the lead wire 140 may be formed through plating at the same time as the wire 510 is formed, the metal layer may be removed after the resist pattern, and a protective layer may be formed on the lead wire 140 .
  • the plating layer 520 is formed, the plating layer 520 is not formed on the lead-in wiring 140 so that the plating current can be smoothly supplied and the remaining metal can be reduced.
  • a second insulating layer 220 is formed including the cut line region 160 on the first circuit 310 on which the plating layer 520 is formed (S620).
  • a via 130 is formed in the second insulating layer 220 to expose a portion of the first circuit 310 .
  • a metal layer is formed on the second insulating layer 220 (S625). The metal layer may be formed not only on the top of the second insulating layer 220 but also within the via 130 .
  • the via 130 may not be formed in the upper insulating layer when an electrical connection between a lower layer circuit and an upper layer circuit is not required.
  • the lead-in wiring 140 may be additionally formed on the corresponding layer.
  • a photosensitive resin layer is formed on the metal layer of the second insulating layer 220, and a plating resist pattern is formed through exposure and development.
  • a wiring 510 is formed on the metal layer of the second insulating layer 220 by using a plating method (S630). The wiring 510 on the second insulating layer 220 is formed inside the cut line region 160 so as not to overlap it.
  • a plating layer 520 is formed on the surface of the wiring 510 using the lead-in wiring 140 to form a second circuit 320 composed of the wiring 510 and the plating layer 520 (S635).
  • the plating layer 520 is isotropically plated and may be formed to have an equal thickness on the top and side surfaces of the wiring 510 .
  • the plating layer forming step may be omitted. That is, a circuit in which the plating layer 520 is not formed on the wiring 510 in the multilayer board 100 may be included.
  • the third insulating layer 230 and the third circuit 330 formed thereon, the fourth insulating layer 240 and the fourth circuit 340 formed thereon, and the M insulating layer formed thereon and The Mth insulating layer may be formed according to the same procedure as the second insulating layer 220 and the second circuit 320 formed thereon. That is, in the present embodiment, steps S620 to S635 may be repeatedly performed to form the Mth insulating layer and the Mth circuit formed thereon (S640, S645).
  • M means a natural number of 3 or more.
  • the protective layer 150 is formed on the uppermost circuit (the fourth circuit 340 in FIG. 1) (S650).
  • the multilayer circuit board may be completed by finally cutting along the cutline area 160 (eg, laser cutting) to remove the non-product area 420 .
  • the present invention can be applied to a circuit board and an electronic device on which the circuit board is mounted.

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Abstract

하나의 인입 배선을 이용하여 회로 밀집도를 높이고 전기적 특성도 강화시킬 수 있는 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치를 제공한다. 상기 다층 기판은, 컷라인 영역이 정의되는 복수 개의 절연층; 각각의 절연층 상에 형성되며, 배선 및 도금층을 포함하거나 배선만을 포함하는 회로; 복수 개의 절연층 중 적어도 하나의 절연층 내에 형성되는 비아; 복수 개의 절연층 중 어느 하나의 절연층 상에 형성되며, 컷라인 영역과 배선을 연결하는 인입 배선을 포함하며, 도금층은 인입 배선에 공급되는 전기적 신호를 이용하여 배선의 표면에 형성된다.

Description

다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치
본 발명은 회로 밀집도를 높이고 전기적 특성을 강화할 수 있는 다층 기판과 그 제조 방법 및 이를 포함하는 전자 장치에 관한 것이다.
최근 들어 전자 기기의 성능을 극대화시키기 위해, 회로 기판에 대해 높은 회로 밀집도(密集度)를 요구하고 있다. 일례로서, 패턴을 겹쳐 형성하여 패턴의 두께를 증가시킴으로써 패턴간 이격 거리를 축소하고 회로 밀집도를 향상시키는 구조가 제안되고 있다.
회로 밀집도를 높이면서 전기적 특성도 강화시키고자 하는 경우, 패턴을 겹쳐 형성하는 방식으로 각각의 층을 형성할 수 있다. 이 경우, 각각의 층마다 상기 패턴으로부터 컷라인 영역(Cutline Area) 외부까지 연장 형성되는 인입선이 형성될 수 있다.
그런데 각 층별로 컷라인 영역에 인입선이 형성되면, 이 인입선들에 의해 컷팅 대상 패턴의 두께가 증가할 수 있다. 따라서 컷라인 영역을 컷팅하는 경우, 각각의 층마다 형성된 인입선들로 인해 컷라인 영역에 버(Burr), 금속 이물 등이 발생할 가능성이 높아지며, 이로 인해 제품의 외관이 품질 저하될 수 있다. 또한, 회로 기판의 측면으로 배선의 일부가 다량으로 노출될 수 있으며, 이로 인해 회로 구동시 노이즈(Noise)를 야기할 수 있다.
한편, 상위 층의 회로를 형성하기 전에 인입선을 제거하는 방법도 가능하나, 제거해야 하는 인입선 외의 배선 영역을 마스킹해야 하는 등 공정이 추가되어 생산성이 저하될 수 있다.
본 발명에서 해결하고자 하는 기술적 과제는, 하나의 인입 배선을 이용하여 회로 밀집도를 높이고 전기적 특성도 강화시킬 수 있는 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다층 기판의 일 면(Aspect)은, 컷라인 영역이 정의되는 복수 개의 절연층; 각각의 절연층 상에 형성되며, 배선 및 상기 배선의 표면에 형성된 도금층을 포함하거나 상기 도금층이 형성되지 않은 배선을 포함하는 회로; 상기 복수 개의 절연층 중 적어도 하나의 절연층 내에 형성되는 비아; 상기 비아를 통해 서로 연결되는 회로가 형성된 복수 개의 절연층 중 어느 하나의 절연층 상에 상기 컷라인 영역까지 연장 형성되는 인입 배선을 포함한다.
상기 비아는 상기 도금층이 형성되지 않은 회로가 형성된 제1 절연층 상에 상기 도금층이 형성된 회로가 형성된 제2 절연층이 없으면, 인입 배선이 형성된 절연층부터 상기 제1 절연층 아래의 절연층까지의 각각의 절연층 내에 형성될 수 있다.
상기 배선의 두께는 40㎛ 이상 200㎛ 이하일 수 있다.
상기 회로가 배선 및 상기 배선의 표면에 형성된 도금층을 포함하는 경우, 상기 회로의 간격은 2㎛ 이상 8㎛ 이하일 수 있다.
상기 회로가 상기 도금층이 형성되지 않은 배선을 포함하는 경우, 상기 회로의 간격은 10㎛ 이상 30㎛ 이하일 수 있다.
상기 도금층은 상기 비아를 통해 상기 인입 배선과 전기적으로 연결되는 배선의 표면에 형성될 수 있다.
상기 인입 배선은 상기 복수 개의 절연층 중 어느 하나의 절연층에 상기 비아가 형성되지 않은 경우, 상기 어느 하나의 절연층 상에 추가로 형성될 수 있다.
상기 인입 배선과 동일 계층에 형성되는 상기 회로는 상기 배선 및 상기 도금층을 포함할 수 있다.
상기 인입 배선은 상기 배선과 동등한 레벨로 형성되거나, 상기 배선보다 낮은 레벨로 형성될 수 있다.
상기 인입 배선은 상기 배선보다 낮은 레벨로 형성되는 경우, 절연층과 상기 배선 사이에 형성되는 씨드층과 동등한 레벨로 형성될 수 있다.
상기 도금층은 상기 인입 배선의 표면에 형성되지 않을 수 있다.
상기 다층 기판은, 상기 인입 배선 상에 형성되는 인입 배선 보호층을 더 포함할 수 있다.
상기 인입 배선 보호층은 상기 배선 상에 상기 도금층을 형성한 후 제거되거나, 상기 회로 상에 절연층이 적층될 때 잔여할 수 있다.
상기 인입 배선 보호층은 상기 배선과 동등한 레벨로 형성되거나, 상기 배선 및 상기 도금층을 합산한 높이와 동등한 레벨로 형성될 수 있다.
상기 인입 배선은 동일 계층에 형성되는 배선과 동등한 레벨로 형성되며, 상기 인입 배선 보호층은 상기 도금층과 동등한 레벨로 형성될 수 있다.
상기 인입 배선이 형성된 절연층은 상기 컷라인 영역보다 외측으로 더 돌출되고, 상기 인입 배선은 상기 돌출된 절연층 상에서 상기 컷라인 영역보다 외측으로 연장 형성되어 노출될 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 전자 장치의 일 면은, 다층 기판; 및 상기 다층 기판과 전기적으로 연결되는 반도체 소자를 포함하며, 상기 반도체 소자의 제어에 따라 작동하거나, 상기 다층 기판에 형성된 상기 회로에 의해 제공되는 전자기력을 이용한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다층 기판의 제조 방법의 일 면은, 컷라인 영역이 정의되며 컷라인 영역 외측으로 돌출된 영역을 포함하는 제1 절연층을 마련하는 단계; 상기 제1 절연층 상에 제1 배선 및 상기 제1 배선과 연결되어 상기 제1 절연층의 돌출 영역까지 연장되는 인입 배선을 형성하는 단계; 상기 제1 배선을 포함하는 제1 회로 상에 절연층 형성, 상기 절연층을 관통하는 비아 형성, 및 상기 비아 및 상기 절연층 상에 배선 형성을 순차적으로 n회 반복하여 제n 절연층, 제n-1 비아 및 제n 배선을 적층 형성하는 단계; 및 상기 제n 배선을 포함하는 제n 회로 상에 보호층을 형성하는 단계를 포함하며, 상기 n은 2 이상의 자연수이고, 상기 제n 절연층은 상기 제1 절연층의 컷라인 영역과 대응되는 컷라인 영역이 정의되며, 상기 제1 절연층의 돌출 영역에 형성된 상기 인입 배선이 노출되도록 형성되며, 제1 회로 내지 제n 회로 중 적어도 하나의 회로는 배선의 표면에 도금층이 형성된다.
상기 제2 배선을 형성하는 단계 이후에, 상기 인입 배선에 전기적 신호를 인가하여 상기 제2 배선의 표면에 제2 도금층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 회로가 상기 다층 기판의 최상위 회로가 아니면, 상기 제2 회로 상에 또다른 절연층과 회로를 적층 형성하는 단계를 반복 수행하여 최상위 회로인 제N 회로를 형성하며(상기에서, N은 3 이상의 자연수), 상기 보호층은 상기 제N 회로 상에 형성될 수 있다.
제3 회로의 제3 배선 내지 제N 회로의 제N 배선 중 적어도 하나의 배선 표면에 도금층을 형성할 수 있다.
상기 제1 절연층은 표면에 금속층을 포함하고 상기 금속층이 상기 인입 배선으로 형성되는 경우, 상기 금속층 상에 인입 배선 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 도금층은 상기 인입 배선을 이용하여 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 회로 밀집도를 높이고 전기적 특성도 강화시킬 수 있는 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치에 관한 것으로서, 다음과 같은 효과를 얻을 수 있다.
첫째, 각 층마다 인입 배선을 형성하지 않아도 되므로, 컷팅 대상 패턴의 두께를 감소시킬 수 있으며, 이에 따라 컷라인 영역을 포함한 제품의 외관에 대해 품질 확보가 가능해진다.
둘째, 제품의 측면으로 노출되는 금속의 양을 감소시킬 수 있으며, 회로 노이즈도 감소시킬 수 있다.
셋째, 효율적인 인입 배선 설계를 통해 외형 가공을 용이하게 할 수 있으며, 고밀도 회로 구현이 가능해진다.
본 발명의 효과는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 다층 기판의 회로를 구성하는 배선 및 도금층의 구조를 설명하기 위한 예시도이다.
도 3은 본 발명의 몇몇 실시예에 따른 다층 기판의 회로를 구성하는 배선 및 도금층의 도금 방식을 설명하기 위한 예시도이다.
도 4는 본 발명의 제2 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 역할을 설명하기 위한 예시도이다.
도 6은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제1 예시도이다.
도 7은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제2 예시도이다.
도 8은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제3 예시도이다.
도 9는 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선 보호층을 설명하기 위한 제1 예시도이다.
도 10은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선 보호층을 설명하기 위한 제2 예시도이다.
도 11은 본 발명의 제3 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 13은 본 발명의 제5 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 14는 본 발명의 제1 실시예에 따른 다층 기판의 제조 방법을 순차적으로 나타낸 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명은 하나의 인입 배선을 이용하여 회로 밀집도를 높이고 전기적 특성도 강화시킬 수 있는 다층 기판과 그 제조 방법 및 다층 기판을 포함하는 전자 장치에 관한 것이다. 즉, 본 발명의 제1 목적은 인입 배선을 저감하여 다층 기판 커팅 라인의 신뢰성을 확보하는 것이다. 이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
도 1에 따르면, 다층 기판(100)은 절연층(110), 회로(120), 비아(Via; 130), 인입 배선(140) 및 보호층(150)을 포함하여 구성될 수 있다.
다층 기판(100)은 다층으로 구성된 회로 기판으로서, 복수 개의 절연층(110) 및 복수 개의 회로(120)를 포함할 수 있다. 이 경우, 회로(120)는 각각의 절연층(110) 상에 형성될 수 있다.
도 1의 예시에서는 다층 기판(100)이 네 개의 절연층(210, 220, 230, 240) 및 네 개의 회로(310, 320, 330, 340)를 포함하는 것으로 도시되어 있다. 이하에서는 다층 기판(100)이 네 개의 절연층(210, 220, 230, 240) 및 네 개의 회로(310, 320, 330, 340)를 포함하는 경우를 예로 들어 설명할 것이나, 본 실시예는 이에 한정되지 않고, 다층 기판(100)이 두 개의 절연층 및 두 개의 회로를 포함하는 경우, 다층 기판(100)이 네 개 이상의 절연층 및 네 개 이상의 회로를 포함하는 경우 등에도 동일하게 적용될 수 있음은 물론이다.
절연층(110)은 회로 기판을 다층으로 구성하기 위해 각각의 계층에 형성되는 기재(Basic Material)로서, 절연성 물질을 소재로 하여 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지도록 형성될 수 있으며, 경성(Rigid), 연성(Flexible) 및 경연성(Rigid Flexible) 중 어느 하나의 성질을 가지도록 형성될 수 있다.
절연층(110)은 컷라인 영역(Cutline Area; 160)을 포함할 수 있다. 여기서, 컷라인 영역(160)은 회로 기판을 제품 영역(410)과 제품 외 영역(420)으로 구분하는 경계 부분이다. 여기서, 제품 외 영역(420)은 컷라인 영역(160)의 외측으로 돌출된 영역을 말한다. 컷라인 영역(160)은 생산 공정 중에 레이저, 다이싱 등의 공법으로 컷팅될 수 있으며, 이에 따라 제품 영역(410)은 제품 외 영역(420)과 분리될 수 있다. 컷라인 영역(160)은 제품 영역(410)만으로 구성된 다층 기판(100)의 에지 영역일 수 있으나, 에지 영역보다 내측에 위치하는 내측 영역일 수도 있다.
절연층(110)은 다층 기판(100) 내에 복수 개 형성될 수 있다. 절연층(110)은 예를 들어, 다층 기판(100) 내에 네 개 형성될 수 있으며, 이 경우 다층 기판(100)은 제1 절연층(210), 제2 절연층(220), 제3 절연층(230) 및 제4 절연층(240)을 포함할 수 있다.
제1 절연층(210) 내지 제4 절연층(240)은 동일한 두께로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 절연층(210) 내지 제4 절연층(240) 중 몇몇의 절연층은 동일한 두께로 형성되고, 다른 몇몇의 절연층은 다른 두께로 형성되는 것도 가능하다. 또는, 제1 절연층(210) 내지 제4 절연층(240) 모두 서로 다른 두께로 형성되는 것도 가능하다.
도 1에는 도시되어 있지 않지만, 제1 절연층(210) 내지 제4 절연층(240) 상에는 씨드층(Seed Layer)이 형성될 수 있다. 씨드층은 전기전도성 물질을 소재로 하여 형성될 수 있으며, 증착, 접착, 도금 등의 물리적 방식이나 화학적 방식을 이용하여 제1 절연층(210) 내지 제4 절연층(240) 상에 형성될 수 있다. 씨드층은 예를 들어, 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 알루미늄(Al), 팔라듐(Pd) 등의 도전성 금속 중에서 선택되는 하나의 금속, 또는 둘 이상의 합금을 소재로 하여 형성될 수 있다.
한편, 씨드층 상에는 하지층이 더 형성될 수 있다. 하지층은 씨드층과 마찬가지로 도전성 금속을 소재로 하여 형성될 수 있는데, 씨드층과 동일한 금속을 소재로 하여 형성될 수 있지만, 씨드층과 서로 다른 금속을 소재로 하여 형성되어도 무방하다. 또한, 하지층은 씨드층과 동일한 수준의 두께로 형성되거나 씨드층보다 더 두꺼운 수준으로 형성될 수 있으며, 회로(120)보다는 더 얇은 수준으로 형성될 수 있다.
회로(120)는 다층 기판(100) 상에 설치되는 반도체 소자와 외부 전자 기기를 전기적으로 연결시키고 상호 간에 신호를 전달하기 위해 절연층(110) 상에 형성될 수 있다. 회로(120)는 전자기력을 유도하기 위해 절연층(110) 상에 형성되는 것도 가능하다. 이 경우, 회로(120)는 절연층(110) 상에 나선형으로 권선되어 코일 패턴(Coil Pattern)으로 형성될 수 있다.
회로(120)는 전기전도성 물질을 소재로 하여 형성될 수 있다. 회로(120)는 예를 들어, 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti) 등의 도전성 금속 중에서 선택되는 하나의 금속, 또는 둘 이상의 합금을 소재로 하여 형성될 수 있다.
회로(120)는 도금 방법(Plating Process)을 이용하여 절연층(110) 상에 형성될 수 있다. 이 경우, 회로(120)는 전해 도금 및 무전해 도금 중 어느 하나의 기법을 이용하여 절연층(110) 상에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 회로(120)는 도금 외에 에칭, 인쇄, 코팅 등 다양한 기법을 이용하여 절연층(110) 상에 형성되는 것도 가능하다.
회로(120)는 다층 기판(100) 내에 복수 개 형성될 수 있다. 회로 (120)는 예를 들어, 다층 기판(100) 내에 네 개 형성될 수 있으며, 이 경우 다층 기판(100)은 제1 회로(310), 제2 회로 (320), 제3 회로(330) 및 제4 회로(340)를 포함할 수 있다.
회로(120)는 다층 기판(100) 내에서 절연층(110)과 동일 개수 형성될 수 있다. 즉, 각각의 절연층(110) 상에 회로(120)가 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 회로(120)는 절연층(110)보다 더 적은 개수 형성되는 것도 가능하다. 이 경우, 어떤 계층은 절연층(110) 상에 회로(120)가 형성되지 않아 절연층(110)만으로 구성될 수 있다.
제1 회로(310)는 배선(510) 및 도금층(520)을 포함하여 구성될 수 있다. 이 경우, 배선(510)은 제1 절연층(210) 상에 형성되고, 도금층(520)은 배선(510)을 둘러싸도록 형성될 수 있다. 배선(510)은 제1 절연층(210) 상에 씨드층 또는 하지층이 형성되는 경우, 씨드층 또는 하지층 상에 형성될 수 있다.
이하에서는 제1 회로(310)를 구성하는 배선(510) 및 도금층(520)에 대하여 설명할 것이나, 제2 회로(320), 제3 회로(330) 및 제4 회로(340)도 제1 회로(310)와 동일한 구조로 형성될 수 있음은 물론이다.
배선(510)은 도전성 패턴으로, 전해 도금을 이용하여 씨드층 상에 형성될 수 있다. 배선(510)은 예를 들어, 절연층(110) 상에 씨드층을 형성하고 씨드층 상에 전해 도금으로 회로(120)를 형성하는 세미 어디티브(SAP) 공법으로 생성될 수 있다.
도금층(520)은 배선(510)과 마찬가지로 도전성 패턴으로, 배선(510)의 표면을 둘러싸도록 형성될 수 있으며, 전해 도금을 이용하여 형성될 수 있다. 도금층(520)은 배선(510)의 노출된 표면 전부를 둘러싸도록 형성될 수 있으나, 배선(510)의 노출된 표면 일부를 둘러싸도록 형성되는 것도 가능하다.
제1 회로(310) 내지 제4 회로(340)는 배선(510)만을 포함하여 구성될 수도 있다. 예를 들어, 다른 계층과 비교하여 특정 계층에 형성되는 회로의 권선수가 많거나, 상기 특정 계층의 저항 수준을 높이고자 하는 경우, 제1 회로(310) 내지 제4 회로(340)는 배선(510)만을 포함하여 구성될 수 있다.
그런데, 본 발명에서는 앞서 설명한 제1 목적 외에, 배선(510) 간 간격을 좁혀 회로 밀집도를 높이는 목적과, 전기적 특성(예를 들어, 전자기력)을 강화하는 목적도 포함한다.
배선(510)만을 이용하여 회로 밀집도를 높이고자 하는 경우, 배선(510)의 두께와 폭을 증가시킬 수 있다. 그런데 이 경우, 포토 레지스트의 폭이 배선(510) 간 간격에 해당한다. 즉, 배선(510)을 형성하는 데에 활용되는 포토 레지스트의 폭이 매우 좁아지게 된다. 따라서 현상액을 이용하여 포토 레지스트층을 패턴으로 형성하거나, 박리액을 이용하여 배선(510) 사이에 형성되어 있는 포토 레지스트 패턴을 제거하는 데에 큰 어려움이 따른다. 또한, 좁은 간격만큼 포토 레지스트가 현상에 앞서 노광을 통해 고해상도가 구현되어야 하기 때문에, 품질적 측면뿐만 아니라 비용적 측면에서도 손실이 발생할 수 있다.
결과적으로, 배선(510)만을 이용해서는 상기 목적들을 달성하는 데에 어려움이 따르므로, 본 발명에서는 제1 회로(310) 내지 제4 회로(340)의 어느 하나 이상은 배선(510) 및 도금층(520)을 모두 포함하도록 구성되는 것이 바람직하다.
한편, 제1 회로(310) 내지 제4 회로(340)가 배선(510) 및 도금층(520)을 모두 포함하는 경우, 배선(510) 간 간격을 감소시킬 수 있을 뿐만 아니라, 배선 단면적을 향상시키는 효과도 얻을 수 있다. 본 발명에서는 예를 들어, 배선(510) 간 간격을 5㎛ ~ 10㎛(바람직하게는, 6㎛) 수준으로 감소시킬 수 있다.
도금층(520)은 배선(510)의 상면 및 측면을 커버하도록 형성될 수 있다. 도금층(520)은 전해 도금을 이용하여 배선(510)의 상면 및 측면을 커버하도록 형성될 수 있으며, 등방 도금을 이용하여 배선(510)의 상면 및 측면을 커버하도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금층(520)은 배선(510)의 상면만을 커버하도록 형성되는 것도 가능하다. 또는, 도금층(520)은 배선(510)의 측면만을 커버하도록 형성될 수 있으며, 배선(510)의 양측면 중 어느 하나의 측면과 상면을 커버하도록 형성될 수도 있다.
도금층(520)은 도 2에 도시된 바와 같이 배선(510)보다 얇은 두께를 가지도록 형성될 수 있다(t2 < t1). 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금층(520)은 배선(510)과 동일한 두께를 가지도록 형성되거나(t2 = t1), 배선(510)보다 더 두꺼운 두께를 가지도록 형성되는 것도 가능하다(t2 > t1).
마찬가지로, 도금층(520)은 배선(510)보다 작은 폭을 가지도록 형성될 수 있다(w2 < w1). 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금층(520)은 배선(510)과 동일한 폭을 가지도록 형성되거나(w2 = w1), 배선(510)보다 더 큰 폭을 가지도록 형성되는 것도 가능하다(w2 > w1).
앞서 설명하였지만, 도금층(520)은 배선(510)의 상면 및 측면을 커버하도록 형성될 수 있다. 이 경우, 도금층(520)의 두께 및 폭은 동일한 크기를 가질 수 있다(t2 = w2). 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금층(520)의 두께 및 폭은 서로 다른 크기를 가지는 것도 가능하다. 예를 들어, 도금층(520)의 두께가 폭보다 더 큰 크기를 가질 수 있으며(t2 > w2), 도금층(520)의 폭이 두께보다 더 큰 크기를 가질 수도 있다(t2 < w2). 도 2는 본 발명의 몇몇 실시예에 따른 다층 기판의 회로를 구성하는 배선 및 도금층의 구조를 설명하기 위한 예시도이다.
다시 도 1을 참조하여 설명한다.
도금층(520)은 배선(510)과 동일한 성분의 전기전도성 물질을 소재로 하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도금층(520)은 배선(510)과 서로 다른 성분의 전기전도성 물질을 소재로 하여 형성되는 것도 가능하다. 또는, 도금층(520)은 배선(510)과 일부 성분은 동일하고 일부 성분은 다른 전기전도성 물질을 소재로 하여 형성되는 것도 가능하다.
도금층(520)은 등방성 도금 방식(즉, 등방 도금)을 이용하여 배선(510) 상에 형성될 수 있다. 여기서, 등방성 도금 방식은 도금층(520)의 두께가 동등 수준(즉, 동일 또는 유사한 수준)으로 성장하는 방식을 말한다. 도금층(520)이 등방성 도금 방식을 이용하여 배선(510) 상에 형성되면, 도 3에 도시된 바와 같이 도금층(520)이 배선(510)의 상면 방향으로 성장하는 속도(v1)는 도금층(520)이 배선(510)의 측면 방향으로 성장하는 속도(v2)와 동등한 수준이 될 수 있다(v1 = v2).
도금층(520)이 등방성 도금 방식을 이용하여 배선(510) 상에 형성되면, 제1 회로(310)의 두께 산포를 적게 할 수 있으며, 제1 회로(310)의 단면적을 증대시켜 배선(510) 간 간격을 좁힐 수 있다. 따라서 본 발명에서는 배선 간격 스페이스에 대하여 높은 어스펙트 비(AR; Aspect Ratio)를 얻을 수 있다.
SAP 공법에서는 회로 간 스페이스 영역에 도금 레지스트 패턴이 형성될 수 있는데, 도금 레지스트 패턴의 형상을 유지하고, 도금으로 배선을 형성할 때 배선의 두께에 따라 배선간 스페이스 폭이 영향을 받게 된다. 예를 들어, 배선 두께가 40㎛ ~ 200㎛가 될 경우에는 배선을 형성하기 위해서는 10㎛ ~ 30㎛ 정도의 도금 레지스트 패턴 폭이 필요하게 된다. 상기 도금 레지스트 패턴의 폭이 좁아지게 되면 가공시 패턴이 손상되는 문제가 발생될 수 있고, 배선을 형성한 후에 레지스트 패턴을 박리액으로 제거할 때 박리액이 배선 사이의 스페이스 공간에 충분히 침투하지 못해 도금 레지스트 패턴이 잔류하는 문제도 발생될 수 있다. 결국, SAP 공법으로 배선을 형성하면 배선 간 스페이스로 인해 코일같은 경우 회로 단면적을 크게 형성하는 데에 한계가 있다.
본 실시예에서는 이의 해결을 위해 SAP 공법으로 배선(510)을 먼저 형성하고 배선(510)의 표면 상에 도금층(520)을 형성하여 회로(120)의 단면적을 증대시킬 수 있다. 이때, 전해 등방 도금을 통해 배선(510)의 표면에 도금층(520)이 형성된 회로(120)를 형성하게 되며, 이를 통해 회로(120)의 단면적이 증가하여 회로 간 스페이스는 2㎛ ~ 8㎛ 수준으로 줄어들게 된다.
본 실시예를 보다 구체적으로 설명하면, 상기 배선을 46㎛의 두께와 폭으로 형성하면, 배선간 스페이스 거리가 13㎛ 수준이 된다. 이후 배선 표면에 등방 도금을 통해 도금층을 3㎛ 수준으로 형성하면 배선과 도금층을 포함하는 회로의 폭은 52㎛ 수준이 되어 단면적이 증가하고, 회로간 스페이스 거리가 7㎛ 수준으로 줄어들게 된다.
여기서, 배선 두께가 40㎛ 미만일 때에는 배선간 스페이스 거리를 좁힐 수 있기 때문에 도금층 형성이 불필요하나, 작업 환경, 설계 또는 소재 특성에 따라 일부의 경우에는 도금층 형성이 필요할 수도 있다.
또한, 등방 도금을 실시하게 되면, 배선(510) 양쪽 측면에 도금하는 경우 회로 폭 증가량이 두께 증가량보다 크므로, 회로(120)의 가로:세로 비율을 나타내는 어스펙트 비는 SAP 공법으로 형성된 배선에 비하여 배선(510)의 표면에 도금층(520)이 더 형성된 회로(120)가 더 작은 값을 가질 수 있게 된다.
한편, 도금층(520)은 이방성 도금 방식(즉, 이방 도금)을 이용하여 배선(510) 상에 형성될 수도 있다. 이방성 도금 방식은 등방성 도금 방식과 달리 도금층(520)의 두께가 비동등 수준으로 성장하는 방식을 말한다. 도금층(520)이 이방성 도금 방식을 이용하여 배선(510) 상에 형성되면, 도금층(520)이 배선(510)의 상면 방향으로 성장하는 속도(v1)는 도금층(520)이 배선(510)의 측면 방향으로 성장하는 속도(v2)와 상이할 수 있다(v1 ≠ v2).
한편, 본 실시예에서는 이방성 도금 방식을 이용하여 배선(510)을 형성하고, 등방성 도금 방식을 이용하여 도금층(520)을 형성하는 것도 가능하다. 다층 기판(100)이 코일 기판인 경우 회로(120)가 이와 같이 형성되면, 코일의 단면적을 증가시킬 수 있으며, 저항을 낮춰 코일 특성을 향상시키는 효과를 얻을 수 있다. 도 3은 본 발명의 몇몇 실시예에 따른 다층 기판의 회로를 구성하는 배선 및 도금층의 도금 방식을 설명하기 위한 예시도이다.
다시 도 1을 참조하여 설명한다.
앞서 설명하였지만, 본 발명의 제1 목적 및 제2 목적을 모두 달성하기 위해, 복수 개의 회로(120)는 배선(510) 및 도금층(520)을 모두 포함하여 구성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 복수 개의 회로(120) 중 몇몇의 회로(120)는 배선(510) 및 도금층(520)을 모두 포함하여 구성되고, 다른 몇몇의 회로(120)는 배선(510)만을 포함하여 구성되는 것도 가능하다.
예를 들어, 복수 개의 회로(120)가 제1 회로(310), 제2 회로(320), 제3 회로(330) 및 제4 회로(340)를 포함하는 경우, 도 4에 도시된 바와 같이 제1 회로(310), 제2 회로(320) 및 제4 회로(340)는 배선(510) 및 도금층(520)을 모두 포함하여 구성되고, 제3 회로(330)는 배선(510)만을 포함하여 구성될 수 있다.
복수 개의 회로(120)가 상기와 같이 형성되면, 외부 전자 기기(예를 들어, 카메라 액추에이터)의 구동에 요구되는 전기적 특성(즉, 전자기력)을 전자의 경우(즉, 제1 회로(310) 내지 제4 회로(340) 모두 배선(510) 및 도금층(520)을 포함하여 구성되는 경우)와 동일 또는 유사 수준으로 유지하면서, 회로 기판(100)의 크기를 축소시키는 효과를 얻을 수 있다. 도 4는 본 발명의 제2 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
다시 도 1을 참조하여 설명한다.
비아(130)는 상하 방향(제3 방향(30))으로 서로 다른 계층에 형성되는 회로(120)를 전기적으로 연결시키기 위한 것이다. 비아(130)는 이를 위해 상하로 배치되는 두 절연층(110) 중 아래쪽에 배치되는 절연층(110)을 관통하여 홀(Hole) 형태로 형성될 수 있으며, 전기전도성 물질로 충전(Filling Up)될 수 있다. 비아(130)는 동일 레벨에 단일 개 형성될 수 있지만, 복수 개 형성되어도 무방하다.
비아(130)는 제3 방향(30)으로 동일한 폭을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 비아(130)는 제3 방향(30)으로 폭이 넓어지는 형상으로 형성되거나, 제3 방향(30)으로 폭이 좁아지는 형상으로 형성되는 것도 가능하다.
인입 배선(140)은 다층 기판(100)에서 서로 다른 계층의 배선(510) 상에 도금(예를 들어, 전해 도금)을 처리하기 위한 것이다. 이러한 인입 배선(140)은 복수 개의 절연층(110) 중에서 어느 하나의 절연층(110) 상에 형성될 수 있다. 인입 배선(140)은 예를 들어, 제1 절연층(210) 내지 제4 절연층(240) 중 최하층을 구성하는 제1 절연층(210) 상에 형성될 수 있다.
인입 배선(140)은 외부로부터 배선(510)에 전류가 인가되도록 하여 배선(510) 상에 도금층(520)이 형성되도록 할 수 있다. 인입 배선(140)은 이를 위해 배선(510)에 접속할 수 있도록 절연층(110)의 단부에서 외곽에 위치하는 배선(510)까지 연장되어 형성될 수 있다. 또한, 서로 다른 계층의 배선(510) 상에 도금층(520)이 형성될 수 있도록 하기 위해, 서로 다른 계층의 배선(510)은 비아(130)를 통해 전기적으로 연결될 수 있다.
본 실시예에서 다층 기판(100)은 이와 같이 형성되는 비아(130) 및 인입 배선(140)을 통해, 도 5에 도시된 바와 같이 각각의 절연층(210, 220, 230, 240) 상에 형성되는 배선(510)으로 전류(A)를 인가할 수 있다. 따라서 본 발명에서는 각각의 절연층(210, 220, 230, 240) 상에 인입 배선(140)을 형성하지 않아도 되며, 원하는 계층의 배선(510) 상에 도금층(520)을 유효하게 형성할 수 있다. 또한, 인입 배선(140)의 개수를 줄임으로써 컷라인 영역(160)으로 노출되는 금속의 양을 현저하게 감소시킬 수 있으며, 이에 따라 다층 기판(100)에 발생되는 회로(120)의 노이즈도 저감시킬 수 있다.
결과적으로, 본 실시예에서 다층 기판(100)은 효율적인 인입 배선 설계를 통해 용이한 외형 가공 및 고밀도 회로 구현이 가능할 수 있다. 도 5는 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 역할을 설명하기 위한 예시도이다.
인입 배선(140)은 배선(510) 및 도금층(520)을 포함하는 회로(120)가 형성된 절연층(110) 상에 형성될 수 있다. 즉, 인입 배선(140)은 배선(510)만을 포함하는 회로(120)가 형성된 절연층(110) 상에는 형성되지 않을 수 있다.
인입 배선(140)은 배선(510)과 동등한 수준의 레벨로 형성될 수 있다. 여기서, 동등한 수준의 레벨이라 함은 절연층(110)의 표면으로부터의 높이가 실질적으로 동일 또는 유사하다는 것을 의미한다. 즉, 인입 배선(140)이 배선(510)과 동등한 수준의 레벨로 형성된다는 것은 도 6에 도시된 바와 같이 인입 배선(140)의 높이(h1)가 배선(510)의 높이(h2)와 실질적으로 같다는 것을 의미한다(h1 = h2). 도 6은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제1 예시도이다.
인입 배선(140)은 배선(510)과 서로 다른 레벨로 형성될 수 있다. 이 경우, 인입 배선(140)은 배선(510)보다 낮은 레벨로 형성될 수 있다(h1 < h2). 예를 들어, 도 7에 도시된 바와 같이 제1 절연층(210) 상에 씨드층(530)이 형성되고 배선(510)이 그 씨드층(530) 상에 형성되는 경우, 인입 배선(140)은 씨드층(530)과 동등 수준의 레벨을 가지도록 형성될 수 있다(h1 = h3 < h2). 도 7은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제2 예시도이다.
인입 배선(140)을 통해 배선(510)에 전류가 인가되면, 도 6 및 도 7에 도시된 바와 같이 인입 배선(140) 및 배선(510) 상에는 도금층(520)이 형성될 수 있다. 이러한 도금층(520)은 그 상부에 배선(510)이 형성되지 않은 씨드층(530)을 제거한 후에 전류를 인가하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 도 8에 도시된 바와 같이 배선(510) 상에만 도금층(520)이 형성되고, 인입 배선(140) 상에는 도금층(520)이 형성되지 않을 수도 있다. 도 8은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선의 형상을 설명하기 위한 제3 예시도이다.
인입 배선(140) 상에는 인입 배선 보호층(540)이 형성될 수 있다. 예를 들어, 인입 배선(140)이 배선(510)보다 낮은 레벨로 형성되는 경우, 인입 배선(140) 상에 인입 배선 보호층(540)이 형성될 수 있다. 인입 배선(140) 상에 인입 배선 보호층(540)이 형성되어 있으면, 인입 배선(140) 상에 도금층(520)이 형성되지 않을 수 있다. 인입 배선 보호층(540)은 배선(510) 상에 도금층(520)을 형성한 후에 제거될 수 있으며, 도 9에 도시된 바와 같이 도금층(520) 상에 또다른 절연층(110)을 적층할 때에도 잔여할 수 있다. 도 9는 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선 보호층을 설명하기 위한 제1 예시도이다.
인입 배선 보호층(540)은 배선(510)의 높이(h2)와 동등한 수준의 레벨로 형성될 수 있다(h4 = h2). 또는, 인입 배선 보호층(540)은 배선(510) 및 도금층(520)을 합산한 높이(h2 + h3)와 동등한 수준의 레벨로 형성될 수 있다(h4 = h2 + h3). 인입 배선 보호층(540)이 이와 같이 형성되면, 그 상부에 또다른 절연층(110)을 적층할 때에 요철 문제가 발생하는 것을 방지할 수 있다.
한편, 인입 배선(140)이 배선(510)과 동등한 수준의 레벨로 형성되는 경우, 인입 배선(140) 상에 형성되는 인입 배선 보호층(540)은 도 10에 도시된 바와 같이 도금층(520)과 동등한 수준의 레벨로 형성될 수 있다. 도 10은 본 발명의 몇몇 실시예에 따른 다층 기판을 구성하는 인입 배선 보호층을 설명하기 위한 제2 예시도이다.
한편, 인입 배선 보호층(540)은 배선(510)에 접하도록 형성될 수 있지만, 배선(510)으로부터 소정 거리 이격되어 형성되는 것도 가능하다. 전자의 경우(즉, 인입 배선 보호층(540)이 배선(510)에 접하도록 형성되는 경우), 도금층(520)은 배선(510)의 상면 및 일측면을 커버하도록 형성될 수 있으며, 후자의 경우(즉, 인입 배선 보호층(540)이 배선(510)으로부터 소정 거리 이격되어 형성되는 경우), 도금층(520)은 배선(510)의 상면 및 양측면을 커버하도록 형성될 수 있다. 도금층(520)은 이와 같이 인입 배선 보호층(540)의 형상에 따라 다양한 형태를 가지도록 형성될 수 있음은 물론이다.
다시 도 1을 참조하여 설명한다.
인입 배선(140)은 앞서 설명한 바와 같이 비아(130)를 통해 접속될 수 있는 서로 다른 계층의 배선(510) 모두에 도금층(520)이 형성되도록 할 수 있다. 인입 배선(140)은 비아(130)를 통해 접속될 수 있는 복수 계층의 배선(510) 중 선택된 몇몇 계층의 배선(510) 상에 도금층(520)이 형성되도록 하는 것도 가능하다. 전자의 경우, 그 예시가 도 1에 도시되어 있으며, 후자의 경우, 그 예시가 도 4에 도시되어 있다.
한편, 인입 배선(140)은 복수 개의 절연층(110) 중 가장 아래층에 위치하는 절연층(110) 상에 형성되지 않고, 중간층에 위치하는 절연층(110) 상에 형성될 수도 있다. 인입 배선(140)은 예를 들어, 도 11에 도시된 바와 같이 제2 절연층(220) 상에 형성될 수 있다. 이 경우, 제2 회로(320)는 배선(510) 및 도금층(520)을 포함하도록 형성될 수 있으며, 제2 회로(320) 상위의 제3 회로(330) 및 제4 회로(340)뿐만 아니라 제2 회로(320) 하위의 제1 회로(310)도 비아(130)를 통해 제2 회로(320)와 연결되어 있다면, 제1 회로(310), 제3 회로(330) 및 제4 회로(340)도 배선(510) 및 도금층(520)을 포함하도록 형성될 수 있음은 물론이다. 도 11은 본 발명의 제3 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
한편, 다층 기판(100)을 구성하는 복수 개의 회로(120) 모두 비아(130)를 통해 전기적으로 연결되지 않을 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제1 회로(310) 및 제2 회로(320)가 비아(130)를 통해 전기적으로 연결되고, 제3 회로(330) 및 제4 회로(340)가 비아(130)를 통해 전기적으로 연결될 수 있다. 반면, 제2 회로(320) 및 제3 회로(330)는 전기적으로 연결되지 않을 수 있다.
상기의 경우, 인입 배선(140)이 제1 회로(310)와 연결되면, 제1 회로(310) 및 제2 회로(320)는 인입 배선(140)에 의해 공급되는 전류를 이용하여 배선(510) 및 도금층(520)을 포함하도록 형성될 수 있다. 반면, 제2 회로(320) 및 제3 회로(330)가 전기적으로 연결되어 있지 않기 때문에, 제3 회로(330) 및 제4 회로(340)는 인입 배선(140)을 통해 전류를 제공받을 수 없으며, 배선(510) 상에 도금층(520)을 포함하여 형성될 수 없다. 따라서 이와 같은 경우에는, 제3 회로(330) 및 제4 회로(340) 중 어느 하나의 회로와 연결되는 인입 배선(140)을 추가로 설치할 수 있다. 도 12는 본 발명의 제4 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
다시 도 1을 참조하여 설명한다.
보호층(150)은 최상위에 형성되는 회로(120)를 보호하기 위해 상기 회로(120)를 커버하도록 형성될 수 있다. 보호층(150)은 절연성 물질(예를 들어, 솔더 레지스트(Solder Resist))을 소재로 하여 형성될 수 있으며, 인쇄, 접착, 코팅, 포토 리소그래피 등 다양한 공법을 이용하여 최상위에 형성되는 회로(120)를 커버하도록 형성될 수 있다.
한편, 본 실시예에서 최하층의 제1 절연층(210)은 베이스 기재(Base Film)로 정의되고, 제1 절연층(210) 상에 배치되는 제2 절연층(220), 제3 절연층(230) 및 제4 절연층(240)은 층간 절연층으로 정의될 수 있다. 이 경우, 회로(120), 비아(130), 인입 배선(140), 보호층(150) 등은 도 1의 예시와 같이 베이스 기재 즉, 제1 절연층(210)의 일면 상에 형성될 수 있다.
그러나 본 실시예가 이에 한정되는 것은 아니다. 회로(120), 비아(130), 인입 배선(140), 보호층(150) 등은 도 13의 예시와 같이 베이스 기재 즉, 제1 절연층(210)의 양면 상에 형성될 수 있다. 이 경우, 베이스 기재의 양면 상에 형성되는 회로(120)의 개수는 동일할 수 있으나, 서로 다른 것도 가능하다. 도 13은 본 발명의 제5 실시예에 따른 다층 기판의 구조를 개략적으로 도시한 단면도이다.
이상 도 1 내지 도 13을 참조하여 본 발명의 다양한 실시예에 따른 다층 기판(100)에 대하여 설명하였다. 본 발명은 인입 배선(140)을 이용하여 그 상부에 도금층(520)이 형성되는 배선(510)을 회로(120)로 구성하는 다층 기판(100)에 관한 것으로서, 회로 기판 상에서의 효율적인 인입 배선(140)의 배치를 위한 다층 기판(100)에 관한 것이다.
본 발명의 다층 기판(100)은 한 개의 계층에 형성된 인입 배선(140)이 비아(130)를 통해 N 개의 계층에 전류를 인가하여 N 층의 배선(510) 상에 도금층(520)을 형성할 수 있다. 여기서, N은 1 이상의 자연수이다.
다층 기판(100)은 전자 장치에 적용될 수 있다. 전자 장치는 전동 모터, 안테나, 발전기, 필터, 인덕터, 자기 디스크, 카메라 모듈 등일 수 있으나, 이에 한정되지 않는다. 다층 기판(100)이 예를 들어 코일 기판인 경우, 다층 기판(100)은 카메라 액추에이터에 포함되어 카메라 모듈 내에서 구동 코일로 작동할 수 있다. 카메라 액추에이터는 하우징 내에 다층 기판(100)을 포함할 수 있으며, 하우징 내에 다층 기판(100)과 이격되어 설치되는 자성체도 포함할 수 있다.
다음으로, 다층 기판(100)의 제조 방법에 대하여 설명한다. 도 14는 본 발명의 제1 실시예에 따른 다층 기판의 제조 방법을 순차적으로 나타낸 흐름도이다.
이하에서는 도 14를 참조하여 도 1의 예시에 나타나 있는 다층 기판(100)의 제조 방법에 대하여 설명할 것이나, 도 4의 예시에 나타나 있는 다층 기판(100), 도 11의 예시에 나타나 있는 다층 기판(100), 도 12의 예시에 나타나 있는 다층 기판(100), 도 13의 예시에 나타나 있는 다층 기판(100) 등도 이와 동일 또는 유사한 방식으로 제조될 수 있음은 물론이다. 이하 설명은 도 1 및 도 14를 참조한다.
먼저, 컷라인 영역(160)이 정의되어 있는 제1 절연층(210)을 준비한다(S605). 여기서, 제1 절연층(210)은 그 일면에 금속층이 형성될 수 있다. 금속층은 씨드층(530)일 수 있으나, 씨드층(530) 및 하지층을 포함하여 구성될 수도 있다. 씨드층(530) 및 하지층은 도전성 금속층으로, 예를 들어, 씨드층(530)은 Ni/Cr층으로 마련될 수 있으며, 하지층은 Cu층으로 마련될 수 있다.
한편, 다층 기판(100)이 도 13의 예시와 같이 형성되는 경우, 제1 절연층(210)은 그 양면에 금속층이 형성될 수도 있다.
상부에 금속층이 형성된 제1 절연층(210)이 준비되면(S610), 그 금속층 상에 감광성 수지층(예를 들어, DFR(Dry Film Resist) Film)을 형성하고, 노광, 현상 등을 통해 도금 레지스트 패턴을 형성한다.
한편, 본 실시예에서는 도금 레지스트 패턴을 형성하기 전에, 인입 배선(140)이 될 금속층 상에 보호층(절연층)을 형성할 수 있다. 그러면, 배선(510) 및 도금층(520) 형성시, 인입 배선(140)의 표면에는 도금이 되지 않도록 할 수 있으며, 이에 따라 인입 배선(140)을 제1 회로(310)보다 얇은 두께로 형성함으로써, 컷라인 영역(160)에 잔존하는 금속의 양을 최소화할 수 있다.
또는, 도금 레지스트 패턴을 인입 배선(140)이 될 금속층 상에 형성하는 것도 가능하다. 이 경우, 배선(510) 형성시, 인입 배선(140)의 표면에는 도금이 되지 않도록 할 수 있으며, 도금 레지스트 제거 후 인입 배선(140) 상에 보호층을 형성하여 금속층 제거시 잔존하도록 할 수 있다. 그러면, 도금층(520) 형성시에도 도금이 되지 않도록 할 수 있으며, 이에 따라 인입 배선(140)을 제1 회로(310)보다 얇은 두께로 형성함으로써, 컷라인 영역(160)에 잔존하는 금속의 양을 최소화할 수 있다.
이후, 도금 공법을 이용하여 제1 절연층(210)의 금속층 상에 패턴층을 형성한다(S610). 패턴층은 Cu 금속층으로 마련될 수 있으나, 본 실시예가 이에 한정되는 것은 아니다.
패턴층은 컷라인 영역(160)을 기준으로 그 내측의 제품 영역(410)에 형성되는 배선(510)과 그 외측의 제품 외 영역(420)에 형성되는 인입 배선(140)을 포함할 수 있다. 즉, 배선(510)과 인입 배선(140)은 동등한 수준의 레벨로 형성될 수 있다.
이후, 도금 레지스트 패턴을 제거하고, 배선(510) 및 인입 배선(140)이 형성되지 않은 배선간 스페이스 부분의 금속층을 제거한다.
이후, 인입 배선(140)에 전류를 인가하여 배선(510)의 표면에 도금층(520)을 형성하여 배선(510) 및 도금층(520)으로 구성되는 제1 회로(310)를 형성한다(S615). 도금층(520)은 앞서 설명한 바와 같이 등방성 도금 방식을 이용하여 형성될 수 있으며, Cu 금속층으로 마련될 수 있으나, 본 실시예가 이에 한정되는 것은 아니다.
한편, 인입 배선(140) 상에도 도금층(520)이 형성될 수 있는데, 도금층(520)은 배선(510)의 표면 즉, 상면 및 측면에 동등 수준의 두께로 형성될 수 있다.
한편, 배선(510)의 표면에 도금층(520)을 형성하기 전에, 인입 배선(140) 상에 형성된 보호층을 제거하여 인입 배선(140) 상에도 도금층(520)이 형성되도록 할 수 있다. 이 경우, 도금용 전류 공급을 원활하게 하면서 잔존 금속을 저감하는 효과를 얻을 수 있다.
한편, 도금 레지스트 패턴 형성 후 도금을 통해 배선(510) 형성과 동시에 인입 배선(140)을 형성하고, 레지스트 패턴 후 금속층을 제거하고, 인입 배선(140) 상에 보호층을 형성할 수 있다. 이 경우, 도금층(520) 형성시 인입 배선(140)에는 도금층(520)이 형성되지 않도록 하여 도금용 전류 공급을 원활히 하면서 잔존 금속을 저감할 수 있다.
이후, 도금층(520)이 형성된 제1 회로(310) 상에 컷라인 영역(160)을 포함하여 적층되는 제2 절연층(220)을 형성한다(S620).
이후, 제2 절연층(220)에 제1 회로(310)의 일부가 노출되도록 비아(130)를 형성한다. 이어서, 제2 절연층(220) 상에 금속층을 형성한다(S625). 금속층은 제2 절연층(220)의 상부뿐만 아니라 비아(130) 내에도 형성될 수 있다.
한편, 본 실시예에서는 제2 절연층(220) 상에 금속층을 형성한 후, 이어서 비아(130)를 형성하는 것도 가능하다.
한편, 하위층의 회로와 상위층의 회로 간에 전기적 연결이 필요치 않을 때는 상위 절연층에 비아(130)를 형성하지 않을 수 있다. 이때, 상위층의 배선(510) 상에 도금층(520) 형성이 필요하다면 해당 층에 인입 배선(140)을 추가로 형성할 수 있다.
이후, 제2 절연층(220)의 금속층 상에 감광성 수지층을 형성하고, 노광, 현상 등을 통해 도금 레지스트 패턴을 형성한다. 이어서, 도금 공법을 이용하여 제2 절연층(220)의 금속층 상에 배선(510)을 형성한다(S630). 제2 절연층(220) 상의 배선(510)은 컷라인 영역(160)에 겹치지 않도록 그 내측에 형성한다.
이후, 도금 레지스트 패턴을 제거하고, 배선(510)이 형성되지 않은 배선간 스페이스 부분의 금속층을 제거한다. 이어서, 인입 배선(140)을 이용하여 배선(510)의 표면에 도금층(520)을 형성하여 배선(510) 및 도금층(520)으로 구성되는 제2 회로(320)를 형성한다(S635). 도금층(520)은 등방 도금으로, 배선(510)의 상면 및 측면에 동등 수준의 두께로 형성될 수 있다.
한편, 해당 회로에 도금층(520)이 필요하지 않은 경우에는 도금층 형성 단계를 생략할 수 있다. 즉, 다층 기판(100)에서 배선(510) 상에 도금층(520)을 형성하지 않은 회로가 포함될 수 있다.
제3 절연층(230) 및 그 상부에 형성되는 제3 회로(330), 제4 절연층(240) 및 그 상부에 형성되는 제4 회로(340) 등 제M 절연층 및 그 상부에 형성되는 제M 절연층은 제2 절연층(220) 및 그 상부에 형성되는 제2 회로(320)와 동일한 절차에 따라 형성될 수 있다. 즉, 본 실시예에서는 S620 단계 내지 S635 단계를 반복적으로 수행하여 제M 절연층 및 그 상부에 형성되는 제M 회로를 형성할 수 있다(S640, S645). 여기서, M은 3 이상의 자연수를 의미한다.
이후, 최상위의 회로(도 1의 경우, 제4 회로(340)) 상에 보호층(150)을 형성한다(S650). 보호층(150)까지 형성한 후에는, 최종적으로 컷라인 영역(160)을 따라 커팅하여(예를 들어, 레이저 컷팅) 제품 외 영역(420)을 제거함으로써, 다층 회로 기판을 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명은 회로 기판 및 상기 회로 기판을 탑재하는 전자 장치에 적용될 수 있다.

Claims (20)

  1. 컷라인 영역이 정의되는 복수 개의 절연층;
    각각의 절연층 상에 형성되며, 배선 및 상기 배선의 표면에 형성된 도금층을 포함하거나 상기 도금층이 형성되지 않은 배선을 포함하는 회로;
    상기 복수 개의 절연층 중 적어도 하나의 절연층 내에 형성되는 비아;
    상기 비아를 통해 서로 연결되는 회로가 형성된 복수 개의 절연층 중 어느 하나의 절연층 상에 상기 컷라인 영역까지 연장 형성되는 인입 배선을 포함하는 다층 기판.
  2. 제 1 항에 있어서,
    상기 배선의 두께는 40㎛ 이상 200㎛ 이하이거나,
    상기 회로가 배선 및 상기 배선의 표면에 형성된 도금층을 포함하는 경우, 상기 회로의 간격은 2㎛ 이상 8㎛ 이하이거나, 또는
    상기 회로가 상기 도금층이 형성되지 않은 배선을 포함하는 경우, 상기 회로의 간격은 10㎛ 이상 30㎛ 이하인 다층 기판.
  3. 제 1 항에 있어서,
    상기 도금층은 상기 비아를 통해 상기 인입 배선과 전기적으로 연결되는 배선의 표면에 형성되는 다층 기판.
  4. 제 1 항에 있어서,
    상기 인입 배선은 상기 복수 개의 절연층 중 어느 하나의 절연층에 상기 비아가 형성되지 않은 경우, 상기 어느 하나의 절연층 상에 추가로 형성되는 다층 기판.
  5. 제 1 항에 있어서,
    상기 인입 배선과 동일 계층에 형성되는 상기 회로는 상기 배선 및 상기 도금층을 포함하는 다층 기판.
  6. 제 1 항에 있어서,
    상기 인입 배선은 상기 배선과 동등한 레벨로 형성되거나, 상기 배선보다 낮은 레벨로 형성되는 다층 기판.
  7. 제 6 항에 있어서,
    상기 인입 배선은 상기 배선보다 낮은 레벨로 형성되는 경우, 절연층과 상기 배선 사이에 형성되는 씨드층과 동등한 레벨로 형성되는 다층 기판.
  8. 제 1 항에 있어서,
    상기 도금층은 상기 인입 배선의 표면에 형성되지 않는 다층 기판.
  9. 제 1 항에 있어서,
    상기 인입 배선 상에 형성되는 인입 배선 보호층을 더 포함하는 다층 기판.
  10. 제 9 항에 있어서,
    상기 인입 배선 보호층은 상기 배선 상에 상기 도금층을 형성한 후 제거되거나, 상기 회로 상에 절연층이 적층될 때 잔여하는 다층 기판.
  11. 제 9 항에 있어서,
    상기 인입 배선 보호층은 상기 배선과 동등한 레벨로 형성되거나, 상기 배선 및 상기 도금층을 합산한 높이와 동등한 레벨로 형성되는 다층 기판.
  12. 제 9 항에 있어서,
    상기 인입 배선은 동일 계층에 형성되는 배선과 동등한 레벨로 형성되며,
    상기 인입 배선 보호층은 상기 도금층과 동등한 레벨로 형성되는 다층 기판.
  13. 제 1 항에 있어서,
    상기 인입 배선이 형성된 절연층은 상기 컷라인 영역보다 외측으로 더 돌출되고, 상기 인입 배선은 상기 돌출된 절연층 상에서 상기 컷라인 영역보다 외측으로 연장 형성되어 노출되는 다층 기판.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 따른 다층 기판; 및
    상기 다층 기판과 전기적으로 연결되는 반도체 소자를 포함하며,
    상기 반도체 소자의 제어에 따라 작동하거나, 상기 다층 기판에 형성된 상기 회로에 의해 제공되는 전자기력을 이용하는 전자 장치.
  15. 컷라인 영역이 정의되며 컷라인 영역 외측으로 돌출된 영역을 포함하는 제1 절연층을 마련하는 단계;
    상기 제1 절연층 상에 제1 배선 및 상기 제1 배선과 연결되어 상기 제1 절연층의 돌출 영역까지 연장되는 인입 배선을 형성하는 단계;
    상기 제1 배선을 포함하는 제1 회로 상에 절연층 형성, 상기 절연층을 관통하는 비아 형성, 및 상기 비아 및 상기 절연층 상에 배선 형성을 순차적으로 n회 반복하여 제n 절연층, 제n-1 비아 및 제n 배선을 적층 형성하는 단계;
    상기 제n 배선을 포함하는 제n 회로 상에 보호층을 형성하는 단계; 및
    상기 컷라인 영역을 컷팅하여 상기 컷라인 영역 외측으로 돌출된 영역을 제거하는 단계를 포함하며,
    상기 n은 2 이상의 자연수이고,
    상기 제n 절연층은 상기 제1 절연층의 컷라인 영역과 대응되는 컷라인 영역이 정의되며, 상기 제1 절연층의 돌출 영역에 형성된 상기 인입 배선이 노출되도록 형성되며,
    제1 회로 내지 제n 회로 중 적어도 하나의 회로는 배선의 표면에 도금층이 형성되는 다층 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 인입 배선에 전기적 신호를 인가하여 상기 제2 배선의 표면에 제2 도금층을 형성하는 단계를 더 포함하는 다층 기판의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제2 회로가 상기 다층 기판의 최상위 회로가 아니면, 상기 제2 회로 상에 또다른 절연층과 회로를 적층 형성하는 단계를 반복 수행하여 최상위 회로인 제N 회로를 형성하며(상기에서, N은 3 이상의 자연수),
    상기 보호층은 상기 제N 회로 상에 형성되는 다층 기판의 제조 방법.
  18. 제 17 항에 있어서,
    제3 회로의 제3 배선 내지 제N 회로의 제N 배선 중 적어도 하나의 배선 표면에 도금층을 형성하는 다층 기판의 제조 방법.
  19. 제 15 항에 있어서,
    상기 제1 절연층은 표면에 금속층을 포함하고 상기 금속층이 상기 인입 배선으로 형성되는 경우, 상기 금속층 상에 인입 배선 보호층을 형성하는 단계를 더 포함하는 다층 기판의 제조 방법.
  20. 제 15 항에 있어서,
    상기 도금층은 상기 인입 배선을 이용하여 형성되는 다층 기판의 제조 방법.
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