WO2020145616A1 - 다층 기판 및 그 제조 방법 - Google Patents

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WO2020145616A1
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layer
metal layer
metal
forming
interlayer insulating
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이성진
김영준
신수정
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스템코 주식회사
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Definitions

  • the present invention relates to a circuit board and its manufacturing method. More specifically, it relates to a multilayer circuit board and a method for manufacturing the same.
  • Multilayer Printed Circuit Board refers to a substrate provided with three or more layers of wiring by stacking a plurality of printed circuit boards (PCB).
  • PCB printed circuit boards
  • an interlayer insulating layer is added on the base substrate to perform layer up.
  • conductor layers 110, 130, 150 and insulating layers 120, 140 are alternately formed as illustrated in FIG. 1, and vias ( Via) (160, 170) is formed, it is possible to electrically connect the spaced conductor layers (110, 130, 150).
  • the via BVH 160 is formed in the interlayer insulating layer 120 coated on the conductor layer L2 130, after the etching process to remove the smear remaining in the via BVH 160, the via non-via exposure is performed.
  • the process may be complicated because a process of additionally forming a protective layer for preventing damage to the pattern or removing the protective layer is added separately.
  • the nickel-chromium (Ni-Cr) layer 180 formed to improve the adhesion between the interlayer insulating layer 120 and the conductor layer L1 110 includes a material having excellent bonding strength with both layers 110 and 120 Therefore, the electrical properties and durability of the interlayer can be lowered in the via BVH 160.
  • the problem to be solved in the present invention is to form a heterogeneous (different kind) metal layer between the upper metal layer and the interlayer insulating layer, a multi-layered substrate formed only in the wiring region without forming the heterogeneous metal layer in the via region and a method for manufacturing the same Is to provide
  • An aspect of the multi-layer substrate of the present invention for achieving the above object is, a substrate layer; A plurality of first metal layers sequentially stacked on the base layer for wiring; An interlayer insulating layer formed between two different first metal layers, having a first via hole, and electrically connecting the two different first metal layers through a third metal layer formed in the first via hole; And a second metal layer formed between an upper layer and the interlayer insulating layer among the two different first metal layers.
  • the second metal layer may have a different metal component from the first metal layer or a different crystal structure.
  • the second metal layer When the second metal layer has a different crystal structure from the first metal layer, the second metal layer includes a metal layer including a metal having a face centered cubic structure and a metal having a body centered cubic structure. It is formed of any one of the metal layer comprising a, the first metal layer may be formed of another metal layer.
  • the second metal layer may be formed to have a thickness thinner than the first metal layer.
  • the second metal layer may be formed to have a thickness of 1nm to 50nm.
  • the third metal layer may have the same metal component as the first metal layer, or the same crystal structure.
  • the first metal layer, the interlayer insulating layer, and the second metal layer may be formed only on one surface of the substrate layer or may be formed on both surfaces of the substrate layer.
  • the multi-layer substrate may further include a protective layer formed on the L1 layer positioned at the top of the plurality of first metal layers.
  • the multi-layer substrate may further include a device mounting region electrically connected to an external device, and a layer formed below the L1 layer located at the top of the plurality of first metal layers may be exposed in the device mounting region.
  • the multi-layer substrate further includes a fourth metal layer formed on the second metal layer and in the first via hole, wherein the fourth metal layer has the same metal component or crystal structure as the first metal layer, and is 0.01 ⁇ m to 5 ⁇ m. It may be formed to have a thickness.
  • One aspect of a method of manufacturing a multi-layer substrate of the present invention for achieving the above object is to form a first metal layer on a base layer; Forming an interlayer insulating layer on the first metal layer; Forming a second metal layer on the interlayer insulating layer; Forming a first via hole through the second metal layer and the interlayer insulating layer; Forming a third metal layer in the first via hole; And further forming the first metal layer on the second metal layer and the third metal layer.
  • the step of forming the third metal layer and the step of additionally forming the first metal layer may be performed simultaneously.
  • the step of forming the second metal layer forms the second metal layer having a different metal component from the first metal layer or a different crystal structure, and the step of forming the third metal layer has the same metal component as the first metal layer.
  • the third metal layer having the same crystal structure can be formed.
  • the first metal layer and the metal component may be the same or have the same crystal structure.
  • the forming of the second metal layer may include forming the second metal layer on the first metal layer on which the interlayer insulating layer is not stacked, forming the third metal layer, and further forming the first metal layer. It is performed on, it may further include the step of removing the second metal layer formed on the first metal layer is not interlayer insulating layer.
  • the first metal layer and the third metal layer have the same metal component or the same crystal structure, and the step of forming the third metal layer and the step of further forming the first metal layer may be simultaneously performed.
  • the step of forming the interlayer insulating layer, the step of forming the second metal layer, the step of forming the first via hole, the step of forming the third metal layer and the step of further forming the first metal layer form a protective layer. It can be repeated multiple times before.
  • a second metal layer having a different component or different crystal structure from the upper first metal layer in the wiring region and the interlayer insulating layer It is formed between the upper first metal layers and relates to a multi-layer substrate in which a third metal layer having the same component or the same crystal structure as the upper first metal layer is formed in the via region.
  • the present invention can obtain the following effects through such a structure.
  • the surface of the interlayer insulating layer and the ILB pattern may be protected through the second metal layer during etching to remove smear in the multi-layer pattern formation process.
  • the same type of metal is plated in the via hole to ensure interlayer reliability.
  • 1 is a cross-sectional view showing a multi-layer substrate of a build-up type.
  • FIG. 2 is a cross-sectional view of a multilayer substrate according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view of a multi-layer substrate according to another embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a multilayer substrate according to another embodiment of the present invention.
  • FIG. 5 is a flowchart schematically showing a method of manufacturing a multilayer substrate according to an embodiment of the present invention.
  • 6 to 11 are reference diagrams showing results of each step performed according to a method of manufacturing a multilayer substrate according to an embodiment of the present invention.
  • the spatially relative terms “below”, “beneath”, “lower”, “above”, “upper”, etc., are as shown in the figure. It can be used to easily describe the correlation of a device or components with other devices or components.
  • the spatially relative terms should be understood as terms including different directions of the device in use or operation in addition to the directions shown in the drawings. For example, if the device shown in the figure is turned over, a device described as “below” or “beneath” another device may be placed “above” another device.
  • the exemplary term “below” can include both the directions below and above.
  • the device can also be oriented in other directions, so that spatially relative terms can be interpreted according to the orientation.
  • first, second, etc. are used to describe various elements, components and/or sections, it goes without saying that these elements, components and/or sections are not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Accordingly, it goes without saying that the first element, the first component or the first section mentioned below may be the second element, the second component or the second section within the technical spirit of the present invention.
  • FIG. 2 is a cross-sectional view of a multilayer substrate according to an embodiment of the present invention.
  • the multi-layer substrate 200 includes a base layer 210, a first metal layer 220, an interlayer insulating layer 230, a second metal layer 240 and a protective layer 250 Can be configured.
  • the base layer 210 is a base film having a predetermined thickness (eg, 5 ⁇ m to 100 ⁇ m).
  • the base layer 210 may be formed in a film form, it may be formed of a flexible film (flexible film), it is also possible to be formed of a rigid film (rigid film), flexible film (rigid flexible film).
  • the base layer 210 is made of polyimide, polyethylene terephthalate (PET), poly-ethylene naphthalate (PEN), polycarbonate, epoxy, glass fiber ( It may be formed of at least one material from a polymer material such as glass fiber).
  • the base layer 210 may be formed of various other polymer materials. In this embodiment, the base layer 210 will be defined and described as a polyimide film, but the base layer 210 need not be limited to a polyimide film.
  • a seed layer (not shown) (or an under layer) may be formed on one or both surfaces of the base layer 210.
  • the seed layer (or base layer) may be formed of a conductive material to improve the bonding property between the base layer 210 and the first metal layer 220.
  • the seed layer (or base layer) may be formed of at least one metal selected from nickel (Ni), chromium (Cr), copper (Cu), gold (Au), and the like, and deposition (vacuum evaporation) , It may be formed on the base layer 210 using a method such as adhesion, plating.
  • the first metal layer 220 functions as a wiring that electrically connects electronic components mounted on the multilayer substrate 200.
  • the first metal layer 220 is formed on the base layer 210.
  • the first metal layer 220 is a base layer using at least one metal among metals such as nickel (Ni), chromium (Cr), copper (Cu), gold (Au), silver (Ag), and platinum (Pt). It may be formed on (210).
  • the first metal layer 220 may be formed on the substrate layer 210 using a method such as printing, photo lithography, coating, or adhesion.
  • the first metal layer 220 may be sequentially stacked on one surface of the base layer 210 to form a plurality of layers.
  • the first metal layer 220 may be formed of two layers, such as the L1 layer 221 and the L2 layer 222, as shown in FIG. 2.
  • the present embodiment is not limited thereto.
  • the first metal layer 220 may be formed of three layers, such as the L1 layer 221, the L2 layer 222, and the L3 layer 223, or may be formed of four or more layers.
  • 3 is a cross-sectional view of a multi-layer substrate according to another embodiment of the present invention.
  • the layer positioned below the interlayer insulating layer 230 has a larger area than the layer located above. It can be formed to have.
  • the L2 layer 222 may be formed to have a larger area than the L1 layer 221.
  • the present embodiment is not limited thereto.
  • some of the layers may be formed to have the same area, or it may be formed to have all of the same layers.
  • the first metal layer 220 is formed of a plurality of layers on one surface of the base layer 210, the two layers positioned up and down are electrically connected through the third metal layer filled up in the first via hole 231. Can be connected to.
  • the third metal layer filled in the first via hole 231 may be formed of the same metal as the first metal layer 220, but it may also be formed of a metal different from the first metal layer 220. .
  • the plurality of layers may be formed to have the same thickness.
  • the present embodiment is not limited thereto. Some of the plurality of layers may be formed to have the same thickness, and some layers may be formed to have different thicknesses. It is also possible that the plurality of layers are formed to have different thicknesses.
  • the first metal layer 220 may be formed on both sides of the base layer 210 as shown in FIG. 4.
  • the base layer 210 may include at least one second via hole 211.
  • the first metal layer 220 formed on both sides of the base layer 210 may be configured to be electrically connected through a metal layer filled in the second via hole 211.
  • 4 is a cross-sectional view of a multilayer substrate according to another embodiment of the present invention.
  • the first metal layer 220 When the first metal layer 220 is formed of a plurality of layers on both sides of the base layer 210, it may be formed of the same number of layers on both sides of the base layer 210. However, the present embodiment is not limited thereto. The first metal layer 220 may be formed of different numbers of layers on both sides of the base layer 210.
  • the interlayer insulating layer 230 serves as an insulator (or dielectric).
  • the interlayer insulating layer 230 is formed between two first metal layers 220 formed on one surface of the base layer 210, that is, the L1 layer 221 and the L2 layer 222.
  • the interlayer insulating layer 230 may be formed of the same material as the base layer 210.
  • the interlayer insulating layer 230 may be formed of polyimide (eg, liquid polyimide) as a material.
  • the present embodiment is not limited thereto.
  • the interlayer insulating layer 230 may be formed of a material that can serve as an insulator among other materials from the base layer 210.
  • the interlayer insulating layer 230 may be formed between two first metal layers 220 (L1 layer 221 and L2 layer 222) positioned up and down using a method such as printing, coating, adhesion, and photolithography. have. At this time, the interlayer insulating layer 230 may be formed to cover a part or all of the upper surface of the L2 layer 222 positioned below. However, the present embodiment is not limited thereto. The interlayer insulating layer 230 may be formed by being divided into a plurality of regions on the L2 layer 222.
  • the interlayer insulating layer 230 may include at least one first via hole 231.
  • the first via hole 231 is filled with a third metal layer and serves to electrically connect two first metal layers 220 (the L1 layer 221 and the L2 layer 222) positioned above and below.
  • the first via hole 231 may be formed on the interlayer insulating layer 230 using a method such as plasma etching or laser drilling.
  • the first via hole 231 may also be formed on the interlayer insulating layer 230 using other methods.
  • the first via hole 231 may be formed such that the width of the upper portion and the width of the lower portion are different from each other.
  • the first via hole 231 may be formed to have a wider upper width than a lower width.
  • the present embodiment is not limited thereto.
  • the first via hole 231 may be formed such that the upper width is narrower than the lower width, or the upper width and the lower width are the same.
  • the third metal layer filled up in the first via hole 231 may be filled in the first via hole 231 using a method such as plating or printing.
  • the third metal layer may be formed of a metal having the same component or the same crystal structure as the first metal layer 220, but is not limited thereto, and is also formed of a metal different from the first metal layer 220 as a material. It is possible.
  • the base layer At least one second via hole 211 may be formed in 210.
  • the second via hole 211 may be formed in the base layer 210 in the same manner as the first via hole 231 and may be formed in the base layer 210 in the same form as the first via hole 231.
  • the method and shape of forming the second via hole 211 in the present embodiment are not limited thereto.
  • the interlayer insulating layer 230 may be formed as at least one layer on one surface of the base layer 210.
  • the interlayer insulating layer 230 is formed between the two first metal layers 220, such that the first metal layer 220 is formed of N (where N is a natural number) layers on one surface of the base layer 210. In the case, it may be formed of N-1 layers.
  • the interlayer insulating layer 230 is a single layer such as a P1 layer.
  • the interlayer insulating layer 230 May be formed of two layers, a P1 layer 232 and a P2 layer 233.
  • the present embodiment is not limited thereto. Since the interlayer insulating layer 230 may not be formed between some two first metal layers 220, when the first metal layer 220 is formed of N layers on one surface of the base layer 210, N-1 It may be formed of fewer layers than dogs.
  • the interlayer insulating layer 230 When the interlayer insulating layer 230 is formed of a plurality of layers on one surface of the base layer 210, some layers may be formed to cover a part of the upper surface of the first metal layer 220 positioned below, some The layer may be formed to cover the entire upper surface of the first metal layer 220 positioned below it.
  • the P1 layer 232 is an example of a case formed to cover a part of the upper surface of the L2 layer 222 located below
  • the P2 layer 233 is an upper surface of the L3 layer 223 positioned below it. It is an example in the case of being formed so as to cover the whole.
  • the interlayer insulating layer 230 is formed of a plurality of layers on one surface of the base layer 210, all of the plurality of layers may be formed to have the same thickness.
  • the present embodiment is not limited thereto. Some of the plurality of layers may be formed to have the same thickness, and the other layers may be formed to have different thicknesses. Alternatively, it is also possible that the plurality of layers are formed to have different thicknesses.
  • the interlayer insulating layer 230 may be formed as a single layer between the two first metal layers 220 positioned above and below, but it may also be formed as a plurality of layers.
  • the upper layer may be formed to have a smaller area than the lower layer, but lower layer It is also possible to be formed to have the same area as the layer.
  • the first metal layer 220 (for example, the L1 layer 221) formed on the interlayer insulating layer 230 may be formed to cover the entire upper surface of the interlayer insulating layer 230, and the interlayer insulating layer 230 ) It is also possible to be formed to cover a part of the upper surface.
  • the second metal layer 240 is formed between the first metal layer 220 positioned above, that is, the L1 layer 221 and the interlayer insulating layer 230 positioned below, that is, the P1 layer.
  • the second metal layer 240 may be formed of a metal having a different component or different crystal structure from the first metal layer 220.
  • the first via hole 231 is formed in the interlayer insulating layer 230, a material constituting the interlayer insulating layer 230 may remain on the side or bottom of the first via hole 231. Therefore, this residue must be removed by a method such as plasma etching.
  • the second metal layer 240 is formed on the interlayer insulating layer 230 (and a portion of the upper surface of the L2 layer 222 where the interlayer insulating layer 230 is not stacked) as shown in this embodiment, the residual Deterioration of the interlayer insulating layer 230 (and a portion of the upper surface of the L2 layer 222 in which the interlayer insulating layer 230 is not stacked) by the second metal layer 240 when a process of removing water is performed. It becomes possible to prevent or damage.
  • the second metal layer 240 may be formed between the first metal layer 220 and the interlayer insulating layer 230. However, the present embodiment is not limited thereto. The second metal layer 240 may be formed between some of the first metal layers 220 and the interlayer insulating layer 230, and may not be formed between the remaining first metal layers 220 and the interlayer insulating layer 230. For example, the second metal layer 240 is formed between the first metal layer 220 positioned at the top and the interlayer insulating layer 230 positioned below it, and may not be formed other than that.
  • the second metal layer 240 may be formed on the interlayer insulating layer 230 using various physical/chemical methods such as deposition, printing, coating, adhesion, photolithography, and plating.
  • the second metal layer 240 may be formed on the interlayer insulating layer 230 by adopting a deposition method, but the present embodiment is not necessarily limited thereto.
  • the second metal layer 240 may be formed to have a thickness thinner than the first metal layer 220.
  • the second metal layer 240 may be formed to have a thickness of 1 nm to 50 nm.
  • the present embodiment is not limited thereto.
  • the second metal layer 240 may be formed to have the same thickness as the first metal layer 220 or may be formed to have a thicker thickness than the first metal layer 220.
  • the second metal layer 240 is formed of at least one metal among metals such as nickel (Ni), chromium (Cr), copper (Cu), silver (Ag), and platinum (Pt), and is formed on the interlayer insulating layer 230. Can be formed on. As described above, the second metal layer 240 may be formed of a metal (or alloy) having different components from the first metal layer 220 as a material.
  • the second metal layer 240 may be formed of a metal (or alloy) having a different crystal structure from the first metal layer 220 as a material.
  • the first metal layer 220 is formed of a metal (or alloy) having a face-centered cubic structure
  • the second metal layer 240 is a metal (or a body-centered cubic structure). Alloy).
  • the protective layer 250 is for protecting the first metal layer 220 and the interlayer insulating layer 230 exposed on the multi-layer substrate 200, and the rest of the device mounting region 320 electrically connected to an external device is excluded. It is formed on the region.
  • the protective layer 250 may be formed to cover the first metal layer 220 positioned above, that is, the L1 layer 221, and a part of the upper surface of the interlayer insulating layer 230 exposed to the outside, ie 2
  • the metal layer 240 and the L1 layer 221 may be formed to cover a portion of the upper surface of the interlayer insulating layer 230, which is not stacked.
  • the protective layer 250 may be formed of an insulating material.
  • the protective layer 250 may be formed of a solder resist, and may be formed on the rest of the region except the device mounting region 320 using a printing, coating, photolithography, or other method. have.
  • the multi-layer substrate 200 may include a via region 310, a device mounting region 320, and a wiring region 330.
  • the via region 310 refers to a region in which the first via hole 231 and the second via hole 211 are formed.
  • the first via hole 231 means a via hole formed in the interlayer insulating layer 230
  • the second via hole 211 means a via hole formed in the base layer 210.
  • the device mounting area 320 refers to an area where an IC chip or an external device is bonded.
  • the wiring region 330 refers to a region in which the first metal layer 220 (eg, L1 layer 221) serving as a wiring pattern is formed on the upper portion.
  • a plating layer (not shown) may be further formed on the first metal layer 220 (eg, a portion of the upper surface of the L2 layer 222 exposed to the outside) formed in the device mounting region 320.
  • a plating layer is formed on the first metal layer 220 formed in the device mounting region 320, electrical connection between the multi-layer substrate 200 and an external device (or IC chip) may be improved.
  • the multilayer substrate 200 according to the present invention has been described above with reference to FIGS. 2 to 4. Hereinafter, a method of manufacturing the multilayer substrate 200 will be described.
  • FIGS. 2 and 5 are flowchart schematically showing a method of manufacturing a multilayer substrate according to an embodiment of the present invention. The following description refers to FIGS. 2 and 5.
  • an L2 layer 222 constituting the first metal layer 220 is formed on the base layer 210 (S310). 6 shows an L2 layer 222 formed on the base layer 210 according to step S310.
  • a seed layer (or base layer) made of a conductive material may be formed on the base layer 210.
  • a seed layer (or base layer) is formed on the base layer 210, it is possible to improve the bonding property between the base layer 210 and the L2 layer 222.
  • a step of forming a seed layer (or base layer) on the base layer 210 may be performed before step S310.
  • an interlayer insulating layer 230 is formed on the L2 layer 222 (S320).
  • 7 shows an interlayer insulating layer 230 formed on the L2 layer 222 according to step S320.
  • a second metal layer 240 is formed on the interlayer insulating layer 230 (S330).
  • the second metal layer 240 may be formed on a portion of the upper surface of the interlayer insulating layer 230, but may also be formed on the entire upper surface of the interlayer insulating layer 230. Meanwhile, the second metal layer 240 may also be formed on a part of the upper surface of the L2 layer 222 where the interlayer insulating layer 230 is not stacked.
  • 8 shows a second metal layer 240 formed on a portion of the upper surface of the L2 layer 222 on which the interlayer insulating layer 230 and the interlayer insulating layer 230 are not stacked according to step S330.
  • a first via hole 231 is formed in the via region 310 (S340 ).
  • the first via hole 231 is formed through the second metal layer 240 and the interlayer insulating layer 230 so that the two first metal layers 220, that is, the L1 layer 221 and the L2 layer 222 can be electrically connected.
  • Can be. 9 shows a first via hole 231 formed in the via region 310 according to step S340.
  • the first via hole 231 is filled with metal to form a third metal layer in the first via hole 231 (S350 ).
  • the first via hole 231 may be filled with the same metal as the first metal layer 220.
  • the third metal layer is formed in the first via hole 231 as described above, current flow between the third metal layer and the L2 layer 222 may be smooth to decrease resistance, thereby improving electrical characteristics of the multilayer substrate 200. It becomes possible.
  • the second metal layer 240 before forming the third metal layer in the first via hole 231 (that is, between steps S340 and S350), the second metal layer 240 is used on the same metal as the first metal layer 220. And a fourth metal layer having a predetermined thickness (eg, 0.01 ⁇ m to 5 ⁇ m) on the inner surface of the first via hole 231.
  • a predetermined thickness eg, 0.01 ⁇ m to 5 ⁇ m
  • the fourth metal layer may be formed only on the second metal layer 240 or only on the inner surface of the first via hole 231.
  • an L1 layer 221 constituting the first metal layer 220 is formed on the second metal layer 240 and the third metal layer (S360 ).
  • the mutual bonding strength between the L2 layer 222, the fourth metal layer, and the L1 layer 221 is improved, Accordingly, interlayer reliability and electrical characteristics of the multilayer substrate 200 may be improved.
  • 10 shows an L1 layer 221 formed on the second metal layer 240 and the third metal layer.
  • a portion of the upper surface of the interlayer insulating layer 230, device mounting region A step of removing the second metal layer 240 from the top surface of the L2 layer 222 in 320 may be performed.
  • 11 shows a second metal layer 240 that is removed from a portion of the upper surface of the interlayer insulating layer 230, the upper surface of the L2 layer 222 in the device mounting region 320, and the like.
  • the second metal layer 240 may be removed only from the upper surface of the L2 layer 222 in the device mounting region 320.
  • steps S350 and S360 have been separately described, but it is also possible to perform steps S350 and S360 at the same time.
  • a protective layer 250 is formed on the remaining regions except for the device mounting region 320 (S370 ).
  • the protective layer 250 may be formed on the L1 layer 221, the interlayer insulating layer 230, or the like.
  • the protective layer 250 may be formed on a portion of the upper surface exposed to the outside from the interlayer insulating layer 230, but it may also be formed on the entire upper surface.
  • FIG. 2 shows a protective layer 250 formed on a region other than the device mounting region 320.
  • a plating layer may be formed on the L2 layer 222 in the device mounting region 320.
  • the step of forming the plating layer may be performed after step S370, but it may also be performed before step S370.
  • the first via hole 231 is formed in the via region 310, and thereafter the L1 layer 221 and the third It is also possible to simultaneously form a metal layer.
  • the present embodiment after forming the fourth metal layer in the first via hole 231, it is also possible to form the second metal layer 240 on the interlayer insulating layer 230 and the fourth metal layer.
  • step S320 to Step S360 may then be repeatedly performed sequentially.
  • the first metal layer 220 is formed of three layers: an L1 layer 221, an L2 layer 222, and an L3 layer 223, and the interlayer insulating layer 230 is a P1 layer
  • the L3 layer 223 is formed on the base layer 210, and the P2 layer 233 and the second metal layer 240 are sequentially formed thereon.
  • a step of sequentially stacking the P1 layer 232 and the second metal layer 240 on the L2 layer 222 may be sequentially performed.
  • steps S310 to S370 are performed on one surface of the base layer 210, and then on the other surface of the base layer 210. Can be performed. However, the present embodiment is not limited thereto. Steps S310 to S370 may be performed simultaneously on both sides of the base layer 210.
  • the present invention can be applied to a circuit board.

Abstract

상위 금속층과 층간 절연층 사이에 이종의 금속층을 형성하며, 이 이종의 금속층을 비아 영역에 형성하지 않고 배선 영역에만 형성하는 다층 기판 및 그 제조 방법이 제공된다. 다층 기판은, 기재층; 기재층 상에 순차적으로 적층 형성되는 복수개의 제1 금속층; 서로 다른 두 제1 금속층 사이에 형성되며, 제1 비아홀을 구비하고, 제1 비아홀 내에 형성되는 제3 금속층을 통해 서로 다른 두 제1 금속층을 전기적으로 연결시키는 층간 절연층; 및 서로 다른 두 제1 금속층 중에서 상위에 위치하는 계층과 층간 절연층 사이에 형성되는 제2 금속층을 포함한다.

Description

다층 기판 및 그 제조 방법
본 발명은 회로 기판 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 다층 회로 기판 및 그 제조 방법에 관한 것이다.
다층 인쇄 회로 기판(Multilayer Printed Circuit Board)은 인쇄 회로 기판(PCB)을 복수개 적층시켜 세 층 이상의 배선면을 마련한 기판을 말한다. 이러한 다층 인쇄 회로 기판은 베이스 기판 상에 층간 절연층이 추가되어 레이어 업(layer up)이 이루어진다.
빌드 업(Build-Up) 타입의 다층 기판(100)은 도 1에 도시된 바와 같이 도체층(110, 130, 150)과 절연층(120, 140)이 교대로 형성되어 있으며, 층간에는 비아(Via)(160, 170)가 형성되어 있어, 이격되어 있는 도체층(110, 130, 150)을 전기적으로 접속시킬 수 있다.
그런데 도체층 L2(130) 상에 코팅된 층간 절연층(120)에 비아 BVH(160)를 형성할 경우, 비아 BVH(160)에 잔여하는 스미어(smear)를 제거하기 위해 식각 공정 후 비아 외 노출된 패턴의 훼손을 방지하기 위한 보호층을 추가적으로 형성하거나 이 보호층을 다시 제거하는 공정 등이 별도로 추가되기 때문에, 공정이 복잡해질 수 있다.
또한, 도체층 L1(110)을 형성하기 위한 포토 리소그래피 공정(Photo Lithography Process)에 의해 그 외 오픈된 영역의 회로 패턴의 표면이나 선폭 등이 훼손되는 현상이 발생할 수 있다.
또한, 층간 절연층(120)과 도체층 L1(110)의 접합성을 향상시키기 위해 형성되는 니켈-크롬(Ni-Cr) 층(180)은 양 층(110, 120)과 결합력이 우수한 물질을 포함하기 때문에, 오히려 비아 BVH(160) 내부에서 층간 전기적 특성 및 내구성을 저하시킬 수가 있다.
본 발명에서 해결하고자 하는 과제는, 상위 금속층과 층간 절연층 사이에 이종(different kind)의 금속층을 형성하며, 이 이종의 금속층을 비아 영역에 형성하지 않고 배선 영역에만 형성하는 다층 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 다층 기판의 일 면(aspect)은, 기재층; 배선을 위해 상기 기재층 상에 순차적으로 적층 형성되는 복수개의 제1 금속층; 서로 다른 두 제1 금속층 사이에 형성되며, 제1 비아홀을 구비하고, 상기 제1 비아홀 내에 형성되는 제3 금속층을 통해 상기 서로 다른 두 제1 금속층을 전기적으로 연결시키는 층간 절연층; 및 상기 서로 다른 두 제1 금속층 중에서 상위에 위치하는 계층과 상기 층간 절연층 사이에 형성되는 제2 금속층을 포함한다.
상기 제2 금속층은 상기 제1 금속층과 금속 성분이 상이하거나, 또는 결정 구조가 상이할 수 있다.
상기 제2 금속층이 상기 제1 금속층과 결정 구조가 상이한 경우, 상기 제2 금속층은 면심 입방 구조(face centered cubic structure)를 가지는 금속을 포함하는 금속층 및 체심 입방 구조(body centered cubic structure)를 가지는 금속을 포함하는 금속층 중 어느 하나의 금속층으로 형성되며, 상기 제1 금속층은 다른 하나의 금속층으로 형성될 수 있다.
상기 제2 금속층은 상기 제1 금속층보다 얇은 두께를 가지도록 형성될 수 있다.
상기 제2 금속층은 1nm ~ 50nm의 두께를 가지도록 형성될 수 있다.
상기 제3 금속층은 상기 제1 금속층과 금속 성분이 동일하거나, 결정 구조가 동일할 수 있다.
상기 제1 금속층, 상기 층간 절연층 및 상기 제2 금속층은 상기 기재층의 일면 상에만 형성되거나, 상기 기재층의 양면 상에 형성될 수 있다.
상기 다층 기판은 상기 복수개의 제1 금속층 중에서 최상위에 위치하는 L1 계층 상에 형성되는 보호층을 더 포함할 수 있다.
상기 다층 기판은 외부 기기와 전기적으로 연결되는 소자 실장 영역을 더 포함하며, 상기 소자 실장 영역에서는 상기 복수개의 제1 금속층 중에서 최상위에 위치하는 L1 계층보다 하위에 형성되는 계층이 노출될 수 있다.
상기 다층 기판은 상기 제2 금속층 상 및 상기 제1 비아홀 내에 형성되는 제4 금속층을 더 포함하며, 상기 제4 금속층은 상기 제1 금속층과 금속 성분 또는 결정 구조가 동일하고, 0.01㎛ ~ 5㎛의 두께를 가지도록 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다층 기판의 제조 방법의 일 면은, 기재층 상에 제1 금속층을 형성하는 단계; 상기 제1 금속층 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층 상에 제2 금속층을 형성하는 단계; 상기 제2 금속층과 상기 층간 절연층을 관통하여 제1 비아홀을 형성하는 단계; 상기 제1 비아홀 내에 제3 금속층을 형성하는 단계; 및 상기 제2 금속층 및 상기 제3 금속층 상에 상기 제1 금속층을 추가 형성하는 단계를 포함한다.
상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 동시에 수행될 수 있다.
상기 제2 금속층을 형성하는 단계는 상기 제1 금속층과 금속 성분이 상이하거나 결정 구조가 상이한 상기 제2 금속층을 형성하며, 상기 제3 금속층을 형성하는 단계는 상기 제1 금속층과 금속 성분이 동일하거나 결정 구조가 동일한 상기 제3 금속층을 형성할 수 있다.
상기 제1 비아홀을 형성하는 단계 및 상기 제3 금속층을 형성하는 단계 사이에 수행되며, 상기 제2 금속층 상 및 상기 제1 비아홀 내에 제4 금속층을 형성하는 단계를 더 포함하며, 상기 제4 금속층은 상기 제1 금속층과 금속 성분이 동일하거나 결정 구조가 동일할 수 있다.
상기 제2 금속층을 형성하는 단계는 상기 층간 절연층이 적층되지 않은 상기 제1 금속층 상에 상기 제2 금속층을 형성하며, 상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계 사이에 수행되며, 상기 층간 절연층이 적층되지 않은 상기 제1 금속층 상에 형성된 상기 제2 금속층을 제거하는 단계를 더 포함할 수 있다.
상기 제1 금속층을 추가 형성하는 단계 이후에 수행되며, 최상위에 위치하는 상기 제1 금속층 상에 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 금속층과 상기 제3 금속층은 금속 성분이 동일하거나 결정 구조가 동일하며, 상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 동시에 수행될 수 있다.
상기 층간 절연층을 형성하는 단계, 상기 제2 금속층을 형성하는 단계, 상기 제1 비아홀을 형성하는 단계, 상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 보호층을 형성하기 전에 복수회 반복될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 하나 이상의 층간 절연층과 제1 금속층이 기재층의 일면 상에 교대로 형성될 때, 배선 영역에는 상위의 제1 금속층과 성분이 다르거나 결정 구조가 다른 제2 금속층이 층간 절연층과 상위의 제1 금속층 사이에 형성되며, 비아 영역에는 상위의 제1 금속층과 성분이 동일하거나 결정 구조가 동일한 제3 금속층이 형성되는 다층 기판에 관한 것이다.
본 발명은 이와 같은 구조를 통해 다음과 같은 효과를 얻을 수 있다.
첫째, 다층 패턴 형성 과정에서 스미어 제거를 위한 에칭(etching)시 제2 금속층을 통해 층간 절연층의 표면 및 ILB 패턴을 보호할 수 있다.
둘째, 비아홀 내에 동종 금속이 도금되어 층간 신뢰성을 확보할 수 있다.
셋째, 저항 특성을 개선할 수 있다.
넷째, 다층 기판의 제조 공정을 단순화시킬 수 있다.
도 1은 빌드 업 타입의 다층 기판을 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 다층 기판의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 다층 기판의 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 다층 기판의 단면도이다.
도 5는 본 발명의 일실시예에 따른 다층 기판의 제조 방법을 개략적으로 도시한 흐름도이다.
도 6 내지 도 11은 본 발명의 일실시예에 따른 다층 기판의 제조 방법에 따라 수행되는 각 단계의 결과물을 보여주는 참고도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하에서는 도면 등을 참조하여 본 발명에 대해 자세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 다층 기판의 단면도이다.
도 2에 따르면, 본 발명에 따른 다층 기판(200)은 기재층(210), 제1 금속층(220), 층간 절연층(230), 제2 금속층(240) 및 보호층(250)을 포함하여 구성될 수 있다.
기재층(210)은 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지는 베이스 기재(base film)이다. 이러한 기재층(210)은 필름 형태로 형성될 수 있는데, 연성 필름(flexible film)으로 형성될 수 있으며, 경성 필름(rigid film), 경연성 필름(rigid flexible film) 등으로 형성되는 것도 가능하다.
기재층(210)은 폴리이미드(polyimide), 폴리에틸렌테레프탈레이트(PET; Poly-Ethylene Terephthalate), 폴리에틸렌나프탈레이트(PEN; Poly-Ethylene Naphthalate), 폴리카보네이트(polycarbonate), 에폭시(epoxy), 유리 섬유(glass fiber) 등의 고분자 물질 중에서 적어도 하나의 물질을 소재로 하여 형성될 수 있다. 기재층(210)은 이외 다양한 고분자 물질을 소재로 하여 형성되는 것도 가능하다. 본 실시예에서는 기재층(210)을 폴리이미드 필름으로 정의하여 설명할 것이나, 기재층(210)이 폴리이미드 필름에 한정될 필요는 없다.
기재층(210)의 일면 상 또는 양면 상에는 시드층(seed layer; 미도시)(또는 하지층(under layer))이 형성될 수 있다. 이러한 시드층(또는 하지층)은 기재층(210)과 제1 금속층(220) 간 접합성을 향상시키기 위해 전도성 물질로 구성되어 형성될 수 있다.
일례로 시드층(또는 하지층)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au) 등에서 선택되는 적어도 하나의 금속을 소재로 하여 형성될 수 있으며, 증착(vacuum evaporation), 접착(adhesion), 도금 등의 방법을 이용하여 기재층(210) 상에 형성될 수 있다.
제1 금속층(220)은 다층 기판(200) 상에 실장되는 전자 부품들을 전기적으로 연결시키는 배선 기능을 하는 것이다. 이러한 제1 금속층(220)은 기재층(210) 상에 형성된다.
제1 금속층(220)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt) 등의 금속 중에서 적어도 하나의 금속을 소재로 하여 기재층(210) 상에 형성될 수 있다. 제1 금속층(220)은 인쇄, 포토 리소그래피(photo lithography), 코팅, 접착 등의 공법을 이용하여 기재층(210) 상에 형성될 수 있다.
제1 금속층(220)은 기재층(210)의 일면 상에 순차적으로 적층되어 복수개의 계층으로 형성될 수 있다. 일례로 제1 금속층(220)은 도 2에 도시된 바와 같이 L1 계층(221), L2 계층(222) 등 두 개의 계층으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 금속층(220)은 도 3에 도시된 바와 같이 L1 계층(221), L2 계층(222), L3 계층(223) 등 세 개의 계층으로 형성되거나, 네 개 이상의 계층으로 형성되는 것도 가능하다. 도 3은 본 발명의 다른 실시예에 따른 다층 기판의 단면도이다.
다시 도 2를 참조하여 설명한다.
제1 금속층(220)이 기재층(210)의 일면 상에 복수개의 계층으로 형성되는 경우, 층간 절연층(230)을 사이에 두고 하위에 위치하는 계층은 상위에 위치하는 계층보다 더 넓은 면적을 가지도록 형성될 수 있다. 일례로 제1 금속층(220)이 L1 계층(221), L2 계층(222) 등으로 형성되는 경우, L2 계층(222)은 L1 계층(221)보다 더 넓은 면적을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 금속층(220)을 구성하는 복수개의 계층 중에서 몇몇 계층이 동일한 면적을 가지도록 형성되거나, 복수개의 계층 모두 동일한 면적을 가지도록 형성되는 것도 가능하다.
제1 금속층(220)이 기재층(210)의 일면 상에 복수개의 계층으로 형성되는 경우, 상하에 위치하는 두 계층은 제1 비아홀(231) 내에 충전(fill up)되는 제3 금속층을 통해 전기적으로 연결될 수 있다. 이때 제1 비아홀(231) 내에 충전되는 제3 금속층은 제1 금속층(220)과 동일한 금속을 소재로 하여 형성될 수 있으나, 제1 금속층(220)과 다른 금속을 소재로 하여 형성되는 것도 가능하다.
제1 금속층(220)이 기재층(210)의 일면 상에 복수개의 계층으로 형성되는 경우, 이 복수개의 계층은 동일한 두께를 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 복수개의 계층 중 몇몇 계층은 동일한 두께를 가지도록 형성되고, 몇몇 계층은 서로 다른 두께를 가지도록 형성될 수 있다. 복수개의 계층 모두 서로 다른 두께를 가지도록 형성되는 것도 가능하다.
제1 금속층(220)은 도 4에 도시된 바와 같이 기재층(210)의 양면 상에 형성될 수도 있다. 제1 금속층(220)이 기재층(210)의 양면 상에 형성되는 경우, 기재층(210)은 적어도 하나의 제2 비아홀(211)을 구비할 수 있다. 기재층(210)의 양면 상에 형성되는 제1 금속층(220)은 제2 비아홀(211)에 충전되는 금속층을 통해 전기적으로 연결되도록 구성될 수 있다. 도 4는 본 발명의 또다른 실시예에 따른 다층 기판의 단면도이다.
제1 금속층(220)이 기재층(210)의 양면 상에 복수개의 계층으로 형성되는 경우, 기재층(210)의 양면 상에 동일 개수의 계층으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 금속층(220)은 기재층(210)의 양면 상에 서로 다른 개수의 계층으로 형성되는 것도 가능하다.
다시 도 2를 참조하여 설명한다.
층간 절연층(230)은 절연체(또는 유전체) 역할을 하는 것이다. 이러한 층간 절연층(230)은 기재층(210)의 일면 상에 상하로 형성되는 두 제1 금속층(220), 즉 L1 계층(221)과 L2 계층(222) 사이에 형성된다.
층간 절연층(230)은 기재층(210)과 동일한 물질을 소재로 하여 형성될 수 있다. 일례로 층간 절연층(230)은 폴리이미드(예를 들어, 액상 폴리이미드)를 소재로 하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 층간 절연층(230)은 기재층(210)과 다른 물질 중에서 절연체 역할을 할 수 있는 물질을 소재로 하여 형성되는 것도 가능하다.
층간 절연층(230)은 인쇄, 코팅, 접착, 포토 리소그래피 등의 공법을 이용하여 상하에 위치하는 두 제1 금속층(220)(L1 계층(221)과 L2 계층(222)) 사이에 형성될 수 있다. 이때 층간 절연층(230)은 하위에 위치하는 L2 계층(222)의 상면 일부 또는 상면 전부를 덮도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 층간 절연층(230)은 L2 계층(222) 상에 복수개의 영역으로 분리되어 형성되는 것도 가능하다.
층간 절연층(230)은 적어도 하나의 제1 비아홀(231)을 구비할 수 있다. 제1 비아홀(231)은 제3 금속층으로 충전되어 상하에 위치하는 두 제1 금속층(220)(L1 계층(221)과 L2 계층(222))을 전기적으로 연결시키는 역할을 한다.
제1 비아홀(231)은 플라즈마 식각(plasma etching), 레이저 드릴링(laser drilling) 등의 방법을 이용하여 층간 절연층(230)에 형성될 수 있다. 제1 비아홀(231)은 이외 다른 방법을 이용하여 층간 절연층(230)에 형성되는 것도 가능하다.
제1 비아홀(231)은 상부의 폭과 하부의 폭이 서로 다르도록 형성될 수 있다. 일례로 제1 비아홀(231)은 상부의 폭이 하부의 폭보다 넓게 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 비아홀(231)은 상부의 폭이 하부의 폭보다 좁게 형성되거나, 상부의 폭과 하부의 폭이 동일하도록 형성되는 것도 가능하다.
한편 제1 비아홀(231) 내에 충전(fill up)되는 제3 금속층은 도금, 인쇄 등의 방법을 이용하여 제1 비아홀(231)에 충전될 수 있다. 이때 제3 금속층은 제1 금속층(220)과 동일한 성분 또는 동일한 결정 구조의 금속을 소재로 하여 형성될 수 있으나, 이에 한정되지 않고, 제1 금속층(220)과 다른 금속을 소재로 하여 형성되는 것도 가능하다.
한편 도 4에 도시된 바와 같이 기재층(210)의 일면에 형성되는 제1 금속층(220)과 기재층(210)의 타면에 형성되는 제1 금속층(220)을 전기적으로 연결시키기 위해, 기재층(210)에 적어도 하나의 제2 비아홀(211)이 형성될 수 있다.
제2 비아홀(211)은 제1 비아홀(231)과 동일한 방법으로 기재층(210)에 형성될 수 있으며, 제1 비아홀(231)과 동일한 형태로 기재층(210)에 형성될 수 있다. 그러나 본 실시예에서 제2 비아홀(211)의 형성 방법 및 형상이 이에 한정되는 것은 아니다.
층간 절연층(230)은 기재층(210)의 일면 상에 적어도 하나의 계층으로 형성될 수 있다. 이러한 층간 절연층(230)은 두 제1 금속층(220) 사이에 모두 형성되어, 제1 금속층(220)이 기재층(210)의 일면 상에 N(여기서, N은 자연수) 개의 계층으로 형성되는 경우, N-1 개의 계층으로 형성될 수 있다. 일례로 제1 금속층(220)이 도 2에 도시된 바와 같이 L1 계층(221), L2 계층(222) 등 두 개의 계층으로 형성되는 경우, 층간 절연층(230)은 P1 계층 등 한 개의 계층으로 형성될 수 있으며, 제1 금속층(220)이 도 3에 도시된 바와 같이 L1 계층(221), L2 계층(222), L3 계층(223) 등 세 개의 계층으로 형성되는 경우, 층간 절연층(230)은 P1 계층(232), P2 계층(233) 등 두 개의 계층으로 형성될 수 있다.
그러나 본 실시예가 이에 한정되는 것은 아니다. 층간 절연층(230)은 몇몇 두 제1 금속층(220) 사이에 형성되지 않을 수 있으므로, 제1 금속층(220)이 기재층(210)의 일면 상에 N 개의 계층으로 형성되는 경우, N-1 개보다 적은 개수의 계층으로 형성될 수도 있다.
층간 절연층(230)이 기재층(210)의 일면 상에 복수개의 계층으로 형성되는 경우, 몇몇 계층은 그 아래에 위치하는 제1 금속층(220)의 상면 일부를 덮도록 형성될 수 있으며, 몇몇 계층은 그 아래에 위치하는 제1 금속층(220)의 상면 전부를 덮도록 형성될 수 있다. 도 3에서 P1 계층(232)은 그 아래에 위치하는 L2 계층(222)의 상면 일부를 덮도록 형성되는 경우의 예시이며, P2 계층(233)은 그 아래에 위치하는 L3 계층(223)의 상면 전부를 덮도록 형성되는 경우의 예시이다.
층간 절연층(230)이 기재층(210)의 일면 상에 복수개의 계층으로 형성되는 경우, 이 복수개의 계층은 모두 동일한 두께를 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 복수개의 계층 중 몇몇 계층은 동일한 두께를 가지도록 형성되고, 나머지 계층은 서로 다른 두께를 가지도록 형성될 수 있다. 또는, 복수개의 계층 모두 서로 다른 두께를 가지도록 형성되는 것도 가능하다.
한편 층간 절연층(230)은 상하에 위치하는 두 제1 금속층(220) 사이에서 단일 계층으로 형성될 수 있으나, 복수 계층으로 형성되는 것도 가능하다. 층간 절연층(230)이 두 제1 금속층(220) 사이에서 복수 계층으로 형성되는 경우, 상위에 위치하는 계층은 하위에 위치하는 계층보다 더 좁은 면적을 가지도록 형성될 수 있으나, 하위에 위치하는 계층과 동일 면적을 가지도록 형성되는 것도 가능하다.
한편 층간 절연층(230) 상에 형성되는 제1 금속층(220)(예를 들어 L1 계층(221))은 층간 절연층(230)의 상면 전부를 덮도록 형성될 수 있으며, 층간 절연층(230)의 상면 일부를 덮도록 형성되는 것도 가능하다.
제2 금속층(240)은 상위에 위치하는 제1 금속층(220), 즉 L1 계층(221)과 그 아래에 위치하는 층간 절연층(230), 즉 P1 계층 사이에 형성되는 것이다. 이러한 제2 금속층(240)은 제1 금속층(220)과 성분이 다르거나 결정 구조가 다른 금속을 소재로 하여 형성될 수 있다.
층간 절연층(230)에 제1 비아홀(231)을 형성하는 경우, 제1 비아홀(231)의 측면이나 하부에는 층간 절연층(230)을 구성하는 물질이 잔여할 수 있다. 따라서 플라즈마 식각 등의 방법으로 이 잔여물(smear)을 제거해야 한다.
그런데 본 실시예에서 보는 바와 같이 층간 절연층(230)(및 층간 절연층(230)이 적층되어 있지 않은 L2 계층(222)의 상면 일부) 상에 제2 금속층(240)이 형성되어 있으면, 잔여물을 제거하는 공정(desmear)이 수행될 때에 제2 금속층(240)에 의해 층간 절연층(230)(및 층간 절연층(230)이 적층되어 있지 않은 L2 계층(222)의 상면 일부)의 변질이나 훼손을 방지하는 것이 가능해진다.
제2 금속층(240)은 제1 금속층(220)과 층간 절연층(230) 사이마다 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 금속층(240)은 몇몇 제1 금속층(220)과 층간 절연층(230) 사이에 형성되고, 나머지 제1 금속층(220)과 층간 절연층(230) 사이에는 형성되지 않는 것도 가능하다. 일례로 제2 금속층(240)은 최상위에 위치하는 제1 금속층(220)과 그 아래에 위치하는 층간 절연층(230) 사이에 형성되고, 그 외에는 형성되지 않는 것도 가능하다.
제2 금속층(240)은 증착, 인쇄, 코팅, 접착, 포토 리소그래피, 도금 등 다양한 물리적/화학적 방식을 이용하여 층간 절연층(230) 상에 형성될 수 있다. 본 실시예에서는 증착 방식을 채택하여 제2 금속층(240)을 층간 절연층(230) 상에 형성할 수 있으나, 본 실시예가 반드시 이에 한정될 필요는 없다.
제2 금속층(240)은 제1 금속층(220)보다 얇은 두께를 가지도록 형성될 수 있다. 일례로 제2 금속층(240)은 1nm ~ 50nm의 두께를 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제2 금속층(240)은 제1 금속층(220)과 동일한 두께를 가지도록 형성되거나, 제1 금속층(220)보다 두꺼운 두께를 가지도록 형성되는 것도 가능하다.
제2 금속층(240)은 니켈(Ni), 크롬(Cr), 구리(Cu), 은(Ag), 백금(Pt) 등의 금속 중에서 적어도 하나의 금속을 소재로 하여 층간 절연층(230) 상에 형성될 수 있다. 앞서 설명한 바와 같이 제2 금속층(240)은 제1 금속층(220)과 성분이 상이한 금속(또는 합금)을 소재로 하여 형성될 수 있다.
제2 금속층(240)은 제1 금속층(220)과 결정 구조가 상이한 금속(또는 합금)을 소재로 하여 형성되는 것도 가능하다. 일례로 제1 금속층(220)은 면심 입방 구조(face centered cubic structure)를 가지는 금속(또는 합금)으로 형성되고, 제2 금속층(240)은 체심 입방 구조(body centered cubic structure)를 가지는 금속(또는 합금)으로 형성될 수 있다.
보호층(250)은 다층 기판(200) 상에 노출되는 제1 금속층(220)과 층간 절연층(230)을 보호하기 위한 것으로서, 외부 기기와 전기적으로 접속하는 소자 실장 영역(320)을 제외한 나머지 영역 상에 형성된다. 이러한 보호층(250)은 상위에 위치하는 제1 금속층(220), 즉 L1 계층(221)을 덮도록 형성될 수 있으며, 이와 함께 외부로 노출된 층간 절연층(230)의 상면 일부, 즉 제2 금속층(240) 및 L1 계층(221)이 적층되어 있지 않은 층간 절연층(230)의 상면 일부를 덮도록 형성될 수도 있다.
보호층(250)은 절연성 물질을 소재로 하여 형성될 수 있다. 일례로 보호층(250)은 솔더 레지스트(solder resist)를 소재로 하여 형성될 수 있으며, 인쇄, 코팅, 포토 리소그래피 등의 공법을 이용하여 소자 실장 영역(320)을 제외한 나머지 영역 상에 형성될 수 있다.
한편 다층 기판(200)은 비아 영역(310), 소자 실장 영역(320), 배선 영역(330) 등을 포함할 수 있다.
비아 영역(310)은 제1 비아홀(231), 제2 비아홀(211) 등이 형성되는 영역을 말한다. 여기서 제1 비아홀(231)은 층간 절연층(230)에 형성되는 비아홀을 의미하며, 제2 비아홀(211)은 기재층(210)에 형성되는 비아홀을 의미한다. 본 실시예에서는 제1 비아홀(231)이 형성되는 영역만을 비아 영역(310)으로 정의하는 것도 가능하다.
소자 실장 영역(320)은 IC 칩이나 외부 소자가 접합되는 영역을 말한다.
배선 영역(330)은 상위에 배선 패턴 역할을 하는 제1 금속층(220)(예를 들어, L1 계층(221))이 형성되어 있는 영역을 말한다.
한편 소자 실장 영역(320)에 형성되는 제1 금속층(220)(예를 들어, 외부로 노출되는 L2 계층(222)의 상면 일부) 상에는 도금층(미도시)이 더 형성될 수 있다. 소자 실장 영역(320)에 형성되는 제1 금속층(220) 상에 도금층이 형성되면, 다층 기판(200)과 외부 소자(또는 IC 칩) 간 전기적 접속력을 향상시킬 수 있다.
이상 도 2 내지 도 4를 참조하여 본 발명에 따른 다층 기판(200)에 대하여 설명하였다. 이하에서는 다층 기판(200)의 제조 방법에 대하여 설명한다.
도 5는 본 발명의 일실시예에 따른 다층 기판의 제조 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 2 및 도 5를 참조한다.
먼저, 기재층(210) 상에 제1 금속층(220)을 구성하는 L2 계층(222)을 형성한다(S310). 도 6은 S310 단계에 따라 기재층(210) 상에 형성되는 L2 계층(222)을 보여준다.
기재층(210) 상에는 전도성 물질로 구성되는 시드층(또는 하지층)이 형성될 수 있다. 기재층(210) 상에 시드층(또는 하지층)이 형성되면, 기재층(210)과 L2 계층(222)의 접합성을 향상시켜 줄 수 있다. 기재층(210) 상에 시드층(또는 하지층)이 형성되는 경우, S310 단계 이전에 기재층(210) 상에 시드층(또는 하지층)을 형성하는 단계가 수행될 수 있다.
이후, L2 계층(222) 상에 층간 절연층(230)을 형성한다(S320). 도 7은 S320 단계에 따라 L2 계층(222) 상에 형성되는 층간 절연층(230)을 보여준다.
이후, 층간 절연층(230) 상에 제2 금속층(240)을 형성한다(S330). 제2 금속층(240)은 층간 절연층(230)의 상면 일부에 형성될 수 있으나, 층간 절연층(230)의 상면 전부에 형성되는 것도 가능하다. 한편 층간 절연층(230)이 적층되어 있지 않은 L2 계층(222)의 상면 일부에도 제2 금속층(240)이 형성될 수 있다. 도 8은 S330 단계에 따라 층간 절연층(230) 상 및 층간 절연층(230)이 적층되어 있지 않은 L2 계층(222)의 상면 일부에 형성되는 제2 금속층(240)을 보여준다.
이후, 비아 영역(310) 내에 제1 비아홀(231)을 형성한다(S340). 제1 비아홀(231)은 두 제1 금속층(220), 즉 L1 계층(221)과 L2 계층(222)이 전기적으로 연결될 수 있도록 제2 금속층(240) 및 층간 절연층(230)을 관통하여 형성될 수 있다. 도 9는 S340 단계에 따라 비아 영역(310) 내에 형성되는 제1 비아홀(231)을 보여준다.
이후, 제1 비아홀(231)을 금속으로 충전시켜 제1 비아홀(231) 내에 제3 금속층을 형성한다(S350).
제1 비아홀(231)은 제1 금속층(220)과 동일한 금속으로 충전될 수 있다. 제1 비아홀(231) 내에 이와 같이 제3 금속층이 형성되면, 제3 금속층과 L2 계층(222) 간 전류 흐름이 원활해져 저항성을 저하시킬 수 있으며, 이에 따라 다층 기판(200)의 전기적 특성을 향상시키는 것이 가능해진다.
한편 본 실시예에서는 제1 비아홀(231) 내에 제3 금속층을 형성하기 전에(즉, S340 단계와 S350 단계 사이에), 제1 금속층(220)과 동일한 금속을 이용하여 제2 금속층(240) 상 및 제1 비아홀(231)의 내측면에 소정 두께(예를 들어, 0.01㎛ ~ 5㎛)의 제4 금속층을 형성할 수 있다. 제2 금속층(240) 상 및 제1 비아홀(231)의 내측면에 제4 금속층을 형성하면, 제3 금속층이 제1 비아홀(231) 내에 용이하게 이탈되는 것을 방지할 수 있다.
한편 제4 금속층은 제2 금속층(240) 상에만 형성되거나, 제1 비아홀(231)의 내측면에만 형성되는 것도 가능하다.
이후, 제2 금속층(240) 상 및 제3 금속층 상에 제1 금속층(220)을 구성하는 L1 계층(221)을 형성한다(S360). 앞서 설명한 바와 같이 제1 금속층(220)과 제3 금속층이 성분이 동일하거나 결정 구조가 동일한 금속으로 형성되면, L2 계층(222), 제4 금속층 및 L1 계층(221) 간 상호 결합력이 향상되며, 이에 따라 층간 신뢰성과 다층 기판(200)의 전기적 특성을 향상시킬 수 있다. 도 10은 제2 금속층(240) 상 및 제3 금속층 상에 형성되는 L1 계층(221)을 보여준다.
한편 제2 금속층(240) 상 및 제1 비아홀(231) 상에 L1 계층(221)을 형성하기 전에(즉 S350 단계와 S360 단계 사이에), 층간 절연층(230)의 상면 일부, 소자 실장 영역(320) 내 L2 계층(222)의 상면 등에서 제2 금속층(240)을 제거하는 단계가 수행될 수 있다. 도 11은 층간 절연층(230)의 상면 일부, 소자 실장 영역(320) 내 L2 계층(222)의 상면 등에서 제거되는 제2 금속층(240)을 보여준다. 제2 금속층(240)은 소자 실장 영역(320) 내 L2 계층(222)의 상면에서만 제거되는 것도 가능하다.
한편 상기에서는 S350 단계와 S360 단계를 구분하여 설명하였으나, S350 단계와 S360 단계는 동시에 수행되는 것도 가능하다.
이후, 소자 실장 영역(320)을 제외한 나머지 영역 상에 보호층(250)을 형성한다(S370). 이때 보호층(250)은 L1 계층(221) 상, 층간 절연층(230) 상 등에 형성될 수 있다. 보호층(250)은 층간 절연층(230)에서 외부로 노출된 상면 일부에 형성될 수 있으나, 그 상면 전체에 형성되는 것도 가능하다. 도 2는 소자 실장 영역(320)을 제외한 나머지 영역 상에 형성되는 보호층(250)을 보여준다.
한편 소자 실장 영역(320) 내 L2 계층(222) 상에는 도금층이 형성될 수 있다. 도금층을 형성하는 단계는 S370 단계 이후에 수행될 수 있으나, S370 단계 이전에 수행되는 것도 가능하다.
한편 본 실시예에서는 층간 절연층(230) 상에 제2 금속층(240)을 형성한 후, 비아 영역(310) 내에 제1 비아홀(231)을 형성하고, 그 후에 L1 계층(221)과 제3 금속층을 동시에 형성하는 것도 가능하다.
또한 본 실시예에서는 제1 비아홀(231) 내에 제4 금속층을 형성한 후, 층간 절연층(230) 상 및 제4 금속층 상에 제2 금속층(240)을 형성하는 것도 가능하다.
한편 기재층(210)의 일면 상에 제1 금속층(220)이 세 개 이상의 계층으로 형성되고 층간 절연층(230)이 두 개 이상의 계층으로 형성되는 경우, S360 단계가 수행된 후, S320 단계 내지 S360 단계가 이어서 순차적으로 반복 수행될 수 있다.
일례로 제1 금속층(220)이 도 3에 도시된 바와 같이 L1 계층(221), L2 계층(222), L3 계층(223) 등 세 개의 계층으로 형성되고, 층간 절연층(230)이 P1 계층(232), P2 계층(233) 등 두 개의 계층으로 형성되는 경우, 기재층(210) 상에 L3 계층(223)을 형성하고, 그 위에 P2 계층(233) 및 제2 금속층(240)을 순차적으로 적층 형성한 후, P2 계층(233)에 제1 비아홀(231)을 형성하고 제1 비아홀(231) 내에 제3 금속층을 형성하는 단계, P2 계층(233) 상에 L2 계층(222)을 형성하는 단계, L2 계층(222) 상에 P1 계층(232) 및 제2 금속층(240)을 순차적으로 적층 형성하는 단계 등이 순차적으로 수행될 수 있다.
한편 제1 금속층(220)이 기재층(210)의 양면 상에 형성되는 경우, S310 단계 내지 S370 단계는 기재층(210)의 일면 상에 대해 수행된 뒤, 기재층(210)의 타면 상에 대해 수행될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. S310 단계 내지 S370 단계는 기재층(210)의 양면 상에 대해 동시에 수행되는 것도 가능하다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명은 회로 기판에 적용될 수 있다.

Claims (18)

  1. 기재층;
    상기 기재층 상에 순차적으로 적층 형성되는 복수개의 제1 금속층;
    서로 다른 두 제1 금속층 사이에 형성되며, 제1 비아홀을 구비하고, 상기 제1 비아홀 내에 형성되는 제3 금속층을 통해 상기 서로 다른 두 제1 금속층을 전기적으로 연결시키는 층간 절연층; 및
    상기 서로 다른 두 제1 금속층 중에서 상위에 위치하는 계층과 상기 층간 절연층 사이에 형성되는 제2 금속층을 포함하는 다층 기판.
  2. 제 1 항에 있어서,
    상기 제2 금속층은 상기 제1 금속층과 금속 성분이 상이하거나, 또는 결정 구조가 상이한 다층 기판.
  3. 제 2 항에 있어서,
    상기 제2 금속층이 상기 제1 금속층과 결정 구조가 상이한 경우, 상기 제2 금속층은 면심 입방 구조(face centered cubic structure)를 가지는 금속을 포함하는 금속층 및 체심 입방 구조(body centered cubic structure)를 가지는 금속을 포함하는 금속층 중 어느 하나의 금속층으로 형성되며, 상기 제1 금속층은 다른 하나의 금속층으로 형성되는 다층 기판.
  4. 제 1 항에 있어서,
    상기 제2 금속층은 상기 제1 금속층보다 얇은 두께를 가지도록 형성되는 다층 기판.
  5. 제 1 항에 있어서,
    상기 제2 금속층은 1nm ~ 50nm의 두께를 가지도록 형성되는 다층 기판.
  6. 제 1 항에 있어서,
    상기 제3 금속층은 상기 제1 금속층과 금속 성분이 동일하거나, 또는 결정 구조가 동일한 다층 기판.
  7. 제 1 항에 있어서,
    상기 제1 금속층, 상기 층간 절연층 및 상기 제2 금속층은 상기 기재층의 일면 상에만 형성되거나, 상기 기재층의 양면 상에 형성되는 다층 기판.
  8. 제 1 항에 있어서,
    상기 복수개의 제1 금속층 중에서 최상위에 위치하는 L1 계층 상에 형성되는 보호층을 더 포함하는 다층 기판.
  9. 제 1 항에 있어서,
    외부 기기와 전기적으로 연결되는 소자 실장 영역을 더 포함하며,
    상기 소자 실장 영역에서는 상기 복수개의 제1 금속층 중에서 최상위에 위치하는 L1 계층보다 하위에 형성되는 계층이 노출되는 다층 기판.
  10. 제 1 항에 있어서,
    상기 제2 금속층 상 및 상기 제1 비아홀 내에 형성되는 제4 금속층을 더 포함하며,
    상기 제4 금속층은 상기 제1 금속층과 금속 성분 또는 결정 구조가 동일하고, 0.01㎛ ~ 5㎛의 두께를 가지도록 형성되는 다층 기판.
  11. 기재층 상에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 제2 금속층을 형성하는 단계;
    상기 제2 금속층과 상기 층간 절연층을 관통하여 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀 내에 제3 금속층을 형성하는 단계; 및
    상기 제2 금속층 또는 상기 제3 금속층 상에 상기 제1 금속층을 추가 형성하는 단계를 포함하는 다층 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 동시에 수행되는 다층 기판의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제2 금속층을 형성하는 단계는 상기 제1 금속층과 금속 성분이 상이하거나 결정 구조가 상이한 상기 제2 금속층을 형성하며,
    상기 제3 금속층을 형성하는 단계는 상기 제1 금속층과 금속 성분이 동일하거나 결정 구조가 동일한 상기 제3 금속층을 형성하는 다층 기판의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1 비아홀을 형성하는 단계 및 상기 제3 금속층을 형성하는 단계 사이에 수행되며, 상기 제2 금속층 상 및 상기 제1 비아홀 내에 제4 금속층을 형성하는 단계를 더 포함하며,
    상기 제4 금속층은 상기 제1 금속층과 금속 성분이 동일하거나 결정 구조가 동일한 다층 기판의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제2 금속층을 형성하는 단계는 상기 층간 절연층이 적층되지 않은 상기 제1 금속층 상에 상기 제2 금속층을 형성하며,
    상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계 사이에 수행되며, 상기 층간 절연층이 적층되지 않은 상기 제1 금속층 상에 형성된 상기 제2 금속층을 제거하는 단계를 더 포함하는 다층 기판의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제1 금속층을 추가 형성하는 단계 이후에 수행되며, 최상위에 위치하는 상기 제1 금속층 상에 보호층을 형성하는 단계를 더 포함하는 다층 기판의 제조 방법.
  17. 제 11 항에 있어서,
    상기 제1 금속층과 상기 제3 금속층은 금속 성분이 동일하거나 결정 구조가 동일하며,
    상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 동시에 수행되는 다층 기판의 제조 방법.
  18. 제 11 항에 있어서,
    상기 층간 절연층을 형성하는 단계, 상기 제2 금속층을 형성하는 단계, 상기 제1 비아홀을 형성하는 단계, 상기 제3 금속층을 형성하는 단계 및 상기 제1 금속층을 추가 형성하는 단계는 보호층을 형성하기 전에 복수회 반복되는 다층 기판의 제조 방법.
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