WO2023047694A1 - 整流回路およびそれを用いた電源 - Google Patents

整流回路およびそれを用いた電源 Download PDF

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明寛 三輪
浩幸 庄司
順一 坂野
智之 内海
孝裕 樋口
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株式会社日立パワーデバイス
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Definitions

  • the present invention relates to the configuration of a rectifier circuit and a power supply using the same, and more particularly to a technique effectively applied to a rectifier circuit that performs synchronous rectification using switching elements such as MOSFETs.
  • Synchronous rectification which replaces diodes with switching elements such as MOSFETs, is used to rectify AC to DC. Rectification using a diode has the problem of large loss due to voltage drop due to the built-in potential of the diode. On the other hand, for example, synchronous rectification using a MOSFET has a low loss because the forward current rises from 0 V without the built-in potential of the MOSFET. Therefore, synchronous rectification using MOSFETs is mainly used for rectification with lower loss, particularly in switching power supplies with strict efficiency regulations such as front-end power supplies.
  • Patent Document 1 discloses rectifying circuits that achieve synchronous rectification.
  • These rectifier circuits are mainly composed of a MOSFET for synchronous rectification and its drive circuit, a capacitor that supplies power to the drive circuit, a switching element for controlling the voltage of the capacitor, and its control circuit.
  • the drive circuit controls on/off of the MOSFET based on the threshold voltage of the drive circuit and the detected drain-source voltage of the MOSFET.
  • the capacitor that supplies power to the drive circuit is charged with a current that flows through the path of the drain terminal of the MOSFET, the capacitor, and the source terminal of the MOSFET. As the capacitor begins to charge, the voltage on the capacitor increases to follow the drain-source voltage of the MOSFET.
  • the voltage of the capacitor should be set below the target voltage so that excessive voltage is not applied to the capacitor, the drive circuit, or the gate of the MOSFET. need to be controlled so that
  • the charging current of the capacitor is cut off by turning off the switching element inserted between the drain terminal of the MOSFET and the positive terminal of the capacitor. As a result, the voltage of the capacitor is controlled to be below the target voltage.
  • the power stored in the capacitor is consumed by the standby power of the drive circuit, so the voltage of the capacitor decreases.
  • the MOSFET turns off again and the charging of the capacitor starts, the power stored in the capacitor is consumed by the driving circuit or the generation of the voltage between the gate and the source of the MOSFET. , the voltage on the capacitor continues to decrease.
  • the voltage of the capacitor is, for example, the guaranteed operating voltage of the drive circuit or the gate threshold voltage of the MOSFET. Then, select the capacitance of the capacitor.
  • an object of the present invention is to provide a rectifier circuit that performs synchronous rectification using switching elements such as MOSFETs, in which the capacity of a capacitor that supplies power to a drive circuit for the switching elements for synchronous rectification can be reduced.
  • the present invention provides a rectifier circuit having an anode and a cathode, wherein a first terminal is connected to the cathode of the rectifier circuit and a second terminal is connected to the anode of the rectifier circuit.
  • a first switching element connected to the first terminal; a first diode having a cathode connected to the first terminal and an anode connected to the second terminal; and a third terminal connected to the first terminal.
  • a second diode having an anode connected to the fourth terminal of the second switching element; a positive terminal connected to the cathode of the second diode; and a negative terminal connected to the fourth terminal.
  • a first capacitor connected to terminals No.
  • a comparator that detects a voltage between the fourth terminal and the second terminal and receives power from the first capacitor; and an input terminal of the comparator.
  • the output terminal is connected to the fifth terminal of the first switching element for controlling the first switching element, and the output terminal of the first switching element is connected to the fifth terminal of the first switching element based on the output signal of the comparator.
  • a control circuit connected to a sixth terminal of the second switching element for inputting a signal for controlling the second switching element, wherein the control circuit controls the second between the sixth terminal and the fourth terminal of the second switching element so that the voltage of the first capacitor does not exceed a predetermined target voltage.
  • the current flowing from the third terminal to the fourth terminal of the second switching element is controlled by controlling the voltage.
  • a rectifier circuit that performs synchronous rectification using a switching element such as a MOSFET, a rectifier circuit that can reduce the capacity of a capacitor that supplies power to a drive circuit for a switching element for synchronous rectification, and the use thereof. power supply can be realized.
  • FIG. 12 is a diagram showing the configuration of a front-end power supply according to Example 7 of the present invention; It is a figure which shows the operation
  • the drain terminal of MOSFET Q1 is the first terminal 6, the source terminal of MOSFET Q1 is the second terminal 7, the drain terminal of MOSFET Q2 is the third terminal 8, and the source terminal of MOSFET Q2 is the second terminal. 4 terminal 9, the gate terminal of MOSFET Q1 to the fifth terminal 10, the gate terminal of MOSFET Q2 to the sixth terminal 11, one terminal of the resistor R1 to the seventh terminal 12, the other terminal of the resistor R1 to the second terminal. 8, one terminal of the resistor R2 is shown as a ninth terminal 14, and the other terminal of the resistor R2 is shown as a tenth terminal 15, respectively.
  • FIG. 1 is a diagram showing the configuration of the rectifier circuit of this embodiment
  • FIG. 2 is a diagram showing operation waveforms of the rectifier circuit of FIG.
  • FIG. 9 is a diagram showing operation waveforms of a conventional rectifier circuit shown as a comparative example to facilitate understanding of the present invention.
  • the rectifier circuit of this embodiment comprises a MOSFET Q1 and its drive circuit 1, a MOSFET Q2 and its control circuit 5, a diode D and a capacitor C1, as shown in FIG.
  • a drive circuit 1 for MOSFET Q1 has a comparator Co and a gate driver GD.
  • MOSFET Q1 and MOSFET Q2 are represented by an n-channel enhancement-type MOSFET and an n-channel depletion-type MOSFET, respectively.
  • FIG. 2 shows operation waveforms of the rectifier circuits when a resistive load is connected to the bridge configured by using four rectifier circuits shown in FIG. 1 and a sinusoidal voltage is input.
  • the period from time t0 to time t1 is a non-rectification period, and MOSFET Q1 is off. Also, the drain-source voltage Vds1 of the MOSFET Q1 increases as the sinusoidal voltage input to the bridge increases.
  • the gate-source voltage Vgs2 of the MOSFET Q2 is greater than the gate threshold voltage Vgth2 of the MOSFET Q2, and the MOSFET Q2 is on.
  • Time t1 is when the drain-source voltage Vds1 of the MOSFET Q1 becomes equal to the sum of the target maximum voltage Vcref1 of the capacitor C1 and the forward voltage Vf of the diode D.
  • the target maximum voltage Vcref1 of the capacitor C1 is set, for example, to the maximum rated voltage of the comparator Co constituting the drive circuit 1 and the maximum rated voltage of the gate driver GD so as not to apply an excessive voltage to the capacitor C1, the drive circuit 1, the gate of the MOSFET Q1, etc. voltage and the maximum rated voltage between the gate and source of MOSFET Q1, select the lowest rated voltage or less.
  • the period from time t1 to time t2 is a non-rectification period, and MOSFET Q1 is off. Also, as the sinusoidal voltage input to the bridge increases and decreases, the drain-source voltage Vds1 of MOSFET Q1 increases and then decreases.
  • the gate-source voltage Vgs2 of MOSFET Q2 is greater than the gate threshold voltage Vgth2 of MOSFET Q2, and MOSFET Q2 is always on.
  • the current flowing from the drain to the source of MOSFET Q2 is controlled by controlling the gate-source voltage Vgs2 of MOSFET Q2 so that the voltage Vc1 of capacitor C1 does not exceed the target maximum voltage Vcref1 of capacitor C1.
  • the gate-source voltage Vgs2 of the MOSFET Q2 is controlled near the gate threshold voltage Vgth2 of the MOSFET Q2 so that the ON resistance of the MOSFET Q2 becomes high.
  • a differential voltage between the drain-source voltage Vds1 of the MOSFET Q1 and the voltage Vc1 of the capacitor C1 is applied across the drain-source of the MOSFET Q2.
  • the power accumulated in the capacitor C1 is consumed as standby power for the drive circuit 1.
  • the charging current of the capacitor C1 flowing from the drain of the MOSFET Q1 to the source of the MOSFET Q2, the diode D, the capacitor C1, and the source of the MOSFET Q1 is not cut off, and the capacitor C1 is charged. Decrease is suppressed.
  • the period from time t2 to time t3 is a non-rectification period, and MOSFET Q1 is off. Also, the drain-source voltage Vds1 of the MOSFET Q1 decreases as the sinusoidal voltage input to the bridge decreases.
  • the gate-source voltage Vgs2 of the MOSFET Q2 is greater than the gate threshold voltage Vgth2 of the MOSFET Q2, and the MOSFET Q2 is on.
  • the drain-source voltage Vds1 of the MOSFET Q1 is less than the sum of the voltage Vc1 of the capacitor C1 and the forward voltage Vf of the diode D, so the capacitor C1 is not charged.
  • the diode D prevents the charge accumulated in the capacitor C1 from flowing into the drain terminal of the MOSFET Q1.
  • a period from time t3 to time t0 is a rectification period, and a rectification current flows from anode A to cathode K.
  • the gate-source voltage Vgs2 of the MOSFET Q2 is greater than the gate threshold voltage Vgth2 of the MOSFET Q2, and the MOSFET Q2 is on.
  • the comparator Co detects the drain-source voltage Vds1 of the MOSFET Q1 from the source terminals of the MOSFET Q2 and MOSFET Q1. Based on the detected voltage, the drive circuit 1 turns on and off the MOSFET Q1.
  • the rectified current flowing from anode A to cathode K first flows through the body diode of MOSFET Q1. Due to the body diode voltage drop, the drain-source voltage Vds1 of MOSFET Q1 becomes a negative value.
  • the comparator Co When the voltage detected by the comparator Co becomes smaller than the first threshold voltage of the comparator Co, the comparator Co outputs an ON signal, and the gate driver GD pulls the gate-source voltage Vgs1 of the MOSFET Q1 to the voltage Vc1 of the capacitor C1. By going up, MOSFET Q1 turns on.
  • the drain-source voltage Vds1 of MOSFET Q1 becomes a voltage determined by the rectified current and the ON resistance of MOSFET Q1.
  • the rectified current decreases over time. As the rectified current decreases, the drain-source voltage Vds1 of MOSFET Q1 increases. When the voltage detected by the comparator Co becomes larger than the second threshold voltage of the comparator Co, the comparator Co outputs an off signal, and the gate driver GD pulls down the gate-source voltage Vgs1 of the MOSFET Q1 to 0V. This turns off MOSFET Q1.
  • the first and second threshold voltages of the comparator Co may be the same value, or the first threshold voltage may be smaller than the second threshold voltage.
  • the first threshold voltage is lower than the second threshold voltage, it is possible to suppress chattering in which the MOSFET repeats ON and OFF in a short period.
  • the MOSFET Q2 is on.
  • the drain-source voltage Vds1 of the MOSFET Q1 is smaller than the sum of the voltage Vc1 of the capacitor C1 and the forward voltage Vf of the diode D, so the capacitor C1 is not charged.
  • the power stored in the capacitor C1 is used for the power consumption of the drive circuit 1 and the generation of the gate-source voltage Vgs1 of the MOSFET Q1, but the capacitor C1 is not charged, so the voltage of the capacitor C1 is decreases.
  • the rectifier circuit of this embodiment achieves synchronous rectification.
  • the voltage of the capacitor C1 continues to decrease during the period from the time t2 to the time t3 until the charging of the capacitor C1 is restarted in the period from the time t0 to the time t1. It is necessary to select the capacitance of the capacitor C1 so that the voltage Vc1 of the capacitor C1 is equal to or higher than the target minimum voltage Vcref2 of the capacitor C1 during this period.
  • the target minimum voltage Vcref2 is, for example, the minimum operating voltage of the drive circuit 1, or a value higher than the gate threshold voltage Vgth1 of the MOSFET Q1 such that the on-resistance of the MOSFET Q1 is sufficiently small.
  • the conventional rectifier circuit includes a MOSFET Q1 and its drive circuit 1, a MOSFET Q2 and its control circuit 5, a diode D, a capacitor C1 consists of
  • MOSFET Q1 and MOSFET Q2 may be replaced with other switching elements or diodes.
  • the rectifier circuit of the present invention and the conventional rectifier circuit differ in the method of controlling MOSFET Q2 during the period from time t1 to time t2.
  • the MOSFET Q2 is in the off state, and by interrupting the charging current to the capacitor C1 during this period, the voltage Vc1 of the capacitor C1 is controlled so as not to exceed the target maximum voltage Vcref1.
  • the power accumulated in the capacitor C1 is consumed as standby power for the drive circuit 1, but the capacitor C1 is not charged, so the capacitor voltage Vc1 decreases.
  • the power accumulated in the capacitor C1 is the power consumption of the drive circuit 1 or
  • the voltage Vc1 on capacitor C1 continues to decrease as it is used to generate the gate-to-source voltage Vgs1 of MOSFET Q1.
  • the period during which the capacitor C1 is not charged can be reduced by the period from time t1 to time t2, as shown in FIG. That is, it is possible to suppress the voltage drop of the capacitor C1 during the OFF period of the MOSFET Q1 and reduce the necessary capacity of the capacitor C1.
  • the required capacity of the capacitor can be reduced by suppressing the voltage drop of the capacitor that supplies power to the driving circuit of the switching element for synchronous rectification during the non-rectification period.
  • the volume of the capacitor C1 is reduced, contributing to the miniaturization and cost reduction of the rectifier circuit.
  • FIG. 3 is a diagram showing the configuration of the rectifier circuit of this embodiment.
  • the rectifier circuit of this embodiment as shown in FIG. and a resistor R2 connected between the source terminal of .
  • Resistors R1 and R2 are connected in series between the source terminals of MOSFET Q2 and MOSFET Q1.
  • MOSFET Q1 and MOSFET Q2 are n-channel enhancement-mode MOSFET and n-channel depletion-mode MOSFET, respectively.
  • One terminal of the resistor R1 is connected to the source terminal of the MOSFET Q2, and the other terminal of the resistor R1 is connected to the gate terminal of the MOSFET Q2. Also, one terminal of the resistor R2 is connected to the gate terminal of the MOSFET Q2, and the other terminal of the resistor R2 is connected to the source terminal of the MOSFET Q1.
  • FIG. 3 The operation of the rectifier circuit of this embodiment (FIG. 3) will be described using FIG. Operations that are the same as the operations described in the first embodiment will be repeated and will be omitted.
  • the drain-source voltage Vds1 of MOSFET Q1 is applied to MOSFET Q2, resistor R1, and resistor R2.
  • the drain-source voltage Vds1 of MOSFET Q1 is zero, so the voltage applied to resistor R1, ie, the gate-source voltage Vgs2 of MOSFET Q2 is zero.
  • MOSFET Q2 is an n-channel depletion mode MOSFET, the gate threshold voltage Vgth2 of MOSFET Q2 is a negative value and MOSFET Q2 is on.
  • the voltage generated between the source of MOSFET Q2 and the source of MOSFET Q1 is determined by the product of the current flowing through resistors R1 and R2 and the total resistance of resistors R1 and R2. . Assuming that Vgth2 is constant during this period, the voltage generated between the source of MOSFET Q2 and the source of MOSFET Q1 is constant. Its magnitude can be approximated by
  • the voltage Vc1 of the capacitor C1 is constant at
  • R1, resistor R2, and diode D should be selected.
  • the power accumulated in the capacitor C1 is consumed as standby power for the drive circuit 1.
  • the capacitor C1 is charged so that the voltage of the capacitor C1 is kept constant at the target maximum voltage Vcref1. A drop in the voltage of C1 is suppressed.
  • a period from time t3 to time t0 is a rectification period, and a rectification current flows from anode A to cathode K.
  • a drain-to-source voltage Vds1 of MOSFET Q1 is applied to MOSFET Q2, resistor R1, and resistor R2.
  • the drain-source voltage Vds1 of MOSFET Q1 is zero, so the voltage applied to resistor R1, that is, the voltage Vgs2 between the gate and source of MOSFET Q2 is zero.
  • MOSFET Q2 is an n-channel depletion mode MOSFET, MOSFET Q2 is on. Also, the voltage detected by the comparator Co is zero.
  • the MOSFET Q2 is always in an ON state, as in the first embodiment (FIG. 1), and by controlling the current flowing through the MOSFET Q2, the voltage Vc1 of the capacitor C1 is set to the target voltage Vc1. It is controlled so as not to exceed the maximum voltage Vcref1. Furthermore, it suppresses the voltage drop of the capacitor C1 during the OFF period of the MOSFET Q1.
  • control circuit 5 of the MOSFET Q2 since the control circuit 5 of the MOSFET Q2 is configured with a small number of parts, it can contribute to the cost reduction of the rectifier circuit.
  • FIG. 4 is a diagram showing the configuration of the rectifier circuit of this embodiment.
  • the rectifier circuit of this embodiment has a resistor R3 inserted between the drain of MOSFET Q1 and the drain of MOSFET Q2, as shown in FIG.
  • the charging current sharply increases immediately after the charging of the capacitor C1 is started.
  • the efficiency of the rectifier circuit decreases due to increased loss in the charging current path, and the temperature of the MOSFET Q2 and the diode D may rise beyond their ratings.
  • the steep increase in the charging current of the capacitor C1 is suppressed by inserting the resistor R3 in series on the charging current path. That is, the resistor R3 functions as an inrush current prevention resistor.
  • FIG. 5 is a diagram showing the configuration of the rectifier circuit of this embodiment.
  • the rectifier circuit of this embodiment has a capacitor C2 whose positive terminal is connected to the source terminal of MOSFET Q2 and whose negative terminal is connected to the source terminal of MOSFET Q1.
  • the on-resistance of MOSFET Q2, resistor R3, and capacitor C2 form a low-pass filter to suppress high-frequency noise contained in the voltage detected by comparator Co.
  • the on-resistance of the MOSFET Q2 and the capacitor C2 can form a low-pass filter, so that high-frequency noise contained in the voltage detected by the comparator Co can be similarly suppressed. .
  • FIG. 3 shows the configuration of the rectifier circuit of this embodiment together with that of the second embodiment.
  • the target maximum voltage Vcref1 of the capacitor C1 can be approximated by
  • negative value
  • increases, the gate threshold voltage Vgth2 (negative value) of MOSFET Q2 decreases, its absolute value
  • the voltage Vc1 of the capacitor C1 becomes larger than the maximum rated voltage of the drive circuit 1 or the maximum rated voltage between the gate and source of the MOSFET Q1, and the drive circuit 1 or the MOSFET Q1 is destroyed. rice field.
  • the rectifier circuit shown in FIG. 3 may be configured so that (R1+R2)/R1 decreases as the temperature rises.
  • a resistor having a positive temperature coefficient may be used as the resistor R1
  • a resistor having a negative temperature coefficient may be used as the resistor R2.
  • the temperature rise of MOSFET Q2 causes the absolute value
  • At least one of the resistor R1 and the resistor R2 may be a variable resistor.
  • FIG. 6 shows a configuration in which the rectifier circuits described in Examples 1 to 5 are incorporated in a semiconductor package 3.
  • FIG. The semiconductor package 3 has a cathode K and an anode A as external terminals.
  • FIG. 7 shows a configuration in which a semiconductor package 4 incorporates a bridge circuit configured by using four rectifier circuits 2 described in the first to fifth embodiments.
  • the semiconductor package 4 has terminals T1 to T4 as external terminals.
  • FIG. 6 and 7 show the rectifier circuit described in Example 2 (FIG. 3) as an example, but the rectifier circuit described in other examples may be used.
  • a front-end power supply according to Embodiment 7 of the present invention will be described with reference to FIG.
  • FIG. 8 shows an example of a power supply to which the rectifier circuit of the present invention described in Embodiments 1 to 6 is applied.
  • rectifier diodes CRD1 to CRD4 for commercial rectification rectifier diodes CRD1 to CRD4 for commercial rectification
  • freewheeling diode FWD freewheeling diode FWD
  • secondary rectifier diodes SSD1 and SSD2 secondary rectifier diodes SSD1 and SSD2
  • backflow prevention diode BPD backflow prevention diode BPD
  • the rectifier circuit of the present invention By applying the rectifier circuit of the present invention to a power supply such as a front-end power supply, it is possible to improve the power density of the power supply and contribute to cost reduction.
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the described configurations.
  • it is possible to replace part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.

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Abstract

ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路において、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの容量を削減可能な整流回路を提供する。アノードとカソードとを有する整流回路において、第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続される第１のスイッチング素子と、カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続される第１のダイオードと、第３の端子が前記第１の端子に接続される第２のスイッチング素子と、アノードが前記第２のスイッチング素子の第４の端子に接続される第２のダイオードと、正極端子が前記第２のダイオードのカソードに接続され、負極端子が前記第２の端子に接続される第１のコンデンサと、前記第４の端子と前記第２の端子間の電圧を検出し、電力を前記第１のコンデンサから供給されるコンパレータと、入力端子が前記コンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子を制御するための前記第１のスイッチング素子の第５の端子に接続され、前記コンパレータの出力信号に基づいて前記第１のスイッチング素子を制御するゲートドライバと、前記第２のスイッチング素子を制御する信号を入力する前記第２のスイッチング素子の第６の端子に接続される制御回路と、を備え、前記制御回路は、前記第２のスイッチング素子を常にオン状態に制御し、前記第１のコンデンサの電圧が、所定の目標電圧より大きくならないように、前記第２のスイッチング素子の前記第６の端子と前記第４の端子間の電圧を制御することで前記第２のスイッチング素子の前記第３の端子から前記第４の端子へ流れる電流を制御することを特徴とする。

Description

整流回路およびそれを用いた電源
　本発明は、整流回路の構成とそれを用いた電源に係り、特に、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路に適用して有効な技術に関する。
　交流を直流に整流するために、ダイオードをＭＯＳＦＥＴ等のスイッチング素子で置き換える同期整流が用いられている。ダイオードを用いた整流はダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという問題がある。これに対し、例えばＭＯＳＦＥＴを用いた同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低い。したがって、特に、フロントエンド電源等の効率規制の厳しいスイッチング電源において、より低損失に整流するために、主にＭＯＳＦＥＴを用いた同期整流が用いられている。
　本技術分野の背景技術として、例えば、特許文献１や特許文献２のような技術がある。
特許文献１と特許文献２には、同期整流を実現する整流回路が示されている。
　これらの整流回路は、主に、同期整流用のＭＯＳＦＥＴとその駆動回路、駆動回路に電力を供給するコンデンサ、コンデンサの電圧を制御するためのスイッチング素子とその制御回路で構成される。駆動回路は、駆動回路が持つ閾値電圧と検出したＭＯＳＦＥＴのドレイン－ソース間電圧に基づき、ＭＯＳＦＥＴのオンオフを制御する。
　駆動回路に電力を供給するコンデンサは、ＭＯＳＦＥＴがターンオフした後、ＭＯＳＦＥＴのドレイン端子、コンデンサ、ＭＯＳＦＥＴのソース端子の経路で流れる電流で充電される。コンデンサの充電が開始されると、ＭＯＳＦＥＴのドレイン－ソース間電圧に追従するようにコンデンサの電圧は増加する。
　ここで、ＭＯＳＦＥＴのドレイン－ソース間電圧が駆動回路などの動作電圧に比べて非常に大きい場合、コンデンサや駆動回路やＭＯＳＦＥＴのゲートなどに過大な電圧がかからないよう、コンデンサの電圧が目標電圧以下となるように制御する必要がある。
　このような整流回路では、コンデンサの電圧が目標電圧まで達した後、ＭＯＳＦＥＴのドレイン端子とコンデンサの正極端子間に挿入されたスイッチング素子をターンオフすることで、コンデンサの充電電流を遮断する。これにより、コンデンサの電圧は目標電圧以下になるように制御される。
　その後、コンデンサに蓄積された電力は駆動回路の待機電力で消費されるため、コンデンサの電圧は減少する。さらにその後、ＭＯＳＦＥＴのオン期間を経て、再びＭＯＳＦＥＴがターンオフしてコンデンサの充電が開始されるまで、コンデンサに蓄積された電力は、駆動回路の消費電力、または、ＭＯＳＦＥＴのゲート－ソース間電圧の生成に使用されるため、コンデンサの電圧は減少し続ける。
　このように、コンデンサの充電が完了してから再びコンデンサの充電が開始されるまでの期間において、コンデンサの電圧が、例えば、駆動回路の動作保証電圧、もしくは、ＭＯＳＦＥＴのゲート閾値電圧以上になるように、コンデンサの容量を選定する。
特開２００１－２５１８６１号公報 米国特許第１０７５６６４５号明細書
　上述したように、特許文献１や特許文献２のような従来の整流回路では、同期整流用のＭＯＳＦＥＴの駆動回路に電力を供給するコンデンサが必要であり、そのコンデンサの体積が整流回路の小型化、低コスト化の弊害となっていた。
　そこで、本発明の目的は、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路において、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの容量を削減可能な整流回路及びそれを用いた電源を提供することにある。
　上記課題を解決するために、本発明は、アノードとカソードとを有する整流回路において、第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続される第１のスイッチング素子と、カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続される第１のダイオードと、第３の端子が前記第１の端子に接続される第２のスイッチング素子と、アノードが前記第２のスイッチング素子の第４の端子に接続される第２のダイオードと、正極端子が前記第２のダイオードのカソードに接続され、負極端子が前記第２の端子に接続される第１のコンデンサと、前記第４の端子と前記第２の端子間の電圧を検出し、電力を前記第１のコンデンサから供給されるコンパレータと、入力端子が前記コンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子を制御するための前記第１のスイッチング素子の第５の端子に接続され、前記コンパレータの出力信号に基づいて前記第１のスイッチング素子を制御するゲートドライバと、前記第２のスイッチング素子を制御する信号を入力する前記第２のスイッチング素子の第６の端子に接続される制御回路と、を備え、前記制御回路は、前記第２のスイッチング素子を常にオン状態に制御し、前記第１のコンデンサの電圧が、所定の目標電圧より大きくならないように、前記第２のスイッチング素子の前記第６の端子と前記第４の端子間の電圧を制御することで前記第２のスイッチング素子の前記第３の端子から前記第４の端子へ流れる電流を制御することを特徴とする。
　本発明によれば、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路において、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの容量を削減可能な整流回路及びそれを用いた電源を実現することができる。
　これにより、整流回路及びそれを用いた電源の小型化、低コストが図れる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る整流回路の構成を示す図である。 図１の整流回路の動作波形を示す図である。 本発明の実施例２及び実施例５に係る整流回路の構成を示す図である。 本発明の実施例３に係る整流回路の構成を示す図である。 本発明の実施例４に係る整流回路の構成を示す図である。 本発明の実施例６に係る半導体パッケージの構成を示す図である。 本発明の実施例６に係る半導体パッケージの構成を示す図である。 本発明の実施例７に係るフロントエンド電源の構成を示す図である。 従来の整流回路の動作波形を示す図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　また、各図面においては、ＭＯＳＦＥＴ Ｑ１のドレイン端子を第１の端子６、ＭＯＳＦＥＴ Ｑ１のソース端子を第２の端子７、ＭＯＳＦＥＴ Ｑ２のドレイン端子を第３の端子８、ＭＯＳＦＥＴ Ｑ２のソース端子を第４の端子９、ＭＯＳＦＥＴ Ｑ１のゲート端子を第５の端子１０、ＭＯＳＦＥＴ Ｑ２のゲート端子を第６の端子１１、抵抗Ｒ１の一方の端子を第７の端子１２、抵抗Ｒ１の他方の端子を第８の端子１３、抵抗Ｒ２の一方の端子を第９の端子１４、抵抗Ｒ２の他方の端子を第１０の端子１５としてそれぞれ示している。
　以下では、上記の規定を前提に説明する。
　図１及び図２、図９を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。図１は、本実施例の整流回路の構成を示す図であり、図２は、図１の整流回路の動作波形を示す図である。なお、図９は、本発明を分かり易くするために比較例として示す従来の整流回路の動作波形を示す図である。
　先ず、図１を用いて、本実施例の整流回路の構成について説明する。本実施例の整流回路は、図１に示すように、ＭＯＳＦＥＴ Ｑ１とその駆動回路１と、ＭＯＳＦＥＴ Ｑ２とその制御回路５と、ダイオードＤと、コンデンサＣ１とから構成される。
　ＭＯＳＦＥＴ Ｑ１の駆動回路１は、コンパレータＣｏと、ゲートドライバＧＤとを有している。
　なお、図１では、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２は、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴとｎチャネルのデプレッション型ＭＯＳＦＥＴでそれぞれ表記しているが、ＭＯＳＦＥＴに内蔵するボディダイオードとともに、他のスイッチング素子やダイオードで置き換えても良い。
　次に、図２を用いて、図１の整流回路の制御方法について説明する。図２は、図１に示す整流回路を４個使用して構成したブリッジに抵抗負荷を接続し、正弦波電圧を入力した場合の、整流回路の各動作波形を示している。
　時刻ｔ０では、整流期間が終わり、非整流期間が始まる。
　時刻ｔ０から時刻ｔ１までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の増加に伴って、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。
　また、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。
　ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より大きくなったとき、コンデンサＣ１への充電が開始され、コンデンサＣ１の電圧Ｖｃ１は増加する。コンデンサＣ１の充電電流は、ＭＯＳＦＥＴ Ｑ１のドレイン端子、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソース端子の経路で流れる。
　時刻ｔ１は、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１とダイオードＤの順方向電圧Ｖｆの合計に等しくなった時である。コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１は、コンデンサＣ１や駆動回路１やＭＯＳＦＥＴ Ｑ１のゲートなどに過大な電圧がかからないよう、例えば、駆動回路１を構成するコンパレータＣｏの最大定格電圧とゲートドライバＧＤの最大定格電圧、および、ＭＯＳＦＥＴ Ｑ１のゲート－ソース間の最大定格電圧のうち、最も低い最大定格電圧以下となるように選定する。
　時刻ｔ１から時刻ｔ２までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の増加と減少に伴って、ＭＯＳＦＥＴ Ｑ１のドレイン‐ソース間電圧Ｖｄｓ１は増加し、その後減少する。
　本期間において、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２は常にオン状態である。
　但し、コンデンサＣ１の電圧Ｖｃ１がコンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１より大きくならないように、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２を制御することで、ＭＯＳＦＥＴ Ｑ２のドレインからソースに流れる電流を制御する。
　具体的には、ＭＯＳＦＥＴ Ｑ２のオン抵抗が高抵抗となるように、ＭＯＳＦＥＴＱ２のゲート－ソース間電圧Ｖｇｓ２を、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２の近傍で制御する。このとき、ＭＯＳＦＥＴ Ｑ１のドレイン―ソース間電圧Ｖｄｓ１とコンデンサＣ１の電圧Ｖｃ１の差分の電圧がＭＯＳＦＥＴ Ｑ２のドレイン－ソース間に印加される。
　本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費される。一方で、ＭＯＳＦＥＴ Ｑ１のドレインから、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソースの経路で流れるコンデンサＣ１の充電電流は遮断されず、コンデンサＣ１の充電が行われるため、コンデンサＣ１の電圧の低下は抑制される。
　時刻ｔ２から時刻ｔ３までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の減少に伴ってＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は減少する。
　本期間では、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。一方で、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１はコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より小さいため、コンデンサＣ１は充電されない。このとき、ダイオードＤにより、コンデンサＣ１に蓄積された電荷がＭＯＳＦＥＴ Ｑ１のドレイン端子に流入することを防ぐ。
　本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、コンデンサＣ１は充電されないため、コンデンサＣ１の電圧Ｖｃ１は低下する。
　時刻ｔ３から時刻ｔ０までの期間は整流期間であり、アノードＡからカソードＫに整流電流が流れる。
　また、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。
　コンパレータＣｏは、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１を、ＭＯＳＦＥＴ Ｑ２のソース端子とＭＯＳＦＥＴＱ１のソース端子から検出する。検出した電圧に基づき、駆動回路１はＭＯＳＦＥＴ Ｑ１をターンオン、ターンオフする。
　具体的なＭＯＳＦＥＴ Ｑ１の制御方法について説明する。
　アノードＡからカソードＫに流れる整流電流は、先ず、ＭＯＳＦＥＴ Ｑ１のボディダイオードを流れる。ボディダイオードの電圧降下により、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は負の値となる。
　コンパレータＣｏが検出した電圧がコンパレータＣｏの持つ第１の閾値電圧より小さくなると、コンパレータＣｏはオン信号を出力し、ゲートドライバＧＤがＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１をコンデンサＣ１の電圧Ｖｃ１までプルアップすることで、ＭＯＳＦＥＴ Ｑ１はターンオンする。
　その後、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は、整流電流とＭＯＳＦＥＴ Ｑ１のオン抵抗で決まる電圧となる。
　時間の経過とともに、整流電流が減少する。整流電流の減少に伴い、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。コンパレータＣｏの検出した電圧がコンパレータＣｏの持つ第２の閾値電圧より大きくなったとき、コンパレータＣｏはオフ信号を出力して、ゲートドライバＧＤはＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１を０Ｖにプルダウンすることで、ＭＯＳＦＥＴ Ｑ１はターンオフする。
　コンパレータＣｏの持つ第１の閾値電圧と第２の閾値電圧は同じ値でも良いし、第１の閾値電圧が第２の閾値電圧より小さくても良い。第１の閾値電圧が第２の閾値電圧より小さい場合、ＭＯＳＦＥＴが短周期でオンとオフを繰り返すチャタリングを抑制可能である。
　本期間では、ＭＯＳＦＥＴ Ｑ２はオン状態である。一方で、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は、コンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より小さいため、コンデンサＣ１は充電されない。
　その結果、本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の消費電力とＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１の生成に使用されるが、コンデンサＣ１は充電されないため、コンデンサＣ１の電圧は減少する。
　上記の制御を繰り返すことで、本実施例の整流回路は同期整流を実現する。
　時刻ｔ２から時刻ｔ３を経て、時刻ｔ０から時刻ｔ１までの期間においてコンデンサＣ１の充電が再び開始されるまでの期間において、コンデンサＣ１の電圧は減少し続ける。
この期間において、コンデンサＣ１の電圧Ｖｃ１はコンデンサＣ１の目標最小電圧Ｖｃｒｅｆ２以上であるように、コンデンサＣ１の容量を選定する必要がある。目標最小電圧Ｖｃｒｅｆ２は、例えば、駆動回路１の最低動作電圧であり、または、ＭＯＳＦＥＴ Ｑ１のオン抵抗が十分小さくなるような、ＭＯＳＦＥＴ Ｑ１のゲート閾値電圧Ｖｇｔｈ１より大きい値である。
　次に、図９を用いて、従来の整流回路の制御方法について説明し、本発明の整流回路の効果を示す。
　図示していないが、従来の整流回路は、図１に示す本実施例の整流回路と同様に、ＭＯＳＦＥＴ Ｑ１とその駆動回路１と、ＭＯＳＦＥＴ Ｑ２とその制御回路５と、ダイオードＤと、コンデンサＣ１から構成される。但し、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２は、他のスイッチング素子やダイオードで置き換えても良い。
　図２と図９に示すように、本発明の整流回路と従来の整流回路とでは、時刻ｔ１から時刻ｔ２の期間における、ＭＯＳＦＥＴ Ｑ２の制御方法に違いがある。
　図９に示すように、従来の整流回路では、時刻ｔ０から時刻ｔ１の期間においてコンデンサＣ１の充電が開始され、コンデンサＣ１の電圧Ｖｃ１が増加し、時刻ｔ１においてコンデンサＣ１の電圧が目標最大電圧Ｖｃｒｅｆ１に達すると、ＭＯＳＦＥＴ Ｑ２をターンオフする。
　時刻ｔ１から時刻ｔ２の期間において、ＭＯＳＦＥＴ Ｑ２はオフ状態であり、本期間においてコンデンサＣ１への充電電流を遮断することで、コンデンサＣ１の電圧Ｖｃ１が目標最大電圧Ｖｃｒｅｆ１より大きくならないように制御する。時刻ｔ１から時刻ｔ２の期間において、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、コンデンサＣ１は充電されないため、コンデンサの電圧Ｖｃ１は減少する。
　時刻ｔ１から、時刻ｔ２と時刻ｔ３を経て、時刻ｔ０から時刻ｔ１までの期間において再びコンデンサＣ１の充電が開始されるまでの期間において、コンデンサＣ１に蓄積された電力は駆動回路１の消費電力やＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１の生成に使用されるため、コンデンサＣ１の電圧Ｖｃ１は減少し続ける。
　この期間において、コンデンサＣ１の電圧Ｖｃ１がコンデンサＣ１の目標最小電圧Ｖｃｒｅｆ２以上であるように、コンデンサＣ１の容量を選定する必要がある。
　一方、本発明の整流回路では、図２に示すように、従来の整流回路と比較して、コンデンサＣ１が充電されない期間を、時刻ｔ１から時刻ｔ２の期間の分だけ削減可能である。
すなわち、ＭＯＳＦＥＴ Ｑ１のオフ期間中におけるコンデンサＣ１の電圧低下を抑制し、コンデンサＣ１の必要容量を削減することが可能である。
　本実施例の利点として、非整流期間における、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの電圧低下を抑制することで、コンデンサの必要容量を削減することができる。
　その結果、コンデンサＣ１の体積を削減し、整流回路の小型化、低コスト化に寄与する。また、ＭＯＳＦＥＴのオフ期間における消費電力が大きい駆動回路や制御ＩＣを使用可能となる。
　図３を参照して、本発明の実施例２の整流回路の構成とその制御方法について説明する。図３は、本実施例の整流回路の構成を示す図である。
　本実施例の整流回路は、図３に示すように、ＭＯＳＦＥＴ Ｑ２の制御回路５として、ＭＯＳＦＥＴ Ｑ２のソース端子とゲート端子との間に接続された抵抗Ｒ１と、ＭＯＳＦＥＴ Ｑ２のゲート端子とＭＯＳＦＥＴ Ｑ１のソース端子との間に接続された抵抗Ｒ２とを備えている。抵抗Ｒ１と抵抗Ｒ２は、ＭＯＳＦＥＴ Ｑ２のソース端子とＭＯＳＦＥＴ Ｑ１のソース端子との間に、直列に接続されている。
　なお、実施例１（図１）と同様に、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２には、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴとｎチャネルのデプレッション型ＭＯＳＦＥＴをそれぞれ用いている。
　抵抗Ｒ１の一方の端子はＭＯＳＦＥＴ Ｑ２のソース端子に接続され、抵抗Ｒ１のもう一方の端子はＭＯＳＦＥＴ Ｑ２のゲート端子に接続される。また、抵抗Ｒ２の一方の端子はＭＯＳＦＥＴ Ｑ２のゲート端子に接続され、抵抗Ｒ２のもう１方の端子はＭＯＳＦＥＴ Ｑ１のソース端子に接続される。
　図２を用いて、本実施例（図３）の整流回路の動作を説明する。実施例１で説明した動作と同じ動作については、繰り返しの説明となるため省略する。
　時刻ｔ０から時刻ｔ１の期間において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２に印加される。時刻ｔ０において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は０であるから、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２の電圧は０となる。ＭＯＳＦＥＴ Ｑ２はｎチャネルのデプレッション型ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２は負の値であり、ＭＯＳＦＥＴ Ｑ２はオン状態である。
　その後、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が増加すると、ＭＯＳＦＥＴ Ｑ２のドレイン端子から、ＭＯＳＦＥＴ Ｑ２のソース端子を経由して、抵抗Ｒ１に流れる電流が増加する。このとき、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２は減少するため、ＭＯＳＦＥＴ Ｑ２のオン抵抗は増加し、抵抗Ｒ１に流れる電流を減少させるように機能する。その結果、時刻ｔ１において、抵抗Ｒ１を流れる電流はある値に達し、それ以上増加しなくなる。
　時刻ｔ１から時刻ｔ２の期間において、ＭＯＳＦＥＴ Ｑ２のソースとＭＯＳＦＥＴ Ｑ１のソース間に生じる電圧は、抵抗Ｒ１と抵抗Ｒ２を流れる電流と、抵抗Ｒ１と抵抗Ｒ２の合計抵抗値の積で決まる電圧となる。本期間において、Ｖｇｔｈ２が一定であると仮定すると、ＭＯＳＦＥＴ Ｑ２のソースとＭＯＳＦＥＴ Ｑ１のソース間に生じる電圧は一定となり、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としたとき、その大きさは、｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１で近似できる。
　したがって、本期間において、コンデンサＣ１の電圧Ｖｃ１は｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１－Ｖｆで一定となるため、この値が所望のコンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１となるように、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２、ダイオードＤを選定すれば良い。
　本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、同時にコンデンサＣ１の電圧が目標最大電圧Ｖｃｒｅｆ１で一定となるようにコンデンサＣ１の充電が行われるため、コンデンサＣ１の電圧の低下は抑制される。
　時刻ｔ３から時刻ｔ０までの期間は整流期間であり、アノードＡからカソードＫに整流電流が流れる。抵抗Ｒ１と抵抗Ｒ２の合計抵抗値がＭＯＳＦＥＴ Ｑ１のオン抵抗より十分大きくなるように抵抗Ｒ１と抵抗Ｒ２の抵抗を選定することで、整流電流はＭＯＳＦＥＴ Ｑ１を流れる。
　ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２に印加される。時刻ｔ３において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は０であるから、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２の電圧は０となる。ＭＯＳＦＥＴ Ｑ２はｎチャネルのデプレッション型ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ Ｑ２はオン状態である。
また、コンパレータＣｏが検出する電圧は０である。
　本実施例（図３）の整流回路は、実施例１（図１）と同様に、ＭＯＳＦＥＴ Ｑ２は常にオン状態であり、ＭＯＳＦＥＴ Ｑ２を流れる電流を制御することで、コンデンサＣ１の電圧Ｖｃ１を目標最大電圧Ｖｃｒｅｆ１より大きくならないように制御する。さらに、ＭＯＳＦＥＴ Ｑ１のオフ期間中のコンデンサＣ１の電圧の低下を抑制する。
　本実施例の利点として、ＭＯＳＦＥＴ Ｑ２の制御回路５を少ない部品点数で構成するため、整流回路の低コスト化に寄与することができる。
　図４を参照して、本発明の実施例３の整流回路の構成とその制御方法について説明する。図４は、本実施例の整流回路の構成を示す図である。
　本実施例の整流回路は、図４に示すように、ＭＯＳＦＥＴ Ｑ１のドレインとＭＯＳＦＥＴ Ｑ２のドレインの間に挿入された抵抗Ｒ３を有する。
　実施例１及び実施例２の整流回路では、コンデンサＣ１が充電されるとき、ＭＯＳＦＥＴ Ｑ１のドレイン端子、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソース端子の経路でコンデンサＣ１の充電電流が流れる。
　特に、コンデンサＣ１の充電が開始された直後は、充電電流が急峻に増加する。その結果、充電電流経路での損失増加による整流回路の効率低下、ＭＯＳＦＥＴ Ｑ２やダイオードＤの定格を超える温度上昇が生じる場合がある。
　そこで、本実施例の整流回路では、充電電流経路上に直列に抵抗Ｒ３を挿入することで、コンデンサＣ１の充電電流の急峻な増加を抑制する。すなわち、抵抗Ｒ３は突入電流防止抵抗として機能する。
　本実施例の利点として、充電電流経路での損失増加による整流回路の効率低下と、ＭＯＳＦＥＴ Ｑ２やダイオードＤの温度上昇を抑制することができる。
　図５を参照して、本発明の実施例４の整流回路の構成とその制御方法について説明する。図５は、本実施例の整流回路の構成を示す図である。
　本実施例の整流回路は、図５に示すように、正極端子がＭＯＳＦＥＴ Ｑ２のソース端子に接続され、負極端子がＭＯＳＦＥＴ Ｑ１のソース端子に接続されたコンデンサＣ２を有する。
　実施例１から実施例３の整流回路では、コンパレータＣｏが検出する電圧に含まれる高周波ノイズにより、コンパレータＣｏが誤動作する場合がある。その結果、例えば、整流期間中にＭＯＳＦＥＴ Ｑ１がターンオフしてしまい同期整流による損失低減効果が損なわれる。
　そこで、本実施例の整流回路では、ＭＯＳＦＥＴ Ｑ２のオン抵抗と、抵抗Ｒ３と、コンデンサＣ２とによりローパスフィルタを構成することで、コンパレータＣｏが検出する電圧に含まれる高周波ノイズを抑制する。
　なお、抵抗Ｒ３を挿入しない場合でも、ＭＯＳＦＥＴ Ｑ２のオン抵抗とコンデンサＣ２とでローパスフィルタを構成することもできるため、同様に、コンパレータＣｏが検出する電圧に含まれる高周波ノイズを抑制することができる。
　本実施例の利点として、コンパレータＣｏの誤動作とＭＯＳＦＥＴの意図しないターンオンとターンオフを抑制することで、同期整流による損失低減効果が損なわれない。
　図３を参照して、本発明の実施例５の整流回路の構成とその制御方法について説明する。図３は、実施例２と共に、本実施例の整流回路の構成を示している。
　一般的に、ＭＯＳＦＥＴの温度が上昇すると、ゲート閾値電圧は減少する。実施例２から実施例４に示す整流回路では、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１は｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１－Ｖｆで近似できるため、整流回路の温度が上昇すると、ＭＯＳＦＥＴ Ｑ２の温度が上昇し、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２（負の値）が減少してその絶対値｜Ｖｇｔｈ２｜が大きくなり、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１が増加する。その結果、コンデンサＣ１の電圧Ｖｃ１が、駆動回路１の最大定格電圧、または、ＭＯＳＦＥＴ Ｑ１のゲート－ソース間の最大定格電圧より大きくなり、駆動回路１、または、ＭＯＳＦＥＴ Ｑ１が破壊される課題があった。
　そこで、本実施例の整流回路では、図３に示す整流回路において、温度上昇に伴い（Ｒ１＋Ｒ２）／Ｒ１が減少するように構成すればよい。例えば、抵抗Ｒ１に正の温度係数を有する抵抗を用いたり、抵抗Ｒ２に負の温度係数を有する抵抗を用いたりすればよい。
　本実施例の整流回路では、整流回路の温度が上昇すると、ＭＯＳＦＥＴ Ｑ２の温度上昇によりＭＯＳＦＥＴ Ｑ２のゲート閾値温度の絶対値｜Ｖｇｔｈ２｜が増加するが、抵抗Ｒ１の温度上昇により抵抗Ｒ１の抵抗値が増加し、抵抗Ｒ２の温度上昇により抵抗Ｒ２の抵抗値が減少するため、（Ｒ１＋Ｒ２）／Ｒ１が減少し、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１の増加を抑制することができる。
　本実施例の利点として、整流回路の温度上昇によって引き起こされるコンデンサの電圧増加を抑制し、整流回路の破壊を防止することができる。
　また、抵抗Ｒ１及び抵抗Ｒ２の少なくともいずれか一方を、可変抵抗としても良い。
　図６及び図７を参照して、本発明の実施例６の半導体パッケージについて説明する。
　図６は、実施例１から実施例５で説明した整流回路を、半導体パッケージ３に内蔵した構成を示している。半導体パッケージ３は、カソードＫとアノードＡを外部端子として有している。
　図７は、実施例１から実施例５で説明した整流回路２を４個使用して構成したブリッジ回路を、半導体パッケージ４に内蔵した構成を示している。半導体パッケージ４は、端子Ｔ１～Ｔ４を外部端子として有している。
　図６及び図７では、一例として実施例２（図３）で説明した整流回路を示しているが、他の実施例で説明した整流回路を用いても良い。
　本実施例の利点として、整流回路を使用する製品を設計・製造する際に、本実施例のような駆動回路とコンデンサを内蔵した整流回路を購入して組み込めばよく、自身で制御回路を設計・製造プロセスに組み込む必要がなくなるため、設計及び実装の工数を削減できる効果がある。
　図８を参照して、本発明の実施例７に係るフロントエンド電源について説明する。
　図８は、実施例１から実施例６で説明した本発明の整流回路の適用対象となる電源の例を示している。
　本発明の適用範囲は、電力変換器に用いられる整流回路全般である。例えば、図８に示すようなフロントエンド電源においては、商用整流用ダイオードＣＲＤ１～ＣＲＤ４、還流ダイオードＦＷＤ、二次側整流ダイオードＳＳＤ１，ＳＳＤ２、逆流防止ダイオードＢＰＤの各々が適用される箇所に用いられる整流回路として置き換えて適用可能である。
　本発明の整流回路を、フロントエンド電源等の電源に適用することにより、電源の電力密度の向上、コスト削減に寄与することができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１…（ＭＯＳＦＥＴ Ｑ１の）駆動回路、２…整流回路、３，４…半導体パッケージ、５…（ＭＯＳＦＥＴ Ｑ２の）制御回路、６…第１の端子（ＭＯＳＦＥＴ Ｑ１のドレイン端子）、７…第２の端子（ＭＯＳＦＥＴ Ｑ１のソース端子）、８…第３の端子（ＭＯＳＦＥＴ Ｑ２のドレイン端子）、９…第４の端子（ＭＯＳＦＥＴ Ｑ２のソース端子）、１０…第５の端子（ＭＯＳＦＥＴ Ｑ１のゲート端子）、１１…第６の端子（ＭＯＳＦＥＴ Ｑ２のゲート端子）、１２…第７の端子（抵抗Ｒ１の一方の端子）、１３…第８の端子（抵抗Ｒ１の他方の端子）、１４…第９の端子（抵抗Ｒ２の一方の端子）、１５…第１０の端子（抵抗Ｒ２の他方の端子）、Ｔ１～Ｔ４…端子、Ｋ…カソード、Ａ…アノード、Ｃ１，Ｃ２…コンデンサ、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｑ１，Ｑ２…ＭＯＳＦＥＴ、Ｄ…ダイオード、Ｃｏ…コンパレータ、ＧＤ…ゲートドライバ、ｔ０～ｔ３…時刻、Ｖｃｒｅｆ１…駆動回路１に電力を供給するコンデンサＣ１の目標最大電圧、Ｖｃｒｅｆ２…駆動回路１に電力を供給するコンデンサＣ１の目標最小電圧、Ｖｆ…ダイオードＤの順方向電圧、Ｖｄｓ１，Ｖｄｓ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン－ソース間電圧、Ｖｇｓ１，Ｖｇｓ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート－ソース間電圧、Ｖｇｔｈ１，Ｖｇｔｈ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート閾値電圧、ＣＲＤ１～ＣＲＤ４…商用整流用ダイオード、ＦＷＤ…還流ダイオード、ＳＳＤ１，ＳＳＤ２…二次側整流ダイオード、ＢＰＤ…逆流防止ダイオード

Claims (12)

  1. 　アノードとカソードとを有する整流回路において、
    　第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続される第１のスイッチング素子と、
    　カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続される第１のダイオードと、
    　第３の端子が前記第１の端子に接続される第２のスイッチング素子と、
    　アノードが前記第２のスイッチング素子の第４の端子に接続される第２のダイオードと、
    　正極端子が前記第２のダイオードのカソードに接続され、負極端子が前記第２の端子に接続される第１のコンデンサと、
    　前記第４の端子と前記第２の端子間の電圧を検出し、電力を前記第１のコンデンサから供給されるコンパレータと、
    　入力端子が前記コンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子を制御するための前記第１のスイッチング素子の第５の端子に接続され、前記コンパレータの出力信号に基づいて前記第１のスイッチング素子を制御するゲートドライバと、
    　前記第２のスイッチング素子を制御する信号を入力する前記第２のスイッチング素子の第６の端子に接続される制御回路と、を備え、
    　前記制御回路は、前記第２のスイッチング素子を常にオン状態に制御し、前記第１のコンデンサの電圧が、所定の目標電圧より大きくならないように、前記第２のスイッチング素子の前記第６の端子と前記第４の端子間の電圧を制御することで前記第２のスイッチング素子の前記第３の端子から前記第４の端子へ流れる電流を制御することを特徴とする整流回路。
  2. 　請求項１に記載の整流回路において、
    　前記第１のスイッチング素子は、ドレイン端子とソース端子とゲート端子が、前記第１のスイッチング素子の前記第１の端子と前記第２の端子と前記第５の端子にそれぞれ相当する第１のＭＯＳＦＥＴであり、
    　前記第１のダイオードは、前記第１のＭＯＳＦＥＴのボディダイオードであることを特徴とする整流回路。
  3. 　請求項１に記載の整流回路において、
    　前記第２のスイッチング素子は、ドレイン端子とソース端子とゲート端子が、前記第２のスイッチング素子の前記第３の端子と前記第４の端子と前記第６の端子にそれぞれ相当する第２のＭＯＳＦＥＴであることを特徴とする整流回路。
  4. 　請求項３に記載の整流回路において、
    　前記第２のＭＯＳＦＥＴは、ｎチャネルのデプレッション型ＭＯＳＦＥＴであり、
    　前記制御回路は、第７の端子が前記第２のＭＯＳＦＥＴのソース端子に接続され、第８の端子が前記第２のＭＯＳＦＥＴのゲート端子に接続される第１の抵抗と、
    　第９の端子が前記第２のＭＯＳＦＥＴのゲート端子に接続され、第１０の端子が前記第２の端子に接続される第２の抵抗と、を有することを特徴とする整流回路。
  5. 　請求項４に記載の整流回路において、
    　前記第１の抵抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２としたとき、温度上昇に伴い（Ｒ１＋Ｒ２）／Ｒ１が減少することを特徴とする整流回路。
  6. 　請求項１に記載の整流回路において、
    　一方の端子が前記第１の端子に接続され、他方の端子が前記第３の端子に接続される第３の抵抗を有することを特徴とする整流回路。
  7. 　請求項１に記載の整流回路において、
    　正極端子が前記第４の端子に接続され、負極端子が前記第２の端子に接続される第２のコンデンサを有することを特徴とする整流回路。
  8. 　請求項１に記載の整流回路において、
    　前記コンパレータは、第１の閾値と第２の閾値を有し、
    　検出した前記第４の端子と前記第２の端子間の電圧が前記第１の閾値より小さい場合に前記第１のスイッチング素子のオン信号を生成し、
    　検出した前記第４の端子と前記第２の端子間の電圧が前記第２の閾値より大きい場合に前記第１のスイッチング素子のオフ信号を生成することを特徴とする整流回路。
  9. 　請求項１に記載の整流回路において、
    　前記第１のコンデンサの前記所定の目標電圧は、前記コンパレータの最大定格電圧、前記ゲートドライバの最大定格電圧、前記第１のスイッチング素子の前記第５の端子と前記第２の端子間の最大定格電圧のうち最も低い最大定格電圧以下であることを特徴とする整流回路。
  10. 　請求項１に記載の整流回路において、
    　前記整流回路が同じ半導体パッケージに１つ以上内蔵されていることを特徴とする整流回路。
  11. 　請求項４に記載の整流回路において、
    　前記第１の抵抗および前記第２の抵抗の少なくともいずれか一方は、可変抵抗であることを特徴とする整流回路。
  12. 　請求項１から１１のいずれか１項に記載の整流回路を備えた電源。
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