WO2023040261A1 - 硬掩膜的制作方法、图形的制作方法及半导体结构 - Google Patents

硬掩膜的制作方法、图形的制作方法及半导体结构 Download PDF

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mask
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protective layer
mask layer
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郑孟晟
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Definitions

  • the disclosure relates to the field of semiconductor manufacturing, and in particular to a method for manufacturing a hard mask, a method for manufacturing a pattern, and a semiconductor structure.
  • the feature size is getting smaller and smaller, and it is approaching the theoretical limit of the exposure system.
  • the imaging on the surface of the silicon wafer will produce serious distortion, that is, the optical proximity effect.
  • self-alignment dual imaging technology has been developed. The principle is to deposit sidewalls around the first photolithographic pattern after one photolithography, and then realize the frequency doubling of the spatial pattern by etching.
  • ionic atomic stacked silicon oxide is generally used on the hard mask, which will destroy the shape of the hard mask, so that the degree of damage to the hard mask cannot be precisely controlled. Subsequent critical dimensions are uneven in size, which finally affects the yield of semiconductor devices.
  • the technical problem to be solved in the present disclosure is to provide a method for manufacturing a hard mask, a method for manufacturing a pattern and a semiconductor structure, so as to reduce the degree of damage to the hard mask.
  • the present disclosure provides a method for fabricating a hard mask.
  • the manufacturing method of the hard mask includes: providing a substrate on which a patterned sacrificial layer is formed; forming a first protection layer, the first protection layer covering at least the sidewall of the sacrificial layer; forming a first A mask layer, the first mask layer covers the sidewall of the first protective layer; the sacrificial layer is removed; and the first protective layer at the sidewall of the first mask layer is removed.
  • the first protective layer covers at least the sidewall of the sacrificial layer, the first protective layer also covers the upper surface of the sacrificial layer and the The exposed surface of the substrate; the step of forming a first mask layer, the first mask layer covering the sidewall of the first protective layer includes: forming a first mask layer, the first mask layer covering the The surface of the first protective layer; remove the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first protective layer between the first protective layer and the first protective layer, exposing the top of the sacrificial layer and part of the substrate surface.
  • the removing the first protective layer at the sidewall of the first mask layer includes: etching the first protective layer downward along the sidewall of the first mask layer.
  • the step of the base including a substrate and a second mask layer disposed on the substrate includes: using the first mask layer as a mask, form the initial pattern.
  • the substrate includes a semiconductor substrate and an oxide layer and a polysilicon layer disposed on the semiconductor substrate.
  • the first protective layer is a nitride layer.
  • the first mask layer is an oxide layer.
  • the temperature in the process of forming the first protective layer is 600-700 degrees Celsius.
  • the pressure in the process of forming the first mask layer is 0.1-50 Torr, and the temperature is 25-600 degrees Celsius.
  • the raw material for forming the first mask layer is bis(isopropylamino)silane, bis(tert-butylamino)silane, or bis(diethylamino)silane.
  • the method of forming the first mask layer is one of plasma-enhanced atomic deposition, thermal atomic deposition, or catalytic atomic deposition.
  • the removal of the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first mask layer and the first protective layer between the sacrificial layer is carried out by using sulfur hexafluoride, four One or more gases in carbon fluoride, chlorine gas, or argon gas etch the first mask layer.
  • the disclosure also provides a method for making graphics.
  • the method for making the pattern includes: providing a substrate on which a patterned sacrificial layer is formed; forming a first protective layer, the first protective layer covering at least the sidewall of the sacrificial layer; forming a first mask layer, the first mask layer covers the sidewall of the first protective layer; removes the sacrificial layer; removes the first protective layer at the sidewall of the first mask layer; uses the first mask
  • the film layer is a mask, and a target pattern is formed on the substrate.
  • the first protective layer covers at least the sidewall of the sacrificial layer, the first protective layer also covers the upper surface of the sacrificial layer and the The exposed surface of the substrate; the step of forming a first mask layer, the first mask layer covering the sidewall of the first protective layer includes: forming a first mask layer, the first mask layer covering the The surface of the first protective layer; remove the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first protective layer between the first protective layer and the first protective layer, exposing the top of the sacrificial layer and part of the substrate surface.
  • the removing the first protective layer at the sidewall of the first mask layer includes: etching the first protective layer downward along the sidewall of the first mask layer.
  • the base includes a substrate and a second mask layer disposed on the substrate, and using the first mask layer as a mask, the step of forming a target pattern on the base includes : using the first mask layer as a mask to form an initial pattern on the second mask layer; using the second mask layer as a mask to transfer the initial pattern to the substrate , forming the target pattern.
  • the substrate includes a semiconductor substrate and an oxide layer and a polysilicon layer disposed on the semiconductor substrate, and the target pattern penetrates the oxide layer and the polysilicon layer and extends to the inside the semiconductor substrate.
  • the present disclosure also provides a semiconductor structure.
  • the semiconductor structure includes: a substrate; a patterned first protective layer formed on the surface of the substrate; a patterned first mask layer covering the first protective layer, and the first protective layer and the The first mask layer overlaps.
  • the base further includes a semiconductor substrate and an oxide layer and a polysilicon layer disposed on the semiconductor substrate, and the target pattern penetrates the oxide layer and the polysilicon layer and extends to the inside the semiconductor substrate.
  • FIG. 1 is a schematic diagram of a method for fabricating a hard mask in an embodiment of the present disclosure.
  • FIG. 2 is a schematic diagram of a substrate in an embodiment of the present disclosure.
  • FIG. 3 is a schematic diagram of a first protection layer in an embodiment of the present disclosure.
  • FIG. 4 is a schematic diagram of a first protective layer in another embodiment of the present disclosure.
  • FIG. 5 is a schematic diagram of forming a first mask layer in an embodiment of the present disclosure.
  • FIG. 6 is a schematic diagram of a first mask layer in an embodiment of the present disclosure.
  • FIG. 7 is a schematic diagram of a first mask layer in an embodiment of the present disclosure.
  • FIG. 8 is a schematic diagram of removing the sacrificial layer in an embodiment of the present disclosure.
  • FIG. 9 is a schematic diagram of a hard mask according to an embodiment of the present disclosure.
  • FIG. 10 is a schematic diagram of a substrate in an embodiment of the present disclosure.
  • Fig. 11 is a schematic diagram of an initial pattern in an embodiment of the present disclosure.
  • Fig. 12 is a schematic diagram of a method for making graphics in an embodiment of the present disclosure.
  • FIG. 13 is a schematic diagram of a substrate in an embodiment of the present disclosure.
  • FIG. 14 is a schematic diagram of a target pattern in an embodiment of the present disclosure.
  • FIG. 15 is a schematic diagram of a semiconductor structure in an embodiment of the disclosure.
  • FIG. 16 is a schematic diagram of a target pattern in an embodiment of the present disclosure.
  • FIG. 1 is a schematic diagram of a method for fabricating a hard mask in an embodiment of the present disclosure.
  • the manufacturing method of the hard mask includes: step S101, providing a substrate on which a patterned sacrificial layer is formed; step S102, forming a first protective layer, and the first protective layer at least covers the sacrificial layer Sidewall; step S103, forming a first mask layer, the first mask layer covering the sidewall of the first protective layer; step S104, removing the sacrificial layer; step S105, removing the first mask layer The first protective layer at the sidewall.
  • FIG. 2 is a schematic diagram of a substrate in an embodiment of the present disclosure. Referring to FIG. 2 below, a substrate 1 is provided, and a patterned sacrificial layer 2 is formed on the substrate 1 .
  • the sacrificial layer 2 includes a first sacrificial layer 21 and a second sacrificial layer 22, the first sacrificial layer 21 is a silicon nitride layer, and the second sacrificial layer 22 is a spin-on hard mask layer.
  • step S102 forming a first protective layer, and the first protective layer covers at least the sidewall of the sacrificial layer.
  • the first protective layer is a nitride layer.
  • the temperature in the process of forming the first protective layer is 600-700 degrees Celsius.
  • FIG. 3 is a schematic diagram of a first protection layer in an embodiment of the present disclosure.
  • a first protection layer 3 is formed, and the first protection layer 3 covers at least the sidewalls of the first sacrificial layer 21 and the second sacrificial layer 22 .
  • FIG. 4 is a schematic diagram of a first protective layer in another embodiment of the present disclosure. Please refer to FIG. 4 below.
  • the first protective layer 3 covers at least the sidewall of the sacrificial layer 2, and the first protective layer 3 also covers The upper surface of the sacrificial layer 2 and the exposed surface of the substrate 1 .
  • the first mask layer is an oxide layer.
  • the pressure in the process of forming the first mask layer is 0.1-50 Torr, and the temperature is 25-600 degrees Celsius.
  • the raw materials for forming the first mask layer are bis(isopropylamino)silane (diisopropylaminosilane, LTO), bis(t-butylamino)silane (bis(t-butylamino)silane, 2NTE), Or bis (diethylamino) silane (bis (diethylamino) silane, SAM-24).
  • the method of forming the first mask layer is one of plasma-enhanced atomic deposition, thermal atomic deposition, or catalytic atomic deposition.
  • FIG. 5 is a schematic diagram of forming a first mask layer in an embodiment of the present disclosure. Please refer to FIG. 5 below.
  • the step of forming a first mask layer covering the sidewall of the first protective layer includes: step S501, forming a first mask layer , the first mask layer covers the surface of the first protective layer; Step S502, removing the first mask layer on the top of the sacrificial layer, part of the first mask layer between the first protective layer and the sacrificial layer, and The first protective layer exposes the top of the sacrificial layer and part of the surface of the base.
  • the removal of the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first mask layer and the first protective layer between the sacrificial layer is carried out by using sulfur hexafluoride, four One or more gases in carbon fluoride, chlorine gas, or argon gas etch the first mask layer.
  • FIG. 6 is a schematic diagram of a first mask layer in an embodiment of the present disclosure.
  • a first mask layer 4 is formed, and the first mask layer 4 covers the surface of the first protective layer 3 .
  • FIG. 7 is a schematic diagram of a first mask layer in an embodiment of the present disclosure. Please refer to FIG. 7 below, remove the first mask layer 4 on the top of the sacrificial layer 2, the first protective layer 3 and part of the first protective layer 3 between the sacrificial layer 2, and expose the The top of the sacrificial layer 2 and part of the surface of the substrate 1 are described.
  • the first protective layer 3 is formed on the sidewall of the sacrificial layer 2 to avoid damage to the sacrificial layer 2 when the first mask layer 4 is formed.
  • FIG. 8 is a schematic diagram of removing the sacrificial layer in an embodiment of the present disclosure.
  • the sacrificial layer includes a first sacrificial layer and a second sacrificial layer, after removing the first sacrificial layer and the second sacrificial layer, a part of the first mask layer 4 remains on the substrate 1 and the first protective layer 3 .
  • step S105 removing the first protection layer at the sidewall of the first mask layer.
  • the removing the first protective layer at the sidewall of the first mask layer includes: etching the first protective layer downward along the sidewall of the first mask layer.
  • FIG. 9 is a schematic diagram of a hard mask according to an embodiment of the present disclosure. Referring to FIG. 9 below, the first protection layer 3 is etched downward along the sidewall of the first mask layer 4, and the first protection layer 3 and the first mask layer 4 remaining on the substrate 1 overlap to form a hard layer. mask.
  • FIG. 10 is a schematic diagram of a substrate in an embodiment of the present disclosure. Please refer to FIG. 10 below.
  • the base 1 includes a substrate 11 and a second mask layer 12 disposed on the substrate 11.
  • the second mask An initial pattern is formed on the film layer 12 .
  • Fig. 11 is a schematic diagram of an initial pattern in an embodiment of the present disclosure. Referring to FIG. 11 , an initial pattern is formed on the second mask layer 12 by using the first mask layer as a mask.
  • the substrate includes a semiconductor substrate and an oxide layer and a polysilicon layer disposed on the semiconductor substrate.
  • a patterned sacrificial layer 2 is formed on the substrate 1; in step S102, a first protective layer 3 covering at least the sidewall of the sacrificial layer 2 is formed; in step S103, a patterned sacrificial layer 2 is formed covering the The first mask layer 4 on the sidewall of the first protective layer 3 retains the complete sacrificial layer 2 . Therefore, after removing the sacrificial layer 2, the position of the hard mask formed by removing the first protective layer at the sidewall of the first mask layer is accurate and has no deviation. The uneven size of subsequent critical dimensions caused by the positional deviation of the mask improves the yield rate of the semiconductor device.
  • the disclosure also provides a method for making graphics.
  • Fig. 12 is a schematic diagram of a method for making graphics in an embodiment of the present disclosure. Please refer to FIG. 12 below.
  • the method for making the pattern includes: step S121, providing a substrate on which a patterned sacrificial layer is formed; step S122, forming a first protective layer, and the first protective layer covers at least The sidewall of the sacrificial layer; step S123, forming a first mask layer, and the first mask layer covers the sidewall of the first protection layer; step S124, removing the sacrificial layer; step S125, removing the first protective layer The first protection layer at the sidewall of a mask layer; Step S126 , using the first mask layer as a mask to form a target pattern on the substrate.
  • FIG. 2 is a schematic diagram of a substrate in an embodiment of the present disclosure. Referring to FIG. 2 below, a substrate 1 is provided, and a patterned sacrificial layer 2 is formed on the substrate 1 .
  • the sacrificial layer 2 includes a first sacrificial layer 21 and a second sacrificial layer 22 , the first sacrificial layer is a silicon nitride layer, and the second sacrificial layer is a spin-on hard mask layer.
  • step S122 forming a first protective layer, and the first protective layer covers at least the sidewall of the sacrificial layer.
  • the first protective layer is a nitride layer.
  • the temperature in the process of forming the first protective layer is 600-700 degrees Celsius.
  • FIG. 3 is a schematic diagram of a first protection layer in an embodiment of the present disclosure.
  • a first protection layer 3 is formed, and the first protection layer 3 covers at least the sidewalls of the first sacrificial layer 21 and the second sacrificial layer 22 .
  • FIG. 4 is a schematic diagram of a first protective layer in another embodiment of the present disclosure. Please refer to FIG. 4 below.
  • the first protective layer 3 covers at least the sidewall of the sacrificial layer 2, and the first protective layer 3 also covers The upper surface of the sacrificial layer 2 and the exposed surface of the substrate 1 .
  • step S123 forming a first mask layer, and the first mask layer covers the sidewall of the first protection layer.
  • the first mask layer is an oxide layer.
  • the pressure in the process of forming the first mask layer is 0.1-50 Torr, and the temperature is 25-600 degrees Celsius.
  • the raw material for forming the first mask layer is bis(isopropylamino)silane, bis(tert-butylamino)silane, or bis(diethylamino)silane.
  • the method of forming the first mask layer is one of plasma-enhanced atomic deposition, thermal atomic deposition, or catalytic atomic deposition.
  • FIG. 5 is a schematic diagram of forming a first mask layer in an embodiment of the present disclosure. Please refer to FIG. 5 below.
  • the step of forming a first mask layer covering the sidewall of the first protective layer includes: step S501, forming a first mask layer , the first mask layer covers the surface of the first protective layer; Step S502, removing the first mask layer on the top of the sacrificial layer, part of the first mask layer between the first protective layer and the sacrificial layer, and The first protective layer exposes the top of the sacrificial layer and part of the surface of the base.
  • the removal of the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first mask layer and the first protective layer between the sacrificial layer is carried out by using sulfur hexafluoride, four One or more gases in carbon fluoride, chlorine gas or argon gas etch the first mask layer.
  • FIG. 6 is a schematic diagram of a first mask layer in an embodiment of the present disclosure.
  • a first mask layer 4 is formed, and the first mask layer 4 covers the surface of the first protection layer 3 .
  • FIG. 7 is a schematic diagram of a first mask layer in an embodiment of the present disclosure. Please refer to Fig. 7 below, remove the first mask layer 4 on the top of the sacrificial layer, part of the first mask layer 4 and the first protective layer 3 between the first protective layer 3 and the sacrificial layer 2, exposing the The top of the sacrificial layer 2 and part of the surface of the substrate 1 .
  • the first protective layer 3 is formed on the sidewall of the sacrificial layer 2 to avoid damage to the sacrificial layer when the first mask layer 4 is formed.
  • FIG. 8 is a schematic diagram of removing the sacrificial layer in an embodiment of the present disclosure.
  • the sacrificial layer includes a first sacrificial layer and a second sacrificial layer, after removing the first sacrificial layer and the second sacrificial layer, a part of the first mask layer 4 remains on the substrate 1 and the first protective layer 3 .
  • step S125 removing the first protection layer at the sidewall of the first mask layer.
  • the removing the first protective layer at the sidewall of the first mask layer includes: etching the first protective layer downward along the sidewall of the first mask layer.
  • FIG. 9 is a schematic diagram of a hard mask according to an embodiment of the present disclosure. Referring to FIG. 9 below, the first protection layer 3 is etched downward along the sidewall of the first mask layer 4, and the first protection layer 3 and the first mask layer 4 remaining on the substrate 1 overlap to form a hard layer. mask.
  • step S126 using the first mask layer as a mask to form a target pattern on the substrate.
  • the base includes a substrate and a second mask layer disposed on the substrate, and using the first mask layer as a mask, the step of forming a target pattern on the base includes : using the first mask layer as a mask to form an initial pattern on the second mask layer; using the second mask layer as a mask to transfer the initial pattern to the substrate , forming the target pattern.
  • FIG. 10 is a schematic diagram of a substrate in an embodiment of the present disclosure. Please refer to FIG. 10 below.
  • the base 1 includes a substrate 11 and a second mask layer 12 disposed on the substrate 11. Using the first mask layer 4 as a mask, the second mask An initial pattern is formed on the film layer 12 .
  • FIG. 11 is a schematic diagram of an initial pattern in an embodiment of the present disclosure. Referring to FIG. 11 , an initial pattern is formed on the second mask layer 12 by using the first mask layer as a mask.
  • FIG. 13 is a schematic diagram of a substrate in an embodiment of the present disclosure.
  • the substrate 11 includes a semiconductor substrate 111 and an oxide layer 113 and a polysilicon layer 112 disposed on the semiconductor substrate 111 .
  • FIG. 14 is a schematic diagram of a target pattern in an embodiment of the present disclosure. Referring to FIG. 14 below, the target pattern penetrates the oxide layer 113 and the polysilicon layer 112 , and extends into the semiconductor substrate 111 .
  • step S101 a patterned sacrificial layer 2 is formed on the substrate; step S102, a first protective layer 3 covering at least the sidewall of the sacrificial layer 2 is formed; A first mask layer 4 on the sidewall of the protective layer 3 retains the complete sacrificial layer 2 . Therefore, after removing the sacrificial layer 2, the position of the hard mask formed by removing the first protective layer at the sidewall of the first mask layer is accurate and has no deviation, and the pattern is transferred downward to form the target When patterning, it avoids the uneven size of subsequent critical dimensions caused by the positional deviation of the hard mask, and improves the yield rate of semiconductor devices.
  • FIG. 15 is a schematic diagram of a semiconductor structure in an embodiment of the disclosure.
  • the semiconductor structure includes: a substrate 1; a patterned first protective layer 3 formed on the surface of the substrate 1; a patterned first mask layer 4 covering the first protective layer 3.
  • the first protection layer 3 overlaps with the first mask layer 4 .
  • the base further includes a semiconductor substrate and an oxide layer and a polysilicon layer disposed on the semiconductor substrate, and the target pattern penetrates the oxide layer and the polysilicon layer and extends to the inside the semiconductor substrate.
  • the target pattern formed in the base using the first protection layer and the first mask layer as a mask.
  • FIG. 16 is a schematic diagram of a target pattern in an embodiment of the present disclosure. Referring to FIG. 16 , the target pattern 5 penetrates through the oxide layer 113 and the polysilicon layer 112 , and extends into the semiconductor substrate 111 .
  • Fig. 12 is a schematic diagram of a method for making graphics in an embodiment of the present disclosure. Please refer to FIG. 12 below.
  • the method for making the pattern includes: step S121, providing a substrate on which a patterned sacrificial layer is formed; step S122, forming a first protective layer, and the first protective layer covers at least The sidewall of the sacrificial layer; step S123, forming a first mask layer, and the first mask layer covers the sidewall of the first protection layer; step S124, removing the sacrificial layer; step S125, removing the first protective layer The first protection layer at the sidewall of a mask layer; Step S126 , using the first mask layer as a mask to form a target pattern on the substrate.
  • FIG. 2 is a schematic diagram of a substrate in an embodiment of the present disclosure.
  • a substrate 1 is provided, and the substrate includes a patterned sacrificial layer 2 .
  • the sacrificial layer 2 includes a first sacrificial layer 21 and a second sacrificial layer 22 , the first sacrificial layer is a silicon nitride layer, and the second sacrificial layer is a spin-on hard mask layer.
  • step S122 forming a first protective layer, and the first protective layer covers at least the sidewall of the sacrificial layer.
  • the first protective layer is a nitride layer.
  • the temperature in the process of forming the first protective layer is 600-700 degrees Celsius.
  • FIG. 3 is a schematic diagram of a first protection layer in an embodiment of the present disclosure.
  • a first protection layer 3 is formed, and the first protection layer 3 covers at least the sidewalls of the first sacrificial layer 21 and the second sacrificial layer 22 .
  • FIG. 4 is a schematic diagram of a first protective layer in another embodiment of the present disclosure. Please refer to FIG. 4 below.
  • the first protective layer 3 covers at least the sidewall of the sacrificial layer 2, and the first protective layer 3 also covers The upper surface of the sacrificial layer 2 and the exposed surface of the substrate 1 .
  • step S123 forming a first mask layer, and the first mask layer covers the sidewall of the first protection layer.
  • the first mask layer is an oxide layer.
  • the pressure in the process of forming the first mask layer is 0.1-50 Torr, and the temperature is 25-600 degrees Celsius.
  • the raw material for forming the first mask layer is bis(isopropylamino)silane, bis(tert-butylamino)silane, or bis(diethylamino)silane.
  • the method of forming the first mask layer is one of plasma-enhanced atomic deposition, thermal atomic deposition, or catalytic atomic deposition.
  • FIG. 5 is a schematic diagram of forming a first mask layer in an embodiment of the present disclosure. Please refer to FIG. 5 below.
  • the step of forming a first mask layer covering the sidewall of the first protective layer includes: step S501, forming a first mask layer , the first mask layer covers the surface of the first protective layer; Step S502, removing the first mask layer on the top of the sacrificial layer, part of the first mask layer between the first protective layer and the sacrificial layer, and The first protective layer exposes the top of the sacrificial layer and part of the surface of the base.
  • the removal of the first mask layer on the top of the sacrificial layer, the first protective layer and part of the first mask layer and the first protective layer between the sacrificial layer is carried out by using sulfur hexafluoride, four One or more gases in carbon fluoride, chlorine gas, or argon gas etch the first mask layer.
  • FIG. 6 is a schematic diagram of a first mask layer in an embodiment of the present disclosure.
  • a first mask layer 4 is formed, and the first mask layer 4 covers the surface of the first protection layer 3 .
  • FIG. 7 is a schematic diagram of a first mask layer in an embodiment of the present disclosure. Please refer to Fig. 7 below, remove the first mask layer 4 on the top of the sacrificial layer, part of the first mask layer 4 and the first protective layer 3 between the first protective layer 3 and the sacrificial layer 2, exposing the The top of the sacrificial layer 2 and part of the surface of the substrate 1 .
  • the first protective layer 3 is formed on the sidewall of the sacrificial layer 2 to avoid damage to the sacrificial layer when the first mask layer 4 is formed.
  • FIG. 8 is a schematic diagram of removing the sacrificial layer in an embodiment of the present disclosure.
  • the sacrificial layer includes a first sacrificial layer and a second sacrificial layer, after removing the first sacrificial layer and the second sacrificial layer, a part of the first mask layer 4 remains on the substrate 1 and the first protective layer 3 .
  • step S125 removing the first protection layer at the sidewall of the first mask layer.
  • the removing the first protective layer at the sidewall of the first mask layer includes: etching the first protective layer downward along the sidewall of the first mask layer.
  • FIG. 9 is a schematic diagram of a hard mask according to an embodiment of the present disclosure. Referring to FIG. 9 below, the first protection layer 3 is etched downward along the sidewall of the first mask layer 4, and the first protection layer 3 and the first mask layer 4 remaining on the substrate 1 overlap to form a hard layer. mask.
  • step S126 using the first mask layer as a mask to form a target pattern on the substrate.
  • the base includes a substrate and a second mask layer disposed on the substrate, and using the first mask layer as a mask, the step of forming a target pattern on the base includes : using the first mask layer as a mask to form an initial pattern on the second mask layer; using the second mask layer as a mask to transfer the initial pattern to the substrate , forming the target pattern.
  • a patterned sacrificial layer 2 is formed on the substrate; a first protective layer 3 covering at least the sidewall of the sacrificial layer 2 is formed; a first protective layer 3 covering the sidewall of the first protective layer 3 is formed.
  • the mask layer 4 retains the complete sacrificial layer 2 . Therefore, after removing the sacrificial layer 2, the position of the hard mask formed by removing the first protective layer at the sidewall of the first mask layer is accurate and has no deviation, and the pattern is transferred downward to form the target When patterning, it avoids the uneven size of subsequent critical dimensions caused by the positional deviation of the hard mask, and improves the yield rate of semiconductor devices.

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Abstract

本公开提供了一种硬掩膜的制作方法、图形的制作方法、及半导体结构。所述硬掩膜的制作方法，包括：提供基底，所述基底上形成有图形化的牺牲层；形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；去除所述牺牲层；去除所述第一掩膜层侧壁处的所述第一保护层。上述技术方案，保留了完整的牺牲层，因此在去除所述牺牲层后，通过去除所述第一掩膜层侧壁处的所述第一保护层形成的硬掩膜位置准确无偏移，在往下转移图形时，避免因硬掩膜的位置偏差导致的后续关键尺寸大小不均，提高了半导体器件的良率。

Description

硬掩膜的制作方法、图形的制作方法及半导体结构
相关申请引用说明
本公开要求于2021年09月16日递交的中国专利申请号202111085413.0、申请名为“硬掩膜的制作方法、图形的制作方法及半导体结构”的优先权，其全部内容以引用的形式附录于此。
技术领域
本公开涉及半导体制造领域，尤其涉及一种硬掩膜的制作方法、图形的制作方法及半导体结构。
背景技术
在半导体制造过程中，特征尺寸越来越小，并趋近于曝光系统的理论极限，光刻后硅片表面的成像将产生严重的畸变，即产生光学邻近效应。由此，发展了自对准双重成像技术，其原理是经过一次光刻后，在第一次光刻图形周围淀积侧墙，再通过刻蚀实现对空间图形的倍频。
但是，在第一次光刻图形周围淀积侧墙的过程中，一般在硬遮罩上采用离子式原子堆叠氧化硅，会破坏硬遮罩的形状，从而无法精准控制硬遮罩破坏程度导致后续关键尺寸大小不均，最后影响半导体器件的良率。
因此如何减小硬遮罩的破坏程度是需要解决的技术问题。
发明内容
本公开所要解决的技术问题是提供一种硬掩膜的制作方法、图形的制作方法及半导体结构，以减小硬遮罩的破坏程度。
为了解决上述问题，本公开提供了一种硬掩膜的制作方法。所述硬掩膜的制作方法，包括：提供基底，所述基底上形成有图形化的牺牲层；形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；去除所述牺牲层；去除所述第一掩膜层侧壁处的所述第一保护层。
在一些实施例中，所述形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁的步骤中，所述第一保护层还覆盖所述牺牲层的上表面及所述基底暴露的表面；所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。
在一些实施例中，所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。
在一些实施例中，所述基底包括衬底及设置在所述衬底上的第二掩膜层的步骤包括：以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案。
在一些实施例中，所述衬底包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层。
在一些实施例中，所述第一保护层为氮化物层。
在一些实施例中，所述第一掩膜层为氧化物层。
在一些实施例中，所述形成第一保护层的制程中温度为600～700摄氏度。
在一些实施例中，所述形成第一掩膜层的制程中压力为0.1～50托，温度为25～600摄氏度。
在一些实施例中，所述形成第一掩膜层的原料为二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、或双(二乙基氨基)硅烷。
在一些实施例中，所述形成第一掩膜层的方式为等离子体增强型原子沉积、热原子沉积、或触媒原子沉积中的一种。
在一些实施例中，所述去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，采用六氟化硫、四氟化碳、氯气、或氩气中的一种或多种气体对所述第一掩膜层进行刻蚀。
本公开还提供了一种图形的制作方法。所述图形的制作方法，包括：提供基底，所述基底上形成有图形化的牺牲层；形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；去除所述牺牲层；去除所述第一掩膜层侧壁处的所述第一保护层；以所述第一掩膜层为掩膜，在所述基底上形成目标图形。
在一些实施例中，所述形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁的步骤中，所述第一保护层还覆盖所述牺牲层的上表面及所述基底暴露的表面；所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。
在一些实施例中，所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第 一掩膜层的侧壁向下刻蚀第一保护层。
在一些实施例中，所述基底包括衬底及设置在所述衬底上的第二掩膜层，以所述第一掩膜层为掩膜，在所述基底上形成目标图形的步骤包括：以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案；以所述第二掩膜层为掩膜，将所述初始图案转移到所述衬底上，形成所述目标图案。
在一些实施例中，所述衬底包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层，所述目标图案贯穿所述氧化物层及多晶硅层，并延伸至所述半导体衬底内。
本公开还提供了一种半导体结构。所述半导体结构，包括：基底；图形化的第一保护层，形成于所述基底表面；图形化的第一掩膜层，覆盖所述第一保护层，所述第一保护层与所述第一掩膜层重叠。
在一些实施例中，在所述基底内具有以所述第一保护层与所述第一掩膜层作为掩膜形成的目标图案。
在一些实施例中，所述基底还包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层，所述目标图案贯穿所述氧化物层及多晶硅层，并延伸至所述半导体衬底内。
上述技术方案，通过在所述基底上形成有图形化的牺牲层；形成至少覆盖所述牺牲层侧壁的第一保护层；形成覆盖所述第一保护层侧壁的第一掩膜层，保留了完整的牺牲层。因此在去除所述牺牲层后，通过去除所述第一掩膜层侧壁处的所述第一保护层形成的硬掩膜位置准确无偏移，在往下转移图形时，避免因硬掩膜的位置偏差导致的后续关键尺寸大小不均，提高了半导体器件的良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开一实施例中硬掩膜的制作方法的示意图。
图2是本公开一实施例中基底的示意图。
图3是本公开一实施例中第一保护层的示意图。
图4是本公开另一实施例中第一保护层的示意图。
图5是本公开一实施例中形成第一掩膜层的示意图。
图6是本公开一实施例中第一掩膜层的示意图。
图7是本公开一实施例中第一掩膜层的示意图。
图8是本公开一实施例中去除所述牺牲层的示意图。
图9是本公开一实施例中硬掩膜的示意图。
图10是本公开一实施例中基底的示意图。
图11本公开一实施例中初始图案的示意图。
图12是本公开一实施例中图形的制作方法的示意图。
图13是本公开一实施例中衬底的示意图。
图14是本公开一实施例中目标图案的示意图。
图15是本公开一实施例中半导体结构的示意图。
图16是本公开一实施例中目标图案的示意图。
具体实施方式
下面结合附图对本公开提供的具体实施方式做详细说明。
图1是本公开一实施例中硬掩膜的制作方法的示意图。所述硬掩膜的制作方法，包括：步骤S101，提供基底，所述基底上形成有图形化的牺牲层；步骤S102，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；步骤S103，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；步骤S104，去除所述牺牲层；步骤S105，去除所述第一掩膜层侧壁处的所述第一保护层。
下面请继续参阅图1，步骤S101，提供基底，所述基底上形成有图形化的牺牲层。图2是本公开一实施例中基底的示意图。下面请参阅图2，提供基底1，所述基底1上形成有图形化的牺牲层2。在本实施例中，所述牺牲层2包括第一牺牲层21及第二牺牲层22，所述第一牺牲层21为氮化硅层，所述第二牺牲层22为旋涂硬掩膜层。
下面请继续参阅图1，步骤S102，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁。在本实施例中，所述第一保护层为氮化物层。所述形成第一保护层的制程中温度为600～700摄氏度。
图3是本公开一实施例中第一保护层的示意图。下面请参阅图3，在本实施例中，形成第一保护层3，所述第一保护层3至少覆盖所述第一牺牲层21及第二牺牲层22的侧壁。 图4是本公开另一实施例中第一保护层的示意图。下面请参阅图4，在本实施例中，所述形成第一保护层3，所述第一保护层3至少覆盖所述牺牲层2侧壁的步骤中，所述第一保护层3还覆盖所述牺牲层2的上表面及所述基底1暴露的表面。
下面请继续参阅图1，步骤S103，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁。在本实施例中，所述第一掩膜层为氧化物层。在一些实施例中，所述形成第一掩膜层的制程中压力为0.1～50托，温度为25～600摄氏度。在一些实施例中，所述形成第一掩膜层的原料为二(异丙氨基)硅烷(diisopropylaminosilane,LTO)、双(叔丁基氨基)硅烷(bis(t-butylamino)silane,2NTE)、或双(二乙基氨基)硅烷(bis(diethylamino)silane,SAM-24)。在一些实施例中，所述形成第一掩膜层的方式为等离子体增强型原子沉积、热原子沉积、或触媒原子沉积中的一种。
图5是本公开一实施例中形成第一掩膜层的示意图。下面请参阅图5，在本实施例中，所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：步骤S501，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；步骤S502，去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。在一些实施例中，所述去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，采用六氟化硫、四氟化碳、氯气、或氩气中的一种或多种气体对所述第一掩膜层进行刻蚀。
图6是本公开一实施例中第一掩膜层的示意图。下面请参阅图6，形成第一掩膜层4，所述第一掩膜层4覆盖所述第一保护层3表面。图7是本公开一实施例中第一掩膜层的示意图。下面请参阅图7，去除所述牺牲层2顶部的第一掩膜层4、第一保护层3及牺牲层2之间的部分第一掩膜层4及第一保护层3，暴露出所述牺牲层2顶部及部分基底1表面。在牺牲层2的侧壁上形成了第一保护层3，避免在形成第一掩膜层4时对牺牲层2造成的破坏。
下面请继续参阅图1，步骤S104，去除所述牺牲层。图8是本公开一实施例中去除所述牺牲层的示意图。在本实施例中，所述牺牲层包括第一牺牲层及第二牺牲层，去除所述第一牺牲层及第二牺牲层后，在所述基底1上保留了部分第一掩膜层4及第一保护层3。
下面请继续参阅图1，步骤S105，去除所述第一掩膜层侧壁处的所述第一保护层。所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。图9是本公开一实施例中硬掩膜的示意图。下面请参阅图9，沿所述第一掩 膜层4的侧壁向下刻蚀第一保护层3，在基底1上保留的第一保护层3及第一掩膜层4重叠，形成硬掩膜。
图10是本公开一实施例中基底的示意图。下面请参阅图10，所述基底1包括衬底11及设置在所述衬底11上的第二掩膜层12，以所述第一掩膜层4为掩膜，在所述第二掩膜层12上形成初始图案。图11本公开一实施例中初始图案的示意图。下面请参阅图11，以所述第一掩膜层为掩膜，在所述第二掩膜层12上形成初始图案。在一些实施例中，所述衬底包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层。
上述技术方案，通过步骤S101，在所述基底1上形成有图形化的牺牲层2；步骤S102，形成至少覆盖所述牺牲层2侧壁的第一保护层3；步骤S103，形成覆盖所述第一保护层3侧壁的第一掩膜层4，保留了完整的牺牲层2。因此在去除所述牺牲层2后，通过去除所述第一掩膜层侧壁处的所述第一保护层形成的硬掩膜位置准确无偏移，在往下转移图形时，避免因硬掩膜的位置偏差导致的后续关键尺寸大小不均，提高了半导体器件的良率。
本公开还提供了一种图形的制作方法。图12是本公开一实施例中图形的制作方法的示意图。下面请参阅图12，所述图形的制作方法，包括：步骤S121，提供基底，所述基底上形成有图形化的牺牲层；步骤S122，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；步骤S123，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；步骤S124，去除所述牺牲层；步骤S125，去除所述第一掩膜层侧壁处的所述第一保护层；步骤S126，以所述第一掩膜层为掩膜，在所述基底上形成目标图形。
下面请继续参阅图12，步骤S121，提供基底，所述基底上形成有图形化的牺牲层。图2是本公开一实施例中基底的示意图。下面请参阅图2，提供基底1，所述基底1上形成有图形化的牺牲层2。在本实施例中，所述牺牲层2包括第一牺牲层21及第二牺牲层22，所述第一牺牲层为氮化硅层，所述第二牺牲层为旋涂硬掩膜层。
下面请继续参阅图12，步骤S122，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁。在本实施例中，所述第一保护层为氮化物层。所述形成第一保护层的制程中温度为600～700摄氏度。
图3是本公开一实施例中第一保护层的示意图。下面请参阅图3，在本实施例中，形成第一保护层3，所述第一保护层3至少覆盖所述第一牺牲层21及第二牺牲层22的侧壁。图4是本公开另一实施例中第一保护层的示意图。下面请参阅图4，在本实施例中，所述形成第一保护层3，所述第一保护层3至少覆盖所述牺牲层2侧壁的步骤中，所述第一保 护层3还覆盖所述牺牲层2的上表面及所述基底1暴露的表面。
下面请继续参阅图12，步骤S123，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁。在本实施例中，所述第一掩膜层为氧化物层。在一些实施例中，所述形成第一掩膜层的制程中压力为0.1～50托，温度为25～600摄氏度。在一些实施例中，所述形成第一掩膜层的原料为二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、或双(二乙基氨基)硅烷。在一些实施例中，所述形成第一掩膜层的方式为等离子体增强型原子沉积、热原子沉积、或触媒原子沉积中的一种。
图5是本公开一实施例中形成第一掩膜层的示意图。下面请参阅图5，在本实施例中，所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：步骤S501，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；步骤S502，去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。在一些实施例中，所述去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，采用六氟化硫、四氟化碳、氯气或氩气中的一种或多种气体对所述第一掩膜层进行刻蚀。
图6是本公开一实施例中第一掩膜层的示意图。下面请参阅图6，形成第一掩膜层4，所述第一掩膜层4覆盖所述第一保护层3表面。图7是本公开一实施例中第一掩膜层的示意图。下面请参阅图7，去除所述牺牲层顶部的第一掩膜层4、第一保护层3及牺牲层2之间的部分第一掩膜层4及第一保护层3，暴露出所述牺牲层2顶部及部分基底1表面。在牺牲层2的侧壁上形成了第一保护层3，避免在形成第一掩膜层4时对牺牲层造成的破坏。
下面请继续参阅图12，步骤S124，去除所述牺牲层。图8是本公开一实施例中去除所述牺牲层的示意图。在本实施例中，所述牺牲层包括第一牺牲层及第二牺牲层，去除所述第一牺牲层及第二牺牲层后，在所述基底1上保留了部分第一掩膜层4及第一保护层3。
下面请继续参阅图12，步骤S125，去除所述第一掩膜层侧壁处的所述第一保护层。所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。图9是本公开一实施例中硬掩膜的示意图。下面请参阅图9，沿所述第一掩膜层4的侧壁向下刻蚀第一保护层3，在基底1上保留的第一保护层3及第一掩膜层4重叠，形成硬掩膜。
下面请继续参阅图12，步骤S126，以所述第一掩膜层为掩膜，在所述基底上形成目 标图形。在一些实施例中，所述基底包括衬底及设置在所述衬底上的第二掩膜层，以所述第一掩膜层为掩膜，在所述基底上形成目标图形的步骤包括：以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案；以所述第二掩膜层为掩膜，将所述初始图案转移到所述衬底上，形成所述目标图案。
图10是本公开一实施例中基底的示意图。下面请参阅图10，所述基底1包括衬底11及设置在所述衬底11上的第二掩膜层12，以所述第一掩膜层4为掩膜，在所述第二掩膜层12上形成初始图案。图11本公开一实施例中初图案的示意图。下面请参阅图11，以所述第一掩膜层为掩膜，在所述第二掩膜层12上形成初始图案。图13是本公开一实施例中衬底的示意图。在本实施例中，所述衬底11包括半导体衬底111及设置在所述半导体衬底111上的氧化物层113及多晶硅层112。以形成所述初始图案后的第二掩膜层为掩膜，将所述初始图案转移到所述衬底上，形成所述目标图案。图14是本公开一实施例中目标图案的示意图。下面请参阅图14，所述目标图案贯穿所述氧化物层113及多晶硅层112，并延伸至所述半导体衬底111内。
上述技术方案，通过步骤S101，在所述基底上形成有图形化的牺牲层2；步骤S102，形成至少覆盖所述牺牲层2侧壁的第一保护层3；步骤S103，形成覆盖所述第一保护层3侧壁的第一掩膜层4，保留了完整的牺牲层2。因此在去除所述牺牲层2后，通过去除所述第一掩膜层侧壁处的所述第一保护层形成的硬掩膜位置准确无偏移，在往下转移图形以形成所述目标图案时，避免因硬掩膜的位置偏差导致的后续关键尺寸大小不均，提高了半导体器件的良率。
本公开还提供了一种半导体结构。图15是本公开一实施例中半导体结构的示意图。下面请参阅图15，所述半导体结构，包括：基底1；图形化的第一保护层3，形成于所述基底1表面；图形化的第一掩膜层4，覆盖所述第一保护层3，所述第一保护层3与所述第一掩膜层4重叠。
在一些实施例中，所述基底还包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层，所述目标图案贯穿所述氧化物层及多晶硅层，并延伸至所述半导体衬底内。在所述基底内具有以所述第一保护层与所述第一掩膜层作为掩膜形成的目标图案。图16是本公开一实施例中目标图案的示意图。下面请参阅图16，所述目标图案5贯穿所述氧化物层113及多晶硅层112，并延伸至所述半导体衬底111内。
图12是本公开一实施例中图形的制作方法的示意图。下面请参阅图12，所述图形的 制作方法，包括：步骤S121，提供基底，所述基底上形成有图形化的牺牲层；步骤S122，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；步骤S123，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；步骤S124，去除所述牺牲层；步骤S125，去除所述第一掩膜层侧壁处的所述第一保护层；步骤S126，以所述第一掩膜层为掩膜，在所述基底上形成目标图形。
下面请继续参阅图12，步骤S121，提供基底，所述基底上形成有图形化的牺牲层。图2是本公开一实施例中基底的示意图。下面请参阅图2，提供基底1，所述基底包括图形化的牺牲层2。在本实施例中，所述牺牲层2包括第一牺牲层21及第二牺牲层22，所述第一牺牲层为氮化硅层，所述第二牺牲层为旋涂硬掩膜层。
下面请继续参阅图12，步骤S122，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁。在本实施例中，所述第一保护层为氮化物层。所述形成第一保护层的制程中温度为600～700摄氏度。
图3是本公开一实施例中第一保护层的示意图。下面请参阅图3，在本实施例中，形成第一保护层3，所述第一保护层3至少覆盖所述第一牺牲层21及第二牺牲层22的侧壁。图4是本公开另一实施例中第一保护层的示意图。下面请参阅图4，在本实施例中，所述形成第一保护层3，所述第一保护层3至少覆盖所述牺牲层2侧壁的步骤中，所述第一保护层3还覆盖所述牺牲层2的上表面及所述基底1暴露的表面。
下面请继续参阅图12，步骤S123，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁。在本实施例中，所述第一掩膜层为氧化物层。在一些实施例中，所述形成第一掩膜层的制程中压力为0.1～50托，温度为25～600摄氏度。在一些实施例中，所述形成第一掩膜层的原料为二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、或双(二乙基氨基)硅烷。在一些实施例中，所述形成第一掩膜层的方式为等离子体增强型原子沉积、热原子沉积、或触媒原子沉积中的一种。
图5是本公开一实施例中形成第一掩膜层的示意图。下面请参阅图5，在本实施例中，所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：步骤S501，形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；步骤S502，去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。在一些实施例中，所述去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，采用六氟化硫、四氟化碳、氯 气、或氩气中的一种或多种气体对所述第一掩膜层进行刻蚀。
图6是本公开一实施例中第一掩膜层的示意图。下面请参阅图6，形成第一掩膜层4，所述第一掩膜层4覆盖所述第一保护层3表面。图7是本公开一实施例中第一掩膜层的示意图。下面请参阅图7，去除所述牺牲层顶部的第一掩膜层4、第一保护层3及牺牲层2之间的部分第一掩膜层4及第一保护层3，暴露出所述牺牲层2顶部及部分基底1表面。在牺牲层2的侧壁上形成了第一保护层3，避免在形成第一掩膜层4时对牺牲层造成的破坏。
下面请继续参阅图12，步骤S124，去除所述牺牲层。图8是本公开一实施例中去除所述牺牲层的示意图。在本实施例中，所述牺牲层包括第一牺牲层及第二牺牲层，去除所述第一牺牲层及第二牺牲层后，在所述基底1上保留了部分第一掩膜层4及第一保护层3。
下面请继续参阅图12，步骤S125，去除所述第一掩膜层侧壁处的所述第一保护层。所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。图9是本公开一实施例中硬掩膜的示意图。下面请参阅图9，沿所述第一掩膜层4的侧壁向下刻蚀第一保护层3，在基底1上保留的第一保护层3及第一掩膜层4重叠，形成硬掩膜。
下面请继续参阅图12，步骤S126，以所述第一掩膜层为掩膜，在所述基底上形成目标图形。在一些实施例中，所述基底包括衬底及设置在所述衬底上的第二掩膜层，以所述第一掩膜层为掩膜，在所述基底上形成目标图形的步骤包括：以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案；以所述第二掩膜层为掩膜，将所述初始图案转移到所述衬底上，形成所述目标图案。
上述技术方案，通过在所述基底上形成有图形化的牺牲层2；形成至少覆盖所述牺牲层2侧壁的第一保护层3；形成覆盖所述第一保护层3侧壁的第一掩膜层4，保留了完整的牺牲层2。因此在去除所述牺牲层2后，通过去除所述第一掩膜层侧壁处的所述第一保护层形成的硬掩膜位置准确无偏移，在往下转移图形以形成所述目标图案时，避免因硬掩膜的位置偏差导致的后续关键尺寸大小不均，提高了半导体器件的良率。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

  1. 一种硬掩膜的制作方法，包括：
    提供基底，所述基底上形成有图形化的牺牲层；
    形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；
    形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；
    去除所述牺牲层；
    去除所述第一掩膜层侧壁处的所述第一保护层。
  2. 根据权利要求1所述的硬掩膜的制作方法，其中，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁的步骤中，所述第一保护层还覆盖所述牺牲层的上表面及所述基底暴露的表面；
    所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：
    形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；
    去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。
  3. 根据权利要求1所述的硬掩膜的制作方法，其中，所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。
  4. 根据权利要求1所述的硬掩膜的制作方法，其中，所述基底包括衬底及设置在所述衬底上的第二掩膜层，以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案。
  5. 根据权利要求4所述的硬掩膜的制作方法，其中，所述衬底包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层。
  6. 根据权利要求1所述的硬掩膜的制作方法，其中，所述第一保护层为氮化物层。
  7. 根据权利要求1所述的硬掩膜的制作方法，其中，所述第一掩膜层为氧化物层。
  8. 根据权利要求1所述的硬掩膜的制作方法，其中，所述形成第一保护层的制程中温度为600～700摄氏度。
  9. 根据权利要求1所述的硬掩膜的制作方法，其中，所述形成第一掩膜层的制程中压力为0.1～50托，温度为25～600摄氏度。
  10. 根据权利要求1所述的硬掩膜的制作方法，其中，所述形成第一掩膜层的原料为二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、或双(二乙基氨基)硅烷。
  11. 根据权利要求1所述的硬掩膜的制作方法，其中，所述形成第一掩膜层的方式为等离 子体增强型原子沉积、热原子沉积、或触媒原子沉积中的一种。
  12. 根据权利要求2所述的硬掩膜的制作方法，其中，所述去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，采用六氟化硫、四氟化碳、氯气、或氩气中的一种或多种气体对所述第一掩膜层进行刻蚀。
  13. 一种图形的制作方法，包括：
    提供基底，所述基底上形成有图形化的牺牲层；
    形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁；
    形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁；
    去除所述牺牲层；
    去除所述第一掩膜层侧壁处的所述第一保护层；
    以所述第一掩膜层为掩膜，在所述基底上形成目标图形。
  14. 根据权利要求13所述的图形的制作方法，其中，形成第一保护层，所述第一保护层至少覆盖所述牺牲层侧壁的步骤中，所述第一保护层还覆盖所述牺牲层的上表面及所述基底暴露的表面；
    所述形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层侧壁的步骤包括：
    形成第一掩膜层，所述第一掩膜层覆盖所述第一保护层表面；
    去除所述牺牲层顶部的第一掩膜层、第一保护层及牺牲层之间的部分第一掩膜层及第一保护层，暴露出所述牺牲层顶部及部分基底表面。
  15. 根据权利要求13所述的图形的制作方法，其中，所述去除所述第一掩膜层侧壁处的所述第一保护层包括：沿所述第一掩膜层的侧壁向下刻蚀第一保护层。
  16. 根据权利要求13所述的图形的制作方法，其中，所述基底包括衬底及设置在所述衬底上的第二掩膜层，以所述第一掩膜层为掩膜，在所述基底上形成目标图形的步骤包括：
    以所述第一掩膜层为掩膜，在所述第二掩膜层上形成初始图案；
    以所述第二掩膜层为掩膜，将所述初始图案转移到所述衬底上，形成所述目标图案。
  17. 根据权利要求16所述的图形的制作方法，其中，所述衬底包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层，所述目标图案贯穿所述氧化物层及多晶硅层，并延伸至所述半导体衬底内。
  18. 一种半导体结构，包括：
    基底；
    图形化的第一保护层，形成于所述基底表面；
    图形化的第一掩膜层，覆盖所述第一保护层，所述第一保护层与所述第一掩膜层重叠。
  19. 根据权利要求18所述的半导体结构，其中，在所述基底内具有以所述第一保护层与所述第一掩膜层作为掩膜形成的目标图案。
  20. 根据权利要求19所述的半导体结构，其中，所述基底还包括半导体衬底及设置在所述半导体衬底上的氧化物层及多晶硅层，所述目标图案贯穿所述氧化物层及多晶硅层，并延伸至所述半导体衬底内。
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