WO2022264778A1 - 固体撮像装置及び撮像装置 - Google Patents

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佳久 藤森
恭大 小坂
剛 曽和
和昭 曽川
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ヌヴォトンテクノロジージャパン株式会社
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging device, and more particularly to a solid-state imaging device that enables individual identification while suppressing an increase in area.
  • Chip semiconductor chip
  • Patent document 1 discloses that a solid-state imaging device has defective pixels in an image area where incident light is projected and a non-image area where incident light is not projected, and outputs position information of the defective pixels. It discloses a method that enables individual identification without preparing a memory.
  • peripheral dimming or shading when projecting onto a solid-state imaging device through a lens, it is known that the amount of light in the periphery of the solid-state imaging device is reduced compared to the center, which is called peripheral dimming or shading. There is a need.
  • the main subject In camera photography, the main subject is generally placed in the center of the image. That is, the high priority image area is the image projected in the center of the image circle rather than the outer circle.
  • an object of the present disclosure is to provide a solid-state imaging device and an imaging device that are capable of individual identification and are suitable for miniaturization.
  • one embodiment of a solid-state imaging device includes a rectangular pixel array in which a plurality of pixels for accumulating photoelectrically converted charges are arranged in rows and columns, and the pixel array is a captured image. It has a first region containing a plurality of first pixels for obtaining and a second region containing a second pixel for individual identification of the solid-state imaging device, wherein the second region is provided within a predetermined number of pixel ranges from at least one corner of the four corners of the pixel array, and the second pixel has a different circuit element or different optics from each of the plurality of first pixels; consists of elements.
  • an imaging device includes the solid-state imaging device that images a subject, an imaging optical system that guides incident light from the subject to the solid-state imaging device, and the solid-state imaging device. a signal processing circuit for processing an output signal from the device;
  • FIG. 1 is a diagram showing the configuration of an imaging device including a solid-state imaging device according to an embodiment.
  • FIG. 2 is a diagram showing the relationship between the light passing through the lens in FIG. 1 and the pixel array.
  • FIG. 3 is a diagram showing an example of the breakdown of the pixel array in FIG. 4A is a circuit diagram showing an example of a detailed configuration of the first pixel in FIG. 3.
  • FIG. 4B is a timing chart showing the readout operation of the first pixel shown in FIG. 4A.
  • 5A is a circuit diagram showing an example of a detailed configuration of a second pixel in FIG. 3.
  • FIG. FIG. 5B is a timing chart showing the readout operation of the second pixel shown in FIG. 5A.
  • FIG. 6A is a circuit diagram showing an example of a detailed configuration of a second pixel when two second pixels in FIG. 3 are arranged in the solid-state imaging device.
  • FIG. 6B is a timing chart showing the readout operation of the two second pixels shown in FIG. 6A.
  • 7A is a circuit diagram showing a configuration of another form example of the second pixel in FIG. 3.
  • FIG. 7B is a timing chart showing the readout operation of the second pixel shown in FIG. 7A.
  • 8A is a circuit diagram showing a configuration of another form example of the second pixel in FIG. 3.
  • FIG. FIG. 8B is a timing chart showing the readout operation of the second pixel shown in FIG. 8A.
  • FIG. 8C is a circuit diagram showing a configuration of a modification of the second pixel shown in FIG. 8A.
  • FIG. 9 is a diagram illustrating an embodiment in which an optical element changes the output of the amplifying transistor that constitutes the second pixel in FIG.
  • FIG. 10 is a diagram showing another example of changing the output of the amplifying transistor forming the second pixel in FIG. 3 by an optical element.
  • FIG. 11 is a configuration diagram of a solid-state imaging device according to an embodiment for making individual identification more unique.
  • FIG. 12 is a configuration diagram of a solid-state imaging device in which individual identification is made more unique by providing a plurality of second pixels in FIG. 13 is a diagram showing an exposure arrangement of the pixel chip shown in FIG. 11.
  • FIG. 11 is a configuration diagram of a solid-state imaging device according to an embodiment for making individual identification more unique.
  • FIG. 12 is a configuration diagram of a solid-state imaging device in which individual identification is made more unique by providing a plurality of second pixels in
  • FIG. 14 is a diagram showing an exposure arrangement of the circuit chip shown in FIG. 11.
  • FIG. FIG. 15 is a diagram showing an example of individual identification information obtained by combining the pixel chip shown in FIG. 13 and the circuit chip shown in FIG.
  • FIG. 16 is a configuration diagram of a solid-state imaging device in which a second group of pixels C is added to the group of pixels shown in FIG. 12 to perform individual identification using a color filter.
  • FIG. 17 is a circuit diagram showing a configuration of a third pixel having a function of selectively taking a mode of operating as the first pixel and a mode of operating as the second pixel.
  • 18A is a timing chart showing the first readout operation (operation as the first pixel) by the third pixel shown in FIG. 17.
  • FIG. 18B is a timing chart showing the second readout operation (pixel identification and amplitude zero operation) by the third pixel shown in FIG. 18C is a timing chart showing a third readout operation (operation with pixel identification and amplitude) by the third pixel shown in FIG. 17.
  • FIG. FIG. 19 is a circuit diagram showing an application example of the third pixel shown in FIG.
  • FIG. 1 is a block diagram showing the configuration of an imaging device 200 as a camera module such as a camera or an endoscope including a solid-state imaging device 10 according to this embodiment.
  • the imaging device 200 is composed of a solid-state imaging device 10 and a lens 20 as an imaging optical system that guides incident light from a subject to the solid-state imaging device 10 .
  • the solid-state imaging device 10 includes a pixel array 100 , a row selection circuit 11 , an AD conversion/column circuit 12 and a signal processing circuit 13 .
  • the signal processing circuit 13 is included in the solid-state imaging device 10 in this embodiment, it may be a circuit provided outside the solid-state imaging device 10 .
  • the pixel array 100 has a rectangular shape in which a plurality of pixels for accumulating photoelectrically converted charges are arranged in rows and columns.
  • the light projected onto the pixel array 100 is photoelectrically converted by the pixels, and the resulting electrical signals are read out by control signals from the row selection circuit 11.
  • the read signal is transferred to the signal processing circuit 13 through the AD conversion/column circuit 12, signal processing is performed in the signal processing circuit 13, and the image data is output to the outside of the chip as the solid-state imaging device 10.
  • the pixel array 100 includes a plurality of first pixels 111 arranged in a matrix.
  • the first pixel 111 has a light receiving portion including a photoelectric conversion element that performs photoelectric conversion.
  • the photoelectric conversion element is a photosensitive element such as a photodiode or a photogate, a photoelectric conversion film made of amorphous silicon, or an organic photoelectric conversion film.
  • the pixel array 100 includes second pixels (not shown) for individual identification of the solid-state imaging device 10. For the second pixels, This will be described later with reference to FIG. 3 and the like.
  • FIG. 2 is a diagram showing the relationship between light passing through the lens 20 in FIG. 1 and the pixel array 100.
  • FIG. 2 is a diagram showing the relationship between light passing through the lens 20 in FIG. 1 and the pixel array 100.
  • the light passing through the lens 20 is projected in a circular shape, and these circular areas are called image circles 600a to 600c.
  • the pixel array 100 is composed of an area used as an image signal (that is, an image area 340) and an area that is not used as an image signal (that is, a non-image area 341).
  • the non-image area 341 includes a second area including second pixels for individual identification of the solid-state imaging device 10 .
  • the image circle 600a is positioned so as to circumscribe the image area 340 of the pixel array 100, and in FIG. 2(c) shows a case where the image circle 600c is positioned so as to encompass the entire pixel array 100.
  • FIG. The image circle of a camera or a camera module is generally defined within the range from (b) to (c) of FIG. 2 so that the area where an image is formed from the subject through the lens is appropriate.
  • FIG. 3 is a diagram showing an example of the breakdown of the pixel array 100 in FIG.
  • the pixel array 100 is rectangular in plan view, and includes a first region 110 including a plurality of first pixels 111 for obtaining a captured image, and second pixels 121 for individual identification of the solid-state imaging device 10 . and a second region 120 containing The second region 120 is provided within a predetermined number of pixels from at least one of the four corners of the pixel array 100 .
  • the predetermined number is 100, 50, 10, 5, or the like.
  • the neighborhood is a circle that is in the quadrangle of the pixel array 100 and is in contact with at least one of the two opposing sides of the quadrangle or a circle that is not in contact with the two sides (here, outside the circle 600) tangent to the two short sides. 3, the neighborhood may be inside the square of the pixel array 100 and outside the circle 600 that is in contact with two opposite long sides of the square.
  • circle 600 is typically the image circle, it need not coincide with the image circle, as in the examples shown in FIG.
  • the second area 120 is provided at the lower right corner, but the second area 120 may be provided at two or more corners.
  • the second region 120 is sandwiched between the first regions 110 (that is, surrounded by the first regions 110), but the entire corner is defined as the second region 120. good too.
  • light-shielded pixels may be provided in addition to the pixels for individual identification, or the first pixels 111 may be provided.
  • OB pixels light-shielded pixels
  • FIG. 4A is a circuit diagram showing an example of a detailed configuration (that is, circuit elements) of the first pixel 111 in FIG. 3.
  • FIG. 4A is a circuit diagram showing an example of a detailed configuration (that is, circuit elements) of the first pixel 111 in FIG. 3.
  • the first pixel 111 is generated by a photodiode 401 that generates a signal charge by photoelectric conversion, an amplification transistor 402 that outputs an amplified signal corresponding to the signal charge amount, a floating diffusion (FD) section 406, and the photodiode 401.
  • the selection transistor 405 makes the pixel signal line 420 and the amplification transistor 402 conductive only for the first pixels 111 corresponding to the readout row by the drive pulse signal SEL.
  • the reset transistor 404 resets the FD section 406 to the initial voltage by the drive pulse signal RS.
  • the transfer transistor 403 transfers the signal accumulated by the photodiode 401 to the FD section 406 by the drive pulse signal TG.
  • the signal transferred to the FD unit 406 is output as a voltage to the pixel signal line 420 via the selection transistor 405 by the amplification transistor 402 whose drain side is connected to the power supply and the constant current source circuit 410 .
  • the drive pulse signals SEL, TG, and RS shown in FIG. 4A are details of the control signals transmitted by the pixel control signal lines connecting the row selection circuit 11 of FIG. 2 and the pixels.
  • ⁇ in the figure means a drive pulse signal.
  • FIG. 4B is a timing chart showing the readout operation of the first pixel 111 shown in FIG. 4A.
  • the gate potential (driving pulse signal SEL) of the selection transistor 405 becomes H level, and the first pixel 111 and the pixel signal line 420 are connected, that is, the readout row is selected.
  • the gate (driving pulse signal RS) of the reset transistor 404 becomes H level, and the FD section 406 is reset to the initial voltage.
  • the gate of the transfer transistor 403 (driving pulse signal TG) becomes H level, and the signal of the photodiode 401 is transferred to the FD section 406 .
  • the AD conversion/column circuit 12 performs an operation using the difference between the reset signal at time t3 and the signal component at t5 as the signal component of the photodiode 401, and this signal component is the signal output from the first pixel 111. becomes.
  • FIG. 5A is a circuit diagram showing an example of a detailed configuration of the second pixel 121 in FIG. 3.
  • FIG. 5A is a circuit diagram showing an example of a detailed configuration of the second pixel 121 in FIG. 3.
  • the second pixel 121 includes a photodiode 501 that generates a signal charge by photoelectric conversion, an amplification transistor 502 that outputs an amplified signal corresponding to the signal charge amount, and a transfer transistor that transfers the signal charge photoelectrically converted by the photodiode. 503, a floating diffusion (FD) section 506, a reset transistor 504 for resetting the FD section 506, and a selection transistor 505 for selecting the pixel.
  • the selection transistor 505 makes the pixel signal line 520 and the amplification transistor 502 conductive only for the second pixels 121 corresponding to the readout row by the drive pulse signal SEL.
  • the reset transistor 504 resets the FD section 506 to the initial voltage by the drive pulse signal RS.
  • a source side of the transfer transistor 503 is connected to a signal line that supplies a different voltage. , is connected to the output Y (terminal) of the selector 521 provided outside the second pixel 121 .
  • the source side voltage of the transfer transistor 503 (the output Y of the selector 521) is set in the FD section 506 by the driving pulse signal TG.
  • the signal transferred to the FD unit 506 is output as a voltage to the pixel signal line 520 via the selection transistor 505 by the amplification transistor 502 whose drain side is connected to the power supply and the constant current source circuit 510 .
  • connection of the plurality of circuit elements forming the second pixel 121 is different from the connection of the plurality or part of the circuit elements forming the first pixel 111 (in this example, the source of the transfer transistor 503). is connected to the output Y of the selector 521 instead of the photodiode 501).
  • the gate potential of the amplification transistor 502 of the second pixel 121 is a potential that is different from the gate potential of the amplification transistor 402 of the first pixel 111 when the same amount of light is irradiated (that is, does not depend on the amount of light).
  • the output potential of the amplification transistor 502 of the second pixel 121 is different from the output potential of the amplification transistor 402 of the first pixel 111 when the same amount of light is irradiated. .
  • the "second pixel configured with circuit elements different from the first pixel” includes a pixel having wiring different from that of the first pixel, or a signal source (driving source) connected to the first pixel. ) are included.
  • FIG. 5B is a timing chart showing the readout operation of the second pixel 121 shown in FIG. 5A.
  • the gate potential (driving pulse signal SEL) of the selection transistor 505 becomes H level, and the second pixel 121 and the pixel signal line 520 are connected, that is, the readout row is selected.
  • the gate (driving pulse signal RS) of the reset transistor 504 becomes H level, and the FD section 506 is reset to the initial voltage.
  • the gate (driving pulse signal TG) of the transfer transistor 503 becomes H level, and the output of the selector 521 is set in the FD section 506.
  • an operation is performed in which the difference between the reset signal at t3 and the signal component at t5 is used as the signal component of the second pixel 121, and this signal component becomes the signal output of the second pixel 121. .
  • the FD section 506 is set to the same potential (voltage A) as the reset voltage, which is an example of the first signal potential, so the signal component is 0.
  • the GND (ground) potential which is an example of the second signal potential
  • the GND potential which is an example of the second signal potential
  • the two inputs of the selector are the reset voltage and the GND potential, but the present invention is not limited to this. It may be a voltage between them, or it may be open (float potential).
  • FIG. 6A is a circuit diagram showing an example of a detailed configuration of the second pixels 121 in FIG. 3 when two of the second pixels 121 are provided in the solid-state imaging device 10.
  • FIG. Here, how the solid-state imaging device 10 can identify individuals is shown.
  • circuit diagrams of the second pixels 121a and 121b are the same as in FIG. 5B. Note that the circuit diagram of the second pixel 121b is omitted in FIG. 6A. Also, the reference numerals of the respective circuit elements in FIG. 6A are shown by replacing the reference numerals (500 series) of the corresponding circuit elements in FIG. 5A with 600 series.
  • the selector 621 connected to the second pixel 121b selects the reset voltage (voltage A) from the two inputs and outputs it from the output Y1, while the selector 621 is connected to the second pixel 121b.
  • the selector 622 selects the GND potential (voltage B) from the two inputs and outputs it from the output Y2.
  • FIG. 6B is a timing chart showing the readout operation of the two second pixels 121a and 121b shown in FIG. 6A. This read operation is the same as in FIG. 5B.
  • the gate potential (driving pulse signal SEL) of the selection transistor 605 becomes H level, and the rows of the second pixels 121a and 121b are selected.
  • the gate of the reset transistor 604 (driving pulse signal RS) becomes H level, and the FD section 606 is reset to the initial voltage.
  • the gate (driving pulse signal TG) of the transfer transistor 603 becomes H level, and the outputs of the selectors 621 and 622 are set in the FD section 606.
  • FIG. In the AD conversion/column circuit 12 the difference between the reset signal at t3 and the signal component at t5 is used as the signal component of each pixel, and this signal component becomes the signal output of the second pixels 121a and 121b.
  • the selector 621 supplies the GND potential to the second pixel 121a, while the selector 622 supplies the reset voltage to the second pixel 121b, and the respective signal outputs are as shown in FIG. 6B:
  • the signal components 61 and 62 are output to the pixel signal lines 620a and 620b.
  • each solid-state imaging device 10 Individual identification of each solid-state imaging device 10 is possible by processing the position (address) information of the second pixels 121a and 121b and the signal components 61 and 62 as information for individual identification. become.
  • the two inputs of the selector are the reset voltage and the GND potential, but it is not limited to this. It may be a voltage between them, or it may be open.
  • the selector does not need to have two inputs, and the potential supplied may be changed for each second pixel arranged.
  • the output potential can be changed depending on the input potential, it can also be handled as a multi-value.
  • the second pixels 121a and 121b are horizontally arranged so as to be adjacent to each other, but the effect is the same even if they are arranged vertically or at discrete positions. be.
  • the second pixel 121 is arranged at the corner of the pixel array 100 as shown in FIG. 3, it does not affect the subject. Also, the second area can be used as a captured image if light shielding or the like is not performed.
  • the solid-state imaging device 10 includes the rectangular pixel array 100 in which a plurality of pixels for accumulating photoelectrically converted charges are arranged in rows and columns. and a second region 120 containing second pixels 121 for identifying the solid-state imaging device 10. 120 is provided within a predetermined number of pixel ranges from at least one of the four corners of the pixel array 100, and the second pixel 121 is a circuit element different from each of the plurality of first pixels 111. or composed of different optical elements.
  • the pixel array 100 includes a first pixel 111 for obtaining a captured image and a second pixel 121 for individual identification of the solid-state imaging device 10.
  • the second pixel 121 is the pixel array. It is provided within a predetermined number of pixels from at least one of the four corners of 100 . Therefore, the solid-state imaging device 10 capable of individual identification and suitable for downsizing is realized.
  • the neighborhood is preferably a circle that is in the quadrangle of the pixel array 100 and is in contact with at least one of the two opposing sides of the quadrangle, or a circle that is not in contact with the two sides (here, and is outside the circle 600) that is tangent to the two sides.
  • the second pixels 121 are arranged outside the image circle, so that the chip area of the solid-state imaging device 10 used for an endoscope or the like can be reduced.
  • the second pixel 121 is, for example, composed of a plurality of circuit elements that are the same as or part of the plurality of first pixels 111, and the connection of the plurality of circuit elements that constitute the second pixel 121 is It has a location different from the connection of a plurality or a part of the circuit elements forming each of the plurality of first pixels 111 .
  • the plurality of circuit elements include the amplification transistor 402, and the output potential of the amplification transistor 402 of the second pixel 121 is equal to that of the amplification transistor of the plurality of first pixels 111 when the same amount of light is irradiated.
  • the output potential of 402 is different. This enables the second pixel 121 to output individual identification information without depending on the amount of irradiated light.
  • the gate potential of the amplification transistor 402 of the second pixel 121 is different from the gate potential of the amplification transistor 402 of the plurality of first pixels 111 when the same amount of light is irradiated. Accordingly, the output of the amplification transistor 402 of the second pixel 121 can be used as individual identification information.
  • the gate potential of the amplification transistor 402 of the second pixel 121 is switched to a potential selected from at least two types of potentials, the first signal potential and the second signal potential. Thereby, two or more pieces of different individual identification information can be output from the amplifying transistor 402 of each second pixel 121 .
  • the plurality of circuit elements include a reset transistor 404 , and the first signal potential is the same as the drain potential of the reset transistor 404 of the second pixel 121 .
  • the same information as the reset potential can be output from the second pixel 121 as individual identification information.
  • the second signal potential is the same as the ground potential of the second pixel 121 .
  • the same information as when the photodiode 501 receives intense light and is saturated can be output as the individual identification information.
  • the plurality of circuit elements include a reset transistor 404 , and the gate potential of the amplification transistor 402 of the second pixel 121 is the same as the drain voltage of the reset transistor 404 of the second pixel 121 .
  • the same information as when the FD section 506 is reset can be output as the individual identification information.
  • the gate potential of the amplification transistor 402 of the second pixel 121 is the same as the ground potential of the second pixel 121 .
  • the same information as when the photodiode 701 receives strong light and is saturated can be output as the individual identification information.
  • the imaging device 200 includes the solid-state imaging device 10 having the characteristics described above, the lens 20 as an imaging optical system that guides incident light from a subject to the solid-state imaging device 10, and the solid-state imaging device 10. and a signal processing circuit 13 for processing an output signal from.
  • the imaging device 200 includes the solid-state imaging device 10 having the above-described characteristic configuration, it is possible to identify individuals suitable for use as a camera module for endoscopes and the like, and to reduce the size.
  • a solid-state imaging device 10 suitable for the application is realized.
  • FIG. 7A is a circuit diagram showing the configuration of another form example of the second pixel 121.
  • FIG. 7A is a circuit diagram showing the configuration of another form example of the second pixel 121.
  • the second pixel 121 includes a photodiode 701, an amplification transistor 702 that outputs an amplified signal corresponding to the signal charge amount, a transfer transistor 703 that transfers the signal charge photoelectrically converted by the photodiode, a reset transistor 704, and a selection transistor. 705 and a floating diffusion (FD) section 706 .
  • the selection transistor 705 electrically connects the pixel signal line 720 of the readout row and the amplification transistor 702 by the drive pulse signal SEL.
  • the reset transistor 704 resets the FD section 706 to the initial voltage by the drive pulse signal RS.
  • a source side of the transfer transistor 703 is connected to a signal line that supplies another voltage, and is connected to the output Y of a selector 721 that outputs two inputs A or B from the output Y depending on the polarity of the selection signal S. Note that the reference numerals of the circuit elements in FIG. 7A are shown by replacing the reference numerals (500 series) of the corresponding circuit elements in FIG. 5A with 700 series.
  • FIG. 7B is a timing chart showing the readout operation of the second pixel 121 shown in FIG. 7A.
  • the timing of the drive pulse signals RS and TG is not related to the read operation, but the timing of the selection signal S of the selector 721 is specified. It is shown for the purpose of
  • the gate potential of the selection transistor (drive pulse signal SEL) becomes H level, and the second pixel 121 and the pixel signal line 720 are connected, that is, the readout row is selected. Since the selection signal S of the selector 721 is at L level, the output Y becomes the voltage A (reset voltage), and the reset voltage is applied to the gate of the amplification transistor 702 . At time t4, the selection signal S becomes H level, and the output Y of the selector 721 is switched to the voltage B (GND potential). Accordingly, the voltage B (GND potential) is applied to the gate of the amplification transistor 702 .
  • the voltage A at t3 is used as a reset reference and the voltage B at t5 as a signal component, which are applied to the gate of the amplification transistor 702, and the output difference is used as the signal output of the second pixel 121. conduct.
  • FIG. 8A is a circuit diagram showing the configuration of another form example of the second pixel 121 in FIG.
  • the second pixel 121 includes a photodiode 801, an amplification transistor 802 that outputs an amplified signal corresponding to the amount of signal charge, a transfer transistor 803 that transfers the signal charge photoelectrically converted by the photodiode, a reset transistor 804, and a selection transistor. 805 and a floating diffusion (FD) section 806 .
  • the selection transistor 805 electrically connects the pixel signal line 820 in the readout row and the amplification transistor 802 with the drive pulse signal SEL.
  • the reset transistor 804 resets the FD section 806 to the initial voltage by the drive pulse signal RS2.
  • the transfer transistor 803 transfers the signal accumulated by the photodiode 801 to the FD section 806 according to the drive pulse signal TG2. Note that the reference numerals of the circuit elements in FIG. 8A are shown by replacing the reference numerals (500 series) of the corresponding circuit elements in FIG. 5A with 800 series.
  • the drive pulse signal RS2 for the reset transistor 804 and the drive pulse signal TG2 for the transfer transistor 803 are control signals different from the drive pulse signals RS and TG for the first pixel 111 shown in FIG. 4A. That is, the signal line connected to the gate of the reset transistor 804 of the second pixel 121 is connected to a different type of circuit than the signal line connected to the gate of the reset transistor 404 of the first pixel 111. there is The signal line connected to the gate of the transfer transistor 803 of the second pixel 121 is connected to a different type of circuit than the signal line connected to the gate of the transfer transistor 403 of the first pixel 111 .
  • FIG. 8B is a timing chart showing the readout operation of the second pixel 121 shown in FIG. 8A.
  • the timings of the drive pulse signals RS and TG are not related to the readout operation in FIG. 8A, but are shown for the purpose of comparison with the first pixel 111.
  • the gate potential (driving pulse signal SEL) of the selection transistor becomes H level, and the second pixel 121 and the pixel signal line 820 are connected, that is, the readout row is selected.
  • the drive pulse signal RS2 for the reset transistor 804 and the drive pulse signal TG2 for the transfer transistor 803 become H level, and the FD section 806 is reset to the initial voltage. In this drive, the FD section 806 is always reset to the initial voltage.
  • the reason why the driving pulse signal TG2 is set to H level is to allow the electric charges generated in the photodiode 801 to escape to the drain (power supply) of the reset transistor 804 .
  • the operation is the same as at time t2, but the AD conversion/column circuit 12 uses the difference between the signal outputs at times t3 and t5 as the signal component of the second pixel 121. .
  • the signal output of this second pixel 121 is zero.
  • the difference from FIG. 4A is that the second pixel 121 is separated from the signals that control the reset transistor 804 and the transfer transistor 803, and is driven differently from the first pixel 111. A signal output different from that of the first pixel 111 can be obtained without changing the circuit configuration.
  • both the drive pulse signals RS2 and TG2 are different signals from the drive pulse signals RS and TG, respectively, but only one of them may be a different signal.
  • the plurality of circuit elements include the reset transistor 804, and the signal line connected to the gate of the reset transistor 804 of the second pixel 121 is connected to the plurality of first pixels 111. is connected to a different type of circuit from the signal line connected to the gate of the reset transistor 404 of .
  • the control signal supplied to the gate of the reset transistor 804 of the second pixel 121 is independent of the signal supplied to the first pixel 111, so that the second pixel 121 can output individual identification information. becomes possible.
  • FIG. 8C is a circuit diagram showing a modified configuration of the second pixel 121 shown in FIG. 8A.
  • the second pixel 121 includes a photodiode 801c, an amplification transistor 802c that outputs an amplified signal corresponding to the signal charge amount, a transfer transistor 803c that transfers the signal charge photoelectrically converted by the photodiode, a reset transistor 804c, and a selection transistor. 805c and a floating diffusion (FD) portion 806c.
  • the selection transistor 805c electrically connects the pixel signal line 820c of the readout row and the amplification transistor 802c by the driving pulse signal SEL.
  • the reset transistor 804c has a common gate and drain, and always resets the FD section 806c to the initial voltage.
  • the source and gate of the transfer transistor 803c are fixed to the GND potential. It should be noted that the code of each circuit element in FIG. 8C is indicated by adding a suffix c to the code (800 series) of the corresponding circuit element in FIG. 8A.
  • the difference from FIG. 8A is that the gates of the reset transistor 804c and the transfer transistor 803c are not connected to the drive pulse source, but are fixed in potential. Since the state of the FD portion 806c is fixed at the reset potential, the output voltage in this case is zero.
  • a feature of this configuration is that it is not necessary to add a circuit to the first pixel 111, and can be realized only by the circuit of the second pixel 121c (that is, only by changing the connection relationship).
  • FIG. 9 is a diagram illustrating an embodiment in which optical elements change the output of the amplification transistor that constitutes the second pixel 121 in FIG. More specifically, (a1) of FIG. 9 is a top plan view of the photodiode portion of the first pixel 111 in FIG. 9(b1) is a cross-sectional view obtained by cutting the photodiode portion of the first pixel 111 along a plane perpendicular to the above plan view.
  • (a2) of FIG. 9 is a top plan view of the photodiode portion of the second pixel 121 (that is, the structure including the photodiode 401 and the structure above it), and (b2) of FIG. 2 is a cross-sectional view obtained by cutting the photodiode portion of the pixel 121 of 1 in a plane perpendicular to the above plan view.
  • a color filter 320 and a microlens 322 are arranged above the photodiode 501, that is, on the light incident side, and a light shielding film 324a is arranged between the color filter 320 and the photodiode 501.
  • incident light is blocked by the light shielding film 324 a and cannot enter the photodiode 501 .
  • the entire area above the photodiode 501 of the second pixel 121 is shielded from light.
  • the second pixel 121 since no light enters the second pixel 121, the second pixel 121 always outputs the same output (zero).
  • the light shielding film 324a may be a wiring layer.
  • the light shielding film 324a may be configured to shield part of the photodiode 501 from light.
  • a plan view and a cross-sectional view of the photodiode portion when half of the upper surface of the photodiode 501 is shielded by the light shielding film 324b are shown in FIG. 9(a3) and FIG. 9(b3), respectively.
  • the plurality of circuit elements include photodiodes, and all or part of the upper side of the photodiodes 501 of the second pixels 121 is shielded from light. Accordingly, by making the structure of the photodiode portion of the second pixel 121 different from that of the first pixel 111 , the individual identification information can be output from the second pixel 121 .
  • FIG. 10 is a diagram showing another example of changing the output of the amplifying transistor that constitutes the second pixel 121 in FIG. 3 with an optical element.
  • FIG. 10 shows a cross-sectional view of the photodiode portion of the first pixel 111 .
  • the film thickness of the color filter 320a is T1.
  • FIG. 10 shows a cross-sectional view of the photodiode portion of the second pixel 121 according to an example.
  • FIG. 10 shows a cross-sectional view of the photodiode portion of the second pixel 121 according to another example. It is a figure which does not arrange
  • FIG. 10 shows a cross-sectional view of the photodiode portion of the second pixel 121 according to another example.
  • 3 is a diagram in which a transmittance changing filter 325 for changing light transmittance is arranged between a color filter 320a and a photodiode 401.
  • FIG. When a filter that reduces the transmittance of light is arranged as the transmittance changing filter 325, the configuration shown in FIG. Therefore, it is possible to suppress incident light to the photodiode 401, that is, to lower the output of the second pixel 121.
  • the transmittance changing filter 325 is arranged below the color filter 320a in the illustrated example, it may be arranged above the color filter 320a. A structure in which no color filter is arranged (that is, a planarization film is arranged) may be used.
  • the thickness T2 of the color filter of the second pixel 121 is different from the thickness T1 of the first pixel 111;
  • the output of the second pixel 121 is different from that of the first pixel 111 even if the same amount of light as that of the first pixel 111 is incident. going to be different.
  • FIG. 10 shows a cross-sectional view of one pixel
  • a plurality of pixels may have the same feature.
  • An actual product may use a plurality of color filters such as three colors of RGB. When multiple colors are used, the film thickness of all colors may be changed, or only one color may be used. With this configuration, it is possible to change the output of the amplification transistor even when light is incident.
  • the second region 120 when all the pixels included in the second region 120 are the second pixels 121 and the film thickness is T2, individual identification becomes impossible, but the sensitivity of the second region 120 can be improved. be. Since the second region 120 is arranged at the corner of the pixel array 100 and has a problem of dimming, an effect of reducing the dimming of the corner of the pixel array 100 can be expected.
  • the sensitivity of the first pixels 111 is lowered.
  • the position of the first pixel 111 and the output signal can be treated as information for individual identification.
  • the plurality of circuit elements include the photodiodes above which the on-chip color filters are arranged, and the on-circuit elements arranged above the photodiodes 501 in the second region 120 .
  • At least one of the chip color filters 320 b has a thickness different from the thickness of the on-chip color filters 320 a arranged above the photodiodes 401 in the first region 110 .
  • the plurality of circuit elements include a photodiode above which an on-chip color filter is arranged, and the film thickness of the on-chip color filter 320b arranged above the photodiode 501 of the second pixel 121 is , and the film thickness of the on-chip color filters arranged above the photodiodes 401 of the plurality of first pixels 111 .
  • the individual identification information can be output from the second pixel 121.
  • the film thickness of at least one of the on-chip color filters 320b arranged above the photodiodes 501 in the second region 120 is arranged above the photodiodes 401 in the first region 110. It may be thinner than the film thickness of the on-chip color filter 320a.
  • the film thickness of at least one of the on-chip color filters 320 b arranged above the photodiodes 501 of the second pixels 121 is equal to the thickness of the on-chip color filters 320 b arranged above the photodiodes 401 of the plurality of first pixels 111 . It may be thinner than the film thickness of the chip color filter 320a.
  • the plurality of circuit elements include photodiodes, an on-chip color filter 320 a is arranged above the photodiodes 401 of the plurality of first pixels 111 , and an on-chip color filter 320 a is arranged above the photodiodes 401 of the plurality of second pixels 121 .
  • FIG. 11 is a configuration diagram of a solid-state imaging device 10 according to an embodiment for making individual identification more unique (that is, generating more types of individual identification).
  • a pixel chip 301 which is a semiconductor chip including second pixels 121 is arranged on a first semiconductor substrate, and a circuit chip which is a semiconductor chip including a control circuit 330 which is a circuit other than the second pixels 121 .
  • 311 is formed on a second semiconductor substrate different from the first semiconductor substrate, and the pixel chip 301 and the circuit chip 311 have a layered structure joined by connectors, soldering or other joints. 11, the reference numerals of the corresponding circuit elements in FIG. 5A (500 series) are replaced with 1100 series.
  • the operation of the second pixel 121 is omitted because it is the same as in FIGS. 5A and 5B. It differs from FIGS. 5A and 5B in that respect.
  • both the pixel chips 301 and the circuit chips 311 are bonded together in a state of silicon wafers (wafer on wafer) in which a plurality of arrays are arranged in the row and column directions. .
  • FIG. 12 is a configuration diagram of the solid-state imaging device 10 in which a plurality of second pixels 121 in FIG. 3 are provided to make individual identification more unique.
  • a configuration in which four second pixels 121 are arranged as the second pixel group A and three second pixels 121 are arranged as the second pixel group B is shown.
  • the four second pixels 121 constituting the second pixel group A are configured so as to be individually identifiable within the pixel chip 301 (here, the source potential of the transfer transistor is fixed). (configured to
  • the three second pixels 121 constituting the second pixel group B can be individually identified by combining the control from the circuit chip 311 side and the pixel chip 301 .
  • FIG. 13 is a diagram showing an example of exposure arrangement of the pixel chip 301 shown in FIG. More specifically, (a) of FIG. 13 is a diagram showing a basic array configuration on a photomask when forming a plurality of pixel chips 301 on the first semiconductor substrate 300 .
  • FIG. 13(b) is a diagram showing the overall array configuration on a photomask when the basic array of 4 rows and 3 columns shown in FIG. 13(a) is exposed on a wafer.
  • FIG. 14 is a diagram showing an example of exposure arrangement of the circuit chip 311 shown in FIG. More specifically, FIG. 14(a) is a diagram showing a basic array configuration on a photomask when circuit chips 311 are formed on a second semiconductor substrate 310.
  • FIG. 14(b) is a diagram showing the overall array configuration on a photomask when the basic array of 3 rows and 2 columns shown in FIG. 14(a) is exposed on a wafer.
  • FIG. 15 is a diagram showing an example of individual identification information obtained by combining the pixel chip 301 shown in FIG. 13 and the circuit chip 311 shown in FIG.
  • 2 shows a combination of individual identification information of a solid-state imaging device when a circuit chip 311 for controlling two pixel groups B is stacked to form a solid-state imaging device.
  • the number to the left of the hyphen is individual identification information determined by the second pixel group A in the pixel chip 301, and the number to the right of the hyphen is individual identification information determined by the combination of the second pixel group B in the pixel chip 301 and the circuit chip 311. is.
  • the solid-state imaging device 10 includes the control circuit 330 that performs control to change the output of the amplification transistor 402 of the second pixel 121, and the pixel array 100 includes the first semiconductor substrate 300.
  • the control circuit 330 is one of the plurality of pixel chips 301 formed two-dimensionally arranged, and the control circuit 330 is one of the plurality of circuit chips 311 formed on the second semiconductor substrate 310 two-dimensionally arranged.
  • the arrangement of rows and columns of the pixel chips 301 formed on the first semiconductor substrate 300 is different from the arrangement of rows and columns of the circuit chips 311 formed on the second semiconductor substrate 310 . Accordingly, a large amount of individual identification information can be generated by combining the pixel chip 301 and the circuit chip 311 .
  • FIG. 16 is a configuration diagram of a solid-state imaging device 10 in which a second group of pixels C is added to the group of pixels shown in FIG. 12 to perform individual identification using a color filter. If the output of the second pixel 121 without a color filter is treated as 1 and the output of the second pixel 121 with a color filter is treated as 0, the output of the second pixel in this figure (the second pixel group A, the second pixel B group, outputs of the second pixel C group) are as shown in the table. Since the color filter is also formed by exposing the basic array on the photomask, by changing the basic array of the color filter as shown in FIGS. 13 and 14, it is possible to further make individual identification unique.
  • FIG. 17 is a circuit diagram showing the configuration of the third pixel 131 having the function of selectively taking the mode of operating as the first pixel and the mode of operating as the second pixel.
  • the third pixel 131 functionally has a mode of operating as a first pixel for obtaining a captured image and a mode of operating as a second pixel for individual identification of the solid-state imaging device 10, Structurally, it has the same configuration as the first pixel 111 shown in FIG. It is composed of selectors 171 to 173 for selectively outputting one type of input signal.
  • a pixel circuit having the same configuration as that of the first pixel 111 is formed on the pixel chip 301, and the selectors 171 to 173 are formed on the circuit chip 311 and joined at joints.
  • the input signal 171A or 171B is supplied to the pixel circuit as the driving pulse signal SEL. be done.
  • the input signal 172A or 172B is supplied to the pixel circuit as the driving pulse signal RS.
  • the input signal 173A or 173B is supplied to the pixel circuit as the driving pulse signal TG.
  • FIG. 18A is a timing chart showing the first readout operation (operation as the first pixel) by the third pixel 131 shown in FIG. 17.
  • FIG. The first readout operation shown in this drawing is a mode in which the third pixel 131 operates as the first pixel for obtaining a captured image.
  • two input signals 171A or 171B for the drive pulse signal SEL input to the selector 171 are respectively a long pulse width (equivalent to the drive pulse signal SEL in FIG. 4B) and a short pulse width. (It goes H level at the same time as the driving pulse signal SEL in FIG. 4B, and goes L level before the driving pulse signal TG in FIG. 4B goes H level).
  • the two input signals 172A and 172B for the driving pulse signal RS input to the selector 172 are respectively a pulse rising from L level and a fixed H level signal.
  • the two input signals 173A and 173B for the drive pulse signal TG input to the selector 173 are respectively a pulse rising from an intermediate level and a fixed intermediate level signal.
  • the logic of the selection signals S171 to S173 input to the selectors 171 to 173 are all L level, so the input signal 171A is output from the selector 171 as the driving pulse signal SEL, and the input signal 172A is driven.
  • a pulse signal RS is output from the selector 172, and an input signal 173A is output from the selector 173 as the driving pulse signal TG.
  • the voltage waveform of the FD section 406 and the waveform of the output signal appearing on the pixel signal line 420 are the same as in FIG. It can be seen that the third pixel 131 operates as the first pixel for obtaining the captured image.
  • FIG. 18B is a timing chart showing the second readout operation (pixel identification and amplitude zero operation) by the third pixel 131 shown in FIG.
  • the second readout operation shown in the figure is a mode in which the third pixel 131 operates as a form of the second pixel (zero signal output) for individual identification of the solid-state imaging device 10 .
  • the two input signals input to each of the selectors 171 to 173 are the same as in FIG. 18A.
  • the logics of the selection signals S171 to S173 input to the selectors 171 to 173 are L level, H level, and H level, respectively.
  • the input signal 172B is output from the selector 172 as the drive pulse signal RS, and the input signal 173B is output from the selector 173 as the drive pulse signal TG.
  • the voltage waveform of the FD section 406 and the waveform of the output signal appearing on the pixel signal line 420 are similar to those in FIG. 8B, that is, It can be seen that the signal output is fixed to zero, and the third pixel 131 operates as a second pixel for individual identification of the solid-state imaging device 10 .
  • FIG. 18C is a timing chart showing the third readout operation (pixel identification and amplitude operation) by the third pixel 131 shown in FIG.
  • the third readout operation shown in this figure is a mode in which the third pixel 131 operates as another form of the second pixel (maximum signal output) for individual identification of the solid-state imaging device 10. .
  • the two input signals input to each of the selectors 171 to 173 are the same as in FIG. 18A.
  • the input signal 171B is output from the selector 171 as the driving pulse signal SEL
  • the input signal 172B is output from the selector 172 as the drive pulse signal RS
  • the input signal 173B is output from the selector 173 as the drive pulse signal TG.
  • the voltage waveform of the FD section 406 and the waveform of the output signal appearing on the pixel signal line 420 are similar to those in FIG. 7B. It can be seen that the signal output is fixed to the maximum state, and the third pixel 131 operates as the second pixel for individual identification of the solid-state imaging device 10 .
  • FIG. 19 is a circuit diagram showing an application example of the third pixel 131 shown in FIG.
  • the right half of the drawing shows a circuit example of the third pixel 131a that operates as the first pixel
  • the left half of the drawing shows a circuit example that selectively operates the first pixel and the second pixel.
  • a circuit example of the third pixel 131b is shown.
  • the rectangular area is the same as the pixel circuit formed on the pixel chip 301 in FIG.
  • the third pixel 131a has selectors 181 to 183 that output three types of drive pulse signals SEL, a drive pulse signal RS, and a drive pulse signal TG, respectively, and a selection signal S to the selectors 181 to 183. It consists of a selector 184, an AND gate 187, a selector 185 and a selector 186 for output.
  • the third pixel 131b has the same circuit configuration as the third pixel 131a, that is, outputs three types of drive pulse signal SEL, drive pulse signal RS, and drive pulse signal TG. It is composed of selectors 191-193, a selector 194 for outputting a selection signal S to the selectors 191-193, an AND gate 197, a selector 195 and a selector 196.
  • An input signal A to the selectors 181 to 183 and 191 to 193 is a drive pulse signal for operating the corresponding third pixel as the first pixel, and an input signal B is the corresponding third pixel to the second pixel. This is a driving pulse signal for operating as a pixel of.
  • a pixel switching signal is input as the selection signal S to the selectors 184 to 186 and the selectors 194 to 196 .
  • the corresponding third pixel is selectively operated as the first pixel and the second pixel (that is, pixel mode switching). It is a control signal for operating according to the state of the input signal B of the selector (selectors 194 to 196), and for operating the corresponding third pixel as the first pixel when it is at L level.
  • An amplitude switching signal is also input to the AND gates 187 and 197 as one input signal. As shown in the table below the diagram, when the amplitude switching signal is at H level, the amplitude switching signal is applied to the selectors 181 and 191 according to the state of the input signal B of the pixel mode switching selectors (selectors 194 to 196). This is a control signal for selecting and outputting A or B, and for selecting and outputting input signal A to selectors 181 and 191 at L level.
  • the input signal A fixed at L level is output from the selectors 184 to 186, and the AND gate 197 passes through the selectors. 181, selector 182, and selector 183, the selectors 181 to 183 always output the input signal A (input signals 181A, 182A, and 183A, respectively).
  • the pixel 131a operates at the timing shown in FIG. 18A and operates as the first pixel.
  • the pixel switching signal is always at H level and the amplitude switching signal is at H level. level or L level) is output and input as the selection signal S of the selectors 191, 192 and 193 via the AND gate 197. Therefore, depending on the level of the selection signal S, The selectors 191 to 193 select and output the input signal A or B. Therefore, the third pixel 131b operates as the first pixel or the second pixel according to the level of the input signal B of the pixel mode switching selectors (selectors 194-196).
  • the third pixel 131 operates as the first pixel in response to the pixel switching signal and the amplitude switching signal that are externally applied.
  • the first pixels for obtaining a captured image according to the present disclosure are not only the pixels for obtaining a fixedly captured image shown in FIG. 4A, but also the first pixels as shown in FIGS. It also includes a state in which a third pixel that functions as both a pixel and a second pixel operates as the first pixel.
  • the second pixels for individual identification of the solid-state imaging device are not only pixels fixedly functioning as individual identification shown in FIG. 5A etc., but also the pixels shown in FIGS. A state in which the third pixel having the functions of both the first pixel and the second pixel is operated as the second pixel is also included.
  • the third pixel is a pixel with different wiring from the first pixel, or a pixel with a different signal source (driving source) connected to the first pixel. It can also be said that it is a "second pixel configured with a circuit element different from that of the second pixel".
  • the second pixel 121 has the pixel circuit of any one of FIGS. 5A, 6A, 7A, 8A and 8C as the pixel circuit, and the structure of either A pixel having a structure of By combining the pixel circuit and the structure, it is possible to increase (multi-value) the individual identification information output by one second pixel.
  • the second pixels 121 arranged in the second region 120 are not limited to one type, and have any one of the pixel circuits shown in FIGS. 5A, 6A, 7A, 8A, and 8C. and, as a structure, at least two types of pixels selected from pixels having the structure of either FIG. 9 or FIG. 10 may be included.
  • the types of individual identification of the solid-state imaging device 10 can be increased (made more unique).
  • the present disclosure relates to a solid-state imaging device, and an imaging device and a range-finding imaging device using the solid-state imaging device as an imaging device, and is suitable for, for example, medical endoscopes.
  • Imaging device 10 solid-state imaging device 11 row selection circuit 12 AD conversion/column circuit 13 signal processing circuit 20 lens 100 pixel array 110 first region 111 first pixel 120 second region 121, 121a, 121b, 121c second pixel 131 , 131a, 131b Third pixels 187, 197 AND gate 200 Imaging device 300 First semiconductor substrate 301 Pixel chip 311 Circuit chip 310 Second semiconductor substrate 320, 320a, 320b Color filters (on-chip color filters) 322 microlenses 324a, 324b light shielding film 325 transmittance changing filter 330 control circuit 340 image area 341 non-image areas 401, 501, 601, 701, 801, 801c, 1101 photodiodes 402, 502, 602, 702, 802, 802c, 1102 amplification transistors 403, 503, 603, 703, 803, 803c, 1103 transfer transistors 404, 504, 604, 704, 804, 804c, 1104 reset transistors 405, 505, 605, 705, 805, 805c, 1105

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Abstract

固体撮像装置（１０）は、光電変換した電荷を蓄積する画素が行および列に複数配置された四角形の画素アレイ（１００）を備え、画素アレイ（１００）は、撮像画像を得るための複数の第１の画素（１１１）を含む第１の領域（１１０）と、固体撮像装置（１０）を個体識別するための第２の画素（１２１）を含む第２の領域（１２０）とを有し、第２の領域（１２０）は、画素アレイ（１００）の４つの角のうち、少なくとも１つの角から所定数の画素範囲内の近傍に設けられ、第２の画素（１２１）は、複数の第１の画素（１１１）のそれぞれと異なる回路要素または異なる光学的要素で構成される。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置及び撮像装置に関し、特に、面積増加を抑制しつつ個体識別を可能にする固体撮像装置に関する。
　半導体製品は出荷後の故障等により解析が必要となるケースがある。その際に出荷段階の特性変動等を確認するには、その半導体がどのような素性なのかをトレースできるように半導体チップ（以下、単に「チップ」ともいう）の内部に個体識別情報を持たす施策が取られている（特許文献１参照）。
　特許文献１は、固体撮像装置において、入射光が投光される画像領域と入射光が投光されない非画像領域とに任意の受光画素を破壊した欠陥画素を有し、その位置情報を出力することでメモリを用意することなく個体識別を可能にする方法を開示している。
特開２００７－２８３２６号公報
　しかしながら、固体撮像装置では、一般に、レンズを通して投光される光は円形に投影され、この円形領域（以後、イメージサークルと表記）に画像領域が配置されるようにチップ設計を行う必要がある。特許文献１の構成では、非画像領域を画像領域外縁に配置しているが、内視鏡など固体撮像装置のチップ面積を小さくする事が求められる用途では、画像領域の外縁に非画像領域を配置するとチップ面積が増加することになり固体撮像装置の小型化に適さない。
　またレンズを通して固体撮像装置に投影する場合、周辺減光やシェーディングと呼ばれる固体撮像装置の中央に比べると周辺部は光量が落ち込む現象が知られており、画像処理において減光分の補正等を行う必要がある。
　カメラ撮影において、一般的に、主となる被写体は画像の中央に配置する。すなわちプライオリティの高い画像領域はイメージサークルの外円ではなく中心に投影された画像である。
　そこで、本開示は、個体識別が可能で、かつ、小型化の用途に適した固体撮像装置及び撮像装置を提供することを目的とする。
　上記課題を解決するために、本開示における固体撮像装置の一形態は、光電変換した電荷を蓄積する画素が行および列に複数配置された四角形の画素アレイを備え、前記画素アレイは、撮像画像を得るための複数の第１の画素を含む第１の領域と、当該固体撮像装置を個体識別するための第２の画素を含む第２の領域とを有し、前記第２の領域は、前記画素アレイの４つの角のうち、少なくとも１つの角から所定数の画素範囲内の近傍に設けられ、前記第２の画素は、前記複数の第１の画素のそれぞれと異なる回路要素または異なる光学的要素で構成される。
　また、上記課題を解決するために、本開示における撮像装置の一形態は、被写体を撮像する前記固体撮像装置と、前記固体撮像装置に前記被写体から入射光を導く撮像光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを備える。
　本開示の固体撮像装置及び撮像装置によれば、チップ面積を増加させることなく、個体識別が可能になる。
図１は、実施の形態に係る固体撮像装置を含む撮像装置の構成を示す図である。 図２は、図１におけるレンズを通った光と画素アレイとの関係を示した図である。 図３は、図１における画素アレイの内訳の一例を示す図である。 図４Ａは、図３における第１の画素の詳細な構成の一例を示す回路図である。 図４Ｂは、図４Ａに示される第１の画素の読み出し動作を示したタイミングチャートである。 図５Ａは、図３における第２の画素の詳細な構成の一例を示す回路図である。 図５Ｂは、図５Ａに示される第２の画素の読み出し動作を示したタイミングチャートである。 図６Ａは、図３における第２の画素を固体撮像装置内に２つ配置した場合の第２の画素の詳細な構成の一例を示す回路図である。 図６Ｂは、図６Ａに示される２つの第２の画素の読み出し動作を示したタイミングチャートである。 図７Ａは、図３における第２の画素の別の形態例の構成を示す回路図である。 図７Ｂは、図７Ａに示される第２の画素の読み出し動作を示したタイミングチャートである。 図８Ａは、図３における第２の画素の別の形態例の構成を示す回路図である。 図８Ｂは、図８Ａに示される第２の画素の読み出し動作を示したタイミングチャートである。 図８Ｃは、図８Ａに示された第２の画素の変形例の構成を示す回路図である。 図９は、光学的要素によって図３における第２の画素を構成する増幅トランジスタの出力を変える実施例を説明する図である。 図１０は、光学的要素によって図３における第２の画素を構成する増幅トランジスタの出力を変える別の例を示す図である。 図１１は、個体識別をよりユニークにする為の実施の形態に係る固体撮像装置の構成図である。 図１２は、図３における第２の画素を複数設けることで個体識別をよりユニークした固体撮像装置の構成図である。 図１３は、図１１に示される画素チップの露光配列を示す図である。 図１４は、図１１に示される回路チップの露光配列を示す図である。 図１５は、図１３に示される画素チップと図１４に示される回路チップとの組み合わせによって得られる個体識別情報の例を示す図である。 図１６は、図１２に示される画素群にさらにカラーフィルタによる個体識別を行うために第２の画素Ｃ群を追加した固体撮像装置の構成図である。 図１７は、第１の画素として動作するモードと第２の画素として動作するモードとを選択的にとる機能を有する第３の画素の構成を示す回路図である。 図１８Ａは、図１７に示される第３の画素による第１の読み出し動作（第１の画素としての動作）を示したタイミングチャートである。 図１８Ｂは、図１７に示される第３の画素による第２の読み出し動作（画素識別かつ振幅ゼロの動作）を示したタイミングチャートである。 図１８Ｃは、図１７に示される第３の画素による第３の読み出し動作（画素識別かつ振幅ありの動作）を示したタイミングチャートである。 図１９は、図１７に示される第３の画素の応用例を示す回路図である。
　以下、本技術を実施するための実施の形態について説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定するものではない。また、本明細書において、一箇所における「電圧」と記載した場合は、グランド電位を基準とする「電位」を意味する。また、「～上に」、「～上方に」には、「～に接する上側」だけでなく、「～に接しない上側」も含まれ得る。
　（基本形態（実施の形態））
　図１は、本実施の形態に係る固体撮像装置１０を含むカメラ、または内視鏡等のカメラモジュールとしての撮像装置２００の構成を示すブロック図である。
　撮像装置２００は、固体撮像装置１０と、固体撮像装置１０に被写体からの入射光を導く撮像光学系としてのレンズ２０とで構成される。固体撮像装置１０は、画素アレイ１００、行選択回路１１、ＡＤ変換・列回路１２、及び、信号処理回路１３を備えている。なお、信号処理回路１３は、本実施の形態では固体撮像装置１０に含まれているが、固体撮像装置１０の外に設けられる回路であってもよい。
　被写体からの光は、レンズ２０を通して、固体撮像装置１０の画素アレイ１００に投影される。画素アレイ１００は、光電変換した電荷を蓄積する画素が行および列に複数配置された四角形の形状を有する。
　画素アレイ１００に投影された光は、画素で光電変換され、得られた電気信号は、行選択回路１１からの制御信号によって読み出される。
　読み出された信号はＡＤ変換・列回路１２を通して信号処理回路１３に転送され、信号処理回路１３において信号処理が実施され、画像データとして固体撮像装置１０としてのチップの外部に出力される。
　画素アレイ１００は、行列状に配置されている第１の画素１１１を複数含む。ここで、第１の画素１１１は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。なお、画素アレイ１００は、複数の第１の画素１１１の他に、固体撮像装置１０を個体識別するための第２の画素（図示せず）を含んでいるが、第２の画素については、図３等を用いて、後述する。
　図２は、図１におけるレンズ２０を通った光と画素アレイ１００との関係を示した図である。
　レンズ２０を通った光は円形状に投影されるが、この円形領域をイメージサークル６００ａ～６００ｃと呼ぶ。画素アレイ１００は、画像信号として使用する領域（つまり、画像領域３４０）と画像信号として使用されない領域（つまり、非画像領域３４１）とで構成される。非画像領域３４１には、固体撮像装置１０を個体識別するための第２の画素を含む第２の領域が含まれる。イメージサークル６００ａ～６００ｃ内には、画素アレイ１００のうち、画像信号として使用する領域（つまり、画像領域３４０）を配置することで、画像領域３４０に被写体の光を投影する事が可能である。なお、イメージサークル６００ａ～６００ｃは固体撮像装置１０とレンズ２０との相対的な距離によって大きさが変わるものである。また、その距離が同じでもレンズ２０の口径によって大きさが変わるものである。
　図２の（ａ）は、イメージサークル６００ａが画素アレイ１００の画像領域３４０を外接するように位置した場合、図２の（ｂ）は、イメージサークル６００ｂが画素アレイ１００の画像領域３４０内に収まるように位置した場合、図２の（ｃ）はイメージサークル６００ｃが画素アレイ１００全てを包含するように位置した場合を示している。カメラ、またはカメラモジュールにおけるイメージサークルは、被写体からレンズを通して結像する領域が適正となるように図２の（ｂ）から図２の（ｃ）の範囲で規定されるのが一般的である。
　図３は、図１における画素アレイ１００の内訳の一例を示す図である。
　画素アレイ１００は、平面視で四角形であり、撮像画像を得るための複数の第１の画素１１１を含む第１の領域１１０と、固体撮像装置１０を個体識別するための第２の画素１２１を含む第２の領域１２０とからなる。第２の領域１２０は、画素アレイ１００の４つ角のうち少なくとも１つの角から所定数の画素範囲内の近傍に設けられている。所定数は、１００、５０、１０、又は、５等である。好ましくは、近傍とは、画素アレイ１００の四角形の中であって、かつ、四角形の対向する２辺のうち少なくとも１辺に接する円もしくは２辺に接さず内側に位置する円（ここでは、２つの短辺に接する円６００）の外側である。なお、近傍は、図３とは異なり、画素アレイ１００の四角形の中であって、かつ、四角形の対向する２つの長辺に接する円６００の外側であってもよい。また、円６００は、典型的には、イメージサークルであるが、図２に示された複数の例のように、イメージサークルに一致しなくてもよい。
　なお、図３では、右下の１角に第２の領域１２０が設けられているが、第２の領域１２０は、２つ以上の角に設けてもよい。
　なお、図３では、第２の領域１２０は、第１の領域１１０の中に挟まれている（つまり、第１の領域１１０に囲まれている）が、角全体を第２の領域１２０としてもよい。
　また、第２の領域１２０には、個体識別のための画素以外に遮光された画素（ＯＢ（Ｏｐｔｉｃａｌ　Ｂｌａｃｋ）画素）を設けてもよいし、第１の画素１１１を設けてもよい。
　一方、第１の領域１１０に、撮像画像を得るための画素以外に、個体識別可能な画素を設けても良いし、遮光された画素（ＯＢ画素）を設けてもよい。
　図４Ａは、図３における第１の画素１１１の詳細な構成（つまり、回路要素）の一例を示す回路図である。
　第１の画素１１１は、光電変換によって信号電荷を生成するフォトダイオード４０１と、信号電荷量に応じた増幅信号を出力する増幅トランジスタ４０２と、フローティングディフュージョン（ＦＤ）部４０６と、フォトダイオード４０１で生成された信号電荷をＦＤ部４０６に転送する転送トランジスタ４０３と、ＦＤ部４０６をリセットするためのリセットトランジスタ４０４と、当該画素を選択するための選択トランジスタ４０５とを備える。選択トランジスタ４０５は、駆動パルス信号ＳＥＬにより、読み出し行に該当する第１の画素１１１のみについて画素信号線４２０と増幅トランジスタ４０２とを導通させる。リセットトランジスタ４０４は、駆動パルス信号ＲＳにより、ＦＤ部４０６を初期電圧にリセットする。転送トランジスタ４０３は、駆動パルス信号ＴＧにより、フォトダイオード４０１が蓄積した信号を、ＦＤ部４０６に転送する。ＦＤ部４０６に転送された信号は、ドレイン側を電源に接続した増幅トランジスタ４０２と定電流源回路４１０により、選択トランジスタ４０５を介して、画素信号線４２０へ電圧として出力される。
　図４Ａで示した駆動パルス信号ＳＥＬ，ＴＧ，ＲＳは図２の行選択回路１１と画素とを結ぶ画素制御信号線で伝送される制御信号の詳細である。図中のΦは、駆動パルス信号を意味する。
　図４Ｂは、図４Ａに示される第１の画素１１１の読み出し動作を示したタイミングチャートである。
　時刻ｔ１において選択トランジスタ４０５のゲート電位（駆動パルス信号ＳＥＬ）がＨレベルとなり第１の画素１１１と画素信号線４２０とが接続された状態、つまり、読み出し行が選択された状態となる。時刻ｔ２においてリセットトランジスタ４０４のゲート（駆動パルス信号ＲＳ）がＨレベルとなり、ＦＤ部４０６が初期電圧にリセットされる。時刻ｔ４において転送トランジスタ４０３のゲート（駆動パルス信号ＴＧ）がＨレベルとなりフォトダイオード４０１の信号がＦＤ部４０６へと転送される。ＡＤ変換・列回路１２では、時刻ｔ３でのリセット信号とｔ５での信号成分との差分をフォトダイオード４０１の信号成分とする動作が行われ、この信号成分が第１の画素１１１からの信号出力となる。
　図５Ａは、図３における第２の画素１２１の詳細な構成の一例を示す回路図である。
　第２の画素１２１は、光電変換によって信号電荷を生成するフォトダイオード５０１と、信号電荷量に応じた増幅信号を出力する増幅トランジスタ５０２と、フォトダイオードで光電変換された信号電荷を転送する転送トランジスタ５０３と、フローティングディフュージョン（ＦＤ）部５０６と、ＦＤ部５０６をリセットするためのリセットトランジスタ５０４と、当該画素を選択するための選択トランジスタ５０５とを備えている。選択トランジスタ５０５は、駆動パルス信号ＳＥＬにより、読み出し行に該当する第２の画素１２１のみについて画素信号線５２０と増幅トランジスタ５０２とを導通させる。リセットトランジスタ５０４は、駆動パルス信号ＲＳにより、ＦＤ部５０６を初期電圧にリセットする。転送トランジスタ５０３のソース側は、別の電圧を供給する信号線が接続されており、より詳しくは、選択信号Ｓの極性によって、２入力Ａ（端子）またはＢ（端子）を出力Ｙ（端子）から出力する、第２の画素１２１の外に設けられたセレクタ５２１の出力Ｙ（端子）に接続されている。駆動パルス信号ＴＧにより、転送トランジスタ５０３のソース側電圧（セレクタ５２１の出力Ｙ）をＦＤ部５０６にセットする。ＦＤ部５０６に転送された信号は、ドレイン側を電源に接続した増幅トランジスタ５０２と定電流源回路５１０とにより、選択トランジスタ５０５を介して、画素信号線５２０へ電圧として出力される。
　このように、第２の画素１２１を構成する複数の回路要素の接続は、第１の画素１１１を構成する複数または一部の回路要素の接続と異なる箇所（この例では、転送トランジスタ５０３のソースがフォトダイオード５０１ではなくセレクタ５２１の出力Ｙに接続されている点）を有する。これにより、第２の画素１２１の増幅トランジスタ５０２のゲート電位は、同じ光量の光が照射された場合における第１の画素１１１の増幅トランジスタ４０２のゲート電位とは異なる電位（つまり、光量に依存しない固定電位）となり、その結果、第２の画素１２１の増幅トランジスタ５０２の出力電位は、同じ光量の光が照射された場合における第１の画素１１１の増幅トランジスタ４０２の出力電位とは異なることになる。これにより、第２の画素１２１を個体識別に利用することが可能になる。
　このように、「第１の画素と異なる回路要素で構成される第２の画素」には、第１の画素と配線が異なる画素、あるいは、第１の画素に接続される信号元（駆動元）が異なる画素も含まれる。
　図５Ｂは、図５Ａに示される第２の画素１２１の読み出し動作を示したタイミングチャートである。
　時刻ｔ１において選択トランジスタ５０５のゲート電位（駆動パルス信号ＳＥＬ）がＨレベルとなり第２の画素１２１と画素信号線５２０とが接続された状態、つまり、読み出し行が選択された状態となる。時刻ｔ２においてリセットトランジスタ５０４のゲート（駆動パルス信号ＲＳ）がＨレベルとなり、ＦＤ部５０６が初期電圧にリセットされる。時刻ｔ４において転送トランジスタ５０３のゲート（駆動パルス信号ＴＧ）がＨレベルとなりセレクタ５２１の出力がＦＤ部５０６にセットされる。ＡＤ変換・列回路１２では、ｔ３のリセット信号とｔ５の信号成分との差分を第２の画素１２１の信号成分とする動作が行われ、この信号成分が第２の画素１２１の信号出力となる。
　セレクタ５２１の選択信号ＳがＬレベルの時は、第１の信号電位の一例であるリセット電圧と同じ電位（電圧Ａ）がＦＤ部５０６にセットされるため、信号成分は０となる。
　セレクタ５２１の選択信号ＳがＨレベルの時は、第２の信号電位の一例であるＧＮＤ（グランド）電位がＦＤ部５０６にセットされるため、ＦＤ部５０６のリセット電圧とＧＮＤ電位の差分を増幅したものが、第２の画素１２１の信号成分となる。このようにして、第２の画素１２１の増幅トランジスタ５０２のゲート電位は、第１の信号電位と第２の信号電位との少なくとも２種類以上の電位から選択された電位に切り替わる。
　なお、図５Ｂに示される例では、セレクタの２入力をリセット電圧とＧＮＤ電位としたが、これに限定されるものではない。その間の電圧でも良いし、オープン（フロート電位）でもあっても良い。
　このような構成にすれば外部の光に依存しない、個体識別として利用可能な、第２の画素１２１の信号振幅を得る事が可能になる。
　図６Ａは、図３における第２の画素１２１を固体撮像装置１０内に２個設けた場合の第２の画素１２１の詳細な構成の一例を示す回路図である。ここでは、固体撮像装置１０がどのように個体識別できるかが示されている。
　第２の画素１２１ａおよび１２１ｂそれぞれの回路図は、図５Ｂと同様である。なお、図６Ａでは、第２の画素１２１ｂの回路図は省略されている。また、図６Ａにおける各回路要素の符号は、図５Ａにおける対応する回路要素の符号（５００番台）を６００番台に代えて示されている。
　図６Ａに示される例では、第２の画素１２１ｂに接続されるセレクタ６２１は２つの入力のうちリセット電圧（電圧Ａ）を選択して出力Ｙ１から出力し、一方、第２の画素１２１ｂに接続されるセレクタ６２２は、２つの入力のうちＧＮＤ電位（電圧Ｂ）選択して出力Ｙ２から出力している。
　図６Ｂは、図６Ａに示される２つの第２の画素１２１ａおよび１２１ｂの読み出し動作を示したタイミングチャートである。この読み出し動作は、図５Ｂと同じである。時刻ｔ１において選択トランジスタ６０５のゲート電位（駆動パルス信号ＳＥＬ）がＨレベルとなり第２の画素１２１ａおよび１２１ｂの行が選択された状態となる。時刻ｔ２においてリセットトランジスタ６０４のゲート（駆動パルス信号ＲＳ）がＨレベルとなり、ＦＤ部６０６が初期電圧にリセットされる。時刻ｔ４において転送トランジスタ６０３のゲート（駆動パルス信号ＴＧ）がＨレベルとなりセレクタ６２１、６２２の出力がＦＤ部６０６にセットされる。ＡＤ変換・列回路１２では、ｔ３のリセット信号とｔ５の信号成分との差分を各画素の信号成分とする動作が行われ、この信号成分が第２の画素１２１ａおよび１２１ｂの信号出力となる。
　セレクタ６２１は、第２の画素１２１ａにＧＮＤ電位を供給し、一方、セレクタ６２２は、第２の画素１２１ｂにリセット電圧を供給しており、それぞれの信号出力は、図６Ｂに示されるように、画素信号線６２０ａ、６２０ｂに出力される信号成分６１、信号成分６２となる。
　第２の画素１２１ａと第２の画素１２１ｂとの位置（アドレス）情報、および、信号成分６１と信号成分６２を個体識別の情報として処理する事で、各々の固体撮像装置１０の個体識別が可能になる。
　図６Ａに示される例では、セレクタ６２１と６２２に入力される選択信号の極性によって４通りの組合せが可能になる。
　このような第２の画素１２１を多く配置する事で、より多くのユニークな個体識別を設定することが可能になる。
　なお、図６Ａに示される例では、セレクタの２入力をリセット電圧とＧＮＤ電位としたが、これに限定されるものではない。その間の電圧でも良いし、オープンでもあっても良い。
　さらに、セレクタは、２入力である必要はないし、配置する第２の画素毎に供給する電位を変えても良い。
　入力電位によって出力電位を変える事ができるので、多値として取り扱う事も可能である。
　また、図６Ａに示される例では、第２の画素１２１ａおよび１２１ｂは、隣接するように横方向に配列されたが、縦方向、あるいは離散的な位置に配列されても、その効果は同じである。
　このような構成にすれば、外部の光に依存しない、個体識別として利用可能な、第２の画素１２１の信号振幅を得る事が可能になる。
　また、第１の画素１１１と同じ読み出しタイミングで個体識別に必要な情報を得る事も可能になる。
　また、この第２の画素１２１は、図３に示されるように、画素アレイ１００の角に配置されている為、被写体に影響を及ぼすものではない。また遮光等を行わなければ、第２の領域は撮像画像として使用可能である。
　以上のように、本実施の形態に係る固体撮像装置１０は、光電変換した電荷を蓄積する画素が行および列に複数配置された四角形の画素アレイ１００を備え、画素アレイ１００は、撮像画像を得るための複数の第１の画素１１１を含む第１の領域１１０と、固体撮像装置１０を個体識別するための第２の画素１２１を含む第２の領域１２０とを有し、第２の領域１２０は、画素アレイ１００の４つの角のうち、少なくとも１つの角から所定数の画素範囲内の近傍に設けられ、第２の画素１２１は、複数の第１の画素１１１のそれぞれと異なる回路要素または異なる光学的要素で構成される。
　これにより、画素アレイ１００には、撮像画像を得るための第１の画素１１１と固体撮像装置１０を個体識別するための第２の画素１２１とが含まれ、第２の画素１２１が、画素アレイ１００の４つの角のうち、少なくとも１つの角から所定数の画素範囲内の近傍に設けられる。よって、個体識別が可能で、かつ、小型化の用途に適した固体撮像装置１０が実現される。
　また、上記近傍は、好ましくは、画素アレイ１００の四角形の中であって、かつ、四角形の対向する２辺のうち少なくとも１辺に接する円もしくは２辺に接さず内側に位置する円（ここで、２辺に接する円６００）の外側である。これにより、第２の画素１２１は、イメージサークルの外側に配置されるので、内視鏡などに用いられる固体撮像装置１０のチップ面積を小さくすることができる。
　また、第２の画素１２１は、一例として、複数の第１の画素１１１のそれぞれと同じ複数または一部の回路要素で構成され、第２の画素１２１を構成する複数の回路要素の接続は、複数の第１の画素１１１のそれぞれを構成する複数または一部の回路要素の接続と異なる箇所を有する。そして、複数の回路要素には、増幅トランジスタ４０２が含まれ、第２の画素１２１の増幅トランジスタ４０２の出力電位は、同じ光量の光が照射された場合における複数の第１の画素１１１の増幅トランジスタ４０２の出力電位とは異なる。これにより、第２の画素１２１により、照射された光量に依存することなく個体識別情報を出力することが可能になる。
　また、第２の画素１２１の増幅トランジスタ４０２のゲート電位は、同じ光量の光が照射された場合における複数の第１の画素１１１の増幅トランジスタ４０２のゲート電位とは異なる。これにより、第２の画素１２１の増幅トランジスタ４０２の出力を個体識別情報として用いることができる。
　また、第２の画素１２１の増幅トランジスタ４０２のゲート電位は、第１の信号電位と第２の信号電位との少なくとも２種類以上の電位から選択された電位に切り替わる。これにより、各第２の画素１２１の増幅トランジスタ４０２から、２以上の異なる個体識別情報が出力され得る。
　また、複数の回路要素には、リセットトランジスタ４０４が含まれ、第１の信号電位は、第２の画素１２１のリセットトランジスタ４０４のドレイン電位と同じである。これにより、第２の画素１２１から、リセット電位と同じ情報が個体識別情報として出力され得る。
　また、第２の信号電位は、第２の画素１２１のグランド電位と同じである。これにより、第２の画素１２１から、フォトダイオード５０１が強い光を受けて飽和しているときと同じ情報が個体識別情報として出力され得る。
　また、複数の回路要素には、リセットトランジスタ４０４が含まれ、第２の画素１２１の増幅トランジスタ４０２のゲート電位は、第２の画素１２１のリセットトランジスタ４０４のドレイン電圧と同じである。これにより、ＦＤ部５０６がリセットされたときと同じ情報が個体識別情報として出力され得る。
　また、第２の画素１２１の増幅トランジスタ４０２のゲート電位は、第２の画素１２１のグランド電位と同じである。これにより、第２の画素１２１から、フォトダイオード７０１が強い光を受けて飽和しているときと同じ情報が個体識別情報として出力され得る。
　また、本実施の形態に係る撮像装置２００は、上記のような特徴を有する固体撮像装置１０と、固体撮像装置１０に被写体から入射光を導く撮像光学系としてのレンズ２０と、固体撮像装置１０からの出力信号を処理する信号処理回路１３とを備える。
　これにより、撮像装置２００には、上述した特徴的な構成を備える固体撮像装置１０が含まれるので、内視鏡等のカメラモジュールの用途に適した、個体識別が可能で、かつ、小型化の用途に適した固体撮像装置１０が実現される。
　（増幅トランジスタの出力を変える別の形態１）
　なお、図５Ａでは転送トランジスタ５０３のソース側にセレクタ５２１の出力を接続したが、セレクタ５２１の出力を、転送トランジスタ５０３を介さず、増幅トランジスタ５０２のゲートに直接接続してもよい。
　図７Ａは、第２の画素１２１の別の形態例の構成を示す回路図である。
　第２の画素１２１はフォトダイオード７０１と、信号電荷量に応じた増幅信号を出力する増幅トランジスタ７０２と、フォトダイオードで光電変換された信号電荷を転送する転送トランジスタ７０３と、リセットトランジスタ７０４と選択トランジスタ７０５と、フローティングディフュージョン（ＦＤ）部７０６を備えている。選択トランジスタ７０５は、駆動パルス信号ＳＥＬにより、読み出し行の画素信号線７２０と増幅トランジスタ７０２とを導通させる。リセットトランジスタ７０４は、駆動パルス信号ＲＳにより、ＦＤ部７０６を初期電圧にリセットする。転送トランジスタ７０３のソース側は別の電圧を供給する信号線が接続されており、選択信号Ｓの極性によって、２入力ＡまたはＢを出力Ｙから出力するセレクタ７２１の出力Ｙに接続されている。なお、図７Ａにおける各回路要素の符号は、図５Ａにおける対応する回路要素の符号（５００番台）を７００番台に代えて示されている。
　図７Ｂは、図７Ａに示される第２の画素１２１の読み出し動作を示したタイミングチャートである。
　図７Ａで示すようにＦＤ部７０６と増幅トランジスタ７０２とは非接続状態であるので、駆動パルス信号ＲＳ、ＴＧのタイミングは、読み出し動作には関係しないが、セレクタ７２１の選択信号Ｓのタイミングを明示する事を目的として図示している。
　時刻ｔ１において選択トランジスタのゲート電位（駆動パルス信号ＳＥＬ）がＨレベルとなり第２の画素１２１と画素信号線７２０とが接続された状態、すなわち読み出し行が選択された状態となる。セレクタ７２１の選択信号ＳはＬレベルのため、出力Ｙは電圧Ａ（リセット電圧）となり、リセット電圧が増幅トランジスタ７０２のゲートに印加されている。時刻ｔ４において選択信号ＳがＨレベルとなり、セレクタ７２１の出力Ｙは電圧Ｂ（ＧＮＤ電位）に切り替わる。これに伴い、増幅トランジスタ７０２のゲートに電圧Ｂ（ＧＮＤ電位）が印加される。
　ＡＤ変換・列回路１２では、ｔ３の電圧Ａをリセット基準、ｔ５の電圧Ｂを信号成分として、増幅トランジスタ７０２のゲートに印加され、その出力差分が第２の画素１２１の信号出力とする動作を行う。
　このような構成にすれば外部の光に依存しない、個体識別として利用可能な、第２の画素１２１の信号振幅を得る事が可能になる。
　（増幅トランジスタの出力を変える別の形態２）
　図８Ａは、図３における第２の画素１２１の別の形態例の構成を示す回路図である。
　第２の画素１２１はフォトダイオード８０１と、信号電荷量に応じた増幅信号を出力する増幅トランジスタ８０２と、フォトダイオードで光電変換された信号電荷を転送する転送トランジスタ８０３と、リセットトランジスタ８０４と選択トランジスタ８０５と、フローティングディフュージョン（ＦＤ）部８０６を備えている。選択トランジスタ８０５は、駆動パルス信号ＳＥＬにより、読み出し行の画素信号線８２０と増幅トランジスタ８０２とを導通させる。リセットトランジスタ８０４は、駆動パルス信号ＲＳ２により、ＦＤ部８０６を初期電圧にリセットする。転送トランジスタ８０３は、駆動パルス信号ＴＧ２により、フォトダイオード８０１が蓄積した信号を、ＦＤ部８０６に転送する。なお、図８Ａにおける各回路要素の符号は、図５Ａにおける対応する回路要素の符号（５００番台）を８００番台に代えて示されている。
　ここでリセットトランジスタ８０４の駆動パルス信号ＲＳ２と転送トランジスタ８０３の駆動パルス信号ＴＧ２とは、図４Ａで示す第１の画素１１１の駆動パルス信号ＲＳ、ＴＧとは異なる制御信号である。つまり、第２の画素１２１のリセットトランジスタ８０４のゲートに接続されている信号線は、第１の画素１１１のリセットトランジスタ４０４のゲートに接続されている信号線とは異なる種類の回路に接続されている。第２の画素１２１の転送トランジスタ８０３のゲートに接続されている信号線は、第１の画素１１１の転送トランジスタ４０３のゲートに接続されている信号線とは異なる種類の回路に接続されている。
　図８Ｂは、図８Ａに示される第２の画素１２１の読み出し動作を示したタイミングチャートである。
　駆動パルス信号ＲＳ、ＴＧのタイミングは、図８Ａの読み出し動作には関係しないが、第１の画素１１１との対比を目的として図示している。
　時刻ｔ１において選択トランジスタのゲート電位（駆動パルス信号ＳＥＬ）がＨレベルとなり第２の画素１２１と画素信号線８２０とが接続された状態、つまり、読み出し行が選択された状態となる。時刻ｔ２においてリセットトランジスタ８０４の駆動パルス信号ＲＳ２と転送トランジスタ８０３の駆動パルス信号ＴＧ２とがＨレベルとなり、ＦＤ部８０６が初期電圧にリセットされる。この駆動においては常時ＦＤ部８０６が初期電圧にリセットされている。駆動パルス信号ＴＧ２をＨレベルにしているのは、フォトダイオード８０１で発生した電荷をリセットトランジスタ８０４のドレイン（電源）に逃がすためである。
　時刻ｔ３、ｔ４、ｔ５の時も、時刻ｔ２と同じであるが、ＡＤ変換・列回路１２は時刻ｔ３とｔ５との信号出力の差分を第２の画素１２１の信号成分とする動作が行われる。図８ＢではＦＤ部８０６の電位に変化がないため、この第２の画素１２１の信号出力はゼロとなる。
　図４Ａとの違いは、第２の画素１２１では、リセットトランジスタ８０４および転送トランジスタ８０３を制御する信号とから切り離し、駆動を第１の画素１１１と変える事によって、既存（第１の画素１１１）の回路構成のまま、第１の画素１１１とは異なる信号出力を得る事が可能になる。
　なお、図８Ａでは、駆動パルス信号ＲＳ２とＴＧ２とのどちらも、それぞれ、駆動パルス信号ＲＳ、ＴＧと別の信号としたが、どちらか一方だけを別の信号とする構成でも良い。
　以上のように、本形態では、複数の回路要素には、リセットトランジスタ８０４が含まれ、第２の画素１２１のリセットトランジスタ８０４のゲートに接続されている信号線は、複数の第１の画素１１１のリセットトランジスタ４０４のゲートに接続されている信号線とは異なる種類の回路に接続される。これにより、第２の画素１２１のリセットトランジスタ８０４のゲートに与える制御信号を、第１の画素１１１に与える信号から独立した信号にすることで、第２の画素１２１から個体識別情報を出力させることが可能になる。
　（増幅トランジスタの出力を変える別の形態３）
　図８Ｃは、図８Ａに示された第２の画素１２１の変形例の構成を示す回路図である。
　第２の画素１２１はフォトダイオード８０１ｃと、信号電荷量に応じた増幅信号を出力する増幅トランジスタ８０２ｃと、フォトダイオードで光電変換された信号電荷を転送する転送トランジスタ８０３ｃと、リセットトランジスタ８０４ｃと選択トランジスタ８０５ｃと、フローティングディフュージョン（ＦＤ）部８０６ｃとを備えている。選択トランジスタ８０５ｃは、駆動パルス信号ＳＥＬにより、読み出し行の画素信号線８２０ｃと増幅トランジスタ８０２ｃとを導通させる。リセットトランジスタ８０４ｃのゲートとドレインは共通化される構成になっており、ＦＤ部８０６ｃを常に初期電圧にリセットする。転送トランジスタ８０３ｃのソースとゲートはＧＮＤ電位に固定する構成である。なお、図８Ｃにおける各回路要素の符号は、図８Ａにおける対応する回路要素の符号（８００番台）に添え字ｃを付加して示されている。
　図８Ａとの違いは、リセットトランジスタ８０４ｃのゲートと転送トランジスタ８０３ｃのゲートとを、駆動パルス源に接続するのではなく、電位固定している事にある。ＦＤ部８０６ｃの状態はリセット電位に固定されるため、この場合の出力電圧はゼロとなる。
　この構成の特徴は、第１の画素１１１に対して回路の追加は不要であり、第２の画素１２１ｃの回路だけ（つまり、接続関係を変更するだけ）で実現が可能である。
　（増幅トランジスタの出力を変える別の形態４）
　図９は、光学的要素によって、図３における第２の画素１２１を構成する増幅トランジスタの出力を変える実施例を説明する図である。より詳しくは、図９の（ａ１）は、図３における第１の画素１１１のフォトダイオード部（つまり、フォトダイオード４０１とその上方の構造物を含む構造物）を上から見た平面図、図９の（ｂ１）は第１の画素１１１のフォトダイオード部の、上記平面図に対して垂直な面で切断して得られる断面図である。フォトダイオード４０１の上方、つまり、光が入射する側にオンチップカラーフィルタ（以下、単に「カラーフィルタ」ともいう）３２０、マイクロレンズ３２２が配置されている構造である。なお、図９の（ｂ１）に示される断面図において、フォトダイオード４０１に隣接する上下の層は、平坦化膜である（図９、図１０における他の断面図においても同様）。
　図９の（ａ２）は第２の画素１２１のフォトダイオード部（つまり、フォトダイオード４０１とその上方の構造物を含む構造物）を上から見た平面図、図９の（ｂ２）は第２の画素１２１のフォトダイオード部の、上記平面図に対して垂直な面で切断して得られる断面図である。
　フォトダイオード５０１の上方、つまり、光が入射する側にカラーフィルタ３２０、マイクロレンズ３２２が配置されており、カラーフィルタ３２０とフォトダイオード５０１との間に遮光膜３２４ａを配置している。この構造により、入射光は遮光膜３２４ａによって遮られ、フォトダイオード５０１に入射できない。このように、第２の画素１２１のフォトダイオード５０１の上方の全部が遮光されている。
　すなわち、この第２の画素１２１には光が入らないため、第２の画素１２１は常に同じ出力（ゼロ）を出力する事になる。
　なお、遮光膜３２４ａは配線層であっても良い。
　また、遮光膜３２４ａは、フォトダイオード５０１の一部を遮光する構成であっても良い。フォトダイオード５０１の上面の半分を遮光膜３２４ｂで遮光した場合のフォトダイオード部の平面図および断面図はそれぞれ図９の（ａ３）、図９の（ｂ３）になる。
　従来例では光が入射されない非画像領域の欠陥画素を用いていたが、図９に示されるような構成にする事によって、光が入射する場合でも増幅トランジスタの出力を変更する事が可能になる。
　このような構成の第２の画素１２１を第２の領域１２０に複数設け、その組み合わせを変える事によって個体識別が可能になる。
　つまり、この第２の画素１２１の位置（アドレス）情報と出力信号とを個体識別の情報として扱う事が可能になる。
　さらに、このような遮光膜を用いた構造と後述するチップ露光と組み合わせる事で個体識別をよりユニークにする事が可能である。
　以上のように、本形態例では、複数の回路要素には、フォトダイオードが含まれ、第２の画素１２１のフォトダイオード５０１の上方の全部または一部が遮光されている。これにより、第２の画素１２１のフォトダイオード部の構造を第１の画素１１１と異なるものにすることで、第２の画素１２１から個体識別情報を出力させることができる。
　（増幅トランジスタの出力を変える別の形態５）
　図１０は、光学的要素によって図３における第２の画素１２１を構成する増幅トランジスタの出力を変える別の例を示す図である。
　フォトダイオードの上方、つまり、光が入射する側にカラーフィルタ、マイクロレンズが配置されている構造である。
　図１０の（ａ）は第１の画素１１１のフォトダイオード部の断面図を示している。カラーフィルタ３２０ａの膜厚はＴ１である。
　図１０の（ｂ）は、一例に係る第２の画素１２１のフォトダイオード部の断面図を示している。カラーフィルタ３２０ｂの膜厚Ｔ２を図１０の（ａ）のカラーフィルタ３２０ａの膜厚Ｔ１よりも薄くする事で入射する光の減衰を抑制する事が可能である。すなわち感度向上に寄与する。
　図１０の（ｃ）は、他の例に係る第２の画素１２１のフォトダイオード部の断面図を示している。カラーフィルタを配置しない図である。つまり、図１０の（ｃ）に示される第２の画素１２１では、図１０の（ａ）および（ｂ）におけるカラーフィルタが平坦化膜に置き換えられた構造となっている。図１０の（ｃ）に示される第２の画素１２１では、全波長の光を透過するため、図１０の（ａ）や（ｂ）に比べて、より出力が高くなる（つまり、白飛び状態となる）。
　図１０の（ｄ）は、他の例に係る第２の画素１２１のフォトダイオード部の断面図を示している。カラーフィルタ３２０ａとフォトダイオード４０１の間に光の透過率を変えるための透過率変更フィルタ３２５を配置している図である。透過率変更フィルタ３２５として、光の透過率を低くするフィルタを配置した場合、図１０（ｄ）の構成によって、透過率変更フィルタ３２５を配置しない場合（つまり、図１０の（ａ））と比べて、フォトダイオード４０１への入射光を抑制、すなわち第２の画素１２１の出力を低くする事が可能になる。なお図例では、透過率変更フィルタ３２５をカラーフィルタ３２０ａの下に配置したが、カラーフィルタ３２０ａの上に配置しても良いし、図１０の（ｅ）のように、透過率変更フィルタ３２５の上にカラーフィルタを配置しない（つまり、平坦化膜を配置する）構造であっても良い。
　以上のように、第２の画素１２１のカラーフィルタ膜厚を第１の画素１１１における膜厚Ｔ１とは異なる膜厚Ｔ２、あるいは、第２の画素１２１にカラーフィルタを配置しない、あるいは第１の画素１１１のフォトダイオードの上方とは異なる透過特性をもつ要素を配置することで、第１の画素１１１と同一光量が入射したとしても、第２の画素１２１の出力が第１の画素１１１とは異なる事になる。
　なお、図１０では、１画素の断面図を図示しているが、複数の画素について、同様の特徴を施してもよい。実製品においては例えばＲＧＢの３色など複数のカラーフィルタを用いている場合がある。複数色を有する場合、全色の膜厚を変えても良いし、１色だけでも良い。この構成にする事によって、光が入射する場合でも増幅トランジスタの出力を変更する事が可能になる。
　このような構成の第２の画素１２１を第２の領域１２０に複数設け、その組み合わせを変える事によって多くのユニークな個体識別を設定することが可能になる。
　つまり、この第２の画素１２１の位置（アドレス）情報と出力信号とを個体識別の情報として扱う事が可能になる。
　なお、第２の領域１２０に含まれる全部の画素を第２の画素１２１とし、膜厚をＴ２にした場合、個体識別はできなくなるが、第２の領域１２０の感度を向上させる事が可能である。第２の領域１２０は画素アレイ１００の角に配置しており、減光する課題があるため、画素アレイ１００の角の減光を軽減する効果が期待できる。
　一方、第２の領域１２０の一部の画素のみ第１の画素１１１、すなわち膜厚Ｔ１にし、他は第２の画素１２１すなわち膜厚Ｔ２にすれば、第１の画素１１１の感度が下がるため、第１の画素１１１の位置と出力信号とを個体識別の情報として扱う事が可能になる。
　以上のように、本形態例では、複数の回路要素には、上方にオンチップカラーフィルタが配置されたフォトダイオードが含まれ、第２の領域１２０のフォトダイオード５０１の上方に配置されているオンチップカラーフィルタ３２０ｂの少なくとも１つの膜厚は、第１の領域１１０のフォトダイオード４０１の上方に配置されているオンチップカラーフィルタ３２０ａの膜厚とは異なる。また、複数の回路要素には、上方にオンチップカラーフィルタが配置されたフォトダイオードが含まれ、第２の画素１２１のフォトダイオード５０１の上方に配置されているオンチップカラーフィルタ３２０ｂの膜厚は、複数の第１の画素１１１のフォトダイオード４０１の上方に配置されているオンチップカラーフィルタの膜厚とは異なる。
　これにより、第２の画素１２１のフォトダイオード部の構造を第１の画素１１１と異なるものにすることで、第２の画素１２１から個体識別情報を出力させることができる。
　具体的には、第２の領域１２０のフォトダイオード５０１の上方に配置されているオンチップカラーフィルタ３２０ｂの少なくとも１つの膜厚は、第１の領域１１０のフォトダイオード４０１の上方に配置されているオンチップカラーフィルタ３２０ａの膜厚より薄くてもよい。また、第２の画素１２１のフォトダイオード５０１の上方に配置されているオンチップカラーフィルタ３２０ｂの少なくとも１つの膜厚は、複数の第１の画素１１１のフォトダイオード４０１の上方に配置されているオンチップカラーフィルタ３２０ａの膜厚より薄くてもよい。
　これにより、第２の画素１２１から、第１の画素１１１に比べ、入射した光の減衰を抑制した状態での信号を、個体識別情報として出力させることができる。
　また、複数の回路要素には、フォトダイオードが含まれ、複数の第１の画素１１１のフォトダイオード４０１の上方にはオンチップカラーフィルタ３２０ａが配置され、第２の画素１２１のフォトダイオード４０１の上方にはオンチップカラーフィルタが配置されていなくてもよい。これにより、第２の画素１２１から、フォトダイオードに強い光が入射して白飛び状態となったときと同じ情報が個体識別情報として出力され得る。
　（個体識別のユニーク化）
　図１１は、個体識別をよりユニークにする（つまり、より多くの種類の個体識別を生成する）為の実施の形態に係る固体撮像装置１０の構成図である。
　図１１において、第２の画素１２１を含む半導体チップである画素チップ３０１は第１の半導体基板上に配置され、第２の画素１２１以外の回路である制御回路３３０を含む半導体チップである回路チップ３１１は第１の半導体基板とは異なる第２の半導体基板上に形成され、画素チップ３０１と回路チップ３１１とはコネクタ、半田付け等の接合部によって接合された積層構造となっている。なお、図１１における各回路要素の符号は、図５Ａにおける対応する回路要素の符号（５００番台）を１１００番台に代えて示されている。
　図１１に示される例では、第２の画素１２１の動作は、図５Ａと図５Ｂと同じのため省略するが、増幅トランジスタ１１０２の出力を変更する制御が回路チップ３１１からの制御によって実施される点が、図５Ａおよび図５Ｂと異なる。
　また、積層化の手法は複数の方法が知られているが、画素チップ３０１、回路チップ３１１ともに行および列方向に複数アレイ配置されたシリコンウェハ状態で貼り合わせる（Ｗａｆｅｒ　ｏｎ　Ｗａｆｅｒ）方式で説明する。
　図１２は、図３における第２の画素１２１を複数設けて個体識別をよりユニークした固体撮像装置１０の構成図である。ここでは、第２の画素Ａ群として第２の画素１２１を４画素配置し、第２の画素Ｂ群として第２の画素１２１を３画素配置した構成が示されている。
　第２の画素Ａ群を構成する４つの第２の画素１２１は、図１２に示されるように、画素チップ３０１内で個体識別が可能なように構成（ここでは、転送トランジスタのソース電位を固定するように構成）されている。
　一方、第２の画素Ｂ群を構成する３つの第２の画素１２１は、回路チップ３１１側からの制御と画素チップ３０１とが組み合わさる事によって個体識別が可能になる。
　第２の画素１２１の信号出力がないものを０、第２の画素１２１の信号出力があるものを１とする２値化で表した場合、個体識別は右に記載の表となる。
　図１３は、図１１に示される画素チップ３０１の露光配列例を示す図である。より詳しくは、図１３の（ａ）は第１の半導体基板３００に複数の画素チップ３０１を形成する場合のフォトマスク上の基本アレイ構成を示す図である。４行３列で画素チップ３０１が構成されている。この例であれば、各画素チップ３０１内に４つの第２の画素１２１を設けることで、１２チップ（最大では、１６（＝２の４乗）チップ）の画素チップ３０１の識別が可能になる。図１３の（ｂ）は、図１３の（ａ）に示される４行３列の基本アレイをウェハ上に露光した場合のフォトマスク上の全体アレイ構成を示す図である。
　図１４は、図１１に示される回路チップ３１１の露光配列例を示す図である。より詳しくは、図１４の（ａ）は第２の半導体基板３１０に回路チップ３１１を形成する場合のフォトマスク上の基本アレイ構成を示す図である。３行２列で回路チップ３１１が構成されている。この例であれば、各回路チップ３１１内に３つの第２の画素１２１を設けることで、６チップ（最大では、８（＝２の３乗）チップ）の回路チップ３１１の識別が可能になる。図１４の（ｂ）は、図１４の（ａ）に示される３行２列の基本アレイをウェハ上に露光した場合のフォトマスク上の全体アレイ構成を示す図である。
　図１５は、図１３に示される画素チップ３０１と図１４に示される回路チップ３１１との組み合わせによって得られる個体識別情報の例を示す図である。ここでは、４つの第２の画素で構成される第２の画素Ａ群と４つの第２の画素で構成される第２の画素Ｂ群とを含む画素チップ３０１と、画素チップ３０１内の第２の画素Ｂ群を制御する回路チップ３１１とを積層化して固体撮像装置を構成した場合の固体撮像装置の個体識別情報の組合せを示したものである。ハイフンの左の数字が画素チップ３０１における第２の画素Ａ群によって定まる個体識別情報、ハイフンの右の数字が画素チップ３０１における第２の画素Ｂ群と回路チップ３１１との組み合わせによって定まる個体識別情報である。このように画素チップ３０１と回路チップ３１１とのショット配列を変える事によって、積層化した時の個体識別情報をよりユニークにする事が可能である。
　以上のように、本形態例では、固体撮像装置１０は、第２の画素１２１の増幅トランジスタ４０２の出力を変える制御を行う制御回路３３０を備え、画素アレイ１００は、第１の半導体基板３００に形成される２次元状に配置された複数の画素チップ３０１の一つであり、制御回路３３０は、第２の半導体基板３１０に形成される２次元状に配置された複数の回路チップ３１１の一つであり、第１の半導体基板３００に形成する画素チップ３０１の行および列の配列と、第２の半導体基板３１０に形成する回路チップ３１１の行および列の配列とが異なる。これにより、画素チップ３０１と回路チップ３１１との組み合わせによって多数の個体識別情報を生成することができる。
　（さらなるユニーク化）
　図１６は、図１２に示される画素群にさらにカラーフィルタによる個体識別を行うために第２の画素Ｃ群を追加した固体撮像装置１０の構成図である。カラーフィルタ無しの第２の画素１２１の出力を１、有りの第２の画素１２１の出力を０として扱うと、この図の第２の画素の出力（第２の画素Ａ群、第２の画素Ｂ群、第２の画素Ｃ群の出力）は表の通りになる。カラーフィルタ形成もフォトマスク上の基本アレイを露光して行うため、図１３や図１４で示したように、カラーフィルタの基本アレイを変える事で、さらなる個体識別のユニーク化が実現できる。
　以上の方法によれば、半導体チップの作製段階に個体識別が可能となる情報を付与する事が可能になる。小型用途のため、回路規模を抑制しつつ、個体識別を可能にする。
　図１７は、第１の画素として動作するモードと第２の画素として動作するモードとを選択的にとる機能を有する第３の画素１３１の構成を示す回路図である。
　第３の画素１３１は、機能的には、撮像画像を得るための第１の画素として動作するモードと固体撮像装置１０を個体識別するための第２の画素として動作するモードとを有し、構造的には、図４Ａに示される第１の画素１１１と同じ構成と、第１の画素１１１に供給される３種類の駆動パルス信号ＳＥＬ、駆動パルス信号ＲＳ及び駆動パルス信号ＴＧのそれぞれを２種類の入力信号から選択的に出力するセレクタ１７１～１７３とで構成される。第１の画素１１１と同じ構成の画素回路は、画素チップ３０１に形成され、セレクタ１７１～１７３は、回路チップ３１１に形成され、それらが接合部で接合されている。
　図１７の左上の表に示されるように、セレクタ１７１に入力される選択信号Ｓ１７１の論理（Ｌレベル／Ｈレベル）によって、それぞれ、入力信号１７１Ａ又は１７１Ｂが、駆動パルス信号ＳＥＬとして画素回路に供給される。同様に、セレクタ１７２に入力される選択信号Ｓ１７２の論理（Ｌレベル／Ｈレベル）によって、それぞれ、入力信号１７２Ａ又は１７２Ｂが、駆動パルス信号ＲＳとして画素回路に供給される。同様に、セレクタ１７３に入力される選択信号Ｓ１７３の論理（Ｌレベル／Ｈレベル）によって、それぞれ、入力信号１７３Ａ又は１７３Ｂが、駆動パルス信号ＴＧとして画素回路に供給される。
　図１８Ａは、図１７に示される第３の画素１３１による第１の読み出し動作（第１の画素としての動作）を示したタイミングチャートである。本図に示される第１の読み出し動作とは、第３の画素１３１が撮像画像を得るための第１の画素として動作するモードである。
　本図に示されるように、セレクタ１７１に入力される駆動パルス信号ＳＥＬ用の２つの入力信号１７１Ａ又は１７１Ｂは、それぞれ、長いパルス幅（図４Ｂの駆動パルス信号ＳＥＬと同等）と、短いパルス幅（図４Ｂの駆動パルス信号ＳＥＬと同時にＨレベルになり、図４Ｂの駆動パルス信号ＴＧがＨレベルになる前にＬベルになる）の信号である。セレクタ１７２に入力される駆動パルス信号ＲＳ用の２つの入力信号１７２Ａ又は１７２Ｂは、それぞれ、Ｌレベルから立ち上がるパルスと、Ｈレベル固定の信号である。セレクタ１７３に入力される駆動パルス信号ＴＧ用の２つの入力信号１７３Ａ又は１７３Ｂは、それぞれ、中間レベルから立ち上がるパルスと、中間レベル固定の信号である。
　このモードでは、セレクタ１７１～１７３に入力される選択信号Ｓ１７１～Ｓ１７３の論理は、いずれも、Ｌレベルであるので、入力信号１７１Ａが駆動パルス信号ＳＥＬとしてセレクタ１７１から出力され、入力信号１７２Ａが駆動パルス信号ＲＳとしてセレクタ１７２から出力され、入力信号１７３Ａが駆動パルス信号ＴＧとしてセレクタ１７３から出力される。
　その結果、図１８Ａの「ＦＤ」及び「画素信号線」に示されるように、ＦＤ部４０６の電圧波形、及び、画素信号線４２０に表れる出力信号の波形は、図４Ｂと同様となり、つまり、第３の画素１３１が撮像画像を得るための第１の画素として動作していることが分かる。
　図１８Ｂは、図１７に示される第３の画素１３１による第２の読み出し動作（画素識別かつ振幅ゼロの動作）を示したタイミングチャートである。本図に示される第２の読み出し動作とは、第３の画素１３１が固体撮像装置１０を個体識別するための第２の画素の一形態（信号出力がゼロ）として動作するモードである。
　本図に示されるように、セレクタ１７１～１７３のそれぞれに入力される２つの入力信号は、図１８Ａと同じである。
　このモードでは、セレクタ１７１～１７３に入力される選択信号Ｓ１７１～Ｓ１７３の論理は、それぞれ、Ｌレベル、Ｈレベル、Ｈレベルであるので、入力信号１７１Ａが駆動パルス信号ＳＥＬとしてセレクタ１７１から出力され、入力信号１７２Ｂが駆動パルス信号ＲＳとしてセレクタ１７２から出力され、入力信号１７３Ｂが駆動パルス信号ＴＧとしてセレクタ１７３から出力される。
　その結果、図１８Ｂの「ＦＤ」及び「画素信号線」に示されるように、ＦＤ部４０６の電圧波形、及び、画素信号線４２０に表れる出力信号の波形は、図８Ｂと同様となり、つまり、信号出力はゼロに固定され、第３の画素１３１が固体撮像装置１０を個体識別するための第２の画素として動作していることが分かる。
　図１８Ｃは、図１７に示される第３の画素１３１による第３の読み出し動作（画素識別かつ振幅ありの動作）を示したタイミングチャートである。本図に示される第３の読み出し動作とは、第３の画素１３１が固体撮像装置１０を個体識別するための第２の画素の別の一形態（信号出力が最大）として動作するモードである。
　本図に示されるように、セレクタ１７１～１７３のそれぞれに入力される２つの入力信号は、図１８Ａと同じである。
　このモードでは、セレクタ１７１～１７３に入力される選択信号Ｓ１７１～Ｓ１７３の論理は、それぞれ、Ｈベル、Ｈレベル、Ｈレベルであるので、入力信号１７１Ｂが駆動パルス信号ＳＥＬとしてセレクタ１７１から出力され、入力信号１７２Ｂが駆動パルス信号ＲＳとしてセレクタ１７２から出力され、入力信号１７３Ｂが駆動パルス信号ＴＧとしてセレクタ１７３から出力される。
　その結果、図１８Ｃの「ＦＤ」及び「画素信号線」に示されるように、ＦＤ部４０６の電圧波形、及び、画素信号線４２０に表れる出力信号の波形は、図７Ｂと同様となり、つまり、信号出力は最大を示す状態に固定され、第３の画素１３１が固体撮像装置１０を個体識別するための第２の画素として動作していることが分かる。
　図１９は、図１７に示される第３の画素１３１の応用例を示す回路図である。本図の右半分には、第１の画素として動作する第３の画素１３１ａの回路例が示され、本図の左半分には、第１の画素および第２の画素を選択的に動作する第３の画素１３１ｂの回路例が示されている。第３の画素１３１ａにおいて、「画素（第１の画素）」と記された矩形領域、及び、第３の画素１３１ｂにおいて、「画素（第１の画素・第２の画素兼用）」と記された矩形領域は、図１７における画素チップ３０１に形成される画素回路と同じである。
　第３の画素１３１ａは、図示されるように、３種類の駆動パルス信号ＳＥＬ、駆動パルス信号ＲＳ及び駆動パルス信号ＴＧのそれぞれを出力するセレクタ１８１～１８３と、セレクタ１８１～１８３に選択信号Ｓを出力するためのセレクタ１８４およびＡＮＤゲート１８７、セレクタ１８５、セレクタ１８６で構成される。
　また、第３の画素１３１ｂは、図示されるように、第３の画素１３１ａと同様の回路構成、つまり、３種類の駆動パルス信号ＳＥＬ、駆動パルス信号ＲＳ及び駆動パルス信号ＴＧのそれぞれを出力するセレクタ１９１～１９３と、セレクタ１９１～１９３に選択信号Ｓを出力するためのセレクタ１９４およびＡＮＤゲート１９７、セレクタ１９５、セレクタ１９６で構成される。
　セレクタ１８１～１８３及び１９１～１９３の入力信号Ａは、対応する第３の画素を第１の画素として動作させるための駆動パルス信号であり、入力信号Ｂは、対応する第３の画素を第２の画素として動作させるための駆動パルス信号である。
　セレクタ１８４～１８６及びセレクタ１９４～１９６には、選択信号Ｓとして、画素切替信号が入力される。画素切替信号は、本図の下の表に示されるように、Ｈレベルのときには、対応する第３の画素を第１の画素及び第２の画素として選択的に動作させ（つまり、画素モード切替セレクタ（セレクタ１９４～１９６）の入力信号Ｂの状態に従って動作させ）、一方、Ｌレベルのときには、対応する第３の画素を第１の画素として動作させるための制御信号である。
　また、ＡＮＤゲート１８７及び１９７には、一つの入力信号として、振幅切替信号が入力される。振幅切替信号は、本図の下の表に示されるように、Ｈレベルのときには、画素モード切替セレクタ（セレクタ１９４～１９６）の入力信号Ｂの状態に従って、セレクタ１８１及び１９１に対して、入力信号Ａ又はＢを選択して出力させ、一方、Ｌレベルのときには、セレクタ１８１及び１９１に対して、常に入力信号Ａを選択して出力させるための制御信号である。
　第３の画素１３１ａに着目すると、常時、画素切替信号がＬレベルであるため、セレクタ１８４～１８６からは、Ｌレベルに固定された入力信号Ａが出力され、それぞれ、ＡＮＤゲート１９７を介してセレクタ１８１、セレクタ１８２、セレクタ１８３の選択信号Ｓとして入力されるので、セレクタ１８１～１８３からは、常に、入力信号Ａ（それぞれ、入力信号１８１Ａ、１８２Ａ及び１８３Ａ）が出力され、これにより、第３の画素１３１ａは、図１８Ａに示されたタイミングで動作し、第１の画素として動作する。
　一方、第３の画素１３１ｂに着目すると、常に、画素切替信号がＨレベルであり、かつ、振幅切替信号がＨレベルであるため、画素モード切替セレクタ（セレクタ１９４～１９６）からは、パルス（Ｈレベル又はＬレベル）である入力信号Ｂが出力され、それぞれ、ＡＮＤゲート１９７を介してセレクタ１９１、セレクタ１９２、セレクタ１９３の選択信号Ｓとして入力されるので、その選択信号Ｓのレベルに応じて、セレクタ１９１～１９３は、入力信号Ａ又はＢを選択して出力する。よって、第３の画素１３１ｂは、画素モード切替セレクタ（セレクタ１９４～１９６）の入力信号Ｂのレベルに従って、第１の画素又は第２の画素として動作する。
　このように、図１９に示された第３の画素１３１の応用例によれば、第３の画素１３１は、外部から与えられる画素切替信号及び振幅切替信号により、第１の画素として動作する第３の画素１３１ａになったり、入力信号に応じて第１の画素又は第２の画素として動作する第３の画素１３１ｂになったりすることができる。
　よって、本開示に係る撮像画像を得るための第１の画素は、図４Ａに示される、固定的に撮像画像を得る画素だけでなく、図１７及び図１９に示されたような第１の画素及び第２の画素の両方の機能をもつ第３の画素が第１の画素として動作している状態のものも含まれる。
　同様に、本開示に係る固体撮像装置を個体識別するための第２の画素は、図５Ａ等に示される、固定的に個体識別として機能する画素だけでなく、図１７及び図１９に示されたような第１の画素及び第２の画素の両方の機能をもつ第３の画素が第２の画素として動作している状態のものも含まれる。つまり、第３の画素は、第１の画素と配線が異なる画素、あるいは、第１の画素に接続される信号元（駆動元）が異なる画素であるので、この点から、「第１の画素と異なる回路要素で構成される第２の画素」ということもできる。
　以上、本開示に係る固体撮像装置及び撮像装置について、実施の形態及び変形例に基づいて説明したが、本開示は、これらの実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態または変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
　例えば、第２の画素１２１は、画素回路として、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図８Ｃのいずれかの画素回路を有し、かつ、構造として、図９及び図１０のいずれかの構造を有する画素であってもよい。画素回路と構造との組み合わせによって、一つの第２の画素が出力する個体識別情報を増やす（多値化する）ことができる。
　また、第２の領域１２０に配置する第２の画素１２１は、一種類に限られず、画素回路として、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図８Ｃのいずれかの画素回路を有し、かつ、構造として、図９及び図１０のいずれかの構造を有する画素から選択された少なくとも２つの種類の画素が含まれてもよい。第２の領域１２０に配置する第２の画素１２１の種類を増やすことで、固体撮像装置１０の個体識別の種類を増やす（よりユニーク化する）ことができる。
　本開示は、固体撮像装置、及び、固体撮像装置を撮像デバイスとして用いた撮影装置や測距撮像装置に関し、例えば医療用内視鏡等に好適である。
１０　固体撮像装置
１１　行選択回路
１２　ＡＤ変換・列回路
１３　信号処理回路
２０　レンズ
１００　画素アレイ
１１０　第１の領域
１１１　第１の画素
１２０　第２の領域
１２１、１２１ａ、１２１ｂ、１２１ｃ　第２の画素
１３１、１３１ａ、１３１ｂ　第３の画素
１８７、１９７　ＡＮＤゲート
２００　撮像装置
３００　第１の半導体基板
３０１　画素チップ
３１１　回路チップ
３１０　第２の半導体基板
３２０、３２０ａ、３２０ｂ　カラーフィルタ（オンチップカラーフィルタ）
３２２　マイクロレンズ
３２４ａ、３２４ｂ　遮光膜
３２５　透過率変更フィルタ
３３０　制御回路
３４０　画像領域
３４１　非画像領域
４０１、５０１、６０１、７０１、８０１、８０１ｃ、１１０１　フォトダイオード
４０２、５０２、６０２、７０２、８０２、８０２ｃ、１１０２　増幅トランジスタ
４０３、５０３、６０３、７０３、８０３、８０３ｃ、１１０３　転送トランジスタ
４０４、５０４、６０４、７０４、８０４、８０４ｃ、１１０４　リセットトランジスタ
４０５、５０５、６０５、７０５、８０５、８０５ｃ、１１０５　選択トランジスタ
４０６、５０６、６０６、７０６、８０６、８０６ｃ、１１０６　フローティングディフュージョン（ＦＤ）部
４１０、５１０、７１０、８１０、８１０ｃ、１１１０　定電流源回路
４２０、５２０、６２０ａ、６２０ｂ、７２０、８２０、８２０ｃ　画素信号線
１７１～１７３、１８１～１８６、１９１～１９６、５２１、６２１、６２２、７２１、１１２１　セレクタ
６００　円
６００ａ、６００ｂ、６００ｃ　イメージサークル

Claims (20)

  1. 　固体撮像装置であって、
    　光電変換した電荷を蓄積する画素が行および列に複数配置された四角形の画素アレイを備え、
    　前記画素アレイは、
    　撮像画像を得るための複数の第１の画素を含む第１の領域と、
    　当該固体撮像装置を個体識別するための第２の画素を含む第２の領域とを有し、
    　前記第２の領域は、前記画素アレイの４つの角のうち、少なくとも１つの角から所定数の画素範囲内の近傍に設けられ、
    　前記第２の画素は、前記複数の第１の画素のそれぞれと異なる回路要素または異なる光学的要素で構成される、
    　固体撮像装置。
  2. 　前記近傍は、前記四角形の中であって、かつ、前記四角形の対向する２辺のうち少なくとも１辺に接する円もしくは２辺に接さず内側に位置する円の外側である、
    　請求項１記載の固体撮像装置。
  3. 　前記第２の画素は、前記複数の第１の画素のそれぞれと同じ複数または一部の回路要素で構成され、
    　前記第２の画素を構成する複数の回路要素の接続は、前記複数の第１の画素のそれぞれを構成する複数または一部の回路要素の接続と異なる箇所を有する、
    　請求項１または２記載の固体撮像装置。
  4. 　前記複数の回路要素には、増幅トランジスタが含まれ、
    　前記第２の画素の前記増幅トランジスタの出力電位は、同じ光量の光が照射された場合における前記複数の第１の画素の前記増幅トランジスタの出力電位とは異なる、
    　請求項３記載の固体撮像装置。
  5. 　前記第２の画素の前記増幅トランジスタのゲートは、前記画素アレイが配置されている第１の半導体基板とは異なる第２の半導体基板と接続されている、
    　請求項４記載の固体撮像装置。
  6. 　前記第２の画素の前記増幅トランジスタのゲート電位は、同じ光量の光が照射された場合における前記複数の第１の画素の前記増幅トランジスタのゲート電位とは異なる、
    　請求項４または５記載の固体撮像装置。
  7. 　前記第２の画素の前記増幅トランジスタのゲート電位は、第１の信号電位と第２の信号電位との少なくとも２種類以上の電位から選択された電位に切り替わる、
    　請求項６記載の固体撮像装置。
  8. 　前記複数の回路要素には、リセットトランジスタが含まれ、
    　前記第１の信号電位は、前記第２の画素の前記リセットトランジスタのドレイン電位と同じである、
    　請求項７記載の固体撮像装置。
  9. 　前記第２の信号電位は、前記第２の画素のグランド電位と同じである、
    　請求項７記載の固体撮像装置。
  10. 　前記複数の回路要素には、リセットトランジスタが含まれ、
    　前記第２の画素の前記増幅トランジスタのゲート電位は、前記第２の画素の前記リセットトランジスタのドレイン電圧と同じである、
    　請求項６記載の固体撮像装置。
  11. 　前記第２の画素の前記増幅トランジスタのゲート電位は、前記第２の画素のグランド電位と同じである、
    　請求項６記載の固体撮像装置。
  12. 　前記複数の回路要素には、リセットトランジスタが含まれ、
    　前記第２の画素の前記リセットトランジスタのゲートに接続されている信号線は、前記複数の第１の画素の前記リセットトランジスタのゲートに接続されている信号線とは異なる種類の回路に接続される、
    　請求項３～７のいずれか１項に記載の固体撮像装置。
  13. 　前記複数の回路要素には、転送トランジスタが含まれ、
    　前記第２の画素の前記転送トランジスタのゲートに接続されている信号線は、前記複数の第１の画素の前記転送トランジスタのゲートに接続されている信号線とは異なる種類の回路に接続される、
    　請求項３～１２のいずれか１項に記載の固体撮像装置。
  14. 　前記複数の第１の画素および前記第２の画素は、フォトダイオードを有し、
    　前記第２の画素が有する前記フォトダイオードの上方には、前記第１の画素が有する前記フォトダイオードの上方とは異なる透過特性をもつ要素が配置されている、
    　請求項１～１３のいずれか１項に記載の固体撮像装置。
  15. 　前記第２の画素が有する前記フォトダイオードの上方の全部または一部が遮光されている、
    　請求項１４記載の固体撮像装置。
  16. 　前記フォトダイオードには、上方にオンチップカラーフィルタが配置されたフォトダイオードが含まれ、
    　前記第２の領域の前記フォトダイオードの上方に配置されている前記オンチップカラーフィルタの少なくとも１つの膜厚は、前記第１の領域のフォトダイオードの上方に配置されている前記オンチップカラーフィルタの膜厚とは異なる、
    　請求項１４記載の固体撮像装置。
  17. 　前記第２の領域の前記フォトダイオードの上方に配置されている前記オンチップカラーフィルタの少なくとも１つの膜厚は、前記第１の領域の前記フォトダイオードの上方に配置されている前記オンチップカラーフィルタの膜厚より薄い、
    　請求項１６記載の固体撮像装置。
  18. 　前記複数の第１の画素の前記フォトダイオードの上方にはオンチップカラーフィルタが配置され、
    　前記第２の画素の前記フォトダイオードの上方にはオンチップカラーフィルタが配置されていない、
    　請求項１４記載の固体撮像装置。
  19. 　さらに、前記第２の画素の前記増幅トランジスタの出力を変える制御を行う制御回路を備え、
    　前記画素アレイは、第１の半導体基板に形成される２次元状に配置された複数の画素チップの一つであり、
    　前記制御回路は、第２の半導体基板に形成される２次元状に配置された複数の回路チップの一つであり、
    　前記第１の半導体基板に形成する前記画素チップの行および列の配列と、前記第２の半導体基板に形成する前記回路チップの行および列の配列とが異なる、
    　請求項４記載の固体撮像装置。
  20. 　被写体を撮像する、請求項１～１９のいずれか１項に記載の固体撮像装置と、
    　前記固体撮像装置に前記被写体から入射光を導く撮像光学系と、
    　前記固体撮像装置からの出力信号を処理する信号処理回路と、を備える撮像装置。
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