WO2022224437A1 - 電力変換装置及び電力変換装置の制御方法 - Google Patents

電力変換装置及び電力変換装置の制御方法 Download PDF

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hysteresis
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祐樹 糸川
由宇 川井
健志 網本
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三菱電機株式会社
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Definitions

  • the present disclosure relates to a power conversion device and a control method for the power conversion device.
  • Hysteresis control is known as one technique for power converters, in which a semiconductor switching element (hereinafter simply referred to as a “switching element”) is turned on and off according to a comparison between a current or voltage to be controlled and a threshold.
  • a semiconductor switching element hereinafter simply referred to as a “switching element”
  • Patent Document 1 Japanese Patent Laying-Open No. 2005-341712
  • one of the first and second thresholds is compared with a signal corresponding to the inductor current to determine the on/off timing of the switching element.
  • a current hysteresis control is described.
  • the first and second thresholds are set to have a central value based on the output voltage and a width corresponding to the target value of the switching frequency.
  • it describes control of setting the switching frequency as a target value by changing the width of the hysteresis band corresponding to the difference between the first and second thresholds according to the output voltage.
  • Patent Document 1 The hysteresis control of Patent Document 1 is applied to a power conversion device configured with single switching.
  • a power conversion device having a plurality of switching elements that are connected in series between two electric wires and that constitute a so-called leg, when the two semiconductor switching elements that constitute the same leg are alternately turned on and off, , and dead time, during which both are turned off.
  • the present disclosure has been made to solve such problems, and an object of the present disclosure is to stably control the switching frequency to a target value even when a dead time is provided. Another object is to provide hysteresis control of power converters where possible.
  • a power conversion device includes a power conversion circuit and a control circuit.
  • the power conversion circuit has first and second switching elements connected in series between first and second wires.
  • the control circuit performs hysteresis control based on a comparison between a detected value of an electric quantity handled in power conversion by the power conversion circuit and an upper limit value and a lower limit value of a hysteresis band that includes the command value of the electric quantity. to control the on/off of the switching elements.
  • the on/off of the first and second switching elements is controlled so as to provide a dead time during which both the first and second switching elements are turned off when on/off is switched.
  • the control circuit includes a hysteresis band generation section, an upper/lower limit value setting section, a dead time compensation section, a hysteresis comparator, and a dead time generator.
  • the upper/lower limit value setting unit sets the upper limit value and the lower limit value according to the hysteresis band width and the command value.
  • the dead time compensator adds a compensation amount to the upper limit value and the lower limit value set by the upper and lower limit value setting unit to prevent the detected value from going out of the hysteresis band during the dead time.
  • the hysteresis comparator compares the upper limit value and lower limit value after processing by the dead time compensator and the detected value.
  • the dead time generator Based on the output signal of the hysteresis comparator, the dead time generator generates on/off control signals for the first and second switching elements so as to give dead time.
  • the dead time compensator performs a process of adding compensation amounts of different polarities to different one of the upper limit value and the lower limit value depending on whether the detected value is positive or negative.
  • a method for controlling a power converter includes a power conversion circuit having first and second switching elements connected in series between first and second wires, and turning on/off of the first and second switching elements Control is performed to provide a dead time during which both the first and second switching elements are turned off when switching.
  • the control method is a hysteresis control based on a comparison between a detected value of an electric quantity handled in power conversion by the power conversion circuit and an upper limit value and a lower limit value of a hysteresis band containing the command value of the electric quantity, and the first and the first a step of controlling on/off of two switching elements;
  • the step of controlling includes a step of generating a hysteresis band width in hysteresis control according to target values of switching frequencies of the first and second switching elements, and a step of setting upper and lower limits according to the hysteresis band width and the command value.
  • dead time compensation for adding a compensation amount for preventing the detected value from going out of the hysteresis band during the dead time to the set upper and lower limit values; a step of operating a hysteresis comparator so as to compare the latter upper limit value and lower limit value with the detected value; and generating an on/off control signal.
  • dead time compensation compensation amounts of different polarities are added to different upper and lower limit values depending on whether the detected value is positive or negative.
  • a positive or negative compensation amount is selectively added to one of the upper and lower limits of the hysteresis band set according to the target value of the switching frequency. By doing so, it is possible to prevent the detection value from going out of the hysteresis band due to changes in the detection value during the dead time period. hysteresis control can be realized.
  • FIG. 1 is a schematic configuration diagram of a power converter according to Embodiment 1;
  • FIG. FIG. 5 is a functional block diagram illustrating hysteresis control according to a comparative example;
  • FIG. 3 is an example of a waveform diagram of reactor current under hysteresis control in FIG. 2 ;
  • FIG. 4 is a functional block diagram illustrating hysteresis control having a dead time imparting function; 5 is a signal waveform diagram for explaining the operation of the dead time generator shown in FIG. 4;
  • FIG. FIG. 4 is a waveform diagram of reactor current for explaining the influence of dead time on hysteresis control;
  • 3 is a functional block diagram illustrating hysteresis control according to Embodiment 1;
  • FIG. 4 is a first control waveform example of reactor current for explaining hysteresis control according to Embodiment 1.
  • FIG. 7 is a second control waveform example of reactor current for explaining hysteresis control according to Embodiment 1.
  • FIG. 7 is a flowchart for explaining upper and lower limit setting processing for hysteresis control according to Embodiment 1;
  • 4 is a functional block diagram illustrating hysteresis control according to a modification of Embodiment 1;
  • FIG. 9 is a flowchart for explaining hysteresis control processing according to a modification of the first embodiment;
  • 2 is a schematic configuration diagram of a power converter according to Embodiment 2;
  • FIG. 9 is a functional block diagram illustrating hysteresis control according to Embodiment 2;
  • FIG. 15 is a functional block diagram illustrating a configuration example of a neutral point voltage calculator shown in FIG. 14; 16 is a conceptual waveform diagram for explaining the operation of the leg voltage calculator shown in FIG. 15;
  • FIG. 9 is a flowchart for explaining current comparison processing of hysteresis control according to Embodiment 2;
  • Embodiment 1 (Example of circuit configuration) First, a configuration example of the power converter according to Embodiment 1 will be described.
  • FIG. 1 shows a schematic configuration diagram of a power converter 100 according to the first embodiment.
  • the power conversion device 100 is connected between the DC power supply 10 and the AC power supply 20 and performs power transmission between the DC power supply 10 and the AC power supply 20 .
  • the AC power supply 20 is composed of three-phase AC, and the neutral point Nnw is grounded.
  • the power conversion device 100 includes DC link capacitors 131 and 132 having equivalent capacitance values, a three-phase inverter circuit 120, current control reactors 141a to 141c having equivalent inductance values, and a control circuit 150. Power conversion (DC/AC conversion) is performed between the DC power supply 10 and the AC power supply 20 by the three-phase inverter circuit 120 .
  • the three-phase inverter circuit 120 has a first leg 121 to a third leg 123 for three phases connected in parallel between the positive electrode wire 111 and the negative electrode wire 112 .
  • the first leg 121 has switching elements Q1A and Q1B connected in series between the positive electrode wire 111 and the negative electrode wire 112 .
  • the second leg 122 has switching elements Q2A and Q2B connected in series between the positive electrode wire 111 and the negative electrode wire 112 .
  • third leg 123 has switching elements Q3A and Q3B connected in series between positive electrode wire 111 and negative electrode wire 112 .
  • the first leg 121 is a series connection circuit of the switching element Q1A on the positive electrode side and the switching element Q1B on the negative electrode side.
  • the second leg 122 is a series connection circuit of a positive-side switching element Q2A and a negative-side switching element Q2B.
  • the third leg 123 is a series connection circuit of a positive electrode side switching element Q3A and a negative electrode side switching element Q3B.
  • Each of the switching elements on the positive electrode side and the negative electrode side of the first leg 121 to the third leg 123 may be composed of a plurality of switching elements.
  • Each switching element Q1A, Q1B, Q2A, Q2B, Q3A, Q3B has a semiconductor element capable of controlling the on and off timing, represented by IGBT (Insulated Gate Bipolar Transistor) or MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Used.
  • a diode 21 (hereinafter referred to as an antiparallel diode 21) is antiparallel connected to each of the switching elements Q1A, Q1B, Q2A, Q2B, Q3A, and Q3B.
  • Each of the switching elements Q1A to Q3A on the positive electrode side corresponds to an embodiment of the "first switching element”
  • each of the switching elements Q1B to Q3B on the negative electrode side corresponds to an embodiment of the "second switching element". do.
  • the positive electric wire 111 and the negative electric wire 112 are connected to the positive and negative electrodes of the DC power supply 10, respectively.
  • the DC link capacitors 131 and 132 are connected in series between the positive wire 111 and the negative wire 112 in parallel with the DC power supply 10 .
  • the neutral point Nnp of the DC power supply 10 which is the connection point of the DC link capacitors 131 and 132, is grounded in the same way as the neutral point Nnw of the AC power supply 20 is. That is, in the example of FIG. 1, both the neutral point Nnp and the neutral point Nnw are grounded and have the same potential.
  • the midpoint Na of the first leg 121 that is, the connection point between the switching elements Q1A and Q1B is connected to one terminal of the current control reactor 141a.
  • the intermediate point Nb of the second leg 122 that is, the connection point of the switching elements Q2A and Q2B, is connected to one terminal of the current control reactor 141b
  • the intermediate point Nc of the third leg 123 that is, the switching element Q3A. and Q3B is connected to one terminal of the current control reactor 141c.
  • the ground potentials of intermediate points Na to Nc are expressed as voltages ua to uc.
  • the other terminals of the current control reactors 141 a to 141 c are connected to each phase of the AC power supply 20 .
  • the AC power supply 20 mainly operates as a voltage source having a-phase to c-phase AC voltage sources Ea to Ec, and power conversion between the DC power supply 10 and the AC power supply 20 by power conversion by the three-phase inverter circuit 120. is realized.
  • current sensors 145a to 145c are provided for detecting reactor currents ia to ic of respective phases flowing into AC power supply 20 through current control reactors 141a to 141c, respectively.
  • the AC power supply 20 is provided with voltage sensors (not shown) for detecting the voltages (AC) va to vc output to each phase.
  • the voltages va to vc can be detected, for example, by arranging a voltage sensor (not shown) that detects ground potential. , may be converted into voltages va to vc indicating the ground potential in the control circuit 150 .
  • Values detected by various sensors including the current sensors 145a to 145c and a voltage sensor (not shown) are input to the control circuit 150.
  • the control circuit 150 outputs gate signals for controlling ON/OFF of each of the switching elements Q1A, Q1B, Q2A, Q2B, Q3A, and Q3B based on the input sensor detection values. Thereby, power conversion by the three-phase inverter circuit 120 is controlled.
  • control circuit 150 is computer-based so as to include a CPU (Central Processing Unit) 155 , a memory 156 , and an input/output (I/O) circuit 157 .
  • the CPU 155 , memory 156 and I/O circuit 157 can exchange data with each other via a bus 158 .
  • a program is stored in advance in a partial area of the memory 156, and the CPU 155 can execute hysteresis control, which will be described later, by executing the program.
  • the I/O circuit 157 inputs and outputs signals and data to/from the outside of the control circuit 150 (for example, a sensor group including the three-phase inverter circuit 120 and the current sensors 145a to 145c).
  • control circuit 150 can be configured using a digital electronic circuit such as FPGA (Field Programmable Gate Array) or ASIC (Application Specific Integrated Circuit). is. Also, at least part of the control circuit 150 can be configured by analog electronic circuits including comparators, operational amplifiers, differential amplifier circuits, and the like. It is assumed that the function of each block constituting each of the plurality of hysteresis control units described below is realized by at least one of software processing and hardware processing by control circuit 150 .
  • a digital electronic circuit such as FPGA (Field Programmable Gate Array) or ASIC (Application Specific Integrated Circuit).
  • analog electronic circuits including comparators, operational amplifiers, differential amplifier circuits, and the like. It is assumed that the function of each block constituting each of the plurality of hysteresis control units described below is realized by at least one of software processing and hardware processing by control circuit 150 .
  • hysteresis control for controlling the on/off of the switching elements Q1A and Q1B forming the first leg 121 based on the reactor current ia will be representatively described. However, for each hysteresis control described below, in each of the second leg 122 and the third leg 123, the switching elements Q2A and Q2B and the switching elements Q3A and Q3B are turned on and off based on the reactor currents ib and ic, respectively.
  • a hysteresis control for controlling the can be implemented as well.
  • FIG. 2 shows a functional block diagram for explaining hysteresis control according to a comparative example.
  • the hysteresis control unit 30 a according to the comparative example has adders 52 and 54 , a hysteresis comparator 60 and an inverter 61 .
  • the adder 52 adds the current command value ia* of the reactor current ia and (BW/2) to calculate the upper limit value Iup of the hysteresis band.
  • the adder 54 adds the current command value ia* and -(BW/2) to calculate the lower limit value Ilw of the hysteresis band.
  • the current command value ia* is a sinusoidal current having the same frequency as the three-phase AC voltage of AC power supply 20 .
  • the hysteresis comparator 60 indicates a comparison result between the reactor current ia (detected value) detected by the current sensor 145a and the upper limit value Iup and the lower limit value Ilw of the hysteresis band. It outputs a pulse signal having a logic low level (“L level”).
  • the output signal S1a* of the hysteresis comparator 60 is used as it is as the gate signal S1a of the switching element Q1A on the positive electrode side.
  • the inverter 61 inverts the output signal of the hysteresis comparator 60 .
  • S1b* obtained by inverting the output signal S1a* is used as the gate signal S1b of the switching element Q1B on the negative electrode side.
  • the corresponding switching element is turned on during the H level period of each gate signal, and the corresponding switching element is turned off during the L level period.
  • the gate signals S1a and S1b in FIG. 2 are gate signals for theoretical on/off control with no dead time.
  • the positive side switching element Q1A and the negative side switching element Q1B are complementarily turned on and off in response to the gate signals S1a and S1b using S1a* and S1b* as they are.
  • FIG. 3 shows an example of a reactor current waveform diagram by the hysteresis control of FIG.
  • the output voltage of the three-phase inverter circuit 120 that is, the voltage of the DC power supply 10
  • the potential (E/2) of the positive electrode wire 111 is the voltage va of the AC power supply 20. It is assumed that the potential of the a-phase is exceeded.
  • the reactor current ia increases during the ON period of the switching element Q1A on the positive electrode side.
  • the reactor current decreases during the ON period of the switching element Q1B on the negative electrode side (the OFF period of the switching element Q1A).
  • the output signal of the hysteresis comparator 60 changes, thereby switching the switching element Q1A on the positive side and the switching element Q1A on the negative side.
  • the ON periods of Q1B are provided alternately, and the direction of change in reactor current ia is reversed.
  • time t1 is the ON period of the switching element Q1A on the positive electrode side
  • the rising reactor current ia is compared with the upper limit value Iup, and the output signal of the hysteresis comparator 60 is maintained at the H level while ia ⁇ Iup. .
  • the output signal of the hysteresis comparator 60 changes from H level to L level.
  • the switching element Q1A on the positive electrode side is turned off and the switching element Q1B on the negative electrode side is turned on, so that the reactor current ia begins to decrease.
  • the reactor current ia is compared with the lower limit value Ilw, and the output signal of the hysteresis comparator 60 is maintained at L level while ia>Ilw.
  • the output signal of hysteresis comparator 60 changes from L level to H level.
  • the switching element Q1B on the negative electrode side is turned off and the switching element Q1A on the positive electrode side is turned on, so that the reactor current ia starts to rise.
  • the duty D is the ratio of the ON period length Ton of the switching element Q1A to the switching period Tsw.
  • the ratio of the OFF period length Toff of the switching element Q1A (that is, the ON period of the switching element Q1B) to the switching period Tsw is given by (1 ⁇ D).
  • FIG. 4 shows a functional block diagram of hysteresis control having a dead time imparting function.
  • the hysteresis control section 30b shown in FIG. 4 further has a dead time generator 70 compared to the configuration of the hysteresis control section 30a shown in FIG.
  • the dead time generator 70 receives the output signals S1a* and S1b* of the hysteresis comparator 60 and the inverter 61 and generates gate signals S1a and S1b to which dead time is added.
  • FIG. 5 shows a signal waveform diagram for explaining the operation of the dead time generator 70.
  • the output signal S1a* of the hysteresis comparator 60 and its inverted signal S1b* are alternately set to one of H level and L level.
  • the dead time generator 70 generates a turn-off command at the same timing when the switching elements on the positive electrode side and the negative electrode side are turned on and off, and adds a predetermined delay time Td to the turn-on command. do.
  • both the gate signals S1a and S1b are set to the L level, that is, a dead time can be provided in which an OFF command is given to both the switching elements on the positive electrode side and the sub-electrode side.
  • the period length of the dead time is also simply referred to as dead time Td.
  • FIG. 6 shows an example of a reactor current waveform diagram for explaining the effect of dead time on hysteresis control.
  • FIG. 6 shows an example waveform of the reactor current when hysteresis control is performed using the gate signals S1a and S1b of FIG. be
  • the gate signal S1a is maintained at L level from time t2 until the dead time Td elapses. Therefore, the reactor current ia continues to decrease during the dead time period. Then, at time t2x after the dead time Td has elapsed, the gate signal S1a changes from L level to H level, so that the reactor current ia turns to increase.
  • the length of time until the reactor current ia reaches the upper limit value Iup increases from time t2 to time t3 in FIG. . Therefore, it is understood that the actual switching period Tsw under hysteresis control has an error due to the influence of the dead time with respect to the target value Ttrg corresponding to the hysteresis band width BW.
  • Hysteresis control according to Embodiment 1 In the first embodiment, hysteresis control that compensates for the effects of dead time described above will be described.
  • FIG. 7 is a functional block diagram illustrating hysteresis control according to Embodiment 1.
  • FIG. Hysteresis controller 31 according to the first embodiment includes hysteresis band generator 50 , adders 52 and 54 , hysteresis comparator 60 , dead time generator 70 , and dead time compensators 72 and 74 . That is, the hysteresis control section 31 further includes a hysteresis band generation section 50 and dead time compensation sections 72 and 74, as compared with the hysteresis control section 30b shown in FIG.
  • the hysteresis band generator 50 has the function of calculating the hysteresis band width BW for controlling the switching frequency to the target value ftrg, and also calculates the duty D, (1- It has the arithmetic function of D).
  • the ON period length Ton and the OFF period length Toff of the switching element Q1A on the positive electrode side can be expressed by the following equations (2) and (3).
  • the hysteresis band width BW for setting the switching frequency to the target value ftrg under the current slope of the reactor current ia is calculated from the equation (5). That is, the hysteresis band generation unit 50 calculates from the detected value of the voltage va, the voltage E (constant or detected value) of the DC power supply 10, the inductance value L of the current control reactor 141a, and the target value ftrg of the switching frequency. be done.
  • the hysteresis band generation unit 50 inputs +(BW/2) to the adder 52 and -(BW/2) to the adder 54 based on the hysteresis band width BW calculated by Equation (5). input.
  • the adders 52 and 54 correspond to one embodiment of the "upper/lower limit value setting unit", and the hysteresis band defined by the upper limit value Iup and the lower limit value Ilw can include the current command value ia*.
  • the reactor current ia corresponds to an example of the "electrical quantity" subject to hysteresis control
  • the current command value ia* corresponds to an example of the "command value" of the electric quantity. do.
  • the dead time compensator 72 determines the dead time based on the upper limit value Iup (before dead time compensation) from the adder 52, the duty D generated by the hysteresis band generator 50, and the polarity (positive/negative) of the reactor current ia. An upper limit value Iupc after time compensation is generated.
  • the dead time compensation unit 74 receives the lower limit value Ilw (before dead time compensation) from the adder 54, the duty (1 ⁇ D) generated by the hysteresis band generation unit 50, and the polarity (positive/negative) of the reactor current ia. to generate the lower limit value Ilwc after dead time compensation.
  • the dead time compensation units 72, 72 use the current command value ia* to determine the polarity (positive/negative) of the reactor current ia, thereby stabilizing the positive/negative determination result.
  • the hysteresis comparator 60 compares the upper limit value Iupc and lower limit value Ilwc of the hysteresis band after processing by the dead time compensators 72 and 74 with the reactor current ia (detected value) detected by the current sensor 145a.
  • the output signal S1a* of the hysteresis comparator 60 and its inverted signal S1b* are input to the dead time generator 70, and the dead time generator 70 generates the gate signal S1a to which the dead time is added. , S1b. That is, the hysteresis control unit 31 of FIG. 7 uses the upper limit value Iupc and the lower limit value Ilwc of the hysteresis band after dead time compensation to control the gate signals S1a and S1b similarly to the hysteresis control unit 30b shown in FIG. It is generated.
  • FIG. 6 exemplifies calculation of the compensation amount for the lower limit value Ilw for coping with the influence of dead time.
  • the output signal (S1a*) of the hysteresis comparator 60 is Even when the level changes from the L level to the H level, the reactor current ia continues to decrease until time t2x when the dead time Td elapses.
  • the ON period of the switching element Q1A for increasing the reactor current ia does not start, so the reactor current ia drops below the lower limit value Ilw by Xd. That is, a control error occurs in the reactor current ia with respect to the lower limit of the hysteresis band. In this way, if the reactor current behaves (increase/decrease) differently during the dead time and after the dead time ends, a control error will occur with respect to the upper or lower limit of the hysteresis band. Become.
  • the slope of the reactor current ia is the same between times t1 to t2 and between times t2 to t2x. A proportional relationship is established.
  • the gate signal S1a changes from the L level to the H level.
  • the lower limit value of the reactor current ia at the changing timing can be controlled to the lower limit value Ilw (before compensation) based on the hysteresis band width BW.
  • FIG. 8 shows an example of reactor current control waveforms when the reactor current ia is positive (ia>0).
  • the reactor current ia When the reactor current ia is positive, on the lower limit side of the hysteresis band, the behavior (increase/decrease) of the reactor current ia differs during the dead time and during the ON period of the switching element Q1A after the dead time. As a result, a control error (Xd) of the reactor current ia as illustrated in FIG. 6 occurs during the dead time period. As a result, as indicated by the dotted line in FIG. 8, in the hysteresis control according to the upper limit value Iup and the lower limit value Ilw before compensation, the reactor current ia falls outside the hysteresis band on the lower limit side during the dead time period. I'm out.
  • the reactor current ia decreases when both the switching elements Q1A and Q1B are turned off during the dead time Td. That is, the behavior of the reactor current ia is the same during the dead time and during the OFF period of the switching element Q1A (ON period of the switching element Q1B) after the dead time. Therefore, there is no need to compensate for the upper limit Iup according to the hysteresis band width BW calculated by the hysteresis band generator 50 .
  • the dead time compensation unit 72 reduces the upper limit value Iup according to the hysteresis band width BW calculated by the hysteresis band generation unit 50 to
  • the reactor current ia is outside the hysteresis band (hysteresis band width BW) during the dead time period by the hysteresis control using the lower limit value Ilwc compensated on the rising side. can avoid going out.
  • FIG. 9 shows an example of reactor current control waveforms when the reactor current ia is negative (ia ⁇ 0).
  • the reactor current ia When the reactor current ia is negative, the reactor current ia rises during the dead time period, contrary to FIG. Therefore, on the upper limit side of the hysteresis band, the behavior (increase/decrease) of the reactor current ia during the dead time differs from that during the OFF period of the switching element Q1A after the dead time. This causes a control error of the reactor current ia during the dead time period. As a result, as indicated by the dotted line in FIG. 9, in the hysteresis control according to the upper limit value Iup and the lower limit value Ilw before compensation, the reactor current ia falls outside the hysteresis band on the upper limit side during the dead time period. I'm out.
  • the dead time compensation unit 72 reduces the upper limit value Iup according to the hysteresis band width BW calculated by the hysteresis band generation unit 50 to the negative value.
  • the compensation amount Xd# at this time can be obtained by the following formula (10) by replacing the duty (1-D) with D in the formula (9).
  • the dead time compensation unit 74 reduces the lower limit value Ilw according to the hysteresis band width BW calculated by the hysteresis band generation unit 50 to
  • the reactor current ia is outside the hysteresis band (hysteresis band width BW) during the dead time period by the hysteresis control using the upper limit value Iupc compensated on the lower side. can avoid going out.
  • the compensation amount Xd (Xd>0) or Xd# ( Xd# ⁇ 0) is added. That is, the polarity (positive/negative) of the compensation amount and to which of the upper limit value Iup and the lower limit value Ilw the compensation amount is added differ depending on whether the reactor current ia is positive or negative.
  • the absolute values of the compensation amounts Xd and Xd# are proportional to the duties D and (1-D). It is understood that it is proportional to the ratio of the dead time Td to the ON period length of Q1B.
  • FIG. 10 shows a flowchart for explaining processing for setting upper and lower limit values of hysteresis control according to the first embodiment.
  • the control process of FIG. 10 is periodically and repeatedly executed by the control circuit 150 .
  • step (hereinafter simply referred to as "S") 110 the control circuit 150 obtains the voltages va to vc from the sensor output and the current command values ia* to ic*.
  • the control circuit 150 calculates the hysteresis band width BW according to the above equation (5) in S120, and calculates the duty D, (1-D) used in dead time compensation in S130.
  • the duty can be calculated using, for example, formulas (6) and (7) described above, but can also be calculated using other methods.
  • the duty D, (1 ⁇ D) there It is also possible to calculate from the ratio.
  • the processing from S120 to S130 corresponds to the operation of the hysteresis band generator 50 in FIG.
  • the control circuit 150 calculates the upper limit value Iup and lower limit value Ilw of the hysteresis band for each phase based on the hysteresis band width BW and the current command values ia* to ic* calculated at S120.
  • the processing by S140 corresponds to the output operation of BW/2 and -(BW/2) from the hysteresis band generator 50 and the operations of the adders 52 and 54.
  • control circuit 150 calculates the upper limit value Iupc and the lower limit value Ilwc of the hysteresis band after dead time compensation.
  • S150 includes S152, S154, and S156.
  • the control circuit 150 determines the polarity (positive/negative) of the reactor currents ia to ic in each phase based on the current command values ia* to ic*. If the reactor current is positive (YES determination in S152), the process proceeds to S154, and if the reactor current is negative (NO determination in S152), the process proceeds to S156.
  • Dead time compensation is performed so as to decrease.
  • the processing of S150 corresponds to the operation of dead time compensators 72 and 74 in FIG.
  • the upper limit value Iupc and lower limit value Ilwc of the hysteresis band set by the control process of FIG. A gate signal for the switching element of each leg to which a dead time Td is added is generated so as to hysteresis-control the value (instantaneous value).
  • a positive or negative compensation amount is selectively added to one of the upper limit value and the lower limit value of the hysteresis band set according to the target value of the switching frequency.
  • Embodiment 1 is a functional block diagram illustrating hysteresis control according to a modification of Embodiment 1.
  • FIG. 11 is a functional block diagram illustrating hysteresis control according to a modification of Embodiment 1.
  • the hysteresis control unit 32 according to the modification of the first embodiment further includes a protection circuit 80 compared to the hysteresis control unit 31 (FIG. 7) according to the first embodiment. different.
  • the limit value BWmin can be determined in advance based on the slope of the reactor current ia, which depends on the inductance value of the current control reactor 141a, so as not to destabilize the switching operation.
  • the hysteresis comparator adds (BWmin-BW#)/2 to the upper limit value Iupc and subtracts (BWmin-BW#)/2 from the lower limit value Ilwc.
  • 60 input upper and lower hysteresis band values Iupc and Ilwc (after dead time compensation) can be modified.
  • FIG. 11 Another configurations of FIG. 11 are the same as those of hysteresis control unit 31 of FIG. 7, and thus detailed description thereof will not be repeated.
  • FIG. 12 shows a flowchart for explaining the hysteresis control process according to the modification of the first embodiment.
  • control circuit 150 executes the processing of S160 for protecting the hysteresis bandwidth after S110-S150 as in FIG. S160 includes S162, S164, and S166.
  • the control circuit 150 compares the hysteresis band width BW# based on the upper limit value Iupc and the lower limit value Ilwc after processing by the dead time compensation units 72 and 74 with a predetermined limit value BWmin. If BW# ⁇ BWmin (YES determination in S162), the process proceeds to S164, and if BW# ⁇ BWmin (NO determination in S162), the process proceeds to S166.
  • the control circuit 150 corrects the upper limit value Iupc and lower limit value Ilwc of the hysteresis band input to the hysteresis comparator 60 so that BW# ⁇ BWmin is ensured.
  • the upper limit value Iupc and the lower limit value Ilwc can be corrected such that the upper limit value Iupc is increased and the lower limit value Ilwc is decreased.
  • control circuit 150 inputs the upper limit value Iupc and the lower limit value Ilwc after processing by the dead time compensators 72 and 74 to the hysteresis comparator 60 without correcting them.
  • the processing of S160 corresponds to the operation of the protection circuit 80 in FIG.
  • the switching operation can be stabilized by maintaining the hysteresis width at or above a certain level.
  • FIG. 13 is a schematic configuration diagram of a power conversion device 101 according to Embodiment 2. As shown in FIG. 13
  • the power converter 101 shown in FIG. 13 is similar to that of the first embodiment in that the neutral point Nnp on the DC side of the three-phase inverter circuit 120 (that is, the neutral point of the DC power supply 10) is not grounded. It differs from the power conversion device 100 .
  • Other configurations of power converter 101 are the same as those of power converter 100, and detailed description thereof will not be repeated.
  • neutral point voltage vnp the potential difference between the neutral point Nnw on the AC side and the neutral point Nnp on the DC side.
  • neutral point voltage vnp the neutral point voltage
  • the amount of current fluctuation due to such fluctuations in the neutral point voltage affects the hysteresis control that controls the reactor current, so if the neutral point voltage fluctuates, it is necessary to remove the amount of current fluctuation due to this. .
  • the neutral point Nnw on the AC side is grounded, while the neutral point Nnp on the DC side is not grounded. It occurs because the point Nnp or the neutral point Nnw is not grounded.
  • the neutral point Nnp of the DC power supply 10 corresponds to one embodiment of the "first neutral point”
  • the neutral point Nnw of the AC power supply 20 corresponds to one embodiment of the "second neutral point”. handle.
  • FIG. 14 shows a functional block diagram for explaining hysteresis control according to the second embodiment.
  • the hysteresis control unit 33 reduces the neutral point voltage fluctuation of the reactor current ia by It differs in that it further has a current compensator 90 for removing it.
  • the configuration of other parts of the hysteresis control unit 33 is the same as that of the hysteresis control unit 31, and will not be repeated.
  • a protection circuit 80 similar to that shown in FIG. Accordingly, in the hysteresis control unit 33 as well, the upper limit value Iupc and the lower limit value Ilwc of the hysteresis band input to the hysteresis comparator 60 are calculated in the same manner as in the first embodiment or its modification.
  • the current compensator 90 has a neutral point voltage calculator 92 , a current fluctuation component calculator 95 , and a subtractor 98 .
  • a neutral point voltage calculator 92 calculates a neutral point voltage Vnp corresponding to a theoretical value of the neutral point voltage vnp from the switching patterns of the switching elements Q1A to Q3A and Q1B to Q3B.
  • the neutral point voltage Vnp has a stepped voltage waveform that changes according to the switching pattern.
  • Vnp +(E/6).
  • Vnp +(E/2) during the period when all three switching elements on the positive electrode side are on
  • Vnp -(E/2) during the period when all three switching elements on the negative electrode side are on. 2).
  • the neutral point voltage Vnp is determined by a combination of voltages ua to uc, which are ground potentials of intermediate points Na to Nc of the first leg 121 to the third leg 123 .
  • the theoretical values of the voltages ua to uc determined by the switching pattern in each leg are hereinafter also referred to as leg voltages Ua* to Uc*.
  • FIG. 15 shows a configuration example of the neutral point voltage calculator 92 shown in FIG.
  • the neutral point voltage calculator 92 has leg voltage calculators 93 a to 93 c and a Vnp calculator 94 .
  • Leg voltage calculator 93a calculates leg voltage Ua*, which is the theoretical value of ground potential at midpoint Na of first leg 121, using gate signals S1a and S1b of switching elements Q1A and Q1B and reactor current ia. do.
  • FIG. 16 shows a conceptual waveform diagram for explaining the operation of the leg voltage calculator 93a of the first leg 121.
  • leg voltage Ua* +(E/2).
  • the antiparallel diode 21 of the switching element Q1A or Q1B conducts, thereby electrically connecting the intermediate point Na to the positive wire 111 or the negative wire 112. be done. Therefore, the leg voltage Ua* differs depending on the polarity (positive/negative) of the reactor current ia.
  • the leg voltage calculator 93a can calculate the leg voltage Ua* based on the gate signals S1a and S1b of the switching elements Q1A and Q1B and the reactor current ia (polarity).
  • leg voltage calculator 93b calculates the ground potential (theoretical value ) is calculated.
  • the leg voltage calculator 93c uses the gate signals S3a and S3b of the switching elements Q3A and Q3B and the reactor current ic to calculate the leg voltage, which is the ground potential (theoretical value) of the intermediate point Nc of the third leg 123. Calculate Uc*.
  • the gate signal S1a is replaced with the gate signal S2a or S3a
  • the gate signal S1b is replaced with the gate signal S2b or S3b
  • the reactor current ia is replaced with the reactor current ib or ic
  • the leg voltage Ub* or Uc* can be obtained instead of the leg voltage Ua*.
  • the Vpn calculator 94 calculates the neutral point voltage Vnp using the leg voltages Ua* to Uc* from the leg voltage calculators 93a to 93c. If the neutral point Nnp on the DC side is not grounded, no current path is formed via the neutral points Nnp and Nnw. , and changes stepwise as described above. A zero-phase current is added to each of the reactor currents ia to ic, and the sum of the reactor currents ia to ic after addition of the zero-phase currents becomes zero.
  • the current fluctuation component calculation unit 95 calculates the current fluctuation component i0 caused by the change in the neutral point voltage Vnp. calculate.
  • the subtractor 98 subtracts the current fluctuation component i0 calculated by the current fluctuation component calculator 95 from the detected value of the reactor current ia.
  • a reactor current iac with the fluctuation component canceled is output.
  • Reactor current iac from subtractor 98 is input to hysteresis comparator 60 .
  • the hysteresis comparator 60 compares the reactor current iac compensated by the current compensation unit 90 with the upper limit value Iupc and the lower limit value Ilwc of the hysteresis band.
  • hysteresis control of the reactor current can be performed similarly to the modification thereof.
  • the current fluctuation component calculator 95 can be composed of integral elements having a time constant according to the inductance value L of the current control reactors 141a to 141c.
  • the current fluctuation component calculation unit 95 further adds a high-pass filter (preferably, a second-order or higher-order high-pass filter) having a cutoff frequency sufficiently lower than the switching frequency in order to prevent the DC error from accumulating. It is also possible to calculate the current fluctuation component i0 by inputting the output value of to the integral element described above.
  • the current fluctuation component calculator 95 can be configured using a first-order low-pass filter instead of the integral element described above.
  • FIG. 17 shows a flowchart for explaining current comparison processing of hysteresis control according to the second embodiment.
  • the control process of FIG. 17 is periodically and repeatedly executed by the control circuit 150 .
  • the control circuit 150 acquires the upper limit value Iupc and the lower limit value Ilwc of the hysteresis band through S210.
  • the processing of S210 is implemented by reading the values obtained by the control processing shown in FIG. 10 or 12 .
  • control circuit 150 When the control circuit 150 acquires the reactor current detection values (ia to ic) from the sensor output in S220, the control circuit 150 removes the fluctuation component due to the neutral point potential fluctuation from the reactor current detection values in S230.
  • S230 has S232 and S234.
  • control circuit 150 calculates the current fluctuation component caused by the fluctuation of the neutral point voltage Vnp, and in S234 cancels the current fluctuation component obtained in S232 from the reactor current detection value (S220).
  • the process of S232 corresponds to the operations of the neutral point voltage calculator 92 and the current fluctuation component calculator 95 in FIG. 14, and the process of S234 corresponds to the operation of the subtractor 98 in FIG.
  • the control circuit 150 performs a process of comparing the reactor current (S234) with the upper limit value Iupc and the lower limit value Ilwc (S210) through S250 to S290. In S250, the control circuit 150 branches the processing according to the level of the output signal (corresponding to the output signal of the hysteresis comparator 60) indicating the comparison result.
  • the control circuit 150 compares the output signal with the lower limit value Ilwc of the hysteresis band in S260 when the output signal is at the L level (when determined as YES in S250). While the reactor current is higher than the lower limit value Ilwc (NO determination in S260), S290 maintains the output signal at L level. On the other hand, when the reactor current drops to the lower limit value Ilwc (YES in S260), the output signal is inverted from the L level to the H level through S280.
  • the control circuit 150 compares the reactor current with the upper limit value Iupc in S270. While the reactor current is lower than the upper limit value Iupc (NO determination in S270), the output signal is maintained at the H level by S290. On the other hand, when the reactor current rises to the upper limit value Iupc (YES in S270), the output signal is inverted from H level to L level in S280.
  • the processing of S250-S290 corresponds to the operation of the hysteresis comparator 60 in FIG.
  • the control circuit 150 generates a gate signal for each switching element of the three-phase inverter circuit 120 in S300, based on the output signal of the hysteresis comparator 60 obtained in S250-S290, in such a manner as to add dead time.
  • the processing of S300 corresponds to the operation of the dead time generator 70.
  • control circuit 150 can execute the hysteresis control current comparison process according to the first embodiment and its modification by the control process in which S230 is deleted from the flowchart shown in FIG.
  • the reactor current detection value (S210) is compared with the upper limit value Iupc and the lower limit value Ilwc (S210).
  • the processing of S250-S290 corresponds to the operation of the hysteresis comparator 60 of FIGS. 7 and 11, respectively.
  • the neutral point potential fluctuates because the neutral point Nnw of the AC power supply 20 or the neutral point Nnp on the DC side of the three-phase inverter circuit 120 is not grounded.
  • the effect of the hysteresis control according to Embodiment 1 or its modification can be obtained also in the configuration.
  • the effect of dead time is eliminated, and the switching element is turned on and off according to the hysteresis band width BW reflecting the target value ftrg of the switching frequency. Therefore, the switching frequency can be stably controlled to the target value ftrg.
  • the target value ftrg By setting the target value ftrg to a constant value as mentioned in the present embodiment, fluctuations in the switching frequency can be suppressed and the operation of the power converter can be stabilized. By stabilizing the switching frequency, it is possible to prevent an increase in the computational load on the microcomputer, FGPA, or the like that constitutes the control circuit 150 as the switching frequency increases.
  • the switching frequency target value ftrg may be set variably according to the passage of time. For example, by changing the target value ftrg at regular time intervals, it is possible to operate the power converter so as to reduce the noise level peaks on the frequency spectrum. Moreover, it is possible to set the target value ftrg so as to reduce the noise level of a specific frequency in cooperation with an external device of the power converter.
  • the target value ftrg of the switching frequency is variably set according to the temperature condition of the power converter.
  • the amount of heat generated by the current control reactors 141a to 141c depends on the magnitude of the ripple current components of the reactor currents ia to ic, that is, the switching frequency of the three-phase inverter circuit 120. Therefore, the switching elements Q1A to Q3A and Q1B to Q3B and the temperatures of the current control reactors 141a to 141c, it is possible to change the target value ftrg.
  • hysteresis control is applied to a three-phase inverter circuit.
  • the hysteresis control according to the present embodiment is applied to a single-phase inverter circuit having two legs, a chopper circuit that performs DC/DC conversion, or a PWM rectifier circuit that performs AC/DC conversion. It is possible to
  • the reactor currents ia to ic output from the three-phase inverter circuit 120 are subjected to hysteresis control.
  • the hysteresis control according to the present embodiment is realized by comparing the upper and lower limits of the hysteresis band that includes the command value of the electric quantity. It is possible.
  • the quantity of electricity handled in power conversion which is the target of hysteresis control, is applied to the power converter such as the reactor current and the DC link voltage (the voltage of the DC link capacitors 131 and 132) in this embodiment. It includes the amount of electricity input and output and the amount of electricity detected inside the power converter.

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Abstract

加算器（５２，５４）は、スイッチング周波数の目標値（ｆｔｒｇ）に従って設定されたヒステリシス幅（ＢＷ）と電流指令値（ｉａ＊）とを用いて、ヒステリシスバンドの上限値（Ｉｕｐ）及び下限値（Ｉｌｗ）を出力する。ヒステリシスコンパレータ（６０）は、デッドタイム補償部（７２，７４）によるデッドタイム補償後の上限値（Ｉｕｐｃ）及び下限値（Ｉｌｗｃ）と、リアクトル電流（ｉａ）と比較結果を出力する。デッドタイム生成器（７０）は、ヒステリシスコンパレータ（６０）の出力信号に基づき、デッドタイムが付与される様にスイッチング素子のゲート信号（Ｓ１ａ，Ｓ１ｂ）を生成する。デッドタイム補償部（７２，７４）は、リアクトル電流（ｉａ）が正の場合と負の場合とで、上限値（Ｉｕｐ）及び下限値（Ｉｌｗ）の異なる一方に対して、異なる極性の補償量を加算する。

Description

電力変換装置及び電力変換装置の制御方法
　本開示は、電力変換装置及び電力変換装置の制御方法に関する。
　電力変換装置の一手法として、制御対象となる電流又は電圧と閾値との比較に応じて、半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）をオンオフするヒステリシス制御が知られている。
　例えば、特開２００５－３４１７１２号公報（特許文献１）には、第１及び第２の閾値のいずれかと、インダクタ電流に応じた信号とを比較して、スイッチング素子のオンオフのタイミングを決定する、電流ヒステリシス制御が記載される。特許文献１の電流ヒステリシス制御では、第１及び第２の閾値は、出力電圧に基づく中心値と、スイッチング周波数の目標値に応じた幅とを有する様に設定される。更に、出力電圧に応じて、第１及び第２の閾値の差に相当するヒステリシスバンドの幅を変えることで、スイッチング周波数を目標値とする制御が記載されている。
特開２００５－３４１７１２号公報
　特許文献１のヒステリシス制御は、単独のスイッチングで構成された電力変換装置に適用されている。これに対して、２本の電線間に直列接続されて、所謂レグを構成する複数のスイッチング素子を有する電力変換装置では、同一レグを構成する２個の半導体スイッチング素子を交互にオンオフする際に、デッドタイムと呼ばれる両者をオフする期間が設けられることが一般的である。
　レグを有する電力半導体装置では、デッドタイム期間が回路挙動に影響を与えることが懸念されるため、特許文献１に記載された電流ヒステリシス制御を単純に適用した場合には、スイッチング周波数を目標値に制御することが困難になることが懸念される。
　本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、デッドタイムが設けられた場合にも、スイッチング周波数を目標値に安定的に制御することが可能な、電力変換装置のヒステリシス制御を提供することである。
　本開示のある局面によれば、電力変換装置が提供される。電力変換装置は、電力変換回路と、制御回路とを備える。電力変換回路は、第１及び第２の電線の間に直列接続された第１及び第２のスイッチング素子を有する。制御回路は、電力変換回路による電力変換で取り扱われる電気量の検出値と、当該電気量の指令値を包含するヒステリシスバンドの上限値及び下限値との比較に基づくヒステリシス制御によって第１及び第２のスイッチング素子のオンオフを制御する。第１及び第２のスイッチング素子のオンオフは、オンオフが切替わる際に第１及び第２のスイッチング素子の両方がオフするデッドタイムが設けられる様に制御される。制御回路は、ヒステリシスバンド生成部と、上下限値設定部と、デッドタイム補償部と、ヒステリシスコンパレータと、デッドタイム生成器とを含む。上下限値設定部は、ヒステリシスバンド幅及び指令値に従って、上限値及び下限値を設定する。デッドタイム補償部は、上下限値設定部によって設定された上限値及び下限値に対して、デッドタイムの間に検出値がヒステリシスバンドの外に出ることを避けるための補償量を加算する。ヒステリシスコンパレータは、デッドタイム補償部による処理後の上限値及び下限値と、検出値とを比較する。デッドタイム生成器は、ヒステリシスコンパレータの出力信号に基づき、デッドタイムが付与される様に第１及び第２のスイッチング素子のオンオフの制御信号を生成する。デッドタイム補償部は、検出値が正の場合と負の場合との間で、上限値及び下限値の異なる一方に対して、異なる極性の補償量を加算する処理を実行する。
　本開示の他のある局面によれば、電力変換装置の制御方法が提供される。電力変換装置は、第１及び第２の電線の間に直列接続された第１及び第２のスイッチング素子を有する電力変換回路を備えるとともに、第１及び第２のスイッチング素子のオンオフが、オンオフが切替わる際に第１及び第２のスイッチング素子の両方がオフするデッドタイムが設けられる様に制御される。制御方法は、電力変換回路による電力変換で取り扱われる電気量の検出値と、当該電気量の指令値を包含するヒステリシスバンドの上限値及び下限値との比較に基づくヒステリシス制御によって前記第１及び第２のスイッチング素子のオンオフを制御するステップを備える。当該制御するステップは、第１及び第２のスイッチング素子のスイッチング周波数の目標値に従ってヒステリシス制御におけるヒステリシスバンド幅を生成するステップと、ヒステリシスバンド幅及び指令値に従って上限値及び下限値を設定するステップと、設定された上限値及び下限値に対して、デッドタイムの間に検出値がヒステリシスバンドの外に出ることを避けるための補償量を加算するデッドタイム補償を実行するステップと、デッドタイム補償の後の上限値及び下限値と、検出値とを比較する様にヒステリシスコンパレータを動作させるステップと、ヒステリシスコンパレータの出力信号に基づき、デッドタイムが付与される様に第１及び第２のスイッチング素子のオンオフの制御信号を生成するステップとを含む。デッドタイム補償において、検出値が正の場合と負の場合とでは、上限値及び下限値の異なる一方に対して、異なる極性の補償量が加算される。
　本開示によれば、制御対象である検出値の極性に応じて、スイッチング周波数の目標値に従って設定されたヒステリシスバンドの上限値及び下限値の一方に、正又は負の補償量を選択的に加算することによって、デッドタイム期間中における検出値の変化によって、検出値がヒステリシスバンドの外に出ることを回避できるので、デッドタイムの影響を排除して、スイッチング周波数を目標値に安定的に制御することが可能なヒステリシス制御を実現することができる。
実施の形態１に係る電力変換装置の概略構成図である。 比較例に係るヒステリシス制御を説明する機能ブロック図である。 図２のヒステリシス制御によるリアクトル電流の波形図の一例である。 デッドタイムの付与機能を有するヒステリシス制御を説明する機能ブロック図である。 図４に示されたデッドタイム生成器の動作を説明するための信号波形図である。 ヒステリシス制御に対するデッドタイムの影響を説明するためのリアクトル電流の波形図である。 実施の形態１に係るヒステリシス制御を説明する機能ブロック図である。 実施の形態１に係るヒステリシス制御を説明するためのリアクトル電流の第１の制御波形例である。 実施の形態１に係るヒステリシス制御を説明するためのリアクトル電流の第２の制御波形例である。 実施の形態１に係るヒステリシス制御の上下限値の設定処理を説明するフローチャートである。 実施の形態１の変形例に係るヒステリシス制御を説明する機能ブロック図である。 実施の形態１の変形例に係るヒステリシス制御の処理を説明するフローチャートである。 実施の形態２に係る電力変換装置の概略構成図である。 実施の形態２に係るヒステリシス制御を説明する機能ブロック図である。 図１４に示された中性点電圧演算部の構成例を説明する機能ブロック図である。 図１５に示されたレグ電圧計算部の動作を説明するための概念的な波形図である。 実施の形態２に係るヒステリシス制御の電流比較処理を説明するフローチャートである。
　以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。なお、以下に説明する各実施の形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施の形態の構成と組み合わせて適用することも可能である。
　実施の形態１．
　（回路構成例）
　まず、実施の形態１に係る電力変換装置の構成例を説明する。
　図１には、本実施の形態１に係る電力変換装置１００の概略構成図が示される。電力変換装置１００は、直流電源１０及び交流電源２０の間に接続されて、直流電源１０及び交流電源２０の間で電力伝送を行う。図１の例では、交流電源２０は、三相交流で構成されており、中性点Ｎｎｗは接地されている。
　電力変換装置１００は、同等の容量値を有する直流リンクキャパシタ１３１，１３２、三相インバータ回路１２０、同等のインダクタンス値を有する電流制御リアクトル１４１ａ～１４１ｃ、及び、制御回路１５０を備える。三相インバータ回路１２０により、直流電源１０及び交流電源２０の間で電力変換（ＤＣ／ＡＣ変換）が実行される。
　三相インバータ回路１２０は、正極電線１１１及び負極電線１１２の間に並列接続された、三相分の第１レグ１２１～第３レグ１２３を有する。第１レグ１２１は、正極電線１１１及び負極電線１１２の間に直列接続されたスイッチング素子Ｑ１Ａ，Ｑ１Ｂを有する。第２レグ１２２は、正極電線１１１及び負極電線１１２の間に直列接続されたスイッチング素子Ｑ２Ａ，Ｑ２Ｂを有する。同様に、第３レグ１２３は、正極電線１１１及び負極電線１１２の間に直列接続されたスイッチング素子Ｑ３Ａ，Ｑ３Ｂを有する。
　即ち、第１レグ１２１は、正極側のスイッチング素子Ｑ１Ａ及び負極側のスイッチング素子Ｑ１Ｂの直列接続回路である。第２レグ１２２は、正極側のスイッチング素子Ｑ２Ａ及び負極側のスイッチング素子Ｑ２Ｂの直列接続回路である。第３レグ１２３は、正極側のスイッチング素子Ｑ３Ａ及び負極側のスイッチング素子Ｑ３Ｂの直列接続回路である。尚、第１レグ１２１～第３レグ１２３の正極側及び負極側のスイッチング素子の各々は、複数のスイッチング素子によって構成されてもよい。
　各スイッチング素子Ｑ１Ａ，Ｑ１Ｂ，Ｑ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂには、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）又はＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）に代表される、オン及びオフタイミングを制御可能な半導体素子が用いられる。各スイッチング素子Ｑ１Ａ，Ｑ１Ｂ，Ｑ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂには、ダイオード２１（以下、逆並列ダイオード２１と称す）が逆並列接続されている。正極側のスイッチング素子Ｑ１Ａ～Ｑ３Ａの各々は「第１のスイッチング素子」の一実施例に相当し、負極側のスイッチング素子Ｑ１Ｂ～Ｑ３Ｂの各々は「第２のスイッチング素子」の一実施例に相当する。
　正極電線１１１及び負極電線１１２は、直流電源１０の正極及び負極にそれぞれ接続される。直流リンクキャパシタ１３１及び１３２は、直流電源１０と並列に、正極電線１１１及び負極電線１１２の間に直列接続される。図１の例では、直流リンクキャパシタ１３１及び１３２の接続点である直流電源１０の中性点Ｎｎｐは、交流電源２０の中性点Ｎｎｗと同様に接地されている。即ち、図１の例では、中性点Ｎｎｐ及び中性点Ｎｎｗの両方が接地されており、互いに同電位である。
　第１レグ１２１の中間点Ｎａ、即ち、スイッチング素子Ｑ１Ａ及びＱ１Ｂの接続点は、電流制御リアクトル１４１ａの一方の端子と接続される。同様に、第２レグ１２２の中間点Ｎｂ、即ち、スイッチング素子Ｑ２Ａ及びＱ２Ｂの接続点は、電流制御リアクトル１４１ｂの一方の端子と接続され、第３レグ１２３の中間点Ｎｃ、即ち、スイッチング素子Ｑ３Ａ及びＱ３Ｂの接続点は、電流制御リアクトル１４１ｃの一方の端子と接続される。以下では、中間点Ｎａ～Ｎｃの対地電位を、電圧ｕａ～ｕｃと表記する。
　電流制御リアクトル１４１ａ～１４１ｃの他方の端子は、交流電源２０の各相に接続される。交流電源２０は、主として、ａ相～ｃ相の交流電圧源Ｅａ～Ｅｃを有する電圧源として動作し、三相インバータ回路１２０による電力変換によって、直流電源１０及び交流電源２０との間の電力伝送が実現される。
　電流制御リアクトル１４１ａ～１４１ｃにそれぞれ対応して、電流制御リアクトル１４１ａ～１４１ｃをそれぞれ通過して交流電源２０に流入する各相のリアクトル電流ｉａ～ｉｃを検出するための電流センサ１４５ａ～１４５ｃが設けられる。更に、交流電源２０には、各相に出力される電圧（交流）ｖａ～ｖｃを検出するための電圧センサ（図示せず）が配置される。電圧ｖａ～ｖｃは、例えば、対地電位を検出する電圧センサ（図示せず）を配置することで検出することが可能であるが、線間電圧を検出する電圧センサ（図示せず）の検出値から、制御回路１５０において、対地電位を示す電圧ｖａ～ｖｃに換算されてもよい。
　上述の電流センサ１４５ａ～１４５ｃ及び図示しない電圧センサを含む各種センサによる検出値は、制御回路１５０に入力される。制御回路１５０は、入力されたセンサ検出値に基づいて、スイッチング素子Ｑ１Ａ，Ｑ１Ｂ，Ｑ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂのそれぞれのオンオフを制御するゲート信号を出力する。これにより、三相インバータ回路１２０による電力変換が制御される。
　図１中には、制御回路１５０のハードウェア構成例が示される。例えば、図１に示される様に、制御回路１５０は、ＣＰＵ（Central　Processing　Unit）１５５と、メモリ１５６と、入出力（Ｉ／Ｏ）回路１５７とを含む様にコンピュータベースで構成される。ＣＰＵ１５５、メモリ１５６及びＩ／Ｏ回路１５７は、バス１５８を経由して、相互にデータの授受が可能である。メモリ１５６の一部領域にはプログラムが予め格納されており、ＣＰＵ１５５が当該プログラムを実行することで、後述するヒステリシス制御を実行することができる。Ｉ／Ｏ回路１５７は、制御回路１５０の外部（例えば、三相インバータ回路１２０及び電流センサ１４５ａ～１４５ｃを含むセンサ群）との間で、信号及びデータを入出力する。
　或いは、図１の例とは異なり、制御回路１５０の少なくとも一部については、ＦＰＧＡ（Field　Programmable　Gate　Array）、又は、ＡＳＩＣ（Application　Specific　Integrated　Circuit）等のデジタル電子回路を用いて構成することが可能である。又、制御回路１５０の少なくとも一部については、コンパレータ、オペアンプ、及び、差動増幅回路等を含むアナログ電子回路によって構成することも可能である。以下で説明する複数のヒステリシス制御部の各々を構成する各ブロックの機能は、制御回路１５０によるソフトウェア処理及びハードウェア処理の少なくとも一方によって実現されるものとする。
　（ヒステリシス制御の比較例）
　次に、制御回路１５０によって実行されるヒステリシス制御について説明する。まず、図２～図６を用いて、デッドタイムを考慮していない、比較例に係るヒステリシス制御を説明する。
　以下本明細書では、第１レグ１２１～第３レグ１２３のうち、リアクトル電流ｉａに基づく、第１レグ１２１を構成するスイッチング素子Ｑ１Ａ及びＱ１Ｂのオンオフを制御するヒステリシス制御について代表的に説明する。但し、以下に説明する各ヒステリシス制御について、第２レグ１２２及び第３レグ１２３のそれぞれにおいても、リアクトル電流ｉｂ及びｉｃにそれぞれ基づいて、スイッチング素子Ｑ２Ａ，Ｑ２Ｂ、及び、スイッチング素子Ｑ３Ａ，Ｑ３Ｂのオンオフを制御するためのヒステリシス制御を同様に実行することができる。
　図２には、比較例に係るヒステリシス制御を説明する機能ブロック図が示される。
　比較例に係るヒステリシス制御部３０ａは、加算器５２，５４と、ヒステリシスコンパレータ６０と、インバータ６１とを有する。
　ここでは、ヒステリシスバンド幅ＢＷは、スイッチング周期を、スイッチング周波数の目標値ｆｔｒｇに従う目標値Ｔｔｒｇ（Ｔｔｒｇ＝１／ｆｔｒｇ）とするための設定値であり、その設定手法は任意とする。加算器５２及び５４には、＋（ＢＷ／２）及び－（ＢＷ／２）がそれぞれ入力される。
　加算器５２は、リアクトル電流ｉａの電流指令値ｉａ＊と、（ＢＷ／２）とを加算して、ヒステリシスバンドの上限値Ｉｕｐを算出する。加算器５４は、電流指令値ｉａ＊と、－（ＢＷ／２）とを加算して、ヒステリシスバンドの下限値Ｉｌｗを算出する。例えば、電流指令値ｉａ＊は、交流電源２０の三相交流電圧と同じ周波数を有する正弦波電流である。
　ヒステリシスコンパレータ６０は、電流センサ１４５ａによって検出されたリアクトル電流ｉａ（検出値）と、ヒステリシスバンドの上限値Ｉｕｐ及び下限値Ｉｌｗとの比較結果を示す、論理ハイレベル（以下、「Ｈレベル」）又は論理ローレベル（「Ｌレベル」）を有するパルス信号を出力する。ヒステリシスコンパレータ６０の出力信号Ｓ１ａ＊は、そのまま正極側のスイッチング素子Ｑ１Ａのゲート信号Ｓ１ａとして用いられる。
　インバータ６１は、ヒステリシスコンパレータ６０の出力信号を反転する。出力信号Ｓ１ａ＊を反転したＳ１ｂ＊は、負極側のスイッチング素子Ｑ１Ｂのゲート信号Ｓ１ｂとして用いられる。尚、各ゲート信号のＨレベル期間では対応のスイッチング素子はオンされ、Ｌレベル期間では、対応のスイッチング素子はオフされる。図２のゲート信号Ｓ１ａ，Ｓ１ｂは、デッドタイムは付与されていない、理論的なオンオフ制御のためのゲート信号である。第１レグ１２１において、正極側のスイッチング素子Ｑ１Ａ及び負極側のスイッチング素子Ｑ１Ｂは、Ｓ１ａ＊及びＳ１ｂ＊をそのまま用いたゲート信号Ｓ１ａ，Ｓ１ｂに応答して、相補的にオンオフされる。
　図３には、図２のヒステリシス制御によるリアクトル電流の波形図の一例が示される。ここでは、交流電源２０の電圧ｖａに対して、三相インバータ回路１２０の出力電圧、即ち、直流電源１０の電圧、が十分に大きく、正極電線１１１の電位（Ｅ／２）が、交流電源２０のａ相の電位を上回っているものとする。このとき、図３に示される様に、正極側のスイッチング素子Ｑ１Ａのオン期間では、リアクトル電流ｉａは上昇する。反対に、負極側のスイッチング素子Ｑ１Ｂのオン期間（スイッチング素子Ｑ１Ａのオフ期間）では、リアクトル電流は低下する。
　ヒステリシス制御では、リアクトル電流ｉａが上限値Ｉｕｐまで上昇する、又は、下限値Ｉｌｗまで低下する毎に、ヒステリシスコンパレータ６０の出力信号が変化することによって、正極側のスイッチング素子Ｑ１Ａ及び負極側のスイッチング素子Ｑ１Ｂのオン期間が交互に設けられて、リアクトル電流ｉａの変化の方向が反転される。
　時刻ｔ１以前は、正極側のスイッチング素子Ｑ１Ａのオン期間であり、上昇するリアクトル電流ｉａは上限値Ｉｕｐと比較されて、ｉａ＜Ｉｕｐの間、ヒステリシスコンパレータ６０の出力信号はＨレベルに維持される。
　時刻ｔ１において、ｉａ≧Ｉｕｐになると、ヒステリシスコンパレータ６０の出力信号はＨレベルからＬレベルに変化する。これにより、正極側のスイッチング素子Ｑ１Ａがオフされるとともに、負極側のスイッチング素子Ｑ１Ｂがオンされることで、リアクトル電流ｉａは低下に転じる。
　リアクトル電流ｉａが低下する時刻ｔ２以降では、リアクトル電流ｉａは下限値Ｉｌｗと比較されて、ｉａ＞Ｉｌｗの間、ヒステリシスコンパレータ６０の出力信号はＬレベルに維持される。時刻ｔ２において、ｉａ≦Ｉｌｗになると、ヒステリシスコンパレータ６０の出力信号はＬレベルからＨレベルに変化する。これにより、負極側のスイッチング素子Ｑ１Ｂがオフされるとともに、正極側のスイッチング素子Ｑ１Ａがオンされることで、リアクトル電流ｉａは上昇に転じる。
　時刻ｔ３において、上昇したリアクトル電流ｉａが再び上限値Ｉｕｐに達すると、ヒステリシスコンパレータ６０の出力信号はＨレベルからＬレベルに変化することにより、負極側のスイッチング素子Ｑ１Ｂのオン期間が設けられる。
　ヒステリシス制御による、正極側のスイッチング素子のオン期間長Ｔｏｎ及びオフ期間長Ｔｏｆｆのそれぞれは、リアクトル電流ｉａの傾き（変化レート）と、ヒステリシスバンド幅ＢＷによって決まる。従って、スイッチング周期Ｔｓｗ（Ｔｓｗ＝Ｔｏｎ＋Ｔｏｆｆ）は、ヒステリシスバンド幅ＢＷを適切に設定することで、目標値Ｔｔｒｇに制御できることが理解される。
　又、以下では、スイッチング周期Ｔｓｗに対するスイッチング素子Ｑ１Ａのオン期間長Ｔｏｎの比をデューティＤとする。スイッチング周期Ｔｓｗに対するスイッチング素子Ｑ１Ａのオフ期間（即ち、スイッチング素子Ｑ１Ｂのオン期間）オフ期間長Ｔｏｆｆの比は（１－Ｄ）で与えられることになる。
　（ヒステリシス制御に対するデッドタイムの影響）
　図４には、デッドタイムの付与機能を有するヒステリシス制御の機能ブロック図が示される。
　図４に示されるヒステリシス制御部３０ｂは、図２に示されたヒステリシス制御部３０ａの構成と比較して、デッドタイム生成器７０を更に有する。デッドタイム生成器７０は、ヒステリシスコンパレータ６０及びインバータ６１の出力信号Ｓ１ａ＊，Ｓ１ｂ＊を受けて、デッドタイムが付与されたゲート信号Ｓ１ａ，Ｓ１ｂを生成する。
　図５には、デッドタイム生成器７０の動作を説明するための信号波形図が示される。
　図５に示される様に、ヒステリシスコンパレータ６０の出力信号Ｓ１ａ＊及びその反転信号Ｓ１ｂ＊は、交互に、Ｈレベル及びＬレベルの一方ずつに設定される。
　図１に示される様に、同一レグの正極側及び副極側のスイッチング素子の両方がオンすると、正極電線１１１及び負極電線１１２の間の短絡経路が形成される、所謂アーム短絡が発生する。従って、正極側及び副極側のスイッチング素子の間で、オンタイミング及びオフタイミングの微妙なずれに起因してアーム短絡が発生しないように、正極側及び副極側のスイッチング素子の両方にオフ指令が生成されるデッドタイムを設けることが公知である。
　デッドタイム生成器７０は、正極側及び負極側のスイッチング素子のオンオフが入れ替わるときに、ターンオフ指令をそのままのタイミングで生成する一方で、ターンオン指令に対しては、予め定められた遅延時間Ｔｄを付与する。これにより、ゲート信号Ｓ１ａ，Ｓ１ｂの両方がＬレベルに設定される、即ち、正極側及び副極側のスイッチング素子の両方にオフ指令が与えられる、デッドタイムを設けることができる。以下では、デッドタイムの期間長についても、単にデッドタイムＴｄと表記する。
　図６には、ヒステリシス制御に対するデッドタイムの影響を説明するためのリアクトル電流の波形図の一例が示される。図６では、図４のゲート信号Ｓ１ａ，Ｓ１ｂを用いて、デッドタイムを考慮せずに設定された上限値Ｉｕｐ及び下限値Ｉｌｗを用いてヒステリシス制御を行った場合のリアクトル電流の波形例が示される。
　図６に示される様に、正極側のスイッチング素子Ｑ１Ａのオフ期間において、リアクトル電流ｉａが、時刻ｔ２において下限値Ｉｌｗまで低下すると、これに応答して、ヒステリシスコンパレータ６０の出力信号Ｓ１ａ＊は、リアクトル電流ｉａを上昇するために、Ｈレベルに変化する。
　しかしながら、図５で説明した様に、時刻ｔ２からデッドタイムＴｄが経過するまで、ゲート信号Ｓ１ａはＬレベルに維持される。従って、当該デッドタイム期間では、リアクトル電流ｉａは低下を続けることとなる。そして、デッドタイムＴｄ経過後の時刻ｔ２ｘにおいて、ゲート信号Ｓ１ａがＬレベルからＨレベルに変化することで、リアクトル電流ｉａは上昇に転じる。
　従って、時刻ｔ２から時刻ｔ２ｘの間での電流変化量Ｘｄに従った分だけ、リアクトル電流ｉａが上限値Ｉｕｐに達するまでの時間長が、図３における時刻ｔ２～ｔ３の時間長よりも増大する。これにより、ヒステリシス制御による実際のスイッチング周期Ｔｓｗには、ヒステリシスバンド幅ＢＷに対応する目標値Ｔｔｒｇに対して、デッドタイムの影響による誤差が発生することが理解される。
　（実施の形態１に係るヒステリシス制御）
　実施の形態１では、上述したデッドタイムの影響を補償したヒステリシス制御について説明する。
　図７は、実施の形態１に係るヒステリシス制御を説明する機能ブロック図である。
　実施の形態１に係るヒステリシス制御部３１は、ヒステリシスバンド生成部５０と、加算器５２，５４と、ヒステリシスコンパレータ６０と、デッドタイム生成器７０と、デッドタイム補償部７２，７４とを有する。即ち、ヒステリシス制御部３１は、図４に示されたヒステリシス制御部３０ｂと比較すると、ヒステリシスバンド生成部５０と、デッドタイム補償部７２，７４とを更に有する。
　ヒステリシスバンド生成部５０は、スイッチング周波数を目標値ｆｔｒｇに制御するためのヒステリシスバンド幅ＢＷを算出する機能に加えて、デッドタイム補償部７２，７４での補償演算に用いられるデューティＤ，（１－Ｄ）の演算機能を有する。
　ここで、ヒステリシスバンド幅ＢＷ及びデューティＤの算出例を以下に説明する。
　図３に示されたリアクトル電流ｉａの傾き（ｄｉａ／ｄｔ）は、電流制御リアクトル１４１ａのインダクタンス値Ｌ、電圧ｖａ、及び、第１レグ１２１の中間点の電圧ｕａを用いて、下記の式（１）で求めることができる。
　（ｄｉａ／ｄｔ）＝（ｕａ－ｖａ）／Ｌ　　…（１）
　式（１）中において、電圧ｕａは、正極側のスイッチング素子Ｑ１Ａのオン期間では、ｕａ＝（Ｅ／２）であり、負極側のスイッチング素子Ｑ１Ｂのオン期間では、ｕａ＝－（Ｅ／２）である。
　従って、正極側のスイッチング素子Ｑ１Ａのオン期間長Ｔｏｎ及びオフ期間長Ｔｏｆｆは、下記の式（２），（３）で示すことができる。
　Ｔｏｎ＝ＢＷ・Ｌ／（ｖａ＋（Ｅ／２））　　…（２）
　Ｔｏｆｆ＝ＢＷ・Ｌ／（（Ｅ／２）－ｖａ）　　…（３）
　従って、スイッチング周期Ｔｓｗは、下記の式（４）で示される。
　Ｔｓｗ＝（ＢＷ・Ｌ・Ｅ）／（（Ｅ／２）＾２－（ｖａ）＾２）　　…（４）
　式（４）において、Ｔｓｗ＝Ｔｔｒｇ＝１／ｆｔｒｇを代入して、ヒステリシスバンド幅ＢＷについて解くと、式（５）が得られる。
　ＢＷ＝Ｔｔｒｇ・（（Ｅ／２）＾２－（ｖａ）＾２）／（Ｌ・Ｅ）　　…（５）
　式（５）により、現在のリアクトル電流ｉａの傾きの下での、スイッチング周波数を目標値ｆｔｒｇとするためのヒステリシスバンド幅ＢＷが算出される。即ち、ヒステリシスバンド生成部５０は、電圧ｖａの検出値、直流電源１０の電圧Ｅ（定数、又は、検出値）、及び、電流制御リアクトル１４１ａのインダクタンス値Ｌと、スイッチング周波数の目標値ｆｔｒｇから算出される。
　又、式（２）及び（３）から、Ｄ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｆｆ）、及び、１－Ｄ＝Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）は、下記の式（６）によって求めることができる。
　Ｄ＝（（Ｅ／２）－ｖａ）／Ｅ　　…（６）
　１－Ｄ＝（（Ｅ／２）＋ｖａ）／Ｅ　　…（７）
　ヒステリシスバンド生成部５０は、式（５）で算出されたヒステリシスバンド幅ＢＷを基に、加算器５２に＋（ＢＷ／２）を入力する一方で、加算器５４に－（ＢＷ／２）を入力する。
　これにより、加算器５２及び５４からは、図２と同様に、デッドタイム補償前のヒステリシスバンドの上限値Ｉｕｐ（Ｉｕｐ＝ｉａ＊＋（ＢＷ／２））、及び、下限値Ｉｌｗ（Ｉｌｗ＝ｉａ＊－（ＢＷ／２））が出力される。即ち、加算器５２及び５４は、「上下限値設定部」の一実施例に対応し、当該上限値Ｉｕｐ及び下限値Ｉｌｗによって規定されるヒステリシスバンドは、電流指令値ｉａ＊を包含することが理解される。本実施の形態では、リアクトル電流ｉａは、ヒステリシス制御の対象となる「電気量」の一実施例に対応し、電流指令値ｉａ＊は、当該電気量の「指令値」の一実施例に対応する。
　デッドタイム補償部７２は、加算器５２からの上限値Ｉｕｐ（デッドタイム補償前）、ヒステリシスバンド生成部５０によって生成されたデューティＤ、及び、リアクトル電流ｉａの極性（正／負）に基づき、デッドタイム補償後の上限値Ｉｕｐｃを生成する。
　デッドタイム補償部７４は、加算器５４からの下限値Ｉｌｗ（デッドタイム補償前）、ヒステリシスバンド生成部５０によって生成されたデューティ（１－Ｄ）、及び、リアクトル電流ｉａの極性（正／負）に基づき、デッドタイム補償後の下限値Ｉｌｗｃを生成する。デッドタイム補償部７２，７２では、電流指令値ｉａ＊を用いて、リアクトル電流ｉａの極性（正／負）を判断することで、正／負の判定結果の安定化を図ることができる。
　ヒステリシスコンパレータ６０は、デッドタイム補償部７２，７４による処理後のヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃと、電流センサ１４５ａによって検出されたリアクトル電流ｉａ（検出値）とを比較する。
　図４と同様に、ヒステリシスコンパレータ６０の出力信号であるＳ１ａ＊及びその反転信号Ｓ１ｂ＊は、デッドタイム生成器７０に入力されて、デッドタイム生成器７０は、デッドタイムが付与されたゲート信号Ｓ１ａ，Ｓ１ｂを出力する。即ち、図７のヒステリシス制御部３１は、デッドタイム補償後のヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを用いて、図４に示されたヒステリシス制御部３０ｂと同様に、ゲート信号Ｓ１ａ，Ｓ１ｂを生成するものである。
　再び図６を用いて、デッドタイム補償部７２，７４によるデッドタイム補償量の算出を説明する。図６には、デッドタイムの影響に対応するための、下限値Ｉｌｗに対する補償量の算出が例示される。
　図６中に示される様に、スイッチング素子Ｑ１Ａのオフ期間（スイッチング素子Ｑ１Ｂのオン期間）では、リアクトル電流ｉａが下限値Ｉｌｗまで低下した時刻ｔ２において、ヒステリシスコンパレータ６０の出力信号（Ｓ１ａ＊）がＬレベルからＨレベルに変化しても、デッドタイムＴｄが経過する時刻ｔ２ｘまでの間、リアクトル電流ｉａは低下を続ける。
　この結果、リアクトル電流ｉａを上昇させるためのスイッチング素子Ｑ１Ａのオン期間が開始されないことにより、リアクトル電流ｉａは、下限値ＩｌｗよりもＸｄ低下する。即ち、ヒステリシスバンドの下限値に対する、リアクトル電流ｉａの制御誤差が生じる。この様に、デッドタイム中と、デッドタイム終了後との間でリアクトル電流の挙動（上昇／低下）が異なる場合には、ヒステリシスバンドの上限値又は下限値に対して、制御誤差が生じることになる。
　この際に制御誤差について考察すると、リアクトル電流ｉａの傾きが時刻ｔ１～ｔ２及び時刻ｔ２～ｔ２ｘの間で同じであるため、上記Ｘｄ及びヒステリシスバンド幅ＢＷの間には、下記の式（８）の比例関係が成立する。
　ＢＷ：Ｘｄ＝Ｔｏｆｆ：Ｔｄ　　…（８）
　式（８）中に、デッドタイム直前でのスイッチング素子Ｑ１Ｂのオン期間長、即ち、スイッチング素子Ｑ１Ａのオフ期間長Ｔｏｆｆ＝（１－Ｄ）・Ｔｓｗを代入して、式（８）をＸｄについて解くと、下記の式（９）が得られる。
　Ｘｄ＝ＢＷ・Ｔｄ／（Ｔｓｗ・（１－Ｄ））　　…（９）
　従って、図６の例では、下限値Ｉｌｘに対して、当該Ｘｄを補償量として、デッドタイム補償後の下限値Ｉｌｗｃ＝Ｉｌｗ＋Ｘｄに設定することができる。これにより、補償後の下限値Ｉｌｗｃに基づいてヒステリシスコンパレータ６０の出力信号（Ｓ１ａ＊）がＬレベルからＨレベルが変化してからデッドタイムＴｄ経過後において、ゲート信号Ｓ１ａがＬレベルからＨレベルに変化するタイミングにおけるリアクトル電流ｉａの下限値を、ヒステリシスバンド幅ＢＷに基づく下限値Ｉｌｗ（補償前）に制御することができる。
　次に、リアクトル電流ｉａの極性（正／負）に対応したデッドタイム補償を図８及び図９を用いて説明する。
　図８には、リアクトル電流ｉａが正（ｉａ＞０）のときのリアクトル電流の制御波形例が示される。
　リアクトル電流ｉａが正のときには、ヒステリシスバンドの下限値側では、デッドタイム中と、デッドタイム終了後のスイッチング素子Ｑ１Ａのオン期間との間で、リアクトル電流ｉａの挙動（上昇／低下）が異なる。これにより、デッドタイム期間中に、図６に例示した様な、リアクトル電流ｉａの制御誤差（Ｘｄ）が生じる。この結果、図８中に点線で示される様に、補償前の上限値Ｉｕｐ及び下限値Ｉｌｗに従ったヒステリシス制御では、デッドタイム期間中に、リアクトル電流ｉａが下限値側でヒステリシスバンドの外に出てしまう。
　従って、デッドタイム補償部７４は、電流指令値ｉａ＊に基づき、リアクトル電流ｉａが正であると判定されると、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う下限値Ｉｌｗに対して、式（９）で求められる正値の補償量Ｘｄを加算することで、ヒステリシスコンパレータ６０に入力される下限値Ｉｌｗｃを生成する（Ｉｌｗｃ＝Ｉｌｗ＋Ｘｄ）。
　一方で、ヒステリシスバンドの上限値側では、デッドタイムＴｄにおいてスイッチング素子Ｑ１Ａ及びＱ１Ｂの両方がオフされると、リアクトル電流ｉａは減少する。即ち、デッドタイム中と、デッドタイム終了後のスイッチング素子Ｑ１Ａのオフ期間（スイッチング素子Ｑ１Ｂのオン期間）との間で、リアクトル電流ｉａの挙動は同じである。従って、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う上限値Ｉｕｐについては補償する必要がない。
　このため、デッドタイム補償部７２は、電流指令値ｉａ＊に基づいてリアクトル電流ｉａが正であると判定されると、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う上限値Ｉｕｐを、そのままヒステリシスコンパレータ６０に入力される上限値Ｉｕｐｃに設定すればよい。従って、デッドタイム補償部７２による上限値側の補償量Ｘｄ♯については、Ｘｄ♯＝０に設定して、Ｉｕｐｃ＝Ｉｕｐ＋Ｘｄ♯＝Ｉｕｐとされる。
　この結果、デッドタイム補償後の実質的なヒステリシスバンド幅ＢＷ♯は、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷよりも、上記補償量Ｘｄだけ狭くなる（ＢＷ♯＝ＢＷ－Ｘｄ）。これにより、図８中に実線で示される様に、上昇側に補償された下限値Ｉｌｗｃを用いたヒステリシス制御により、デッドタイム期間中に、リアクトル電流ｉａがヒステリシスバンド（ヒステリシスバンド幅ＢＷ）の外に出るのを避けることができる。
　図９には、リアクトル電流ｉａが負（ｉａ＜０）のときのリアクトル電流の制御波形例が示される。
　リアクトル電流ｉａが負のときには、図８とは反対に、デッドタイム期間中において、リアクトル電流ｉａは上昇する。このため、ヒステリシスバンドの上限値側において、デッドタイム中と、デッドタイム終了後のスイッチング素子Ｑ１Ａのオフ期間との間でリアクトル電流ｉａの挙動（上昇／低下）が異なることとなる。これにより、デッドタイム期間中に、リアクトル電流ｉａの制御誤差が生じる。この結果、図９中に点線で示される様に、補償前の上限値Ｉｕｐ及び下限値Ｉｌｗに従ったヒステリシス制御では、デッドタイム期間中に、リアクトル電流ｉａが上限値側でヒステリシスバンドの外に出てしまう。
　従って、デッドタイム補償部７２は、電流指令値ｉａ＊に基づき、リアクトル電流ｉａが負であると判定されると、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う上限値Ｉｕｐから、負値の補償量Ｘｄ♯を加算することで、ヒステリシスコンパレータ６０に入力される上限値Ｉｕｐｃを生成する（Ｉｕｐｃ＝Ｉｕｐ＋Ｘｄ♯）。
　この際の補償量Ｘｄ♯は、式（９）において、デューティ（１－Ｄ）をＤに置換することで、下記の式（１０）によって求めることができる。
　Ｘｄ♯＝－ＢＷ・Ｔｄ／（Ｔｓｗ・Ｄ）　　…（１０）
　一方で、ヒステリシスバンドの下限値側では、デッドタイム中と、デッドタイム終了後のスイッチング素子Ｑ１Ａのオン期間との間で、リアクトル電流ｉａの挙動は同じである。従って、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う下限値Ｉｌｗについては補償する必要がない。
　このため、デッドタイム補償部７４は、電流指令値ｉａ＊に基づいてリアクトル電流ｉａが負であると判定されると、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷに従う下限値Ｉｌｗを、そのままヒステリシスコンパレータ６０に入力される下限値Ｉｌｗｃに設定すればよい。従って、デッドタイム補償部７４による下限値側の補償量Ｘｄについては、Ｘｄ＝０に設定して、Ｉｌｗｃ＝Ｉｌｗ＋Ｘｄ＝Ｉｌｗとされる。
　この結果、デッドタイム補償後の実質的なヒステリシスバンド幅ＢＷ♯は、ヒステリシスバンド生成部５０によって算出されたヒステリシスバンド幅ＢＷよりも、上記補償量Ｘｄだけ狭くなる（ＢＷ♯＝ＢＷ－｜Ｘｄ♯｜）。これにより、図９中に実線で示される様に、低下側に補償された上限値Ｉｕｐｃを用いたヒステリシス制御により、デッドタイム期間中に、リアクトル電流ｉａがヒステリシスバンド（ヒステリシスバンド幅ＢＷ）の外に出るのを避けることができる。
　図８及び図９から理解される様に、リアクトル電流ｉａの極性（正／負)に応じて、上限値及び下限値の異なる一方に対して、補償量Ｘｄ（Ｘｄ＞０）又はＸｄ♯（Ｘｄ♯＜０）が加算される。即ち、リアクトル電流ｉａが正の場合と、負の場合とでは、補償量の極性（正／負）と、補償量が上限値Ｉｕｐ及び下限値Ｉｌｗのどちらに加算されるかが異なっている。
　又、式（９），（１０）より、補償量Ｘｄ，Ｘｄ♯の絶対値は、デューティＤ，（１－Ｄ）に比例し、より具体的には、デッドタイムＴｄ直前のスイッチング素子Ｑ１Ａ又はＱ１Ｂのオン期間長に対するデッドタイムＴｄの比に比例することが理解される。
　図１０には、実施の形態１に係るヒステリシス制御の上下限値の設定処理を説明するフローチャートが示される。図１０の制御処理は、制御回路１５０によって周期的に繰り返し実行される。
　制御回路１５０は、ステップ（以下、単に、「Ｓ」と表記する）１１０では、センサ出力から電圧ｖａ～ｖｃを取得するとともに、電流指令値ｉａ＊～ｉｃ＊を取得する。
　制御回路１５０は、Ｓ１２０により、上述の式（５）に従って、ヒステリシスバンド幅ＢＷを算出するとともに、Ｓ１３０により、デッドタイム補償で用いられるデューティＤ，（１－Ｄ）を算出する。当該デューティは、例えば、上述の式（６），（７）を用いて算出することができるが、他の方式で算出することも可能である。一例として、デューティＤ，（１－Ｄ）について、正極電線１１１及び負極電線１１２の母線電圧（Ｅ／２，－（Ｅ／２））と、交流電源２０の系統電圧（ｖａ～ｖｂ）との比から算出することも可能である。例えば、電流指令値ｉａ＊～ｉｃ＊に従う電流の通過時に電流制御リアクトル１４１ａ～１４１ｃに生じる電圧を考慮した上で、第１レグ１２１～第３レグ１２３の中間点Ｎａ～Ｎｃにおける出力電圧（デューティに従う平均値）と、電圧ｖａ～ｖｃとが釣り合う様に、デューティＤ，（１－Ｄ）を別途求めることも可能である。Ｓ１２０～Ｓ１３０による処理は、図７のヒステリシスバンド生成部５０の動作に対応する。
　制御回路１５０は、Ｓ１４０では、Ｓ１２０で算出されたヒステリシスバンド幅ＢＷ及び電流指令値ｉａ＊～ｉｃ＊に基づき、各相でのヒステリシスバンドの上限値Ｉｕｐ及び下限値Ｉｌｗを算出する。Ｓ１４０による処理は、ヒステリシスバンド生成部５０からのＢＷ／２及び－（ＢＷ／２）の出力動作と、加算器５２，５４の動作とに対応する。
　制御回路１５０は、Ｓ１５０では、デッドタイム補償後のヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを算出する。Ｓ１５０は、Ｓ１５２、Ｓ１５４、及び、Ｓ１５６を含む。
　制御回路１５０は、Ｓ１５２では、電流指令値ｉａ＊～ｉｃ＊に基づき、各相でのリアクトル電流ｉａ～ｉｃの極性（正／負）を判定する。リアクトル電流が正である場合（Ｓ１５２のＹＥＳ判定時）には、処理は、Ｓ１５４に進められ、リアクトル電流が負である場合（Ｓ１５２のＮＯ判定時）には、処理は、Ｓ１５６に進められる。
　制御回路１５０は、Ｓ１５４では、図８で説明した様に、上限値についてはＩｕｐｃ＝Ｉｕｐに維持する一方で、下限値については、Ｉｌｗｃ＝Ｉｌｗ＋Ｘｄ（Ｘｄ＞０）と上昇する様に、デッドタイム補償を行う。これに対して、制御回路１５０は、Ｓ１５６では、図９で説明した様に、下限値についてはＩｌｗｃ＝Ｉｌｗに維持する一方で、上限値については、Ｉｕｐｃ＝Ｉｕｐ＋Ｘｄ♯（Ｘｄ♯＜０）と低下する様に、デッドタイム補償を行う。Ｓ１５０の処理は、図７のデッドタイム補償部７２，７４の動作に対応する。
　図１０の制御処理によって設定されたヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃが、ヒステリシスコンパレータ６０に入力されることにより、デッドタイム補償後のヒステリシスバンドに従って、各相のリアクトル電流ｉａ～ｉｃの検出値（瞬時値）をヒステリシス制御する様に、デッドタイムＴｄが付加された各レグのスイッチング素子のゲート信号が生成される。
　この様に、本実施の形態１に係る電力変換装置によれば、スイッチング周波数の目標値に従って設定されたヒステリシスバンドの上限値及び下限値の一方に、正又は負の補償量を選択的に加算することによって、デッドタイム期間中にリアクトル電流がヒステリシスバンドの外に出ることを回避できる。この結果、スイッチング周波数を目標値に安定的に制御するための、電流又は電圧等の電気量の瞬時値を用いたヒステリシス制御を実現することができる。
　実施の形態１の変形例．
　図１１は、実施の形態１の変形例に係るヒステリシス制御を説明する機能ブロック図である。
　図１１に示される様に、実施の形態１の変形例に係るヒステリシス制御部３２は、実施の形態１に係るヒステリシス制御部３１（図７）と比較して、保護回路８０を更に有する点で異なる。
　保護回路８０は、デッドタイム補償部７２，７４による処理後の上限値Ｉｕｐｃ及び下限値Ｉｌｗｃによるヒステリシスバンド幅ＢＷ♯（ＢＷ♯＝Ｉｕｐｃ－Ｉｌｗｃ）が、制限値ＢＷｍｉｎ未満となることを防止するために設けられる。尚、制限値ＢＷｍｉｎは、電流制御リアクトル１４１ａのインダクタンス値に依存するリアクトル電流ｉａの傾きに基づき、スイッチング動作が不安定化しない様に考慮して、予め定めることができる。
　例えば、ＢＷ♯＜ＢＷｍｉｎのときには、上限値Ｉｕｐｃに対して（ＢＷｍｉｎ－ＢＷ♯）／２を加算するとともに、下限値Ｉｌｗｃに対して（ＢＷｍｉｎ－ＢＷ♯）／２を減算する様に、ヒステリシスコンパレータ６０の入力される、ヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃ（デッドタイム補償後）を修正することができる。
　これにより、ヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃについては、ＢＷ♯≧ＢＷｍｉｎを確保することが可能となる。図１１のその他の構成は、図７のヒステリシス制御部３１と同様であるので、詳細な説明は繰り返さない。
　図１２には、実施の形態１の変形例に係るヒステリシス制御の処理を説明するフローチャートが示される。
　図１２に示される様に、実施の形態１の変形例では、制御回路１５０は、図１０と同様のＳ１１０～Ｓ１５０の後に、ヒステリシスバンド幅を保護するためのＳ１６０の処理を実行する。Ｓ１６０は、Ｓ１６２、Ｓ１６４、及び、Ｓ１６６を含む。
　制御回路１５０は、Ｓ１６２では、デッドタイム補償部７２，７４による処理後の上限値Ｉｕｐｃ及び下限値Ｉｌｗｃによるヒステリシスバンド幅ＢＷ♯を、予め定められた制限値ＢＷｍｉｎと比較する。ＢＷ♯＜ＢＷｍｉｎである場合（Ｓ１６２のＹＥＳ判定時）には、処理は、Ｓ１６４に進められ、ＢＷ♯≧ＢＷｍｉｎである場合（Ｓ１６２のＮＯ判定時）には、処理は、Ｓ１６６に進められる。
　制御回路１５０は、Ｓ１６４では、ＢＷ♯≧ＢＷｍｉｎが確保される様に、ヒステリシスコンパレータ６０に入力される、ヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを修正する。例えば、上述の様に、上限値Ｉｕｐｃを増加させるとともに、下限値Ｉｌｗｃを減少する様に、上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを修正することができる。
　これに対して、制御回路１５０は、Ｓ１６６では、デッドタイム補償部７２，７４による処理後の上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを修正することなく、ヒステリシスコンパレータ６０に入力する。Ｓ１６０の処理は、図１１の保護回路８０の動作に対応する。
　実施の形態１の変形例に係る電力変換装置では、ヒステリシス幅が一定以上に維持されることにより、スイッチング動作を安定化することができる。
　実施の形態２．
　図１３は、実施の形態２に係る電力変換装置１０１の概略構成図である。
　図１３に示された電力変換装置１０１は、三相インバータ回路１２０の直流側の中性点Ｎｎｐ（即ち、直流電源１０の中性点）が接地されていない点で、実施の形態１に係る電力変換装置１００と異なる。電力変換装置１０１のその他の構成は、電力変換装置１００と同様であるので詳細な説明は繰り返さない。
　電力変換装置１０１では、交流側の中性点Ｎｎｗ、及び、直流側の中性点Ｎｎｐの間の電位差（以下、中性点電圧ｖｎｐとも称する）が変化する。これにより、リアクトル電流ｉａ～ｉｃの各々には、中性点電圧ｖｎｐの変動の影響によって同量の電流変化が重畳される。この様な中性点電圧の変動による電流変動量は、リアクトル電流を制御対象とするヒステリシス制御に影響するため、中性点電圧が変動する場合には、これによる電流変動量を取り除く必要がある。
　図１３の例では、交流側の中性点Ｎｎｗが接地される一方で、直流側の中性点Ｎｎｐが接地されていないが、上述した、中性点電圧ｖｎｐの変動は、上述の中性点Ｎｎｐ又は中性点Ｎｎｗが接地されないことによって発生する。実施の形態２では、このような中性点電圧変動の影響を取り除くための、リアクトル電流のヒステリシス制御について説明する。即ち、直流電源１０の中性点Ｎｎｐは「第１の中性点」の一実施例に対応し、交流電源２０の中性点Ｎｎｗは、「第２の中性点」の一実施例に対応する。
　図１４には、実施の形態２に係るヒステリシス制御を説明する機能ブロック図が示される。
　図１４に示される様に、実施の形態２に係るヒステリシス制御部３３は、実施の形態１に係るヒステリシス制御部３１（図７）と比較して、リアクトル電流ｉａの中性点電圧変動分を除去するための電流補償部９０を更に有する点で異なる。
　ヒステリシス制御部３３のその他の部分の構成は、ヒステリシス制御部３１と同様であるので繰り返さない。或いは、ヒステリシス制御部３３においても、デッドタイム補償部７２，７４の後段に、図１４（実施の形態１の変形例）と同様の保護回路８０を設けることも可能である。従って、ヒステリシス制御部３３においても、ヒステリシスコンパレータ６０に入力されるヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃは、実施の形態１又はその変形例と同様に算出される。
　電流補償部９０は、中性点電圧演算部９２と、電流変動成分算出部９５と、減算器９８とを有する。中性点電圧演算部９２は、スイッチング素子Ｑ１Ａ～Ｑ３Ａ，Ｑ１Ｂ～Ｑ３Ｂのスイッチングパターンから、中性点電圧ｖｎｐの理論値に相当する中性点電圧Ｖｎｐを算出する。
　公知の通り、中性点電圧Ｖｎｐは、上記スイッチングパターンに応じて変化する階段状の電圧波形を有する。概略的には、第１レグ１２１～第３レグ１２３において、正極側のスイッチング素子（Ｑ１Ａ～Ａ３Ａ）のうちの２個がオンし、負極側のスイッチング素子（Ｑ１Ｂ～Ｑ３Ｂ）のうちの１個がオンしている期間ではＶｎｐ＝＋（Ｅ／６）となり、反対に、正極側のスイッチング素子のうちの１個がオンし、負極側のスイッチング素子のうちの２個がオンしている期間ではＶｎｐ＝－（Ｅ／６）となることが知られている。又、正極側のスイッチング素子が３個ともオンしている期間では、Ｖｎｐ＝＋（Ｅ／２）となり、負極側のスイッチング素子が３個ともオンしている期間では、Ｖｎｐ＝－（Ｅ／２）となる。
　具体的には、中性点電圧Ｖｎｐは、第１レグ１２１～第３レグ１２３の中間点Ｎａ～Ｎｃの対地電位である電圧ｕａ～ｕｃの組み合わせによって決まる。以下では、各レグでのスイッチングパターンによって決まる電圧ｕａ～ｕｃの理論値を、レグ電圧Ｕａ＊～Ｕｃ＊とも称する。
　図１５には、図１４に示された中性点電圧演算部９２の構成例が示される。
　中性点電圧演算部９２は、レグ電圧算出部９３ａ～９３ｃと、Ｖｎｐ算出部９４とを有する。
　レグ電圧算出部９３ａは、スイッチング素子Ｑ１Ａ，Ｑ１Ｂのゲート信号Ｓ１ａ，Ｓ１ｂと、リアクトル電流ｉａとを用いて、第１レグ１２１の中間点Ｎａの対地電位の理論値であるレグ電圧Ｕａ＊を算出する。
　図１６には、第１レグ１２１のレグ電圧算出部９３ａの動作を説明するための概念的な波形図が示される。
　図１６に示される様に、ゲート信号Ｓ１ａ＝Ｈレベル、かつ、ゲート信号Ｓ１ｂ＝Ｌレベルの期間では、正極側のスイッチング素子Ｑ１Ａのオンによって、中間点Ｎａが正極電線１１１と電気的に接続されるため、レグ電圧Ｕａ＊＝＋（Ｅ／２）となる。
　反対に、ゲート信号Ｓ１ｂ＝Ｈレベル、かつ、ゲート信号Ｓ１ａ＝Ｌレベルの期間では、負極側のスイッチング素子Ｑ１Ｂのオンによって、中間点Ｎａが負極電線１１２と電気的に接続されるため、レグ電圧Ｕａ＊＝－（Ｅ／２）となる。
　ゲート信号Ｓ１ａ及びＳ１ｂの両方がＬレベルであるデッドタイム期間では、スイッチング素子Ｑ１Ａ又はＱ１Ｂの逆並列ダイオード２１が導通することによって、中間点Ｎａは、正極電線１１１又は負極電線１１２と電気的に接続される。従って、レグ電圧Ｕａ＊は、リアクトル電流ｉａの極性（正／負）によって異なる。
　具体的には、リアクトル電流ｉａが正である時刻ｔｚ以前では、図１３において、スイッチング素子Ｑ１Ｂの逆並列ダイオード２１が導通するため、デッドタイム期間には、レグ電圧Ｕａ＊＝－（Ｅ／２）となる。一方で、リアクトル電流ｉａが負である時刻ｔｚ以降では、図１３において、スイッチング素子Ｑ１Ａの逆並列ダイオード２１が導通するため、デッドタイム期間には、レグ電圧Ｕａ＊＝＋（Ｅ／２）となる。
　この様に、レグ電圧算出部９３ａは、スイッチング素子Ｑ１Ａ，Ｑ１Ｂのゲート信号Ｓ１ａ，Ｓ１ｂ、及び、リアクトル電流ｉａ（極性）に基づいて、レグ電圧Ｕａ＊を算出することができる。
　再び図１５を参照して、レグ電圧算出部９３ｂは、スイッチング素子Ｑ２Ａ，Ｑ２Ｂのゲート信号Ｓ２ａ，Ｓ２ｂ、及び、リアクトル電流ｉｂを用いて、第２レグ１２２の中間点Ｎｂの対地電位（理論値）であるレグ電圧Ｕｂ＊を算出する。同様に、レグ電圧算出部９３ｃは、スイッチング素子Ｑ３Ａ，Ｑ３Ｂのゲート信号Ｓ３ａ，Ｓ３ｂ、及び、リアクトル電流ｉｃを用いて、第３レグ１２３の中間点Ｎｃの対地電位（理論値）であるレグ電圧Ｕｃ＊を算出する。
　レグ電圧算出部９３ｂ及び９３ｃの各々では、図１６において、ゲート信号Ｓ１ａをゲート信号Ｓ２ａ又はＳ３ａに置き換え、ゲート信号Ｓ１ｂをゲート信号Ｓ２ｂ又はＳ３ｂに置き換え、更に、リアクトル電流ｉａをリアクトル電流ｉｂ又はｉｃに置き換えることで、レグ電圧Ｕａ＊に代えて、レグ電圧Ｕｂ＊又はＵｃ＊を得ることができる。
　Ｖｐｎ算出部９４は、レグ電圧算出部９３ａ～９３ｃからのレグ電圧Ｕａ＊～Ｕｃ＊を用いて、中性点電圧Ｖｎｐを算出する。直流側の中性点Ｎｎｐが接地されていない場合には、中性点Ｎｎｐ及びＮｎｗを経由した電流経路が形成されないため、中性点電圧Ｖｎｐは、レグ電圧Ｕａ＊～Ｕｃ＊の組み合わせに応じて、上述の様に階段状に変化する。そして、リアクトル電流ｉａ～ｉｃの各々には零相電流が加算されて、零相電流加算後のリアクトル電流ｉａ～ｉｃの和が零となる。
　従って、ヒステリシス制御を正確に行うためには、各相のリアクトル電流から、零相電流に相当する、中性点電圧Ｖｎｐの変動に起因する電流変動成分を取り除く必要がある。
　再び図１４を参照して、電流変動成分算出部９５は、中性点電圧演算部９２によって算出された中性点電圧Ｖｎｐに基づき、中性点電圧Ｖｎｐの変動に起因する電流変動成分ｉ０を算出する。減算器９８は、リアクトル電流ｉａの検出値から、電流変動成分算出部９５によって算出された電流変動成分ｉ０を減算する、これにより、減算器９８は、中性点電圧Ｖｎｐの変動に起因する電流変動成分がキャンセルされたリアクトル電流ｉａｃを出力する。減算器９８からのリアクトル電流ｉａｃは、ヒステリシスコンパレータ６０に入力される。
　実施の形態２に係るヒステリシス制御部３３において、ヒステリシスコンパレータ６０は、電流補償部９０によって補償されたリアクトル電流ｉａｃを、ヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃと比較することによって、実施の形態１又はその変形例と同様に、リアクトル電流のヒステリシス制御を実行することができる。
　図１４に例示する様に、電流変動成分算出部９５は、電流制御リアクトル１４１ａ～１４１ｃのインダクタンス値Ｌに従った時定数を有する積分要素によって構成することができる。或いは、電流変動成分算出部９５は、直流誤差の蓄積を防ぐため、スイッチング周波数より十分に低いカットオフ周波数を有するハイパスフィルタ（好ましくは、２次以上のハイパスフィルタ）を更に加えて、当該ハイパスフィルタの出力値を上述の積分要素に入力する構成によって、電流変動成分ｉ０を算出することも可能である。或いは、上述の積分要素の代わりに１次のローパスフィルタを用いて、電流変動成分算出部９５を構成することも可能である。
　図１７には、実施の形態２に係るヒステリシス制御の電流比較処理を説明するフローチャートが示される。図１７の制御処理は、制御回路１５０によって周期的に繰り返し実行される。
　制御回路１５０は、Ｓ２１０により、ヒステリシスバンドの上限値Ｉｕｐｃ及び下限値Ｉｌｗｃを取得する。Ｓ２１０の処理は、図１０又は図１２に示された制御処理で得られた値を読み込むことで実現される。
　制御回路１５０は、Ｓ２２０により、センサ出力からリアクトル電流の検出値（ｉａ～ｉｃ）を取得すると、Ｓ２３０により、リアクトル電流の検出値から中性点電位変動の影響による変動成分を除去する。Ｓ２３０は、Ｓ２３２及びＳ２３４を有する。
　制御回路１５０は、Ｓ２３２では、中性点電圧Ｖｎｐの変動に起因する電流変動成分を算出するとともに、Ｓ２３４では、リアクトル電流の検出値（Ｓ２２０）からＳ２３２で求められた電流変動成分をキャンセルする。Ｓ２３２の処理は、図１４の中性点電圧演算部９２及び電流変動成分算出部９５の動作に対応し、Ｓ２３４の処理は、図１４の減算器９８の動作に対応する。
　制御回路１５０は、Ｓ２５０～Ｓ２９０により、リアクトル電流（Ｓ２３４）と、上限値Ｉｕｐｃ及び下限値Ｉｌｗｃ（Ｓ２１０）との比較処理を実行する。制御回路１５０は、Ｓ２５０により、比較結果を示す出力信号（ヒステリシスコンパレータ６０の出力信号に相当）のレベルに応じて処理を分岐する。
　制御回路１５０は、出力信号がＬレベルである場合には（Ｓ２５０のＹＥＳ判定時）には、Ｓ２６０により、ヒステリシスバンドの下限値Ｉｌｗｃと比較する。リアクトル電流が下限値Ｉｌｗｃよりも高い間は（Ｓ２６０のＮＯ判定時）、Ｓ２９０により、出力信号はＬレベルに維持される。一方で、リアクトル電流が下限値Ｉｌｗｃまで低下すると（Ｓ２６０のＹＥＳ判定時）、Ｓ２８０により、出力信号はＬレベルからＨレベルに反転される。
　これに対して、制御回路１５０は、出力信号がＨレベルである場合には（Ｓ２５０のＮＯ判定時）には、Ｓ２７０により、リアクトル電流を上限値Ｉｕｐｃと比較する。リアクトル電流が上限値Ｉｕｐｃよりも低い間は（Ｓ２７０のＮＯ判定時）、Ｓ２９０により、出力信号はＨレベルに維持される。一方で、リアクトル電流が上限値Ｉｕｐｃまで上昇すると（Ｓ２７０のＹＥＳ判定時）、Ｓ２８０により、出力信号はＨレベルからＬレベルに反転される。Ｓ２５０～Ｓ２９０の処理は、図１４のヒステリシスコンパレータ６０の動作に対応する。
　制御回路１５０は、Ｓ３００により、Ｓ２５０～Ｓ２９０で求められたヒステリシスコンパレータ６０の出力信号に基づき、デッドタイムを付与する様で、三相インバータ回路１２０の各スイッチング素子のゲート信号を生成する。Ｓ３００の処理は、デッドタイム生成器７０の動作に対応する。
　尚、図１７に示されたフローチャートからＳ２３０が削除された制御処理により、制御回路１５０は、実施の形態１及びその変形例に係るヒステリシス制御の電流比較処理を実行することができる。この場合には、Ｓ２５０～Ｓ２９０では、リアクトル電流の検出値（Ｓ２１０）と、上限値Ｉｕｐｃ及び下限値Ｉｌｗｃ（Ｓ２１０）との比較処理を実行する。この場合には、Ｓ２５０～Ｓ２９０の処理は、図７及び図１１の各々のヒステリシスコンパレータ６０の動作に対応する。
　この様に、実施の形態２に係る電力変換装置では、交流電源２０の中性点Ｎｎｗ、又は、三相インバータ回路１２０の直流側の中性点Ｎｎｐが接地されないことによって中性点電位が変動する構成においても、実施の形態１又はその変形例に係るヒステリシス制御の効果を得ることができる。
　以上説明した様に、本実施の形態に係る電力変換装置によれば、デッドタイムの影響を排除して、スイッチング周波数の目標値ｆｔｒｇが反映されたヒステリシスバンド幅ＢＷに従ってスイッチング素子をオンオフされることができるので、スイッチング周波数を目標値ｆｔｒｇに安定的に制御することができる。
　当該目標値ｆｔｒｇについては、本実施の形態で触れたように一定値とすることで、スイッチング周波数の変動を抑制して電力変換装置の動作を安定化することができる。スイッチング周波数を安定化することにより、スイッチング周波数の増加に伴って、制御回路１５０を構成するマイクロコンピュータ又はＦＧＰＡ等での計算負荷が増大することを防止できる。
　又、一般的には、ＰＭＷ（Pulse　Width　Modulation）方式等の高速演算を要するスイッチング制御を用いる場合には、ＤＳＰ（Digital　Signal　Processor）の導入が必要となることで、複数の制御装置を用いて異常監視及びスイッチング制御の両方に対応する構成となる可能性がある。これに対して、上記ＰＷＭ方式等に代えて、本実施の形態に係るヒステリシス制御を適用すると、単一の制御装置によって、周波数等の特性を維持した上で、ヒステリシス制御による電流の常時監視を活用できる。これにより、異常発生時にも特別な外部回路を要することなく、異常対応のための制御を高速な応答を実現することが可能になる。更に、スイッチング周波数が一定になることで、ＥＭＣ（Electromagnetic　Compatibility）対策等の設計ノウハウの流用も可能になるとともに、スイッチング素子及びリアクトルの熱設計が容易になるため電力変換装置の信頼性向上に寄与することができる。
　一方で、スイッチング周波数の目標値ｆｔｒｇについては、時間経過に応じて可変に設定してもよい。例えば、一定時間毎に目標値ｆｔｒｇを変化させることで、周波数スペクトル上のノイズレベルのピークを低減する様に電力変換装置を動作させることも可能である。又、電力変換装置の外部の機器と連携して、特定の周波数のノイズレベルを低減するように、当該目標値ｆｔｒｇを設定することも可能である。
　或いは、電力変換装置の温度状況に応じて、スイッチング周波数の目標値ｆｔｒｇを可変に設定する制御も可能である。例えば、電流制御リアクトル１４１ａ～１４１ｃの発熱量は、リアクトル電流ｉａ～ｉｃのリップル電流成分の大きさ、即ち、三相インバータ回路１２０のスイッチング周波数に依存するので、スイッチング素子Ｑ１Ａ～Ｑ３Ａ，Ｑ１Ｂ～Ｑ３Ｂの素子温度と、電流制御リアクトル１４１ａ～１４１ｃの温度との比較に基づいて、目標値ｆｔｒｇを変化させることが可能である。
　尚、本実施の形態では、三相インバータ回路にヒステリシス制御を適用する例を説明したが、本実施の形態に係るヒステリシス制御が適用される電力変換装置の構成は、デッドタイムが必要となる様に接続された複数のスイッチング素子を有するものであれば、任意である。例えば、２つのレグを有する単相インバータ回路、又は、ＤＣ／ＤＣ変換を行うチョッパ回路、或いは、ＡＣ／ＤＣ変換を行うＰＷＭ整流回路等に対しても、本実施の形態に係るヒステリシス制御を適用することが可能である。
　更に、本実施の形態では、三相インバータ回路１２０から出力されるリアクトル電流ｉａ～ｉｃをヒステリシス制御の対象とする例を説明したが、スイッチング素子を備える電力変換装置による電力変換で取り扱われる電気量（電流、電圧、及び、電力を含む）であれば、当該電気量の指令値を包含するヒステリシスバンドの上限値及び下限値とを比較することによって、本実施の形態に係るヒステリシス制御を実現することが可能である。例えば、ヒステリシス制御の対象となる、上述した、電力変換で取り扱われる電気量は、本実施の形態でのリアクトル電流及び直流リンク電圧（直流リンクキャパシタ１３１及び１３２の電圧）の様な電力変換装置に入出力される電気量、及び、電力変換装置の内部において検出される電気量を含む。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１０　直流電源、２０　交流電源、２１　逆並列ダイオード、３０ａ，３０ｂ，３１，３２，３３　ヒステリシス制御部、５０　ヒステリシスバンド生成部、５２，５４　加算器、６０　ヒステリシスコンパレータ、６１　インバータ、７０　デッドタイム生成器、７２，７４　デッドタイム補償部、８０　保護回路、９０　電流補償部、９２　中性点電圧演算部、９３ａ，９３ｂ，９３ｃ　レグ電圧算出部、９４　Ｖｐｎ算出部、９５　電流変動成分算出部、９８　減算器、１００，１０１　電力変換装置、１１１　正極電線、１１２　負極電線、１２０　三相インバータ回路、１２１　第１レグ、１２２　第２レグ、１２３　第３レグ、１３１，１３２　直流リンクキャパシタ、１４１ａ～１４１ｃ　電流制御リアクトル、１４５ａ～１４５ｃ　電流センサ、１５０　制御回路、１５８　バス、ＢＷ　ヒステリシスバンド幅、Ｅａ，Ｅｃ　交流電圧源、Ｉｌｗ，Ｉｌｗｃ　下限値（ヒステリシスバンド）、Ｉｕｐ，Ｉｕｐｃ　上限値Ｖ、Ｌ　インダクタンス値、Ｎｎｐ　中性点（直流側）、Ｎｎｗ　中性点（交流側）、Ｑ１Ａ，Ｑ１Ｂ，Ｑ２Ａ，Ｑ２Ｂ，Ｑ３Ａ，Ｑ３Ｂ　スイッチング素子、Ｓ１ｂ，Ｓ１ａ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ　ゲート信号、Ｔｄ　デッドタイム、Ｔｓｗ　スイッチング周期、Ｔｔｒｇ　目標値（スイッチング周期）、ｆｔｒｇ　目標値（スイッチング周波数）、Ｖｎｐ，ｖｎｐ　中性点電圧、ｉａ＊　電流指令値、ｉａ～ｉｃ　リアクトル電流。

Claims (11)

  1. 　第１及び第２の電線の間に直列接続された第１及び第２のスイッチング素子を有する電力変換回路と、
    　前記電力変換回路による電力変換で取り扱われる電気量の検出値と、当該電気量の指令値を包含するヒステリシスバンドの上限値及び下限値との比較に基づくヒステリシス制御によって前記第１及び第２のスイッチング素子のオンオフを制御する制御回路とを備え、
    　前記第１及び第２のスイッチング素子のオンオフは、オンオフが切替わる際に前記第１及び第２のスイッチング素子の両方がオフするデッドタイムが設けられる様に制御され、
    　前記第１及び第２のスイッチング素子のスイッチング周波数の目標値に従って、前記ヒステリシス制御におけるヒステリシスバンド幅を生成するヒステリシスバンド生成部と、
    　前記ヒステリシスバンド幅及び前記指令値に従って、前記上限値及び前記下限値を設定する上下限値設定部と、
    　前記上下限値設定部によって設定された前記上限値及び前記下限値に対して、前記デッドタイムの間に前記検出値が前記ヒステリシスバンドの外に出ることを避けるための補償量を加算するためのデッドタイム補償部と、
    　前記デッドタイム補償部による処理後の前記上限値及び前記下限値と、前記検出値とを比較するヒステリシスコンパレータと、
    　前記ヒステリシスコンパレータの出力信号に基づき、前記デッドタイムが付与される様に前記第１及び第２のスイッチング素子のオンオフの制御信号を生成するデッドタイム生成器とを含み、
    　前記デッドタイム補償部は、前記検出値が正の場合と負の場合との間で、前記上限値及び前記下限値の異なる一方に対して、異なる極性の前記補償量を加算する処理を実行する、電力変換装置。
  2. 　前記デッドタイム補償部は、前記検出値が正である場合には、前記下限値を上昇する様に正の前記補償量を設定する一方で、前記検出値が負である場合には、前記上限値を低下する様に負の前記補償量を設定する、請求項１記載の電力変換装置。
  3. 　前記デッドタイム補償部は、前記第１及び第２のスイッチング素子のスイッチング周期に対する前記第１及び第２のスイッチング素子のオン期間の比に応じて前記補償量を変化させる、請求項１又は２に記載の電力変換装置。
  4. 　前記補償量の絶対値は、前記デッドタイムの直前でオンされていた前記第１又は第２のスイッチング素子のオン期間長に対する、前記デッドタイムの時間長の比に比例する様に設定される、請求項１～３のいずれか１項に記載の電力変換装置。
  5. 　前記制御回路は、
    　前記デッドタイム補償部による処理後の前記上限値及び前記下限値の差分が予め定められた制限値より小さくなることを防止するための保護回路を更に含み、
    　前記保護回路は、前記差分が前記制限値よりも小さいときに、当該制限値が確保される様に、前記ヒステリシスコンパレータで用いられる前記上限値及び前記下限値を修正する、請求項１～４のいずれか１項に記載の電力変換装置。
  6. 　前記電力変換回路は、前記第１及び第２のスイッチング素子で構成されたレグを複数個有し、かつ、前記第１及び第２の電線と接続された正極及び負極を有する直流電圧源と、各前記レグと接続された交流電圧源との間で電力変換を行う様に構成され、
    　前記電力変換装置は、
    　各前記レグの前記第１及び第２のスイッチング素子の接続点と、前記交流電圧源との間に接続されたリアクトルを更に備え、
    　前記検出値は、前記リアクトルを通過する電流検出値である、請求項１～５のいずれか１項に記載の電力変換装置。
  7. 　前記直流電圧源の第１の中性点、及び、前記交流電圧源の第２の中性点の少なくとも一方が接地されておらず、
    　前記制御回路は、
    　前記第１及び第２の中性点の電位差である中性点電圧の変化による前記電流検出値の変動成分をキャンセルするための電流補償部を更に有し、
    　前記ヒステリシスコンパレータは、前記デッドタイム補償部による処理後の前記上限値及び前記下限値と、前記電流補償部によって前記変動成分が除去された前記電流検出値とを比較する、請求項６記載の電力変換装置。
  8. 　第１及び第２の電線の間に直列接続された第１及び第２のスイッチング素子を有する電力変換回路を備えるとともに、前記第１及び第２のスイッチング素子のオンオフが、オンオフが切替わる際に前記第１及び第２のスイッチング素子の両方がオフするデッドタイムが設けられる様に制御される電力変換装置の制御方法であって、
    　前記電力変換回路による電力変換で取り扱われる電気量の検出値と、当該電気量の指令値を包含するヒステリシスバンドの上限値及び下限値との比較に基づくヒステリシス制御によって前記第１及び第２のスイッチング素子のオンオフを制御するステップを備え、
    　前記制御するステップは、
    　前記第１及び第２のスイッチング素子のスイッチング周波数の目標値に従って、前記ヒステリシス制御におけるヒステリシスバンド幅を生成するステップと、
    　前記ヒステリシスバンド幅及び前記指令値に従って、前記上限値及び前記下限値を設定するステップと、
    　設定された前記上限値及び前記下限値に対して、前記デッドタイムの間に前記検出値が前記ヒステリシスバンドの外に出ることを避けるための補償量を加算するデッドタイム補償を実行するステップと、
    　前記デッドタイム補償の後の前記上限値及び前記下限値と、前記検出値とを比較する様にヒステリシスコンパレータを動作させるステップと、
    　前記ヒステリシスコンパレータの出力信号に基づき、前記デッドタイムが付与される様に前記第１及び第２のスイッチング素子のオンオフの制御信号を生成するステップとを含み、
    　前記デッドタイム補償において、前記検出値が正の場合と負の場合とでは、前記上限値及び前記下限値の異なる一方に対して、異なる極性の前記補償量が加算される、電力変換装置の制御方法。
  9. 　前記デッドタイム補償の後における前記上限値及び前記下限値の差分が予め定められた制限値より小さくなることを防止するステップを更に含み、
    　前記防止するステップでは、前記差分が前記制限値よりも小さいときに、当該制限値が確保される様に、前記ヒステリシスコンパレータで用いられる前記上限値及び前記下限値が修正される、請求項８記載の電力変換装置の制御方法。
  10. 　前記電力変換回路は、前記第１及び第２のスイッチング素子で構成されたレグを複数個有し、かつ、前記第１及び第２の電線と接続された正極及び負極を有する直流電圧源と、各前記レグと接続された交流電圧源との間で電力変換を行う様に構成され、
    　前記電力変換装置は、
    　各前記レグの前記第１及び第２のスイッチング素子の接続点と、前記交流電圧源との間に接続されたリアクトルを更に備え、
    　前記検出値は、前記リアクトルを通過する電流検出値である、請求項８又は９に記載の電力変換装置の制御方法。
  11. 　前記直流電圧源の第１の中性点、及び、前記交流電圧源の第２の中性点の少なくとも一方が接地されておらず、
    　前記制御するステップは、
    　前記第１及び第２の中性点の電位差である中性点電圧の変化による前記電流検出値の変動成分をキャンセルするステップを更に含み、
    　前記ヒステリシスコンパレータは、前記デッドタイム補償の後の前記上限値及び前記下限値と、前記キャンセルするステップによって前記変動成分が除去された前記電流検出値とを比較する、請求項１０記載の電力変換装置の制御方法。
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