WO2022201617A1 - 半導体装置とその製造方法 - Google Patents

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直樹 手賀
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and its manufacturing method.
  • Japanese Patent Application Laid-Open No. 2016-76553 utilizes an ion implantation technique to form a p-type body region that spreads over a predetermined depth in a semiconductor layer, and to form a semiconductor layer that is shallower than the body region.
  • a method of manufacturing a semiconductor device in which an n-type source region that spreads over the main surface of the semiconductor device is formed.
  • the manufacturing method further utilizes ion implantation techniques to counter-dope the source region to form a p-type contact region.
  • a trench gate is often adopted as the gate structure.
  • a trench gate is formed in the active region of the semiconductor layer so as to penetrate the body region and the source region extending in plane.
  • a trench gate arranged in an active region is formed inside a body region extending in plane. For this reason, the body region and the source region extending in plane are present outside the edge of the outermost peripheral side of the trench gate arranged in the active region.
  • the body region is often formed with a relatively low impurity concentration in consideration of gate threshold voltage and channel resistance. Therefore, as a result of investigation by the present inventors, it was found that the potential of the body region outside the trench gate may become unstable depending on its area. This specification provides a technique for stabilizing the potential of the body region extending outside the outermost edge of the trench gate.
  • a semiconductor device disclosed in this specification can include a semiconductor layer having a first main surface and a second main surface, and a trench gate.
  • the semiconductor layer includes an active region, a peripheral region arranged around the active region, and a region between the active region and the peripheral region and arranged around the active region. It is partitioned into a middle area where The semiconductor layer includes: a drift region of a first conductivity type arranged in the active region, the intermediate region, and the outer peripheral region; a body region of a second conductivity type disposed between the active region and the intermediate region; a source region of a first conductivity type provided on the body region; and a source region of the first conductivity type disposed on the active region.
  • a first contact region of a second conductivity type provided to reach the body region beyond the source region and having a second conductivity type impurity concentration higher than that of the body region; is provided so as to reach the body region beyond the source region, extends around the source region along the periphery of the source region, and has a second conductivity type impurity concentration in the body region. and a second contact region of a second conductivity type that is denser than the region.
  • the trench gate is located in the active region and extends from the first main surface beyond the source region and the body region. Concentration distributions of the second conductivity type impurities in the first contact region and the second contact region in the depth direction match each other.
  • the second contact region is provided in the intermediate region outside the trench gate.
  • the second contact region contacts the body region. Therefore, the potential of the body region provided outside the trench gate is stabilized.
  • the concentration distribution of the impurity of the second conductivity type in the depth direction of the first contact region and the second contact region is the same, the first contact region and the second contact region are , are formed simultaneously.
  • the second contact region can be formed simultaneously with the step of forming the first contact region without increasing the number of dedicated steps for forming the second contact region. Therefore, the semiconductor device has a structure that can be manufactured at low cost.
  • the semiconductor device can be manufactured at low cost, and the potential of the body region provided outside the trench gate can be stabilized.
  • a method of manufacturing a semiconductor device disclosed in this specification includes a first mask film formation step, a body region formation step, a source region formation step, a second mask film formation step, a contact region formation step, and trench gate formation. and a step.
  • a first mask deposition step a first mask is deposited on the first main surface of a first conductivity type semiconductor layer having a first main surface and a second main surface.
  • the semiconductor layer includes an active region, an outer peripheral region arranged to loop around the active region, and a loop around the active region between the active region and the peripheral region. It is divided into a middle region, which is arranged as follows.
  • the first mask has openings corresponding to the active region and the intermediate region.
  • a second conductivity type impurity is ion-implanted through the first mask toward the first main surface of the semiconductor layer to form a body region in the semiconductor layer.
  • a first conductivity type impurity is ion-implanted through the first mask toward the first main surface of the semiconductor layer to form a source region in a region shallower than the body region in the semiconductor layer.
  • a second mask is deposited on the first main surface of the semiconductor layer.
  • the second mask has an inner opening formed at a predetermined position of the active region and goes around the source region along the periphery of the source region so that the periphery of the source region is exposed.
  • a peripheral opening is formed to accommodate.
  • a contact region is formed by ion-implanting a second conductivity type impurity through the second mask toward the first main surface of the semiconductor layer.
  • the semiconductor layer corresponding to the inner opening of the second mask reaches the body region beyond the source region and has a second conductivity type impurity concentration higher than that of the body region.
  • a two-conductivity-type first contact region is formed in the semiconductor layer corresponding to the peripheral opening of the second mask and extends beyond the source region to reach the body region, and the impurity concentration of the second conductivity type reaches the body region.
  • a second contact region of a second conductivity type that is denser than the region;
  • a trench gate extending from the first main surface beyond the source region and the body region is formed in the active region.
  • the body region and the source region can be formed using the common first mask. Therefore, the manufacturing method described above can manufacture a semiconductor device at a low cost. Furthermore, the manufacturing method can form the first contact region and the second contact region using the common second mask. The second contact region is in contact with the body region provided in the intermediate region. Therefore, the potential of the body region provided in the intermediate region is stabilized. As described above, the manufacturing method described above provides the second contact region for stabilizing the potential of the body region provided in the intermediate region without increasing the number of dedicated steps for forming the second contact region. A contact region can be formed simultaneously with the step of forming the first contact region.
  • FIG. 2 is a diagram showing the positional relationship among an active region, an intermediate region, and an outer peripheral region partitioned by a semiconductor layer when the semiconductor layer is viewed from above.
  • FIG. 2 is a cross-sectional view of essential parts of the semiconductor device of the first embodiment, and is a diagram schematically showing a cross-sectional view corresponding to line II-II of FIG. 1;
  • FIG. 2 is an enlarged cross-sectional view of a main part of the semiconductor device, showing the vicinity of the connecting portion between the first contact region and the source electrode; It is a figure which shows typically the principal part sectional drawing of the process of manufacturing a semiconductor device. It is a figure which shows typically the principal part sectional drawing of the process of manufacturing a semiconductor device.
  • FIG. 2 is a fragmentary cross-sectional view of a semiconductor device according to a second embodiment, and schematically shows a cross-sectional view corresponding to line II-II of FIG. 1;
  • FIG. 3 is a cross-sectional view of a main part of a semiconductor device according to a third embodiment, and is a diagram schematically showing a cross-sectional view corresponding to line II-II of FIG. 1;
  • FIG. 11 is a perspective view of a main part of a modified example of the semiconductor device of the third embodiment;
  • FIG. 11 is a perspective view of a main part of a modified example of the semiconductor device of the third embodiment;
  • FIG. 11 is a perspective view of a main part of a modified example of the semiconductor device of the third embodiment;
  • FIG. 19 is a fragmentary cross-sectional view of a modification of the semiconductor device of the third embodiment, and is a diagram schematically showing a cross-sectional view corresponding to line XIX-XIX in FIG. 18;
  • FIG. 11 is a perspective view of a main part of a modified example of the semiconductor device of the third embodiment;
  • FIG. 10 is a cross-sectional view of a main part of a semiconductor device according to a fourth embodiment, and is a diagram schematically showing a cross-sectional view corresponding to line II-II of FIG. 1;
  • the semiconductor device 1 of the first embodiment is a type of power device called a MOSFET, and is configured using a semiconductor layer 10 .
  • the material of the semiconductor layer 10 is not particularly limited, but may be silicon carbide (SiC), for example.
  • the semiconductor layer 10 is divided into an active region 10A, an intermediate region 10B, and an outer peripheral region 10C when the semiconductor layer 10 is viewed from above (hereinafter referred to as "plan view").
  • the active region 10A is a region partitioned on the central side of the semiconductor layer 10, and is a region in which a switching structure is formed as will be described later.
  • the intermediate region 10B is a region partitioned between the active region 10A and the peripheral region 10C, and extends around the active region 10A.
  • the peripheral region 10C is a region partitioned around the active region 10A and the intermediate region 10B, and runs around the active region 10A and the intermediate region 10B.
  • the outer peripheral region 10C is formed with an outer peripheral voltage-resistant structure. It should be noted that the "GP" area in FIG. 1 indicates the area where the gate pads are arranged.
  • the semiconductor device 1 includes a semiconductor layer 10, a drain electrode 22, a source electrode 24, and a plurality of trench gates 30.
  • the semiconductor layer 10 has a drain region 11, a drift region 12, a body region 13, a source region 14, a first contact region 15, a second contact region 16, and a plurality of guard rings 17.
  • the active region 10A is a region in which a plurality of trench gates 30 are provided.
  • the intermediate region 10B is a region from the outermost peripheral edge of the trench gate 30 provided in the active region 10A to the guard ring 17 in the outer peripheral region 10C.
  • the outer peripheral area 10C is an area outside the innermost guard ring 17 .
  • the drain electrode 22 is provided so as to cover the lower surface 10b of the semiconductor layer 10 .
  • the drain electrode 22 is arranged over the active region 10A, the intermediate region 10B, and the peripheral region 10C, and is in contact with the entire lower surface 10b of the semiconductor layer 10. As shown in FIG.
  • the source electrode 24 is provided so as to cover the upper surface 10a of the semiconductor layer 10 .
  • the source electrode 24 is arranged over the entire range of the active region 10A and a part of the intermediate region 10B, and the semiconductor layer 10 exposed through the opening of the interlayer insulating film 40 formed on the upper surface 10a of the semiconductor layer 10. is in contact with the upper surface 10a of the .
  • the drain region 11 is an N-type layer containing a high concentration of n-type impurities.
  • the drain region 11 is arranged over the active region 10A, the intermediate region 10B, and the peripheral region 10C, and is provided at a position exposed to the lower surface 10b of the semiconductor layer 10. As shown in FIG.
  • the drain region 11 is in ohmic contact with the drain electrode 22 .
  • the drain region 11 is also a base substrate for epitaxial growth of the drift region 12, as will be described later.
  • the drift region 12 is an N-type layer with a lower n-type impurity concentration than the drain region 11 .
  • the drift region 12 is arranged over the active region 10A, the intermediate region 10B and the outer peripheral region 10C.
  • the drift region 12 is in contact with the side and bottom surfaces of each of the multiple trench gates 30 .
  • the body region 13 is a P-type layer containing a low concentration of p-type impurities. Body region 13 is arranged over the entire range of active region 10A and a partial range of intermediate region 10B, and is provided on drift region 12 . The body region 13 is formed to extend from the upper surface 10 a of the semiconductor layer 10 to a predetermined depth, and is in contact with the lower portion of the side surfaces of the trench gate 30 . Body region 13 is arranged to separate drift region 12 and source region 14 .
  • the source region 14 is an N-type layer containing a high concentration of n-type impurities.
  • the source region 14 is arranged over the entire range of the active region 10A and a partial range of the intermediate region 10B, and is provided on the body region 13 .
  • the source region 14 is formed so as to spread over a position exposed on the upper surface 10 a of the semiconductor layer 10 and is in contact with the upper portion of the side surfaces of the trench gate 30 .
  • the source region 14 is exposed through an opening in the interlayer insulating film 40 formed on the upper surface 10 a of the semiconductor layer 10 and is in ohmic contact with the source electrode 24 .
  • the first contact region 15 is a P-type layer containing p-type impurities at a higher concentration than the body region 13 .
  • the first contact region 15 is arranged in the active region 10A and extends parallel to the longitudinal direction of the trench gate 30 when the semiconductor layer 10 is viewed from above.
  • the first contact region 15 extends from one longitudinal end to the other longitudinal end of the trench gate 30 when the semiconductor layer 10 is viewed in plan.
  • the first contact region 15 is formed to reach the body region 13 from the upper surface 10 a of the semiconductor layer 10 over the source region 14 and is in contact with the body region 13 .
  • the bottom surface of the first contact region 15 has substantially the same depth as the bottom surface of the body region 13 .
  • the bottom surface of the first contact region 15 may be located shallower than the bottom surface of the body region 13 .
  • the first contact region 15 is exposed through an opening in the interlayer insulating film 40 formed on the upper surface 10 a of the semiconductor layer 10 and is in ohmic contact with the source electrode 24 .
  • the body region 13 of the active region 10A is fixed to the potential of the source electrode 24 via the first contact region 15 .
  • FIG. 3 shows an enlarged view of a main portion of the portion where the first contact region 15 contacts the source electrode 24.
  • FIG. 3 also shows the impurity concentration profile in the depth direction of each of the body region 13, the source region 14, and the first contact region 15.
  • Body P in the figure is the concentration profile of the p-type impurity contained in the body region 13 in the depth direction
  • Source N in the figure is the concentration profile of the n-type impurity contained in the source region 14 in the depth direction
  • Contact P in the figure is the concentration profile of the p-type impurity contained in the first contact region 15 in the depth direction.
  • a silicide layer 18 is formed in a portion of each of the source region 14 and the first contact region 15 that is in contact with the source electrode 24 .
  • the thickness of the silicide layer 18 is 50-200 nm.
  • the first contact region 15 is adjusted so that the p-type impurity concentration is high in the depth range where the silicide layer 18 is formed, particularly in the depth corresponding to the bottom surface of the silicide layer 18 .
  • the p-type impurity concentration of the first contact region 15 at the junction surface between the first contact region 15 and the source electrode 24 is P1
  • the maximum p-type impurity concentration in the depth direction of the first contact region 15 is P1.
  • the concentration of the p - type impurity in the first contact region 15 at the depth corresponding to the junction surface between the body region 13 and the source region 14 is P3.
  • P 1 is 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3
  • P 2 is 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3
  • P 3 is It may be 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3 .
  • P 3 is adjusted to have a higher impurity concentration than the source region 14 .
  • the concentration profile in the depth direction of the p-type impurity contained in the first contact region 15 satisfies P 1 ⁇ P 2 and P 3 ⁇ P 2 .
  • the first contact region 15 has a concentration profile such that the maximum p-type impurity concentration is located inside the semiconductor layer 10 and the maximum concentration is near the bottom surface of the silicide layer 18 .
  • the contact resistance between the first contact region 15 and the source electrode 24 can be reduced while the dose of the p-type impurity when forming the first contact region 15 by the ion implantation process can be reduced. can be reduced.
  • the second contact region 16 is arranged in the intermediate region 10B and is a P-type layer containing a higher concentration of p-type impurities than the body region 13 .
  • the second contact region 16 is formed to reach the body region 13 from the upper surface 10 a of the semiconductor layer 10 over the source region 14 and is in contact with the body region 13 .
  • the bottom surface of the second contact region 16 has substantially the same depth as the bottom surface of the body region 13 .
  • the bottom surface of the second contact region 16 may be located shallower than the bottom surface of the body region 13 .
  • the second contact region 16 is arranged to cover the rims of the body region 13 and the source region 14 , and goes around the body region 13 and the source region 14 along the rims of the body region 13 and the source region 14 . .
  • the second contact region 16 has an inner edge in contact with the body region 13 and the source region 14 , and an outer edge in contact with the innermost guard ring 17 among the plurality of guard rings 17 .
  • the second contact region 16 is exposed through an opening in the interlayer insulating film 40 formed on the upper surface 10 a of the semiconductor layer 10 and is in ohmic contact with the source electrode 24 . Thereby, the body region 13 of the intermediate region 10B is fixed to the potential of the source electrode 24 through the second contact region 16. As shown in FIG.
  • the first contact region 15 and the second contact region 16 are formed by the same ion implantation process. Therefore, the concentration distributions of the p-type impurities in the depth direction of the first contact region 15 and the second contact region 16 match.
  • the second contact region 16 also has a silicide layer formed in a portion in contact with the source electrode 24 . As described above, the second contact region 16 is formed by the ion implantation process while reducing the contact resistance between the second contact region 16 and the source electrode 24, similarly to the first contact region 15. It is possible to reduce the dose amount of the p-type impurity when doing so.
  • the guard ring 17 is arranged in the outer peripheral region 10C and is a P-type layer containing p-type impurities.
  • the guard ring 17 is formed to reach a predetermined depth from the upper surface 10a of the semiconductor layer 10, and extends around the active region 10A and the intermediate region 10B along the outer peripheral region 10C.
  • the guard ring 17 is an example of a peripheral withstand voltage structure, and plays a role of extending the depletion layer to the outside when the semiconductor device 1 is turned off, and alleviating electric field concentration.
  • a RESURF layer may be provided as the peripheral pressure-resistant structure.
  • a plurality of trench gates 30 are arranged in the active region 10 ⁇ /b>A and are formed so as to reach the drift region 12 from the upper surface 10 a of the semiconductor layer 10 over the source region 14 and the body region 13 .
  • each of the plurality of trench gates 30 extends in one direction within the active region 10A and extends from one end to the other end of the active region 10A.
  • the plurality of trench gates 30 are arranged in stripes. Note that the stripe arrangement is an example, and the plurality of trench gates 30 may be arranged in another layout.
  • Each of the trench gates 30 has a gate electrode 32 and a gate insulating film 34 .
  • Gate electrode 32 is insulated from drift region 12 , body region 13 and source region 14 by gate insulating film 34 , and is insulated from source electrode 24 by interlayer insulating film 40 .
  • the gate electrode 32 is electrically connected to the gate pad GP (see FIG. 1).
  • the gate electrode 32 is not particularly limited, but may be silicon oxide (SiO 2 ), for example.
  • the gate insulating film 34 is not particularly limited, but may be polycrystalline silicon, for example.
  • a switching structure is formed by the drain electrode 22, the drain region 11, the drift region 12, the body region 13, the source region 14, the first contact region 15, the source electrode 24, the trench gate 30, and the like. ing.
  • the gate insulating film 34 becomes A channel is formed in the body region 13 in the adjacent range. Electrons supplied from the source region 14 can flow into the drift region 12 through this channel. Thereby, the drain electrode 22 and the source electrode 24 are electrically connected, and the semiconductor device 1 is turned on. On the other hand, when a voltage lower than the gate threshold voltage is applied to the gate electrode 32, the channel disappears and the semiconductor device 1 is turned off. Thus, the semiconductor device 1 can operate as a switching element that controls the current flowing between the drain electrode 22 and the source electrode 24 according to the voltage applied to the gate electrode 32 .
  • a SiC substrate functioning as the drain region 11 is prepared.
  • This SiC substrate is not particularly limited, but may have, for example, an n-type impurity concentration of 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 and a thickness of 350 to 500 ⁇ m.
  • the drift region 12 is crystal-grown from the upper surface of the drain region 11 .
  • the drift region 12 is not particularly limited, but may have, for example, an n-type impurity concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 to 100 ⁇ m.
  • the semiconductor layer 10 in which the drain region 11 and the drift region 12 are laminated is prepared.
  • a mask 52 is deposited on the upper surface 10a of the semiconductor layer 10 using CVD technology and photolithography technology (an example of the first mask deposition process).
  • the mask 52 is formed with openings 52a corresponding to the entire range of the active region 10A and a partial range of the intermediate region 10B.
  • the mask 52 may have openings corresponding to a plurality of guard rings 17 formed in the outer peripheral region 10C.
  • the body region 13 is formed so as to planarly extend over the entire range of the active region 10A and part of the intermediate region 10B of the semiconductor layer 10 .
  • this ion implantation step is not particularly limited, for example, the dose may be 1 ⁇ 10 11 to 1 ⁇ 10 14 cm ⁇ 2 and the implantation energy may be 10 to 1500 eV.
  • the body region 13 is not particularly limited, but has a p-type impurity peak concentration of 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3 and a bottom depth of 0.5 to 1.5 ⁇ m. There may be.
  • the source regions 14 are implanted in multiple stages toward the upper surface 10a of the semiconductor layer 10 exposed through the openings 52a of the mask 52 to form the source regions 14.
  • FIG. an example of a source region forming step.
  • the source region 14 is formed to spread over the entire range of the active region 10A and part of the intermediate region 10B of the semiconductor layer 10, and is formed in a range shallower than the body region 13 so as to be laminated on the body region 13. It is formed. Also, the source region 14 is formed at a position exposed on the upper surface of the semiconductor layer 10 . Note that the source region 14 may be formed before the body region 13 is formed.
  • this ion implantation step is not particularly limited, for example, the dose may be 1 ⁇ 10 13 to 1 ⁇ 10 16 cm ⁇ 2 and the implantation energy may be 10 to 500 eV.
  • the source region 14 is not particularly limited. There may be. After forming body region 13 and source region 14, mask 52 is removed.
  • a mask 54 is deposited on the upper surface 10a of the semiconductor layer 10 using CVD technology and photolithography technology (an example of the second mask deposition process).
  • the mask 54 is formed with an inner opening 54a corresponding to a partial range of the active region 10A and a peripheral edge opening 54b corresponding to a partial range of the intermediate region 10B.
  • the peripheral edge opening 54b of the mask 54 is formed along the peripheral edge of the source region 14 so that the peripheral edge of the source region 14 is exposed.
  • a first contact region 15 and a second contact region 16 are formed (an example of a contact region forming step).
  • the dose may be 1 ⁇ 10 13 to 1 ⁇ 10 16 cm ⁇ 2 and the implantation energy may be 10 to 1500 eV.
  • the first contact region 15 and the second contact region 16 are not particularly limited. It may be 0.5 to 1.5 ⁇ m.
  • the first contact region 15 and the second contact region 16 are formed to reach the body region 13 beyond the source region 14 . Thereby, the first contact region 15 is electrically connected to the body region 13 in the active region 10A. Second contact region 16 is electrically connected to body region 13 in intermediate region 10B. Furthermore, the first contact region 15 and the second contact region 16 are formed so that their bottom surfaces are substantially the same depth as the bottom surface of the body region 13 . For example, when the first contact region 15 and the second contact region 16 are formed such that the bottom surfaces of the first contact region 15 and the second contact region 16 are shallower than the bottom surface of the body region 13, in the intermediate region 10B, A corner corresponding to the terminal end of body region 13 is exposed in drift region 12 . Therefore, there is concern about electric field concentration at this corner.
  • an ion implantation technique is used to form a guard ring 17 in the outer peripheral region 10C.
  • a mask having an opening corresponding to the formation position of the guard ring 17 is formed, and aluminum ions are implanted through the opening of the mask to form the guard ring. 17 can be formed.
  • the plurality of guard rings 17 may be formed at the same time as the body region 13 . In this case, by forming openings corresponding to the plurality of guard rings 17 in the mask 52 for forming the body region 13 , the plurality of guard rings 17 can be formed simultaneously with the body region 13 .
  • a mask 56 is formed on the upper surface 10a of the semiconductor layer 10 using CVD technology and photolithography technology.
  • the mask 56 is formed with a plurality of openings 56a corresponding to partial ranges of the active region 10A.
  • a trench TR is formed in the surface layer portion of the semiconductor layer 10 exposed from the opening 56 a of the mask 56 .
  • Trench TR is formed to reach drift region 12 from upper surface 10 a of semiconductor layer 10 through source region 14 and body region 13 .
  • Trench TR is not particularly limited, but may have a depth of 0.5 to 2 ⁇ m and a width of 0.3 to 1 ⁇ m in the transverse direction, for example.
  • mask 56 is removed.
  • a protective film is formed so as to cover the surface of the semiconductor layer 10 and the inner surface of the trench TR, and activation annealing is performed. The protective film is then removed.
  • the CVD technique is used to form a gate insulating film 34 so as to cover the upper surface 10a of the semiconductor layer 10 and the inner surface of the trench TR.
  • the gate electrode 32 is deposited using the CVD technique so as to fill the trench TR.
  • the gate insulating film 34 and the gate electrode 32 formed on the upper surface 10a of the semiconductor layer 10 are removed.
  • a part of the gate electrode 32 formed on the upper surface 10a of the semiconductor layer 10 may be left for use as a gate wiring, although it is not shown in this cross section.
  • an interlayer insulating film 40 is formed on the upper surface 10a of the semiconductor layer 10 using CVD technology and photolithography technology.
  • the interlayer insulating film 40 has an opening exposing the source region 14 and the first contact region 15 in the active region 10A and an opening exposing the second contact region 16 in the intermediate region 10B.
  • a metal film for forming a silicide layer is formed on the upper surface 10a of the semiconductor layer 10 exposed from the opening of the interlayer insulating film 40.
  • the metal film is not particularly limited, but may be, for example, a metal film in which nickel (Ni), cobalt (Co), and titanium (Ti) are laminated.
  • annealing is performed to form a silicide layer. After performing the annealing process, unreacted metal is removed. Next, each of the drain electrode 22, the source electrode 24 and the gate pad GP (see FIG. 1) is deposited to complete the semiconductor device 1. Next, as shown in FIG.
  • this manufacturing method the body region 13 and the source region 14 are formed using a common mask 52 . Therefore, this manufacturing method can reduce the number of mask film formation steps, so that the semiconductor device 1 can be manufactured at low cost.
  • the body region 13 and the source region 14 are formed using the common mask 52, the body region 13 and the source region 14 spread outside the trench gate 30, that is, in the intermediate region 10B.
  • the body region 13 is formed with a relatively low impurity concentration in consideration of gate threshold voltage and channel resistance. Therefore, if there is a body region 13 that spreads over the intermediate region 10B, the potential may become unstable depending on the area of the body region 13 .
  • semiconductor layer 10 made of silicon carbide the p-type region has a high resistance. Therefore, in the body region 13 extending over the intermediate region 10B, the potential tends to be unstable.
  • the second contact region 16 is provided in the intermediate region 10B, the potential of the body region 13 arranged in the intermediate region 10B is stabilized.
  • the second contact region 16 is formed so that its bottom surface is substantially the same depth as the bottom surface of the body region 13 , the body region 13 overlaps the second contact region 16 . Therefore, the body region 13 of the intermediate region 10B is overlapped with the high-concentration second contact region 16, so that the impurity concentration is substantially increased, and the potential of that portion is stabilized.
  • the second contact region 16 has an inner end in contact with the body region 13 and the source region 14 , and an outer end in contact with the innermost guard ring 17 among the plurality of guard rings 17 . They are in contact with each other and provided over a wide range of the intermediate region 10B.
  • the second contact region 16 occupies half or more of the range in the circumferential direction (the direction connecting the active region 10A and the outer peripheral region 10C). This reduces the areas of the body region 13 and the source region 14 existing in the intermediate region 10B. Since the area of body region 13 is reduced, the potential of body region 13 is stabilized. Further, the potential of the source region 14 existing in the intermediate region 10B is floating and unstable. However, since the area of the source region 14 is small, problems such as a decrease in withstand voltage due to the unstable potential of the source region 14 are suppressed.
  • the second contact region 16 can be formed simultaneously with the first contact region 15 using the mask 54 .
  • This manufacturing method can form the second contact region 16 simultaneously with the step of forming the first contact region 15 without increasing the number of dedicated steps for forming the second contact region 16 .
  • FIG. 15 shows the semiconductor device 2 of the second embodiment.
  • symbol is attached
  • the semiconductor device 2 is characterized in that the semiconductor layer 10 has a current diffusion region 102 .
  • the current diffusion region 102 is an N-type layer containing a higher concentration of n-type impurities than the drift region 12 .
  • the current diffusion region 102 is arranged over the entire range of the active region 10A and part of the range of the intermediate region 10B, is provided between the drift region 12 and the body region 13, and is provided between the drift region 12 and the body region. It borders on both sides of 13.
  • the current diffusion region 102 is formed to spread in plane between the drift region 12 and the body region 13 and is in contact with the lower portion of the bottom and side surfaces of the trench gate 30 .
  • the current diffusion region 102 can be formed using a common mask 52 in the ion implantation process described with reference to FIGS. Therefore, the current diffusion region 102 can be formed without adding a process for forming a dedicated mask.
  • the semiconductor device 2 can have low on-resistance characteristics.
  • FIG. 16 shows the semiconductor device 3 of the third embodiment. Components common to those of the semiconductor device 2 of the second embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • the semiconductor device 3 is characterized in that the semiconductor layer 10 has a plurality of deep regions 104 .
  • the deep region 104 is a P-type layer containing p-type impurities. Deep region 104 is arranged in each of active region 10A and intermediate region 10B and extends from the lower surface of body region 13 to a position deeper than the bottom surface of trench gate 30 .
  • the bottom surface of deep region 104 may be shallower than the bottom surface of current spreading region 102 or deeper than the bottom surface of current spreading region 102 .
  • the deep region 104 provided in the active region 10A is arranged below the first contact region 15 and is in contact with the bottom surface of the first contact region 15. When the semiconductor layer 10 is viewed in plan, the deep region 104 is the first contact region 104. It extends along the contact region 15 , ie parallel to the longitudinal direction of the trench gate 30 .
  • the plurality of deep regions 104 provided in the active region 10A extend along the longitudinal direction of the trench gate 30 when the semiconductor layer 10 is viewed from above, and are orthogonal to the longitudinal direction of the trench gate 30. spaced apart in the direction.
  • a current spreading region 102 is provided between adjacent deep regions 104 .
  • the deep region 104 provided in the intermediate region 10B is arranged below the second contact region 16 and is in contact with the bottom surface of the second contact region 16. When the semiconductor layer 10 is viewed in plan, the deep region 104 is the second contact region 10B.
  • the deep region 104 can be formed using ion implantation techniques, for example.
  • the guard ring 17 may be formed at the same time as forming the deep region 104 .
  • the ion implantation technique is used to open the mask.
  • the deep region 104 and the guard ring 17 can be formed at the same time by ion-implanting the p-type impurity through the trench.
  • the guard ring 17 formed in this manner is arranged at the same depth as the deep region 104 , that is, inside the semiconductor layer 10 .
  • the masks and processes required for forming the guard ring 17 and the deep region 104 can be shared, so that the semiconductor device 3 can be manufactured at low cost. .
  • the semiconductor device 3 can have high withstand voltage characteristics.
  • the plurality of deep regions 104 provided in the active region 10A extend parallel to the longitudinal direction of the trench gate 30 when the semiconductor layer 10 is viewed from above.
  • the plurality of deep regions 104 provided in the active region 10A may extend across the trench gate 30 as in the semiconductor device 4 shown in FIG.
  • the semiconductor layer 10 may further have an electric field relaxation region 106 in contact with the bottom surface of the trench gate 30 .
  • the electric field relaxation region 106 is a P-type layer containing p-type impurities.
  • the electric field relaxation region 106 is provided along the longitudinal direction of the trench gate 30 and extends from one end to the other end of the trench gate 30 when the semiconductor layer 10 is viewed from above.
  • the electric field relaxation region 106 is in contact with the gate insulating film 34 covering the bottom surface of the trench 14 .
  • the electric field relaxation region 106 is formed shallower than the deep region 104 . Alternatively, the electric field relaxation region 106 may be formed deeper than the deep region 104 .
  • Electric field relaxation region 106 is electrically connected to body region 15 via deep region 104 .
  • the semiconductor device 5 can have high withstand voltage characteristics.
  • the contact area between the trench gate 30 and the current diffusion region 102 is reduced, thereby reducing the feedback capacitance (gate-drain capacitance).
  • the plurality of deep regions 104 provided in the active region 10A includes a plurality of upper deep regions 104A extending parallel to the longitudinal direction of the trench gate 30 and a plurality of upper deep regions 104A extending parallel to the longitudinal direction of the trench gate 30. and a plurality of lower deep regions 104B located below the upper deep regions 104A and extending across the trench gates 30 .
  • Each of the plurality of upper deep regions 104 ⁇ /b>A extends from the bottom surface of body region 13 beyond the bottom surface of trench gate 30 .
  • Each of the plurality of upper deep regions 104 ⁇ /b>A is arranged below the first contact region 15 and contacts the bottom surface of the first contact region 15 .
  • a current diffusion region 102 is provided between adjacent upper deep regions 104A.
  • Each of the plurality of lower deep regions 104B is in contact with the bottom surface of each of the plurality of upper deep regions 104A.
  • a current diffusion region 102 is provided between adjacent lower deep regions 104B.
  • the bottom surface of each of the plurality of lower deep regions 104B may be shallower than the bottom surface of the current spreading region 102 or deeper than the bottom surface of the current spreading region 102 .
  • illustration is omitted, in the semiconductor device 6, both the upper deep region 104A and the lower deep region 104B are provided below the second contact region 16 in the intermediate region 10B.
  • the semiconductor device 6 can have a higher withstand voltage characteristic.
  • FIG. 21 shows the semiconductor device 7 of the fourth embodiment. Components common to the semiconductor device 3 of the third embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • the semiconductor device 7 is characterized in that the first contact region 15 and the deep region 104 are provided so as to cover one side surface of the trench gate 30 .
  • the first contact region 15 is in contact with the upper portion of the side surfaces of the trench gate 30 .
  • the deep region 104 is in contact with the lower portion of the side surfaces of the trench gate 30 and part of the bottom surface.
  • the electric field concentration applied to the gate insulating film 34 can be alleviated satisfactorily.
  • one side surface of the trench gate 30 does not function as a channel.
  • the pitch of the trench gate 30 can be narrowed and the channel area can be secured. Therefore, the semiconductor device 6 can satisfactorily alleviate electric field concentration applied to the gate insulating film 34 while suppressing a decrease in on-resistance.
  • An example of a semiconductor device disclosed in this specification can include a semiconductor layer having a first main surface and a second main surface, and a trench gate.
  • the semiconductor layer includes an active region, a peripheral region arranged around the active region, and a region between the active region and the peripheral region and arranged around the active region. It is partitioned into a middle area where The active region is the region in which the trench gate is arranged and a switching structure for controlling on/off of current is formed.
  • the peripheral region is a region in which a peripheral breakdown voltage structure is formed for extending a depletion layer from the active region toward the periphery when the semiconductor device is turned off.
  • the peripheral pressure-resistant structure is not particularly limited, but may be, for example, a guard ring.
  • the intermediate region is a region between the outermost peripheral side end of the trench gate arranged in the active region and the innermost peripheral side end of the outer peripheral breakdown voltage structure arranged in the outer peripheral region.
  • the semiconductor layer includes a first conductivity type drift region, a second conductivity type body region, a first conductivity type source region, a second conductivity type first contact region, and a second conductivity type second region. and a contact region.
  • the drift region is arranged in the active region, the intermediate region and the outer peripheral region.
  • the body region is arranged between the active region and the intermediate region, and is provided on the drift region. Typically, the body region is arranged over the entire extent of the active region and a partial extent of the intermediate region.
  • the body region may be provided on the drift region so as to be in contact with the drift region, or may be provided on the drift region via another region.
  • the source region is arranged between the active region and the intermediate region and provided on the body region. Typically, the source regions are arranged over the entire extent of the active region and a partial extent of the intermediate region.
  • the source region may be provided on the body region so as to be in contact with the body region, or may be provided on the body region via another region.
  • the first contact region is arranged in the active region, extends beyond the source region to reach the body region, and has a second conductivity type impurity concentration higher than that of the body region.
  • the second contact region is arranged in the intermediate region, is provided to reach the body region beyond the source region, and extends around the source region along the periphery of the source region. and the concentration of the second conductivity type impurity is higher than that of the body region.
  • the trench gate is located in the active region and extends from the first main surface beyond the source region and the body region. Concentration distributions of the second conductivity type impurities in the first contact region and the second contact region in the depth direction match each other.
  • the bottom surfaces of the first contact region and the second contact region may have substantially the same depth as the bottom surface of the body region.
  • the bottom surfaces of the second contact region and the body region are substantially flush, no corner is formed between the bottom surfaces of the two. Therefore, even if the second contact region is formed in the intermediate region, no electric field concentration portion is formed.
  • the semiconductor layer may further have a plurality of guard rings of the second conductivity type.
  • the plurality of guard rings are arranged in the outer peripheral area and circle around the active area and the intermediate area.
  • the second contact region is in contact with the innermost guard ring among the plurality of guard rings.
  • the semiconductor layer may further have a current diffusion region of the first conductivity type.
  • the current diffusion region is arranged between the active region and the intermediate region, is provided between the drift region and the body region, and has a higher impurity concentration of the first conductivity type than the drift region.
  • the current spreading region abuts the sides of the trench gate.
  • the current spreading regions are arranged over the entire extent of the active region and part of the extent of the intermediate region. With such a current diffusion region provided, the semiconductor device can have low on-resistance characteristics.
  • the first contact region may have a silicide layer present at a position in contact with a source electrode provided on the first main surface of the semiconductor layer.
  • the concentration distribution of the second conductivity type impurity in the first contact region in the depth direction has a maximum concentration in the vicinity of the bottom surface of the silicide layer.
  • the dose amount of the second conductivity type impurity for forming the first contact region can be reduced while reducing the contact resistance between the first contact region and the source electrode.
  • the semiconductor layer may further have a plurality of deep regions of the second conductivity type.
  • the plurality of deep regions are arranged in the active region and the intermediate region, and are provided between the drift region and the body region.
  • the plurality of deep regions extend along a first direction when the semiconductor layer is viewed in plan, and are spaced apart in a second direction orthogonal to the first direction.
  • Each of the plurality of deep regions extends from the bottom surface of the body region beyond the bottom surface of the trench gate.
  • Each of the plurality of deep regions is in contact with the second contact region in the intermediate region.
  • the drift region and/or the current spreading region may be arranged in the region between the adjacent deep regions. With such a plurality of deep regions provided, the semiconductor device can have high withstand voltage characteristics.
  • the first direction may be parallel to the longitudinal direction of the trench gate when the semiconductor layer is viewed from above.
  • one side surface of the trench gate may be covered by the corresponding first contact region and the deep region.
  • This semiconductor device can have both low on-resistance characteristics and high withstand voltage characteristics.
  • the first direction may intersect the longitudinal direction of the trench gate when the semiconductor layer is viewed from above.
  • the first direction may be perpendicular to the longitudinal direction of the trench gate.
  • the semiconductor layer may further have a plurality of deep regions of the second conductivity type.
  • the plurality of deep regions are arranged in the active region and the intermediate region, and are provided between the drift region and the body region.
  • the plurality of deep regions may include a plurality of upper deep regions and a plurality of lower deep regions arranged below the plurality of upper deep regions.
  • the plurality of upper deep regions extend along a first direction and are spaced apart in a second direction perpendicular to the first direction.
  • Each of the plurality of upper deep regions extends from the bottom surface of the body region beyond the bottom surface of the trench gate.
  • Each of the plurality of upper deep regions is in contact with the second contact region in the intermediate region.
  • the plurality of lower deep regions When the semiconductor layer is viewed in plan, the plurality of lower deep regions extend along a third direction different from the first direction and are spaced apart in a fourth direction orthogonal to the third direction. are placed. Each of the plurality of lower deep regions abuts the upper deep region.
  • the drift region and/or the current spreading region may be arranged in the region between adjacent upper deep regions.
  • the drift region and/or the current spreading region may be arranged in the region between adjacent lower deep regions, for example.
  • the semiconductor device With such upper deep region and lower deep region, the semiconductor device can have high breakdown voltage characteristics.
  • An example of a method for manufacturing a semiconductor device disclosed in this specification includes a first mask film forming step, a body region forming step, a source region forming step, a second mask film forming step, a contact region forming step, a trench and a gate forming step.
  • a first mask is deposited on the first main surface of a first conductivity type semiconductor layer having a first main surface and a second main surface.
  • the semiconductor layer includes an active region, a peripheral region arranged around the active region, and a region between the active region and the peripheral region and arranged around the active region. It is partitioned into a middle area where The first mask has openings corresponding to the active region and the intermediate region.
  • the first mask has openings corresponding to the entire range of the active region and a partial range of the intermediate region.
  • a second conductivity type impurity is ion-implanted through the first mask toward the first main surface of the semiconductor layer to form a body region in the semiconductor layer.
  • a first conductivity type impurity is ion-implanted through the first mask toward the first main surface of the semiconductor layer to form a source region in a region shallower than the body region in the semiconductor layer.
  • the execution order of the body region forming step and the source region forming step is not particularly limited.
  • a second mask is deposited on the first main surface of the semiconductor layer.
  • the second mask has an inner opening formed at a predetermined position of the active region, and a peripheral edge opening that goes around the source region along the peripheral edge of the source region so that the peripheral edge of the source region is exposed. is formed.
  • a contact region is formed by ion-implanting a second conductivity type impurity through the second mask toward the first main surface of the semiconductor layer.
  • the semiconductor layer corresponding to the inner opening of the second mask reaches the body region beyond the source region and has a second conductivity type impurity concentration higher than that of the body region.
  • a two-conductivity-type first contact region is formed in the semiconductor layer corresponding to the peripheral opening of the second mask and extends beyond the source region to reach the body region, and the impurity concentration of the second conductivity type reaches the body region.
  • a trench gate extending from the first main surface beyond the source region and the body region is formed in the active region.
  • the bottom surfaces of the first contact region and the second contact region may be formed to have substantially the same depth as the bottom surface of the body region.
  • a plurality of second-conductivity-type guard rings may be disposed in the peripheral region of the semiconductor layer, the guard rings encircling the active region and the intermediate region.
  • the second contact region may be formed so as to be in contact with an innermost guard ring among the plurality of guard rings.
  • the plurality of guard rings may be formed in the outer peripheral region at the same time as the body region is formed.
  • the manufacturing method may further include a current diffusion region forming step.
  • a current diffusion region forming step ions of a first conductivity type impurity are implanted through the first mask toward the first main surface of the semiconductor layer, and a current diffusion region is formed in a range deeper than the body region in the semiconductor layer. to form The current spreading region abuts the sides of the trench gate.

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Abstract

半導体装置１の半導体層１０は、アクティブ領域１０Ａに配置されており、ソース領域１４を超えてボディ領域１３に達するように設けられており、ｐ型不純物の濃度がボディ領域１３よりも濃いｐ型の第１コンタクト領域１５と、中間領域１０Ｂに配置されており、ソース領域を超えてボディ領域に達するように設けられており、ソース領域の周縁に沿ってソース領域の周囲を一巡しており、ｐ型不純物の濃度がボディ領域よりも濃いｐ型の第２コンタクト領域１６と、を有する。第１コンタクト領域と第２コンタクト領域の第２導電型不純物の深さ方向の濃度分布が一致している。

Description

半導体装置とその製造方法 関連出願の相互参照
　本出願は、２０２１年３月２５日に出願された日本特許出願番号２０２１－０５１５３６号の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書が開示する技術は、半導体装置とその製造方法に関する。
　特開２０１６－７６５５３号公報は、イオン注入技術を利用して、半導体層の所定深さにおいて面的に広がるｐ型のボディ領域を形成するとともに、そのボディ領域よりも浅い位置であって半導体層の主面に露出する位置に面的に広がるｎ型のソース領域を形成する、半導体装置の製造方法を開示する。この製造方法ではさらに、イオン注入技術を利用して、ソース領域をカウンタードーピングすることにより、ｐ型のコンタクト領域が形成される。
　この種の半導体装置では、ゲート構造としてトレンチゲートが採用されることが多い。特開２０１６－７６５５３号公報に開示される製造方法では、面的に広がるボディ領域及びソース領域を貫通するように、半導体層のアクティブ領域内にトレンチゲートが形成される。通常、アクティブ領域に配置されるトレンチゲートは、面的に広がるボディ領域よりも内側に形成される。このため、アクティブ領域に配置されるトレンチゲートの最外周側の端部よりも外側には、面的に広がるボディ領域及びソース領域が存在することとなる。
　ボディ領域は、ゲート閾値電圧及びチャネル抵抗を考慮し、比較的薄い不純物濃度で形成されることが多い。このため、本発明者らの検討の結果、トレンチゲートよりも外側のボディ領域では、その面積によっては電位が不安定となる可能性があることが見出された。本明細書では、トレンチゲートの最外周側の端部よりも外側に広がるボディ領域の電位を安定化させる技術を提供する。
　本明細書が開示する半導体装置は、第１主面と第２主面を有する半導体層と、トレンチゲートと、を備えることができる。前記半導体層は、アクティブ領域と、前記アクティブ領域の周囲を一巡するように配置されている外周領域と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域と、に区画されている。前記半導体層は、前記アクティブ領域と前記中間領域と前記外周領域に配置されている第１導電型のドリフト領域と、前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域上に設けられている第２導電型のボディ領域と、前記アクティブ領域と前記中間領域に配置されており、前記ボディ領域上に設けられている第１導電型のソース領域と、前記アクティブ領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第１コンタクト領域と、前記中間領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡しており、第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第２コンタクト領域と、を有することができる。前記トレンチゲートは、前記アクティブ領域に配置されており、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びている。前記第１コンタクト領域と前記第２コンタクト領域の第２導電型不純物の深さ方向の濃度分布が一致している。
　上記半導体装置では、トレンチゲートよりも外側の前記中間領域に前記第２コンタクト領域が設けられている。前記第２コンタクト領域は、前記ボディ領域に接している。このため、トレンチゲートよりも外側に設けられている前記ボディ領域の電位が安定化する。さらに、上記半導体装置では、前記第１コンタクト領域と前記第２コンタクト領域の第２導電型不純物の深さ方向の濃度分布が一致しているので、前記第１コンタクト領域と前記第２コンタクト領域は、同時形成されるものである。換言すると、前記第２コンタクト領域を形成するための専用の工程を増加させることなく、前記第１コンタクト領域を形成する工程と同時に前記第２コンタクト領域を形成することができる。このため、上記半導体装置は、低コストで製造可能な構造を有している。このように、上記半導体装置は、低コストで製造可能であるとともに、トレンチゲートよりも外側に設けられている前記ボディ領域の電位が安定化することができる。
　本明細書が開示する半導体装置の製造方法は、第１マスク成膜工程と、ボディ領域形成工程と、ソース領域形成工程と、第２マスク成膜工程と、コンタクト領域形成工程と、トレンチゲート形成工程と、を備えることができる。前記第１マスク成膜工程では、第１主面と第２主面を有する第１導電型の半導体層の前記第１主面上に第１マスクを成膜する。ここで、前記半導体層は、アクティブ領域と、前記アクティブ領域の周囲を一巡するように配置されている外周領域と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域と、に区画されている。前記第１マスクは、前記アクティブ領域と前記中間領域に対応して開口が形成されている。前記ボディ領域形成工程では、前記半導体層の前記第１主面に向けて前記第１マスク越しに第２導電型不純物をイオン注入し、前記半導体層内にボディ領域を形成する。前記ソース領域形成工程では、前記半導体層の前記第１主面に向けて前記第１マスク越しに第１導電型不純物をイオン注入し、前記半導体層内の前記ボディ領域よりも浅い範囲にソース領域を形成する。前記第２マスク成膜工程では、前記半導体層の前記第１主面上に第２マスクを成膜する。ここで、前記第２マスクは、前記アクティブ領域の所定位置に内側開口が形成されているとともに、前記ソース領域の周縁が露出するように前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡する周縁開口が形成されている。前記コンタクト領域形成工程では、前記半導体層の前記第１主面に向けて前記第２マスク越しに第２導電型不純物をイオン注入してコンタクト領域を形成する。前記コンタクト領域形成工程では、前記第２マスクの前記内側開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第１コンタクト領域を形成し、前記第２マスクの前記周縁開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第２コンタクト領域を形成する。前記トレンチゲート形成工程では、前記アクティブ領域に、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びるトレンチゲートを形成する。
　上記製造方法では、共通の前記第１マスクを利用して前記ボディ領域と前記ソース領域を形成することができる。このため、上記製造方法は、低コストで半導体装置を製造することができる。さらに、上記製造方法は、共通の前記第２マスクを利用して前記第１コンタクト領域と前記第２コンタクト領域を形成することができる。前記第２コンタクト領域は、前記中間領域に設けられている前記ボディ領域に接している。このため、前記中間領域に設けられている前記ボディ領域の電位が安定化する。このように、上記製造方法は、前記第２コンタクト領域を形成するための専用の工程を増加させることなく、前記中間領域に設けられている前記ボディ領域の電位を安定化させるための前記第２コンタクト領域を、前記第１コンタクト領域を形成する工程と同時に形成することができる。
半導体層を平面視したときに、半導体層に区画されているアクティブ領域、中間領域及び外周領域の位置関係を示す図である。 第１実施形態の半導体装置の要部断面図であり、図１のII-II線に対応した断面図を模式的に示す図である。 半導体装置の要部拡大断面図であり、第１コンタクト領域とソース電極の接続箇所の近傍の図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 半導体装置を製造する過程の要部断面図を模式的に示す図である。 第２実施形態の半導体装置の要部断面図であり、図１のII-II線に対応した断面図を模式的に示す図である。 第３実施形態の半導体装置の要部断面図であり、図１のII-II線に対応した断面図を模式的に示す図である。 第３実施形態の半導体装置の変形例の要部斜視図である。 第３実施形態の半導体装置の変形例の要部斜視図である。 第３実施形態の半導体装置の変形例の要部断面図であり、図１８のXIX-XIX線に対応した断面図を模式的に示す図である。 第３実施形態の半導体装置の変形例の要部斜視図である。 第４実施形態の半導体装置の要部断面図であり、図１のII-II線に対応した断面図を模式的に示す図である。
（第１実施形態）
　図１及び図２に示されるように、第１実施形態の半導体装置１は、ＭＯＳＦＥＴと称される種類のパワーデバイスであり、半導体層１０を用いて構成されている。半導体層１０の材料は、特に限定されるものではないが、例えば炭化珪素（ＳｉＣ）であってもよい。
　図１に示されるように、半導体層１０は、半導体層１０を上側から見たときに（以下、「平面視したときに」という）、アクティブ領域１０Ａと中間領域１０Ｂと外周領域１０Ｃに区画されている。アクティブ領域１０Ａは、半導体層１０の中央側に区画された領域であり、後述するように、スイッチング構造が形成された領域である。中間領域１０Ｂは、アクティブ領域１０Ａと外周領域１０Ｃの間に区画された領域であり、アクティブ領域１０Ａの周囲を一巡している。外周領域１０Ｃは、アクティブ領域１０Ａ及び中間領域１０Ｂの周囲に区画された領域であり、アクティブ領域１０Ａ及び中間領域１０Ｂの周囲を一巡している。外周領域１０Ｃには、後述するように、外周耐圧構造が形成されている。なお、図１の「ＧＰ」の領域は、ゲートパットが配設される領域を示している。
　図２に示されるように、半導体装置１は、半導体層１０と、ドレイン電極２２と、ソース電極２４と、複数のトレンチゲート３０と、を備えている。半導体層１０は、ドレイン領域１１と、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、第１コンタクト領域１５と、第２コンタクト領域１６と、複数のガードリング１７と、を有している。図２に示されるように、アクティブ領域１０Ａは、複数のトレンチゲート３０が設けられている領域である。中間領域１０Ｂは、アクティブ領域１０Ａに設けられているトレンチゲート３０の最外周側の端部から外周領域１０Ｃのガードリング１７までの領域である。外周領域１０Ｃは、最内周のガードリング１７よりも外側の領域である。
　ドレイン電極２２は、半導体層１０の下面１０ｂを被覆するように設けられている。ドレイン電極２２は、アクティブ領域１０Ａと中間領域１０Ｂと外周領域１０Ｃに亘って配設されており、半導体層１０の下面１０ｂの全体に接している。
　ソース電極２４は、半導体層１０の上面１０ａを被覆するように設けられている。ソース電極２４は、アクティブ領域１０Ａの全範囲と中間領域１０Ｂの一部に亘って配設されており、半導体層１０の上面１０ａに形成されている層間絶縁膜４０の開口から露出する半導体層１０の上面１０ａに接している。
　ドレイン領域１１は、高濃度のｎ型不純物を含有するＮ型層である。ドレイン領域１１は、アクティブ領域１０Ａと中間領域１０Ｂと外周領域１０Ｃに亘って配置されており、半導体層１０の下面１０ｂに露出する位置に設けられている。ドレイン領域１１は、ドレイン電極２２にオーミック接触している。ドレイン領域１１は、後述するように、ドリフト領域１２をエピタキシャル成長するための下地基板でもある。
　ドリフト領域１２は、ドレイン領域１１よりもｎ型不純物濃度が低いＮ型層である。ドリフト領域１２は、アクティブ領域１０Ａと中間領域１０Ｂと外周領域１０Ｃに亘って配置されている。ドリフト領域１２は、複数のトレンチゲート３０の各々の側面及び底面に接している。
　ボディ領域１３は、低濃度のｐ型不純物を含有するＰ型層である。ボディ領域１３は、アクティブ領域１０Ａの全範囲と中間領域１０Ｂの一部の範囲に亘って配置されており、ドリフト領域１２上に設けられている。ボディ領域１３は、半導体層１０の上面１０ａから所定深さにおいて面的に広がって形成されており、トレンチゲート３０の側面のうちの下側部分に接している。ボディ領域１３は、ドリフト領域１２とソース領域１４を隔てるように配置されている。
　ソース領域１４は、高濃度のｎ型不純物を含有するＮ型層である。ソース領域１４は、アクティブ領域１０Ａの全範囲と中間領域１０Ｂの一部の範囲に亘って配置されており、ボディ領域１３上に設けられている。ソース領域１４は、半導体層１０の上面１０ａに露出する位置において面的に広がって形成されており、トレンチゲート３０の側面のうちの上側部分に接している。ソース領域１４は、半導体層１０の上面１０ａに形成されている層間絶縁膜４０の開口から露出しており、ソース電極２４にオーミック接触している。
　第１コンタクト領域１５は、ボディ領域１３よりもｐ型不純物を高濃度に含有するＰ型層である。第１コンタクト領域１５は、アクティブ領域１０Ａに配置されており、半導体層１０を平面視したときに、トレンチゲート３０の長手方向と平行に伸びている。第１コンタクト領域１５は、半導体層１０を平面視したときに、トレンチゲート３０の長手方向の一方の端部から他方の端部まで伸びている。第１コンタクト領域１５は、半導体層１０の上面１０ａからソース領域１４を超えてボディ領域１３に達するように形成されており、ボディ領域１３に接している。この例では、第１コンタクト領域１５の底面は、ボディ領域１３の底面と略同一深さである。この例に代えて、第１コンタクト領域１５の底面は、ボディ領域１３の底面よりも浅い位置にあってもよい。第１コンタクト領域１５は、半導体層１０の上面１０ａに形成されている層間絶縁膜４０の開口から露出しており、ソース電極２４にオーミック接触している。これにより、アクティブ領域１０Ａのボディ領域１３は、第１コンタクト領域１５を介してソース電極２４の電位に固定されている。
　図３に、第１コンタクト領域１５がソース電極２４に接する部分の要部拡大図を示す。また、図３には、ボディ領域１３とソース領域１４と第１コンタクト領域１５の各々の不純物の深さ方向の濃度プロファイルも合わせて示されている。図中の「ボディＰ」がボディ領域１３に含まれるｐ型不純物の深さ方向の濃度プロファイルであり、図中の「ソースＮ」がソース領域１４に含まれるｎ型不純物の深さ方向の濃度プロファイルであり、図中の「コンタクトＰ」が第１コンタクト領域１５に含まれるｐ型不純物の深さ方向の濃度プロファイルである。
　図３に示されるように、ソース領域１４及び第１コンタクト領域１５の各々のうちのソース電極２４に接する部分には、シリサイド層１８が形成されている。一例ではあるが、シリサイド層１８の厚みは５０～２００ｎｍである。第１コンタクト領域１５は、シリサイド層１８が形成される深さ範囲、特にシリサイド層１８の底面に対応する深さにおいてｐ型不純物の濃度が濃くなるように調整されている。ここで、第１コンタクト領域１５とソース電極２４の接合面における第１コンタクト領域１５のｐ型不純物の濃度がＰ１であり、第１コンタクト領域１５の深さ方向におけるｐ型不純物の最大濃度がＰ２であり、ボディ領域１３とソース領域１４の接合面に対応する深さにおける第１コンタクト領域１５のｐ型不純物の濃度がＰ３である。特に限定されるものではないが、例えば、Ｐ1が１×１０17～１×１０20ｃｍ-3であり、Ｐ2が１×１０19～１×１０21ｃｍ-3であり、Ｐ3が１×１０17～１×１０20ｃｍ-3であってもよい。Ｐ3はソース領域１４の不純物濃度よりも濃く調整されている。
　第１コンタクト領域１５に含まれるｐ型不純物の深さ方向の濃度プロファイルは、Ｐ1＜Ｐ2、且つ、Ｐ3＜Ｐ2を満たす。換言すると、第１コンタクト領域１５は、半導体層１０の内部にｐ型不純物の最大濃度が位置するとともに、シリサイド層１８の底面近傍が最大濃度となるような濃度プロファイルを有している。このような濃度プロファイルを有していると、第１コンタクト領域１５とソース電極２４のコンタクト抵抗を低くしながら、第１コンタクト領域１５をイオン注入工程で形成するときのｐ型不純物のドーズ量を減らすことができる。
　図２に戻る。第２コンタクト領域１６は、中間領域１０Ｂに配置されており、ボディ領域１３よりもｐ型不純物を高濃度に含有するＰ型層である。第２コンタクト領域１６は、半導体層１０の上面１０ａからソース領域１４を超えてボディ領域１３に達するように形成されており、ボディ領域１３に接している。この例では、第２コンタクト領域１６の底面は、ボディ領域１３の底面と略同一深さである。この例に代えて、第２コンタクト領域１６の底面は、ボディ領域１３の底面よりも浅い位置にあってもよい。第２コンタクト領域１６は、ボディ領域１３及びソース領域１４の周縁を被覆するように配置されており、ボディ領域１３及びソース領域１４の周縁に沿ってボディ領域１３及びソース領域１４を一巡している。第２コンタクト領域１６は、内周側の端部がボディ領域１３及びソース領域１４に接しており、外周側の端部が複数のガードリング１７のうちの最内周のガードリング１７に接している。第２コンタクト領域１６は、半導体層１０の上面１０ａに形成されている層間絶縁膜４０の開口から露出しており、ソース電極２４にオーミック接触している。これにより、中間領域１０Ｂのボディ領域１３は、第２コンタクト領域１６を介してソース電極２４の電位に固定されている。
　後述するように、第１コンタクト領域１５と第２コンタクト領域１６は、同一のイオン注入工程によって形成されている。このため、第１コンタクト領域１５と第２コンタクト領域１６のｐ型不純物の深さ方向の濃度分布が一致している。第２コンタクト領域１６についても、第１コンタクト領域１５と同様に、ソース電極２４に接する部分にシリサイド層が形成されている。上記したように、第２コンタクト領域１６についても、第１コンタクト領域１５と同様に、第２コンタクト領域１６とソース電極２４のコンタクト抵抗を低くしながら、第２コンタクト領域１６をイオン注入工程で形成するときのｐ型不純物のドーズ量を減らすことができる。
　ガードリング１７は、外周領域１０Ｃに配置されており、ｐ型不純物を含むＰ型層である。ガードリング１７は、半導体層１０の上面１０ａから所定深さに達するように形成されており、外周領域１０Ｃに沿ってアクティブ領域１０Ａ及び中間領域１０Ｂの周囲を一巡している。ガードリング１７は、外周耐圧構造の一例であり、半導体装置１がオフしたときに空乏層を外側へと伸ばし、電界集中を緩和する役割を担っている。ガードリング１７に代えて、外周耐圧構造として例えばリサーフ層が設けられていてもよい。
　複数のトレンチゲート３０は、アクティブ領域１０Ａに配置されており、半導体層１０の上面１０ａからソース領域１４及びボディ領域１３を超えてドリフト領域１２に達するように形成されている。半導体層１０を平面視したとき、複数のトレンチゲート３０の各々は、アクティブ領域１０Ａ内を一方向に沿って伸びており、アクティブ領域１０Ａの一方端から他方端まで伸びている。このように、半導体層１０を平面視したとき、複数のトレンチゲート３０は、ストライプ状に配置されている。なお、ストライプ状の配置は一例であり、複数のトレンチゲート３０は他のレイアウトで配置されてもよい。複数のトレンチゲート３０の各々は、ゲート電極３２とゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によってドリフト領域１２とボディ領域１３とソース領域１４から絶縁されており、層間絶縁膜４０によってソース電極２４から絶縁されている。ゲート電極３２は、ゲートパッドＧＰ（図１参照）に電気的に接続されている。ゲート電極３２は、特に限定されるものではないが、例えば酸化シリコン（ＳｉＯ2）であってもよい。ゲート絶縁膜３４は、特に限定されるものではないが、例えば多結晶シリコンであってもよい。
　このように、アクティブ領域１０Ａには、ドレイン電極２２、ドレイン領域１１、ドリフト領域１２、ボディ領域１３、ソース領域１４、第１コンタクト領域１５、ソース電極２４及びトレンチゲート３０等によってスイッチング構造が形成されている。
　次に、半導体装置１の動作について説明する。ドレイン電極２２がソース電極２４よりも高電位となるような電圧がドレイン・ソース間に印加されている状態で、ゲート電極３２にゲート閾値電圧以上の電圧が印加されると、ゲート絶縁膜３４に隣接する範囲のボディ領域１３にチャネルが形成される。ソース領域１４から供給される電子は、このチャネルを介してドリフト領域１２に流入することができる。これにより、ドレイン電極２２とソース電極２４の間が導通し、半導体装置１がオンとなる。一方、ゲート電極３２にゲート閾値電圧未満の電圧が印加されると、チャネルが消失し、半導体装置１がオフとなる。このように、半導体装置１は、ゲート電極３２に印加する電圧に応じてドレイン電極２２とソース電極２４の間を流れる電流を制御するスイッチング素子として動作することができる。
　次に、半導体装置１の製造方法について説明する。まず、図４に示されるように、ドレイン領域１１として機能するＳｉＣ基板を準備する。このＳｉＣ基板は、特に限定されるものではないが、例えばｎ型不純物の濃度が１×１０18～１×１０19ｃｍ-3であり、厚みが３５０～５００μｍであってもよい。次に、エピタキシャル成長技術を利用して、ドレイン領域１１の上面からドリフト領域１２を結晶成長させる。ドリフト領域１２は、特に限定されるものではないが、例えばｎ型不純物の濃度が１×１０15～１×１０17ｃｍ-3であり、厚みが５～１００μｍであってもよい。これにより、ドレイン領域１１とドリフト領域１２が積層した半導体層１０が準備される。
　次に、図５に示されるように、ＣＶＤ技術及びフォトリソグラフィー技術を利用して、半導体層１０の上面１０ａにマスク５２を成膜する（第１マスク成膜工程の一例）。マスク５２には、アクティブ領域１０Ａの全範囲と中間領域１０Ｂの一部の範囲に対応した開口５２ａが形成されている。なお、後述するように、マスク５２には、外周領域１０Ｃに形成される複数のガードリング１７に対応した開口が形成されていてもよい。
　次に、図６に示されるように、イオン注入技術を利用して、マスク５２の開口５２ａから露出する半導体層１０の上面１０ａに向けてアルミニウムを多段でイオン注入し、ボディ領域１３を形成する（ボディ領域形成工程の一例）。ボディ領域１３は、半導体層１０のアクティブ領域１０Ａの全範囲及び中間領域１０Ｂの一部の範囲において面的に広がるように形成される。このイオン注入工程は、特に限定されるものではないが、例えばドーズ量が１×１０11～１×１０14ｃｍ-2であり、注入エネルギーが１０～１５００ｅＶであってもよい。ボディ領域１３は、特に限定されるものではないが、例えばｐ型不純物のピーク濃度が１×１０17～１×１０18ｃｍ-3であり、底面の深さが０．５～１．５μｍであってもよい。
　次に、図７に示されるように、イオン注入技術を利用して、マスク５２の開口５２ａから露出する半導体層１０の上面１０ａに向けて窒素を多段でイオン注入し、ソース領域１４を形成する（ソース領域形成工程の一例）。ソース領域１４は、半導体層１０のアクティブ領域１０Ａの全範囲及び中間領域１０Ｂの一部の範囲において面的に広がるように形成され、ボディ領域１３に積層するようにボディ領域１３よりも浅い範囲に形成される。また、ソース領域１４は、半導体層１０の上面に露出する位置に形成される。なお、ソース領域１４は、ボディ領域１３よりも先に形成されてもよい。このイオン注入工程は、特に限定されるものではないが、例えばドーズ量が１×１０13～１×１０16ｃｍ-2であり、注入エネルギーが１０～５００ｅＶであってもよい。ソース領域１４は、特に限定されるものではないが、例えばｎ型不純物のピーク濃度が１×１０18～１×１０20ｃｍ-3であり、底面の深さが０．１～０．８μｍであってもよい。ボディ領域１３及びソース領域１４を形成した後に、マスク５２は除去される。
　次に、図８に示されるように、ＣＶＤ技術及びフォトリソグラフィー技術を利用して、半導体層１０の上面１０ａにマスク５４を成膜する（第２マスク成膜工程の一例）。マスク５４には、アクティブ領域１０Ａの一部の範囲に対応した内側開口５４ａ及び中間領域１０Ｂの一部の範囲に対応した周縁開口５４ｂが形成されている。マスク５４の周縁開口５４ｂは、ソース領域１４の周縁が露出するようにソース領域１４の周縁に沿ってソース領域１４の周囲を一巡して形成されている。
　次に、図９に示されるように、イオン注入技術を利用して、マスク５４の内側開口５４ａ及び周縁開口５４ｂから露出する半導体層１０の上面１０ａに向けてアルミニウムを多段でイオン注入し、第１コンタクト領域１５及び第２コンタクト領域１６を形成する（コンタクト領域形成工程の一例）。このイオン注入工程は、特に限定されるものではないが、例えばドーズ量が１×１０13～１×１０16ｃｍ-2であり、注入エネルギーが１０～１５００ｅＶであってもよい。第１コンタクト領域１５及び第２コンタクト領域１６は、特に限定されるものではないが、例えばｐ型不純物のピーク濃度が１×１０19～１×１０21ｃｍ-3であり、底面の深さが０．５～１．５μｍであってもよい。第１コンタクト領域１５及び第２コンタクト領域１６を形成した後に、マスク５４は除去される。
　第１コンタクト領域１５及び第２コンタクト領域１６は、ソース領域１４を超えてボディ領域１３に達するように形成される。これにより、第１コンタクト領域１５は、アクティブ領域１０Ａにおいてボディ領域１３に電気的に接続される。第２コンタクト領域１６は、中間領域１０Ｂにおいてボディ領域１３に電気的に接続される。さらに、第１コンタクト領域１５及び第２コンタクト領域１６は、その底面がボディ領域１３の底面と略同一深さとなるように形成される。例えば、第１コンタクト領域１５及び第２コンタクト領域１６の底面がボディ領域１３の底面よりも浅くなるように第１コンタクト領域１５及び第２コンタクト領域１６が形成されると、中間領域１０Ｂにおいては、ボディ領域１３の終端部に対応した角部がドリフト領域１２に露出する。このため、この角部の電界集中が懸念される。一方、第１コンタクト領域１５及び第２コンタクト領域１６の底面がボディ領域１３の底面と一致するように第１コンタクト領域１５及び第２コンタクト領域１６が形成されると、ボディ領域１３の周縁部に対応した角部がドリフト領域１２に露出することがない。このため、この角部における電界集中が緩和される。
　次に、図１０に示されるように、イオン注入技術を利用して、外周領域１０Ｃにガードリング１７を形成する。具体的には、ガードリング１７の形成位置に対応した開口が形成されているマスクを半導体層１０の上面１０ａに成膜した後に、そのマスクの開口越しにアルミニウムをイオン注入することにより、ガードリング１７を形成することができる。なお、複数のガードリング１７は、ボディ領域１３と同時に形成されてもよい。この場合、ボディ領域１３を形成するためのマスク５２に複数のガードリング１７に対応した開口を形成して置くことで、複数のガードリング１７をボディ領域１３と同時に形成することができる。
　次に、図１１に示されるように、ＣＶＤ技術及びフォトリソグラフィー技術を利用して、半導体層１０の上面１０ａにマスク５６を成膜する。マスク５６には、アクティブ領域１０Ａの一部の範囲に対応した複数の開口５６ａが形成されている。次に、ドライエッチング技術を利用して、マスク５６の開口５６ａから露出する半導体層１０の表層部にトレンチＴＲを形成する。トレンチＴＲは、半導体層１０の上面１０ａからソース領域１４及びボディ領域１３を貫通してドリフト領域１２に達するように形成される。トレンチＴＲは、特に限定されるものではないが、例えば深さが０．５～２μｍであり、短手方向の幅が０．３～１μｍであってもよい。トレンチＴＲを形成した後に、マスク５６は除去される。マスク５６を除去した後に、半導体層１０の表面及びトレンチＴＲの内面を被覆するように保護膜を成膜し、活性化アニール処理を実施する。その後、保護膜は除去される。
　次に、図１２に示されるように、ＣＶＤ技術を利用して、半導体層１０の上面１０ａ及びトレンチＴＲの内面を被覆するようにゲート絶縁膜３４を成膜する。次に、ＣＶＤ技術を利用して、トレンチＴＲが充填されるように、ゲート電極３２を成膜する。
　次に、図１３に示されるように、半導体層１０の上面１０ａに成膜されたゲート絶縁膜３４及びゲート電極３２を除去する。なお、半導体層１０の上面１０ａに成膜されたゲート電極３２の一部は、この断面では図示されないが、ゲート配線として用いるために残存させてもよい。
　次に、図１４に示されるように、ＣＶＤ技術及びフォトリソグラフィー技術を利用して、半導体層１０の上面１０ａに層間絶縁膜４０を成膜する。層間絶縁膜４０には、アクティブ領域１０Ａのソース領域１４及び第１コンタクト領域１５が露出する開口及び中間領域１０Ｂの第２コンタクト領域１６が露出する開口が形成されている。次に、層間絶縁膜４０の開口から露出する半導体層１０の上面１０ａに、シリサイド層を形成するための金属膜を成膜する。金属膜は、特に限定されるものではないが、例えばニッケル（Ｎｉ）とコバルト（Ｃｏ）とチタン（Ｔｉ）が積層した金属膜であってもよい。金属膜を成膜した後に、アニール処理を実施してシリサイド層を形成する。アニール処理を実施後、未反応金属は除去される。次に、ドレイン電極２２、ソース電極２４及びゲートパッドＧＰ（図１参照）の各々を成膜し、半導体装置１が完成する。
　この製造方法では、ボディ領域１３とソース領域１４が共通のマスク５２を利用して形成される。このため、この製造方法は、マスク成膜工程を削減することができるので、低コストで半導体装置１を製造することができる。
　一方、共通のマスク５２を利用してボディ領域１３とソース領域１４が形成されると、トレンチゲート３０よりも外側に、即ち、中間領域１０Ｂにボディ領域１３及びソース領域１４が面的に広がるように形成される。ボディ領域１３は、ゲート閾値電圧及びチャネル抵抗を考慮し、比較的薄い不純物濃度で形成されている。このため、中間領域１０Ｂに面的に広がるボディ領域１３が存在していると、その面積によっては電位が不安定となる可能性がある。特に、炭化珪素を材料とする半導体層１０では、ｐ型領域の抵抗が高くなる。このため、中間領域１０Ｂに面的に広がるボディ領域１３では、電位が不安定となり易い。
　この製造方法は、中間領域１０Ｂに第２コンタクト領域１６が設けられているので、中間領域１０Ｂに配置されているボディ領域１３の電位が安定化する。特に、第２コンタクト領域１６は、その底面がボディ領域１３の底面と略同一深さとなるように形成されるので、ボディ領域１３が第２コンタクト領域１６とオーバーラップすることとなる。このため、中間領域１０Ｂのボディ領域１３は、高濃度な第２コンタクト領域１６にオーバーラップされるので、その不純物濃度が実質的に濃くなり、その部分の電位が安定する。
　また、第２コンタクト領域１６は、内周側の端部がボディ領域１３及びソース領域１４に接しており、外周側の端部が複数のガードリング１７のうちの最内周のガードリング１７に接しており、中間領域１０Ｂの広い範囲に亘って設けられている。例えば、第２コンタクト領域１６は、周方向（アクティブ領域１０Ａと外周領域１０Ｃを結ぶ方向）において、半分以上の範囲を占めている。これにより、中間領域１０Ｂに存在するボディ領域１３及びソース領域１４の面積が小さくなる。ボディ領域１３の面積が小さくなることで、ボディ領域１３の電位が安定化する。また、中間領域１０Ｂに存在するソース領域１４は、電位がフローティングになっており、電位が不安定である。しかしながら、ソース領域１４の面積が小さいことから、このような不安定な電位のソース領域１４による耐量低下等の問題も抑制されている。
　さらに、第２コンタクト領域１６は、マスク５４を利用して第１コンタクト領域１５と同時に形成することができる。この製造方法は、第２コンタクト領域１６を形成するための専用の工程を増加させることなく、第１コンタクト領域１５を形成する工程と同時に第２コンタクト領域１６を形成することができる。
（第２実施形態）
　図１５に、第２実施形態の半導体装置２を示す。なお、第１実施形態の半導体装置１と共通する構成要素については同一の符号を付し、その説明を省略する。半導体装置２は、半導体層１０が電流拡散領域１０２を有していることを特徴としている。
　電流拡散領域１０２は、ドリフト領域１２よりもｎ型不純物を高濃度に含有するＮ型層である。電流拡散領域１０２は、アクティブ領域１０Ａの全範囲と中間領域１０Ｂの一部の範囲に亘って配置されており、ドリフト領域１２とボディ領域１３の間に設けられており、ドリフト領域１２とボディ領域１３の双方に接している。電流拡散領域１０２は、ドリフト領域１２とボディ領域１３の間において面的に広がって形成されており、トレンチゲート３０の底面及び側面のうちの下側部分に接している。電流拡散領域１０２は、図５～７で説明したイオン注入工程において、共通のマスク５２を利用して形成することができる。このため、電流拡散領域１０２は、専用のマスクを成膜するための工程を追加することなく形成することができる。
　このような電流拡散領域１０２が設けられていると、ドリフト領域１２内を電流が拡散して流れることができる。このため、半導体装置２は、低オン抵抗な特性を有することができる。
（第３実施形態）
　図１６に、第３実施形態の半導体装置３を示す。なお、第２実施形態の半導体装置２と共通する構成要素については同一の符号を付し、その説明を省略する。半導体装置３は、半導体層１０が複数のディープ領域１０４を有していることを特徴としている。
　ディープ領域１０４は、ｐ型不純物を含有するＰ型層である。ディープ領域１０４は、アクティブ領域１０Ａと中間領域１０Ｂの各々に配置されており、ボディ領域１３の下面からトレンチゲート３０の底面よりも深い位置まで伸びている。ディープ領域１０４の底面は、電流拡散領域１０２の底面より浅くてもよく、電流拡散領域１０２の底面より深くてもよい。アクティブ領域１０Ａに設けられているディープ領域１０４は、第１コンタクト領域１５の下方に配置されており、第１コンタクト領域１５の底面に接しており、半導体層１０を平面視したときに、第１コンタクト領域１５に沿って、即ち、トレンチゲート３０の長手方向と平行に伸びている。
　図１６では、アクティブ領域１０Ａに設けられているディープ領域１０４が１つのみ図示されているが、実際には、アクティブ領域１０Ａに複数のディープ領域１０４が設けられている。このため、アクティブ領域１０Ａに設けられている複数のディープ領域１０４は、半導体層１０を平面視したときに、トレンチゲート３０の長手方向に沿って伸びており、トレンチゲート３０の長手方向に直交する方向に間隔を開けて配置されている。隣り合うディープ領域１０４の間には、電流拡散領域１０２が設けられている。中間領域１０Ｂに設けられているディープ領域１０４は、第２コンタクト領域１６の下方に配置されており、第２コンタクト領域１６の底面に接しており、半導体層１０を平面視したときに、第２コンタクト領域１６に沿って、即ち、ボディ領域１３及びソース領域１４の周縁に沿って一巡している。ディープ領域１０４は、例えばイオン注入技術を利用して形成することができる。この場合、ディープ領域１０４を形成するときにガードリング１７を同時に形成してもよい。具体的には、ディープ領域１０４とガードリング１７の形成位置に対応して開口が形成されているマスクを半導体層１０の上面に成膜した後に、イオン注入技術を利用して、そのマスクの開口越しにｐ型不純物をイオン注入することにより、ディープ領域１０４とガードリング１７を同時に形成することができる。このように形成されるガードリング１７は、ディープ領域１０４と同一の深さに、即ち、半導体層１０の内部に配置される。ガードリング１７とディープ領域１０４を同時形成すると、ガードリング１７とディープ領域１０４を形成するために必要なマスクと工程を共通化することができるので、低コストで半導体装置３を製造することができる。
　このようなディープ領域１０４が設けられていると、トレンチゲート３０のゲート絶縁膜３４に加わる電界集中が緩和される。このため、半導体装置３は、高耐圧な特性を有することができる。
　半導体装置３では、アクティブ領域１０Ａに設けられている複数のディープ領域１０４が、半導体層１０を平面視したときに、トレンチゲート３０の長手方向と平行に伸びていた。この例に代えて、図１７に示す半導体装置４のように、アクティブ領域１０Ａに設けられている複数のディープ領域１０４は、トレンチゲート３０に交差して伸びていてもよい。
　また、図１８及び図１９に示す半導体装置５のように、半導体層１０がさらに、トレンチゲート３０の底面に接する電界緩和領域１０６を有していてもよい。電界緩和領域１０６は、ｐ型不純物を含有するＰ型層である。電界緩和領域１０６は、トレンチゲート３０の長手方向に沿って設けられており、半導体層１０を平面視したときに、トレンチゲート３０の一方端から他方端まで伸びている。電界緩和領域１０６は、トレンチ１４の底面を被覆するゲート絶縁膜３４に接している。電界緩和領域１０６は、ディープ領域１０４よりも浅く形成されている。この例に代えて、電界緩和領域１０６は、ディープ領域１０４よりも深く形成されていてもよい。電界緩和領域１０６は、ディープ領域１０４を介してボディ領域１５に電気的に接続されている。
　このような電界緩和領域１０６が設けられていると、トレンチゲート３０のゲート絶縁膜３４に加わる電界集中が緩和される。このため、半導体装置５は、高耐圧な特性を有することができる。また、このような電界緩和領域１０６が設けられていると、トレンチゲート３０と電流拡散領域１０２が接する面積が減少するので、帰還容量（ゲート－ドレイン間容量）が減少する。
　また、図２０に示す半導体装置６のように、アクティブ領域１０Ａに設けられている複数のディープ領域１０４は、トレンチゲート３０の長手方向と平行に伸びている複数の上側ディープ領域１０４Ａと、複数の上側ディープ領域１０４Ａの下方に配置されているとともにトレンチゲート３０に交差して伸びている複数の下側ディープ領域１０４Ｂと、を有していてもよい。複数の上側ディープ領域１０４Ａの各々は、ボディ領域１３の底面からトレンチゲート３０の底面を超えて伸びている。複数の上側ディープ領域１０４Ａの各々は、第１コンタクト領域１５の下方に配置されており、第１コンタクト領域１５の底面に接している。隣り合う上側ディープ領域１０４Ａの間には、電流拡散領域１０２が設けられている。複数の下側ディープ領域１０４Ｂの各々は、複数の上側ディープ領域１０４Ａの各々の底面に接している。隣り合う下側ディープ領域１０４Ｂの間には、電流拡散領域１０２が設けられている。複数の下側ディープ領域１０４Ｂの各々の底面は、電流拡散領域１０２の底面より浅くてもよく、電流拡散領域１０２の底面より深くてもよい。なお、図示を省略するが、半導体装置６では、中間領域１０Ｂの第２コンタクト領域１６の下方に上側ディープ領域１０４Ａと下側ディープ領域１０４Ｂの双方が設けられている。
　このようなディープ領域１０４が設けられていると、トレンチゲート３０のゲート絶縁膜３４に加わる電界集中がさらに緩和される。このため、半導体装置６は、さらに高耐圧な特性を有することができる。
（第４実施形態）
　図２１に、第４実施形態の半導体装置７を示す。なお、第３実施形態の半導体装置３と共通する構成要素については同一の符号を付し、その説明を省略する。半導体装置７は、第１コンタクト領域１５とディープ領域１０４がトレンチゲート３０の一方の側面を被覆するように設けられていることを特徴としている。
　第１コンタクト領域１５は、トレンチゲート３０の側面のうちの上側部分に接している。ディープ領域１０４は、トレンチゲート３０の側面のうちの下側部分と底面の一部に接している。このように、トレンチゲート３０と接するように第１コンタクト領域１５及びディープ領域１０４が設けられているので、ゲート絶縁膜３４に加わる電界集中が良好に緩和される。一方、半導体装置７では、トレンチゲート３０の一方の側面がチャネルとして機能しない。しかしながら、トレンチゲート３０の一方の側面が第１コンタクト領域１５及びディープ領域１０４とオーバーラップするように配置されることで、トレンチゲート３０のピッチを狭くすることができ、チャネル面積が確保される。したがって、半導体装置６は、オン抵抗の低下を抑えながら、ゲート絶縁膜３４に加わる電界集中を良好に緩和することができる。
　以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
　本明細書が開示する半導体装置の一例は、第１主面と第２主面を有する半導体層と、トレンチゲートと、を備えることができる。前記半導体層は、アクティブ領域と、前記アクティブ領域の周囲を一巡するように配置されている外周領域と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域と、に区画されている。前記アクティブ領域は、前記トレンチゲートが配置されており、電流のオンとオフを制御するためのスイッチング構造が形成されている領域である。前記外周領域は、前記半導体装置がオフしたときに、前記アクティブ領域から外周に向けて空乏層を伸展させるための外周耐圧構造が形成されている領域である。前記外周耐圧構造は、特に限定されるものではないが、例えばガードリングであってもよい。前記中間領域は、前記アクティブ領域に配置されている前記トレンチゲートの最外周側の端部から前記外周領域に配置されている前記外周耐圧構造の最内周側の端部まで間の領域である。前記半導体層は、第１導電型のドリフト領域と、第２導電型のボディ領域と、第１導電型のソース領域と、第２導電型の第１コンタクト領域と、第２導電型の第２コンタクト領域と、を有することができる。前記ドリフト領域は、前記アクティブ領域と前記中間領域と前記外周領域に配置されている。前記ボディ領域は、前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域上に設けられている。典型的には、前記ボディ領域は、前記アクティブ領域の全範囲と前記中間領域の一部の範囲に配置されている。前記ボディ領域は、前記ドリフト領域に接するように前記ドリフト領域上に設けられていてもよいし、他の領域を介して前記ドリフト領域上に設けられていてもよい。前記ソース領域は、前記アクティブ領域と前記中間領域に配置されており、前記ボディ領域上に設けられている。典型的には、前記ソース領域は、前記アクティブ領域の全範囲と前記中間領域の一部の範囲に配置されている。前記ソース領域は、前記ボディ領域に接するように前記ボディ領域上に設けられていてもよいし、他の領域を介して前記ボディ領域上に設けられていてもよい。前記第１コンタクト領域は、前記アクティブ領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、第２導電型不純物の濃度が前記ボディ領域よりも濃い。前記第２コンタクト領域は、前記中間領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡しており、第２導電型不純物の濃度が前記ボディ領域よりも濃い。前記トレンチゲートは、前記アクティブ領域に配置されており、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びている。前記第１コンタクト領域と前記第２コンタクト領域の第２導電型不純物の深さ方向の濃度分布が一致している。
　上記半導体装置では、前記第１コンタクト領域と前記第２コンタクト領域の底面が前記ボディ領域の底面と略同一深さであってもよい。この半導体装置では、前記第２コンタクト領域と前記ボディ領域の底面が略同一面となるので、両者の底面の間に角部が形成されない。このため、前記中間領域に前記第２コンタクト領域を形成しても、電界集中箇所が形成されない。
　上記半導体装置では、前記半導体層がさらに、第２導電型の複数のガードリングを有していてもよい。前記複数のガードリングは、前記外周領域に配置されており、前記アクティブ領域及び前記中間領域の周囲を一巡している。前記第２コンタクト領域は、前記複数のガードリングのうちの最内周のガードリングに接している。
　上記半導体装置では、前記半導体層がさらに第１導電型の電流拡散領域を有していてもよい。前記電流拡散領域は、前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられており、前記ドリフト領域よりも第１導電型不純物の濃度が濃い。前記電流拡散領域は、前記トレンチゲートの側面に接している。典型的には、前記電流拡散領域は、前記アクティブ領域の全範囲と前記中間領域の一部の範囲に配置されている。このような前記電流拡散領域が設けられていると、上記半導体装置は低オン抵抗な特性を有することができる。
　上記半導体装置では、前記第１コンタクト領域が、前記半導体層の前記第１主面上に設けられているソース電極と接触する位置に存在するシリサイド層を有していてもよい。この場合、前記第１コンタクト領域の第２導電型不純物の深さ方向の濃度分布は、前記シリサイド層の底面近傍が最大濃度である。この半導体装置では、前記第１コンタクト領域と前記ソース電極の接触抵抗を低下させながら、前記第１コンタクト領域を形成するための第２導電型不純物のドーズ量を小さくすることができる。
　上記半導体装置では、前記半導体層がさらに、第２導電型の複数のディープ領域を有していてもよい。前記複数のディープ領域は、前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられている。前記複数のディープ領域は、前記半導体層を平面視したときに、第１方向に沿って伸びており、前記第１方向に直交する第２方向に間隔を開けて配置されている。前記複数のディープ領域の各々は、前記ボディ領域の底面から前記トレンチゲートの底面を超えて伸びている。前記複数のディープ領域の各々は、前記中間領域において、前記第２コンタクト領域に接している。隣り合う前記ディープ領域の間の領域には、例えば前記ドリフト領域及び／又は前記電流拡散領域が配置されていてもよい。このような前記複数のディープ領域が設けられていると、前記半導体装置は高耐圧な特性を有することができる。
　前記複数のディープ領域を有する上記半導体装置では、前記半導体層を平面視したときに、前記第１方向が前記トレンチゲートの長手方向と平行であってもよい。この場合、前記トレンチゲートの一方の側面が、対応する前記第１コンタクト領域及び前記ディープ領域によって被覆されていてもよい。この半導体装置は、低オン抵抗な特性と高耐圧な特性を両立した特性を有することができる。
　前記複数のディープ領域を有する上記半導体装置では、前記半導体層を平面視したときに、前記第１方向が前記トレンチゲートの長手方向に対して交差していてもよい。典型的には、前記第１方向が前記トレンチゲートの長手方向に対して直交していてもよい。
　上記半導体装置では、前記半導体層がさらに、第２導電型の複数のディープ領域、を有していてもよい。前記複数のディープ領域は、前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられている。前記複数のディープ領域は、複数の上側ディープ領域と、前記複数の上側ディープ領域の下方に配置されている複数の下側ディープ領域と、を有していてもよい。前記複数の上側ディープ領域は、前記半導体層を平面視したときに、第１方向に沿って伸びており、前記第１方向に直交する第２方向に間隔を開けて配置されている。前記複数の上側ディープ領域の各々は、前記ボディ領域の底面から前記トレンチゲートの底面を超えて伸びている。前記複数の上側ディープ領域の各々は、前記中間領域において、前記第２コンタクト領域に接している。前記複数の下側ディープ領域は、前記半導体層を平面視したときに、前記第１方向とは異なる第３方向に沿って伸びており、前記第３方向に直交する第４方向に間隔を開けて配置されている。前記複数の下側ディープ領域の各々は、前記上側ディープ領域に接している。隣り合う前記上側ディープ領域の間の領域には、例えば前記ドリフト領域及び／又は前記電流拡散領域が配置されていてもよい。同様に、隣り合う前記下側ディープ領域の間の領域には、例えば前記ドリフト領域及び／又は前記電流拡散領域が配置されていてもよい。このような前記上側ディープ領域と前記下側ディープ領域が設けられていると、前記半導体装置は高耐圧な特性を有することができる。
　本明細書が開示する半導体装置の製造方法の一例は、第１マスク成膜工程と、ボディ領域形成工程と、ソース領域形成工程と、第２マスク成膜工程と、コンタクト領域形成工程と、トレンチゲート形成工程と、を備えることができる。前記第１マスク成膜工程では、第１主面と第２主面を有する第１導電型の半導体層の前記第１主面上に第１マスクを成膜する。前記半導体層は、アクティブ領域と、前記アクティブ領域の周囲を一巡するように配置されている外周領域と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域と、に区画されている。前記第１マスクは、前記アクティブ領域と前記中間領域に対応して開口が形成されている。典型的には、前記第１マスクは、前記アクティブ領域の全範囲と前記中間領域の一部の範囲に対応して開口が形成されている。前記ボディ領域形成工程では、前記半導体層の前記第１主面に向けて前記第１マスク越しに第２導電型不純物をイオン注入し、前記半導体層内にボディ領域を形成する。前記ソース領域形成工程では、前記半導体層の前記第１主面に向けて前記第１マスク越しに第１導電型不純物をイオン注入し、前記半導体層内の前記ボディ領域よりも浅い範囲にソース領域を形成する。前記ボディ領域形成工程と前記ソース領域形成工程は、その実施順序が特に限定されるものではない。前記第２マスク成膜工程では、前記半導体層の前記第１主面上に第２マスクを成膜する。前記第２マスクは、前記アクティブ領域の所定位置に内側開口が形成されているとともに、前記ソース領域の周縁が露出するように前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡する周縁開口が形成されている。前記コンタクト領域形成工程では、前記半導体層の前記第１主面に向けて前記第２マスク越しに第２導電型不純物をイオン注入してコンタクト領域を形成する。前記コンタクト領域形成工程では、前記第２マスクの前記内側開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第１コンタクト領域を形成し、前記第２マスクの前記周縁開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第２コンタクト領域を形成する。前記トレンチゲート形成工程では、前記アクティブ領域に、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びるトレンチゲートを形成する。
　上記製造方法の前記コンタクト領域形成工程では、前記第１コンタクト領域と前記第２コンタクト領域の底面が前記ボディ領域の底面と略同一深さとなるように形成されてもよい。
　前記半導体層の前記外周領域には、前記アクティブ領域及び前記中間領域の周囲を一巡している第２導電型の複数のガードリングが配置されていてもよい。上記製造方法の前記コンタクト領域形成工程では、前記第２コンタクト領域が前記複数のガードリングのうちの最内周のガードリングに接するように形成されてもよい。なお、前記複数のガードリングは、前記ボディ領域を形成するときに、前記外周領域に同時に形成されてもよい。
　上記製造方法はさらに、電流拡散領域形成工程を備えていてもよい。前記電流拡散工程では、前記半導体層の前記第１主面に向けて前記第１マスク越しに第１導電型不純物をイオン注入し、前記半導体層内の前記ボディ領域よりも深い範囲に電流拡散領域を形成する。前記電流拡散領域は、前記トレンチゲートの側面に接している。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (13)

  1. 　半導体装置（１，２，３，４，５，６，７）であって、
    　アクティブ領域（１０Ａ）と、前記アクティブ領域の周囲を一巡するように配置されている外周領域（１０Ｃ）と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域（１０Ｂ）と、に区画されており、第１主面（１０ａ）と第２主面（１０ｂ）を有する半導体層（１０）と、
    　トレンチゲート（３０）と、を備えており、
    　前記半導体層は、
    　　前記アクティブ領域と前記中間領域と前記外周領域に配置されている第１導電型のドリフト領域（１２）と、
    　　前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域上に設けられている第２導電型のボディ領域（１３）と、
    　　前記アクティブ領域と前記中間領域に配置されており、前記ボディ領域上に設けられている第１導電型のソース領域（１４）と、
    　　前記アクティブ領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第１コンタクト領域（１５）と、
    　　前記中間領域に配置されており、前記ソース領域を超えて前記ボディ領域に達するように設けられており、前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡しており、第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第２コンタクト領域（１６）と、を有しており、
    　前記トレンチゲートは、前記アクティブ領域に配置されており、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びており、
    　前記第１コンタクト領域と前記第２コンタクト領域の第２導電型不純物の深さ方向の濃度分布が一致している、半導体装置。
  2. 　前記第１コンタクト領域と前記第２コンタクト領域の底面が前記ボディ領域の底面と略同一深さである、請求項１に記載の半導体装置。
  3. 　前記半導体層はさらに、
    　　前記外周領域に配置されており、前記アクティブ領域及び前記中間領域の周囲を一巡している第２導電型の複数のガードリング（１７）、を有しており、
    　前記第２コンタクト領域は、前記複数のガードリングのうちの最内周のガードリングに接している、請求項１又は２に記載の半導体装置。
  4. 　前記半導体層はさらに、
    　　前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられており、前記ドリフト領域よりも第１導電型不純物の濃度が濃い第１導電型の電流拡散領域（１０２）、を有しており、
    　前記電流拡散領域は、前記トレンチゲートの側面に接している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１コンタクト領域は、前記半導体層の前記第１主面上に設けられているソース電極（２４）と接触する位置に存在するシリサイド層（１８）を有しており、
    　前記第１コンタクト領域の第２導電型不純物の深さ方向の濃度分布は、前記シリサイド層の底面近傍が最大濃度である、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記半導体層はさらに、
    　　前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられている第２導電型の複数のディープ領域（１０４）、を有しており、
    　前記複数のディープ領域は、前記半導体層を平面視したときに、第１方向に沿って伸びており、前記第１方向に直交する第２方向に間隔を開けて配置されており、
    　前記複数のディープ領域の各々は、前記ボディ領域の底面から前記トレンチゲートの底面を超えて伸びており、
    　前記複数のディープ領域の各々は、前記中間領域において、前記第２コンタクト領域に接している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記半導体層を平面視したときに、前記第１方向が前記トレンチゲートの長手方向と平行であり、
    　前記トレンチゲートの一方の側面が、対応する前記第１コンタクト領域及び前記ディープ領域によって被覆されている、請求項６に記載の半導体装置。
  8. 　前記半導体層を平面視したときに、前記第１方向が前記トレンチゲートの長手方向に対して交差している、請求項６に記載の半導体装置。
  9. 　前記半導体層はさらに、
    　　前記アクティブ領域と前記中間領域に配置されており、前記ドリフト領域と前記ボディ領域の間に設けられている第２導電型の複数のディープ領域（１０４）、を有しており、
    　前記複数のディープ領域は、複数の上側ディープ領域（１０４Ａ）と、前記複数の上側ディープ領域の下方に配置されている複数の下側ディープ領域（１０４Ｂ）と、を有しており、
    　前記複数の上側ディープ領域は、前記半導体層を平面視したときに、第１方向に沿って伸びており、前記第１方向に直交する第２方向に間隔を開けて配置されており、
    　前記複数の上側ディープ領域の各々は、前記ボディ領域の底面から前記トレンチゲートの底面を超えて伸びており、
    　前記複数の上側ディープ領域の各々は、前記中間領域において、前記第２コンタクト領域に接しており、
    　前記複数の下側ディープ領域は、前記半導体層を平面視したときに、前記第１方向とは異なる第３方向に沿って伸びており、前記第３方向に直交する第４方向に間隔を開けて配置されており、
    　前記複数の下側ディープ領域の各々は、前記上側ディープ領域に接している、請求項１～５のいずれか一項に記載の半導体装置。
  10. 　半導体装置（１，２，３，４，５，６，７）の製造方法であって、
    　第１主面（１０ａ）と第２主面（１０ｂ）を有する第１導電型の半導体層（１０）の前記第１主面上に第１マスク（５２）を成膜する第１マスク成膜工程であって、前記半導体層は、アクティブ領域（１０Ａ）と、前記アクティブ領域の周囲を一巡するように配置されている外周領域（１０Ｃ）と、前記アクティブ領域と前記外周領域の間であって前記アクティブ領域の周囲を一巡するように配置されている中間領域（１０Ｂ）と、に区画されており、前記第１マスクは、前記アクティブ領域と前記中間領域に対応して開口（５２ａ）が形成されている、第１マスク成膜工程と、
    　前記半導体層の前記第１主面に向けて前記第１マスク越しに第２導電型不純物をイオン注入し、前記半導体層内にボディ領域（１３）を形成するボディ領域形成工程と、
    　前記半導体層の前記第１主面に向けて前記第１マスク越しに第１導電型不純物をイオン注入し、前記半導体層内の前記ボディ領域よりも浅い範囲にソース領域（１４）を形成するソース領域形成工程と、
    　前記半導体層の前記第１主面上に第２マスク（５４）を成膜する第２マスク成膜工程であって、前記第２マスクは、前記アクティブ領域の所定位置に内側開口（５４ａ）が形成されているとともに、前記ソース領域の周縁が露出するように前記ソース領域の周縁に沿って前記ソース領域の周囲を一巡する周縁開口（５４ｂ）が形成されている、第２マスク成膜工程と、
    　前記半導体層の前記第１主面に向けて前記第２マスク越しに第２導電型不純物をイオン注入してコンタクト領域（１５，１６）を形成する工程であって、前記第２マスクの前記内側開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第１コンタクト領域（１５）を形成し、前記第２マスクの前記周縁開口に対応した前記半導体層内に前記ソース領域を超えて前記ボディ領域に達するとともに第２導電型不純物の濃度が前記ボディ領域よりも濃い第２導電型の第２コンタクト領域（１６）を形成するコンタクト領域形成工程と、
    　前記アクティブ領域に、前記第１主面から前記ソース領域と前記ボディ領域を超えて伸びるトレンチゲート（３０）を形成するトレンチゲート形成工程と、を備えている、半導体装置の製造方法。
  11. 　前記コンタクト領域形成工程では、前記第１コンタクト領域と前記第２コンタクト領域の底面が前記ボディ領域の底面と略同一深さとなるように形成される、請求項１０に記載の半導体装置の製造方法。
  12. 　前記半導体層の前記外周領域には、前記アクティブ領域及び前記中間領域の周囲を一巡している第２導電型の複数のガードリング（１７）が配置されており、
    　前記コンタクト領域形成工程では、前記第２コンタクト領域が前記複数のガードリングのうちの最内周のガードリングに接するように形成される、請求項１０又は１１に記載の半導体装置。
  13. 　前記半導体層の前記第１主面に向けて前記第１マスク越しに第１導電型不純物をイオン注入し、前記半導体層内の前記ボディ領域よりも深い範囲に電流拡散領域（１０２）を形成する電流拡散領域形成工程、をさらに備えており、
    　前記電流拡散領域は、前記トレンチゲートの側面に接している、請求項１０～１２のいずれか一項に記載の半導体装置の製造方法。
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