CN117099213A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置(1)的半导体层(10)具有p型的第一接触区域(15)和p型的第二接触区域(16)，第一接触区域配置于有源区域(10A)，以越过源极区域(14)而到达体区域(13)的方式设置，且与体区域(13)相比p型杂质的浓度更高，第二接触区域配置于中间区域(10B)，以越过源极区域而到达体区域的方式设置，沿着源极区域的周缘绕源极区域的周围一圈，且与体区域相比p型杂质的浓度更高。第一接触区域和第二接触区域的第二导电型杂质的深度方向的浓度分布一致。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请是在2021年3月25日提出申请的日本专利申请第2021-051536号的相关申请，基于该日本专利申请主张优先权，引用该日本专利申请所记载的全部内容作为构成本说明书的内容。
技术领域
本说明书所公开的技术涉及半导体装置及其制造方法。
背景技术
日本特开2016-76553号公报公开了一种半导体装置的制造方法，其利用离子注入技术，形成在半导体层的规定深度呈面状扩展的p型的体区域，并且在比该体区域浅的位置且露出到半导体层的主面的位置形成呈面状扩展的n型的源极区域。在该制造方法中，还通过利用离子注入技术对源极区域进行反向掺杂来形成p型的接触区域。
发明内容
在这种半导体装置中，大多采用沟槽栅极作为栅极结构。在日本特开2016-76553号公报所公开的制造方法中，在半导体层的有源区域内以贯通呈面状扩展的体区域及源极区域的方式形成沟槽栅极。通常，配置于有源区域的沟槽栅极被形成在比呈面状扩展的体区域靠内侧的位置。因此，在比配置于有源区域的沟槽栅极的最外周侧的端部更靠外侧的位置，存在呈面状扩展的体区域及源极区域。
考虑到栅极阈值电压及沟道电阻，体区域大多以较薄的杂质浓度形成。因此，本发明人探讨后发现，在比沟槽栅极靠外侧的体区域，电位可能由于其面积而不稳定。在本说明书中，提供一种使向比沟槽栅极的最外周侧的端部靠外侧的位置扩展的体区域的电位稳定化的技术。
本说明书所公开的半导体装置可以具备半导体层和沟槽栅极，所述半导体层具有第一主面和第二主面。所述半导体层被划分为有源区域、以绕所述有源区域的周围一圈的方式配置的外周区域以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域。所述半导体层可以具有：第一导电型的漂移区域，其配置于所述有源区域、所述中间区域以及所述外周区域；第二导电型的体区域，其配置于所述有源区域和所述中间区域，且设置在所述漂移区域上；第一导电型的源极区域，其配置于所述有源区域和所述中间区域，且设置在所述体区域上；第二导电型的第一接触区域，其配置于所述有源区域，以越过所述源极区域并到达所述体区域的方式设置，且与所述体区域相比第二导电型杂质的浓度更高；以及第二导电型的第二接触区域，其配置于所述中间区域，以越过所述源极区域并到达所述体区域的方式设置，沿着所述源极区域的周缘绕所述源极区域的周围一圈，且与所述体区域相比第二导电型杂质的浓度更高。所述沟槽栅极配置于所述有源区域，从所述第一主面越过所述源极区域和所述体区域而延伸。所述第一接触区域和所述第二接触区域的第二导电型杂质的深度方向的浓度分布一致。
在所述半导体装置中，在比沟槽栅极更靠外侧的所述中间区域设置有所述第二接触区域。所述第二接触区域与所述体区域相接。因此，比沟槽栅极靠外侧设置的所述体区域的电位稳定化。而且，在所述半导体装置中，所述第一接触区域和所述第二接触区域的第二导电型杂质的深度方向的浓度分布一致，所以所述第一接触区域和所述第二接触区域同时形成。换言之，不用增加用于形成所述第二接触区域的专用工序，能够与形成所述第一接触区域的工序同时形成所述第二接触区域。因此，所述半导体装置具有能够低成本地制造的结构。这样，所述半导体装置能够低成本地制造，并且比沟槽栅极靠外侧设置的所述体区域的电位能够稳定化。
本说明书所公开的半导体装置的制造方法可以具备第一掩模成膜工序、体区域形成工序、源极区域形成工序、第二掩模成膜工序、接触区域形成工序以及沟槽栅极形成工序。在所述第一掩模成膜工序中，在具有第一主面和第二主面的第一导电型的半导体层的所述第一主面上成膜第一掩模。在此，所述半导体层被划分为有源区域、以绕所述有源区域的周围一圈的方式配置的外周区域以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域。所述第一掩模与所述有源区域及所述中间区域对应地形成有开口。在所述体区域形成工序中，将第二导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内形成体区域。在所述源极区域形成工序中，将第一导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内的比所述体区域浅的范围形成源极区域。在所述第二掩模成膜工序中，在所述半导体层的所述第一主面上成膜第二掩模。在此，所述第二掩模在所述有源区域的规定位置形成有内侧开口，并且以露出所述源极区域的周缘的方式沿着所述源极区域的周缘形成有绕所述源极区域的周围绕一圈的周缘开口。在所述接触区域形成工序中，将第二导电型杂质隔着所述第二掩模朝向所述半导体层的所述第一主面进行离子注入而形成接触区域。在所述接触区域形成工序中，在与所述第二掩模的所述内侧开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第一接触区域，在与所述第二掩模的所述周缘开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第二接触区域。在所述沟槽栅极形成工序中，在所述有源区域形成从所述第一主面越过所述源极区域和所述体区域而延伸的沟槽栅极。
在所述制造方法中，能够利用共同的所述第一掩模形成所述体区域和所述源极区域。因此，所述制造方法能够低成本地制造半导体装置。而且，所述制造方法能够利用共同的所述第二掩模形成所述第一接触区域和所述第二接触区域。所述第二接触区域与设置于所述中间区域的所述体区域相接。因此，设置于所述中间区域的所述体区域的电位稳定化。这样，所述制造方法不用增加用于形成所述第二接触区域的专用工序，能够与形成所述第一接触区域的工序同时形成用于使设置于所述中间区域的所述体区域的电位稳定化的所述第二接触区域。
附图说明
图1是表示在俯视半导体层时，在半导体层上划分的有源区域、中间区域及外周区域的位置关系的图。
图2是第一实施方式的半导体装置的主要部分剖视图，是示意性表示与图1的II-II线对应的剖面的图。
图3是半导体装置的主要部分放大剖视图，是第一接触区域和源极电极的连接部位附近的图。
图4是示意性表示制造半导体装置的过程的主要部分剖面的图。
图5是示意性表示制造半导体装置的过程的主要部分剖面的图。
图6是示意性表示制造半导体装置的过程的主要部分剖面的图。
图7是示意性表示制造半导体装置的过程的主要部分剖面的图。
图8是示意性表示制造半导体装置的过程的主要部分剖面的图。
图9是示意性表示制造半导体装置的过程的主要部分剖面的图。
图10是示意性表示制造半导体装置的过程的主要部分剖面的图。
图11是示意性表示制造半导体装置的过程的主要部分剖面的图。
图12是示意性表示制造半导体装置的过程的主要部分剖面的图。
图13是示意性表示制造半导体装置的过程的主要部分剖面的图。
图14是示意性表示制造半导体装置的过程的主要部分剖面的图。
图15是第二实施方式的半导体装置的主要部分剖视图，是示意性表示与图1的II-II线对应的剖面的图。
图16是第三实施方式的半导体装置的主要部分剖视图，是示意性表示与图1的II-II线对应的剖面的图。
图17是第三实施方式的半导体装置的变形例的主要部分立体图。
图18是第三实施方式的半导体装置的变形例的主要部分立体图。
图19是第三实施方式的半导体装置的变形例的主要部分剖视图，是示意性表示与图18的XIX-XIX线对应的剖面的图。
图20是第三实施方式的半导体装置的变形例的主要部分立体图。
图21是第四实施方式的半导体装置的主要部分剖视图，是示意性表示与图1的II-II线对应的剖面的图。
具体实施方式
<第一实施方式>
如图1及图2所示，第一实施方式的半导体装置1是被称为MOSFET的种类的功率器件，使用半导体层10构成。半导体层10的材料不作特别限定，例如可以是碳化硅(SiC)。
如图1所示，半导体层10在从上侧观察半导体层10时(以下，称为“在俯视时”)，被划分为有源区域10A、中间区域10B以及外周区域10C。有源区域10A是在半导体层10的中央侧划分出的区域，如后所述，是形成有开关结构的区域。中间区域10B是在有源区域10A和外周区域10C之间划分出的区域，绕有源区域10A周围一圈。外周区域10C是在有源区域10A及中间区域10B的周围划分出的区域，绕有源区域10A及中间区域10B的周围一圈。如后所述，在外周区域10C形成有外周耐压结构。此外，图1的“GP”的区域表示配设栅极焊盘的区域。
如图2所示，半导体装置1具备半导体层10、漏极电极22、源极电极24以及多个沟槽栅极30。半导体层10具有漏极区域11、漂移区域12、体区域13、源极区域14、第一接触区域15、第二接触区域16以及多个保护环17。如图2所示，有源区域10A是设置有多个沟槽栅极30的区域。中间区域10B是从设置于有源区域10A的沟槽栅极30的最外周侧的端部至外周区域10C的保护环17为止的区域。外周区域10C是比最内周的保护环17靠外侧的区域。
漏极电极22以包覆半导体层10的下表面10b的方式设置。漏极电极22遍及有源区域10A、中间区域10B以及外周区域10C而配设，与半导体层10的整个下表面10b相接。
源极电极24以包覆半导体层10的上表面10a的方式设置。源极电极24遍及有源区域10A的所有范围和中间区域10B的一部分而配设，与从形成于半导体层10的上表面10a的层间绝缘膜40的开口露出的半导体层10的上表面10a相接。
漏极区域11是含有高浓度的n型杂质的N型层。漏极区域11遍及有源区域10A、中间区域10B以及外周区域10C而配置，设置于露出到半导体层10的下表面10b的位置。漏极区域11与漏极电极22欧姆接触。如后所述，漏极区域11也是用于使漂移区域12外延生长的基底基板。
漂移区域12是n型杂质浓度比漏极区域11低的N型层。漂移区域12遍及有源区域10A、中间区域10B以及外周区域10C配置。漂移区域12与多个沟槽栅极30各自的侧面及底面相接。
体区域13是含有低浓度的p型杂质的P型层。体区域13遍及有源区域10A的所有范围和中间区域10B的一部分范围而配置，设置在漂移区域12上。体区域13从半导体层10的上表面10a在规定深度内呈面状扩展而形成，与沟槽栅极30的侧面中的下侧部分相接。体区域13被配置为将漂移区域12和源极区域14隔开。
源极区域14是含有高浓度的n型杂质的N型层。源极区域14遍及有源区域10A的所有范围和中间区域10B的一部分范围而配置，设置在体区域13上。源极区域14在露出到半导体层10的上表面10a的位置呈面状扩展而形成，与沟槽栅极30的侧面中的上侧部分相接。源极区域14从形成于半导体层10的上表面10a的层间绝缘膜40的开口露出，与源极电极24欧姆接触。
第一接触区域15是含有与体区域13相比高浓度的p型杂质的P型层。第一接触区域15配置于有源区域10A，在俯视半导体层10时与沟槽栅极30的长边方向平行地延伸。在俯视半导体层10时，第一接触区域15从沟槽栅极30的长边方向的一端部延伸至另一端部。第一接触区域15以从半导体层10的上表面10a越过源极区域14到达体区域13的方式形成，且与体区域13相接。在该例中，第一接触区域15的底面与体区域13的底面为大致相同的深度。也可以取代该例，第一接触区域15的底面处于比体区域13的底面浅的位置。第一接触区域15从形成于半导体层10的上表面10a的层间绝缘膜40的开口露出，与源极电极24欧姆接触。由此，有源区域10A的体区域13经由第一接触区域15固定于源极电极24的电位。
图3中表示了第一接触区域15与源极电极24相接的部分的主要部分放大图。另外，在图3中也一并示出了体区域13、源极区域14以及第一接触区域15各自的杂质的深度方向的浓度分布。图中的“体P”是体区域13中所含的p型杂质的深度方向的浓度分布，图中的“源极N”是源极区域14中所含的n型杂质的深度方向的浓度分布，图中的“接触P”是第一接触区域15中所含的p型杂质的深度方向的浓度分布。
如图3所示，在源极区域14及第一接触区域15各自之中的与源极电极24相接的部分形成有硅化物层18。虽为一例，但硅化物层18的厚度为50～200nm。第一接触区域15被调整为，在形成硅化物层18的深度范围、特别是在与硅化物层18的底面对应的深度，p型杂质的浓度变高。在此，第一接触区域15和源极电极24的接合面处的第一接触区域15的p型杂质的浓度为P1，第一接触区域15的深度方向上的p型杂质的最大浓度为P2，与体区域13和源极区域14的接合面对应的深度处的第一接触区域15的p型杂质的浓度为P3。虽无特别限制，但例如也可以是，P1是1×1017～1×1020cm－3，P2是1×1019～1×1021cm－3，P3是1×1017～1×1020cm－3。P3被调整为比源极区域14的杂质浓度高。
第一接触区域15中所含的p型杂质的深度方向的浓度分布满足P1＜P2且P3＜P2。换言之，第一接触区域15具有以下的浓度分布：p型杂质的最大浓度位于半导体层10的内部，并且硅化物层18的底面附近成为最大浓度。如果具有这样的浓度分布，则能够在降低第一接触区域15和源极电极24的接触电阻的同时，减少通过离子注入工序形成第一接触区域15时的p型杂质的剂量。
返回图2。第二接触区域16配置于中间区域10B，是含有与体区域13相比高浓度的p型杂质的P型层。第二接触区域16以从半导体层10的上表面10a越过源极区域14到达体区域13的方式形成，且与体区域13相接。在该例中，第二接触区域16的底面为与体区域13的底面大致相同的深度。也可以取代该例，第二接触区域16的底面处于比体区域13的底面浅的位置。第二接触区域16以包覆体区域13及源极区域14的周缘的方式配置，沿着体区域13及源极区域14的周缘绕体区域13及源极区域14一圈。就第二接触区域16而言，其内周侧的端部与体区域13及源极区域14相接，外周侧的端部与多个保护环17中的最内周的保护环17相接。第二接触区域16从形成于半导体层10的上表面10a的层间绝缘膜40的开口露出，与源极电极24欧姆接触。由此，中间区域10B的体区域13经由第二接触区域16固定于源极电极24的电位。
如后所述，第一接触区域15和第二接触区域16通过相同的离子注入工序而形成。因此，第一接触区域15和第二接触区域16的p型杂质的深度方向的浓度分布一致。关于第二接触区域16，与第一接触区域15同样，也是在与源极电极24相接的部分形成有硅化物层。如上所述，关于第二接触区域16，与第一接触区域15同样，也是能够在降低第二接触区域16和源极电极24的接触电阻的同时，减少通过离子注入工序形成第二接触区域16时的p型杂质的剂量。
保护环17配置于外周区域10C，是包含p型杂质的P型层。保护环17从半导体层10的上表面10a以到达规定深度的方式形成，沿着外周区域10C绕有源区域10A及中间区域10B的周围一圈。保护环17为外周耐压结构的一例，在半导体装置1断开时将耗尽层向外侧延长，承担缓和电场集中的作用。也可以取代保护环17，例如设置降低表面电场层作为外周耐压结构。
多个沟槽栅极30配置于有源区域10A，以从半导体层10的上表面10a越过源极区域14及体区域13而到达漂移区域12的方式形成。在俯视半导体层10时，多个沟槽栅极30分别在有源区域10A内沿着一方向延伸，从有源区域10A的一端延伸至另一端。这样，在俯视半导体层10时，多个沟槽栅极30配置成条状。此外，条状的配置为一例，多个沟槽栅极30也可以按照其它布局进行配置。多个沟槽栅极30分别具有栅极电极32和栅极绝缘膜34。栅极电极32通过栅极绝缘膜34与漂移区域12、体区域13以及源极区域14绝缘，并通过层间绝缘膜40与源极电极24绝缘。栅极电极32与栅极焊盘GP(参照图1)电连接。栅极电极32不作特别限定，例如可以是氧化硅(SiO2)。栅极绝缘膜34不作特别限定，例如可以是多晶硅。
这样，在有源区域10A中，由漏极电极22、漏极区域11、漂移区域12、体区域13、源极区域14、第一接触区域15、源极电极24及沟槽栅极30等形成开关结构。
接着，对半导体装置1的动作进行说明。在对漏极-源极间施加漏极电极22与源极电极24相比为高电位的电压的状态下，如果对栅极电极32施加栅极阈值电压以上的电压，则在与栅极绝缘膜34相邻的范围的体区域13形成沟道。从源极区域14供给的电子能够经由该沟道流入漂移区域12。由此，漏极电极22和源极电极24之间导通，半导体装置1接通。另一方面，如果对栅极电极32施加低于栅极阈值电压的电压，则沟道消失，半导体装置1断开。这样，半导体装置1能够作为根据对栅极电极32施加的电压控制在漏极电极22和源极电极24之间流通的电流的开关元件进行动作。
接着，对半导体装置1的制造方法进行说明。首先，如图4所示，准备作为漏极区域11发挥作用的SiC基板。该SiC基板不作特别限定，例如n型杂质的浓度可以为1×1018～1×1019cm－3，厚度可以为350～500μm。接着，利用外延生长技术，使漂移区域12从漏极区域11的上表面结晶生长。漂移区域12不作特别限定，例如n型杂质的浓度可以为1×1015～1×1017cm－3，厚度可以为5～100μm。由此，准备漏极区域11和漂移区域12层叠而成的半导体层10。
接着，如图5所示，利用CVD技术及光刻技术，在半导体层10的上表面10a成膜掩模52(第一掩模成膜工序的一例)。在掩模52上形成有与有源区域10A的所有范围和中间区域10B的一部分范围对应的开口52a。此外，如后所述，也可以在掩模52上形成有与形成于外周区域10C的多个保护环17对应的开口。
接着，如图6所示，利用离子注入技术，将铝朝向从掩模52的开口52a露出的半导体层10的上表面10a分多段进行离子注入，形成体区域13(体区域形成工序的一例)。体区域13以在半导体层10的有源区域10A的所有范围及中间区域10B的一部分范围呈面状扩展的方式形成。该离子注入工序不作特别限定，例如剂量可以为1×1011～1×1014cm－2，注入能量可以为10～1500eV。体区域13不作特别限定，例如p型杂质的峰值浓度可以为1×1017～1×1018cm－3，底面的深度可以为0.5～1.5μm。
接着，如图7所示，利用离子注入技术，将氮朝向从掩模52的开口52a露出的半导体层10的上表面10a分多段进行离子注入，形成源极区域14(源极区域形成工序的一例)。源极区域14以在半导体层10的有源区域10A的所有范围及中间区域10B的一部分范围内呈面状扩展的方式形成，且以层叠于体区域13的方式形成于比体区域13浅的范围。另外，源极区域14形成于露出到半导体层10的上表面的位置。此外，源极区域14也可以先于体区域13形成。该离子注入工序不作特别限定，例如剂量可以为1×1013～1×1016cm－2，注入能量可以为10～500eV。源极区域14不作特别限定，例如n型杂质的峰值浓度可以为1×1018～1×1020cm－3，底面的深度可以为0.1～0.8μm。在形成体区域13及源极区域14之后，除去掩模52。
接着，如图8所示，利用CVD技术及光刻技术，在半导体层10的上表面10a成膜掩模54(第二掩模成膜工序的一例)。在掩模54上，形成有与有源区域10A的一部分范围对应的内侧开口54a以及与中间区域10B的一部分范围对应的周缘开口54b。掩模54的周缘开口54b以露出源极区域14的周缘的方式沿着源极区域14的周缘绕源极区域14的周围一圈而形成。
接着，如图9所示，利用离子注入技术，将铝朝向从掩模54的内侧开口54a及周缘开口54b露出的半导体层10的上表面10a分多段进行离子注入，形成第一接触区域15及第二接触区域16(接触区域形成工序的一例)。该离子注入工序不作特别限定，例如剂量可以为1×1013～1×1016cm－2，注入能量可以为10～1500eV。第一接触区域15及第二接触区域16不作特别限定，例如p型杂质的峰值浓度可以为1×1019～1×1021cm－3，底面的深度可以为0.5～1.5μm。在形成第一接触区域15及第二接触区域16之后，除去掩模54。
第一接触区域15及第二接触区域16以越过源极区域14而到达体区域13的方式形成。由此，第一接触区域15在有源区域10A与体区域13电连接。第二接触区域16在中间区域10B与体区域13电连接。而且，第一接触区域15及第二接触区域16以其底面与体区域13的底面为大致相同的深度的方式形成。例如，如果以第一接触区域15及第二接触区域16的底面比体区域13的底面浅的方式形成第一接触区域15及第二接触区域16，则在中间区域10B中，与体区域13的末端部对应的角部露出到漂移区域12。因此，担心该角部的电场集中。另一方面，如果以第一接触区域15及第二接触区域16的底面与体区域13的底面一致的方式形成第一接触区域15及第二接触区域16，则与体区域13的周缘部对应的角部不会露出到漂移区域12。因此，该角部的电场集中被缓和。
接着，如图10所示，利用离子注入技术，在外周区域10C形成保护环17。具体而言，在将形成有与保护环17的形成位置对应的开口的掩模成膜于半导体层10的上表面10a之后，将铝隔着该掩模的开口进行离子注入，由此能够形成保护环17。此外，多个保护环17也可以与体区域13同时形成。在该情况下，通过在用于形成体区域13的掩模52上预先形成与多个保护环17对应的开口，能够与体区域13同时形成多个保护环17。
接着，如图11所示，利用CVD技术及光刻技术，在半导体层10的上表面10a成膜掩模56。在掩模56上，形成有与有源区域10A的一部分范围对应的多个开口56a。接着，利用干式蚀刻技术，在从掩模56的开口56a露出的半导体层10的表层部形成沟槽TR。沟槽TR以从半导体层10的上表面10a贯通源极区域14及体区域13而到达漂移区域12的方式形成。沟槽TR不作特别限定，例如深度可以为0.5～2μm，短边方向的宽度可以为0.3～1μm。在形成沟槽TR之后，除去掩模56。在除去掩模56之后，以包覆半导体层10的表面及沟槽TR的内表面的方式成膜保护膜，并实施活化退火处理。之后，除去保护膜。
接着，如图12所示，利用CVD技术，以包覆半导体层10的上表面10a及沟槽TR的内表面的方式成膜栅极绝缘膜34。接着，利用CVD技术，以填充沟槽TR的方式成膜栅极电极32。
接着，如图13所示，除去在半导体层10的上表面10a上成膜的栅极绝缘膜34及栅极电极32。此外，在半导体层10的上表面10a上成膜的栅极电极32的一部分在该截面上未图示，其可以为了用作栅极配线而保留下来。
接着，如图14所示，利用CVD技术及光刻技术，在半导体层10的上表面10a成膜层间绝缘膜40。在层间绝缘膜40上，形成有露出有源区域10A的源极区域14及第一接触区域15的开口、以及露出中间区域10B的第二接触区域16的开口。接着，在从层间绝缘膜40的开口露出的半导体层10的上表面10a上，成膜出用于形成硅化物层的金属膜。金属膜不作特别限定，例如可以是镍(Ni)、钴(Co)以及钛(Ti)层叠而成的金属膜。在成膜出金属膜之后，实施退火处理而形成硅化物层。在实施退火处理之后，除去未反应金属。接着，分别成膜出漏极电极22、源极电极24及栅极焊盘GP(参照图1)，完成半导体装置1。
在该制造方法中，体区域13和源极区域14利用共同的掩模52而形成。因此，该制造方法能够削减掩模成膜工序，因此能够低成本地制造半导体装置1。
另一方面，如果利用共同的掩模52形成体区域13和源极区域14，则体区域13及源极区域14以呈面状扩展的方式形成到比沟槽栅极30靠外侧的位置、即中间区域10B。考虑到栅极阈值电压及沟道电阻，体区域13以较小的杂质浓度形成。因此，如果在中间区域10B存在呈面状扩展的体区域13，则电位可能由于其面积而不稳定。特别是在将碳化硅作为材料的半导体层10中，p型区域的电阻变高。因此，就在中间区域10B呈面状扩展的体区域13而言，电位容易不稳定。
在该制造方法中，在中间区域10B设置有第二接触区域16，所以配置于中间区域10B的体区域13的电位稳定化。特别是因为第二接触区域16以其底面与体区域13的底面为大致相同的深度的方式形成，所以体区域13与第二接触区域16重叠。因此，中间区域10B的体区域13重叠于高浓度的第二接触区域16，所以其杂质浓度实质上变高，该部分的电位稳定。
另外，第二接触区域16的内周侧的端部与体区域13及源极区域14相接，第二接触区域16的外周侧的端部与多个保护环17中的最内周的保护环17相接，第二接触区域16遍及中间区域10B的较宽的范围而设置。例如，第二接触区域16在周向(连结有源区域10A和外周区域10C的方向)上占据一半以上的范围。由此，存在于中间区域10B的体区域13及源极区域14的面积变小。通过使体区域13的面积变小，体区域13的电位稳定化。另外，就存在于中间区域10B的源极区域14而言，电位浮动，电位不稳定。然而，因为源极区域14的面积小，所以也抑制了这样的不稳定的电位的源极区域14所引起的耐量降低等问题。
而且，第二接触区域16能够利用掩模54与第一接触区域15同时形成。该制造方法不会增加用于形成第二接触区域16的专用工序，能够与形成第一接触区域15的工序同时形成第二接触区域16。
<第二实施方式>
图15中表示了第二实施方式的半导体装置2。此外，对于与第一实施方式的半导体装置1相同的构成要素，标注相同的附图标记，并省略其说明。半导体装置2的特征在于半导体层10具有电流扩散区域102。
电流扩散区域102是含有与漂移区域12相比高浓度的n型杂质的N型层。电流扩散区域102遍及有源区域10A的所有范围和中间区域10B的一部分范围而配置，设置于漂移区域12和体区域13之间，且与漂移区域12和体区域13双方相接。电流扩散区域102在漂移区域12和体区域13之间以呈面状扩展的方式形成，且与沟槽栅极30的底面以及沟槽栅极30的侧面中的下侧部分相接。电流扩散区域102能够在图5～图7所说明的离子注入工序中利用共同的掩模52而形成。因此，电流扩散区域102能够在不追加用于成膜专用掩模的工序的情况下形成。
如果设置有这样的电流扩散区域102，则电流能够在漂移区域12内扩散并流通。因此，半导体装置2能够具有低接通电阻的特性。
<第三实施方式>
图16中表示了第三实施方式的半导体装置3。此外，对于与第二实施方式的半导体装置2相同的构成要素，标注相同的附图标记，并省略其说明。半导体装置3的特征在于半导体层10具有多个深区域104。
深区域104是含有p型杂质的P型层。深区域104配置于有源区域10A和中间区域10B各自之中，从体区域13的下表面延伸至比沟槽栅极30的底面深的位置。深区域104的底面可以比电流扩散区域102的底面浅，也可以比电流扩散区域102的底面深。设置于有源区域10A的深区域104被配置在第一接触区域15的下方，且与第一接触区域15的底面相接，在俯视半导体层10时，设置于有源区域10A的深区域104沿着第一接触区域15、即与沟槽栅极30的长边方向平行地延伸。
在图16中，仅图示了一个设置于有源区域10A的深区域104，但实际上在有源区域10A设置有多个深区域104。因此，在俯视半导体层10时，设置于有源区域10A的多个深区域104沿着沟槽栅极30的长边方向延伸，沿与沟槽栅极30的长边方向正交的方向隔开间隔地配置。在相邻的深区域104之间设置有电流扩散区域102。设置于中间区域10B的深区域104被配置在第二接触区域16的下方，且与第二接触区域16的底面相接，在俯视半导体层10时，设置于中间区域10B的深区域104沿着第二接触区域16、即沿着体区域13及源极区域14的周缘绕一圈。深区域104例如能够利用离子注入技术而形成。在该情况下，也可以在形成深区域104时同时形成保护环17。具体而言，在将与深区域104和保护环17的形成位置对应地形成有开口的掩模成膜于半导体层10的上表面之后，利用离子注入技术，将p型杂质隔着该掩模的开口进行离子注入，由此能够同时形成深区域104和保护环17。这样形成的保护环17被配置在与深区域104相同的深度、即半导体层10的内部。如果同时形成保护环17和深区域104，则能够将为了形成保护环17和深区域104而需要的掩模和工序共用化，因此，能够低成本地制造半导体装置3。
如果设置有这样的深区域104，则可缓和对沟槽栅极30的栅极绝缘膜34施加的电场集中。因此，半导体装置3能够具有高耐压的特性。
在半导体装置3中，在俯视半导体层10时，设置于有源区域10A的多个深区域104与沟槽栅极30的长边方向平行地延伸。也可以取代该例子，如图17所示的半导体装置4那样，使设置于有源区域10A的多个深区域104与沟槽栅极30交叉地延伸。
另外，也可以如图18及图19所示的半导体装置5那样，半导体层10还具有与沟槽栅极30的底面相接的电场缓和区域106。电场缓和区域106是含有p型杂质的P型层。电场缓和区域106沿着沟槽栅极30的长边方向设置，在俯视半导体层10时，电场缓和区域106从沟槽栅极30的一端延伸至另一端。电场缓和区域106与包覆沟槽14的底面的栅极绝缘膜34相接。电场缓和区域106被形成为比深区域104浅。也可以取代该例子，使电场缓和区域106被形成为比深区域104深。电场缓和区域106经由深区域104与体区域15电连接。
如果设置有这样的电场缓和区域106，则可缓和对沟槽栅极30的栅极绝缘膜34施加的电场集中。因此，半导体装置5能够具有高耐压的特性。另外，如果设置有这样的电场缓和区域106，则沟槽栅极30和电流扩散区域102相接的面积减少，因此反馈电容(栅极-漏极间电容)减少。
另外，也可以如图20所示的半导体装置6那样，设置于有源区域10A的多个深区域104具有与沟槽栅极30的长边方向平行地延伸的多个上侧深区域104A和配置于多个上侧深区域104A的下方并且与沟槽栅极30交叉地延伸的多个下侧深区域104B。多个上侧深区域104A分别从体区域13的底面越过沟槽栅极30的底面而延伸。多个上侧深区域104A分别配置于第一接触区域15的下方，并与第一接触区域15的底面相接。在相邻的上侧深区域104A之间设置有电流扩散区域102。多个下侧深区域104B分别与多个上侧深区域104A各自的底面相接。在相邻的下侧深区域104B之间设置有电流扩散区域102。多个下侧深区域104B各自的底面可以比电流扩散区域102的底面浅，也可以比电流扩散区域102的底面深。此外，虽省略图示，但在半导体装置6中，在中间区域10B的第二接触区域16的下方设置有上侧深区域104A和下侧深区域104B双方。
如果设置有这样的深区域104，则可进一步缓和对沟槽栅极30的栅极绝缘膜34施加的电场集中。因此，半导体装置6能够具有更高耐压的特性。
<第四实施方式>
图21中表示了第四实施方式的半导体装置7。此外，对于与第三实施方式的半导体装置3相同的构成要素，标注相同的附图标记，并省略其说明。半导体装置7的特征在于第一接触区域15和深区域104以包覆沟槽栅极30的一侧面的方式设置。
第一接触区域15与沟槽栅极30的侧面中的上侧部分相接。深区域104与沟槽栅极30的侧面中的下侧部分及底面的一部分相接。这样，因为以与沟槽栅极30相接的方式设置有第一接触区域15及深区域104，所以可良好地缓和对栅极绝缘膜34施加的电场集中。另一方面，在半导体装置7中，沟槽栅极30的一侧面不作为沟道起作用。然而，通过配置为沟槽栅极30的一侧面与第一接触区域15及深区域104重叠，能够缩窄沟槽栅极30的间距，可确保沟道面积。因此，半导体装置6能够在抑制接通电阻的降低的同时，良好地缓和对栅极绝缘膜34施加的电场集中。
以下，对在本说明书中公开的技术的特征进行整理。此外，以下记载的技术要素是各自独立的技术要素，单独地或者通过各种组合来发挥技术实用性，不限于申请时权利要求记载的组合。
本说明书所公开的半导体装置的一例可以具备半导体层和沟槽栅极，所述半导体层具有第一主面和第二主面。所述半导体层被划分为有源区域、以绕所述有源区域的周围一圈的方式配置的外周区域以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域。所述有源区域是配置有所述沟槽栅极且形成有用于控制电流的接通和断开的开关结构的区域。所述外周区域是形成有在所述半导体装置断开时用于使耗尽层从所述有源区域朝向外周伸展的外周耐压结构的区域。所述外周耐压结构不作特别限定，例如可以是保护环。所述中间区域是从配置于所述有源区域的所述沟槽栅极的最外周侧的端部至配置于所述外周区域的所述外周耐压结构的最内周侧的端部之间的区域。所述半导体层可以具有第一导电型的漂移区域、第二导电型的体区域、第一导电型的源极区域、第二导电型的第一接触区域以及第二导电型的第二接触区域。所述漂移区域配置于所述有源区域、所述中间区域以及所述外周区域。所述体区域配置于所述有源区域和所述中间区域，且设置在所述漂移区域上。典型地，所述体区域配置于所述有源区域的所有范围和所述中间区域的一部分范围。所述体区域可以以与所述漂移区域相接的方式设置在所述漂移区域上，也可以经由其它区域设置在所述漂移区域上。所述源极区域配置于所述有源区域和所述中间区域，且设置在所述体区域上。典型地，所述源极区域配置于所述有源区域的所有范围和所述中间区域的一部分范围。所述源极区域可以以与所述体区域相接的方式设置在所述体区域上，也可以经由其它区域设置在所述体区域上。所述第一接触区域配置于所述有源区域，以越过所述源极区域而到达所述体区域的方式设置，且与所述体区域相比第二导电型杂质的浓度更高。所述第二接触区域配置于所述中间区域，以越过所述源极区域而到达所述体区域的方式设置，沿着所述源极区域的周缘绕所述源极区域的周围一圈，且与所述体区域相比第二导电型杂质的浓度更高。所述沟槽栅极配置于所述有源区域，从所述第一主面越过所述源极区域和所述体区域而延伸。所述第一接触区域和所述第二接触区域的第二导电型杂质的深度方向的浓度分布一致。
在上述半导体装置中，所述第一接触区域的底面和所述第二接触区域的底面也可以是与所述体区域的底面大致相同的深度。在该半导体装置中，因为所述第二接触区域的底面和所述体区域的底面成为大致相同的面，所以在两者的底面之间不会形成角部。因此，即使在所述中间区域形成所述第二接触区域，也不会形成电场集中部位。
在上述半导体装置中，所述半导体层还可以具有第二导电型的多个保护环。所述多个保护环配置于所述外周区域，绕所述有源区域及所述中间区域的周围一圈。所述第二接触区域与所述多个保护环中的最内周的保护环相接。
在上述半导体装置中，所述半导体层还可以具有第一导电型的电流扩散区域。所述电流扩散区域配置于所述有源区域和所述中间区域，且被设置于所述漂移区域和所述体区域之间，与所述漂移区域相比第一导电型杂质的浓度更高。所述电流扩散区域与所述沟槽栅极的侧面相接。典型地，所述电流扩散区域配置于所述有源区域的所有范围和所述中间区域的一部分范围。如果设置有这样的所述电流扩散区域，则所述半导体装置能够具有低接通电阻的特性。
在上述半导体装置中，所述第一接触区域也可以具有硅化物层，该硅化物层存在于与设置在所述半导体层的所述第一主面上的源极电极接触的位置。在该情况下，就所述第一接触区域的第二导电型杂质的深度方向的浓度分布而言，所述硅化物层的底面附近为最大浓度。在该半导体装置中，能够在降低所述第一接触区域和所述源极电极的接触电阻的同时，减小用于形成所述第一接触区域的第二导电型杂质的剂量。
在上述半导体装置中，所述半导体层也可以还具有第二导电型的多个深区域。所述多个深区域配置于所述有源区域和所述中间区域，且设置于所述漂移区域和所述体区域之间。在俯视所述半导体层时，所述多个深区域沿着第一方向延伸，且沿与所述第一方向正交的第二方向隔开间隔地配置。所述多个深区域分别从所述体区域的底面越过所述沟槽栅极的底面而延伸。所述多个深区域分别在所述中间区域中与所述第二接触区域相接。也可以在相邻的所述深区域之间的区域配置有例如所述漂移区域和/或所述电流扩散区域。如果设置有这样的所述多个深区域，则所述半导体装置能够具有高耐压的特性。
在具有所述多个深区域的上述半导体装置中，当俯视所述半导体层时，所述第一方向也可以与所述沟槽栅极的长边方向平行。在该情况下，所述沟槽栅极的一侧面也可以被对应的所述第一接触区域及所述深区域包覆。该半导体装置能够具有兼顾低接通电阻特性和高耐压特性的特性。
在具有所述多个深区域的上述半导体装置中，在俯视所述半导体层时，所述第一方向也可以与所述沟槽栅极的长边方向交叉。典型地，所述第一方向也可以与所述沟槽栅极的长边方向正交。
在上述半导体装置中，所述半导体层也可以还具有第二导电型的多个深区域。所述多个深区域配置于所述有源区域和所述中间区域，且设置于所述漂移区域和所述体区域之间。所述多个深区域也可以具有多个上侧深区域和配置于所述多个上侧深区域的下方的多个下侧深区域。在俯视所述半导体层时，所述多个上侧深区域沿着第一方向延伸，且沿与所述第一方向正交的第二方向隔开间隔地配置。所述多个上侧深区域分别从所述体区域的底面越过所述沟槽栅极的底面而延伸。所述多个上侧深区域分别在所述中间区域中与所述第二接触区域相接。在俯视所述半导体层时，所述多个下侧深区域沿着与所述第一方向不同的第三方向延伸，且沿与所述第三方向正交的第四方向隔开间隔地配置。所述多个下侧深区域分别与所述上侧深区域相接。也可以在相邻的所述上侧深区域之间的区域配置有例如所述漂移区域和/或所述电流扩散区域。同样，也可以在相邻的所述下侧深区域之间的区域配置有例如所述漂移区域和/或所述电流扩散区域。如果设置有这样的所述上侧深区域和所述下侧深区域，则所述半导体装置能够具有高耐压的特性。
本说明书所公开的半导体装置的制造方法的一例可以具备第一掩模成膜工序、体区域形成工序、源极区域形成工序、第二掩模成膜工序、接触区域形成工序以及沟槽栅极形成工序。在所述第一掩模成膜工序中，在具有第一主面和第二主面的第一导电型的半导体层的所述第一主面上成膜第一掩模。所述半导体层被划分为有源区域、以绕所述有源区域的周围一圈的方式配置的外周区域以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域。所述第一掩模与所述有源区域及所述中间区域对应地形成有开口。典型地，所述第一掩模与所述有源区域的所有范围及所述中间区域的一部分范围对应地形成有开口。在所述体区域形成工序中，将第二导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内形成体区域。在所述源极区域形成工序中，将第一导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内的比所述体区域浅的范围形成源极区域。就所述体区域形成工序和所述源极区域形成工序而言，其实施顺序不作特别限定。在所述第二掩模成膜工序中，在所述半导体层的所述第一主面上成膜第二掩模。所述第二掩模在所述有源区域的规定位置形成有内侧开口，并且以露出所述源极区域的周缘的方式沿着所述源极区域的周缘形成有绕所述源极区域的周围一圈的周缘开口。在所述接触区域形成工序中，将第二导电型杂质隔着所述第二掩模朝向所述半导体层的所述第一主面进行离子注入而形成接触区域。在所述接触区域形成工序中，在与所述第二掩模的所述内侧开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第一接触区域，在与所述第二掩模的所述周缘开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第二接触区域。在所述沟槽栅极形成工序中，在所述有源区域形成从所述第一主面越过所述源极区域和所述体区域而延伸的沟槽栅极。
在上述制造方法的所述接触区域形成工序中，也可以形成为所述第一接触区域的底面及所述第二接触区域的底面与所述体区域的底面为大致相同的深度。
也可以在所述半导体层的所述外周区域配置有绕所述有源区域及所述中间区域的周围一圈的第二导电型的多个保护环。在上述制造方法的所述接触区域形成工序中，也可以形成为所述第二接触区域与所述多个保护环中的最内周的保护环相接。此外，所述多个保护环也可以在形成所述体区域时与所述外周区域同时形成。
上述制造方法也可以还具备电流扩散区域形成工序。在所述电流扩散工序中，将第一导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内的比所述体区域深的范围形成电流扩散区域。所述电流扩散区域与所述沟槽栅极的侧面相接。
以上对实施方式进行了详细的说明，但这些只不过是示例，不对权利要求书构成限定。在权利要求书所记载的技术中，包含对以上例示出的具体例进行各种变形、变更的技术方案。本说明书或附图中说明的技术要素单独地或者通过各种组合来发挥技术实用性，不限于申请时权利要求记载的组合。另外，本说明书或附图所例示的技术同时实现多个目的，而实现其中的一个目的本身就具有技术实用性。

Claims (13)

1.一种半导体装置(1、2、3、4、5、6、7)，其特征在于，具备：
半导体层(10)，其被划分为有源区域(10A)、以绕所述有源区域的周围一圈的方式配置的外周区域(10C)以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域(10B)，且具有第一主面(10a)和第二主面(10b)；以及
沟槽栅极(30)；
所述半导体层具有：
第一导电型的漂移区域(12)，其配置于所述有源区域、所述中间区域以及所述外周区域；
第二导电型的体区域(13)，其配置于所述有源区域和所述中间区域，且设置在所述漂移区域上；
第一导电型的源极区域(14)，其配置于所述有源区域和所述中间区域，且设置在所述体区域上；
第二导电型的第一接触区域(15)，其配置于所述有源区域，以越过所述源极区域而到达所述体区域的方式设置，且与所述体区域相比第二导电型杂质的浓度更高；以及
第二导电型的第二接触区域(16)，其配置于所述中间区域，以越过所述源极区域而到达所述体区域的方式设置，沿着所述源极区域的周缘绕所述源极区域的周围一圈，且与所述体区域相比第二导电型杂质的浓度更高；
所述沟槽栅极配置于所述有源区域，且从所述第一主面越过所述源极区域和所述体区域而延伸，
所述第一接触区域的第二导电型杂质的深度方向的浓度分布和所述第二接触区域的第二导电型杂质的深度方向的浓度分布一致。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一接触区域的底面及所述第二接触区域的底面与所述体区域的底面为大致相同的深度。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述半导体层还具有第二导电型的多个保护环(17)，所述第二导电型的多个保护环配置于所述外周区域，绕所述有源区域及所述中间区域的周围一圈，
所述第二接触区域与所述多个保护环中的最内周的保护环相接。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述半导体层还具有第一导电型的电流扩散区域(102)，所述第一导电型的电流扩散区域配置于所述有源区域和所述中间区域，且被设置于所述漂移区域和所述体区域之间，与所述漂移区域相比第一导电型杂质的浓度更高，
所述电流扩散区域与所述沟槽栅极的侧面相接。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述第一接触区域具有存在于与设置在所述半导体层的所述第一主面上的源极电极(24)接触的位置的硅化物层(18)，
就所述第一接触区域的第二导电型杂质的深度方向的浓度分布而言，所述硅化物层的底面附近为最大浓度。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述半导体层还具有第二导电型的多个深区域(104)，所述第二导电型的多个深区域配置于所述有源区域和所述中间区域，且设置于所述漂移区域和所述体区域之间，
在俯视所述半导体层时，所述多个深区域沿着第一方向延伸，且沿与所述第一方向正交的第二方向隔开间隔地配置，
所述多个深区域分别从所述体区域的底面越过所述沟槽栅极的底面而延伸，
所述多个深区域分别在所述中间区域中与所述第二接触区域相接。
7.根据权利要求6所述的半导体装置，其特征在于，
在俯视所述半导体层时，所述第一方向与所述沟槽栅极的长边方向平行，
所述沟槽栅极的一侧面由对应的所述第一接触区域及所述深区域包覆。
8.根据权利要求6所述的半导体装置，其特征在于，
在俯视所述半导体层时，所述第一方向与所述沟槽栅极的长边方向交叉。
9.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述半导体层还具有第二导电型的多个深区域(104)，所述第二导电型的多个深区域配置于所述有源区域和所述中间区域，且设置于所述漂移区域和所述体区域之间，
所述多个深区域具有多个上侧深区域(104A)和配置于所述多个上侧深区域的下方的多个下侧深区域(104B)，
在俯视所述半导体层时，所述多个上侧深区域沿着第一方向延伸，且沿与所述第一方向正交的第二方向隔开间隔地配置，
所述多个上侧深区域分别从所述体区域的底面越过所述沟槽栅极的底面而延伸，
所述多个上侧深区域分别在所述中间区域中与所述第二接触区域相接，
在俯视所述半导体层时，所述多个下侧深区域沿着与所述第一方向不同的第三方向延伸，且沿与所述第三方向正交的第四方向隔开间隔地配置，
所述多个下侧深区域分别与所述上侧深区域相接。
10.一种半导体装置(1、2、3、4、5、6、7)的制造方法，其特征在于，具备：
第一掩模成膜工序，在具有第一主面(10a)和第二主面(10b)的第一导电型的半导体层(10)的所述第一主面上成膜第一掩模(52)，所述半导体层被划分为有源区域(10A)、以绕所述有源区域的周围一圈的方式配置的外周区域(10C)以及处于所述有源区域和所述外周区域之间且以绕所述有源区域的周围一圈的方式配置的中间区域(10B)，所述第一掩模与所述有源区域及所述中间区域对应地形成有开口(52a)；
体区域形成工序，将第二导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内形成体区域(13)；
源极区域形成工序，将第一导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内的比所述体区域浅的范围形成源极区域(14)；
第二掩模成膜工序，在所述半导体层的所述第一主面上成膜第二掩模(54)，所述第二掩模在所述有源区域的规定位置形成有内侧开口(54a)，并且以露出所述源极区域的周缘的方式沿着所述源极区域的周缘形成有绕所述源极区域的周围一圈的周缘开口(54b)；
接触区域形成工序，将第二导电型杂质隔着所述第二掩模朝向所述半导体层的所述第一主面进行离子注入而形成接触区域(15、16)，其中，在与所述第二掩模的所述内侧开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第一接触区域(15)，在与所述第二掩模的所述周缘开口对应的所述半导体层内形成越过所述源极区域而到达所述体区域并且第二导电型杂质的浓度比所述体区域高的第二导电型的第二接触区域(16)；以及
沟槽栅极形成工序，在所述有源区域形成从所述第一主面越过所述源极区域和所述体区域而延伸的沟槽栅极(30)。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述接触区域形成工序中，形成为所述第一接触区域的底面及所述第二接触区域的底面与所述体区域的底面成为大致相同的深度。
12.根据权利要求10或11所述的半导体装置，其特征在于，
在所述半导体层的所述外周区域配置有绕所述有源区域及所述中间区域的周围一圈的第二导电型的多个保护环(17)，
在所述接触区域形成工序中，形成为所述第二接触区域与所述多个保护环中的最内周的保护环相接。
13.根据权利要求10～12中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法还具备电流扩散区域形成工序，在该电流扩散区域形成工序中，将第一导电型杂质隔着所述第一掩模朝向所述半导体层的所述第一主面进行离子注入，在所述半导体层内的比所述体区域深的范围形成电流扩散区域(102)，
所述电流扩散区域与所述沟槽栅极的侧面相接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141185A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置及びその製造方法
JP2011124464A (ja) * 2009-12-14 2011-06-23 Toshiba Corp 半導体装置及びその製造方法
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2014068813A1 (ja) * 2012-10-30 2014-05-08 パナソニック株式会社 半導体装置
KR20150076814A (ko) * 2013-12-27 2015-07-07 삼성전기주식회사 전력 반도체 소자
JP2017220644A (ja) * 2016-06-10 2017-12-14 サンケン電気株式会社 半導体装置
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7443702B2 (ja) * 2019-09-10 2024-03-06 富士電機株式会社 半導体装置

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