WO2022138355A1 - 多層基板及び多層基板の製造方法 - Google Patents

多層基板及び多層基板の製造方法 Download PDF

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健太朗 川辺
康輝 清水
徹 栗栖
明浩 山川
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Definitions

  • the present invention relates to a multilayer substrate having a structure in which a plurality of insulator layers are laminated and a method for manufacturing a multilayer substrate.
  • a differential signal transmission line described in Patent Document 1 As an invention relating to a conventional multilayer board, for example, a differential signal transmission line described in Patent Document 1 is known.
  • This differential signal transmission line includes a plurality of flexible insulating sheets, a first transmission line layer, a second transmission line layer, a first ground line layer, and a second ground line layer.
  • a plurality of flexible insulating sheets are laminated in the vertical direction. Signals having different frequencies are transmitted to the first transmission line layer and the second transmission line layer.
  • the first ground wire layer is provided on the first transmission line layer and the second transmission line layer.
  • the second ground wire layer is provided below the first transmission line layer and the second transmission line layer. In this way, a stripline structure is formed in the differential signal transmission line.
  • an object of the present invention is to provide a multilayer substrate and a method for manufacturing a multilayer substrate capable of reducing the transmission loss generated in the first conductor layer and the second conductor layer in which signals of different frequencies are transmitted.
  • the multilayer board according to one embodiment of the present invention is A laminated body having a structure in which a plurality of insulator layers are laminated in the vertical direction, A first conductor layer provided on the upper main surface or the lower main surface of the insulator layer and to which the first signal is transmitted, The first conductor layer is provided on the same main surface of the same main surface of the insulator layer as the upper main surface or the lower main surface of the insulator layer, and has a higher frequency than the first signal.
  • the method for manufacturing a multilayer substrate according to one embodiment of the present invention is as follows.
  • the multilayer board according to one embodiment of the present invention is A laminated body having a structure in which a plurality of insulator layers are laminated in the vertical direction, A first conductor layer provided in the insulator layer among the plurality of insulator layers and to which a first signal is transmitted, and a first conductor layer.
  • An upper conductor layer provided on the laminated body and above the first conductor layer and the second conductor layer so as to overlap the second conductor layer when viewed in the vertical direction. Equipped with The second conductor layer overlaps with the first conductor layer when viewed in an orthogonal direction orthogonal to the transmission direction in which the first signal is transmitted.
  • the vertical thickness of the second conductor layer is smaller than the vertical thickness of the first conductor layer.
  • the method for manufacturing a multilayer substrate according to one embodiment of the present invention is as follows.
  • a preparatory step for preparing a third insulator layer in which a first conductor layer and a second conductor layer having different thicknesses in the vertical direction are provided on either the upper main surface or the lower main surface.
  • the first insulator layer, the second insulator layer which is an adhesive layer without a conductor layer, and the third insulator layer are arranged and laminated in this order from top to bottom, and then the first insulator layer.
  • the multilayer board and the method for manufacturing a multilayer board according to the present invention it is possible to reduce the transmission loss generated in the first conductor layer and the second conductor layer in which signals having different frequencies are transmitted.
  • FIG. 1 is an exploded perspective view of the multilayer board 10.
  • FIG. 2 is a cross-sectional view of the multilayer board 10 in AA of FIG.
  • FIG. 3 is a left side view of the electronic device 1 provided with the multilayer board 10.
  • FIG. 4 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 5 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 6 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 7 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 8 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 11 is a cross-sectional view of the multilayer board 10a.
  • FIG. 11 is a cross-sectional view of the multilayer board 10b.
  • FIG. 11 is a cross-sectional view of the multilayer substrate 10c.
  • FIG. 12 is a cross-sectional view of the multilayer substrate 10c at the time of manufacture.
  • FIG. 13 is a cross-sectional view of the multilayer substrate 10c at the time of manufacture.
  • FIG. 14 is a cross-sectional view of the multilayer board 10d.
  • FIG. 15 is a cross-sectional view of the multilayer substrate 10e.
  • FIG. 1 is an exploded perspective view of the multilayer board 10.
  • reference numerals are given only to the representative interlayer connection conductors v1 and v2 among the plurality of interlayer connection conductors v1 and v2.
  • FIG. 2 is a cross-sectional view of the multilayer board 10 in AA of FIG.
  • the direction is defined as follows.
  • the stacking direction of the laminated body 12 of the multilayer board 10 is defined as the vertical direction.
  • the direction in which the first conductor layer 22a of the multilayer board 10 extends is defined as the front-rear direction.
  • the line width direction of the first conductor layer 22a is defined as the left-right direction.
  • the vertical direction, the front-back direction, and the left-right direction are orthogonal to each other.
  • X is a component or member of the multilayer board 10. Unless otherwise specified, each part of X is defined as follows in the present specification.
  • the front part of X means the front half of X.
  • the rear part of X means the rear half of X.
  • the left part of X means the left half of X.
  • the right part of X means the right half of X.
  • the upper part of X means the upper half of X.
  • the lower part of X means the lower half of X.
  • the front end of X means the front end of X.
  • the rear end of X means the rear end of X.
  • the left end of X means the left end of X.
  • the right end of X means the right end of X.
  • the upper end of X means the upper end of X.
  • the lower end of X means the lower end of X.
  • the front end portion of X means the front end portion of X and its vicinity.
  • the rear end portion of X means the rear end portion of X and its vicinity.
  • the left end portion of X means the left end portion of X and its vicinity.
  • the right end portion of X means the right end portion of X and its vicinity.
  • the upper end portion of X means the upper end portion of X and its vicinity.
  • the lower end portion of X means the lower end portion of X and its vicinity.
  • the multilayer board 10 transmits a signal.
  • the multilayer board 10 is used in an electronic device such as a smartphone to electrically connect two circuits.
  • the multilayer board 10 includes a laminated body 12, protective layers 20a and 20b, a first conductor layer 22a, a second conductor layer 22b, an upper conductor layer 24, a lower conductor layer 26, and signal terminals 28a to 28d. It includes a plurality of interlayer connecting conductors v1, a plurality of interlayer connecting conductors v2, and a plurality of interlayer connecting conductors v3 to v6.
  • the laminated body 12 has a plate shape. Therefore, the laminated body 12 has an upper main surface and a lower main surface. The upper and lower main surfaces of the laminate 12 have normals extending in the vertical direction. The upper main surface and the lower main surface of the laminated body 12 have a rectangular shape having long sides extending in the front-rear direction. Therefore, the length of the laminated body 12 in the front-rear direction is longer than the length of the laminated body 12 in the left-right direction.
  • the laminated body 12 includes the insulator layers 16a to 16c.
  • the laminated body 12 has a structure in which the insulator layers 16a to 16c are laminated in the vertical direction.
  • the insulator layers 16a to 16c are arranged in this order from top to bottom.
  • the insulator layers 16a to 16c have the same rectangular shape as the laminated body 12 when viewed in the vertical direction.
  • the insulator layers 16a to 16c are flexible dielectric sheets.
  • the material of the insulator layers 16a to 16c contains a thermoplastic resin.
  • the thermoplastic resin is, for example, a liquid crystal polymer, PTFE (polytetrafluoroethylene) or the like. Further, the material of the insulator layers 16a to 16c may be polyimide.
  • the laminated body 12 is a main body made of an insulating material.
  • the first conductor layer 22a is provided on the laminated body 12 (main body).
  • the first conductor layer 22a is provided on the insulator layer 16a among the plurality of insulator layers.
  • the first conductor layer 22a is provided on the upper main surface or the lower main surface of the insulator layer 16b. In the present embodiment, the first conductor layer 22a is provided on the upper main surface of the insulator layer 16b.
  • the first conductor layer 22a has a linear shape.
  • the first conductor layer 22a extends in the front-rear direction.
  • the first signal is transmitted to the first conductor layer 22a.
  • the first signal is, for example, a signal having a frequency of 0 MHz to several tens of MHz.
  • the first signal is, for example, a DC signal that functions as a power source.
  • the first signal is, for example, a high frequency signal having a frequency of 13.56 MHz.
  • the second conductor layer 22b is provided on the laminated body 12 (main body).
  • the second conductor layer 22b is provided on the insulator layer 16b among the plurality of insulator layers. Therefore, the second conductor layer 22b is provided on the same main surface of the same insulator layer 16b as the insulator layer 16b on which the first conductor layer 22a is provided. Therefore, the vertical position of the second conductor layer 22b is the same as the vertical position of the first conductor layer 22a.
  • the second conductor layer 22b is provided on the upper main surface of the insulator layer 16b.
  • the second conductor layer 22b overlaps with the first conductor layer 22a when viewed in the orthogonal direction (left-right direction) orthogonal to the transmission direction (front-back direction) in which the first signal is transmitted.
  • the second conductor layer 22b has a linear shape.
  • the second conductor layer 22b extends in the front-rear direction.
  • the second conductor layer 22b is provided to the right of the first conductor layer 22a.
  • a second signal having a frequency higher than that of the first signal is transmitted to the second conductor layer 22b.
  • the second signal is, for example, a high frequency signal having a frequency of 100 MHz or more.
  • the upper conductor layer 24 is provided on the laminated body 12 (main body).
  • the upper conductor layer 24 is provided above the first conductor layer 22a and the second conductor layer 22b so as to overlap the second conductor layer 22b when viewed in the vertical direction.
  • the upper conductor layer 24 is provided on the laminated body 12.
  • the upper conductor layer 24 is provided above the first conductor layer 22a and the second conductor layer 22b so as to overlap the first conductor layer 22a and the second conductor layer 22b when viewed in the vertical direction.
  • the upper conductor layer 24 is provided on the upper main surface of the insulator layer 16a.
  • the upper conductor layer 24 covers substantially the entire surface of the upper main surface of the insulator layer 16a.
  • the upper conductor layer 24 is connected to the ground potential. Therefore, the upper conductor layer 24 is a ground conductor layer.
  • the lower conductor layer 26 is provided on the laminated body 12 (main body).
  • the lower conductor layer 26 is provided below the first conductor layer 22a and the second conductor layer 22b so as to overlap the second conductor layer 22b when viewed in the vertical direction.
  • the lower conductor layer 26 is provided on the laminated body 12.
  • the lower conductor layer 26 is provided below the first conductor layer 22a and the second conductor layer 22b so as to overlap the first conductor layer 22a and the second conductor layer 22b when viewed in the vertical direction.
  • the lower conductor layer 26 is provided on the lower main surface of the insulator layer 16c.
  • the lower conductor layer 26 covers substantially the entire lower main surface of the insulator layer 16c.
  • the lower conductor layer 26 is connected to the ground potential. Therefore, the lower conductor layer 26 is a ground conductor layer. As a result, the first conductor layer 22a, the second conductor layer 22b, the upper conductor layer 24, and the lower conductor layer 26 have a stripline structure.
  • the vertical thickness Tb of the second conductor layer 22b is smaller than the vertical thickness Ta of the first conductor layer 22a.
  • the thickness Ta is, for example, 17 ⁇ m or more and 35 ⁇ m or less.
  • the thickness Tb is, for example, 6 ⁇ m or more and 12 ⁇ m or less.
  • the vertical thickness Tb of the second conductor layer 22b is substantially equal to the vertical thickness Tc of the upper conductor layer 24 and the vertical thickness Td of the lower conductor layer 26. That is, the vertical thickness Ta of the first conductor layer 22a is larger than the vertical thickness Tc of the upper conductor layer 24 and the vertical thickness Td of the lower conductor layer 26.
  • the distance Da between the first conductor layer 22a and the upper conductor layer 24 in the vertical direction is different from that of the second conductor layer 22b and the upper conductor layer 24. Is larger than the distance Db in the vertical direction of.
  • the plurality of interlayer connection conductors v1 and v2 electrically connect the upper conductor layer 24 and the lower conductor layer 26. More specifically, the plurality of interlayer connection conductors v1 and v2 penetrate the insulator layers 16a to 16c in the vertical direction. The upper ends of the plurality of interlayer connection conductors v1 and v2 are connected to the upper conductor layer 24. The lower ends of the plurality of interlayer connection conductors v1 and v2 are connected to the lower conductor layer 26.
  • the plurality of interlayer connection conductors v1 are provided on the left side of the first conductor layer 22a.
  • the plurality of interlayer connecting conductors v1 are arranged in a row at equal intervals in the front-rear direction.
  • the plurality of interlayer connecting conductors v2 are provided on the right side of the second conductor layer 22b.
  • the plurality of interlayer connecting conductors v2 are arranged in a row at equal intervals in the
  • the signal terminals 28a and 28c are provided at the front end of the upper main surface of the insulator layer 16a.
  • the signal terminals 28a and 28c have a rectangular shape when viewed in the vertical direction.
  • the signal terminal 28a overlaps with the front end portion of the first conductor layer 22a when viewed in the vertical direction.
  • the signal terminal 28c overlaps the front end portion of the second conductor layer 22b when viewed in the vertical direction.
  • the upper conductor layer 24 is not provided around the signal terminals 28a and 28c so that the signal terminals 28a and 28c are insulated from the upper conductor layer 24.
  • the interlayer connection conductor v3 electrically connects the signal terminal 28a and the first conductor layer 22a. Specifically, the interlayer connecting conductor v3 penetrates the insulator layer 16a in the vertical direction. The upper end of the interlayer connection conductor v3 is connected to the signal terminal 28a. The lower end of the interlayer connection conductor v3 is connected to the front end portion of the first conductor layer 22a. As a result, the signal terminal 28a is electrically connected to the first conductor layer 22a. The first signal is input / output to the first conductor layer 22a via the signal terminal 28a.
  • the interlayer connection conductor v5 electrically connects the signal terminal 28c and the second conductor layer 22b. Specifically, the interlayer connecting conductor v5 penetrates the insulator layer 16a in the vertical direction. The upper end of the interlayer connection conductor v5 is connected to the signal terminal 28c. The lower end of the interlayer connection conductor v5 is connected to the front end portion of the second conductor layer 22b. As a result, the signal terminal 28c is electrically connected to the second conductor layer 22b. The second signal is input / output to the second conductor layer 22b via the signal terminal 28b.
  • the signal terminals 28b, 28d and the interlayer connecting conductors v4 and v6 have a structure symmetrical with those of the signal terminals 28a and 28b and the interlayer connecting conductors v3 and v5. Therefore, the description of the signal terminals 28b and 28d and the interlayer connection conductors v4 and v6 will be omitted.
  • the first conductor layer 22a, the second conductor layer 22b, the upper conductor layer 24, the lower conductor layer 26, and the signal terminals 28a to 28d as described above are, for example, on the upper main surface or the lower main surface of the insulator layers 16a to 16c. It is formed by etching the provided conductor foil.
  • the conductor foil is, for example, a copper foil.
  • the interlayer connection conductors v1 to v6 are, for example, through-hole conductors.
  • the through-hole conductor is produced by forming through holes in the insulator layers 16a to 16c and plating the through holes.
  • the interlayer connection conductors v1 to v6 may be via hole conductors.
  • the via hole conductor is produced by forming through holes in the insulator layers 16a to 16c, filling the through holes with the conductive paste, and then sintering the conductive paste.
  • the protective layers 20a and 20b are flexible insulator layers. However, the protective layers 20a and 20b are not a part of the laminated body 12. The protective layers 20a and 20b have the same rectangular shape as the laminated body 12 when viewed in the vertical direction.
  • the protective layer 20a covers substantially the entire upper main surface of the insulator layer 16a. As a result, the protective layer 20a protects the upper conductor layer 24. However, the protective layer 20a is provided with openings h1 to h8. The opening h1 overlaps with the signal terminal 28a when viewed in the vertical direction. As a result, the signal terminal 28a is exposed to the outside from the multilayer board 10 through the opening h1. The opening h2 overlaps with the signal terminal 28c when viewed in the vertical direction. As a result, the signal terminal 28c is exposed to the outside from the multilayer board 10 through the opening h2. The opening h3 is provided to the left of the opening h1. The opening h4 is provided to the right of the opening h2.
  • the upper conductor layer 24 is exposed to the outside from the multilayer substrate 10 through the openings h3 and h4.
  • the structure of the openings h5 to h8 is symmetrical with the structure of the openings h1 to h4, respectively. Therefore, the description of the openings h5 to h8 will be omitted.
  • the protective layer 20b covers substantially the entire lower main surface of the insulator layer 16c. As a result, the protective layer 20b protects the lower conductor layer 26.
  • FIG. 3 is a left side view of the electronic device 1 provided with the multilayer board 10.
  • the electronic device 1 is, for example, a mobile wireless communication terminal.
  • the electronic device 1 is, for example, a smartphone.
  • the multilayer board 10 is bent as shown in FIG. "The multilayer board 10 is bent" means that the multilayer board 10 is deformed and bent by an external force applied to the multilayer board 10.
  • the section in which the multilayer board 10 is bent is referred to as a bending section A2.
  • the sections in which the multilayer board 10 cannot be bent are referred to as non-bending sections A1 and A3.
  • the x-axis, y-axis, and z-axis in the electronic device 1 are defined as follows.
  • the x-axis is the anteroposterior direction in the non-bending section A1.
  • the y-axis is the left-right direction in the non-bending section A1.
  • the z-axis is the vertical direction in the non-bending section A1.
  • the non-bending section A1, the bending section A2, and the non-bending section A3 are arranged in this order in the positive direction of the x-axis.
  • the bending section A2 is bent in the z-axis direction. Therefore, the vertical direction and the front-back direction differ depending on the position of the multilayer board 10 as shown in FIG.
  • the non-bending section A1 and the non-bending section A3 for example, the position of (1)
  • the vertical direction and the front-rear direction correspond to the z-axis direction and the x-axis direction, respectively.
  • the bending section A2 for example, the position of (2) in which the laminated body 12 is bent, the vertical direction and the front-rear direction do not coincide with the z-axis direction and the x-axis direction, respectively.
  • the electronic device 1 includes a multilayer board 10, connectors 30a, 30b, 102a, 102b, and circuit boards 100, 110.
  • the circuit boards 100 and 110 have a plate shape.
  • the circuit board 100 has main surfaces S5 and S6.
  • the main surface S5 is located on the negative side of the z-axis with respect to the main surface S6.
  • the circuit board 110 has main surfaces S11 and S12.
  • the main surface S11 is located on the negative side of the z-axis with respect to the main surface S12.
  • the circuit boards 100 and 110 include a wiring conductor layer, a ground conductor layer, electrodes and the like (not shown).
  • Each of the connectors 30a and 30b is mounted on the main surface (upper main surface) on the positive direction side of the z-axis of the non-bending section A1 and the non-bending section A3. More specifically, the connector 30a is mounted on the signal terminals 28a, 28c and the upper conductor layer 24 exposed from the openings h1 to h4. The connector 30b is mounted on the signal terminals 28b and 28d exposed from the openings h5 to h8 and the upper conductor layer 24.
  • Each of the connectors 102a and 102b is mounted on the main surface S5 of the circuit board 100 and the main surface S11 of the circuit board 110.
  • Each of the connectors 102a and 102b is connected to the connectors 30a and 30b.
  • the multilayer board 10 electrically connects the circuit board 100 and the circuit board 110.
  • an insulator layer 16b (third insulator layer) in which the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are provided on either the upper main surface or the lower main surface is prepared (3rd insulator layer). Preparation process).
  • an insulator layer 16b (third insulator layer) in which the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are provided on the upper main surface is prepared. More specifically, as shown in FIG. 4, a conductor foil is formed on the insulator layer 16b (conductor foil preparation step).
  • the copper foil 122 is attached to the upper main surface of the insulator layer 16b.
  • a mask (not shown) is formed on the portion where the first conductor layer 22a and the second conductor layer 22b are formed, and the copper foil 122 is etched (patterning step).
  • the vertical thickness Ta of the first conductor layer 22a and the vertical thickness Tb of the second conductor layer 22b are equal.
  • the vertical thickness Ta of the first conductor layer 22a is increased in the vertical direction of the second conductor layer 22b.
  • the thickness of Tb is made larger than the thickness Tb (plating process). More specifically, a mask (not shown) is formed on the second conductor layer 22b. Then, only the first conductor layer 22a is plated.
  • the upper conductor layer 24 and the lower conductor layer are formed by forming a conductor foil on the upper main surface of the insulator layer 16a and the lower main surface of the insulator layer 16c and etching the conductor foil. Form 26.
  • the insulator layers 16a to 16c including the insulator layer 16b (third insulator layer) are laminated in the vertical direction.
  • the insulator layers 16a to 16c are subjected to heat treatment and pressure treatment (crimping step).
  • the insulator layers 16a to 16c made of the thermoplastic resin are softened and fluidized, and the insulator layers 16a to 16c are bonded to each other.
  • the laminated body 12 is obtained.
  • the interlayer connection conductors v1 to v6 are formed.
  • the interlayer connection conductors v1 to v6 are manufactured by forming through holes in the insulator layers 16a to 16c and plating the through holes.
  • the protective layers 20a and 20b are formed by printing on the upper main surface of the insulator layer 16a and the lower main surface of the insulator layer 16b, respectively. Through the above steps, the multilayer board 10 is completed.
  • the multilayer board 10 it is possible to reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted. More specifically, in order to reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b, for example, the vertical thickness Ta of the first conductor layer 22a and the vertical direction of the second conductor layer 22b. It is conceivable to increase the thickness Tb. In this case, the DC resistance values of the first conductor layer 22a and the second conductor layer 22b can be reduced.
  • a second signal having a frequency higher than that of the first signal is transmitted to the second conductor layer 22b.
  • a predetermined characteristic impedance for example, 50 ⁇ . Therefore, the line width in the left-right direction of the second conductor layer 22b and the distance Da in the vertical direction between the second conductor layer 22b and the upper conductor layer 24 so that the characteristic impedance generated in the second conductor layer 22b approaches a predetermined characteristic impedance. Is designed.
  • the vertical thickness Ta of the first conductor layer 22a and the vertical thickness Tb of the second conductor layer 22b are increased as described above, the distance between the second conductor layer 22b and the upper conductor layer 24 in the vertical direction is increased. Da becomes smaller than the design value.
  • the capacitance value generated between the second conductor layer 22b and the upper conductor layer 24 becomes larger than the design value, and the characteristic impedance generated in the second conductor layer 22b fluctuates from a predetermined characteristic impedance. Therefore, it is difficult to reduce the transmission loss generated in the second conductor layer 22b.
  • the transmission loss of the first conductor layer 22a is reduced.
  • the condition for reducing the transmission loss of the second conductor layer 22b are different. Therefore, by increasing the vertical thickness Ta of the first conductor layer 22a and the vertical thickness Tb of the second conductor layer 22b, the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b can be reduced. Is difficult.
  • the vertical thickness Tb of the second conductor layer 22b is smaller than the vertical thickness Ta of the first conductor layer 22a.
  • the capacitance value generated between the second conductor layer 22b and the upper conductor layer 24 becomes larger than the design value, and the characteristic impedance generated in the second conductor layer 22b fluctuates from a predetermined characteristic impedance. Is suppressed.
  • the capacitance value generated between the second conductor layer 22b and the upper conductor layer 24 becomes large, it becomes easy to increase the line width in the left-right direction of the second conductor layer 22b.
  • the length of the outer edge of the second conductor layer 22b in the cross section orthogonal to the front-rear direction tends to be long.
  • the region where the second signal can flow tends to be widened in the second conductor layer 22b. Therefore, the transmission loss of the second conductor layer 22b is likely to be reduced. From the above, according to the multilayer board 10, it is possible to reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted.
  • FIG. 7 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • the method for manufacturing the multilayer board 10 according to the first modification is different from the method for manufacturing the multilayer board 10 according to the embodiment in the preparation step. More specifically, as shown in FIG. 7, a conductor foil is formed on the insulator layer 16b (third insulator layer) (conductor foil forming step). In this modification, the copper foil 122 is attached to the upper main surface of the insulator layer 16b.
  • a mask (not shown) is formed on the portion where the first conductor layer 22a and the second conductor layer 22b are formed, and the copper foil 122 is etched (patterning step).
  • the vertical thickness Ta of the first conductor layer 22a and the vertical thickness Tb of the second conductor layer 22b are equal.
  • the vertical thickness Tb of the second conductor layer 22b is made smaller than the vertical thickness Ta of the first conductor layer 22a (). Etching process). More specifically, a mask (not shown) is formed on the first conductor layer 22a. Then, only the second conductor layer 22b is etched. Since the other steps of the method for manufacturing the multilayer board 10 according to the first modification are the same as the method for manufacturing the multilayer board 10 according to the embodiment, the description thereof will be omitted.
  • the multilayer board 10 can also be obtained by the method for manufacturing the multilayer board 10 according to the first modification.
  • FIG. 8 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • the method for manufacturing the multilayer board 10 according to the second modification is different from the method for manufacturing the multilayer board 10 according to the embodiment in the preparation step. More specifically, as shown in FIG. 8, in the preparation step, the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are formed on the upper main surface of the insulator layer 16b (third insulator layer) or. Paste it on one of the lower main surfaces. That is, the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are manufactured. Then, the first conductor layer 22a and the second conductor layer 22b are attached to the upper main surface of the insulator layer 16b.
  • the multilayer board 10 can also be obtained by the method for manufacturing the multilayer board 10 according to the second modification.
  • FIG. 9 is a cross-sectional view of the multilayer substrate 10a.
  • the multilayer substrate 10a is different from the multilayer substrate 10 in that the vertical thickness of the left portion of the laminated body 12 is different from the vertical thickness of the right portion of the laminated body 12. This difference will be described below.
  • the laminated body 12 further includes the insulator layers 16d and 16e.
  • the insulator layers 16d and 16e are laminated from top to bottom in this order between the insulator layer 16b and the insulator layer 16c.
  • the multilayer board 10a further includes ground conductor layers 30, 31, and 32.
  • Each of the ground conductor layers 30, 31 and 32 is located on the upper main surface of the insulator layers 16d, 16e and 16c.
  • Each of the ground conductor layers 30, 31, and 32 overlaps with the first conductor layer 22a when viewed in the vertical direction.
  • Each of the ground conductor layers 30, 31, and 32 does not overlap with the second conductor layer 22b when viewed in the vertical direction. This is to suppress deterioration of the high frequency characteristics of the multilayer substrate 10a by reducing the capacitance formed between the second conductor layer 22b and the ground conductor layers 30, 31, 32.
  • each of the ground conductor layers 30, 31, and 32 does not overlap with the second conductor layer 22b when viewed in the vertical direction. Therefore, when the laminated body 12 is crimped, the vertical thickness of the left portion of the laminated body 12 becomes larger than the vertical thickness of the right portion of the laminated body 12.
  • the distance Da in the vertical direction between the first conductor layer 22a and the upper conductor layer 24 is larger than the distance Db in the vertical direction between the second conductor layer 22b and the upper conductor layer 24.
  • the multilayer board 10a can reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted for the same reason as the multilayer board 10.
  • FIG. 10 is a cross-sectional view of the multilayer board 10b.
  • the multilayer board 10b is different from the multilayer board 10a in that the boundaries between the insulator layers 16a to 16e cannot be visually recognized. Further, in the multilayer board 10b, the second conductor layer 22b overlaps with the first conductor layer 22a when viewed in an orthogonal direction orthogonal to the transmission direction in which the first signal is transmitted.
  • the multilayer board 10b can reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted for the same reason as the multilayer board 10a.
  • FIG. 11 is a cross-sectional view of the multilayer substrate 10c.
  • the multilayer board 10c is different from the multilayer board 10 in that the insulator layer 18 is further provided instead of the insulator layer 16c, and the lower conductor layer 26 is provided on the lower main surface of the insulator layer 16b. It's different. Hereinafter, the multilayer board 10c will be described focusing on these differences.
  • the laminate 12 includes an insulator layer 16a (first insulator layer), an insulator layer 16b (third insulator layer), and an insulator layer 18 (second insulator layer).
  • the insulator layer 16a (first insulator layer) and the insulator layer 18 (second insulator layer) are placed below the upper conductor layer 24 and above the first conductor layer 22a and the second conductor layer 22b, respectively. They are stacked so as to be adjacent to each other in this order from top to bottom.
  • the insulator layer 16b is provided below the insulator layer 18.
  • the boundary between the insulator layer 16a and the insulator layer 18 is located between the lower main surface of the upper conductor layer 24, the lower main surface of the first conductor layer 22a, and the lower main surface of the second conductor layer 22b.
  • the material of the insulator layer 16b (third insulator layer) is the same as the material of the insulator layer 16a (first insulator layer). "The material of the insulator layer 16b is the same as the material of the insulator layer 16a" means that an error due to manufacturing variation is allowed.
  • the material of the insulator layer 18 is different from the material of the insulator layers 16a and 16b.
  • the insulator layer 18 (second insulator layer) is an adhesive layer that joins the insulator layer 16a (first insulator layer) and the insulator layer 16b (third insulator layer). Further, the dielectric constant of the insulator layer 18 (second insulator layer) is lower than the dielectric constant of the insulator layer 16a (first insulator layer). Further, the dielectric loss tangent of the insulator layer 18 (second insulator layer) is lower than the dielectric loss tangent of the insulator layer 18 (first insulator layer).
  • the material of the insulator layer 18 satisfying these conditions is, for example, a fluororesin. However, the material of the insulator layer 18 may be an epoxy resin, an acrylic resin, or the like.
  • the first conductor layer 22a and the second conductor layer 22b are provided on the insulator layer 16b (third insulator layer). In the present embodiment, the first conductor layer 22a and the second conductor layer 22b are provided on the upper main surface of the insulator layer 16b (third insulator layer).
  • the upper conductor layer 24 is provided on the insulator layer 16a (first insulator layer). In the present embodiment, the upper conductor layer 24 is provided on the upper main surface of the insulator layer 16a (first insulator layer).
  • the lower conductor layer 26 is provided on the lower main surface of the insulator layer 16b (third insulator layer). Since the other structures of the multilayer board 10c are the same as those of the multilayer board 10, the description thereof will be omitted.
  • an insulator layer 16b (third insulator layer) in which the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are provided on either the upper main surface or the lower main surface is prepared (3rd insulator layer). Preparation process).
  • an insulator layer 16b (third insulator layer) in which the first conductor layer 22a and the second conductor layer 22b having different thicknesses in the vertical direction are provided on the upper main surface is prepared. More specifically, as shown in FIG. 12, a conductor foil is formed on the insulator layer 16b (conductor foil preparation step).
  • copper foils 122 and 126 are attached to the upper main surface and the lower main surface of the insulator layer 16b, respectively.
  • a mask (not shown) is formed on the portion where the first conductor layer 22a and the second conductor layer 22b are formed, and the copper foil 122 is etched.
  • a mask (not shown) is formed on the portion where the lower conductor layer 26 is formed, and the copper foil 126 is etched.
  • the vertical thickness Ta of the first conductor layer 22a and the vertical thickness Tb of the second conductor layer 22b are equal.
  • the etching of the copper foil 122 and the etching of the copper foil 126 may be performed at the same time.
  • the vertical thickness Ta of the first conductor layer 22a is increased in the vertical direction of the second conductor layer 22b.
  • the thickness of Tb is made larger than the thickness Tb (plating process). More specifically, a mask (not shown) is formed on the second conductor layer 22b and the lower conductor layer 26. Then, only the first conductor layer 22a is plated.
  • the conductor foil is formed on the upper main surface of the insulator layer 16a, and the conductor foil is etched to form the upper conductor layer 24.
  • the insulator layer 16a (first insulator layer), the insulator layer 18 (second insulator layer) which is an adhesive layer without a conductor layer, and the insulator layer 16b (third insulator layer). ) are arranged and stacked in this order from top to bottom.
  • the insulator layer 18a which is an adhesive layer, is formed on the upper main surface of the insulator layer 16b (adhesive layer forming step).
  • a liquid resin is applied to the upper main surface of the insulator layer 16b.
  • the insulator layer 16a is arranged on the insulator layer 18a (arrangement step).
  • the insulator layer 16a first insulator layer
  • the insulator layer 16b third insulator layer
  • the insulator layer 18 adheresive layer
  • the insulator layer 18 functions as an adhesive layer
  • the insulator layer 16a and the insulator layer 16b are joined to each other.
  • the adhesive layer forming step, the arranging step, and the crimping step are repeated.
  • the interlayer connection conductors v1 to v6 are formed.
  • the interlayer connection conductors v1 to v6 are manufactured by forming through holes in the insulator layers 16a to 16c and plating the through holes.
  • each of the protective layers 20a and 20b is formed on the upper main surface of the insulator layer 16a and the lower main surface of the insulator layer 16b by printing. Through the above steps, the multilayer substrate 10c is completed.
  • the insulator layers 16a and 18 are arranged in this order from top to bottom so as to be adjacent to each other below the upper conductor layer 24 and above the first conductor layer 22a and the second conductor layer 22b. It is laminated like this.
  • the dielectric constant of the insulator layer 18 is lower than the dielectric constant of the insulator layer 16a.
  • the dielectric loss tangent of the insulator layer 18 is lower than the dielectric loss tangent of the insulator layer 16a. As a result, the dielectric constant and the dielectric loss tangent in the vicinity of the second conductor layer 22b are lowered.
  • the second signal which is a high frequency signal
  • the second conductor layer 22b when the second signal, which is a high frequency signal, is transmitted to the second conductor layer 22b, it is possible to suppress the occurrence of dielectric loss in the second conductor layer 22b.
  • the multilayer board 10c it is possible to more effectively reduce the transmission loss of the second conductor layer 22b.
  • the materials of the insulator layers 16a and 16b may be a thermoplastic resin or may not be a thermoplastic resin.
  • FIG. 14 is a cross-sectional view of the multilayer board 10d.
  • the multilayer board 10d is different from the multilayer board 10 in that the ground conductor layers 27a and 27b are further provided.
  • the ground conductor layers 27a and 27b are connected to the ground potential.
  • the ground conductor layers 27a and 27b are provided on the upper main surface of the insulator layer 16b.
  • the ground conductor layer 27a is provided between the first conductor layer 22a and the second conductor layer 22b. Further, the ground conductor layer 27b is provided on the right side of the second conductor layer 22b. Since the other structures of the multilayer board 10d are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the multilayer board 10d it is possible to reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted for the same reason as the multilayer board 10.
  • the ground conductor layer 27a is provided between the first conductor layer 22a and the second conductor layer 22b. This increases the isolation between the first conductor layer 22a and the second conductor layer 22b.
  • the ground conductor layers 27a and 27b may be electrically connected to at least one of the upper conductor layer 24 and the lower conductor layer 26 by an interlayer connecting conductor. As a result, the potentials of the ground conductor layers 27a and 27b are stabilized at the ground potential.
  • FIG. 15 is a cross-sectional view of the multilayer substrate 10e.
  • the multilayer board 10e is different from the multilayer board 10c in that the ground conductor layers 27a and 27b are further provided.
  • the ground conductor layers 27a and 27b are connected to the ground potential.
  • the ground conductor layers 27a and 27b are provided on the upper main surface of the insulator layer 16b.
  • the ground conductor layer 27a is provided between the first conductor layer 22a and the second conductor layer 22b. Further, the ground conductor layer 27b is provided on the right side of the second conductor layer 22b. Since the other structures of the multilayer board 10e are the same as those of the multilayer board 10c, the description thereof will be omitted.
  • the multilayer board 10e it is possible to reduce the transmission loss generated in the first conductor layer 22a and the second conductor layer 22b in which signals having different frequencies are transmitted for the same reason as the multilayer board 10c.
  • the ground conductor layer 27a is provided between the first conductor layer 22a and the second conductor layer 22b. This increases the isolation between the first conductor layer 22a and the second conductor layer 22b.
  • the multilayer board according to the present invention is not limited to the multilayer boards 10, 10a to 10e, and can be changed within the scope of the gist thereof.
  • the configurations of the multilayer boards 10, 10a to 10e may be arbitrarily combined.
  • the insulator layers 16a to 16c may have a structure in which a glass cloth is impregnated with an epoxy resin. In this case, the multilayer boards 10, 10a to 10e do not have flexibility.
  • the lower conductor layer 26 is not an essential configuration in the multilayer boards 10, 10a to 10e.
  • the first conductor layer 22a and the upper conductor layer 24 have a microstrip line structure.
  • the second conductor layer 22b and the upper conductor layer 24 have a microstrip line structure.
  • the interlayer connection conductors v1 and v2 are not essential configurations.
  • the multilayer boards 10, 10a to 10e are transmission lines. However, the multilayer boards 10, 10a to 10e may be circuit boards. Therefore, the multilayer boards 10, 10a to 10e may further include other circuits in addition to the stripline line.
  • the signal terminals 28a to 28d may be provided on the lower main surface of the laminated body 12.
  • the multilayer boards 10, 10a to 10e have a linear shape when viewed in the vertical direction. However, the multilayer boards 10, 10a to 10e may be bent. Here, “the multilayer boards 10, 10a to 10e are bent” means that the multilayer boards 10, 10a to 10e have a bent shape without applying an external force.
  • the first conductor layer 22a and the second conductor layer 22b do not have to extend in parallel.
  • the insulator layer 18 may be formed by attaching a resin sheet to the upper main surface of the insulator layer 16b.
  • the dielectric constant of the insulator layer 18 may be equal to or higher than the dielectric constant of the insulator layer 16a, and the dielectric loss tangent of the insulator layer 18 may be lower than the dielectric loss tangent of the insulator layer 16a.
  • the dielectric constant of the insulator layer 18 may be lower than the dielectric constant of the insulator layer 16a, and the dielectric loss tangent of the insulator layer 18 may be greater than or equal to the dielectric loss tangent of the insulator layer 16a.
  • the dielectric constant of the insulator layer 18 may be equal to or higher than the dielectric constant of the insulator layer 16a, and the dielectric loss tangent of the insulator layer 18 may be equal to or higher than the dielectric loss tangent of the insulator layer 16a.
  • the patterning step may be performed after the plating step.
  • a patterning step may be performed after the etching step.
  • the upper conductor layer 24 and the lower conductor layer 26 may be connected to a potential other than the ground potential.
  • the upper conductor layer 24 does not have to overlap with the first conductor layer 22a when viewed in the vertical direction.
  • the lower conductor layer 26 does not have to overlap with the first conductor layer 22a when viewed in the vertical direction.
  • the second conductor layer 22b may overlap with the first conductor layer 22a when viewed in an orthogonal direction orthogonal to the transmission direction in which the first signal is transmitted.

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Abstract

積層体は、複数の絶縁体層が上下方向に積層された構造を有している。第１導体層は、絶縁体層の上主面に設けられており、かつ、第１信号が伝送される。第２導体層は、第１導体層が設けられている絶縁体層の上主面又は下主面と同じ絶縁体層の同一主面に設けられており、かつ、第１信号より高い周波数を有する第２信号が伝送される。上導体層は、第２導体層より上に設けられている。第２導体層の上下方向の厚みは、第１導体層の上下方向の厚みより小さい。

Description

多層基板及び多層基板の製造方法
　本発明は、複数の絶縁体層が積層された構造を有する多層基板及び多層基板の製造方法に関する。
　従来の多層基板に関する発明としては、例えば、特許文献１に記載のディファレンシャル信号伝送線路が知られている。このディファレンシャル信号伝送線路は、複数のフレキシブル絶縁シート、第１伝送線層、第２伝送線層、第１接地線層及び第２接地線層を備えている。複数のフレキシブル絶縁シートは、上下方向に積層されている。第１伝送線層及び第２伝送線層には、異なる周波数を有する信号が伝送される。第１接地線層は、第１伝送線層及び第２伝送線層の上に設けられている。第２接地線層は、第１伝送線層及び第２伝送線層の下に設けられている。このように、ディファレンシャル信号伝送線路では、ストリップライン構造が形成されている。
特開平１１－２８２５９２号公報
　ところで、特許文献１に記載のディファレンシャル信号伝送線路において、異なる周波数を有する信号が伝送される第１伝送線層及び第２伝送線層に生じる伝送損失を低減したいという要望がある。
　そこで、本発明の目的は、異なる周波数の信号が伝送される第１導体層及び第２導体層に生じる伝送損失を低減できる多層基板及び多層基板の製造方法を提供することである。
　本発明の一形態に係る多層基板は、
　複数の絶縁体層が上下方向に積層された構造を有している積層体と、
　前記絶縁体層の上主面又は下主面に設けられており、かつ、第１信号が伝送される第１導体層と、
　前記第１導体層が設けられている前記絶縁体層の上主面又は下主面と同じ前記絶縁体層の同一主面に設けられており、かつ、前記第１信号より高い周波数を有する第２信号が伝送される第２導体層と、
　前記積層体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より上に設けられている上導体層と、
　を備えており、
　前記第２導体層の上下方向の厚みは、前記第１導体層の上下方向の厚みより小さい。
　本発明の一形態に係る多層基板の製造方法は、
　上下方向の厚みの異なる第１導体層及び第２導体層が上主面又は下主面のいずれか一方に設けられた第３絶縁体層を準備する準備工程と、
　前記第３絶縁体層を含む複数の絶縁体層を上下方向に積層した後に、前記複数の絶縁体層に加熱処理及び加圧処理を施す圧着工程と、
　を備えており、
　前記複数の絶縁体層の材料は、熱可塑性樹脂を含んでいる。
　本発明の一形態に係る多層基板は、
　複数の絶縁体層が上下方向に積層された構造を有している積層体と、
　前記複数の絶縁体層の内の絶縁体層に設けられており、かつ、第１信号が伝送される第１導体層と、
　前記複数の絶縁体層の内の絶縁体層に設けられており、前記第１信号より高い周波数を有する第２信号が伝送される第２導体層と、
　前記積層体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より上に設けられている上導体層と、
　を備えており、
　前記第１信号が伝送される伝送方向に直交する直交方向に見て、前記第２導体層は、前記第１導体層に重なっており、
　前記第２導体層の上下方向の厚みは、前記第１導体層の上下方向の厚みより小さい。
　本発明の一形態に係る多層基板の製造方法は、
　上下方向の厚みの異なる第１導体層及び第２導体層が上主面又は下主面のいずれか一方に設けられた第３絶縁体層を準備する準備工程と、
　第１絶縁体層、導体層が設けられていない接着層である第２絶縁体層、及び、前記第３絶縁体層を上から下へとこの順に並べて積層した後に、前記第１絶縁体層、前記第２絶縁体層及び前記第３絶縁体層に加熱処理及び加圧処理を施す圧着工程と、
　を備えている。
　本発明に係る多層基板及び多層基板の製造方法によれば、異なる周波数の信号が伝送される第１導体層及び第２導体層に生じる伝送損失を低減できる。
図１は、多層基板１０の分解斜視図である。 図２は、図１のＡ－Ａにおける多層基板１０の断面図である。 図３は、多層基板１０を備える電子機器１の左面図である。 図４は、多層基板１０の製造時における断面図である。 図５は、多層基板１０の製造時における断面図である。 図６は、多層基板１０の製造時における断面図である。 図７は、多層基板１０の製造時における断面図である。 図８は、多層基板１０の製造時における断面図である。 図１１は、多層基板１０ａの断面図である。 図１１は、多層基板１０ｂの断面図である。 図１１は、多層基板１０ｃの断面図である。 図１２は、多層基板１０ｃの製造時における断面図である。 図１３は、多層基板１０ｃの製造時における断面図である。 図１４は、多層基板１０ｄの断面図である。 図１５は、多層基板１０ｅの断面図である。
（実施形態）
［多層基板１０の構造］
　以下に、本発明の実施形態に係る多層基板１０の構造について図面を参照しながら説明する。図１は、多層基板１０の分解斜視図である。なお、図１では、複数の層間接続導体ｖ１，ｖ２の内の代表的な層間接続導体ｖ１，ｖ２にのみ参照符号を付した。図２は、図１のＡ－Ａにおける多層基板１０の断面図である。
　本明細書において、方向を以下のように定義する。多層基板１０の積層体１２の積層方向を上下方向と定義する。また、多層基板１０の第１導体層２２ａが延びる方向を前後方向と定義する。また、第１導体層２２ａの線幅方向を左右方向と定義する。上下方向、前後方向及び左右方向は、互いに直交している。
　以下では、Ｘは、多層基板１０の部品又は部材である。本明細書において、特に断りのない場合には、Ｘの各部について以下のように定義する。Ｘの前部とは、Ｘの前半分を意味する。Ｘの後部とは、Ｘの後半分を意味する。Ｘの左部とは、Ｘの左半分を意味する。Ｘの右部とは、Ｘの右半分を意味する。Ｘの上部とは、Ｘの上半分を意味する。Ｘの下部とは、Ｘの下半分を意味する。Ｘの前端とは、Ｘの前方向の端を意味する。Ｘの後端とは、Ｘの後方向の端を意味する。Ｘの左端とは、Ｘの左方向の端を意味する。Ｘの右端とは、Ｘの右方向の端を意味する。Ｘの上端とは、Ｘの上方向の端を意味する。Ｘの下端とは、Ｘの下方向の端を意味する。Ｘの前端部とは、Ｘの前端及びその近傍を意味する。Ｘの後端部とは、Ｘの後端及びその近傍を意味する。Ｘの左端部とは、Ｘの左端及びその近傍を意味する。Ｘの右端部とは、Ｘの右端及びその近傍を意味する。Ｘの上端部とは、Ｘの上端及びその近傍を意味する。Ｘの下端部とは、Ｘの下端及びその近傍を意味する。
　まず、図１を参照しながら、多層基板１０の構造について説明する。多層基板１０は、信号を伝送する。多層基板１０は、スマートフォン等の電子機器において、２つの回路を電気的に接続するために用いられる。多層基板１０は、図１に示すように、積層体１２、保護層２０ａ，２０ｂ、第１導体層２２ａ、第２導体層２２ｂ、上導体層２４、下導体層２６、信号端子２８ａ～２８ｄ、複数の層間接続導体ｖ１、複数の層間接続導体ｖ２及び層間接続導体ｖ３～ｖ６を備えている。
　積層体１２は、板形状を有している。従って、積層体１２は、上主面及び下主面を有している。積層体１２の上主面及び下主面は、上下方向に延びる法線を有している。積層体１２の上主面及び下主面は、前後方向に延びる長辺を有する長方形状を有している。従って、積層体１２の前後方向の長さは、積層体１２の左右方向の長さより長い。
　積層体１２は、図１に示すように、絶縁体層１６ａ～１６ｃを含んでいる。積層体１２は、絶縁体層１６ａ～１６ｃが上下方向に積層された構造を有している。絶縁体層１６ａ～１６ｃが上から下へとこの順に並んでいる。絶縁体層１６ａ～１６ｃは、上下方向に見て、積層体１２と同じ長方形状を有している。絶縁体層１６ａ～１６ｃは、可撓性を有する誘電体シートである。絶縁体層１６ａ～１６ｃの材料は、熱可塑性樹脂を含んでいる。熱可塑性樹脂は、例えば、液晶ポリマー、ＰＴＦＥ（ポリテトラフロオロエチレン）等である。また、絶縁体層１６ａ～１６ｃの材料は、ポリイミドであってもよい。このように、積層体１２は、絶縁材料を材料とする本体である。
　第１導体層２２ａは、積層体１２（本体）に設けられている。第１導体層２２ａは、複数の絶縁体層の内の絶縁体層１６ａに設けられている。第１導体層２２ａは、絶縁体層１６ｂの上主面又は下主面に設けられている。本実施形態では、第１導体層２２ａは、絶縁体層１６ｂの上主面に設けられている。第１導体層２２ａは、線形状を有している。第１導体層２２ａは、前後方向に延びている。第１導体層２２ａには、第１信号が伝送される。第１信号は、例えば、０ＭＨｚ～数十ＭＨｚの周波数を有する信号である。第１信号は、例えば、電源として機能する直流信号である。また、第１信号は、例えば、１３．５６ＭＨｚの周波数を有する高周波信号である。
　第２導体層２２ｂは、積層体１２（本体）に設けられている。第２導体層２２ｂは、複数の絶縁体層の内の絶縁体層１６ｂに設けられている。従って、第２導体層２２ｂは、第１導体層２２ａが設けられている絶縁体層１６ｂと同じ絶縁体層１６ｂの同一主面に設けられている。従って、第２導体層２２ｂの上下方向の位置は、第１導体層２２ａの上下方向の位置と同じである。本実施形態では、第２導体層２２ｂは、絶縁体層１６ｂの上主面に設けられている。これにより第１信号が伝送される伝送方向（前後方向）に直交する直交方向（左右方向）に見て、第２導体層２２ｂは、第１導体層２２ａに重なっている。第２導体層２２ｂは、線形状を有している。第２導体層２２ｂは、前後方向に延びている。第２導体層２２ｂは、第１導体層２２ａの右に設けられている。第２導体層２２ｂには、第１信号より高い周波数を有する第２信号が伝送される。第２信号は、例えば、１００ＭＨｚ以上の周波数を有する高周波信号である。
　上導体層２４は、積層体１２（本体）に設けられている。上導体層２４は、上下方向に見て、第２導体層２２ｂと重なるように、第１導体層２２ａ及び第２導体層２２ｂより上に設けられている。本実施形態では、上導体層２４は、積層体１２に設けられている。上導体層２４は、上下方向に見て、第１導体層２２ａ及び第２導体層２２ｂと重なるように、第１導体層２２ａ及び第２導体層２２ｂより上に設けられている。本実施形態では、上導体層２４は、絶縁体層１６ａの上主面に設けられている。上導体層２４は、絶縁体層１６ａの上主面の略全面を覆っている。上導体層２４は、グランド電位に接続される。従って、上導体層２４は、グランド導体層である。
　下導体層２６は、積層体１２（本体）に設けられている。下導体層２６は、上下方向に見て、第２導体層２２ｂと重なるように、第１導体層２２ａ及び第２導体層２２ｂより下に設けられている。本実施形態では、下導体層２６は、積層体１２に設けられている。下導体層２６は、上下方向に見て、第１導体層２２ａ及び第２導体層２２ｂと重なるように、第１導体層２２ａ及び第２導体層２２ｂより下に設けられている。本実施形態では、下導体層２６は、絶縁体層１６ｃの下主面に設けられている。本実施形態では、下導体層２６は、絶縁体層１６ｃの下主面の略全面を覆っている。下導体層２６は、グランド電位に接続される。従って、下導体層２６は、グランド導体層である。これにより、第１導体層２２ａ、第２導体層２２ｂ、上導体層２４及び下導体層２６は、ストリップライン構造を有している。
　ここで、図２に示すように、第２導体層２２ｂの上下方向の厚みＴｂは、第１導体層２２ａの上下方向の厚みＴａより小さい。厚みＴａは、例えば、１７μｍ以上３５μｍ以下である。厚みＴｂは、例えば、６μｍ以上１２μｍ以下である。また、第２導体層２２ｂの上下方向の厚みＴｂは、上導体層２４の上下方向の厚みＴｃ及び下導体層２６の上下方向の厚みＴｄと略等しい。すなわち、第１導体層２２ａの上下方向の厚みＴａは、上導体層２４の上下方向の厚みＴｃ及び下導体層２６の上下方向の厚みＴｄより大きい。第１導体層２２ａ及び第２導体層２２ｂが以上の構造を有することにより、第１導体層２２ａと上導体層２４との上下方向における距離Ｄａは、第２導体層２２ｂと上導体層２４との上下方向における距離Ｄｂより大きい。
　複数の層間接続導体ｖ１，ｖ２は、上導体層２４と下導体層２６とを電気的に接続している。より詳細には、複数の層間接続導体ｖ１，ｖ２は、絶縁体層１６ａ～１６ｃを上下方向に貫通している。複数の層間接続導体ｖ１，ｖ２の上端は、上導体層２４に接続されている。複数の層間接続導体ｖ１，ｖ２の下端は、下導体層２６に接続されている。複数の層間接続導体ｖ１は、第１導体層２２ａの左に設けられている。複数の層間接続導体ｖ１は、前後方向において等間隔に一列に並んでいる。複数の層間接続導体ｖ２は、第２導体層２２ｂの右に設けられている。複数の層間接続導体ｖ２は、前後方向において等間隔に一列に並んでいる。
　信号端子２８ａ，２８ｃは、絶縁体層１６ａの上主面の前端部に設けられている。信号端子２８ａ，２８ｃは、上下方向に見て、長方形状を有している。信号端子２８ａは、上下方向に見て、第１導体層２２ａの前端部と重なっている。信号端子２８ｃは、上下方向に見て、第２導体層２２ｂの前端部と重なっている。信号端子２８ａ，２８ｃが上導体層２４と絶縁されるように、信号端子２８ａ，２８ｃの周囲には上導体層２４が設けられていない。
　層間接続導体ｖ３は、信号端子２８ａと第１導体層２２ａとを電気的に接続している。具体的には、層間接続導体ｖ３は、絶縁体層１６ａを上下方向に貫通している。層間接続導体ｖ３の上端は、信号端子２８ａに接続されている。層間接続導体ｖ３の下端は、第１導体層２２ａの前端部に接続されている。これにより、信号端子２８ａは、第１導体層２２ａと電気的に接続されている。第１信号は、信号端子２８ａを介して、第１導体層２２ａに入出力する。
　層間接続導体ｖ５は、信号端子２８ｃと第２導体層２２ｂとを電気的に接続している。具体的には、層間接続導体ｖ５は、絶縁体層１６ａを上下方向に貫通している。層間接続導体ｖ５の上端は、信号端子２８ｃに接続されている。層間接続導体ｖ５の下端は、第２導体層２２ｂの前端部に接続されている。これにより、信号端子２８ｃは、第２導体層２２ｂと電気的に接続されている。第２信号は、信号端子２８ｂを介して、第２導体層２２ｂに入出力する。
　なお、信号端子２８ｂ，２８ｄ及び層間接続導体ｖ４，ｖ６は、信号端子２８ａ，２８ｂ及び層間接続導体ｖ３，ｖ５と前後対称な構造を有する。従って、信号端子２８ｂ，２８ｄ及び層間接続導体ｖ４，ｖ６の説明を省略する。
　以上のような第１導体層２２ａ、第２導体層２２ｂ、上導体層２４、下導体層２６及び信号端子２８ａ～２８ｄは、例えば、絶縁体層１６ａ～１６ｃの上主面又は下主面に設けられた導体箔にエッチングが施されることにより形成されている。導体箔は、例えば、銅箔である。また、層間接続導体ｖ１～ｖ６は、例えば、スルーホール導体である。スルーホール導体は、絶縁体層１６ａ～１６ｃに貫通孔を形成し、貫通孔にメッキ処理を施すことにより作製される。ただし、層間接続導体ｖ１～ｖ６は、ビアホール導体であってもよい。ビアホール導体は、絶縁体層１６ａ～１６ｃに貫通孔を形成し、貫通孔に導電性ペーストを充填した後に、導電性ペーストを焼結させることにより作製される。
　保護層２０ａ，２０ｂは、可撓性を有する絶縁体層である。ただし、保護層２０ａ，２０ｂは、積層体１２の一部ではない。保護層２０ａ，２０ｂは、上下方向に見て、積層体１２と同じ長方形状を有している。
　保護層２０ａは、絶縁体層１６ａの上主面の略全面を覆っている。これにより、保護層２０ａは、上導体層２４を保護している。ただし、保護層２０ａには、開口ｈ１～ｈ８が設けられている。開口ｈ１は、上下方向に見て、信号端子２８ａと重なっている。これにより、信号端子２８ａは、開口ｈ１を介して多層基板１０から外部に露出している。開口ｈ２は、上下方向に見て、信号端子２８ｃと重なっている。これにより、信号端子２８ｃは、開口ｈ２を介して多層基板１０から外部に露出している。開口ｈ３は、開口ｈ１の左に設けられている。開口ｈ４は、開口ｈ２の右に設けられている。これにより、上導体層２４は、開口ｈ３，ｈ４を介して多層基板１０から外部に露出している。なお、開口ｈ５～ｈ８の構造はそれぞれ、開口ｈ１～ｈ４の構造と前後対称である。従って、開口ｈ５～ｈ８の説明を省略する。
　保護層２０ｂは、絶縁体層１６ｃの下主面の略全面を覆っている。これにより、保護層２０ｂは、下導体層２６を保護している。
［電子機器１の構造］
　次に、多層基板１０を備える電子機器１の構造について図面を参照しながら説明する。図３は、多層基板１０を備える電子機器１の左面図である。電子機器１は、例えば、携帯無線通信端末である。電子機器１は、例えば、スマートフォンである。
　多層基板１０は、図３に示すように、折り曲げられる。「多層基板１０が折り曲げられる」とは、多層基板１０に外力が加えられることにより多層基板１０が変形して曲がっていることを意味する。以下では、多層基板１０が折り曲げられる区間を曲げ区間Ａ２と呼ぶ。多層基板１０が折り曲げられない区間を非曲げ区間Ａ１，Ａ３と呼ぶ。そして、電子機器１におけるｘ軸、ｙ軸及びｚ軸を以下の様に定義する。ｘ軸は、非曲げ区間Ａ１での前後方向である。ｙ軸は、非曲げ区間Ａ１での左右方向である。ｚ軸は、非曲げ区間Ａ１での上下方向である。非曲げ区間Ａ１、曲げ区間Ａ２及び非曲げ区間Ａ３は、ｘ軸の正方向に向かってこの順に並んでいる。
　図３に示すように、曲げ区間Ａ２はｚ軸方向に折り曲げられる。従って、上下方向及び前後方向は、図３に示すように、多層基板１０の位置によって異なる。積層体１２が折り曲げられていない非曲げ区間Ａ１及び非曲げ区間Ａ３（例えば、（１）の位置）では、上下方向及び前後方向のそれぞれは、ｚ軸方向及びｘ軸方向と一致する。一方、積層体１２が折り曲げられている曲げ区間Ａ２（例えば、（２）の位置）では、上下方向及び前後方向のそれぞれは、ｚ軸方向及びｘ軸方向と一致しない。
　電子機器１は、図３に示すように、多層基板１０、コネクタ３０ａ，３０ｂ，１０２ａ，１０２ｂ、回路基板１００，１１０を備えている。
　回路基板１００，１１０は、板形状を有している。回路基板１００は、主面Ｓ５，Ｓ６を有している。主面Ｓ５は、主面Ｓ６よりｚ軸の負方向側に位置する。回路基板１１０は、主面Ｓ１１，Ｓ１２を有している。主面Ｓ１１は、主面Ｓ１２よりｚ軸の負方向側に位置する。回路基板１００，１１０は、図示しない配線導体層やグランド導体層、電極等を含んでいる。
　コネクタ３０ａ，３０ｂのそれぞれは、非曲げ区間Ａ１及び非曲げ区間Ａ３のｚ軸の正方向側の主面（上主面）に実装されている。より詳細には、コネクタ３０ａは、開口ｈ１～ｈ４から露出している信号端子２８ａ，２８ｃ及び上導体層２４に実装される。コネクタ３０ｂは、開口ｈ５～ｈ８から露出している信号端子２８ｂ，２８ｄ及び上導体層２４に実装される。
　コネクタ１０２ａ，１０２ｂのそれぞれは、回路基板１００の主面Ｓ５及び回路基板１１０の主面Ｓ１１に実装されている。コネクタ１０２ａ，１０２ｂのそれぞれは、コネクタ３０ａ，３０ｂに接続されている。これにより、多層基板１０は、回路基板１００と回路基板１１０とを電気的に接続している。
［多層基板１０の製造方法］
　以下に、多層基板１０の製造方法について図面を参照しながら説明する。図４ないし図６は、多層基板１０の製造時における断面図である。
　まず、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂが上主面又は下主面のいずれか一方に設けられた絶縁体層１６ｂ（第３絶縁体層）を準備する（準備工程）。本実施形態では、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂが上主面に設けられた絶縁体層１６ｂ（第３絶縁体層）を準備する。より詳細には、図４に示すように、絶縁体層１６ｂに導体箔を形成する（導体箔準備工程）。本実施形態では、絶縁体層１６ｂの上主面に銅箔１２２を張り付ける。
　次に、第１導体層２２ａ及び第２導体層２２ｂが形成される部分にマスク（図示せず）を形成し、銅箔１２２にエッチングを施す（パターニング工程）。この段階では、図４に示すように、第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂは等しい。
　次に、図４に示すように、第１導体層２２ａ（導体箔の一部）にメッキ処理を施すことにより、第１導体層２２ａの上下方向の厚みＴａを第２導体層２２ｂの上下方向の厚みＴｂより大きくする（メッキ工程）。より詳細には、第２導体層２２ｂにマスク（図示せず）を形成する。そして、第１導体層２２ａにのみメッキ処理を施す。
　なお、図示を省略するが、絶縁体層１６ａの上主面及び絶縁体層１６ｃの下主面に導体箔を形成し、導体箔にエッチング処理を施すことにより、上導体層２４及び下導体層２６を形成する。
　次に、図５に示すように、絶縁体層１６ｂ（第３絶縁体層）を含む絶縁体層１６ａ～１６ｃを上下方向に積層する。その後、図６に示すように、絶縁体層１６ａ～１６ｃに加熱処理及び加圧処理を施す（圧着工程）。これにより、熱可塑性樹脂を材料とする絶縁体層１６ａ～１６ｃが軟化及び流動化し、絶縁体層１６ａ～１６ｃが互いに接合される。その結果、積層体１２が得られる。
　次に、図２に示すように、層間接続導体ｖ１～ｖ６を形成する。層間接続導体ｖ１～ｖ６は、絶縁体層１６ａ～１６ｃに貫通孔を形成し、貫通孔にメッキ処理を施すことにより作製される。
　最後に、絶縁体層１６ａの上主面及び絶縁体層１６ｂの下主面のそれぞれに保護層２０ａ及び２０ｂを印刷により形成する。以上の工程を経て、多層基板１０が完成する。
［効果］
　多層基板１０によれば、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。より詳細には、第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減するためには、例えば、第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂを大きくすることが考えられる。この場合、第１導体層２２ａ及び第２導体層２２ｂの直流抵抗値を低減することができる。
　しかしながら、多層基板１０では、第２導体層２２ｂには、第１信号より高い周波数を有する第２信号が伝送される。このような第２導体層２２ｂでは、第２導体層２２ｂの伝送損失を低減するために、第２導体層２２ｂに生じる特性インピーダンスを所定の特性インピーダンス（例えば、５０Ω）に近づける必要がある。そのため、第２導体層２２ｂに生じる特性インピーダンスが所定の特性インピーダンスに近づくように、第２導体層２２ｂの左右方向の線幅及び第２導体層２２ｂと上導体層２４との上下方向における距離Ｄａが設計される。ここで、前記のように第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂを大きくすると、第２導体層２２ｂと上導体層２４との上下方向における距離Ｄａが設計値より小さくなってしまう。その結果、第２導体層２２ｂと上導体層２４との間に発生する容量値が設計値より大きくなり、第２導体層２２ｂに生じる特性インピーダンスが所定の特性インピーダンスから変動する。よって、第２導体層２２ｂに生じる伝送損失を低減することが難しい。
　このように、第１導体層２２ａを伝送される第１信号の周波数と第２導体層２２ｂを伝送される第２信号の周波数とが異なると、第１導体層２２ａの伝送損失を低減するための条件と第２導体層２２ｂの伝送損失を低減するための条件とが異なってしまう。従って、第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂを大きくすることにより、第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減することは難しい。
　そこで、多層基板１０では、第２導体層２２ｂの上下方向の厚みＴｂは、第１導体層２２ａの上下方向の厚みＴａより小さい。これにより、第２導体層２２ｂと上導体層２４との間に発生する容量値が設計値より大きくなることが抑制され、第２導体層２２ｂに生じる特性インピーダンスが所定の特性インピーダンスから変動することが抑制される。更に、第２導体層２２ｂと上導体層２４との間に発生する容量値が大きくなることが抑制されるので、第２導体層２２ｂの左右方向の線幅を大きくすることが容易となる。これにより、第２導体層２２ｂの前後方向に直交する断面における外縁の長さが長くなりやすい。その結果、表皮効果により第２信号が第２導体層２２ｂの表面に集中して流れる場合に、第２導体層２２ｂにおいて第２信号が流れることができる領域が広くなりやすい。よって、第２導体層２２ｂの伝送損失が低減されやすい。以上より、多層基板１０によれば、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
（第１変形例）
　以下に第１変形例に係る多層基板１０の製造方法について図面を参照しながら説明する。図７は、多層基板１０の製造時における断面図である。
　第１変形例に係る多層基板１０の製造方法は、準備工程において、前記実施形態に係る多層基板１０の製造方法と異なる。より詳細には、図７に示すように、絶縁体層１６ｂ（第３絶縁体層）に導体箔を形成する（導体箔形成工程）。本変形例では、絶縁体層１６ｂの上主面に銅箔１２２を張り付ける。
　次に、第１導体層２２ａ及び第２導体層２２ｂが形成される部分にマスク（図示せず）を形成し、銅箔１２２にエッチングを施す（パターニング工程）。この段階では、図７に示すように、第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂは等しい。
　次に、第１導体層２２ａ（導体箔の一部）にエッチング処理を施すことにより、第２導体層２２ｂの上下方向の厚みＴｂを第１導体層２２ａの上下方向の厚みＴａより小さくする（エッチング工程）。より詳細には、第１導体層２２ａにマスク（図示せず）を形成する。そして、第２導体層２２ｂにのみエッチング処理を施す。なお、第１変形例に係る多層基板１０の製造方法のその他の工程は、実施形態に係る多層基板１０の製造方法と同じであるので説明を省略する。第１変形例に係る多層基板１０の製造方法によっても、多層基板１０を得ることができる。
（第２変形例）
　以下に第２変形例に係る多層基板１０の製造方法について図面を参照しながら説明する。図８は、多層基板１０の製造時における断面図である。
　第２変形例に係る多層基板１０の製造方法は、準備工程において、前記実施形態に係る多層基板１０の製造方法と異なる。より詳細には、図８に示すように、準備工程では、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂを絶縁体層１６ｂ（第３絶縁体層）の上主面又は下主面のいずれかに貼り付ける。すなわち、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂを作製する。そして、第１導体層２２ａ及び第２導体層２２ｂを絶縁体層１６ｂの上主面に貼り付ける。なお、第２変形例に係る多層基板１０の製造方法のその他の工程は、実施形態に係る多層基板１０の製造方法と同じであるので説明を省略する。第２変形例に係る多層基板１０の製造方法によっても、多層基板１０を得ることができる。
（第３変形例）
　以下に第３変形例に係る多層基板１０ａについて図面を参照しながら説明する。図９は、多層基板１０ａの断面図である。
　多層基板１０ａは、積層体１２の左部の上下方向の厚みが積層体１２の右部の上下方向の厚みと異なる点において、多層基板１０と相違する。以下に、この相違点について説明する。
　積層体１２は、絶縁体層１６ｄ，１６ｅを更に含んでいる。絶縁体層１６ｄ，１６ｅは、絶縁体層１６ｂと絶縁体層１６ｃとの間においてこの順に上から下へと積層されている。
　多層基板１０ａは、グランド導体層３０，３１，３２を更に備えている。グランド導体層３０，３１，３２のそれぞれは、絶縁体層１６ｄ，１６ｅ，１６ｃの上主面に位置している。グランド導体層３０，３１，３２のそれぞれは、上下方向に見て、第１導体層２２ａと重なっている。グランド導体層３０，３１，３２のそれぞれは、上下方向に見て、第２導体層２２ｂと重なっていない。これは、第２導体層２２ｂとグランド導体層３０，３１，３２との間に形成される容量を低減することにより、多層基板１０ａの高周波特性の劣化を抑制するためである。
　ここで、グランド導体層３０，３１，３２のそれぞれは、上下方向に見て、第２導体層２２ｂと重なっていない。そのため、積層体１２の圧着時に、積層体１２の左部の上下方向の厚みが積層体１２の右部の上下方向の厚みより大きくなる。
　また、多層基板１０ａにおいても、第１導体層２２ａと上導体層２４との上下方向における距離Ｄａは、第２導体層２２ｂと上導体層２４との上下方向における距離Ｄｂより大きい。
　多層基板１０ａのその他の構造は、多層基板１０と同じであるので説明を省略する。多層基板１０ａは、多層基板１０と同じ理由により、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
（第４変形例）
　以下に第４変形例に係る多層基板１０ｂについて図面を参照しながら説明する。図１０は、多層基板１０ｂの断面図である。
　多層基板１０ｂは、絶縁体層１６ａ～１６ｅの境界が視認できない点において多層基板１０ａと相違する。また、多層基板１０ｂでは、第１信号が伝送される伝送方向に直交する直交方向に見て、第２導体層２２ｂは、第１導体層２２ａに重なっている。
　多層基板１０ｂのその他の構造は、多層基板１０ａと同じであるので説明を省略する。多層基板１０ｂは、多層基板１０ａと同じ理由により、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
（第５変形例）
［多層基板１０ｃの構造］
　以下に第５変形例に係る多層基板１０ｃについて図面を参照しながら説明する。図１１は、多層基板１０ｃの断面図である。
　多層基板１０ｃは、絶縁体層１６ｃの代わりに絶縁体層１８を更に備えている点、及び、下導体層２６が絶縁体層１６ｂの下主面に設けられている点において、多層基板１０と相違する。以下に、これらの相違点を中心に多層基板１０ｃについて説明する。
　積層体１２は、絶縁体層１６ａ（第１絶縁体層）、絶縁体層１６ｂ（第３絶縁体層）及び絶縁体層１８（第２絶縁体層）を含んでいる。絶縁体層１６ａ（第１絶縁体層）及び絶縁体層１８（第２絶縁体層）は、上導体層２４より下、かつ、第１導体層２２ａ及び第２導体層２２ｂより上において、互いに隣接するように上から下へとこの順に並ぶように積層されている。絶縁体層１６ｂは、絶縁体層１８の下に設けられている。絶縁体層１６ａと絶縁体層１８との境界は、上導体層２４の下主面と第１導体層２２ａの下主面及び第２導体層２２ｂの下主面との中間に位置する。絶縁体層１６ｂ（第３絶縁体層）の材料は、絶縁体層１６ａ（第１絶縁体層）の材料と同じである。「絶縁体層１６ｂの材料が絶縁体層１６ａの材料と同じである。」とは、製造ばらつきによる誤差を許容する意味である。絶縁体層１８の材料は、絶縁体層１６ａ，１６ｂの材料と異なる。絶縁体層１８（第２絶縁体層）は、絶縁体層１６ａ（第１絶縁体層）と絶縁体層１６ｂ（第３絶縁体層）とを接合する接着層である。また、絶縁体層１８（第２絶縁体層）の誘電率は、絶縁体層１６ａ（第１絶縁体層）の誘電率より低い。更に、絶縁体層１８（第２絶縁体層）の誘電正接は、絶縁体層１８（第１絶縁体層）の誘電正接より低い。これらの条件を満足する絶縁体層１８の材料は、例えば、フッ素系樹脂である。ただし、絶縁体層１８の材料は、エポキシ樹脂や、アクリル樹脂等であってもよい。
　第１導体層２２ａ及び第２導体層２２ｂは、絶縁体層１６ｂ（第３絶縁体層）に設けられている。本実施形態では、第１導体層２２ａ及び第２導体層２２ｂは、絶縁体層１６ｂ（第３絶縁体層）の上主面に設けられている。上導体層２４は、絶縁体層１６ａ（第１絶縁体層）に設けられている。本実施形態では、上導体層２４は、絶縁体層１６ａ（第１絶縁体層）の上主面に設けられている。下導体層２６は、絶縁体層１６ｂ（第３絶縁体層）の下主面に設けられている。多層基板１０ｃのその他の構造は、多層基板１０と同じであるので説明を省略する。
［多層基板１０ｃの製造方法］
　以下に、多層基板１０ｃの製造方法について図面を参照しながら説明する。図１２及び図１３は、多層基板１０ｃの製造時における断面図である。
　まず、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂが上主面又は下主面のいずれか一方に設けられた絶縁体層１６ｂ（第３絶縁体層）を準備する（準備工程）。本変形例では、上下方向の厚みの異なる第１導体層２２ａ及び第２導体層２２ｂが上主面に設けられた絶縁体層１６ｂ（第３絶縁体層）を準備する。より詳細には、図１２に示すように、絶縁体層１６ｂに導体箔を形成する（導体箔準備工程）。本実施形態では、絶縁体層１６ｂの上主面及び下主面のそれぞれに銅箔１２２，１２６を張り付ける。
　次に、第１導体層２２ａ及び第２導体層２２ｂが形成される部分にマスク（図示せず）を形成し、銅箔１２２にエッチングを施す。同様に、下導体層２６が形成される部分にマスク（図示せず）を形成し、銅箔１２６にエッチングを施す。この段階では、図１２に示すように、第１導体層２２ａの上下方向の厚みＴａ及び第２導体層２２ｂの上下方向の厚みＴｂは等しい。なお、銅箔１２２のエッチング及び銅箔１２６のエッチングは、同時に行われてもよい。
　次に、図１２に示すように、第１導体層２２ａ（導体箔の一部）にメッキ処理を施すことにより、第１導体層２２ａの上下方向の厚みＴａを第２導体層２２ｂの上下方向の厚みＴｂより大きくする（メッキ工程）。より詳細には、第２導体層２２ｂ及び下導体層２６にマスク（図示せず）を形成する。そして、第１導体層２２ａにのみメッキ処理を施す。
　なお、図示を省略するが、絶縁体層１６ａの上主面に導体箔を形成し、導体箔にエッチング処理を施すことにより、上導体層２４を形成する。
　次に、絶縁体層１６ａ（第１絶縁体層）、導体層が設けられていない接着層である絶縁体層１８（第２絶縁体層）、及び、絶縁体層１６ｂ（第３絶縁体層）を上から下へとこの順に並べて積層する。具体的には、絶縁体層１６ｂの上主面に接着層である絶縁体層１８ａを形成する（接着層形成工程）。接着層形成工程では、例えば、液体状の樹脂を絶縁体層１６ｂの上主面に塗布する。更に、絶縁体層１８ａの上に絶縁体層１６ａを配置する（配置工程）。その後、絶縁体層１６ａ（第１絶縁体層）、絶縁体層１６ｂ（第３絶縁体層）及び絶縁体層１８（接着層）に加熱処理及び加圧処理を施す（圧着工程）。これにより、絶縁体層１８が接着層と機能して、絶縁体層１６ａと絶縁体層１６ｂとが接合される。なお、絶縁体層１６ａの上に更に絶縁体層を積層する場合には、接着層形成工程、配置工程及び圧着工程を繰り返す。
　次に、図１１に示すように、層間接続導体ｖ１～ｖ６を形成する。層間接続導体ｖ１～ｖ６は、絶縁体層１６ａ～１６ｃに貫通孔を形成し、貫通孔にメッキ処理を施すことにより作製される。
　最後に、保護層２０ａ及び２０ｂのそれぞれを印刷により絶縁体層１６ａの上主面及び絶縁体層１６ｂの下主面に形成する。以上の工程を経て、多層基板１０ｃが完成する。
［効果］
　多層基板１０ｃによれば、多層基板１０と同じ理由により、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
　また、多層基板１０ｃによれば、第２導体層２２ｂの伝送損失の低減をより効果的に図ることができる。より詳細には、絶縁体層１６ａ，１８は、上導体層２４より下、かつ、第１導体層２２ａ及び第２導体層２２ｂより上において、互いに隣接するように上から下へとこの順に並ぶように積層されている。そして、絶縁体層１８の誘電率は、絶縁体層１６ａの誘電率より低い。絶縁体層１８の誘電正接は、絶縁体層１６ａの誘電正接より低い。これにより、第２導体層２２ｂ近傍の誘電率及び誘電正接が低くなる。その結果、第２導体層２２ｂに高周波信号である第２信号が伝送されたときに、第２導体層２２ｂにおいて誘電損が発生することが抑制される。その結果、多層基板１０ｃによれば、第２導体層２２ｂの伝送損失の低減をより効果的に図ることができる。
　なお、多層基板１０ｃでは、絶縁体層１６ａ，１６ｂの材料は、熱可塑性樹脂であってもよいし、熱可塑性樹脂でなくてもよい。
（第６変形例）
　以下に第６変形例に係る多層基板１０ｄについて図面を参照しながら説明する。図１４は、多層基板１０ｄの断面図である。
　多層基板１０ｄは、グランド導体層２７ａ，２７ｂを更に備えている点において、多層基板１０と相違する。グランド導体層２７ａ，２７ｂは、グランド電位に接続される。グランド導体層２７ａ，２７ｂは、絶縁体層１６ｂの上主面に設けられている。グランド導体層２７ａは、第１導体層２２ａと第２導体層２２ｂとの間に設けられている。また、グランド導体層２７ｂは、第２導体層２２ｂの右に設けられている。多層基板１０ｄのその他の構造は、多層基板１０と同じであるので説明を省略する。
　多層基板１０ｄによれば、多層基板１０と同じ理由により、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
　多層基板１０ｄによれば、グランド導体層２７ａは、第１導体層２２ａと第２導体層２２ｂとの間に設けられている。これにより、第１導体層２２ａと第２導体層２２ｂとの間のアイソレーションが高くなる。
　多層基板１０ｄにおいて、グランド導体層２７ａ，２７ｂは、上導体層２４又は下導体層２６の少なくともいずれか一方に層間接続導体により電気的に接続されていてもよい。これにより、グランド導体層２７ａ，２７ｂの電位がグランド電位に安定する。
（第７変形例）
　以下に第７変形例に係る多層基板１０ｅについて図面を参照しながら説明する。図１５は、多層基板１０ｅの断面図である。
　多層基板１０ｅは、グランド導体層２７ａ，２７ｂを更に備えている点において、多層基板１０ｃと相違する。グランド導体層２７ａ，２７ｂは、グランド電位に接続される。グランド導体層２７ａ，２７ｂは、絶縁体層１６ｂの上主面に設けられている。グランド導体層２７ａは、第１導体層２２ａと第２導体層２２ｂとの間に設けられている。また、グランド導体層２７ｂは、第２導体層２２ｂの右に設けられている。多層基板１０ｅのその他の構造は、多層基板１０ｃと同じであるので説明を省略する。
　多層基板１０ｅによれば、多層基板１０ｃと同じ理由により、異なる周波数の信号が伝送される第１導体層２２ａ及び第２導体層２２ｂに生じる伝送損失を低減できる。
　多層基板１０ｅによれば、グランド導体層２７ａは、第１導体層２２ａと第２導体層２２ｂとの間に設けられている。これにより、第１導体層２２ａと第２導体層２２ｂとの間のアイソレーションが高くなる。
（その他の実施形態）
　本発明に係る多層基板は、多層基板１０，１０ａ～１０ｅに限らず、その要旨の範囲内において変更可能である。なお、多層基板１０，１０ａ～１０ｅの構成を任意に組み合わせてもよい。
　なお、絶縁体層１６ａ～１６ｃは、ガラス布にエポキシ樹脂が含浸された構造を有していてもよい。この場合、多層基板１０，１０ａ～１０ｅは、可撓性を有さない。
　なお、多層基板１０，１０ａ～１０ｅにおいて、下導体層２６は、必須の構成ではない。この場合、第１導体層２２ａ及び上導体層２４は、マイクロストリップライン構造を有する。同様に、第２導体層２２ｂ及び上導体層２４は、マイクロストリップライン構造を有する。
　なお、多層基板１０，１０ａ～１０ｅにおいて、層間接続導体ｖ１，ｖ２は、必須の構成ではない。
　なお、多層基板１０，１０ａ～１０ｅは、伝送線路である。しかしながら、多層基板１０，１０ａ～１０ｅは、回路基板であってもよい。従って、多層基板１０，１０ａ～１０ｅは、ストリップライン線路に加えて、他の回路を更に備えていてもよい。
　なお、多層基板１０，１０ａ～１０ｅにおいて、信号端子２８ａ～２８ｄは、積層体１２の下主面に設けられてもよい。
　なお、多層基板１０，１０ａ～１０ｅには、コネクタ３０ａ，３０ｂ以外に電子部品が実装されてもよい。
　なお、多層基板１０，１０ａ～１０ｅは、上下方向に見て、直線形状を有している。しかしながら、多層基板１０，１０ａ～１０ｅは、曲がっていてもよい。ここでの「多層基板１０，１０ａ～１０ｅが曲がっている」とは、多層基板１０，１０ａ～１０ｅに外力を加えない状態で曲がった形状を有していることを意味する。
　なお、第１導体層２２ａと第２導体層２２ｂとは、平行に延びていなくてもよい。
　なお、絶縁体層１８は、樹脂シートが絶縁体層１６ｂの上主面に貼り付けられることにより形成されてもよい。
　なお、絶縁体層１８の誘電率は、絶縁体層１６ａの誘電率以上であって、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａの誘電正接より低くてもよい。絶縁体層１８の誘電率は、絶縁体層１６ａの誘電率より低く、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａの誘電正接以上であってもよい。絶縁体層１８の誘電率は、絶縁体層１６ａの誘電率以上であって、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａの誘電正接以上であってもよい。
　なお、実施形態に係る多層基板１０の製造方法及び第５変形例に係る多層基板１０ａの製造方法において、メッキ工程の後にパターニング工程を行ってもよい。
　なお、第１変形例に係る多層基板１０の製造方法において、エッチング工程の後にパターニング工程を行ってもよい。
　なお、上導体層２４及び下導体層２６は、グランド電位以外の電位に接続されてもよい。
　なお、上導体層２４は、上下方向に見て、第１導体層２２ａと重なっていなくてもよい。
　なお、下導体層２６は、上下方向に見て、第１導体層２２ａと重なっていなくてもよい。
　なお、多層基板１０ａでは、第１信号が伝送される伝送方向に直交する直交方向に見て、第２導体層２２ｂは、第１導体層２２ａに重なっていてもよい。
１：電子機器
１０，１０ａ～１０ｅ：多層基板
１２：積層体
１６ａ～１６ｅ，１８：絶縁体層
２０ａ，２０ｂ：保護層
２２ａ：第１導体層
２２ｂ：第２導体層
２４：上導体層
２６：下導体層
２７ａ，２７ｂ，３０～３２：グランド導体層
２８ａ～２８ｄ：信号端子
１２２，１２６：銅箔

Claims (18)

  1. 　複数の絶縁体層が上下方向に積層された構造を有している積層体と、
    　前記絶縁体層の上主面又は下主面に設けられており、かつ、第１信号が伝送される第１導体層と、
    　前記第１導体層が設けられている前記絶縁体層の上主面又は下主面と同じ前記絶縁体層の同一主面に設けられており、かつ、前記第１信号より高い周波数を有する第２信号が伝送される第２導体層と、
    　前記積層体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より上に設けられている上導体層と、
    　を備えており、
    　前記第２導体層の上下方向の厚みは、前記第１導体層の上下方向の厚みより小さい、
    　多層基板。
  2. 　前記複数の絶縁体層は、第１絶縁体層及び第２絶縁体層を含んでおり、
    　前記第１絶縁体層及び前記第２絶縁体層は、前記上導体層より下、かつ、前記第１導体層及び前記第２導体層より上において、互いに隣接するように上から下へとこの順に並ぶように積層されており、
    　前記第２絶縁体層の誘電率は、前記第１絶縁体層の誘電率より低い、
    　請求項１に記載の多層基板。
  3. 　前記複数の絶縁体層は、第１絶縁体層及び第２絶縁体層を含んでおり、
    　前記第１絶縁体層及び前記第２絶縁体層は、前記上導体層より下、かつ、前記第１導体層及び前記第２導体層より上において、互いに隣接するように上から下へとこの順に並ぶように積層されており、
    　前記第２絶縁体層の誘電正接は、前記第１絶縁体層の誘電正接より低い、
    　請求項１又は請求項２に記載の多層基板。
  4. 　前記複数の絶縁体層は、第３絶縁体層を更に含んでおり、
    　前記第１導体層及び前記第２導体層は、前記第３絶縁体層に設けられており、
    　前記第３絶縁体層の材料は、前記第１絶縁体層の材料と同じであり、
    　前記第２絶縁体層は、前記第１絶縁体層と前記第３絶縁体層とを接合する接着層である、
    　請求項２又は請求項３のいずれかに記載の多層基板。
  5. 　前記上導体層は、前記第１絶縁体層に設けられている、
    　請求項４に記載の多層基板。
  6. 　前記多層基板は、
    　前記積層体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より下に設けられている下導体層を、
    　更に備えている、
    　請求項１ないし請求項５のいずれかに記載の多層基板。
  7. 　前記多層基板は、
    　前記第１導体層と前記第２導体層との間に設けられているグランド導体層を、
    　更に備えている、
    　請求項１ないし請求項６のいずれかに記載の多層基板。
  8. 　前記第１信号は、電源として機能する直流信号である、
    　請求項１ないし請求項７のいずれかに記載の多層基板。
  9. 　前記第２導体層と前記上導体層との上下方向における距離は、前記第１導体層と前記上導体層との上下方向における距離より大きい、
    　請求項１ないし請求項８のいずれかに記載の多層基板。
  10. 　前記上導体層は、上下方向に見て、前記第１導体層と重なっている、
    　請求項１ないし請求項９のいずれかに記載の多層基板。
  11. 　前記上導体層は、グランド導体層である、
    　請求項１ないし請求項１０のいずれかに記載の多層基板。
  12. 　絶縁材料を材料とする本体と、
    　前記本体に設けられており、かつ、第１信号が伝送される第１導体層と、
    　前記本体に設けられており、前記第１信号より高い周波数を有する第２信号が伝送される第２導体層と、
    　前記本体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より上に設けられている上導体層と、
    　を備えており、
    　前記第１信号が伝送される伝送方向に直交する直交方向に見て、前記第２導体層は、前記第１導体層に重なっており、
    　前記第２導体層の上下方向の厚みは、前記第１導体層の上下方向の厚みより小さい、
    　多層基板。
  13. 　上下方向の厚みの異なる第１導体層及び第２導体層が上主面又は下主面のいずれか一方に設けられた第３絶縁体層を準備する準備工程と、
    　前記第３絶縁体層を含む複数の絶縁体層を上下方向に積層した後に、前記複数の絶縁体層に加熱処理及び加圧処理を施す圧着工程と、
    　を備えており、
    　前記複数の絶縁体層の材料は、熱可塑性樹脂を含んでいる、
    　多層基板の製造方法。
  14. 　上下方向の厚みの異なる第１導体層及び第２導体層が上主面又は下主面のいずれか一方に設けられた第３絶縁体層を準備する準備工程と、
    　第１絶縁体層、導体層が設けられていない接着層である第２絶縁体層、及び、前記第３絶縁体層を上から下へとこの順に並べて積層した後に、前記第１絶縁体層、前記第２絶縁体層及び前記第３絶縁体層に加熱処理及び加圧処理を施す圧着工程と、
    　を備えている、
    　多層基板の製造方法。
  15. 　前記準備工程は、
    　導体箔を前記第３絶縁体層に形成する導体箔形成工程と、
    　前記導体箔の一部にメッキ処理を施すことにより、前記第１導体層の上下方向の厚みを前記第２導体層の上下方向の厚みより大きくするメッキ工程と、
    　を含んでいる、
    　請求項１３又は請求項１４に記載の多層基板の製造方法。
  16. 　前記準備工程は、
    　導体箔を前記第３絶縁体層に形成する導体箔形成工程と、
    　前記導体箔の一部にエッチング処理を施すことにより、前記第２導体層の上下方向の厚みを前記第１導体層の上下方向の厚みより小さくするエッチング工程と、
    　を含んでいる、
    　請求項１３又は請求項１４に記載の多層基板の製造方法。
  17. 　前記準備工程では、上下方向の厚みの異なる前記第１導体層及び前記第２導体層を前記第３絶縁体層の上主面又は下主面のいずれかに貼り付ける、
    　請求項１３又は請求項１４のいずれかに記載の多層基板の製造方法。
  18. 　前記多層基板は、
    　複数の絶縁体層が上下方向に積層された構造を有する積層体と、
    　前記第３絶縁体層の上主面又は下主面に設けられており、かつ、第１信号が伝送される第１導体層と、
    　前記第１導体層が設けられている前記第３絶縁体層の上主面又は下主面と同じ前記第３絶縁体層の同一主面に設けられており、かつ、前記第１信号より高い周波数を有する第２信号が伝送される第２導体層と、
    　前記積層体に設けられており、かつ、上下方向に見て、前記第２導体層と重なるように、前記第１導体層及び前記第２導体層より上に設けられている上導体層と、
    　を備えており、
    　前記第２導体層の上下方向の厚みは、前記第１導体層の上下方向の厚みより小さい、
    　請求項１３ないし請求項１７のいずれかに記載の多層基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2024237037A1 (ja) * 2023-05-17 2024-11-21

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02109390A (ja) * 1988-10-18 1990-04-23 Furukawa Electric Co Ltd:The 高密度フレキシブルプリント回路基板
JPH09199816A (ja) * 1996-01-16 1997-07-31 Sumitomo Wiring Syst Ltd フレキシブルプリント基板およびその製造方法
JP2003133660A (ja) * 2001-10-19 2003-05-09 G Tekku:Kk 電源用と信号用回路が複合されたフレキシブルプリント配線板
JP2020164870A (ja) * 2014-09-24 2020-10-08 東亞合成株式会社 接着剤組成物及びこれを用いた接着剤層付き積層体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3318739B2 (ja) 1998-03-27 2002-08-26 日本航空電子工業株式会社 ディファレンシャル信号伝送線路
JP2022032293A (ja) * 2020-08-11 2022-02-25 日本メクトロン株式会社 配線体およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02109390A (ja) * 1988-10-18 1990-04-23 Furukawa Electric Co Ltd:The 高密度フレキシブルプリント回路基板
JPH09199816A (ja) * 1996-01-16 1997-07-31 Sumitomo Wiring Syst Ltd フレキシブルプリント基板およびその製造方法
JP2003133660A (ja) * 2001-10-19 2003-05-09 G Tekku:Kk 電源用と信号用回路が複合されたフレキシブルプリント配線板
JP2020164870A (ja) * 2014-09-24 2020-10-08 東亞合成株式会社 接着剤組成物及びこれを用いた接着剤層付き積層体

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2024237037A1 (ja) * 2023-05-17 2024-11-21
WO2024237037A1 (ja) * 2023-05-17 2024-11-21 株式会社村田製作所 多層基板及び電子機器
JP7823794B2 (ja) 2023-05-17 2026-03-04 株式会社村田製作所 多層基板及び電子機器

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