WO2022099549A9 - 显示基板及其驱动方法、显示装置 - Google Patents

Abstract

一种显示基板及其驱动方法、显示装置。所述显示基板包括：多个子像素，多条复位信号线，多条栅线，多条发光控制信号线，多条数据线，电源信号线结构（91），初始化信号线结构（94），所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线（95），所述子复位信号线（95）包括相耦接的第一复位图形（951）和第二复位图形（952），所述第一复位图形（951）位于所述显示基板的基底与所述第二复位图形（952）之间。

Description

显示基板及其驱动方法、显示装置 技术领域

本公开涉及显示技术领域，尤其涉及一种显示基板及其驱动方法、显示装置。

背景技术

随着显示技术的进步，有机发光二极管(英文：Organic Light Emitting Diode，简称：OLED)显示器成为当今平板显示器研究领域的热点之一，越来越多的有源矩阵有机发光二极管(英文：Active Matrix Organic Light Emitting Diode，简称：AMOLED)显示面板进入市场，相对于传统的薄膜晶体管液晶显示面板，AMOLED显示面板具有更快的反应速度，更高的对比度以及更广大的视角等优点，且随着显示技术的发展，越来越多的电子设备中开始使用轻薄且抗冲击特性表现良好的可弯折柔性OLED显示屏。而且随着市场的逐渐发展，人们对屏幕的尺寸要求更大，对平面刷新的频率要求更高。

发明内容

本公开的目的在于提供一种显示基板及其驱动方法、显示装置。

本公开的第一方面提供一种显示基板，包括：

多个子像素；

多条复位信号线，所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线，所述子复位信号线包括相耦接的第一复位图形和第二复位图形，所述第一复位图形位于所述显示基板的基底与所述第二复位图形之间；

多条栅线，所述栅线的至少部分沿第一方向延伸；

多条发光控制信号线，所述发光控制信号线的至少部分沿所述第一方向延伸；

多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与 所述第二方向相交；

电源信号线结构，所述电源信号线结构的至少部分沿所述第二方向延伸；

初始化信号线结构，所述初始化信号线结构的至少部分沿所述第二方向延伸。

可选的，所述子像素包括子像素驱动电路，所述多个子像素的多个子像素驱动电路在所述显示基板上呈阵列分布；

所述多个子像素驱动电路形成阵列分布的多个重复单元；

所述子像素驱动电路包括：驱动晶体管、补偿晶体管、数据写入晶体管和存储电容；

所述驱动晶体管的第一极与所述数据写入晶体管的第二极耦接，所述驱动晶体管的第二极与所述补偿晶体管的第一极耦接，所述驱动晶体管的栅极与所述补偿晶体管的第二极耦接；所述驱动晶体管的栅极复用为所述存储电容的第一极板；所述驱动晶体管包括沟道区；

所述补偿晶体管为双栅结构，所述补偿晶体管包括补偿有源图形。

可选的，所述多条数据线包括多条第一数据线和多条第二数据线，所述多条第一数据线包括与各子像素对应的第一子数据线，所述多条第二数据线包括与各子像素对应的第二子数据线，在每个所述子像素中，所述数据写入晶体管的第一极与所述第一子数据线或所述第二子数据线耦接。

可选的，所述初始化信号线结构包括：多条第一初始化信号线和多条补偿初始化信号线，所述第一初始化信号线的至少部分沿所述第一方向延伸，所述补偿初始化信号线的至少部分沿所述第二方向延伸，至少一条所述补偿初始化信号线与所述多条第一初始化信号线的至少一条耦接。

可选的，每条所述补偿初始化信号线均分别与所述多条第一初始化信号线耦接。

可选的，所述驱动晶体管包括驱动有源图形；

沿所述第一方向相邻的重复单元中，相靠近的两个驱动晶体管的驱动有源图形之间具有第一间隔区；在一个重复单元中，沿所述第一方向相邻的两个驱动晶体管的驱动有源图形之间具有第二间隔区，在所述第一方向上第一间隔区的宽度大于第二间隔区的宽度。

可选的，所述补偿初始化信号线在所述基底上的正投影，与所述第一间隔区在所述基底上的正投影至少部分交叠。

可选的，所述补偿有源图形包括：

第一导体部分，所述第一导体部分作为所述补偿晶体管的第二极，至少部分所述第一导体部分沿所述第二方向向所述驱动晶体管的沟道区延伸。

可选的，所述驱动晶体管的栅极包括栅极主体部和栅极突出部，所述栅极突出部在所述显示基板的基底上的正投影，与所述存储电容的第二极板在所述基底上的正投影至少部分交叠。

可选的，所述栅极突出部包括第一栅极突出部和第二栅极突出部，所述第一栅极突出部和所述第二栅极突出部对称设置。

可选的，所述多条栅线包括与各子像素对应的子栅线；在一个子像素中所述补偿晶体管的栅极，与相邻子像素中的数据写入晶体管的栅极耦接，所述补偿晶体管的栅极在所述显示基板的基底上的正投影，与对应的子栅线在所述基底上的正投影交叠，在该交叠处所述补偿晶体管的栅极与对应的子栅线通过过孔耦接。

可选的，所述子栅线在所述显示基板的基底上的正投影，与所述补偿晶体管的第二极在所述基底上的正投影至少部分交叠。

可选的，所述存储电容的第二极板包括极板主体部和两个极板突出部，所述极板主体部上设置有开口，所述两个极板突出部之间形成第三间隔区。

可选的，沿所述第一方向，相邻子像素中的第二极板耦接在一起，形成耦接区域，沿所述第二方向，所述耦接区域的长度大于或等于所述极板主体部的长度。

可选的，所述子像素还包括第一屏蔽图形，所述第一屏蔽图形与所述存储电容的第二极板耦接，所述第一屏蔽图形的至少部分沿所述第二方向延伸。

可选的，所述第一屏蔽图形在所述显示基板的基底上的正投影，位于所述补偿晶体管的第二极在所述基底上的正投影，与所述数据写入晶体管的第一极在所述基底上的正投影之间。

可选的，所述子像素还包括第二屏蔽图形，所述第二屏蔽图形包括相耦接的第一屏蔽部分和第二屏蔽部分，所述第一屏蔽部分与所述第一屏蔽图形 耦接，所述第一屏蔽部分的至少部分沿所述第一方向延伸，所述第二屏蔽部分的至少部分沿所述第二方向延伸。

可选的，所述补偿有源图形包括：两个第一半导体部分，以及分别与所述两个第一半导体部分耦接的第二导体部分；

所述第二屏蔽部分在所述显示基板的基底上的正投影，与所述第二导体部分在所述基底上的正投影至少部分交叠。

可选的，所述第二屏蔽部分在所述显示基板的基底上的正投影，与所述第一子数据线在所述基底上的正投影交叠。

可选的，部分所述子像素还包括第三屏蔽图形，所述第三屏蔽图形与所述第一屏蔽图形耦接；在部分所述子像素中，所述第三屏蔽图形在所述显示基板的基底上的正投影，与所述第二子数据线在所述基底上的正投影交叠。

可选的，在至少部分所述子像素中，所述第三屏蔽图形位于所述第一屏蔽图形的第一侧，所述第二屏蔽图形位于所述第一屏蔽图形的第二侧，沿所述第一方向，所述第一侧与所述第二侧相对。

可选的，所述子像素还包括：

复位晶体管，所述复位晶体管的第一极与所述初始化信号线结构耦接，所述复位晶体管的第二极与所述驱动晶体管的栅极耦接；所述复位晶体管包括复位有源图形，所述复位有源图形包括两个第二半导体部分，以及分别与所述两个第二半导体部分耦接的第三导体部分；

第四屏蔽图形，所述第四屏蔽图形与所述电源信号线结构耦接，所述第四屏蔽图形在所述显示基板的基底上的正投影，与所述第三导体部分在所述基底上的正投影至少部分交叠。

可选的，所述多条第一初始化信号线包括与各子像素对应的子初始化信号线；在至少部分子像素中，所述子复位信号线在所述显示基板的基底上的正投影，位于所述子初始化信号线在所述基底上的正投影与所述第四屏蔽部在所述基底上的正投影之间。

可选的，所述电源信号线结构包括：

与各子像素对应的第一子电源线和与各子像素对应的第二子电源线，所述第一子电源线的至少部分沿所述第一方向延伸，所述第二子电源线的至少 部分沿所述第二方向延伸；在一个子像素中，所述第一子电源线与所述第二子电源线耦接，所述第一子电源线与所述存储电容的第二极板耦接。

可选的，在同一个重复单元中，沿所述第一方向位于同一行的第一子电源线依次耦接，在相邻的重复单元中，沿所述第一方向最靠近的两个第一子电源线之间具有第四间隔区。

可选的，所述补偿初始化信号线在所述基底上的正投影，与所述第四间隔区在所述基底上的正投影至少部分交叠。

可选的，所述子像素还包括第一导电连接部；在一个子像素中，所述第一子电源线与所述第一导电连接部耦接，所述第一导电连接部在所述基底上的正投影与所述第二子电源线在所述基底上的正投影至少部分交叠，所述第一导电连接部通过交叠处的过孔与所述第二子电源线耦接。

可选的，所述第一导电连接部包括：

U形子连接部，所述U形子连接部的一端与其所属子像素中的第一子电源线耦接，所述U形子连接部的另一端与相邻子像素中的第一子电源线耦接；

与所述U形子连接部耦接的第一子连接部，所述第一子连接部在所述显示基板的基底上的正投影，与所述第二子电源线在所述基底上的正投影交叠，所述第一子连接部与所述第二子电源线通过设置在交叠处的过孔耦接。

可选的，至少部分所述第二子电源线包括电源直边部和电源弯折部，所述电源直边部的至少部分沿所述第二方向延伸，所述电源弯折部与所述电源直边部之间具有夹角。

可选的，所述夹角a满足：90°≤a＜180°。

可选的，所述子像素还包括第二导电连接部，所述第二导电连接部的至少部分沿所述第二方向延伸；所述第二导电连接部的第一端与所述驱动晶体管的栅极耦接，所述第二导电连接部的第二端与所述补偿晶体管的第二极耦接，所述第二端在所述基底上的正投影与所述第三间隔区在所述基底上的正投影至少部分交叠。

可选的，所述第二导电连接部在所述基底上的正投影与所述栅线在所述基底上的正投影不交叠。

可选的，部分所述子像素还包括：

第三导电连接部，所述第三导电连接部的至少部分沿所述第一方向延伸，在一个子像素中，所述第三导电连接部的第一端与所述第一子数据线耦接，所述第三导电连接部的第二端与所述数据写入晶体管的第一极耦接。

可选的，至少部分所述第一子数据线包括第一直边部和第一弯折部，所述第一直边部沿所述第二方向延伸，所述第一弯折部与所述第一直边部之间具有夹角；

至少部分所述第二子数据线包括第二直边部和第二弯折部，所述第二直边部沿所述第二方向延伸，所述第二弯折部与所述第二直边部之间具有夹角。

可选的，所述显示基板还包括：

绝缘层，所述绝缘层位于所述第三导电连接部与所述第一子数据线之间，所述绝缘层上设置有过孔，所述第三导电连接部通过所述过孔与所述第一子数据线耦接；所述过孔在所述基底上的正投影与所述第一弯折部在所述基底上的正投影至少部分交叠。

可选的，所述子像素还包括阳极图形和第四导电连接部，在一个子像素中，所述子像素驱动电路通过所述第四导电连接部与对应的阳极图形耦接；

至少部分所述第四导电连接部包括沿所述第二方向延伸的延长部，所述延长部在所述显示基板的基底上的正投影，与其连接的阳极图形在所述基底上的正投影至少部分交叠。

可选的，所述子像素包括多个第一子像素、多个第二子像素和多个第三子像素；

所述第一子像素中的所述第四导电连接部在第二方向上具有第一长度，所述第二子像素中的所述第四导电连接部在第二方向上具有第二长度，所述第三子像素中的所述第四导电连接部在第二方向上具有第三长度；所述第一长度大于所述第二长度，所述第三长度大于所述第三长度。

基于上述显示基板的技术方案，本公开的第二方面提供一种显示装置，包括上述显示基板。

可选的，所述显示基板中的多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和第二数据线；

所述显示装置还包括：

驱动芯片，所述驱动芯片包括多个数据信号输出引脚；

多个多路复用器，所述多个多路复用器的输入端与所述多个数据信号输出引脚一一对应耦接；所述多个多路复用器与所述多组数据线组一一对应，所述多路复用器的第一输出端与对应的数据线组中的第一数据线耦接，所述多路复用器的第二输出端与对应的数据线组中的第二数据线耦接。

基于上述显示基板的技术方案，本公开的第二方面提供一种显示基板的驱动方法，用于驱动上述显示基板，所述显示基板包括：

多个子像素；

多条复位信号线，所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线，所述子复位信号线包括相耦接的第一复位图形和第二复位图形，所述第一复位图形位于所述显示基板的基底与所述第二复位图形之间；

多条栅线，所述栅线的至少部分沿第一方向延伸；

多条发光控制信号线，所述发光控制信号线的至少部分沿所述第一方向延伸；

多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与所述第二方向相交；所述多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和第二数据线；

电源信号线结构，所述电源信号线结构的至少部分沿所述第二方向延伸；

初始化信号线结构，所述初始化信号线结构的至少部分沿所述第二方向延伸；

所述驱动方法包括：逐行扫描多条栅线，当扫描第N条栅线时，所述多条数据线中的第一数据线写入数据信号，当扫描第N+1条栅线时，所述多条数据线中的第二数据线写入数据信号，扫描第N条栅线的时间与扫描第N+1条栅线的时间至少部分重叠，N为奇数或偶数。

附图说明

此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：

图1为本公开实施例提供的子像素驱动电路的电路图；

图2为本公开实施例提供的子像素驱动电路的工作时序图；

图3为本公开实施例提供的子像素驱动电路的第一结构示意图；

图4为图3中的有源层和第一栅金属层示意图；

图5为图3中的第一源漏金属层和第二源漏金属层示意图；

图6为图3中的第二源漏金属层示意图；

图7为本公开实施例提供的子像素驱动电路的第二结构示意图；

图8为本公开实施例提供的多个子像素驱动电路的布局示意图；

图9为图8中A部分的放大示意图；

图10为图8中B部分的放大示意图；

图11为图8中的有源层示意图；

图12为图8中的第一栅金属层示意图；

图13为图8中的第二栅金属层示意图；

图14为图8中的第一源漏金属层示意图；

图15为图8中的第二源漏金属层示意图；

图16为图8中的第一栅金属层和第一源漏金属层示意图；

图17为图8中的第二栅金属层和第一源漏金属层示意图；

图18为图8中的第一源漏金属层和第二源漏金属层示意图；

图19本公开实施例提供的第二源漏金属层和阳极层的示意图。

具体实施方式

为了进一步说明本公开实施例提供的显示基板及其驱动方法、显示装置，下面结合说明书附图进行详细描述。

在大尺寸的显示屏中，显示屏内部的信号线长度较长，容易导致信号线在传输信号时产生延时作用，影响显示屏的工作性能。

请参阅图3、图7和图8，本公开实施例提供了一种显示基板，包括：多个子像素，多条复位信号线，多条栅线，多条发光控制信号线，电源信号线结构91和初始化信号线结构94。

所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线95，所述子复位信号线95包括相耦接的第一复位图形951和第二复位图形952，所述第一复位图形951位于所述显示基板的基底与所述第二复位图形952之间；所述栅线的至少部分沿第一方向延伸；所述发光控制信号线的至少部分沿所述第一方向延伸；多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与所述第二方向相交；所述电源信号线结构91的至少部分沿所述第二方向延伸；所述初始化信号线结构94的至少部分沿所述第二方向延伸。

示例性的，所述第一方向包括水平方向，所述第二方向包括竖直方向。

所述多个子像素呈阵列分布，多个子像素能够划分为多行子像素，多行子像素沿所述第二方向排列，每行子像素均包括沿所述第一方向排列的多个子像素。多个子像素能够划分为多列子像素，多列子像素沿所述第一方向排列，每列子像素均包括沿所述第二方向排列的多个子像素。

所述子像素包括子像素驱动电路，所述多个子像素的多个子像素驱动电路在所述显示基板上呈阵列分布。

示例性的，所述多条复位信号线沿所述第二方向排列，所述多条复位信号线与多行子像素一一对应，每条复位信号线均包括多条子复位信号线95，所述多条子复位信号线95与其对应的一行子像素中的各子像素一一对应，所述多条子复位信号线95依次耦接。

示例性的，所述子复位信号线95包括第一复位图形951和第二复位图形952，所述第一复位图形951位于所述基底与所述第二复位图形952之间，所述第一复位图形951在所述基底上的正投影与所述第二复位图形952在所述基底上的正投影形成交叠区域，所述第一复位图形951通过设置在所述交叠区域的第十八过孔818与所述第二复位图形952耦接。所述第十八过孔818贯穿第二栅极绝缘层和层间绝缘层。

示例性的，所述第一复位图形951的至少部分沿所述第一方向延伸，沿 所述第一方向位于同一行的第一复位图形951依次耦接，形成为一体结构。

示例性的，所述第二复位图形952的至少部分沿所述第一方向延伸，沿所述第一方向位于同一行的第二复位图形952依次耦接，形成为一体结构。

示例性的，所述显示基板包括：沿远离所述基底的方向依次层叠设置的有源层，第一栅极绝缘层，第一栅金属层，第二栅极绝缘层，第二栅金属层，层间绝缘层，第一源漏金属层，第一平坦层，第二源漏金属层，第二平坦层，阳极层，有机发光功能层和阴极层。

示例性的，所述第一复位图形951采用所述第一栅金属层制作。

示例性的，所述第二复位图形952采用所述第一源漏金属层制作。

示例性的，所述多条栅线沿所述第二方向排列，所述多条栅线与多行子像素一一对应，每条栅线均包括多条子栅线92，所述多条子栅线92与其对应的一行子像素中的各子像素一一对应，所述多条子栅线92依次耦接，形成为一体结构。

示例性的，所述多条栅线采用所述第一源漏金属层制作。

示例性的，所述多条发光控制信号线沿所述第二方向排列，所述多条发光控制信号线与多行子像素一一对应，每条发光控制信号线均包括多条子发光控制信号线93，所述多条子发光控制信号线93与其对应的一行子像素中的各子像素一一对应，所述多条子发光控制信号线93依次耦接，形成为一体结构。

示例性的，所述多条发光控制信号线采用所述第一源漏金属层制作。

示例性的，所述电源信号线结构91形成为网格状。

示例性的，所述初始化信号线结构94形成为网格状。

根据上述显示基板的具体结构可知，本公开实施例提供的显示基板中，通过设置所述复位信号线包括与各所述子像素对应的子复位信号线95，以及各所述子复位信号线95包括相耦接的第一复位图形951和第二复位图形952，使得所述复位信号线在具有较长长度的情况下，仍然能够具有较低的电阻，从而很好的改善了所述复位信号线在传输复位信号时的延时作用，提升了显示基板工作的稳定性。

如图1、图3、图7和图14所示，在一些实施例中，所述子像素包括子 像素驱动电路，所述多个子像素的多个子像素驱动电路在所述显示基板上呈阵列分布；

所述多个子像素驱动电路形成阵列分布的多个重复单元40；

所述子像素驱动电路包括：驱动晶体管(如第三晶体管T3)、补偿晶体管(如第一晶体管T1)、数据写入晶体管(如第四晶体管T4)和存储电容Cst；

所述驱动晶体管的第一极与所述数据写入晶体管的第二极耦接，所述驱动晶体管的第二极与所述补偿晶体管的第一极耦接，所述驱动晶体管的栅极与所述补偿晶体管的第二极耦接；所述驱动晶体管的栅极复用为所述存储电容Cst的第一极板；所述驱动晶体管包括沟道区；

所述补偿晶体管为双栅结构，所述补偿晶体管包括补偿有源图形。

具体地，所述子像素包括子像素驱动电路，所述多个子像素的多个子像素驱动电路在所述显示基板上呈阵列分布。多个子像素驱动电路能够划分为多行子像素驱动电路，多行子像素驱动电路沿所述第二方向排列，每行子像素驱动电路均包括沿所述第一方向排列的多个子像素驱动电路。多个子像素驱动电路能够划分为多列子像素驱动电路，多列子像素驱动电路沿所述第一方向排列，每列子像素驱动电路均包括沿所述第二方向排列的多个子像素驱动电路。

示例性的，所述多个子像素驱动电路形成阵列分布的多个重复单元40，每个重复单元40中包括阵列分布的多个子像素驱动电路。

示例性的，所述多个重复单元40能够划分为多行重复单元40，所述多行重复单元40沿所述第二方向排列，每行所述重复单元40包括沿所述第一方向排列的多个重复单元40；所述多个重复单元40能够划分为多列重复单元40，所述多列重复单元40沿所述第一方向排列，每列所述重复单元40包括沿所述第二方向排列的多个重复单元40。

示例性的，每个重复单元40中包括12个子像素驱动电路，所述12个子像素驱动电路按照两行六列布局。

示例性的，所述子像素驱动电路包括7T1C，即7个晶体管一个电容。

示例性的，所述子像素驱动电路包括：驱动晶体管、补偿晶体管、数据写入晶体管和存储电容Cst。

示例性的，如图11所示，所述驱动晶体管包括驱动有源图形306，所述驱动晶体管的栅极在所述基底上的正投影与所述驱动有源图形306在所述基底上的正投影形成交叠区域，该交叠区域为所述驱动晶体管的沟道区。

如图1、图3、图5、图7和图15所示，在一些实施例中，所述多条数据线包括多条第一数据线和多条第二数据线，所述多条第一数据线包括与各子像素对应的第一子数据线981，所述多条第二数据线包括与各子像素对应的第二子数据线982，在每个所述子像素中，所述数据写入晶体管的第一极与所述第一子数据线981或所述第二子数据线982耦接。

示例性的，所述多条数据线沿所述第一方向排列，所述多条数据线包括多条第一数据线和多条第二数据线，所述多条第一数据线和多条第二数据线能够划分为多组数据线组，每组数据线组均包括一条第一数据线和一条第二数据线，每条数据线仅能够属于一个数据线组。

示例性的，多组数据线组沿所述第一方向排列，所述多组数据线组与多列子像素一一对应，所述第一数据线包括多条第一子数据线981，所述多条第一子数据线981与其对应的一列子像素中的各子像素一一对应，所述多条第一子数据线981依次耦接，形成为一体结构；所述第二数据线包括多条第二子数据线982，所述多条第二子数据线982与其对应的一列子像素中的各子像素一一对应，所述多条第二子数据线982依次耦接，形成为一体结构。

示例性的，在一个子像素中，对应的第一子数据线981和对应的第二子数据线982沿所述第一方向相对设置。

示例性的，所述多条数据线采用所述第二源漏金属层同层制作。

示例性的，在一列子像素中，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于偶数位的子像素中所述数据写入晶体管的第一极与所述第二子数据线982耦接。

示例性的，在一列子像素中，位于偶数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第二子数据线982耦接。

示例性的，在奇数列子像素中，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于偶数位的子像素中所述数 据写入晶体管的第一极与所述第二子数据线982耦接；在偶数列子像素中，位于偶数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第二子数据线982耦接。

示例性的，在偶数列子像素中，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于偶数位的子像素中所述数据写入晶体管的第一极与所述第二子数据线982耦接；在奇数列子像素中，位于偶数位的子像素中所述数据写入晶体管的第一极与所述第一子数据线981耦接，位于奇数位的子像素中所述数据写入晶体管的第一极与所述第二子数据线982耦接。

上述实施例提供的显示基板中，每个子像素均对应所述第一子数据线981和第二子数据线982，且在同一列子像素中，相邻子像素中数据写入晶体管耦接的子数据线不同，实现了在同一列子像素中，相邻的子像素由不同的子数据线提供数据信号，保证了每个子像素均具有足够的数据信号写入时间，从而解决了显示基板在高频显示时，每行子像素的数据信号写入时间不足的问题。

如图3、图7、图8、图14、图15和图18所示，在一些实施例中，所述初始化信号线结构94包括：多条第一初始化信号线和多条补偿初始化信号线942，所述第一初始化信号线的至少部分沿所述第一方向延伸，所述补偿初始化信号线942的至少部分沿所述第二方向延伸，至少一条所述补偿初始化信号线942与所述多条第一初始化信号线的至少一条耦接。

示例性的，所述多条第一初始化信号线沿所述第二方向排列，所述多条第一初始化信号线与多行子像素一一对应，每条第一初始化信号线均包括多条子初始化信号线941，所述多条子初始化信号线941与其对应的一行子像素中的各子像素一一对应，所述多条子初始化信号线941依次耦接，形成为一体结构。

示例性的，所述多条第一初始化信号线采用所述第一源漏金属层制作。

示例性的，所述多条补偿初始化信号线942沿所述第一方向排列，所述多条补偿初始化信号线942与多列重复单元40一一对应，所述补偿初始化信 号线942与其对应的一列重复单元40中包括的子初始化信号线941耦接。

示例性的，所述补偿初始化信号线942位于其对应的一列重复单元40的一侧。

示例性的，所述补偿初始化信号线942位于其对应的一列重复单元40内部。

示例性的，所述多条补偿初始化信号线942采用所述第二源漏金属层制作。

上述实施例通过设置所述初始化信号线结构94包括：多条第一初始化信号线和多条补偿初始化信号线942，使得所述初始化信号线结构94整体电阻降低，从而有效降低了所述初始化信号线结构94的电阻，改善了初始化信号线结构94上产生的IR Drop。

如图18所示，在一些实施例中，每条所述补偿初始化信号线942均分别与所述多条第一初始化信号线耦接。

上述设置方式进一步降低了所述初始化信号线结构94的电阻，改善了初始化信号线结构94上产生的IR Drop。

如图1、图3、图7、图8和图11所示，在一些实施例中，所述驱动晶体管包括驱动有源图形306；

沿所述第一方向相邻的重复单元40中，相靠近的两个驱动晶体管的驱动有源图形306之间具有第一间隔区；在一个重复单元40中，沿所述第一方向相邻的两个驱动晶体管的驱动有源图形306之间具有第二间隔区，在所述第一方向上第一间隔区的宽度L1大于第二间隔区的宽度L2。

具体地，所述驱动有源图形306包括半导体部分和导体部分，所述半导体部分在所述基底上的正投影与所述驱动晶体管的栅极在所述基底上的正投影交叠，所述导体部分用于形成所述驱动晶体管的第一极和第二极，该第一极的至少部分沿所述第二方向延伸，该第二极的至少部分沿所述第一方向延伸。

示例性的，所述第一间隔区是指：沿所述第一方向相邻的重复单元40中，沿第一方向相靠近的两个驱动晶体管中，一个驱动晶体管的第一极与另一个驱动晶体管的第二极之间形成的区域。

示例性的，所述第二间隔区是指：在一个重复单元40中，沿第一方向相靠近的两个驱动晶体管中，一个驱动晶体管的第一极与另一个驱动晶体管的第二极之间形成的区域。

如图8所示，在一些实施例中，设置所述补偿初始化信号线942在所述基底上的正投影，与所述第一间隔区在所述基底上的正投影至少部分交叠。

上述设置方式有效降低了所述补偿初始化信号线942与所述显示基板中有源层的交叠面积，减少了显示基板中寄生电容，提升了显示基板工作的稳定性。

如图11所示，在一些实施例中，所述补偿有源图形包括：

第一导体部分，所述第一导体部分作为所述补偿晶体管的第二极(即第一晶体管T1的第二极D1)，至少部分所述第一导体部分沿所述第二方向向所述驱动晶体管的沟道区延伸。

示例性的，所述补偿晶体管为双栅晶体管，所述补偿晶体管包括补偿有源图形，所述补偿有源图形包括：两个第一半导体部分301，分别与所述两个第一半导体部分301耦接的第二导体部分303，与一个第一半导体部分301耦接的第一导体部分，以及与另一个第一半导体部分301耦接的第四导体部分。

所述两个第一半导体部分301在所述基底上的正投影，与所述补偿晶体管的栅极在所述基底上的正投影交叠。所述第四导体部分作为所述补偿晶体管的第一极，所述第一导体部分作为所述补偿晶体管的第二极。

示例性的，所述第一导体部分在所述基底上的正投影，与其所属子像素对应的子栅线92在所述基底上的正投影至少部分交叠。

上述设置至少部分所述第一导体部分沿所述第二方向向所述驱动晶体管的沟道区延伸，使得所述第一导体部分与所述驱动晶体管的栅极之间的距离缩短，从而使得在将所述第一导体部分与所述驱动晶体管的栅极耦接时，用于耦接所述第一导体部分和所述驱动晶体管的栅极的第二导电连接部62不会与栅线发生短路。

如图12所示，在一些实施例中，设置所述驱动晶体管的栅极包括栅极主体部203g1和栅极突出部，所述栅极突出部在所述显示基板的基底上的正投 影，与所述存储电容Cst的第二极板Cst2在所述基底上的正投影至少部分交叠。

示例性的，所述栅极主体部203g1和所述栅极突出部形成为一体结构。

示例性的，所述栅极突出部在所述显示基板的基底上的正投影，位于存储电容Cst的第二极板在所述基底上的正投影的内部。

示例性的，所述栅极主体部203g1在所述显示基板的基底上的正投影，与所述存储电容Cst的第二极板在所述基底上的正投影至少部分交叠。

上述设置方式有效提升了所述驱动晶体管的栅极与所述存储电容Cst的第二极板之间的交叠面积，使得在将所述驱动晶体管的栅极复用为所述存储电容Cst的第一极板时，有效增加了存储电容Cst的容值。

在一些实施例中，设置所述栅极突出部包括第一栅极突出部203g2和第二栅极突出部203g3，所述第一栅极突出部203g2和所述第二栅极突出部203g3对称设置。

示例性的，所述第一栅极突出部203g2和所述第二栅极突出部203g3关于所述栅极主体部203g1的中心线23对称。

上述设置方式进一步提升了所述驱动晶体管的栅极与所述存储电容Cst的第二极板之间的交叠面积。

如图12、图14和图16所示，在一些实施例中，设置所述多条栅线包括与各子像素对应的子栅线92；在一个子像素中所述补偿晶体管的栅极(即第一晶体管T1的栅极201g)，与相邻子像素中的数据写入晶体管的栅极(即第四晶体管T4的栅极204g)耦接，所述补偿晶体管的栅极在所述显示基板的基底上的正投影，与对应的子栅线92在所述基底上的正投影交叠，在该交叠处所述补偿晶体管的栅极与对应的子栅线92通过过孔耦接。

示例性的，所述多条栅线沿所述第二方向排列，所述多条栅线与多行子像素一一对应，每条栅线均包括多条子栅线92，所述多条子栅线92与其对应的一行子像素中的各子像素一一对应，所述多条子栅线92依次耦接，形成为一体结构。

示例性的，所述多条栅线采用所述第一源漏金属层制作。

示例性的，在一个子像素中所述补偿晶体管的栅极，与相邻子像素中的 数据写入晶体管的栅极形成为一体结构。

示例性的，所述补偿晶体管的栅极采用所述第一栅金属层制作。

示例性的，所述补偿晶体管的栅极在所述显示基板的基底上的正投影，与对应的子栅线92在所述基底上的正投影交叠，在该交叠处所述补偿晶体管的栅极与对应的子栅线92通过第七过孔807耦接，所述第七过孔807贯穿第二栅极绝缘层和层间绝缘层。

上述设置方式有利于降低所述栅线的电阻，提升显示基板工作的稳定性。

如图8、图11和图14所示，在一些实施例中，设置所述子栅线92在所述显示基板的基底上的正投影，与所述补偿晶体管的第二极(即第一晶体管T1的第二极D1)在所述基底上的正投影至少部分交叠。

上述设置方式使得所述补偿晶体管的第二极与所述驱动晶体管的栅极之间的距离缩短，从而使得在将所述补偿晶体管的第二极与所述驱动晶体管的栅极耦接时，用于耦接所述补偿晶体管的第二极和所述驱动晶体管的栅极的第二导电连接部62不会与栅线发生短路。

如图13所示，在一些实施例中，所述存储电容Cst的第二极板包括极板主体部Cst21和两个极板突出部Cst22，所述极板主体部Cst21上设置有开口51，所述两个极板突出部Cst22之间形成第三间隔区50。

示例性的，所述存储电容Cst的第二极板采用所述第二栅金属层制作。

示例性的，所述两个极板突出部Cst22对称设置。

示例性的，所述两个极板突出部Cst22在所述基底上的正投影，覆盖所述第一栅极突出部203g2和第二栅极突出部203g3在所述基底上的正投影。

所述开口51在所述基底上的正投影与所述驱动晶体管的栅极在所述基底上的正投影至少部分交叠，所述第二导电连接部62能够穿过所述开口51与所述驱动晶体管的栅极耦接。

上述设置所述存储电容Cst的第二极板包括极板主体部Cst21和两个极板突出部Cst22，不仅能够有效提升所述存储电容Cst的电容值，还能够保证显示基板中其他结构具有足够的布局空间。

在一些实施例中，设置沿所述第一方向，相邻子像素中的第二极板耦接在一起，形成耦接区域53，沿所述第二方向，所述耦接区域53的长度大于 或等于所述极板主体部Cst21的长度。

具体地，沿所述第一方向，位于同一行子像素中的各第二极板依次耦接，形成为一体结构。

示例性的，在一个重复单元40中，沿所述第二方向，所述耦接区域53的长度大于所述极板主体部Cst21的长度。

示例性的，在沿所述第一方向相邻的重复单元40之间，所述耦接区域53的长度等于所述极板主体部Cst21的长度。

示例性的，所述存储电容Cst的第二极板在所述基底上的正投影与所述第一子数据线981在所述基底上的正投影至少部分交叠，所述存储电容Cst的第二极板在所述基底上的正投影与所述第二子数据线982在所述基底上的正投影至少部分交叠。

上述设置方式使得沿所述第一方向相邻子像素中的第二极板耦接宽度较宽，而第二极板与所述电源信号线结构91耦接，从而有效降低了所述电源信号线结构91的Loading，降低了功耗。而且，通过设置在垂直于所述基底的方向上，存储电容Cst的第二极板与所述第一子数据线981和所述第二子数据线982交叠，有效隔离了所述第一子数据线981和所述第二子数据线982对显示基板中底层有源层的影响。

如图13所示，在一些实施例中，设置所述子像素还包括第一屏蔽图形54，所述第一屏蔽图形54与所述存储电容Cst的第二极板耦接，所述第一屏蔽图形54的至少部分沿所述第二方向延伸。

示例性的，所述第一屏蔽图形54与所述存储电容Cst的第二极板形成为一体结构。

示例性的，所述第一屏蔽图形54在所述基底上的正投影与所述补偿晶体管的第二极在所述基底上的正投影交叠。

示例性的，所述第一屏蔽图形54在所述基底上的正投影与所述电源信号线结构91在所述基底上的正投影交叠。

在所述显示基板中设置所述第一屏蔽图形54，能够更好的屏蔽显示基板内部信号之前的串扰。

如图4、图9、图11和图13所示，在一些实施例中，设置所述第一屏蔽 图形54在所述显示基板的基底上的正投影，位于所述补偿晶体管的第二极(即第一晶体管T1的第二极D1)在所述基底上的正投影，与所述数据写入晶体管的第一极(即第四晶体管T4的第一极S4)在所述基底上的正投影之间。

具体地，所述数据写入晶体管的第一极与所述第一子数据线981或所述第二子数据线982耦接，所述数据写入晶体管的第一极接入由所述第一子数据线981或所述第二子数据线982提供的数据信号。

上述设置方式使得所述第一屏蔽图形54能够隔离数据信号对补偿有源图形的影响。

如图13所示，在一些实施例中，所述子像素还包括第二屏蔽图形55，所述第二屏蔽图形55包括相耦接的第一屏蔽部分551和第二屏蔽部分552，所述第一屏蔽部分551与所述第一屏蔽图形54耦接，所述第一屏蔽部分551的至少部分沿所述第一方向延伸，所述第二屏蔽部分552的至少部分沿所述第二方向延伸。

示例性的，所述第二屏蔽图形55与所述第一屏蔽图形54形成为一体结构。

示例性的，所述第二屏蔽图形55在所述基底上的正投影与所述电源信号线结构91在所述基底上的正投影交叠。

在所述显示基板中设置所述第二屏蔽图形55，能够更好的屏蔽显示基板内部信号之前的串扰。

如图3、图4、图7、图11和图13所示，在一些实施例中，所述补偿有源图形包括：两个第一半导体部分301，以及分别与所述两个第一半导体部分301耦接的第二导体部分303；所述第二屏蔽部分552在所述显示基板的基底上的正投影，与所述第二导体部分303在所述基底上的正投影至少部分交叠。

示例性的，所述补偿晶体管为双栅晶体管，所述补偿晶体管包括补偿有源图形，所述补偿有源图形包括：两个第一半导体部分301，分别与所述两个第一半导体部分301耦接的第二导体部分303，与一个第一半导体部分301耦接的第一导体部分，以及与另一个第一半导体部分301耦接的第四导体部 分。

上述设置所述第二屏蔽部分552在所述显示基板的基底上的正投影，与所述第二导体部分303在所述基底上的正投影至少部分交叠，更好的保证了所述补偿晶体管的特性。

如图3、图4、图7、图8和图13所示，在一些实施例中，设置所述第二屏蔽部分552在所述显示基板的基底上的正投影，与所述第一子数据线981在所述基底上的正投影交叠。

如图3、图4、图7、图8和图13所示，在一些实施例中，设置至少部分所述子像素还包括第三屏蔽图形56，所述第三屏蔽图形56与所述第一屏蔽图形54耦接；在部分所述子像素中，所述第三屏蔽图形56在所述显示基板的基底上的正投影，与所述第二子数据线982在所述基底上的正投影交叠。

示例性的，设置显示基板的各子像素中，所述第二屏蔽部分552在所述显示基板的基底上的正投影，与所述第一子数据线981在所述基底上的正投影交叠；设置显示基板中由第二子数据线982提供数据信号的子像素中，包括所述第三屏蔽图形56。

示例性的，所述第三屏蔽图形56在所述基底上的正投影，位于所述数据写入晶体管的第一极接入数据信号的端部的周边。

示例性的，部分所述第二屏蔽图形55在所述基底上的正投影，与第三导电连接部63在所述基底上的正投影交叠。

上述设置方式保证了至少部分子像素中，数据写入晶体管附近用于接入数据信号的位置遮挡条件一致，保证了至少部分子像素中接入数据信号的位置电容一致，保证了至少部分子像素中用于提供数据信号的子数据线在该位置处Loading的均匀性。

如图3、图4、图7、图8和图13所示，在一些实施例中，在至少部分所述子像素中，所述第三屏蔽图形56位于所述第一屏蔽图形54的第一侧，所述第二屏蔽图形55位于所述第一屏蔽图形54的第二侧，沿所述第一方向，所述第一侧与所述第二侧相对。

如图3、图5、图7、图10、图11、图13和图14所示，在一些实施例中，所述子像素还包括：

复位晶体管，所述复位晶体管的第一极与所述初始化信号线结构94耦接，所述复位晶体管的第二极与所述驱动晶体管的栅极耦接；所述复位晶体管包括复位有源图形，所述复位有源图形包括两个第二半导体部分304，以及分别与所述两个第二半导体部分304耦接的第三导体部分305；

第四屏蔽图形57，所述第四屏蔽图形57与所述电源信号线结构91耦接，所述第四屏蔽图形57在所述显示基板的基底上的正投影，与所述第三导体部分305在所述基底上的正投影至少部分交叠。

具体地，所述复位晶体管为双栅结构，所述复位晶体管的第一极与其所属子像素对应的子初始化信号线941耦接，所述复位晶体管的第二极通过补偿晶体管的第二极与所述驱动晶体管的栅极耦接，子像素对应的子复位信号线95中的第一复位图形951复用为所述复位晶体管的栅极。

所述复位晶体管包括复位有源图形，所述复位有源图形包括：两个第二半导体部分304，分别与所述两个第二半导体部分304耦接的第三导体部分305，与两个第二半导体部分304中的一个耦接的第五导体部分，以及与两个第二半导体部分304中的另一个耦接的第六导体部分，所述第五导体部分作为所述复位晶体管的第一极，所述第六导体部分作为所述复位晶体管的第二极。

示例性的，所述第四屏蔽图形57采用所述第二栅金属层制作。

示例性的，所述第四屏蔽图形57与所述电源信号线结构91中对应的第二子电源线912耦接。

示例性的，所述子像素还包括第一子连接部612，所述第四屏蔽图形57通过第二过孔802与所述第一子连接部612耦接，所述第一子连接部612通过第一过孔801与所述电源信号线结构91耦接。

示例性的，所述第一子连接部612采用所述第一源漏金属层制作。所述第二过孔802贯穿所述层间绝缘层，所述第一过孔801贯穿所述第一平坦层。

上述设置所述第四屏蔽图形57在所述显示基板的基底上的正投影，与所述第三导体部分305在所述基底上的正投影至少部分交叠，更好的保证了所述复位晶体管的特性。

如图3和图13所示，在一些实施例中，设置所述多条第一初始化信号线 包括与各子像素对应的子初始化信号线941；在至少部分子像素中，所述子复位信号线95在所述显示基板的基底上的正投影，位于所述子初始化信号线941在所述基底上的正投影与所述第四屏蔽部在所述基底上的正投影之间。

上述设置方式能够更好的利用显示基板的布局空间，降低所述显示基板的布局难度。

如图5、图13、图14、图15和图17所示，在一些实施例中，所述电源信号线结构91包括：

与各子像素对应的第一子电源线911和与各子像素对应的第二子电源线912，所述第一子电源线911的至少部分沿所述第一方向延伸，所述第二子电源线912的至少部分沿所述第二方向延伸；在一个子像素中，所述第一子电源线911与所述第二子电源线912耦接，所述第一子电源线911与所述存储电容Cst的第二极板Cst2耦接。

示例性的，同一列子像素中，各子像素对应的第二子电源线912依次耦接，形成为一体结构。

示例性的，所述第一子电源线911与其所述子像素中的存储电容Cst的第二极板耦接。

示例性的，所述第一子电源线911在所述基底上的正投影，与其所述子像素中的存储电容Cst的第二极板在所述基底上的正投影具有交叠区域，所述第一子电源线911通过设置于所述交叠区域的第十六过孔816和第十七过孔817与所述存储电容Cst的第二极板耦接。

示例性的，所述第十六过孔816和所述第十七过孔817贯穿所述层间绝缘层。

示例性的，所述第十六过孔816与所述第一子电源线911的一端耦接，所述第十七过孔817与所述第一子电源线911的另一端耦接。

示例性的，所述第一子电源线911采用所述第一源漏金属层制作。

示例性的，所述第二子电源线912采用所述第二源漏金属层制作。

上述设置所述电源信号线结构91包括所述第一子电源线911和所述第二子电源线912，使得所述电源信号线形成为类似网状结构，从而很好的降低了所述电源线结构的电阻，降低了在所述电源线结构上产生的loading。

如图14和图18所示，在一些实施例中，在同一个重复单元40中，沿所述第一方向位于同一行的第一子电源线911依次耦接，在相邻的重复单元40中，沿所述第一方向最靠近的两个第一子电源线911之间具有第四间隔区60。

示例性的，在同一个重复单元40中，沿所述第一方向位于同一行的第一子电源线911依次耦接，形成为一体结构。

在一些实施例中，设置所述补偿初始化信号线942在所述基底上的正投影，与所述第四间隔区60在所述基底上的正投影至少部分交叠。

上述设置方式有效降低了所述补偿初始化信号线942与所述第一源漏金属层的交叠面积，减少了显示基板中寄生电容，提升了显示基板工作的稳定性。

如图14、图15和图18所示，在一些实施例中，设置所述子像素还包括第一导电连接部61；在同一个子像素中，所述第一子电源线911与所述第一导电连接部61耦接，所述第一导电连接部61在所述基底上的正投影与所述第二子电源线912在所述基底上的正投影至少部分交叠，所述第一导电连接部61通过交叠处的过孔与所述第二子电源线912耦接。

示例性的，所述第一子电源线911与所述第一导电连接部61形成为一体结构。

示例性的，所述第一导电连接部61通过交叠处的第一过孔801与所述第二子电源线912耦接，所述第一过孔801贯穿所述第一平坦层。

上述设置方式能够更好的利用显示基板的布局空间，降低所述显示基板的布局难度。

如图14所示，在一些实施例中，所述第一导电连接部61包括：

U形子连接部611，所述U形子连接部611的一端与其所属子像素中的第一子电源线911耦接，所述U形子连接部611的另一端与相邻子像素中的第一子电源线911耦接；

与所述U形子连接部611耦接的第一子连接部612，所述第一子连接部612在所述显示基板的基底上的正投影，与所述第二子电源线912在所述基底上的正投影交叠，所述第一子连接部612与所述第二子电源线912通过设置在交叠处的过孔耦接。

示例性的，所述U形子连接部611与所述第一子连接部612形成为一体结构。

示例性的，所述U形子连接部611的一端与其所属子像素中的第一子电源线911的第二端耦接，所述U形子连接部611的另一端与相邻子像素中的第一子电源线911的第一端耦接，该第二端与该第一端相靠近。

示例性的，所述第一子连接部612的至少部分沿所述第二方向延伸。

所述第一子连接部612在所述第二方向的长度可以根据实际需要设置，示例性的，不同子像素中所述第一子连接部612在所述第二方向的长度可以不同。

上述设置方式不仅能够更好的利用显示基板的布局空间，降低所述显示基板的布局难度；而且能够降低所述第一导电连接部61与所述数据线之间的交叠面积。

如图6、图15、在一些实施例中，设置至少部分所述第二子电源线912包括电源直边部9121和电源弯折部9122，所述电源直边部9121的至少部分沿所述第二方向延伸，所述电源弯折部9122与所述电源直边部9121之间具有夹角；示例性的，所述夹角a满足：90°≤a＜180°。

上述设置至少部分所述第二子电源线912包括电源直边部9121和电源弯折部9122，有利于降低所述电源信号线结构91整体的电阻。

如图5、图13、图14和图16所示，在一些实施例中，所述子像素还包括第二导电连接部62，所述第二导电连接部62的至少部分沿所述第二方向延伸；所述第二导电连接部62的第一端与所述驱动晶体管的栅极耦接，所述第二导电连接部62的第二端与所述补偿晶体管的第二极耦接，所述第二端在所述基底上的正投影与所述第三间隔区50在所述基底上的正投影至少部分交叠。

示例性的，所述第二导电连接部62采用所述第一源漏金属层制作。

示例性的，所述第二导电连接部62的第一端在所述基底上的正投影与所述驱动晶体管的栅极在所述基底上的正投影具有交叠区域，所述第二导电连接部62的第一端与所述驱动晶体管的栅极通过设置在该交叠区域的第九过孔809耦接；所述第二导电连接部62的第二端在所述基底上的正投影与所述 补偿晶体管的第二极在所述基底上的正投影具有交叠区域，所述第二导电连接部62的第二端与所述补偿晶体管的第二极通过设置在该交叠区域的第八过孔808耦接。

示例性的，所述第八过孔808贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和层间绝缘层；所述第九过孔809贯穿所述第二栅极绝缘层和层间绝缘层。

上述设置所述第二导电连接部62的第二端在所述基底上的正投影与所述第三间隔区50在所述基底上的正投影至少部分交叠，使得所述第二导电连接部62的第二端与其所属子像素对应的子栅线92之间距离较远，从而降低了所述第二导电连接部62与所述子栅线92之间发生短路的风险。而且，上述设置方式更好的利用显示基板的布局空间，降低所述显示基板的布局难度。

如图14所示，在一些实施例中，设置所述第二导电连接部62在所述基底上的正投影与所述栅线在所述基底上的正投影不交叠。

上述设置方式使得在将所述第二导电连接部62与所述子栅线92同层同材料设置时，能够避免所述第二导电连接部62与所述子栅线92发生短路。

如图7和图14所示，在一些实施例中，部分所述子像素还包括：

第三导电连接部63，所述第三导电连接部63的至少部分沿所述第一方向延伸，在一个子像素中，所述第三导电连接部63的第一端与所述第一子数据线981耦接，所述第三导电连接部63的第二端与所述数据写入晶体管的第一极耦接。

示例性的，所述第三导电连接部63形成为类似

形结构。

示例性的，所述第三导电连接部63的第一端在所述基底上的正投影，与所述第一子数据线981在所述基底上的正投影具有交叠区域，所述第三导电连接部63的第一端与所述第一子数据线981通过设置在所述交叠区域的第十九过孔819耦接，所述第十九过孔819贯穿所述第一平坦层；所述第三导电连接部63的第二端在所述基底上的正投影，与所述数据写入晶体管的第一极在所述基底上的正投影具有交叠区域，所述第三导电连接部63的第二端与所述数据写入晶体管的第一极通过设置在所述交叠区域的第五过孔805耦接，所述第五过孔805贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述层 间绝缘层。

示例性的，所述第三导电连接部63在所述基底上的正投影，与所述第二屏蔽图形55在所述基底上的正投影至少部分交叠。

如图3和图5所示，在一些实施例中，部分所述子像素还包括第七导电连接部67，所述第七导电连接部67在所述基底上的正投影，与所述第三屏蔽图形56在所述基底上的正投影至少部分交叠。

示例性的，所述第七导电连接部67采用所述第一源漏金属层制作。

示例性的，所述第七导电连接部67的第一端在所述基底上的正投影，与所述第二子数据线982在所述基底上的正投影具有交叠区域，所述第七导电连接部67的第一端与所述第二子数据线982通过设置在所述交叠区域的第四过孔804耦接，所述第四过孔804贯穿所述第一平坦层；所述第七导电连接部67的第二端在所述基底上的正投影，与所述数据写入晶体管的第一极在所述基底上的正投影具有交叠区域，所述第七导电连接部67的第二端与所述数据写入晶体管的第一极通过设置在所述交叠区域的第五过孔805耦接，所述第五过孔805贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述层间绝缘层。

上述设置方式保证了至少部分子像素中，数据写入晶体管附近用于接入数据信号的位置遮挡条件一致，保证了至少部分子像素中接入数据信号的位置电容一致，保证了至少部分子像素中用于提供数据信号的子数据线在该位置处Loading的均匀性。

如图6所示，在一些实施例中，设置至少部分所述第一子数据线981包括第一直边部9811和第一弯折部9812，所述第一直边部9811沿所述第二方向延伸，所述第一弯折部9812与所述第一直边部9811之间具有夹角；至少部分所述第二子数据线982包括第二直边部9821和第二弯折部9822，所述第二直边部9821沿所述第二方向延伸，所述第二弯折部9822与所述第二直边部9821之间具有夹角。示例性的，所述夹角a满足：90°≤a＜180°。

上述设置方式，有利于降低所述第一子数据线981和所述第二子数据线982的电阻。

如图3、图5、图7和图14所示，在一些实施例中，所述显示基板还包 括：绝缘层，所述绝缘层位于所述第三导电连接部63与所述第一子数据线981之间，所述绝缘层上设置有过孔，所述第三导电连接部63通过所述过孔与所述第一子数据线981耦接；所述过孔在所述基底上的正投影与所述第一弯折部9812在所述基底上的正投影至少部分交叠。

示例性的，所述绝缘层包括第一平坦层。

示例性的，在部分所述子像素中，所述第三导电连接部63通过所述第十九过孔819与所述第一子数据线981耦接，所述第十九过孔819在所述基底上的正投影与所述第一弯折部9812在所述基底上的正投影至少部分交叠。

示例性的，在部分所述子像素中，所述第七导电连接部67通过所述第四过孔804与所述第一子数据线981耦接，所述第四过孔804在所述基底上的正投影与所述第二弯折部9822在所述基底上的正投影至少部分交叠。

示例性的，在所述第一方向上，所述第一弯折部9812的宽度大于所述第一直边部9811的宽度，所述第二弯折部9822的宽度大于所述第二直边部9821的宽度。

上述设置方式更有利于所述显示基板的信赖性。

如图6、图14和图19所示，在一些实施例中，所述子像素还包括阳极图形70和第四导电连接部64，在一个子像素中，所述子像素驱动电路通过所述第四导电连接部64与对应的阳极图形70耦接；至少部分所述第四导电连接部64包括沿所述第二方向延伸的延长部641，所述延长部641在所述显示基板的基底上的正投影，与其连接的阳极图形70在所述基底上的正投影至少部分交叠。

示例性的，所述第四导电连接部64采用所述第二源漏金属层制作。

示例性的，所述子像素还包括第五导电连接部65，所述子像素驱动电路依次通过第十一过孔811、第五导电连接部65、第二十过孔820、第四导电连接部64和第十过孔810与对应的阳极图形70耦接。所述第十一过孔811贯穿所述第一栅极绝缘层、第二栅极绝缘层和所述层间绝缘层。所述第二十过孔820贯穿所述第一平坦层。所述第十过孔810贯穿第二平坦层。

示例性的，所述第五导电连接部65采用所述第一源漏金属层制作。

上述设置所述延长部641在所述显示基板的基底上的正投影，与其连接 的阳极图形70在所述基底上的正投影至少部分交叠，更有利于所述阳极图形70的平坦性，从而有效改善了所述显示基板的色偏现象。

如图15所示，在一些实施例中，所述子像素包括多个第一子像素、多个第二子像素和多个第三子像素；

所述第一子像素中的所述第四导电连接部64在第二方向上具有第一长度，所述第二子像素中的所述第四导电连接部64在第二方向上具有第二长度，所述第三子像素中的所述第四导电连接部64在第二方向上具有第三长度；所述第一长度大于所述第二长度，所述第三长度大于所述第三长度。

示例性的，所述第一子像素包括红色子像素，所述第二子像素包括绿色子像素，所述第三子像素包括蓝色子像素。

示例性的，所述第一长度大于所述第三长度。

示例性的，所述第三长度大于所述第一长度。

本公开实施例还提供了一种显示装置，包括上述实施例提供的显示基板。

上述实施例提供的显示基板中，通过设置所述复位信号线包括与各所述子像素对应的子复位信号线95，以及各所述子复位信号线95包括相耦接的第一复位图形951和第二复位图形952，使得所述复位信号线在具有较长长度的情况下，仍然能够具有较低的电阻，从而很好的改善了所述复位信号线在传输复位信号时的延时作用，提升了显示基板工作的稳定性。

因本公开实施例提供的显示装置在包括上述显示基板时，具有上述显示基板具有的全部有益效果，此处不再赘述。

需要说明的是，所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。

在一些实施例中，所述显示基板中的多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和第二数据线；

所述显示装置还包括：

驱动芯片，所述驱动芯片包括多个数据信号输出引脚；

多个多路复用器，所述多个多路复用器的输入端与所述多个数据信号输出引脚一一对应耦接；所述多个多路复用器与所述多组数据线组一一对应， 所述多路复用器的第一输出端与对应的数据线组中的第一数据线耦接，所述多路复用器的第二输出端与对应的数据线组中的第二数据线耦接。

示例性的，多组数据线组与多列子像素一一对应。

示例性的，如图1所示，每个所述多路复用器包括第一复用晶体管和第二复用晶体管T8，所述第一复用晶体管的输入端和所述第二复用晶体管的输入端与对应的数据信号输出引脚耦接，所述第一复用晶体管的输出端即为第一输出端，用于与对应的第一数据线耦接，所述第二复用晶体管的输出端即为第二输出端，用于与对应的第二数据线耦接。

示例性的，所述第一复用晶体管的控制端和所述第二复用晶体管的控制端接收不同的控制信号。

示例性的，所述第一复用晶体管的控制端接收的控制信号处于有效电平的时间，可以与所述第二复用晶体管的控制端接收的控制信号处于有效电平的时间部分重叠。

上述实施例提供的显示装置能够保证了每个子像素均具有足够的数据信号写入时间，从而解决了显示基板在高频显示时，每行子像素的数据信号写入时间不足的问题。

本公开实施例还提供了一种显示基板的驱动方法，用于驱动上述实施例提供的显示基板，所述显示基板包括：

多个子像素；

多条复位信号线，所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线95，所述子复位信号线95包括相耦接的第一复位图形951和第二复位图形952，所述第一复位图形951位于所述显示基板的基底与所述第二复位图形952之间；

多条栅线，所述栅线的至少部分沿第一方向延伸；

多条发光控制信号线，所述发光控制信号线的至少部分沿所述第一方向延伸；

多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与所述第二方向相交；所述多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和 第二数据线；所述多组数据线沿所述第一方向排列；

电源信号线结构91，所述电源信号线结构91的至少部分沿所述第二方向延伸；

初始化信号线结构94，所述初始化信号线结构94的至少部分沿所述第二方向延伸；

所述驱动方法包括：逐行扫描多条栅线，当扫描第N条栅线时，所述多条数据线中的第一数据线写入数据信号，当扫描第N+1条栅线时，所述多条数据线中的第二数据线写入数据信号，扫描第N条栅线的时间与扫描第N+1条栅线的时间至少部分重叠，N为奇数或偶数。

当扫描第N条栅线的时间与扫描第N+1条栅线的时间重叠时，第N条栅线对应的一行子像素中，各子像素对应的子数据线与驱动芯片的数据信号输出引脚断开连接，该断开连接的操作可以通过多路复用器控制实现，同时，第N条栅线对应的一行子像素中，各子像素继续由其对应的子数据线产生的寄生电容C1继续充电。

需要说明，图1中示意的寄生电容C1的一端与第二子数据线耦接，另一端接入多种信号，例如：正电源信号、负电源信号和各种扫描信号等。

上述实施例提供的驱动方法能够保证了每个子像素均具有足够的数据信号写入时间，从而解决了显示基板在高频显示时，每行子像素的数据信号写入时间不足的问题。

上述实施例提供的显示基板中，所述多个子像素能够划分为沿所述第二方向依次排列的多行子像素，以及沿所述第一方向依次排列的多列子像素。

如图3、图7、图8、图11、图14和图15所示，位于同一行的子像素包括的所述子初始化信号线941依次耦接，形成为一体结构的第一初始化信号线。位于同一行的子像素包括的所述子栅线92依次耦接，形成为一体结构的栅线。位于同一行的子像素包括的子发光控制信号线93依次耦接，形成为一体结构的发光控制信号线。位于同一行的子像素包括的所述第一复位图形951依次耦接，形成为一体结构；位于同一行的子像素包括的所述第二复位图形952依次耦接，形成为一体结构；在每个子像素中第一复位图形951和所述第二复位图形952通过第十八过孔818耦接，形成所述子复位信号线95。位 于同一行的子像素包括的第一子电源线911依次耦接，形成为一体结构的第一电源线。

位于同一列的子像素包括的所述第二子电源线912依次耦接，形成为一体结构的第二电源线。位于同一列的子像素包括的第一子数据线981依次耦接，形成为一体结构；位于同一列的子像素包括的第二子数据线982依次耦接，形成为一体结构。

如图1所示，以一个子像素驱动电路为例，该子像素驱动电路包括7个薄膜晶体管和1个电容。该子像素驱动电路包括的各晶体管均采用P型晶体管，每个晶体管的第一极包括源极，每个晶体管的第二极包括漏极。

第一晶体管T1为双栅结构，第一晶体管T1(即补偿晶体管)的栅极201g通过第七过孔807与子栅线92耦接，第一晶体管T1的源极S1与第三晶体管T3(即驱动晶体管)的漏极D3耦接，第一晶体管T1的漏极D1通过第八过孔808、第二导电连接部62和第九过孔809与第三晶体管T3的栅极203g耦接。

第二晶体管T2(即复位晶体管)为双栅结构，第二晶体管T2的栅极202g与所述子复位信号线95耦接，第二晶体管T2的源极S2通过第三过孔803与所述子初始化信号线941耦接，第二晶体管T2的漏极D2与第一晶体管T1的漏极D1耦接。所述第三过孔803贯穿第一栅极绝缘层、第二栅极绝缘层和层间绝缘层。

第四晶体管T4(即数据写入晶体管)的栅极204g与所述子栅线92耦接，第四晶体管T4的源极S4与第一子数据线981或第二子数据线982耦接，第四晶体管T4的漏极D4与第三晶体管T3的源极S3耦接。

第五晶体管T5的栅极205g与子发光控制信号线93耦接，第五晶体管T5的源极S5通过第十三过孔813、第一导电连接部61和第一过孔801与第二子电源线912耦接，第五晶体管T5的漏极D5与第三晶体管T3的源极S3耦接。所述第十三过孔813贯穿第一栅极绝缘层、第二栅极绝缘层和层间绝缘层。

第六晶体管T6的栅极206g与发光控制信号线图形93耦接，第六晶体管T6的源极S6与第三晶体管T3的漏极D3耦接，第六晶体管T6的漏极D6 通过第十一过孔811、第五导电连接部65、第二十过孔820、第四导电连接部64和第十过孔810与发光元件EL的阳极耦接。

第七晶体管T7的栅极207g与沿所述第二方向相邻的下一个子像素中的子复位信号线95'耦接，第七晶体管T7的漏极D7与第六晶体管T6的漏极D6耦接，第七晶体管T7的源极S7通过第十五过孔815与沿所述第二方向相邻的下一个子像素中的所述子初始化信号线941'耦接。

存储电容Cst的第一极板Cst1复用为第三晶体管T3的栅极203g，存储电容Cst的第二极板Cst2通过第十六过孔816和第十七过孔817与第一子电源线911耦接。

如图2所示，上述结构的子像素驱动电路在工作时，每个工作周期均包括复位时段P1、写入补偿时段P2和发光时段P3。图2中，2H代表每行的扫描时间。EM代表当前子像素中的子发光控制信号线93上传输的发光控制信号。S(n-2)代表当前子像素中的子复位信号线95上传输的复位信号。S(n-1)代表相邻下一行子像素中的子复位信号线95'上传输的复位信号。S(n)代表当前子像素中的子栅线92上传输的扫描信号。S(n+1)代表相邻下一行子像素中的子栅线上传输的扫描信号。MU1代表当前子像素中第一子数据线981和第二子数据线982耦接的多路复用器的控制端接入的控制信号。MU2代表相邻下一列子像素中第一子数据线981和第二子数据线982耦接的多路复用器的控制端接入的控制信号。DA代表当前子像素中的第一子数据线981或第二子数据线982上传输的数据信号。

在所述第一复位时段P1，所述子复位信号线95输入的复位信号S(n-2)处于有效电平，第二晶体管T2导通，将由所述子初始化信号线941传输的初始化信号输入至第三晶体管T3的栅极203g，使得前一帧保持在第三晶体管T3上的栅源电压Vgs被清零，实现对第三晶体管T3的栅极203g复位。

在写入补偿时段P2，所述子复位信号线图形95输入的复位信号S(n-2)处于非有效电平，第二晶体管T2截止，子栅线92输入的扫描信号S(n)处于有效电平，控制第一晶体管T1和第四晶体管T4导通，相应的第一子数据线981或第二子数据线982写入数据信号DA，并经所述第四晶体管T4传输至第三晶体管T3的源极S3，同时，第一晶体管T1和第四晶体管T4导通，使 得第三晶体管T3形成为二极管结构，因此通过第一晶体管T1、第三晶体管T3和第四晶体管T4配合工作，实现对第三晶体管T3的阈值电压补偿，当补偿的时间足够长时，可控制第三晶体管T3的栅极203g电位最终达到Vdata+Vth，Vdata代表数据信号电压值，Vth代表第三晶体管T3的阈值电压。

在第一复位时段P1的后半段时间和写入补偿时段P2的前半段时间，子复位信号线95'输入的复位信号S(n-1)处于有效电平，控制第七晶体管T7导通，由所述子初始化信号线941'传输的初始化信号输入至发光元件EL的阳极，控制发光元件EL不发光。

在发光时段P3，子发光控制信号线93写入的发光控制信号EM处于有效电平，控制第五晶体管T5和第六晶体管T6导通，使得由电源信号线图形91传输的电源信号输入至第三晶体管T3的源极S3，同时由于第三晶体管T3的栅极203g保持在Vdata+Vth，使得第三晶体管T3导通，第三晶体管T3对应的栅源电压为Vdata+Vth-VDD，VDD为电源信号对应的电压值，基于该栅源电压产生的漏电流流向对应的发光元件EL的阳极，驱动对应的发光元件EL发光。

在制作上述子像素时，子像素对应的各膜层的布局如下：

包括沿远离所述基底的方向依次层叠设置的有源层，第一栅极绝缘层，第一栅金属层，第二栅极绝缘层，第二栅金属层，层间绝缘层，第一源漏金属层，第一平坦层，第二源漏金属层，第二平坦层，阳极层，有机发光功能层和阴极层。

如图11所示，有源膜层用于形成子像素驱动电路中各晶体管的沟道区(被各晶体管的栅极覆盖的部分)，源极(如：S1～S7)和漏极(如：D1～D7)，源极和漏极对应的有源膜层由于掺杂作用，导电性能会优于沟道区对应的有源膜层；有源膜层可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，上述的源极和漏极可掺杂有n型杂质或p型杂质。

如图12所示，第一栅金属层用于形成子像素驱动电路中各晶体管的栅极(如：201g～207g)，以及子像素包括的子发光控制信号线93、第一复位图形951等结构，每个子像素驱动电路中的第三晶体管T3的栅极203g均复用为该子像素驱动电路中的第二存储电容Cst的第一极板Cst1。

如图13所示，第二栅金属层用于形成第二存储电容Cst的第二极板Cst2，第一屏蔽图形54，第二屏蔽图形55，第三屏蔽图形56以及第四屏蔽图形57等。

如图14所示，第一源漏金属层用于形成子像素包括的第二复位图形952，子初始化信号线941，第一导电连接部61，第二导电连接部62，第三导电连接部63，第五导电连接部65，子栅线92以及第一子电源线911等。

电源信号线图形91，电源补偿图形和一些导电连接部。

如图15所示，第二源漏金属层用于形成子像素包括的第一子数据线981，第二子数据线982，第四导电连接部64，第二子电源线912以及补偿初始化信号线942等。

另外，如图3和图7所示，本公开提供的显示基板中，在第二方向上，第四晶体管T4的栅极204g、第一晶体管T1的栅极201g和第二晶体管T2的栅极202g均位于驱动晶体管的栅极(即第三晶体管T3的栅极203g)的第一侧，第七晶体管T7的栅极、第六晶体管T6的栅极206g、第五晶体管T5的栅极均位于驱动晶体管的栅极的第二侧。示例性的，所述驱动晶体管的栅极的第一侧和第二侧为沿第二方向相对的两侧，进一步地，驱动晶体管的栅极的第一侧可以为驱动晶体管的栅极的上侧，驱动晶体管的栅极的第二侧可以为驱动晶体管的栅极的下侧。所述下侧，例如显示基板的用于绑定IC的一侧为显示基板的下侧，驱动晶体管的栅极的下侧，为驱动晶体管的栅极的更靠近IC的一侧。所述上侧为下侧的相对侧，例如为驱动晶体管的栅极的更远离IC的一侧。

在第一方向上，第四晶体管T4的栅极204g和第五晶体管T5的栅极205g均位于驱动晶体管的栅极的第三侧，第一晶体管T1的栅极201g和第六晶体管T6的栅极206g均位于驱动晶体管的栅极的第四侧。示例性的，驱动晶体管的栅极的第三侧和第四侧为沿第一方向相对的两侧；进一步地，驱动晶体管的栅极的第三侧可以为驱动晶体管的栅极的右侧，驱动晶体管的栅极的第四侧可以为驱动晶体管的栅极的左侧。所述左侧和右侧，例如在同一子像素中，第二数据线图形982位于驱动晶体管的栅极右侧，第一数据线图形981位于驱动晶体管的栅极左侧。

需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (40)

1. 一种显示基板，包括：

   多个子像素；

   多条复位信号线，所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线，所述子复位信号线包括相耦接的第一复位图形和第二复位图形，所述第一复位图形位于所述显示基板的基底与所述第二复位图形之间；

   多条栅线，所述栅线的至少部分沿第一方向延伸；

   多条发光控制信号线，所述发光控制信号线的至少部分沿所述第一方向延伸；

   多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与所述第二方向相交；

   电源信号线结构，所述电源信号线结构的至少部分沿所述第二方向延伸；

   初始化信号线结构，所述初始化信号线结构的至少部分沿所述第二方向延伸。
2. 根据权利要求1所述的显示基板，其中，所述子像素包括子像素驱动电路，所述多个子像素的多个子像素驱动电路在所述显示基板上呈阵列分布；

   所述多个子像素驱动电路形成阵列分布的多个重复单元；

   所述子像素驱动电路包括：驱动晶体管、补偿晶体管、数据写入晶体管和存储电容；

   所述驱动晶体管的第一极与所述数据写入晶体管的第二极耦接，所述驱动晶体管的第二极与所述补偿晶体管的第一极耦接，所述驱动晶体管的栅极与所述补偿晶体管的第二极耦接；所述驱动晶体管的栅极复用为所述存储电容的第一极板；所述驱动晶体管包括沟道区；

   所述补偿晶体管为双栅结构，所述补偿晶体管包括补偿有源图形。
3. 根据权利要求2所述的显示基板，其中，

   所述多条数据线包括多条第一数据线和多条第二数据线，所述多条第一数据线包括与各子像素对应的第一子数据线，所述多条第二数据线包括与各 子像素对应的第二子数据线，在每个所述子像素中，所述数据写入晶体管的第一极与所述第一子数据线或所述第二子数据线耦接。
4. 根据权利要求2所述的显示基板，其中，所述初始化信号线结构包括：多条第一初始化信号线和多条补偿初始化信号线，所述第一初始化信号线的至少部分沿所述第一方向延伸，所述补偿初始化信号线的至少部分沿所述第二方向延伸，至少一条所述补偿初始化信号线与所述多条第一初始化信号线的至少一条耦接。
5. 根据权利要求4所述的显示基板，其中，每条所述补偿初始化信号线均分别与所述多条第一初始化信号线耦接。
6. 根据权利要求4所述的显示基板，其中，所述驱动晶体管包括驱动有源图形；

   沿所述第一方向相邻的重复单元中，相靠近的两个驱动晶体管的驱动有源图形之间具有第一间隔区；在一个重复单元中，沿所述第一方向相邻的两个驱动晶体管的驱动有源图形之间具有第二间隔区，在所述第一方向上第一间隔区的宽度大于第二间隔区的宽度。
7. 根据权利要求6所述的显示基板，其中，所述补偿初始化信号线在所述基底上的正投影，与所述第一间隔区在所述基底上的正投影至少部分交叠。
8. 根据权利要求2所述的显示基板，其中，所述补偿有源图形包括：

   第一导体部分，所述第一导体部分作为所述补偿晶体管的第二极，至少部分所述第一导体部分沿所述第二方向向所述驱动晶体管的沟道区延伸。
9. 根据权利要求2所述的显示基板，其中，所述驱动晶体管的栅极包括栅极主体部和栅极突出部，所述栅极突出部在所述显示基板的基底上的正投影，与所述存储电容的第二极板在所述基底上的正投影至少部分交叠。
10. 根据权利要求9所述的显示基板，其中，所述栅极突出部包括第一栅极突出部和第二栅极突出部，所述第一栅极突出部和所述第二栅极突出部对称设置。
11. 根据权利要求2所述的显示基板，其中，所述多条栅线包括与各子像素对应的子栅线；在一个子像素中所述补偿晶体管的栅极，与相邻子像素中的数据写入晶体管的栅极耦接，所述补偿晶体管的栅极在所述显示基板的 基底上的正投影，与对应的子栅线在所述基底上的正投影交叠，在该交叠处所述补偿晶体管的栅极与对应的子栅线通过过孔耦接。
12. 根据权利要求11所述的显示基板，其中，所述子栅线在所述显示基板的基底上的正投影，与所述补偿晶体管的第二极在所述基底上的正投影至少部分交叠。
13. 根据权利要求2所述的显示基板，其中，所述存储电容的第二极板包括极板主体部和两个极板突出部，所述极板主体部上设置有开口，所述两个极板突出部之间形成第三间隔区。
14. 根据权利要求13所述的显示基板，其中，沿所述第一方向，相邻子像素中的第二极板耦接在一起，形成耦接区域，沿所述第二方向，所述耦接区域的长度大于或等于所述极板主体部的长度。
15. 根据权利要求3所述的显示基板，其中，所述子像素还包括第一屏蔽图形，所述第一屏蔽图形与所述存储电容的第二极板耦接，所述第一屏蔽图形的至少部分沿所述第二方向延伸。
16. 根据权利要求15所述的显示基板，其中，所述第一屏蔽图形在所述显示基板的基底上的正投影，位于所述补偿晶体管的第二极在所述基底上的正投影，与所述数据写入晶体管的第一极在所述基底上的正投影之间。
17. 根据权利要求15所述的显示基板，其中，所述子像素还包括第二屏蔽图形，所述第二屏蔽图形包括相耦接的第一屏蔽部分和第二屏蔽部分，所述第一屏蔽部分与所述第一屏蔽图形耦接，所述第一屏蔽部分的至少部分沿所述第一方向延伸，所述第二屏蔽部分的至少部分沿所述第二方向延伸。
18. 根据权利要求17所述的显示基板，其中，所述补偿有源图形包括：两个第一半导体部分，以及分别与所述两个第一半导体部分耦接的第二导体部分；

    所述第二屏蔽部分在所述显示基板的基底上的正投影，与所述第二导体部分在所述基底上的正投影至少部分交叠。
19. 根据权利要求17所述的显示基板，其中，所述第二屏蔽部分在所述显示基板的基底上的正投影，与所述第一子数据线在所述基底上的正投影交叠。
20. 根据权利要求17所述的显示基板，其中，部分所述子像素还包括第三屏蔽图形，所述第三屏蔽图形与所述第一屏蔽图形耦接；在部分所述子像素中，所述第三屏蔽图形在所述显示基板的基底上的正投影，与所述第二子数据线在所述基底上的正投影交叠。
21. 根据权利要求20所述的显示基板，其中，在至少部分所述子像素中，所述第三屏蔽图形位于所述第一屏蔽图形的第一侧，所述第二屏蔽图形位于所述第一屏蔽图形的第二侧，沿所述第一方向，所述第一侧与所述第二侧相对。
22. 根据权利要求4所述的显示基板，其中，所述子像素还包括：

    复位晶体管，所述复位晶体管的第一极与所述初始化信号线结构耦接，所述复位晶体管的第二极与所述驱动晶体管的栅极耦接；所述复位晶体管包括复位有源图形，所述复位有源图形包括两个第二半导体部分，以及分别与所述两个第二半导体部分耦接的第三导体部分；

    第四屏蔽图形，所述第四屏蔽图形与所述电源信号线结构耦接，所述第四屏蔽图形在所述显示基板的基底上的正投影，与所述第三导体部分在所述基底上的正投影至少部分交叠。
23. 根据权利要求22所述的显示基板，其中，所述多条第一初始化信号线包括与各子像素对应的子初始化信号线；在至少部分子像素中，所述子复位信号线在所述显示基板的基底上的正投影，位于所述子初始化信号线在所述基底上的正投影与所述第四屏蔽部在所述基底上的正投影之间。
24. 根据权利要求4所述的显示基板，其中，所述电源信号线结构包括：

    与各子像素对应的第一子电源线和与各子像素对应的第二子电源线，所述第一子电源线的至少部分沿所述第一方向延伸，所述第二子电源线的至少部分沿所述第二方向延伸；在一个子像素中，所述第一子电源线与所述第二子电源线耦接，所述第一子电源线与所述存储电容的第二极板耦接。
25. 根据权利要求24所述的显示基板，其中，在同一个重复单元中，沿所述第一方向位于同一行的第一子电源线依次耦接，在相邻的重复单元中，沿所述第一方向最靠近的两个第一子电源线之间具有第四间隔区。
26. 根据权利要求25所述的显示基板，其中，所述补偿初始化信号线在 所述基底上的正投影，与所述第四间隔区在所述基底上的正投影至少部分交叠。
27. 根据权利要求24所述的显示基板，其中，所述子像素还包括第一导电连接部；在一个子像素中，所述第一子电源线与所述第一导电连接部耦接，所述第一导电连接部在所述基底上的正投影与所述第二子电源线在所述基底上的正投影至少部分交叠，所述第一导电连接部通过交叠处的过孔与所述第二子电源线耦接。
28. 根据权利要求27所述的显示基板，其中，所述第一导电连接部包括：

    U形子连接部，所述U形子连接部的一端与其所属子像素中的第一子电源线耦接，所述U形子连接部的另一端与相邻子像素中的第一子电源线耦接；

    与所述U形子连接部耦接的第一子连接部，所述第一子连接部在所述显示基板的基底上的正投影，与所述第二子电源线在所述基底上的正投影交叠，所述第一子连接部与所述第二子电源线通过设置在交叠处的过孔耦接。
29. 根据权利要求24所述的显示基板，其中，至少部分所述第二子电源线包括电源直边部和电源弯折部，所述电源直边部的至少部分沿所述第二方向延伸，所述电源弯折部与所述电源直边部之间具有夹角。
30. 根据权利要求29所述的显示基板，其中，所述夹角a满足：

    90°≤a＜180°。
31. 根据权利要求13所述的显示基板，其中，所述子像素还包括第二导电连接部，所述第二导电连接部的至少部分沿所述第二方向延伸；所述第二导电连接部的第一端与所述驱动晶体管的栅极耦接，所述第二导电连接部的第二端与所述补偿晶体管的第二极耦接，所述第二端在所述基底上的正投影与所述第三间隔区在所述基底上的正投影至少部分交叠。
32. 根据权利要求31所述的显示基板，其中，所述第二导电连接部在所述基底上的正投影与所述栅线在所述基底上的正投影不交叠。
33. 根据权利要求3所述的显示基板，其中，部分所述子像素还包括：

    第三导电连接部，所述第三导电连接部的至少部分沿所述第一方向延伸，在一个子像素中，所述第三导电连接部的第一端与所述第一子数据线耦接，所述第三导电连接部的第二端与所述数据写入晶体管的第一极耦接。
34. 根据权利要求33所述的显示基板，其中，

    至少部分所述第一子数据线包括第一直边部和第一弯折部，所述第一直边部沿所述第二方向延伸，所述第一弯折部与所述第一直边部之间具有夹角；

    至少部分所述第二子数据线包括第二直边部和第二弯折部，所述第二直边部沿所述第二方向延伸，所述第二弯折部与所述第二直边部之间具有夹角。
35. 根据权利要求34所述的显示基板，其中，所述显示基板还包括：

    绝缘层，所述绝缘层位于所述第三导电连接部与所述第一子数据线之间，所述绝缘层上设置有过孔，所述第三导电连接部通过所述过孔与所述第一子数据线耦接；所述过孔在所述基底上的正投影与所述第一弯折部在所述基底上的正投影至少部分交叠。
36. 根据权利要求2所述的显示基板，其中，所述子像素还包括阳极图形和第四导电连接部，在一个子像素中，所述子像素驱动电路通过所述第四导电连接部与对应的阳极图形耦接；

    至少部分所述第四导电连接部包括沿所述第二方向延伸的延长部，所述延长部在所述显示基板的基底上的正投影，与其连接的阳极图形在所述基底上的正投影至少部分交叠。
37. 根据权利要求36所述的显示基板，其中，所述子像素包括多个第一子像素、多个第二子像素和多个第三子像素；

    所述第一子像素中的所述第四导电连接部在第二方向上具有第一长度，所述第二子像素中的所述第四导电连接部在第二方向上具有第二长度，所述第三子像素中的所述第四导电连接部在第二方向上具有第三长度；所述第一长度大于所述第二长度，所述第三长度大于所述第三长度。
38. 一种显示装置，包括如权利要求1～37中任一项所述的显示基板。
39. 根据权利要求38所述的显示装置，其中，所述显示基板中的多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和第二数据线；

    所述显示装置还包括：

    驱动芯片，所述驱动芯片包括多个数据信号输出引脚；

    多个多路复用器，所述多个多路复用器的输入端与所述多个数据信号输 出引脚一一对应耦接；所述多个多路复用器与所述多组数据线组一一对应，所述多路复用器的第一输出端与对应的数据线组中的第一数据线耦接，所述多路复用器的第二输出端与对应的数据线组中的第二数据线耦接。
40. 一种显示基板的驱动方法，用于驱动如权利要求1～37中任一项所述的显示基板，所述显示基板包括：

    多个子像素；

    多条复位信号线，所述复位信号线的至少部分沿第一方向延伸；所述多条复位信号线包括与各所述子像素对应的子复位信号线，所述子复位信号线包括相耦接的第一复位图形和第二复位图形，所述第一复位图形位于所述显示基板的基底与所述第二复位图形之间；

    多条栅线，所述栅线的至少部分沿第一方向延伸；

    多条发光控制信号线，所述发光控制信号线的至少部分沿所述第一方向延伸；

    多条数据线，所述数据线的至少部分沿第二方向延伸，所述第一方向与所述第二方向相交；所述多条数据线包括多条第一数据线和多条第二数据线，所述多条数据线划分为多组数据线组，每组数据线组包括一条第一数据线和第二数据线；

    电源信号线结构，所述电源信号线结构的至少部分沿所述第二方向延伸；

    初始化信号线结构，所述初始化信号线结构的至少部分沿所述第二方向延伸；

    所述驱动方法包括：逐行扫描多条栅线，当扫描第N条栅线时，所述多条数据线中的第一数据线写入数据信号，当扫描第N+1条栅线时，所述多条数据线中的第二数据线写入数据信号，扫描第N条栅线的时间与扫描第N+1条栅线的时间至少部分重叠，N为奇数或偶数。

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