WO2022095609A1 - 存储器的电容连接线的制作方法和存储器 - Google Patents

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    • H10B12/482—Bit lines

Definitions

  • the present disclosure is based on the Chinese patent application with the application number of 202011221664.2 and the application date of November 05, 2020, and the application title is "Method for Making Capacitive Connection Wire of Memory and Memory", and claims the priority of the Chinese patent application, which The entire contents of the Chinese patent application are hereby incorporated by reference into the present disclosure.
  • the present disclosure relates to, but is not limited to, a method for fabricating a capacitor connection line of a memory and a memory.
  • a dynamic random access memory is a semiconductor device having a capacitor structure in which the capacitor is formed after the bit line layer is formed, and the capacitor is connected to an active region through a storage node contact plug.
  • the number and density of memory cells on a DRAM chip have increased sharply, and the size of the device has gradually decreased.
  • the storage node contact plug needs to have a larger size. In the existing process Among them, when etching the storage node contact hole with a larger critical dimension line width, the problem of incomplete etching is easy to cause a short circuit.
  • the present disclosure provides a method for fabricating a capacitor connection line of a memory and a memory.
  • a first aspect of the present disclosure provides a method for fabricating a capacitor connection line of a memory, including: sequentially forming a bit line layer and a first dielectric layer on a substrate; patterning the bit line layer and the first dielectric layer to form a layer along a first direction A bit line structure arranged at intervals and a dielectric structure on top of the bit line structure, wherein the width of the top cross section of the dielectric structure is greater than the width of the cross section of the bit line structure; forming an insulation on the substrate on which the bit line structure and the dielectric structure are formed layer to completely cover the bit line structure and the dielectric structure; in the first direction, using the dielectric structure as a mask, pattern the insulating layer, and form a first isolation structure on the sidewall of the bit line structure, and in the second direction, The insulating layer is patterned to form a second isolation structure arranged at intervals between adjacent bit line structures; a conductive structure is formed between the first isolation structure and the second isolation structure to form a storage node contact structure.
  • a second aspect of the present disclosure provides a memory, including: the memory can be prepared by the method for fabricating a capacitor connection line of a memory of the first aspect.
  • the memory preparation solution provided by the embodiments of the present disclosure by forming the mask layer after the bit line etching is completed, has a high selectivity ratio and can directly etch to form capacitor connection lines, without the need to prepare SOD (Sacrifice of Dielectric layer). , sacrificial dielectric layer), thereby reducing the difficulty and cost of preparation.
  • silicon nitride can be directly etched to form a more complete isolation structure by using silicon oxide as a mask, so as to achieve the purpose of directly forming capacitor connection lines.
  • FIG. 1 shows a schematic diagram of a capacitor connection line of a memory in an embodiment of the present disclosure
  • FIG. 2 shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 3A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 3B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 4A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 4B shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 5A shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 5B shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 6A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 6B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 7A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 7B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 7C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 8A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 8B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 8C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 9A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure.
  • FIG. 9B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure.
  • FIG. 9C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure.
  • FIG. 10A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 10B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 10C shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 11A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 11B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 12A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
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  • FIG. 13A shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • FIG. 13B shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 14A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 14B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 15A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 15B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 15C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 16A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 16B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 16C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 17A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • 17B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 17C shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 18A shows a schematic diagram of a capacitor connection line of another memory in an embodiment of the present disclosure
  • FIG. 18B shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 18C shows a schematic diagram of a capacitor connection line of yet another memory in an embodiment of the present disclosure
  • 18D shows a schematic top view of a slice position of a capacitor connection line of a memory according to an embodiment of the present disclosure
  • FIG. 19 shows a flowchart of a method for manufacturing a capacitor connection line of a memory in an embodiment of the present disclosure.
  • FIG. 20 shows a flowchart of a method for manufacturing a capacitor connection line of another memory in an embodiment of the present disclosure.
  • the capacitor connection line is directly etched without the need to prepare SOD, thereby reducing the preparation difficulty and the preparation cost.
  • using the high selectivity ratio of silicon oxide to silicon nitride using silicon oxide as a mask can improve the effect of etching silicon nitride, and it is easier to obtain the first isolation structure and the second isolation structure that are completely etched, so as to achieve direct formation
  • the purpose of the capacitor connection line is to use a smaller critical dimension line width to solve the short circuit problem of the capacitor connection line that is easy to occur during the etching process.
  • FIGS. 1 to 10C are as follows:
  • Semiconductor substrate 100 via filler 101, first dielectric layer 102, first metal conductive layer 103, second metal conductive layer 104, second dielectric layer 105, mask layer 106, isolation layer 107, sacrificial layer 108, Hard mask 109 , third dielectric layer 110 , first lithographic anti-reflection layer 111 , second lithographic anti-reflection layer 112 , lithographic exposure layer 113 , sidewall dielectric layer 114 , and capacitor connection line insulating layer 115 .
  • the filler 101 may be, for example, a polycrystalline silicon material and/or a single crystal silicon material.
  • the first dielectric layer 102 may be, for example, silicon nitride.
  • the first metal conductive layer 103 may be, for example, titanium nitride and/or metal titanium.
  • the second metal conductive layer 104 may be, for example, a metal tungsten/silicide dock.
  • the second dielectric layer 105 may be, for example, silicon nitride.
  • the mask layer 106 may be silicon oxide, for example.
  • the isolation layer 107 may be, for example, silicon nitride.
  • the sacrificial layer 108 may be, for example, silicon oxide or SOD.
  • the hard mask 109 may be carbon, for example.
  • the third dielectric layer 110 may be, for example, silicon nitride or silicon oxynitride.
  • the first photolithographic anti-reflection layer 111 may be, for example, SOC (spin on carbon, spin-coated organic carbon).
  • the second photolithographic anti-reflection layer 112 may employ, for example, an SOC of doped silicon.
  • the photolithography exposure layer 113 may employ, for example, a positive photoresist and/or a negative photoresist.
  • the sidewall dielectric layer 114 may be silicon oxide, for example.
  • the capacitor connection line insulating layer 115 may be, for example, silicon nitride.
  • FIGS. 1 and 2 illustrate the structure after the bit line is formed, including a first metal conductive layer 103 , a second metal conductive layer 104 , and a second dielectric layer 105 and the mask layer 106, etc., the mask layer needs to be removed during the fabrication process of the capacitor connection line.
  • the capacitive connection line pattern mask which includes photolithography, etching, atomic layer deposition Processes such as etching and etching require the use of a dual patterning process.
  • the critical dimension of the sidewall dielectric layer silicon oxide 114 determines the width of the capacitor connection line, so the critical dimension of the sidewall dielectric layer silicon oxide 114 needs to be as large as possible. , but the excessively large sidewall dielectric layer silicon oxide 114 will cause the etched isolation structure to be incomplete, thereby causing a short circuit problem between the capacitor connection lines.
  • the substrate is sliced to obtain cross-sectional images of various angles of the memory of the present disclosure.
  • FIGS. 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B and 10C the formation process of the final capacitor connection line is shown. Further, referring to FIG. 9A , FIG. 9B and FIG. 9C , it can be seen that the sacrificial layer 108 will be completely removed eventually, which causes great waste to the high process cost of the sacrificial layer 108 .
  • FIGS. 11A to 18D are as follows:
  • semiconductor substrate 200 via filler 201, first silicon nitride layer 202, first metal conductive layer 203, second metal conductive layer 204, silicon nitride layer 205, dielectric structure, isolation layer 207, silicon nitride insulation layer 208, carbon mask layer 209, second dielectric layer 210, first lithographic anti-reflection layer 211, second lithographic anti-reflection layer 212, photoresist layer 213, oxide spacers 214, first isolation structure 215, The second isolation structure 216 .
  • the first photolithographic anti-reflection layer 211 may be an SOC material layer
  • the second photolithographic anti-reflection layer 212 may be a silicon-doped SOC material layer.
  • this embodiment provides a method for fabricating a capacitor connection line of a memory, including:
  • step S1902 a bit line layer and a first dielectric layer are sequentially formed on the substrate.
  • 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, on the semiconductor substrate 200 are formed via fillers 201, a first silicon nitride layer 202, a first metal conductive layer 203, a second Metal conductive layer 204, silicon nitride layer 205, dielectric structure and isolation layer 207, etc.
  • the filler 201 may be, for example, a polycrystalline silicon material and/or a single crystal silicon material.
  • the first metal conductive layer 203 may be, for example, titanium nitride and/or metal titanium.
  • the second metal conductive layer 204 may be, for example, a metal tungsten/silicide dock.
  • the first dielectric layer may be, for example, a silicon nitride layer 205 .
  • the oxide mask layer 206 may be silicon oxide, for example.
  • the isolation layer 207 may be, for example, silicon nitride.
  • the silicon nitride insulating layer 208 may be, for example, silicon nitride or SOD.
  • the hard mask may be, for example, a carbon mask layer 209 .
  • the second dielectric layer 210 may be, for example, silicon nitride or silicon oxynitride.
  • the first photolithographic anti-reflection layer 211 may, for example, use an SOC.
  • the second lithographic anti-reflection layer 212 may employ, for example, an SOC of doped silicon.
  • the photoresist layer 213 may be, for example, a positive photoresist and/or a negative photoresist.
  • the oxide spacers 214 may be silicon oxide, for example.
  • the bit line layer includes a conductive structure composed of a via filler 201 , a first metal conductive layer 203 and a second metal conductive layer 204 .
  • the via filler 201 may be polysilicon, for example, and the first metal conductive layer 203 may be nitrogen, for example.
  • the titanium oxide/titanium metal and the second metal conductive layer 204 may be, for example, metal tungsten/silicided dock.
  • the first dielectric layer includes a silicon nitride layer 205 .
  • the silicon nitride layer 205 and the isolation layer 207 are formed in two steps of silicon nitride, and the process methods and parameters are different. Compared with the silicon nitride layer 205, the isolation layer 207 has higher density.
  • first direction is the WL direction
  • second direction is the BL direction
  • first direction and the second direction are perpendicular to each other.
  • Step S1904 patterning the bit line layer and the first dielectric layer to form bit line structures spaced along the first direction and a dielectric structure on top of the bit line structure, wherein the width of the top cross section of the dielectric structure is greater than the width of the cross section of the bit line structure. The width of the section.
  • Step S1906 an insulating layer is formed on the substrate on which the bit line structure and the dielectric structure are formed, the insulating layer includes a material layer of the same material as the first dielectric layer, and in some embodiments, the insulating layer may include a silicon nitride layer 205 , and an isolation layer 207 and a silicon nitride insulating layer 208 over the silicon nitride layer 205 .
  • the thickness of the insulating layer of the sidewall of the bit line structure may be determined by the width of the dielectric structure.
  • the second dielectric layer 210 may include a silicon nitride layer and/or a silicon oxynitride layer.
  • Step S1908 as shown in FIG. 18D, in the first direction, using the dielectric structure as a mask, patterning the insulating layer, forming a first isolation structure 215 on the sidewall of the bit line structure, and in the second direction, patterning the insulating layer layer to form second isolation structures 216 arranged at intervals between adjacent bit line structures.
  • the oxide spacers 214 at corresponding positions above the bit line layer are formed on the mask layer, and the thickness of the isolation layer of the non-contact region NC between the bit line structures is mainly determined by the line width of the oxide spacers 214 , since the vertical speed of dry etching silicon oxide is much larger than the lateral speed, the oxide spacer 214 can be made of silicon oxide material to minimize the line width of the oxide spacer 214 .
  • the via filler 201 is a semiconductor conductive material, so , any two bit line structures must be isolated, and the oxide spacer 214 plays the role of isolation between the two.
  • the pattern is transferred to the carbon mask layer 209 and the second dielectric layer 210 by using the oxide spacer 214 as a mask, wherein the height of the carbon mask layer 209 is higher, so that the mask barrier can be better to complete the etching of the first dielectric layer.
  • dry etching is generally used to etch the silicon nitride insulating layer, and the process mainly uses gases such as CF4, CH2F2, and He.
  • gases such as CF4, CH2F2, and He.
  • the selectivity ratio of the second dielectric layer 210 is extremely high, and the second dielectric layer 210 is hardly etched.
  • the selection ratio of the carbon mask layer 209 to the second dielectric layer 210 is in the range of 2:1 ⁇ 1:2 when etching the silicon nitride insulating layer.
  • step S1910 a conductive structure is formed between the first isolation structure and the second isolation structure to form a storage node contact structure.
  • the hard mask layer is removed by dry etching, and the carbon mask layer 209 can be used for the hard mask layer.
  • the dry etching mainly uses O2 gas, and the flow rate of the O2 gas ranges from 300 sccm to 500 sccm.
  • the voltage range is 1500w ⁇ 2500w.
  • the capacitor connection lines can be directly etched without the need to prepare SOD, thereby reducing the the difficulty and cost of preparation.
  • the The deposition process forms an insulating layer on the substrate, the insulating layer includes a silicon nitride layer 205, an isolation layer 207 and a silicon nitride insulating layer 208 stacked in sequence; a patterned oxide layer is formed on the upper surface of the silicon nitride insulating layer 208 mask layer 206 to form an oxide mask layer 206 having the same pattern as the dielectric structure; and perform planarization treatment on the silicon nitride insulating layer 208 forming the oxide mask layer 206 .
  • an insulating layer is formed on the substrate through a deposition process, which is used to fill the void regions between different bit line structures, so as to realize electrical isolation between the bit line structures.
  • a deposition process which is used to fill the void regions between different bit line structures, so as to realize electrical isolation between the bit line structures.
  • the upper surface of the insulating layer and the upper surface of the oxide mask layer 206 form the same plane, and then the subsequent structural layers are deposited on the upper surface, which is beneficial to reduce the amount of the semiconductor substrate 200 on the surface. film stress.
  • the bit line layer and the first dielectric layer are patterned to form bit line structures spaced along the first direction and a dielectric structure on top of the bit line structures It also includes: sequentially forming a carbon mask layer 209 and a second dielectric layer 210 through a deposition process on the upper surface of the insulating layer after the planarization treatment, and the second dielectric layer 210 includes a silicon nitride layer and/or a silicon oxynitride layer .
  • the carbon mask layer 209 and the second dielectric layer 210 are sequentially formed on the upper surface of the insulating layer through a deposition process to form a mask layer and a composite hard mask layer for subsequent Etching of oxide spacers 214 .
  • the dielectric structure in a first direction, is used as a mask to pattern an insulating layer, a first isolation structure is formed on a sidewall of the bit line structure, and in a second direction, the insulating layer is patterned , before forming the second isolation structures arranged at intervals between the adjacent bit line structures, it includes: forming a photoresist coating on the second dielectric layer 210, and the photoresist coating includes a photoresist anti-reflection layer and a photoresist Layer 213, the lithographic anti-reflection layer can be, for example, the first lithographic anti-reflection layer 211 and the second lithographic anti-reflection layer 212; the lithographic coating is subjected to lithographic processing to obtain a patterned sacrificial layer of lithographic material; such as As shown in FIG.
  • a silicon oxide layer 214 is formed on the photoresist sacrificial layer and the second dielectric layer 210 by a deposition process; the silicon oxide layer 214 is etched by a dry etching process to obtain photolithography The anti-reflection layer and the spacers of the photolithographic anti-reflection layer; as shown in FIG. 14A and FIG. 14B , the photolithographic anti-reflection layer is removed by an oxidizing gas to obtain the oxidized spacers 214 on the bit line structure.
  • forming a conductive structure between the first isolation structure and the second isolation structure, and forming the storage node contact structure includes: using the oxide spacers 214 as The mask etches the second dielectric layer 210 and the carbon mask layer 209 and removes the oxide spacers 214 to obtain the patterned carbon mask layer and the second dielectric layer 210; as shown in FIGS. 16A , 16B and 16C As shown, the insulating layer is dry-etched using the patterned carbon mask layer and the dielectric structure as masks until the substrate is exposed.
  • the etching ratio of the dielectric structure and the insulating layer by dry etching ranges from 1:7 to 1:15.
  • removing the mask layer to obtain the capacitor connection line covered by the silicon nitride insulating layer includes: as shown in FIG. 17A , FIG. 17B and FIG. 17C , removing the carbon mask through a dry etching process The film layer 209; as shown in FIG. 18A, FIG. 18B and FIG. 18C, the oxide mask layer 206 is removed by a dry etching process, so as to obtain a capacitor connection line covered by an insulating layer.
  • the etching ratio of the oxide mask layer 206 to the insulating layer is greater than or equal to 1:1.
  • the thickness of the insulating layer ranges from 80 nm to 120 nm, and/or the thickness of the carbon mask layer 209 ranges from 80 nm to 130 nm, and the thickness of the second dielectric layer 210 ranges from 25 nm to 45 nm. .
  • this embodiment provides another method for fabricating a capacitor connection line of a memory, including:
  • Step S2002 the pattern of the photoresist layer 213 is transferred to the photolithography anti-reflection layer by dry etching.
  • step S2004 a layer of oxide spacers 214 is grown on the surface of the photolithographic anti-reflection layer.
  • step S2006 the top and bottom portions of the oxide spacers 214 are removed by dry etching, and then the photolithographic anti-reflection layer is removed. At this time, the oxide spacers 214 are used as masks to etch the underlying film.
  • Step S2008 using the oxide sidewall spacer 214 as a mask to transfer the pattern to the carbon mask layer 209 and the second dielectric layer 210, wherein the height of the carbon mask layer 209 is relatively high, and the carbon mask layer 209 can be used to block the pattern.
  • the etching of the silicon nitride insulating layer, the silicon nitride insulating layer is an embodiment of the insulating layer, but is not limited thereto.
  • Step S2010 using the high selectivity ratio between silicon oxide and silicon nitride, using the imaged carbon mask layer and the dielectric structure as masks, respectively, to complete the etching of the silicon nitride insulating layer.
  • step S2012 the carbon mask layer 209 is completely removed by dry etching.
  • step S2014 the dielectric structure is removed by dry etching. At this time, the etching of the capacitor connection line can be completed. It should be noted that the selection ratio of etching the dielectric structure at this time should be close to that of etching the silicon nitride insulating layer. 1:1 to ensure the flatness of the silicon nitride insulating layer.
  • a memory is also provided, and the memory can be prepared by the above-mentioned method for fabricating a capacitor connection line of a memory.
  • a computer-readable storage medium is also provided, on which a program product capable of implementing the above-described method of the present specification is stored.
  • various aspects of the present invention can also be implemented in the form of a program product, which includes program code, when the program product runs on a terminal device, the program code is used to cause the terminal device to execute the above-mentioned ""
  • the steps in accordance with various exemplary embodiments of the present invention are described in the Exemplary Methods" section.
  • the high selectivity ratio can be directly etched to form the capacitor connection line, without the need for Preparation of SOD (Sacrifice of Dielectric layer, sacrificial dielectric layer), thereby reducing the difficulty and cost of preparation.
  • SOD Silicon of Dielectric layer, sacrificial dielectric layer
  • silicon nitride can be directly etched to form a more complete isolation structure by using silicon oxide as a mask, so as to achieve the purpose of directly forming capacitor connection lines.
  • the short circuit problem of the capacitor connection line that is easy to occur during the etching process can be solved by using the smaller critical dimension line width.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供一种存储器的电容连接线的制作方法和存储器，其中，制作方法包括：在衬底上依次形成位线层和第一介质层；图案化位线层和第一介质层，形成沿第一方向间隔排布的位线结构和位于位线结构顶部的介质结构；在形成有位线结构和介质结构的衬底上形成绝缘层，以完全包覆位线结构和介质结构；以在相邻的位线结构之间形成间隔排布的第二隔离结构；在第一隔离结构和第二隔离结构之间形成导电结构，形成存储节点接触结构。

Description

存储器的电容连接线的制作方法和存储器
本公开基于申请号为202011221664.2，申请日为2020年11月05日，申请名称为“存储器的电容连接线的制作方法和存储器”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种存储器的电容连接线的制作方法和存储器。
背景技术
动态随机存取存储器是具有电容器结构的半导体器件，其中，电容器在形成位线层之后形成，且电容器通过存储节点接触插塞连接到有源区。近年来，DRAM芯片上的存储器单元的数量和密度急剧增加，器件的尺寸逐步减小，为了实现电容器与有源区的有效连接，存储节点接触插塞需要有较大的尺寸，在现有工艺中，在蚀刻较大关键尺寸线宽的存储节点接触孔时，容易出现刻蚀不完全而导致短路的问题。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种存储器的电容连接线的制作方法和存储器。
本公开的第一方面提供一个存储器的电容连接线的制作方法，包括：在衬底上依次形成位线层和第一介质层；图案化位线层和第一介质层，形成沿第一方向间隔排布的位线结构和位于位线结构顶部的介质结构，其中，介质结构顶部横截面的宽度大于位线结构横截面的宽度；在形成有位线结构和介质结构的衬底上形成绝缘层，以完全包覆位线结构和介质结构；在第一方向上，以介质结构为掩膜，图案化绝缘层，在位线结构的侧壁形成第一隔离结 构，在第二方向上，图案化绝缘层，以在相邻的位线结构之间形成间隔排布的第二隔离结构；在第一隔离结构和第二隔离结构之间形成导电结构，形成存储节点接触结构。
本公开的第二方面提供一个存储器，包括：存储器能够通过上述第一方面的存储器的电容连接线的制作方法制备获得。
本公开的实施例所提供的存储器制备方案，通过形成位元线刻蚀完成后的掩膜层，具有的高选择比可以直接刻蚀形成电容连接线，而不需要制备SOD(Sacrifice of Dielectric layer，牺牲介质层)，从而降低了制备难度和制备成本。
另外，利用氧化硅与氮化硅的高选择比，以氧化硅为掩膜可以直接刻蚀氮化硅形成更完整的隔离结构，从而达到直接形成电容连接线的目的。
最后，利用较小的关键尺寸线宽，可以解决因刻蚀过程中容易出现的电容连接线的短路问题。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1示出本公开实施例中一个存储器的电容连接线的示意图；
图2示出本公开实施例中另一个存储器的电容连接线的示意图；
图3A示出本公开实施例中另一个存储器的电容连接线的示意图；
图3B示出本公开实施例中又一个存储器的电容连接线的示意图；
图4A示出本公开实施例中另一个存储器的电容连接线的示意图；
图4B示出本公开实施例中另一个存储器的电容连接线的示意图；
图5A示出本公开实施例中又一个存储器的电容连接线的示意图；
图5B示出本公开实施例中另一个存储器的电容连接线的示意图；
图6A示出本公开实施例中另一个存储器的电容连接线的示意图；
图6B示出本公开实施例中又一个存储器的电容连接线的示意图；
图7A示出本公开实施例中另一个存储器的电容连接线的示意图；
图7B示出本公开实施例中又一个存储器的电容连接线的示意图；
图7C示出本公开实施例中另一个存储器的电容连接线的示意图；
图8A示出本公开实施例中另一个存储器的电容连接线的示意图；
图8B示出本公开实施例中又一个存储器的电容连接线的示意图；
图8C示出本公开实施例中另一个存储器的电容连接线的示意图；
图9A示出本公开实施例中另一个存储器的电容连接线的示意图；
图9B示出本公开实施例中又一个存储器的电容连接线的示意图；
图9C示出本公开实施例中另一个存储器的电容连接线的示意图；
图10A示出本公开实施例中另一个存储器的电容连接线的示意图；
图10B示出本公开实施例中又一个存储器的电容连接线的示意图；
图10C示出本公开实施例中又一个存储器的电容连接线的示意图；
图11A示出本公开实施例中另一个存储器的电容连接线的示意图；
图11B示出本公开实施例中又一个存储器的电容连接线的示意图；
图12A示出本公开实施例中另一个存储器的电容连接线的示意图；
图12B示出本公开实施例中另一个存储器的电容连接线的示意图；
图13A示出本公开实施例中又一个存储器的电容连接线的示意图；
图13B示出本公开实施例中另一个存储器的电容连接线的示意图；
图14A示出本公开实施例中另一个存储器的电容连接线的示意图；
图14B示出本公开实施例中又一个存储器的电容连接线的示意图；
图15A示出本公开实施例中另一个存储器的电容连接线的示意图；
图15B示出本公开实施例中又一个存储器的电容连接线的示意图；
图15C示出本公开实施例中另一个存储器的电容连接线的示意图；
图16A示出本公开实施例中另一个存储器的电容连接线的示意图；
图16B示出本公开实施例中又一个存储器的电容连接线的示意图；
图16C示出本公开实施例中另一个存储器的电容连接线的示意图；
图17A示出本公开实施例中另一个存储器的电容连接线的示意图；
图17B示出本公开实施例中又一个存储器的电容连接线的示意图；
图17C示出本公开实施例中另一个存储器的电容连接线的示意图；
图18A示出本公开实施例中另一个存储器的电容连接线的示意图；
图18B示出本公开实施例中又一个存储器的电容连接线的示意图；
图18C示出本公开实施例中又一个存储器的电容连接线的示意图；
图18D示出本公开实施例中一个存储器的电容连接线的切片位置的俯视示意图；
图19示出本公开实施例中一个存储器的电容连接线的制备方法的流程图；和
图20示出本公开实施例中另一个存储器的电容连接线的制备方法的流程图。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本申请提供的方案，通过形成位元线刻蚀完成后形成的具有高选择比掩膜层，直接刻蚀形成电容连接线，而不需要制备SOD，从而降低了制备难度和制备成本。另外，利用氧化硅与氮化硅的高选择比，以氧化硅为掩膜可以提升刻蚀氮化硅的效果，更易获得刻蚀完整的第一隔离结构和第二隔离结构，从而达到直接形成电容连接线的目的，利用较小的关键尺寸线宽，可以解决因刻蚀过程中容易出现的电容连接线的短路问题。
图1至图10C中的附图标记和结构名称如下：
半导体衬底100、通孔填充物101、第一介质层102、第一金属导电层103、第二金属导电层104、第二介质层105、掩膜层106、隔离层107、牺牲层108、硬掩膜109、第三介质层110、第一光刻抗反射层111、第二光刻抗反射层112、光刻曝光层113、侧壁介质层114、电容连接线绝缘层115。
在一种实施例中，填充物101可例如采用多晶硅材料和/或单晶硅材料。
在一种实施例中，第一介质层102可例如采用氮化硅。
在一种实施例中，第一金属导电层103可例如采用氮化钛和/或金属钛。
在一种实施例中，第二金属导电层104可例如采用金属钨/硅化坞。
在一种实施例中，第二介质层105可例如采用氮化硅。
在一种实施例中，掩膜层106可例如采用氧化硅。
在一种实施例中，隔离层107可例如采用氮化硅。
在一种实施例中，牺牲层108可例如采用氧化硅或者SOD。
在一种实施例中，硬掩膜109可例如采用碳。
在一种实施例中，第三介质层110可例如采用氮化硅或氮氧化硅。
在一种实施例中，第一光刻抗反射层111可例如采用SOC(spin on carbon，旋涂的有机碳)。
在一种实施例中，第二光刻抗反射层112可例如采用参杂硅的SOC。
在一种实施例中，光刻曝光层113可例如采用正光刻胶和/或负光刻胶。
在一种实施例中，侧壁介质层114可例如采用氧化硅。
在一种实施例中，电容连接线绝缘层115可例如采用氮化硅。
图1至图10C为一种电容连接线结构的制作方法，图1和图2为位元线形成后的结构，包括第一金属导电层103、第二金属导电层104、第二介质层105和掩膜层106等，在电容连接线制作工艺中需要移除掩膜层。
其中，参见图3A、图3B、图4A、图4B、图5A、图5B、图6A和图6B所示，为电容连接线图形掩膜的形成过程，其中包括光刻、蚀刻、原子层沉积和蚀刻等工艺，需要用到图形双重化工艺。
发明人通过大量存储器制备实验发现，如图6A和图6B所示，侧壁介质层氧化硅114的关键尺寸决定电容连接线的宽度，因此侧壁介质层氧化硅114的关键尺寸需要越大越好，但是过大的侧壁介质层氧化硅114会造成刻蚀的隔离结构不完全，进而导致电容连接线之间出现短路问题。
参见图7A所示的WL位置、NC位置、BL位置和平行AA方向，对衬底进行切片处理，以得到本公开的存储器的多个角度的剖面图像。
参考图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B和图10C所示，即为最终电容连接线的形成工艺。进一步地，参考图9A、图9B和图9C可以看出，牺牲层108最终会被完全去掉，这对牺牲层108的高昂工艺成本造成极大的浪费。
本申请实施例提供的方案涉及存储器制造技术，具体通过如下实施例进行说明。
下面，将结合附图图11A至图20及实施例对本示例实施方式中的存储器的电容连接线的制作方法的各个步骤进行更详细的说明。
图11A至图18D中的附图标记和结构名称如下：
半导体衬底200、通孔填充物201、第一氮化硅层202、第一金属导电层203、第二金属导电层204、氮化硅层205、介质结构、隔离层207、氮化硅绝缘层208、碳掩膜层209、第二介质层210、第一光刻抗反射层211、第二光刻抗反射层212、光刻胶层213、氧化侧墙214、第一隔离结构215、第二隔离结构216。
其中，第一光刻抗反射层211可以采用SOC材料层，第二光刻抗反射层212可以采用掺杂硅的SOC材料层。
如图19所示，本实施例提供了一个存储器的电容连接线的制作方法，包括：
步骤S1902，在衬底上依次形成位线层和第一介质层。
在上述实施例中，如图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C所示，在半导体衬底200上形成有通孔填充物201、第一氮化硅层202、第一金属导电层203、第二金属导电层204、氮化硅层205、介质结构和隔离层207等。
在一种实施例中，填充物201可例如采用多晶硅材料和/或单晶硅材料。
在一种实施例中，第一金属导电层203可例如采用氮化钛和/或金属钛。
在一种实施例中，第二金属导电层204可例如采用金属钨/硅化坞。
在一种实施例中，第一介质层可例如采用氮化硅层205。
在一种实施例中，氧化掩膜层206可例如采用氧化硅。
在一种实施例中，隔离层207可例如采用氮化硅。
在一种实施例中，氮化硅绝缘层208可例如采用氮化硅或者SOD。
在一种实施例中，硬掩膜可例如采用碳掩膜层209。
在一种实施例中，第二介质层210可例如采用氮化硅或氮氧化硅。
在一种实施例中，第一光刻抗反射层211可例如采用SOC。
在一种实施例中，第二光刻抗反射层212可例如采用参杂硅的SOC。
在一种实施例中，光刻胶层213可例如采用正光刻胶和/或负光刻胶。
在一种实施例中，氧化侧墙214可例如采用氧化硅。
其中，位线层包括通孔填充物201、第一金属导电层203和第二金属导电层204构成的导电结构，通孔填充物201可例如采用多晶硅，第一金属导电层203可例如采用氮化钛/金属钛和第二金属导电层204可例如采用金属钨/硅化坞。
其中，第一介质层包括氮化硅层205。
其中，氮化硅层205和隔离层207是两次氮化硅形成步骤，工艺方法和参数均存在差别，相较氮化硅层205而言，隔离层207的致密性更高。
另外，第一方向为WL方向，第二方向为BL方向，第一方向和第二方向相互垂直。
步骤S1904，图案化位线层和第一介质层，形成沿第一方向间隔排布的位线结构和位于位线结构顶部的介质结构，其中，介质结构顶部横截面的宽度大于位线结构横截面的宽度。
步骤S1906，在形成有位线结构和介质结构的衬底上形成绝缘层，该绝缘层包含与第一介质层材质相同的材料层，在一些实施例中，该绝缘层可以包括氮化硅层205，以及位于氮化硅层205上方的隔离层207和氮化硅绝缘层208。
位线结构的侧壁的绝缘层的厚度可以由介质结构的宽度决定。
在上述实施例中，第二介质层210可以包括氮化硅层和/或氮氧化硅层。
步骤S1908，如图18D所示，在第一方向上，以介质结构为掩膜，图案化绝缘层，在位线结构的侧壁形成第一隔离结构215，在第二方向上，图案化绝缘层，以在相邻的位线结构之间形成间隔排布的第二隔离结构216。
在上述实施例中，在掩膜层上形成位线层的上方对应位置的氧化侧墙214，位线结构之间的非接触区NC的隔离层的厚度主要由氧化侧墙214的线宽决定，由于干法刻蚀氧化硅的纵向速率远远大于横向速率，因此，氧化侧墙214可采用氧化硅材料，以尽量减小氧化侧墙214的线宽。
如图11A、图11B、图12A、图13A、图14A、图15A、图15B、图16A、图17A、图17B、图18A、图18B所示的通孔填充物201为半导体导电材料， 因此，任两个位线结构之间必须隔离，该氧化侧墙214即起两者之间的到隔绝作用。
在上述实施例中，以氧化侧墙214为掩膜将图形转移到碳掩膜层209和第二介质层210，其中，碳掩膜层209的高度较高，以此掩膜阻挡可以较好的完成第一介质层的刻蚀。
在一些实施例中，通常使用干法刻蚀的方法来刻蚀氮化硅绝缘层，该工艺主要使用CF4、CH2F2和He等气体。刻蚀碳掩膜层209时对第二介质层210的选择比极高，几乎不会刻蚀第二介质层210。另外，刻蚀氮化硅绝缘层时对碳掩膜层209和第二介质层210的选择比的范围为2:1～1:2。
步骤S1910，在第一隔离结构和第二隔离结构之间形成导电结构，形成存储节点接触结构。
在上述实施例中，通过干法刻蚀的方法去除硬掩膜层，硬掩膜层可采用碳掩膜层209，干法刻蚀主要使用O2气体，O2气体的流量范围为300sccm～500sccm，电压范围为1500w～2500w。
综上，通过在形成位线层的衬底上形成位于位线结构顶部的介质结构，以介质结构为掩膜，图案化绝缘层，在位线结构的侧壁形成第一隔离结构，在第二方向上，图案化绝缘层，以在相邻的位线结构之间形成间隔排布的第二隔离结构，利用高选择比可以直接刻蚀形成电容连接线，而不需要制备SOD，从而降低了制备难度和制备成本。
在本公开的一个实施例中，参见图15B所示，图案化位线层和第一介质层，形成沿第一方向间隔排布的位线结构和位于位线结构顶部的介质结构之后，通过淀积工艺在衬底上形成绝缘层，该绝缘层包括依次层叠的氮化硅层205、隔离层207和氮化硅绝缘层208；在氮化硅绝缘层208的上表面形成图案化的氧化掩膜层206，以形成与介质结构具有相同图形的氧化掩膜层206；对形成氧化掩膜层206的氮化硅绝缘层208进行平坦化处理。
在上述实施例中，通过淀积工艺在衬底上形成绝缘层，用于填充不同位线结构之间的空隙区域，以实现位线结构之间的电隔离。另外，通过对绝缘层进行平坦化处理，使绝缘层的上表面与氧化掩膜层206的上表面形成同一个平面，进而在上表面淀积后续的结构层，有利于降低半导体衬底200上的薄膜应力。
在本公开的一个实施例中，如图13A和图13B所示，图案化位线层和第一介质层，形成沿第一方向间隔排布的位线结构和位于位线结构顶部的介质结构还包括：在平坦化处理后的绝缘层的上表面，通过淀积工艺依次形碳掩膜层209和第二介质层210，第二介质层210包括氮化硅层和/或氮氧化硅层。
在上述实施例中，通过在绝缘层的上表面，通过淀积工艺依次形成碳掩膜层209和第二介质层210，以形成掩膜层，形成复合的硬掩膜层，以进行后续的氧化侧墙214的刻蚀。
在本公开的一个实施例中，在第一方向上，以介质结构为掩膜，图案化绝缘层，在位线结构的侧壁形成第一隔离结构，在第二方向上，图案化绝缘层，以在相邻的位线结构之间形成间隔排布的第二隔离结构之前包括：在第二介质层210上形成光刻涂层，光刻涂层包括光刻抗反射层和光刻胶层213，光刻抗反射层可例如第一光刻抗反射层211和第二光刻抗反射层212；对光刻涂层进行光刻处理，以得到图形化的光刻材料牺牲层；如图13A和图13B所示，通过淀积工艺在光刻材料牺牲层和第二介质层210上形成氧化硅层214；通过干法刻蚀工艺对氧化硅层214进行刻蚀，以得到光刻抗反射层和光刻抗反射层的侧墙；如图14A和图14B所示，通过氧化气体去除光刻抗反射层，以得到位线结构上的氧化侧墙214。
在本公开的一个实施例中，如图15A、图15B和图15C所示，在第一隔离结构和第二隔离结构之间形成导电结构，形成存储节点接触结构包括：以氧化侧墙214为掩膜对第二介质层210和碳掩膜层209进行刻蚀并去除氧化侧墙214，以得到图形化的碳掩膜层和第二介质层210；如图16A、图16B和图16C所示，以图形化的碳掩膜层和介质结构为掩膜对绝缘层进行干法刻蚀，至暴露衬底为止。
在本公开的一个实施例中，通过干法刻蚀对介质结构和绝缘层的刻蚀比的范围为1:7～1:15。
在本公开的一个实施例中，去除掩膜层，以得到氮化硅绝缘层包覆的电容连接线包括：如图17A、图17B和图17C所示，通过干法刻蚀工艺去除碳掩膜层209；如图18A、图18B和图18C所示，通过干法刻蚀工艺去除氧化掩膜层206，以得到绝缘层包覆的电容连接线。
在本公开的一个实施例中，通过干法刻蚀工艺去除氧化掩膜层206时， 对氧化掩膜层206和绝缘层的刻蚀比大于或等于1:1。
在本公开的一个实施例中，绝缘层的膜厚范围为80nm～120nm，和/或碳掩膜层209的膜厚范围为80nm～130nm，第二介质层210的膜厚范围为25nm～45nm。
如图20所示，本实施例提供了另一个存储器的电容连接线的制作方法，包括：
步骤S2002，通过干法蚀刻的方式将光刻胶层213的图形转移到光刻抗反射层上。
步骤S2004，在光刻抗反射层表面生长一层氧化侧墙214。
步骤S2006，以干法刻蚀的方式去除氧化侧墙214的顶部和底部部分，再去除光刻抗反射层，此时的氧化侧墙214将作为掩膜来刻蚀下层膜。
步骤S2008，以氧化侧墙214为掩膜将图形转移到碳掩膜层209和第二介质层210，其中碳掩膜层209的高度较高，以碳掩膜层209阻挡可以较好的完成氮化硅绝缘层的刻蚀，氮化硅绝缘层即绝缘层的一种实施例，但不限于此。
步骤S2010，利用氧化硅与氮化硅之间的高选择比，分别以图像化的碳掩膜层和介质结构为掩膜完成对氮化硅绝缘层的刻蚀。
步骤S2012，使用干法刻蚀的方式完全去除碳掩膜层209。
步骤S2014，通过干法刻蚀的方式去除介质结构，此时即可完成对电容连接线的刻蚀，需要注意的是此时刻蚀介质结构时应与刻蚀氮化硅绝缘层的选择比接近为1:1，以确保氮化硅绝缘层的平整度。
在本公开的示例性实施例中，还提供了一个存储器，存储器能够通过上述存储器的电容连接线的制作方法制备获得。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本公开的示例性实施例中，还提供了一个计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一个程序产品的形式，其包括程序代码，当程序产品在终端设备上运行时，程序代码用于使终端设备执行本说明书上述 “示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的存储器的电容连接线的制作方法和存储器中，通 过形成位元线刻蚀完成后的掩膜层，具有的高选择比可以直接刻蚀形成电容连接线，而不需要制备SOD(Sacrifice of Dielectric layer，牺牲介质层)，从而降低了制备难度和制备成本。另外，利用氧化硅与氮化硅的高选择比，以氧化硅为掩膜可以直接刻蚀氮化硅形成更完整的隔离结构，从而达到直接形成电容连接线的目的。最后，利用较小的关键尺寸线宽，可以解决因刻蚀过程中容易出现的电容连接线的短路问题。

Claims (10)

  1. 一种存储器的电容连接线的制作方法，包括：
    在衬底上依次形成位线层和第一介质层；
    图案化所述位线层和所述第一介质层，形成沿第一方向间隔排布的位线结构和位于所述位线结构顶部的介质结构，其中，所述介质结构顶部横截面的宽度大于所述位线结构横截面的宽度；
    在形成有所述位线结构和所述介质结构的衬底上形成绝缘层，以完全包覆所述位线结构和所述介质结构；
    在所述第一方向上，以所述介质结构为掩膜，图案化所述绝缘层，在所述位线结构的侧壁形成第一隔离结构，在第二方向上，图案化所述绝缘层，以在相邻的所述位线结构之间形成间隔排布的第二隔离结构；
    在所述第一隔离结构和所述第二隔离结构之间形成导电结构，形成存储节点接触结构。
  2. 根据权利要求1所述的存储器的电容连接线的制作方法，在形成有所述位线结构和所述介质结构的衬底上形成绝缘层之后，还包括：
    在所述绝缘层上形成氧化掩膜层；
    图案化所述氧化掩膜层，以在所述绝缘层中形成与所述介质结构相同的图案，其中，所述绝缘层包括依次层叠的氮化硅层、隔离层和氮化硅绝缘层。
  3. 根据权利要求2所述的存储器的电容连接线的制作方法，在所述绝缘层上形成氧化掩膜层之后，还包括：
    在所述绝缘层表面通过淀积工艺依次形成碳掩膜层和第二介质层，所述第二介质层包括氮化硅层和/或氮氧化硅层。
  4. 根据权利要求3所述的存储器的电容连接线的制作方法，在所述第一方向上，以所述介质结构为掩膜，图案化所述绝缘层，在所述位线结构的侧壁形成第一隔离结构，在第二方向上，图案化所述绝缘层，以在相邻的所述位线结构之间形成间隔排布的第二隔离结构之前包括：
    在所述第二介质层上形成光刻涂层，所述光刻涂层包括光刻抗反射层和光刻胶层；
    对所述光刻涂层进行光刻处理，以得到图案化的光刻材料牺牲层；
    通过淀积工艺在所述光刻材料牺牲层和所述第二介质层上形成氧化层；
    通过干法刻蚀工艺对所述氧化层进行刻蚀，以得到所述光刻抗反射层和所述光刻抗反射层的侧墙；
    通过氧化气体去除所述光刻抗反射层，以得到所述位线结构上的氧化侧墙。
  5. 根据权利要求4所述的存储器的电容连接线的制作方法，其中，在所述第一隔离结构和所述第二隔离结构之间形成导电结构，形成存储节点接触结构包括：
    以所述氧化侧墙为掩膜对所述第二介质层和所述碳掩膜层进行刻蚀并去除所述氧化侧墙，以得到图案化的碳掩膜层；
    以图案化的所述碳掩膜层和所述介质结构为掩膜对所述绝缘层进行干法刻蚀，至暴露所述衬底为止，以形成所述第一方向上的第一隔离结构和所述第二方向上的第二隔离结构。
  6. 根据权利要求5所述的存储器的电容连接线的制作方法，在所述第一隔离结构和所述第二隔离结构之间形成导电结构，形成存储节点接触结构还包括：
    通过干法刻蚀工艺去除所述碳掩膜层；
    通过干法刻蚀工艺去除所述氧化掩膜层，并在所述第一隔离结构和所述第二隔离结构之间形成导电结构，以形成所述存储节点接触结构。
  7. 根据权利要求2-5中任一项所述的存储器的电容连接线的制作方法，其中，
    通过干法刻蚀对所述氧化掩膜层和所述绝缘层的刻蚀比的范围为1:7～1:15。
  8. 根据权利要求7所述的存储器的电容连接线的制作方法，其中，
    通过干法刻蚀工艺去除所述氧化掩膜层时，对所述氧化掩膜层和所述绝缘层的刻蚀比大于或等于1:1。
  9. 根据权利要求5所述的存储器的电容连接线的制作方法，其中，
    所述绝缘层的膜厚范围为80nm～120nm，和/或所述碳掩膜层的膜厚范围为80nm～130nm，所述第二介质层的膜厚范围为25nm～45nm。
  10. 一个存储器，包括：
    所述存储器能够通过权利要求1-9中任一项所述的存储器的电容连接线的制作方法制备获得。
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