WO2022085062A1 - 光半導体装置 - Google Patents

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optical semiconductor
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裕光 板本
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三菱電機株式会社
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    • H01S5/0265—Intensity modulators

Definitions

  • This application relates to an optical semiconductor device.
  • the conventional optical semiconductor device adopts a structure in which a capacitor is inserted between the light emitting element and the ground (GND) in order to reduce power consumption.
  • a protection resistor is connected in parallel with the capacitor in order to prevent the charge from being charged (see, for example, Patent Document 1).
  • the present application discloses a technique for solving the above-mentioned problems, and an object thereof is to provide an optical semiconductor device provided with a miniaturized submount substrate while providing a protective resistor.
  • the optical semiconductor device disclosed in the present application includes a substrate provided with a first GND pattern, a first conductive pattern and a second conductive pattern on the front surface and a second GND pattern on the back surface, and the first one.
  • a light emitting element bonded to the front surface of the GND pattern, a capacitor whose back surface is bonded to the surface of the second conductive pattern and whose front surface is connected to the surface electrode of the light emitting element via a first wire, and the above.
  • the above-mentioned GND pattern is provided with a second resistor for connecting the substrate via the plate thickness direction.
  • the submount board can be miniaturized while providing a protective resistor.
  • FIG. It is an equivalent circuit diagram which shows the electric structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is a plan view and sectional drawing which shows the structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is an equivalent circuit diagram and the plan view which show the other structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is a top view which shows the other structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is a figure which shows the relationship between the attenuation amount and frequency. It is a figure which shows the relationship between the attenuation amount and resistance value. It is a figure which shows the relationship between the attenuation amount and frequency.
  • FIG. 1 It is a top view which shows the other structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is a top view which shows the other structure of the optical semiconductor device which concerns on Embodiment 1.
  • FIG. It is a figure which shows the relationship between the attenuation amount and frequency.
  • Embodiment 1 With the increase in the number of wavelengths of optical semiconductor devices, the number of devices in which a plurality of light emitting elements 1 are mounted on one optical semiconductor device is increasing. In the first embodiment, an example in which two light emitting elements 1 are mounted on one optical semiconductor device is shown.
  • FIG. 1 is an equivalent circuit diagram showing an electrical configuration of the optical semiconductor device 101 according to the first embodiment of the present application.
  • the optical semiconductor device 101 is a TOSA (Transmitter Optical Sub-Assembly), and is a light emitting element 1, a matching resistance 3 as a first resistance, a capacitor 4, and a protection resistance 6 as a second resistance.
  • the anode of the light emitting element 1 is connected to the drive circuit 5, and the cathode is connected to GND.
  • the matching resistor 3 and the capacitor 4 and the protection resistor 6 are connected in parallel with the light emitting element 1.
  • the light emitting element 1 is, for example, an EML-LD (Electro-absorption Modulator Laser Diode).
  • the light emitting element 1 emits light in response to a high-frequency modulated electric signal supplied from the drive circuit 5.
  • the matching resistance 3 and the capacitor 4 may be arranged from the drive circuit 5 side.
  • FIGS. 2A and 2B are diagrams showing the configuration of the optical semiconductor device 101 according to the first embodiment of the present application.
  • 2 (a) is a plan view
  • FIG. 2 (b) is a cross-sectional view taken along the line AA of FIG. 2 (a).
  • the optical semiconductor device 101 is provided with a submount substrate 7 on the carrier substrate 8.
  • the carrier substrate 8 is made of, for example, CuW
  • the submount substrate 7 is made of, for example, AlN.
  • Conductive patterns 21 and 22 are provided on both sides of the carrier substrate 8.
  • a second GND pattern 19 is provided on the back surface of the submount substrate 7.
  • the conductive pattern 21 of the carrier substrate 8 and the second GND pattern 19 of the submount substrate 7 are joined by solder or the like.
  • a first conductive pattern 11 and a first GND pattern 13 separated from each other are provided on the surface of the submount substrate 7.
  • the surfaces of the first conductive pattern 11 and the first GND pattern 13 are gold-plated. Further, although the light receiving element is not mounted in the first embodiment, it may be mounted.
  • the back electrode (not shown) of the light emitting element 1 is bonded to the first GND pattern 13 formed on the surface of the submount substrate 7 by soldering or the like.
  • the surface electrode (not shown) of the light emitting element 1 has a wire 2a as a first wire and a wire 2b as a second wire on the surface electrode (not shown) of the capacitor 4 and the first conductive pattern 11, respectively. It is connected via.
  • the back electrode (not shown) of the capacitor 4 is bonded to the second conductive pattern 14 formed on the surface of the submount substrate 7 by soldering or the like.
  • the surface electrode (not shown) of the capacitor 4 is connected to the surface electrode (not shown) of the light emitting element 1 via a wire 2a.
  • the second conductive pattern 14 to be mounted and the first GND pattern 13 are connected by the matching resistance 3, and are connected in parallel with the light emitting element 1 and in series with the matching resistance 3.
  • the matching resistance 3 connects the second conductive pattern 14 on which the capacitor 4 is mounted and the first GND pattern 13 that joins the light emitting element 1, and is connected in parallel to the light emitting element 1.
  • the resistance value of the matching resistor 3 is set to 50 ⁇ for impedance matching, but may be changed from 50 ⁇ for fine adjustment of the characteristics.
  • the optical semiconductor device 101 is characterized in that the protection resistance 6 is composed of a second resistance 16a in which a resistor is filled in a hole.
  • the second resistance 16a is formed by filling a hole provided in the submount substrate 7 with, for example, a resistor paste.
  • the second resistor 16a filled with the resistor penetrates the submount substrate 7 and is connected to the surface electrode (not shown) of the light emitting element 1 via the wire 2b as a sub of the first conductive pattern 11.
  • the end portion 11a for connecting to the outside near the side surface of the mount board 7 and the second GND pattern 19 formed on the back surface of the submount board 7 are connected in parallel with the light emitting element 1, the matching resistance 3 and the capacitor 4. Be connected. As a result, the electric charge is not charged to the front electrode of the capacitor 4, and can be released to the second GND pattern 19 on the back surface of the submount substrate 7 from the second resistance 16a filled with the resistor.
  • the first conductive pattern 11 is connected to the modulation electric signal wiring 12a by the wire 17.
  • the first GND pattern 13 is connected to the GND wiring 12b by the wire 18.
  • the GND wiring 12b is provided on both sides of the modulation electric signal wiring 12a, and the first GND pattern 13 is provided on both sides of the first conductive pattern 11 to form a coplanar waveguide. ..
  • the modulated electric signal wiring 12a and the first conductive pattern 11 transmit the modulated electric signal from the drive circuit 5.
  • the wires 2a, 2b, 17, and 18 are, for example, gold wires, but may be ribbon-shaped gold wires or the like.
  • the number of light emitting elements 1 may be one, or may be three or more.
  • 3 (a) and 3 (b) show an example of an optical semiconductor device 101 in which one light emitting device is mounted.
  • FIG. 3A is an equivalent circuit diagram
  • FIG. 3B is a plan view.
  • the second resistance 16a is provided at the external connection end portion 11a of the first conductive pattern 11, but the present invention is not limited to this.
  • the second resistance 16b provided at the end portion 11b for connection with the light emitting element 1 may be used.
  • a second resistor 16c provided in the connection portion 11c between the connection end portion 11b of the first conductive pattern 11 with the light emitting element 1 and the external connection end portion 11a. May be good.
  • the connecting ends 11a and 11b at both ends of the first conductive pattern 11 have a wide pattern area to form a capacitive component in order to cancel the inductance component of the wire. Therefore, the second resistances 16a and 16b can be easily connected to the first conductive pattern 11, which also has an effect of improving productivity.
  • the second resistance 16a is set as the protection resistance 6, but the simulation result showing the relationship between the signal attenuation and the frequency when the resistance value of the resistor to be filled in the second resistance 16a is shaken. Is shown in FIG. In the simulation, the resistance value of the matching resistor 3 was set to 50 ⁇ , and the capacitance of the capacitor 4 was set to 10nF.
  • the horizontal axis indicates the frequency of the signal input to the optical semiconductor device 101.
  • the vertical axis indicates the amount of attenuation when the optical semiconductor device 101 transmits a signal.
  • Line I, line II, line III, and line IV show the results when the resistance values of the second resistor 16a are 2.1 k ⁇ , 1.1 k ⁇ , 0.3 k ⁇ , and 0.1 k ⁇ , respectively.
  • the signal strength is halved.
  • the amount of attenuation at 0 GHz fluctuates depending on the resistance value, and the smaller the resistance value, the larger the amount of fluctuation.
  • FIG. 6 is a simulation result showing the relationship between the signal attenuation and the resistance value at 0 GHz when the resistance value of the resistor to be filled in the second resistor 16a is shaken.
  • the horizontal axis shows the resistance value of the resistor to be filled in the second resistance 16a.
  • the vertical axis shows the amount of attenuation when the optical semiconductor device 101 at 0 GHz transmits a signal. The smaller the resistance value, the larger the amount of attenuation tends to be. Therefore, the resistance value is preferably 0.3 k ⁇ or more in order to obtain desired characteristics.
  • FIG. 7 shows a second resistor 16a (resistance value 0.1 k ⁇ ) provided at the external connection end 11a of the first conductive pattern 11 and a second resistor provided at the connection end 11b with the light emitting element 1.
  • 16b resistance value 0.1 k ⁇
  • 16c resistance value
  • the horizontal axis indicates the frequency of the signal input to the optical semiconductor device 101.
  • the vertical axis indicates the amount of attenuation when the optical semiconductor device 101 transmits a signal.
  • Line V, line VI, and line VII show the results for the second resistance 16a, the second resistance 16b, and the second resistance 16c, respectively. From FIG. 7, the second resistance 16a and the second resistance 16b installed at the end of the first conductive pattern 11 have the same characteristics, but are installed in the center of the first conductive pattern 11. It was confirmed that the second resistance 16c has a large attenuation in a high band of 20 GHz or more, and the high frequency performance is higher when it is installed at the end of the first conductive pattern 11.
  • the area is only equal to the line width of the first conductive pattern 11, so if the position of the second resistance 16c shifts, it will come into contact with the adjacent first GND pattern 13 and the characteristics will be poor. Therefore, high manufacturing accuracy of the second resistance 16c is required.
  • FIG. 8 shows a form in which the capacitor 4 is installed on the carrier substrate 8.
  • the carrier substrate 8 shown in FIG. 8 is, for example, AlN.
  • a conductive pattern 21 and a second conductive pattern 14 are provided on the carrier substrate 8.
  • the back electrode (not shown) of the capacitor 4 and the second conductive pattern 14 are joined by solder or the like.
  • the surface electrode of the capacitor 4 (not shown) and the top electrode of the light emitting element 1 are connected by a wire 2a.
  • a conductive pattern 28 is provided on the submount substrate 7.
  • the conductive pattern 28 and the second conductive pattern 14 are connected by a wire 27. This configuration has the effect that the submount substrate 7 can be further miniaturized.
  • FIG. 9 shows another form in which the capacitor 4 is installed on the carrier substrate 8.
  • the carrier substrate 8 shown in FIG. 9 is, for example, CuW.
  • the back electrode of the capacitor 4 and the conductive pattern 21 are joined by solder or the like.
  • a conductive pattern 29, a conductive pattern 31 and a matching resistance 3 are provided on the submount substrate 7, and the matching resistance 3 is connected between the conductive pattern 29 and the conductive pattern 31.
  • the surface electrode (not shown) of the light emitting element 1 and the conductive pattern 29 are connected by a wire 2a.
  • the conductive pattern 31 and the surface electrode (not shown) of the capacitor 4 are connected by a wire 30. This configuration has the effect that the submount substrate 7 can be further miniaturized.
  • the first GND pattern 13, the first conductive pattern 11 and the second conductive pattern 14 are provided on the front surface, and the second conductive pattern 14 is provided on the back surface.
  • the submount substrate 7 provided with the GND pattern 19 of the above, the light emitting element 1 bonded to the front surface of the first GND pattern 13, and the back surface bonded to the front surface of the second conductive pattern 14, and the front surface is the light emitting element 1.
  • a protection resistor 6 for connecting the connected first conductive pattern 11 and the second GND pattern 19 through the submount substrate 7 is provided, and the protection resistor 6 (second resistor 16a) is subordinated. Since the conductor is formed by filling the holes provided in the mount substrate 7, the submount substrate can be miniaturized while providing a protective resistor.
  • Embodiment 2 In the first embodiment, the protection resistance 6 is formed by the resistor filled in the hole, but in the second embodiment, the case where the protection resistance 6 is formed by the resistor paste applied to the side wall of the hole will be described.
  • FIG. 10 (a) and 10 (b) are diagrams showing the configuration of the optical semiconductor device 102 according to the second embodiment of the present application.
  • 10 (a) is a plan view
  • FIG. 10 (b) is a cross-sectional view taken along the line AA of FIG. 10 (a).
  • the protection resistance 6 is composed of a second resistance 26a formed by a resistor paste applied to the side wall of the hole provided in the submount substrate 7. It is characterized by. As shown in FIGS. 10 (a) and 10 (b), in the optical semiconductor device 102, the second resistance 26a penetrates the submount substrate 7 and becomes a surface electrode (not shown) of the light emitting element 1. The end portion 11a for connecting to the outside near the side surface of the submount substrate 7 of the first conductive pattern 11 connected via the wire 2b, and the second GND pattern 19 formed on the back surface of the submount substrate 7 are connected. Connecting.
  • Other configurations of the optical semiconductor device 102 according to the second embodiment are the same as those of the optical semiconductor device 101 of the first embodiment, and the corresponding portions are designated by the same reference numerals and the description thereof will be omitted.
  • the second resistance 26a is set as the protection resistance 6, but the relationship between the signal attenuation and the frequency when the resistance value of the resistor paste applied by the second resistance 26a is 0.1 k ⁇ is considered.
  • the simulation results shown are shown in FIG. In the simulation, the resistance value of the matching resistor 3 was set to 50 ⁇ , and the capacitance of the capacitor 4 was set to 10nF.
  • the horizontal axis indicates the frequency of the signal input to the optical semiconductor device 102.
  • the vertical axis indicates the amount of attenuation when the optical semiconductor device 102 transmits a signal.
  • the line VIII shows the result in the case of the second resistance 26a of the second embodiment
  • the line IX shows the result in the case of the second resistance 16a (resistance value 0.1 k ⁇ ) of the first embodiment for comparison.
  • the second resistance 26a of the second embodiment has an inductance component in addition to the effect of the second resistance 16a of the first embodiment, peaking is applied and a band in the range of 5 GHz to 25 GHz is applied. There is an effect that the characteristics are improved in.
  • the second resistance 26a is provided at the external connection end portion 11a of the first conductive pattern 11, but the present invention is not limited to this.
  • the second resistance 26b provided at the end portion 11b for connection with the light emitting element 1 may be used.
  • the second resistor 26c provided in the connection portion 11c between the connection end portion 11b of the first conductive pattern 11 with the light emitting element 1 and the external connection end portion 11a may be used.
  • the connecting ends 11a and 11b at both ends of the first conductive pattern 11 have a wide pattern area to form a capacitive component in order to cancel the inductance component of the wire. Therefore, the second resistance and the first conductive pattern 11 can be easily connected, which also has the effect of improving productivity.
  • the first GND pattern 13, the first conductive pattern 11 and the second conductive pattern 14 are provided on the front surface, and the second conductive pattern 14 is provided on the back surface.
  • the submount substrate 7 provided with the GND pattern 19 of the above, the light emitting element 1 bonded to the front surface of the first GND pattern 13, and the back surface bonded to the front surface of the second conductive pattern 14, and the front surface thereof is the light emitting element 1.
  • a protection resistor 6 for connecting the connected first conductive pattern 11 and the second GND pattern 19 through the submount substrate 7 is provided, and the protection resistor 6 (second resistor 26a) is subordinated. Since the conductor paste is applied to the side wall of the hole provided in the mount substrate 7, the submount substrate can be miniaturized while providing a protective resistor.
  • Embodiment 3 In the first embodiment and the second embodiment, the protection resistor 6 is formed through the submount substrate 7, but in the third embodiment, the case where the protection resistor 6 is formed along the side surface of the submount substrate 7 will be described.
  • FIG. 12 (a) and 12 (b) are diagrams showing the configuration of the optical semiconductor device 103 according to the third embodiment of the present application.
  • 12 (a) is a plan view
  • FIG. 12 (b) is a side view taken along the arrow BB of FIG. 12 (a).
  • the optical semiconductor device 103 according to the third embodiment of the present application is characterized in that the protection resistor 6 is composed of a second resistor 36 formed by a metallized layer provided on the side surface of the submount substrate 7. As shown in FIGS. 12 (a) and 12 (b), in the optical semiconductor device 103, the second resistance 36 is a surface electrode (not shown) of the light emitting element 1 along the side surface of the submount substrate 7. The end portion 11a for connecting to the outside of the submount substrate 7 near the side surface of the first conductive pattern 11 connected to the submount substrate 7 via the wire 2b, and the second GND pattern 19 formed on the back surface of the submount substrate 7. To connect.
  • Other configurations of the optical semiconductor device 103 according to the third embodiment are the same as those of the optical semiconductor device 101 of the first embodiment, and the corresponding portions are designated by the same reference numerals and the description thereof will be omitted.
  • the first GND pattern 13, the first conductive pattern 11 and the second conductive pattern 14 are provided on the front surface, and the second conductive pattern 14 is provided on the back surface.
  • the submount substrate 7 provided with the GND pattern 19 of the above, the light emitting element 1 bonded to the front surface of the first GND pattern 13, and the back surface bonded to the front surface of the second conductive pattern 14, and the front surface is the light emitting element 1.
  • a protection resistor 6 for connecting the connected first conductive pattern 11 and the second GND pattern 19 along the side surface of the submount substrate 7 is provided, and the protection resistor 6 (second resistor 36) is provided. Since it is formed by the metallized layer provided on the side surface of the submount substrate 7, the submount substrate can be miniaturized while providing a protective resistor. Further, by providing the second resistance 36 on the side surface, the metallized pattern on the first conductive pattern 11 does not have irregularities, and the effect of improving the productivity at the time of wire connection can be obtained.
  • 1 light emitting element 2a, 2b wire, 3 matching resistance, 4 capacitor, 6 protection resistance, 7 submount substrate, 11 first conductive pattern, 13 first GND pattern, 14 second conductive pattern, 16a, 16b, 16c second resistance, 19 second GND pattern, 26a, 26b, 26c second resistance, 36 second resistance, 101, 102, 103 optical semiconductor device.

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Abstract

表面にＧＮＤパターン（１３）、コンデンサ実装パターン（１４）および信号線路（１１）が設けられ、裏面にＧＮＤパターン（１９）が設けられたサブマウント基板（７）と、ＧＮＤパターン（１３）の表面に接合された光変調素子（１）と、裏面がコンデンサ実装パターン（１４）の表面に接合され、表面が光変調素子（１）の表面電極とワイヤ（２ａ）を介して接続された整合コンデンサ（４）と、コンデンサ実装パターン（１４）とＧＮＤパターン（１３）とを接続する整合抵抗（３）と、光変調素子（１）の表面電極にワイヤ（２ｂ）を介して接続された信号線路（１１）と、ＧＮＤパターン（１９）とを、サブマウント基板（７）を板厚方向に介して接続する保護抵抗（６）とを備え、サブマウント基板を小型化する。

Description

光半導体装置
　本願は、光半導体装置に関するものである。
　従来の光半導体装置は、消費電力を削減するため、発光素子とグランド（ＧＮＤ）との間にコンデンサを入れる構造を採用している。その場合、電荷のチャージを防止するため、コンデンサと並列に保護抵抗が接続されている（例えば、特許文献１参照）。
特開２０１２－８８３４８号公報（段落００１０、図１）
　しかしながら、この構成を採用するにはサブマウント基板に保護抵抗を設けるための面積が必要であり、保護抵抗を設ける面積を確保しつつサブマウント基板を小型化することが困難であるという問題があった。
　本願は、上記のような課題を解決するための技術を開示するものであり、保護抵抗を設けつつ小型化したサブマウント基板を備えた光半導体装置を提供することを目的とする。
　本願に開示される光半導体装置は、表面に第一のＧＮＤパターン、第一の導電パターンおよび第二の導電パターンが設けられ、裏面に第二のＧＮＤパターンが設けられた基板と、前記第一のＧＮＤパターンの表面に接合された発光素子と、裏面が前記第二の導電パターンの表面に接合され、表面が前記発光素子の表面電極と第一のワイヤを介して接続されたコンデンサと、前記第二の導電パターンと前記第一のＧＮＤパターンとを接続する第一の抵抗と、前記発光素子の表面電極に第二のワイヤを介して接続された前記第一の導電パターンと、前記第二のＧＮＤパターンとを、前記基板を板厚方向に介して、接続する第二の抵抗とを備えたことを特徴とする。
　本願によれば、保護抵抗を設けつつサブマウント基板を小型化することができる。
実施の形態１に係る光半導体装置の電気的な構成を示す等価回路図である。 実施の形態１に係る光半導体装置の構成を示す平面図および断面図である。 実施の形態１に係る光半導体装置の他の構成を示す等価回路図および平面図である。 実施の形態１に係る光半導体装置の他の構成を示す平面図である。 減衰量と周波数の関係を示す図である。 減衰量と抵抗値の関係を示す図である。 減衰量と周波数の関係を示す図である。 実施の形態１に係る光半導体装置の他の構成を示す平面図である。 実施の形態１に係る光半導体装置の他の構成を示す平面図である。 実施の形態２に係る光半導体装置の構成を示す平面図および断面図である。 減衰量と周波数の関係を示す図である。 実施の形態３に係る光半導体装置の構成を示す平面図および側面図である。
　実施の形態１．
　光半導体装置の多波長化に伴い、１つの光半導体装置に複数の発光素子１を搭載するものが増えている。本実施の形態１では１つの光半導体装置に２つの発光素子１を搭載した例を示す。
　図１は、本願の実施の形態１に係る光半導体装置１０１の電気的な構成を示す等価回路図である。図１に示すように、光半導体装置１０１は、ＴＯＳＡ（Transmitter Optical Sub-Assembly）であり、発光素子１、第一の抵抗としての整合抵抗３、コンデンサ４、第二の抵抗としての保護抵抗６を有する。発光素子１のアノードは駆動回路５に接続され、カソードはＧＮＤに接続されている。整合抵抗３およびコンデンサ４と、保護抵抗６は発光素子１と並列に接続されている。発光素子１は、例えばＥＭＬ－ＬＤ（Electro-absorption Modulator Laser Diode）である。駆動回路５から供給された高周波の変調電気信号に応じて発光素子１が発光する。なお、駆動回路５側から整合抵抗３、コンデンサ４と配置してもよい。
　図２（ａ）および図２（ｂ）は、本願の実施の形態１に係る光半導体装置１０１の構成を示す図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＡＡ矢視断面図である。図２（ａ）および図２（ｂ）に示すように、光半導体装置１０１は、キャリア基板８の上にサブマウント基板７が設けられている。キャリア基板８は例えばＣｕＷ、サブマウント基板７は例えばＡｌＮからなる。キャリア基板８の両面に導電パターン２１、２２が設けられている。サブマウント基板７の裏面に第二のＧＮＤパターン１９が設けられている。キャリア基板８の導電パターン２１とサブマウント基板７の第二のＧＮＤパターン１９は、はんだなどにより接合されている。サブマウント基板７の表面に互いに分離した第一の導電パターン１１と第一のＧＮＤパターン１３が設けられている。なお、第一の導電パターン１１、第一のＧＮＤパターン１３の表面には金めっきが施されている。また、本実施の形態１には受光素子を搭載していないが、搭載していてもよい。
　発光素子１は、サブマウント基板７の表面に形成された第一のＧＮＤパターン１３に、発光素子１の裏面電極（図示せず）が、はんだなどにより接合されている。発光素子１の表面電極（図示せず）は、コンデンサ４の表面電極（図示せず）および第一の導電パターン１１にそれぞれ第一のワイヤとしてのワイヤ２ａ、第二のワイヤとしてのワイヤ２ｂを介して接続されている。
　コンデンサ４は、サブマウント基板７の表面に形成された第二の導電パターン１４に、コンデンサ４の裏面電極（図示せず）が、はんだなどにより接合されている。コンデンサ４の表面電極（図示せず）は、発光素子１の表面電極（図示せず）にワイヤ２ａを介して接続されている。コンデンサ４は、実装する第二の導電パターン１４と第一のＧＮＤパターン１３とが整合抵抗３により接続され、発光素子１に並列に、整合抵抗３に直列に接続される。
　整合抵抗３は、コンデンサ４を実装する第二の導電パターン１４と発光素子１を接合する第一のＧＮＤパターン１３とを接続し、発光素子１に並列に接続される。整合抵抗３の抵抗値は、インピーダンス整合をとるため、５０Ωに設定されているが、特性を微調整するために５０Ωから変えてもよい。
　本願の実施の形態１に係る光半導体装置１０１では、保護抵抗６が穴に抵抗体を充填した第二の抵抗１６ａで構成されることを特徴とする。図２（ａ）および図２（ｂ）に示すように、第二の抵抗１６ａは、サブマウント基板７に設けられた穴に、例えば抵抗体ペーストを充填して、形成される。抵抗体が充填された第二の抵抗１６ａは、サブマウント基板７を貫通して、発光素子１の表面電極（図示せず）にワイヤ２ｂを介して接続された第一の導電パターン１１のサブマウント基板７側面寄りの外部との接続用端部１１ａと、サブマウント基板７の裏面に形成された第二のＧＮＤパターン１９とを接続し、発光素子１、整合抵抗３およびコンデンサ４に並列に接続される。これにより、電荷はコンデンサ４の表面電極にチャージされず、抵抗体が充填された第二の抵抗１６ａよりサブマウント基板７の裏面の第二のＧＮＤパターン１９へ逃がすことが出来る。
　第一の導電パターン１１は、ワイヤ１７により変調電気信号用配線１２ａに接続されている。第一のＧＮＤパターン１３は、ワイヤ１８によりＧＮＤ配線１２ｂに接続されている。なお、ＧＮＤ配線１２ｂは、変調電気信号用配線１２ａの両サイドに設けられ、第一のＧＮＤパターン１３は、第一の導電パターン１１の両サイドに設けられ、それぞれコプレーナ導波路を構成している。変調電気信号用配線１２ａ及び第一の導電パターン１１は、駆動回路５からの変調電気信号を伝達する。なお、ワイヤ２ａ、２ｂ、１７、１８は、例えば金ワイヤであるが、リボン状金線などでもよい。
　なお、本実施の形態１では、２個の発光素子を搭載した場合を示したが、これに限るものではない。発光素子１は、１個でもよく、また、３個以上でもよい。図３（ａ）および図３（ｂ）に、１個の発光素子を搭載した場合の光半導体装置１０１の例を示す。図３（ａ）は等価回路図であり、図３（ｂ）は平面図である。
　また、本実施の形態１では、第二の抵抗１６ａを第一の導電パターン１１の外部接続用端部１１ａに設けたが、これに限るものではない。図４（ａ）に示すように、発光素子１との接続用端部１１ｂに設けた第二の抵抗１６ｂとしてもよい。また、図４（ｂ）に示すように、第一の導電パターン１１の発光素子１との接続用端部１１ｂと外部接続用端部１１ａとの接続部分１１ｃに設けた第二の抵抗１６ｃとしてもよい。特に、第一の導電パターン１１の両端の接続用端部１１ａ、１１ｂは、ワイヤのインダクタンス成分を相殺するため、パターン面積を広くして容量成分を構成している。そのため、第二の抵抗１６ａ、１６ｂと第一の導電パターン１１の接続が容易にできるため、生産性が向上するという効果もある。
　本実施の形態１では、第二の抵抗１６ａを保護抵抗６としたが、第二の抵抗１６ａに充填する抵抗体の抵抗値を振った場合の信号の減衰量と周波数の関係を示すシミュレーション結果を図５に示す。シミュレーションにおいて、整合抵抗３の抵抗値を５０Ω、コンデンサ４の容量を１０ｎＦと設定した。横軸は、光半導体装置１０１に入力された信号の周波数を示す。縦軸は、光半導体装置１０１が信号を伝えた時に減衰する量を示す。線Ｉ、線ＩＩ、線ＩＩＩ、および線ＩＶは、それぞれ第二の抵抗１６ａの抵抗値が、２．１ｋΩ、１．１ｋΩ、０．３ｋΩ、０．１ｋΩの場合の結果を示す。例えば、縦軸の値が－３ｄＢであると信号の強度が半分になる。抵抗値により０ＧＨｚにおける減衰量が変動し、抵抗値が小さいほど変動量が大きくなる。
　図６は、第二の抵抗１６ａに充填する抵抗体の抵抗値を振った場合の０ＧＨｚにおける信号の減衰量と抵抗値の関係を示すシミュレーション結果である。横軸は第二の抵抗１６ａに充填する抵抗体の抵抗値を示す。縦軸は０ＧＨｚにおける光半導体装置１０１が信号を伝えた時に減衰する量を示す。抵抗値が小さいほど減衰量が大きい傾向がある。そのため、所望の特性を得るために抵抗値は０．３ｋΩ以上が望ましい。
　図７は、第一の導電パターン１１の外部接続用端部１１ａに設けた第二の抵抗１６ａ（抵抗値０．１ｋΩ）、発光素子１との接続用端部１１ｂに設けた第二の抵抗１６ｂ（抵抗値０．１ｋΩ）、および第一の導電パターン１１の発光素子１との接続用端部１１ｂと外部接続用端部１１ａとの接続部分１１ｃに設けた第二の抵抗１６ｃ（抵抗値０．１ｋΩ）のそれぞれの場合の信号の減衰量と周波数の関係を示すシミュレーション結果である。シミュレーションにおいて、整合抵抗３の抵抗値を５０Ω、コンデンサ４の容量を１０ｎＦと設定した。横軸は、光半導体装置１０１に入力された信号の周波数を示す。縦軸は、光半導体装置１０１が信号を伝えた時に減衰する量を示す。線Ｖ、線ＶＩ、および線ＶＩＩは、それぞれ第二の抵抗１６ａ、第二の抵抗１６ｂ、第二の抵抗１６ｃの場合の結果を示す。図７より、第一の導電パターン１１の端部に設置した第二の抵抗１６ａおよび第二の抵抗１６ｂは、どちらも同等の特性であるが、第一の導電パターン１１の中央に設置した第二の抵抗１６ｃは、２０ＧＨｚ以上の高帯域において減衰量が大きく、第一の導電パターン１１の端部に設置する方が高周波性能が高いことが確認された。中央付近に構成した場合は第一の導電パターン１１の線路幅分の面積しかないため、第二の抵抗１６ｃの位置がずれると隣接する第一のＧＮＤパターン１３に接触して特性不良となる。そのため、第二の抵抗１６ｃの高い製造精度が要求される。
　なお、コンデンサ４は、サブマウント基板７上に設置する必要は無く、キャリア基板８上に設置してもよい。コンデンサ４をキャリア基板８上に設置した形態を、図８に示す。図８に示すキャリア基板８は、例えばＡｌＮである。キャリア基板８上には、導電パターン２１と第二の導電パターン１４が設けられている。コンデンサ４の裏面電極（図示せず）と第二の導電パターン１４とは、はんだなどにより接合されている。ここで、コンデンサ４の裏面電極はＧＮＤパターンと分離する必要があるため、導電パターン２１と第二の導電パターン１４も分離する必要がある。コンデンサ４の表面電極（図示せず）と発光素子１の上面電極はワイヤ２ａにより接続されている。サブマウント基板７上に導電パターン２８が設けられている。導電パターン２８と第二の導電パターン１４はワイヤ２７により接続されている。本構成にすることでサブマウント基板７をさらに小型化することが出きるという効果がある。
　また、コンデンサ４をキャリア基板８上に設置した他の形態を、図９に示す。図９に示すキャリア基板８は、例えばＣｕＷである。コンデンサ４の裏面電極と導電パターン２１とは、はんだなどにより接合されている。サブマウント基板７上に導電パターン２９と導電パターン３１と整合抵抗３が設けられ、整合抵抗３は導電パターン２９と導電パターン３１との間に接続されている。発光素子１の表面電極（図示せず）と導電パターン２９はワイヤ２ａにより接続されている。導電パターン３１とコンデンサ４の表面電極（図示せず）は、ワイヤ３０により接続されている。本構成にすることでサブマウント基板７をさらに小型化することが出きるという効果がある。
　以上のように、本実施の形態１に係る光半導体装置１０１によれば、表面に第一のＧＮＤパターン１３、第一の導電パターン１１および第二の導電パターン１４が設けられ、裏面に第二のＧＮＤパターン１９が設けられたサブマウント基板７と、第一のＧＮＤパターン１３の表面に接合された発光素子１と、裏面が第二の導電パターン１４の表面に接合され、表面が発光素子１の表面電極とワイヤ２ａを介して接続されたコンデンサ４と、第二の導電パターン１４と第一のＧＮＤパターン１３とを接続する整合抵抗３と、発光素子１の表面電極にワイヤ２ｂを介して接続された第一の導電パターン１１と、第二のＧＮＤパターン１９とを、サブマウント基板７を貫通して接続する保護抵抗６とを備え、保護抵抗６（第二の抵抗１６ａ）を、サブマウント基板７に設けられた穴に充填した抵抗体で形成するようにしたので、保護抵抗を設けつつサブマウント基板を小型化することができる。
　実施の形態２．
　実施の形態１では、保護抵抗６を、穴に充填した抵抗体により形成したが、実施の形態２では、穴の側壁に塗布した抵抗体ペーストにより形成した場合について説明する。
　図１０（ａ）および図１０（ｂ）は、本願の実施の形態２に係る光半導体装置１０２の構成を示す図である。図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＡＡ矢視断面図である。
　本願の実施の形態２に係る光半導体装置１０２では、保護抵抗６が、サブマウント基板７に設けられた穴の側壁に塗布した抵抗体ペーストにより形成された第二の抵抗２６ａで構成されることを特徴とする。図１０（ａ）および図１０（ｂ）に示すように、光半導体装置１０２では、第二の抵抗２６ａが、サブマウント基板７を貫通して、発光素子１の表面電極（図示せず）にワイヤ２ｂを介して接続された第一の導電パターン１１のサブマウント基板７側面寄りの外部との接続用端部１１ａと、サブマウント基板７の裏面に形成された第二のＧＮＤパターン１９とを接続する。実施の形態２による光半導体装置１０２のその他の構成については、実施の形態１の光半導体装置１０１と同様であり、対応する部分には同符号を付してその説明を省略する。
　本実施の形態２では、第二の抵抗２６ａを保護抵抗６としたが、第二の抵抗２６ａで塗布する抵抗体ペーストの抵抗値が０．１ｋΩの場合の信号の減衰量と周波数の関係を示すシミュレーション結果を図１１に示す。シミュレーションにおいて、整合抵抗３の抵抗値を５０Ω、コンデンサ４の容量を１０ｎＦと設定した。横軸は、光半導体装置１０２に入力された信号の周波数を示す。縦軸は、光半導体装置１０２が信号を伝えた時に減衰する量を示す。線ＶＩＩＩは本実施の形態２の第二の抵抗２６ａの場合の結果であり、線ＩＸは比較として実施の形態１の第二の抵抗１６ａ（抵抗値０．１ｋΩ）の場合の結果を示す。図１１に示すように、実施の形態２の第二の抵抗２６ａは、実施の形態１の第二の抵抗１６ａの効果に加え、インダクタンス成分を持つため、ピーキングがかかり、５ＧＨｚ～２５ＧＨｚでの帯域において特性が向上するという効果がある。
　なお、本実施の形態２では、第二の抵抗２６ａを第一の導電パターン１１の外部接続用端部１１ａに設けたが、これに限るものではない。発光素子１との接続用端部１１ｂに設けた第二の抵抗２６ｂとしてもよい。また、第一の導電パターン１１の発光素子１との接続用端部１１ｂと外部接続用端部１１ａとの接続部分１１ｃに設けた第二の抵抗２６ｃとしてもよい。特に、第一の導電パターン１１の両端の接続用端部１１ａ、１１ｂは、ワイヤのインダクタンス成分を相殺するため、パターン面積を広くして容量成分を構成している。そのため、第二の抵抗と第一の導電パターン１１の接続が容易にできるため、生産性が向上するという効果もある。
　以上のように、本実施の形態２に係る光半導体装置１０２によれば、表面に第一のＧＮＤパターン１３、第一の導電パターン１１および第二の導電パターン１４が設けられ、裏面に第二のＧＮＤパターン１９が設けられたサブマウント基板７と、第一のＧＮＤパターン１３の表面に接合された発光素子１と、裏面が第二の導電パターン１４の表面に接合され、表面が発光素子１の表面電極とワイヤ２ａを介して接続されたコンデンサ４と、第二の導電パターン１４と第一のＧＮＤパターン１３とを接続する整合抵抗３と、発光素子１の表面電極にワイヤ２ｂを介して接続された第一の導電パターン１１と、第二のＧＮＤパターン１９とを、サブマウント基板７を貫通して接続する保護抵抗６とを備え、保護抵抗６（第二の抵抗２６ａ）を、サブマウント基板７に設けられた穴の側壁に塗布した抵抗体ペーストで形成するようにしたので、保護抵抗を設けつつサブマウント基板を小型化することができる。
　実施の形態３．
　実施の形態１および実施の形態２では、保護抵抗６を、サブマウント基板７を貫通して形成したが、実施の形態３では、サブマウント基板７の側面に沿って形成した場合について説明する。
　図１２（ａ）および図１２（ｂ）は、本願の実施の形態３に係る光半導体装置１０３の構成を示す図である。図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＢＢ矢視側面図である。
　本願の実施の形態３に係る光半導体装置１０３では、保護抵抗６が、サブマウント基板７の側面に設けられたメタライズ層により形成された第二の抵抗３６で構成されることを特徴とする。図１２（ａ）および図１２（ｂ）に示すように、光半導体装置１０３では、第二の抵抗３６が、サブマウント基板７の側面に沿って、発光素子１の表面電極（図示せず）にワイヤ２ｂを介して接続された第一の導電パターン１１のサブマウント基板７側面寄りの外部との接続用端部１１ａと、サブマウント基板７の裏面に形成された第二のＧＮＤパターン１９とを接続する。実施の形態３による光半導体装置１０３のその他の構成については、実施の形態１の光半導体装置１０１と同様であり、対応する部分には同符号を付してその説明を省略する。
　以上のように、本実施の形態３に係る光半導体装置１０３によれば、表面に第一のＧＮＤパターン１３、第一の導電パターン１１および第二の導電パターン１４が設けられ、裏面に第二のＧＮＤパターン１９が設けられたサブマウント基板７と、第一のＧＮＤパターン１３の表面に接合された発光素子１と、裏面が第二の導電パターン１４の表面に接合され、表面が発光素子１の表面電極とワイヤ２ａを介して接続されたコンデンサ４と、第二の導電パターン１４と第一のＧＮＤパターン１３とを接続する整合抵抗３と、発光素子１の表面電極にワイヤ２ｂを介して接続された第一の導電パターン１１と、第二のＧＮＤパターン１９とを、サブマウント基板７の側面に沿って接続する保護抵抗６とを備え、保護抵抗６（第二の抵抗３６）を、サブマウント基板７の側面に設けられたメタライズ層で形成するようにしたので、保護抵抗を設けつつサブマウント基板を小型化することができる。また、側面に第二の抵抗３６を設けることで、第一の導電パターン１１上のメタライズパターンに凹凸が生じず、ワイヤ接続時の生産性の向上という効果が得られる。
　本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　１　発光素子、２ａ、２ｂ　ワイヤ、３　整合抵抗、４　コンデンサ、６　保護抵抗、７　サブマウント基板、１１　第一の導電パターン、１３　第一のＧＮＤパターン、１４　第二の導電パターン、１６ａ、１６ｂ、１６ｃ　第二の抵抗、１９　第二のＧＮＤパターン、２６ａ、２６ｂ、２６ｃ　第二の抵抗、３６　第二の抵抗、１０１、１０２、１０３　光半導体装置。

Claims (10)

  1. 　表面に第一のＧＮＤパターン、第一の導電パターンおよび第二の導電パターンが設けられ、裏面に第二のＧＮＤパターンが設けられた基板と、
    　前記第一のＧＮＤパターンの表面に接合された発光素子と、
    　裏面が前記第二の導電パターンの表面に接合され、表面が前記発光素子の表面電極と第一のワイヤを介して接続されたコンデンサと、
    　前記第二の導電パターンと前記第一のＧＮＤパターンとを接続する第一の抵抗と、
    　前記発光素子の表面電極に第二のワイヤを介して接続された前記第一の導電パターンと、前記第二のＧＮＤパターンとを、前記基板を板厚方向に介して、接続する第二の抵抗とを備えたことを特徴とする光半導体装置。
  2. 　前記第二の抵抗は、前記基板を貫通して接続したことを特徴とする請求項１に記載の光半導体装置。
  3. 　前記第二の抵抗は、前記基板に設けられた穴に充填した抵抗体で形成されたことを特徴とする請求項２に記載の光半導体装置。
  4. 　前記第二の抵抗は、前記基板に設けられた穴の側壁に塗布した抵抗体で形成されたことを特徴とする請求項２に記載の光半導体装置。
  5. 　前記第二の抵抗は、前記第一の導電パターンの外部との接続用端部と接続されたことを特徴とする請求項３または請求項４に記載の光半導体装置。
  6. 　前記第二の抵抗は、前記発光素子の表面電極と接続する前記第一の導電パターンの接続用端部と接続されたことを特徴とする請求項３または請求項４に記載の光半導体装置。
  7. 　前記第二の抵抗は、前記第一の導電パターンの外部との接続用端部と前記発光素子の表面電極との接続部分に接続されたことを特徴とする請求項３または請求項４に記載の光半導体装置。
  8. 　前記第二の抵抗は、前記基板の側面に沿って接続したことを特徴とする請求項１に記載の光半導体装置。
  9. 　前記第二の抵抗は、前記基板の側面に設けられたメタライズ層で形成されたことを特徴とする請求項８に記載の光半導体装置。
  10. 　前記第二の抵抗は、抵抗値が０．３ｋΩ以上であることを特徴とする請求項１から請求項９のいずれか１項に記載の光半導体装置。
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