JP7468846B2

JP7468846B2 - 光半導体装置及びキャリア

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Publication number: JP7468846B2
Application number: JP2020140206A
Authority: JP
Inventors: 雅裕平山
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2019-08-22
Filing date: 2020-08-21
Publication date: 2024-04-16
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Also published as: US20210057877A1; CN112467513A; JP2021036583A; US11811191B2

Description

本開示は、光半導体装置及びキャリアに関する。

高周波の信号を伝送するための構造として、一本の信号線路の両側にグランドパターンが設けられて成るコプレーナ線路（Coplanar Waveguide）が多く用いられている（例えば特許文献１を参照）。

特開平０５－２５１９３９号公報

光通信システムに含まれる光送信器において、誘電体基板の主面上に半導体レーザチップが搭載されることがある。半導体レーザチップには、誘電体基板の主面上に設けられたコプレーナ線路などの伝送線路を介して高周波の駆動信号が提供される。近年、光通信システムの大容量化に伴い、駆動信号の周波数は益々高くなっている。このため、光送信器には広い周波数帯域にわたって安定した特性が求められ、特に、電気－光の変換特性（ＥＯ特性）においては、広い周波数帯域にわたって不連続点が少ない平坦な特性が求められる。

本開示は、不連続点を低減してＥＯ特性をより平坦に近づけることができる光半導体装置、及びそのような光半導体装置に用いられるキャリアを提供することを目的とする。

本開示の一実施形態に係る光半導体装置は、半導体レーザチップと、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、グランドパターンと対向する対向辺を有し主面上に設けられた実装パターンと、側辺が、対向辺の延長上の領域から離間して配置された抵抗体と、対向辺の延長上の領域に位置し、グランドパターンと電気的に接続された延長グランドパターンと、実装パターン上に配置された容量素子と、を備える。

本開示の別の実施形態に係る光半導体装置は、半導体レーザチップと、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、主領域と主領域より幅が狭い突出部とを有し、主領域のグランドパターンと対向する対向辺の延長上に突出部の側辺を有し、主面上に設けられた実装パターンと、側辺がグランドパターンと対向するとともに、突出部の延長上に配置された抵抗体と、実装パターンの主領域上に配置された容量素子と、を備える。

本開示の一実施形態に係るキャリアは、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、容量素子が配置される上面を有し、グランドパターンと対向する対向辺を有し主面上に設けられた実装パターンと、実装パターンと接続される抵抗体が配置される領域と、対向辺の延長上の領域に位置し、グランドパターンと電気的に接続された延長グランドパターンと、を備える。

本開示の別の実施形態に係るキャリアは、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、容量素子が配置される上面を有する主領域と主領域より幅が狭い突出部とを有し、主領域のグランドパターンと対向する対向辺の延長上に突出部の側辺を有し、主面上に設けられた実装パターンと、突出部の延長上であって抵抗体が配置される領域と、を備える。

本開示による光半導体装置及びキャリアによれば、不連続点を低減してＥＯ特性をより平坦に近づけることができる。

図１は、本開示の一実施形態に係る光半導体装置１Ａの構成を示す平面図である。図２は、ボンディングワイヤ１８ｄを省いた構成を示す平面図である。図３は、光半導体装置１Ａを備える光送信器２の構成例を示す平面図である。図４は、一実施形態および比較例のＳ₂₁特性のシミュレーション結果を示すグラフである。図５の（ａ）及び（ｂ）は、容量素子１６付近の等価回路を示す図である。図６は、第１変形例に係る光半導体装置１Ｂを示す平面図である。図７は、第１変形例に係る光半導体装置１Ｃを示す平面図である。図８は、第１変形例におけるＳ₂₁特性のシミュレーション結果を示すグラフである。図９は、第２変形例に係る光半導体装置１Ｄを示す平面図である。図１０は、比較例として、光半導体装置１００を示す平面図である。

［本開示の実施形態の説明］
最初に、実施形態の内容を列記して説明する。本開示の一実施形態に係る第１の光半導体装置は、半導体レーザチップと、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、グランドパターンと対向する対向辺を有し主面上に設けられた実装パターンと、側辺が、対向辺の延長上の領域から離間して配置された抵抗体と、対向辺の延長上の領域に位置し、グランドパターンと電気的に接続された延長グランドパターンと、実装パターン上に配置された容量素子と、を備える。

本開示の一実施形態に係る第２の光半導体装置は、半導体レーザチップと、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、主領域と主領域より幅が狭い突出部とを有し、主領域のグランドパターンと対向する対向辺の延長上に突出部の側辺を有し、主面上に設けられた実装パターンと、側辺がグランドパターンと対向するとともに、突出部の延長上に配置された抵抗体と、実装パターンの主領域上に配置された容量素子と、を備える。

本開示の一実施形態に係る第１のキャリアは、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、容量素子が配置される上面を有し、グランドパターンと対向する対向辺を有し主面上に設けられた実装パターンと、実装パターンと接続される抵抗体が配置される領域と、対向辺の延長上の領域に位置し、グランドパターンと電気的に接続された延長グランドパターンと、を備える。

本開示の一実施形態に係る第２のキャリアは、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、容量素子が配置される上面を有する主領域と主領域より幅が狭い突出部とを有し、主領域のグランドパターンと対向する対向辺の延長上に突出部の側辺を有し、主面上に設けられた実装パターンと、突出部の延長上であって抵抗体が配置される領域と、を備える。

これらの光半導体装置及びキャリアでは、誘電体基板の主面上に半導体レーザチップが搭載され、半導体レーザチップには高周波の駆動信号が提供される。更に、この高周波の信号経路を終端するため、誘電体基板の主面上には容量素子及び抵抗体が設けられる。

このような光半導体装置及びキャリアにおいて、容量素子に接続される実装パターン及び抵抗体と、グランドパターンとの隙間の間隔がＥＯ特性に大きく影響することを本発明者は見出した。すなわち、実装パターン及び抵抗体とグランドパターンとの隙間が部分的に大きく空いていると、当該部分に生じる浮遊容量に起因する共振によって、ＥＯ特性が部分的に落ち込む（不連続になる）。これにより、ＥＯ特性の平坦性が損なわれてしまう。そこで、上記の光半導体装置及びキャリアでは、抵抗体が実装パターンの対向辺の延長上の領域から離間して配置され、グランドパターンと電気的に接続された延長グランドパターンが、実装パターンの対向辺の延長上の領域に配置されている。又は、実装パターンが、主領域と主領域より幅が狭い突出部とを有し、突出部の側辺が、主領域のグランドパターンと対向する対向辺の延長上にあり、抵抗体は、突出部の延長上に配置され、その側辺がグランドパターンと対向している。これにより、実装パターン及び抵抗体とグランドパターンとの隙間が小さくなるので、ＥＯ特性の落ち込みを低減し、不連続点を低減してＥＯ特性をより平坦に近づけることができる。

上記第１の光半導体装置において、延長グランドパターンは、抵抗体を挟んでその両側に配置されてもよい。同様に、上記第１のキャリアにおいて、延長グランドパターンは、抵抗体が配置される領域を挟んでその両側に配置されてもよい。

上記第１の光半導体装置は、抵抗体の両側に位置する延長グランドパターンの間を接続するボンディングワイヤを更に備えてもよい。

上記第１の光半導体装置において、実装パターンと抵抗体との間には、実装パターンより幅が狭い突出部が配置されてもよい。同様に、上記第１のキャリアにおいて、実装パターンと抵抗体が配置される領域との間には、実装パターンより幅が狭い突出部が配置されてもよい。

上記第１の光半導体装置において、抵抗体の一端は実装パターンと電気的に接続され、抵抗体の他端は、実装パターンより幅が狭くグランドパターンから延長された突出部と電気的に接続されてもよい。

上記第２の光半導体装置及び上記第２のキャリアは、突出部および抵抗体を挟んでグランドパターンと対向して配置され、グランドパターンと電気的に接続された延長グランドパターンを備えてもよい。

［本開示の実施形態の詳細］
本開示の実施形態に係る光半導体装置及びキャリアの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本開示の一実施形態に係る光半導体装置１Ａの構成を示す平面図である。本実施形態の光半導体装置１Ａは、光通信システムの光送信器に搭載されるものである。図１に示されるように、光半導体装置１Ａは、誘電体基板１０、コプレーナ線路１１、グランドパターン１３、バイアスパターン１４、実装パターン１５、容量素子１６及び１９、薄膜抵抗体（Thin Film Resistor：ＴＦＲ）１７、ボンディングワイヤ１８ａ～１８ｄ、及び半導体レーザチップ２０を備える。このうち、誘電体基板１０、コプレーナ線路１１、グランドパターン１３、バイアスパターン１４、及び実装パターン１５は、本実施形態のキャリア２Ａを構成する。

半導体レーザチップ２０は、レーザダイオードと光変調器とが共通基板上に集積されたモノリシック構造を有する。半導体レーザチップ２０は、レーザダイオードにバイアス電流を供給するためのアノード電極に接続されたパッド２１と、光変調器に駆動電流を供給するためのアノード電極に接続されたパッド２２とを有する。これらのパッド２１，２２は、例えばＡｕメッキによって形成される。

誘電体基板１０は、四角形の平板状（基板状）の部材であって、主面１０ａ、互いに対向する一対の側面１０ｃ及び１０ｄ、並びに互いに対向する一対の端面１０ｅ及び１０ｆを有する。一対の側面１０ｃ及び１０ｄは、第１の方向（以下、縦方向という）に沿ってそれぞれ延びており、縦方向と交差する第２の方向（以下、横方向という）に並んで配置されている。一対の端面１０ｅ及び１０ｆは、側面１０ｃと側面１０ｄとを繋ぐように横方向に沿ってそれぞれ延びており、縦方向に並んで配置されている。誘電体基板１０は、半導体レーザチップ２０を主面１０ａ上の端面１０ｅ寄りの位置に搭載する。誘電体基板１０は、例えば窒化アルミニウム（ＡｌＮ）といった誘電体からなる。誘電体基板１０の厚さは０．３ｍｍ以上であり、一実施例では０．４５ｍｍである。誘電体基板１０の横方向の寸法は例えば１．０ｍｍであり、誘電体基板１０の縦方向の寸法は例えば２．０ｍｍである。

コプレーナ線路１１は、伝送線路の例である。なお、本実施形態における伝送線路の形態はコプレーナ線路に限られず、他に様々な線路形態を採用することができる。コプレーナ線路１１は、信号線路１２及びグランドパターン１３を含んで構成される。信号線路１２は、主面１０ａ上において、端面１０ｆ寄りの位置から端面１０ｅ寄りの位置にわたって縦方向に延びる導電性金属膜である。端面１０ｆ寄りの部分はワイヤボンディングのためのパッド１２ａとなっており、このパッド１２ａには、図示しないパッケージのリード端子に電気的に接続されるためのボンディングワイヤの一端が接合される。また、他方の端面１０ｅ寄りの部分はワイヤボンディングのためのパッド１２ｂとなっており、このパッド１２ｂと半導体レーザチップ２０のパッド２２とは、ボンディングワイヤ１８ａを介して電気的に接続される。

縦方向における信号線路１２の中心より端面１０ｅ側の部分（パッド１２ｂを含む）は、半導体レーザチップ２０と側面１０ｃとの間に配置されている。また、縦方向における信号線路１２の中心より端面１０ｆ側の部分（パッド１２ａを含む）は、側面１０ｃから僅かに離れているが、側面１０ｄからの距離よりも側面１０ｃからの距離の方が短い。従って、全体的に、信号線路１２は一方の側面１０ｃに近い領域に偏って設けられている。

グランドパターン１３は、主面１０ａ上において、横方向における信号線路１２の両側に均一な間隔をあけて設けられた導電性金属膜である。本実施形態では、グランドパターン１３は、信号線路１２、バイアスパターン１４、及び実装パターン１５の形成領域を除く主面１０ａ上のほぼ全域に設けられている。信号線路１２に対して側面１０ｄ側に位置するグランドパターン１３には、半導体レーザチップ２０のための第１搭載領域、及び容量素子１９のための第２搭載領域が画定されている。半導体レーザチップ２０はグランドパターン１３の第１搭載領域上に実装され、半導体レーザチップ２０の裏面電極（カソード）がグランドパターン１３と導電接続される。容量素子１９はグランドパターン１３の第２搭載領域上に実装され、容量素子１９の裏面電極がグランドパターン１３と導電接続される。信号線路１２の両側に位置するグランドパターン１３のそれぞれには、図示しないパッケージのグランド用リード端子に電気的に接続されるためのボンディングワイヤの一端が接合される。

バイアスパターン１４は、主面１０ａ上において、側面１０ｄ寄り且つ端面１０ｆ寄りの位置に設けられた導電性金属膜である。バイアスパターン１４と容量素子１９の表面電極とは、ボンディングワイヤ１８ｃを介して電気的に接続される。容量素子１９の表面電極と半導体レーザチップ２０のパッド２１とは、ボンディングワイヤ１８ｂを介して電気的に接続される。なお、バイアスパターン１４には、図示しないパッケージの電源用リード端子に電気的に接続されるためのボンディングワイヤの一端が接合される。半導体レーザチップ２０のパッド２１には、バイアスパターン１４、ボンディングワイヤ１８ｂ，１８ｃを介して、バイアス電流が供給される。容量素子１９は、バイアス電流のノイズを低減するためのバイパスコンデンサとして機能する。容量素子１９の容量値は、例えば２ｎＦである。

実装パターン１５、容量素子１６、及び薄膜抵抗体１７は、高周波信号の伝送経路を終端するためのインピーダンス整合回路を構成する。実装パターン１５は、主面１０ａ上において、端面１０ｅ寄り且つ側面１０ｄ寄りの位置に設けられた導電性金属膜である。実装パターン１５は、信号線路１２に対して側面１０ｄ側に位置するグランドパターン１３と隣り合って設けられている。なお、２つのパターンが互いに隣り合って設けられているとは、それらのパターンの間に他のパターンが設けられておらず、誘電体または空気を介して互いの縁が対向している状態をいう。

実装パターン１５は、主領域１５ａ及び突出部１５ｂを含む。主領域１５ａは、長方形状または正方形状といった平面形状を有し、容量素子１６を搭載する上面を有する。従って、主領域１５ａの面積は容量素子１６の裏面面積よりも大きい。主領域１５ａの辺１５ｃは端面１０ｅに沿って延在しており、主領域１５ａの別の辺１５ｄは側面１０ｄに沿って延在している。主領域１５ａの辺１５ｃと対向する辺１５ｅ、及び辺１５ｄと対向する辺１５ｆは、隙間を介してグランドパターン１３と対向し、グランドパターン１３に沿って延在している。なお、辺１５ｆは、本開示においてグランドパターン１３と対向する対向辺である。突出部１５ｂは、薄膜抵抗体１７を介してグランドパターン１３と電気的に接続される部分であって、実装パターン１５の一部が突出されてなる。本実施形態の突出部１５ｂは、主領域１５ａの辺１５ｅの中央部から、薄膜抵抗体１７に向けて縦方向に突出している。突出部１５ｂの一対の側辺１５ｇ，１５ｈは、共に縦方向に延在している。横方向における突出部１５ｂの幅は、同方向における主領域１５ａの幅よりも狭い。

薄膜抵抗体１７は、主面１０ａ上に成膜された膜状の抵抗体である。薄膜抵抗体１７の構成材料は例えば窒化タンタル（ＴａＮ）である。薄膜抵抗体１７の抵抗値は例えば５０Ωである。薄膜抵抗体１７は、縦方向に延在し、突出部１５ｂとグランドパターン１３との間に設けられている。薄膜抵抗体１７の一端は、突出部１５ｂと接触することにより突出部１５ｂと電気的に接続されている。薄膜抵抗体１７の他端は、グランドパターン１３と接触することによりグランドパターン１３と電気的に接続されている。より具体的には、薄膜抵抗体１７は正方形状または長方形状といった平面形状を有する。薄膜抵抗体１７の一辺は、横方向に延びており突出部１５ｂと接している。薄膜抵抗体１７の該一辺と対向する別の一辺は、横方向に延びておりグランドパターン１３と接している。縦方向に延びる薄膜抵抗体１７の一対の側辺１７ａ，１７ｂは、辺１５ｆの延長上の領域から離間して配置され、隙間を介して延長グランドパターン１３ａ，１３ｂと対向し、延長グランドパターン１３ａ，１３ｂに沿って延在している。一例では、平面視において側辺１７ａと側辺１５ｇとは一直線上に位置し、側辺１７ｂと側辺１５ｈとは一直線上に位置する。

キャリア２Ａは、一対の延長グランドパターン１３ａ，１３ｂを更に備える。延長グランドパターン１３ａ，１３ｂは、グランドパターン１３と電気的に接続されている。本実施形態では、延長グランドパターン１３ａ，１３ｂは、グランドパターン１３と一体的に設けられている。延長グランドパターン１３ｂは辺１５ｆの延長上の領域に位置し、延長グランドパターン１３ａ，１３ｂは、横方向において突出部１５ｂ及び薄膜抵抗体１７を挟んでその両側に位置する。これにより、突出部１５ｂと延長グランドパターン１３ａ，１３ｂとがコプレーナ線路を構成し、薄膜抵抗体１７と延長グランドパターン１３ａ，１３ｂとがコプレーナ線路を構成する。具体的には、延長グランドパターン１３ａは正方形状または長方形状といった平面形状を有する。延長グランドパターン１３ａの一辺は、突出部１５ｂの側辺１５ｇ及び薄膜抵抗体１７の側辺１７ａと対向しており、側辺１５ｇ，１７ａに沿って延在している。また、延長グランドパターン１３ａの別の一辺は、主領域１５ａの辺１５ｅと対向しており、辺１５ｅに沿って延在している。延長グランドパターン１３ｂの一辺は、突出部１５ｂの側辺１５ｈ及び薄膜抵抗体１７の側辺１７ｂと対向しており、側辺１５ｈ，１７ｂに沿って延在している。また、延長グランドパターン１３ｂの別の一辺は、主領域１５ａの辺１５ｅと対向しており、辺１５ｅに沿って延在している。

ボンディングワイヤ１８ｄは、横方向に延在して突出部１５ｂを跨いでおり、一対の延長グランドパターン１３ａ，１３ｂの間を電気的に接続する。従って、ボンディングワイヤ１８ｄの電位はグランドパターン１３と同電位となる。なお、図２に示すように、ボンディングワイヤ１８ｄは適宜省かれてもよい。

実装パターン１５とグランドパターン１３との隙間の幅Ｗａは、薄膜抵抗体１７が設けられた領域を除いて、当該隙間のいずれの箇所においても共振周波数であるλ／４（λは共振周波数の波長）以下であり、具体的には２０μｍ以上６０μｍ以下である。すなわち、主領域１５ａの辺１５ｆとグランドパターン１３との隙間の幅、及び主領域１５ａの辺１５ｅとグランドパターン１３との隙間の幅は、いずれも２０μｍ以上６０μｍ以下である。突出部１５ｂの側辺１５ｇとグランドパターン１３との隙間の幅、及び突出部１５ｂの側辺１５ｈとグランドパターン１３との隙間の幅もまた、いずれも２０μｍ以上６０μｍ以下である。一例では、これらの幅は全て一定の大きさに設定される。一実施例では、隙間の幅は４０μｍである。また、図１、図２において、突出部１５ｂ及び薄膜抵抗体１７の各々と延長グランドパターン１３ａ（１３ｂ）との隙間の幅が２０μｍ以上６０μｍ以下である限りにおいて、突出部１５ｂ及び薄膜抵抗体１７の各横幅（側辺と交差する方向の幅）は互いに異なってもよい。例えば、突出部１５ｂの横幅が、薄膜抵抗体１７の横幅より大きくてもよく、或いは小さくてもよい。さらには、延長グランドパターン１３ｂのみ形成されていてもよい。

また、薄膜抵抗体１７とグランドパターン１３との隙間の幅Ｗｂは、互いに接続される部位を除いて、当該隙間のいずれの箇所においてもλ／４以下であり、具体的には２０μｍ以上６０μｍ以下である。すなわち、薄膜抵抗体１７の側辺１７ａとグランドパターン１３との隙間の幅、及び薄膜抵抗体１７の側辺１７ｂとグランドパターン１３との隙間の幅は、いずれも２０μｍ以上６０μｍ以下である。一例では、これらの幅は全て一定の大きさに設定される。

なお、上述した信号線路１２、グランドパターン１３、バイアスパターン１４、及び実装パターン１５は、いずれもＡｕメッキにより形成され、誘電体基板１０側から、Ｔｉ膜、Ｐｔ膜、及びＡｕ膜を含んでいる。Ｔｉ膜の厚さは例えば０．１μｍである。Ｐｔ膜の厚さは例えば０．２μｍである。Ａｕ膜の厚さは例えば１μｍである。

容量素子１６は、実装パターン１５の主領域１５ａ上に実装される。具体的には、容量素子１６は、表面電極と、表面電極とは反対側に設けられた裏面電極とを有する。容量素子１６の裏面電極は、実装パターン１５の主領域１５ａと対向しており、半田等の導電性接着剤を介して主領域１５ａと導電接合されている。容量素子１６の表面電極は、ボンディングワイヤ１８ａを介して半導体レーザチップ２０のパッド２２と電気的に接続されている。容量素子１６の容量値は、例えば９０ｎＦ以上１２０ｎＦ以下であり、一実施例では１００ｎＦである。容量素子１６は、高周波信号の終端回路において、直流成分を阻止し高周波成分のみ通過させる。

図３は、光半導体装置１Ａを備える光送信器２の構成例を示す平面図である。この光送信器２は、光半導体装置１Ａに加えて、パッケージ６１、レンズ６２、配線基板６３、及びＴＥＣ（Thermo Electric Cooler）６８を備える。パッケージ６１は、略直方体状の箱体であり、光半導体装置１Ａ、レンズ６２、及び配線基板６３を収容する。パッケージ６１の後端には、リード端子から延びる端子６７が並んでいる。また、パッケージ６１の後端に設けられたフィードスルー６９上には、コプレーナ線路を構成する信号線路６５及びグランドパターン６６が設けられている。

ＴＥＣ６８は、パッケージ６１の底面上に設けられている。ＴＥＣ６８は、光送信器２の外部から供給される駆動電力に応じて、上面に設けられた部品の温度を制御する部材である。ＴＥＣ６８の上面には、電気絶縁性のプレート６８ａが設けられている。プレート６８ａ上には、光半導体装置１Ａの裏面の寸法形状に対応する金属パターン、レンズ６２の裏面の寸法形状に対応する金属パターン、及び、配線基板６３の裏面の寸法形状に対応する金属パターンが設けられている。光半導体装置１Ａは、その裏面がプレート６８ａ上の金属パターンに導電性接着剤を介して接合されることにより、プレート６８ａ上に実装される。同様に、レンズ６２及び配線基板６３は、それらの裏面がプレート６８ａ上の各金属パターンに導電性接着剤を介して接合されることにより、プレート６８ａ上に実装される。

レンズ６２は、半導体レーザチップ２０の光出射端面と光学的に結合されており、半導体レーザチップ２０から出射されたレーザ光Ｐをコリメートする。コリメートされたレーザ光Ｐは、図示しない光出力ポートを通ってパッケージ６１の外部へ出力される。

配線基板６３は、光半導体装置１Ａとフィードスルー６９との間に配置されている。配線基板６３上には、コプレーナ線路を構成する信号線路６３ａ及びグランドパターン６３ｂが設けられている。信号線路６３ａは縦方向に延びており、その一端はボンディングワイヤ７４を介して光半導体装置１Ａの信号線路１２のパッド１２ａと電気的に接続されている。また、信号線路６３ａの他端は、ボンディングワイヤ７７を介してフィードスルー６９の信号線路６５と電気的に接続されている。なお、フィードスルー６９の信号線路６５には、図示しないリードピンを介して、パッケージ６１の外部から駆動信号が提供される。

グランドパターン６３ｂは、信号線路６３ａの両側に所定の間隔をあけて設けられ、その一端はボンディングワイヤ７３を介して光半導体装置１Ａのグランドパターン１３と電気的に接続されている。また、グランドパターン６３ｂの他端は、ボンディングワイヤ７５を介してフィードスルー６９のグランドパターン６６と電気的に接続されている。なお、フィードスルー６９のグランドパターン６６は、図示しないリードピンを介して、パッケージ６１外部のグランド配線と電気的に接続される。

バイアスパターン１４は、ボンディングワイヤ７１を介して一つの端子６７と電気的に接続されている。該端子６７には、図示しないリードピンを介して、パッケージ６１の外部からバイアス電圧が提供される。

以上に説明した本実施形態の光半導体装置１Ａ及びキャリア２Ａによって得られる効果について説明する。この光半導体装置１Ａでは、誘電体基板１０の主面１０ａ上に半導体レーザチップ２０が搭載され、半導体レーザチップ２０には、コプレーナ線路１１及びボンディングワイヤ１８ａを介して高周波の駆動信号が提供される。更に、この高周波の信号経路を終端するため、誘電体基板１０の主面１０ａ上には容量素子１６及び薄膜抵抗体１７が設けられている。コプレーナ線路１１から半導体レーザチップ２０へ延びるボンディングワイヤ１８ａの先端は更に容量素子１６上まで延伸され、容量素子１６の一方の電極に接続される。容量素子１６の他方の電極は、実装パターン１５及び薄膜抵抗体１７を介してグランドパターン１３に接続される。

このような光半導体装置１Ａ及びキャリア２Ａにおいては、容量素子１６に接続される実装パターン１５及び薄膜抵抗体１７と、グランドパターン１３との隙間の間隔が、ＥＯ特性に大きく影響する。図１０は、比較例として、光半導体装置１００を示す平面図である。この光半導体装置１００と本実施形態の光半導体装置１Ａとの相違点は、グランドパターンの形状である。すなわち、光半導体装置１００のグランドパターン１３は、光半導体装置１Ａのグランドパターン１３と異なり、一対の延長グランドパターン１３ａ，１３ｂを含んでいない。従って、実装パターン１５の突出部１５ｂとグランドパターン１３との隙間が、主領域１５ａとグランドパターン１３との隙間に比べて格段に大きくなっている。また、光半導体装置１００では、抵抗１１７の横幅は突出部１５ｂの横幅よりも小さい。従って、抵抗１１７とグランドパターン１３との隙間は、突出部１５ｂとグランドパターン１３との隙間よりも更に大きくなっている。

図４は、本実施形態および比較例のＳ₂₁特性のシミュレーション結果を示すグラフである。この図において、縦軸はＳ₂₁特性（単位：ｄＢ）を表し、横軸は周波数（単位：ＧＨｚ）を表す。また、図中のグラフＧ１１は比較例（図１０を参照）の特性を示し、グラフＧ１２は本実施形態（ボンディングワイヤ１８ｄが設けられない場合、図２を参照）の特性を示し、グラフＧ１３は本実施形態（ボンディングワイヤ１８ｄが設けられた場合、図１を参照）の特性を示す。図４を参照すると、比較例（グラフＧ１１）においては、３０ＧＨｚ付近にＳ₂₁特性の落ち込み（Ｄｉｐ）が生じていることがわかる。これに対し、本実施形態（ボンディングワイヤ１８ｄが設けられない場合、グラフＧ１２）においては、比較例よりもＳ₂₁特性の落ち込み（Ｄｉｐ）が緩和されている。そして、本実施形態（ボンディングワイヤ１８ｄが設けられた場合、グラフＧ１３）においては、Ｓ₂₁特性の落ち込み（Ｄｉｐ）が更に緩和されている。なお、図４では隙間の幅を４０μｍで一定としたが、２０μｍ以上６０μｍ以下の範囲内においては、同等のシミュレーション結果が得られた。

図５の（ａ）及び（ｂ）は、本実施形態の作用を説明するために、容量素子１６付近の等価回路を示す図である。これらの図において、インダクタＬ１～Ｌ３は実装パターン１５が有するインダクタンスを模擬するものであり、容量Ｃ１は実装パターン１５の主領域１５ａとグランドパターン１３との隙間により生じる寄生容量である。図５の（ａ）に示すように、比較例においては、実装パターン１５及び抵抗１１７とグランドパターン１３との隙間が部分的に大きく空いているため、当該部分に浮遊容量Ｃ２が生じる。高周波電流Ｆが流れると、この浮遊容量Ｃ２に起因して共振が生じる。この共振によって高周波損失（リーク）が発生し、図４のグラフＧ１１のようにＥＯ特性が部分的に落ち込む（不連続になる）と考えられる。従って、比較例においてはＥＯ特性の平坦性が損なわれてしまう。

これに対し、本実施形態の光半導体装置１Ａ及びキャリア２Ａでは、グランドパターン１３と電気的に接続された一対の延長グランドパターン１３ａ，１３ｂを設けることによって、実装パターン１５及び薄膜抵抗体１７とグランドパターンとの隙間を一様にしている。具体的には、薄膜抵抗体１７が設けられた領域を除く実装パターン１５とグランドパターンとの隙間の幅Ｗａ、及び、互いに接続される部位を除く薄膜抵抗体１７とグランドパターンとの隙間の幅Ｗｂを、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下としている。これにより、図５の（ｂ）に示すように、浮遊容量Ｃ２が一定の大きさの寄生容量Ｃ１になる。これにより、高周波電流Ｆの全経路にわたって電界強度が一定となり、上述した共振現象が緩和されて高周波損失が低減すると考えられる。また、光半導体装置１Ａでは、抵抗体とグランドパターンとの隙間が２０μｍ以上６０μｍ以下であれば、抵抗体として薄膜抵抗体１７以外のもの、例えばチップ抵抗を用いてもよい。

以上に説明したとおり、本実施形態の光半導体装置１Ａ及びキャリア２Ａによれば、ＥＯ特性の落ち込みを低減し、不連続点を低減してＥＯ特性をより平坦に近づけることができる。

本実施形態のように、実装パターン１５は、容量素子１６を搭載する主領域１５ａと、主領域１５ａから薄膜抵抗体１７に向けて突出する突出部１５ｂとを含み、グランドパターン１３は、突出部１５ｂの両側に位置する一対の延長グランドパターン１３ａ，１３ｂを含んでもよい。突出部１５ｂは製造上の観点から薄膜抵抗体１７に向けて突出する。これは、（１）薄膜抵抗体１７の両側に製造上ののりしろを設けること、及び（２）容量素子１６を実装する際のろう材の流れ止め（ＴａＮ）を付加することを目的とする。また、突出部１５ｂが薄膜抵抗体１７に向けて突出している場合、グランドパターン１３が突出部１５ｂの両側に位置する一対の延長グランドパターン１３ａ，１３ｂを含むことにより、突出部１５ｂにおける高周波特性を安定させ、ＥＯ特性の落ち込みを更に低減することができる。

図１に示した例のように、光半導体装置１Ａは、突出部１５ｂを跨いで一対の延長グランドパターン１３ａ，１３ｂ同士を互いに電気的に接続するボンディングワイヤ１８ｄを備えてもよい。この場合、突出部１５ｂにおける高周波特性を更に安定させ、ＥＯ特性の落ち込みをより効果的に低減することができる。

本実施形態のように、容量素子１６の容量は９０ｎＦ以上１２０ｎＦ以下であってもよい。このような比較的大きな容量の素子では、そのサイズも大きくなり、実装パターン１５も広くなる。その場合、図１０の比較例では、実装パターン１５とグランドパターン１３との隙間が部分的に更に拡がることとなる。本実施形態の光半導体装置１Ａによる効果は、このような場合に特に有効である。

（第１変形例）
図６及び図７は、上記実施形態の一変形例に係る光半導体装置１Ｂ及び１Ｃをそれぞれ示す平面図である。光半導体装置１Ｂは、上記実施形態のキャリア２Ａに代えて、キャリア２Ｂを備える。光半導体装置１Ｃは、上記実施形態のキャリア２Ａに代えて、キャリア２Ｃを備える。キャリア２Ｂ及び２Ｃと上記実施形態のキャリア２Ａとの相違点は、実装パターン及びグランドパターンの平面形状である。

図６に示すように、キャリア２Ｂの実装パターン１５Ａにおいては、突出部１５ｂが、主領域１５ａにおける辺１５ｅの中央部ではなく、辺１５ｆ寄りの部分（図示例では辺１５ｅにおける辺１５ｆ側の端部）から突出している。すなわち、本変形例の突出部１５ｂの側辺１５ｈは、主領域１５ａのグランドパターン１３と対向する辺１５ｆの延長上に設けられている。薄膜抵抗体１７は、その側辺１７ｂがグランドパターン１３と対向するとともに、突出部１５ｂの延長上に配置されている。この場合、グランドパターン１３に対する、実装パターン１５Ａの主領域１５ａ及び突出部１５ｂの隙間の幅は一定になる。また、薄膜抵抗体１７が突出部１５ｂの延長上に配置されることから、薄膜抵抗体１７とグランドパターン１３との隙間の幅も、実装パターン１５Ａの主領域１５ａおよび突出部１５ｂに対するグランドパターン１３との隙間の幅に近似する。このため、これら隙間における寄生容量の差が小さくなる。これにより、図１に示された実施形態と同様に、ＥＯ特性の落ち込みを低減することができる。

更に、キャリア２Ｂは、横方向において突出部１５ｂ及び薄膜抵抗体１７の片側に位置する延長グランドパターン１３ａを備える。延長グランドパターン１３ａは、グランドパターン１３と電気的に接続され、突出部１５ｂ及び薄膜抵抗体１７と誘電体基板１０の側面１０ｄとの間に設けられている。すなわち、延長グランドパターン１３ａは、突出部１５ｂおよび薄膜抵抗体１７を挟んでグランドパターン１３と対向して配置されている。図示例では、延長グランドパターン１３ａはグランドパターン１３と一体的に設けられている。延長グランドパターン１３ａが設けられることにより、さらにＥＯ特性を改善することができる。

図７に示すように、キャリア２Ｃの実装パターン１５Ｂにおいては、突出部１５ｂが、主領域１５ａにおける辺１５ｅの中央部ではなく、辺１５ｄ寄りの部分（図示例では辺１５ｅにおける辺１５ｄ側の端部）から突出しており、側面１０ｄと隣り合っている。そして、キャリア２Ｃは、横方向において突出部１５ｂ及び薄膜抵抗体１７の片側に位置する延長グランドパターン１３ｂを備える。延長グランドパターン１３ｂは、グランドパターン１３と電気的に接続されている。本変形例では、延長グランドパターン１３ｂは、グランドパターン１３と一体的に設けられている。延長グランドパターン１３ｂは、辺１５ｆの延長上の領域に位置する。薄膜抵抗体１７の側辺１７ｂは、辺１５ｆの延長上の領域から離間して配置され、延長グランドパターン１３ｂと対向し、延長グランドパターン１３ｂに沿って延在している。延長グランドパターン１３ｂは、誘電体基板１０の側面１０ｄとの間に突出部１５ｂ及び薄膜抵抗体１７を挟む位置に設けられている。

本変形例においても、実装パターン１５Ａ，１５Ｂとグランドパターンとの隙間の幅は、薄膜抵抗体１７が設けられた領域を除いて、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下である。一例では、この幅は全て一定の大きさに設定される。また、薄膜抵抗体１７とグランドパターンとの隙間の幅は、互いに接続される部位を除いて、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下である。一例では、この幅は全て一定の大きさに設定される。また、図６及び図７において、突出部１５ｂ及び薄膜抵抗体１７それぞれと延長グランドパターン１３ａ（１３ｂ）との隙間の幅が２０μｍ以上６０μｍ以下である限りにおいて、突出部１５ｂ及び薄膜抵抗体１７の各横幅（側辺と交差する方向の幅）は互いに異なってもよい。例えば、突出部１５ｂの横幅が薄膜抵抗体１７の横幅より大きくてもよく、或いは小さくてもよい。

本変形例のように、突出部１５ｂは、横方向における主領域１５ａの何れの位置から突出していてもよい。この場合であっても、上記実施形態と同様の効果を得ることができる。図８は、本変形例におけるＳ₂₁特性のシミュレーション結果を示すグラフである。この図において、縦軸はＳ₂₁特性（単位：ｄＢ）を表し、横軸は周波数（単位：ＧＨｚ）を表す。また、図中のグラフＧ３１は光半導体装置１Ｂ（図６を参照）の特性を示し、グラフＧ３２は光半導体装置１Ｃ（図７を参照）の特性を示す。図８を参照すると、本変形例においても上記実施形態（グラフＧ１２）と同様に、比較例（グラフＧ１１）と比べてＳ₂₁特性の落ち込み（Ｄｉｐ）が緩和されていることがわかる。

（第２変形例）
図９は、上記実施形態の別の変形例に係る光半導体装置１Ｄを示す平面図である。光半導体装置１Ｄは、上記実施形態のキャリア２Ａに代えて、キャリア２Ｄを備える。キャリア２Ｄと上記実施形態のキャリア２Ａとの相違点は、実装パターン及びグランドパターンの平面形状である。図９に示すように、キャリア２Ｄの実装パターン１５Ｃは、主領域１５ａのみを含み、突出部１５ｂを含まない。故に、実装パターン１５Ｃは、正方形状または長方形状といった平面形状を有する。そして、本変形例のグランドパターン１３は、突出部１３ｃを含む。突出部１３ｃは、一対の延長グランドパターン１３ａ，１３ｂの間において、グランドパターン１３から延長され、薄膜抵抗体１７に向けて突出している。横方向における突出部１３ｃの幅は、同方向における実装パターン１５Ｃの幅よりも狭い。薄膜抵抗体１７は、実装パターン１５Ｃとグランドパターン１３の突出部１３ｃとの間に設けられる。具体的には、薄膜抵抗体１７の一端は実装パターン１５Ｃと電気的に接続しており、薄膜抵抗体１７の他端はグランドパターン１３の突出部１３ｃと電気的に接続している。

一対の延長グランドパターン１３ａ，１３ｂは、横方向において薄膜抵抗体１７及び突出部１３ｃの両側に設けられている。延長グランドパターン１３ａの一辺は、薄膜抵抗体１７の側辺１７ａ及び突出部１３ｃの側辺１３ｄと対向しており、側辺１７ａ，１３ｄに沿って延在している。延長グランドパターン１３ｂの一辺は、薄膜抵抗体１７の側辺１７ｂ及び突出部１３ｃの側辺１３ｅと対向しており、側辺１７ｂ，１３ｅに沿って延在している。

本変形例においても、実装パターン１５Ｃとグランドパターンとの隙間の幅は、薄膜抵抗体１７が設けられた領域を除いて、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下である。一例では、この幅は全て一定の大きさに設定される。また、薄膜抵抗体１７とグランドパターンとの隙間の幅は、互いに接続される部位を除いて、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下である。一例では、この幅は全て一定の大きさに設定される。また、突出部１３ｃ及び薄膜抵抗体１７それぞれと延長グランドパターン１３ａ（１３ｂ）との隙間の幅が２０μｍ以上６０μｍ以下である限りにおいて、突出部１３ｃ及び薄膜抵抗体１７の各横幅（側辺と交差する方向の幅）は互いに異なってもよい。例えば、突出部１３ｃの横幅が薄膜抵抗体１７の横幅より大きくてもよく、或いは小さくてもよい。

本変形例のように、実装パターン側でなくグランドパターン側において、薄膜抵抗体１７に向けて突出する部分を設けてもよい。そして、実装パターンの主領域１５ａに薄膜抵抗体１７が直接に接続されてもよい。この場合であっても、上記実施形態と同様の効果を得ることができる。

本開示による光半導体装置及びキャリアは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではレーザダイオードと光変調器とによる間接変調方式が例示されているが、レーザダイオードを駆動する直接変調方式であっても、本開示を適用できる。その場合には、コプレーナ線路の信号線路はレーザダイオードの電極に接続される。

［付記］
本開示の実施形態に係る光半導体装置は、半導体レーザチップと、半導体レーザチップを搭載する主面を有する誘電体基板と、主面上に設けられたグランドパターンと、主面上に設けられ、ワイヤを介して半導体レーザチップの一の電極と電気的に接続された伝送線路と、グランドパターンと隣り合って主面上に設けられた実装パターンと、表面電極及び表面電極とは反対側に設けられた裏面電極を有し、裏面電極は実装パターンと対向して実装パターンと接合され、表面電極はワイヤを介して半導体レーザチップの一の電極と電気的に接続された容量素子と、主面上に設けられ、実装パターンに接続された一端、及びグランドパターンに接続された他端を有する抵抗体と、を備えてもよい。グランドパターンは、抵抗体の両側又は片側に延在して配置される延長グランドパターンを有する。実装パターンと延長グランドパターンとの隙間の幅、及び抵抗体と延長グランドパターンとの隙間の幅は、これらの隙間のいずれの箇所においても２０μｍ以上６０μｍ以下である。

この光半導体装置では、誘電体基板の主面上に半導体レーザチップが搭載され、半導体レーザチップには、伝送線路及びボンディングワイヤを介して高周波の駆動信号が提供される。更に、この高周波の信号経路を終端するため、誘電体基板の主面上には容量素子及び抵抗体が設けられている。伝送線路から半導体レーザチップへ延びるワイヤの先端は更に容量素子上まで延伸され、容量素子の一方の電極に接続される。容量素子の他方の電極は、実装パターン及び抵抗体を介してグランドパターンに接続される。

このような光半導体装置において、容量素子に接続される実装パターン及び抵抗体と、グランドパターンとの隙間の間隔がＥＯ特性に大きく影響することを本発明者は見出した。すなわち、実装パターン及び抵抗体とグランドパターンとの隙間が部分的に大きく空いていると、当該部分に生じる浮遊容量に起因する共振によって、ＥＯ特性が部分的に落ち込む（不連続になる）。これにより、ＥＯ特性の平坦性が損なわれてしまう。そこで、上記の光半導体装置では、抵抗体が設けられた領域を除く実装パターンとグランドパターンとの隙間の幅、及び互いに接続される部位を除く抵抗体とグランドパターンとの隙間の幅を、当該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下としている。本発明者の知見によれば、これによりＥＯ特性の落ち込みを低減し、不連続点を低減してＥＯ特性をより平坦に近づけることができる。

上記の光半導体装置は、抵抗体の一端が接続する実装パターンの一部が突出されてなる突出部を更に備えていてもよい。また、抵抗体或いは突出部の両側又は片側には、延長グランドパターンが設けられていてもよい。また、突出部と延長グランドパターンとの隙間の幅は、該隙間のいずれの箇所においても２０μｍ以上６０μｍ以下であってもよい。この場合、突出部は製造上の観点から設けられる。本発明者の知見によれば、突出部が設けられる場合、突出部の両側または片側に位置する延長グランドパターンによりコプレーナ線路（共平面回路）を構成することで、高周波信号がコプレーナ線路を伝送して放射損失などが小さくなり、突出部における高周波特性を安定させ、ＥＯ特性の落ち込みを更に低減することができる。この場合、突出部と延長グランドパターンとの隙間の幅は、いずれの箇所においても２０μｍ以上６０μｍ以下である。

上記の光半導体装置において、抵抗体と延長グランドパターン、および突出部と延長グランドパターンのうち少なくとも１つの組は、コプレーナ線路（共平面回路）を構成してもよい。この場合、高周波特性を安定させ、ＥＯ特性の落ち込みを更に低減することができる。

伝送線路は、半導体レーザチップに沿って設けられ、且つ伝送線路の両側に配置されたグランドパターンによりコプレーナ線路を構成してもよい。この場合、高周波特性を安定させ、ＥＯ特性の落ち込みを更に低減することができる。

上記の光半導体装置において、延長グランドパターンは抵抗体或いは突出部の両側に設けられており、光半導体装置は、抵抗体或いは突出部を跨いで両側の延長グランドパターン同士を互いに電気的に接続するボンディングワイヤを更に備えてもよい。この場合、高周波特性を更に安定させ、ＥＯ特性の落ち込みをより効果的に低減することができる。

上記の光半導体装置において、容量素子の容量は９０ｎＦ以上１２０ｎＦ以下であってもよい。このような比較的大きな容量の素子では、そのサイズも大きくなり、実装パターンも広くなる。上記の光半導体装置による効果は、このような場合に特に有効である。

１Ａ，１Ｂ，１Ｃ，１Ｄ光半導体装置
２光送信器
２Ａ，２Ｂ，２Ｃ，２Ｄキャリア
１０誘電体基板
１０ａ主面
１０ｃ，１０ｄ側面
１０ｅ，１０ｆ端面
１１コプレーナ線路
１２信号線路
１２ａ，１２ｂパッド
１３グランドパターン
１３ａ，１３ｂ延長グランドパターン
１３ｃ突出部
１３ｄ，１３ｅ側辺
１４バイアスパターン
１５，１５Ａ，１５Ｂ，１５Ｃ実装パターン
１５ａ主領域
１５ｂ突出部
１５ｃ，１５ｄ，１５ｅ，１５ｆ辺
１５ｇ，１５ｈ側辺
１６容量素子
１７薄膜抵抗体
１７ａ，１７ｂ側辺
１８ａ，１８ｂ，１８ｃ，１８ｄボンディングワイヤ
１９容量素子
２０半導体レーザチップ
２１，２２パッド
６１パッケージ
６２レンズ
６３配線基板
６３ａ，６５信号線路
６３ｂ，６６グランドパターン
６７端子
６８ＴＥＣ
６８ａプレート
６９フィードスルー
７１，７３，７４，７５，７７ボンディングワイヤ
１００光半導体装置
１１７抵抗
Ｃ１寄生容量
Ｃ２浮遊容量
Ｆ高周波電流
Ｌ１，Ｌ２，Ｌ３インダクタ
Ｐレーザ光
Ｗａ，Ｗｂ幅

Claims

半導体レーザチップと、
前記半導体レーザチップを搭載する主面を有する誘電体基板と、
前記主面上に設けられたグランドパターンと、
前記グランドパターンと対向する対向辺を有し前記主面上に設けられた実装パターンと、
側辺が、前記対向辺の延長上の領域から離間して配置された抵抗体と、
前記対向辺の延長上の領域に位置し、前記グランドパターンと電気的に接続された延長グランドパターンと、
前記実装パターン上に配置された容量素子と、
を備え、
前記実装パターンと前記抵抗体との間には、前記実装パターンより幅が狭い突出部が配置されてなる、光半導体装置。
前記延長グランドパターンは、前記抵抗体を挟んでその両側に配置されてなる、請求項１に記載の光半導体装置。
前記抵抗体の両側に位置する前記延長グランドパターンの間を接続するボンディングワイヤを更に備える、請求項２に記載の光半導体装置。
前記抵抗体の一端は前記実装パターンと電気的に接続され、前記抵抗体の他端は、前記実装パターンより幅が狭く前記グランドパターンから延長された突出部と電気的に接続されてなる、請求項１から請求項３のいずれか１項に記載の光半導体装置。
半導体レーザチップと、
前記半導体レーザチップを搭載する主面を有する誘電体基板と、
前記主面上に設けられたグランドパターンと、
主領域と前記主領域より幅が狭い突出部とを有し、前記主領域の前記グランドパターンと対向する対向辺の延長上に前記突出部の側辺を有し、前記主面上に設けられた実装パターンと、
側辺が前記グランドパターンと対向するとともに、前記突出部の延長上に配置された抵抗体と、
前記実装パターンの前記主領域上に配置された容量素子と、
を備える、光半導体装置。
前記突出部および前記抵抗体を挟んで前記グランドパターンと対向して配置され、前記グランドパターンと電気的に接続された延長グランドパターンを備える、請求項５に記載の光半導体装置。
半導体レーザチップを搭載する主面を有する誘電体基板と、
前記主面上に設けられたグランドパターンと、
容量素子が配置される上面を有し、前記グランドパターンと対向する対向辺を有し前記主面上に設けられた実装パターンと、
前記実装パターンと接続される抵抗体が配置される領域と、
前記対向辺の延長上の領域に位置し、前記グランドパターンと電気的に接続された延長グランドパターンと、
を備え、
前記実装パターンと前記抵抗体が配置される領域との間には、前記実装パターンより幅が狭い突出部が配置されてなる、キャリア。
前記延長グランドパターンは、前記抵抗体が配置される領域を挟んでその両側に配置されてなる、請求項７に記載のキャリア。
半導体レーザチップを搭載する主面を有する誘電体基板と、
前記主面上に設けられたグランドパターンと、
容量素子が配置される上面を有する主領域と前記主領域より幅が狭い突出部とを有し、前記主領域の前記グランドパターンと対向する対向辺の延長上に前記突出部の側辺を有し、前記主面上に設けられた実装パターンと、
前記突出部の延長上であって抵抗体が配置される領域と、
を備える、キャリア。
前記突出部および前記抵抗体が配置される領域を挟んで前記グランドパターンと対向して配置され、前記グランドパターンと電気的に接続された延長グランドパターンを備える、請求項９に記載のキャリア。