WO2022012243A1 - 半导体结构及其制作方法 - Google Patents

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Definitions

  • the step of forming the second conductive material layer includes:
  • the semiconductor structure further includes a dielectric layer located between the upper surface of the substrate and the first conductive layer.
  • a dielectric material is deposited on the surface of the substrate 100 through a deposition process to form the dielectric layer 400 , and the dielectric layer 400 covers the surface of the substrate 100 .
  • the dielectric material may include any dielectric material such as silicon oxide, silicon oxynitride, amorphous silicon, amorphous carbon, or any combination thereof, see FIG. 2 .
  • the deposition process may include chemical vapor deposition (CVD), low pressure CVD (LPCVD), plasma enhanced CVD (PECVD), atomic layer deposition (ALD) and plasma enhanced ALD (PEALD). This embodiment uses CVD technology to form the dielectric layer 400 .
  • Metal material is deposited on the surface of the first conductive material layer 310a to form a second conductive material layer 320a.
  • the first pattern structure 300 is formed by etching the stacked structure.
  • the insulating material layer 330a, the second conductive material layer 320a and the first conductive material layer 310a are sequentially etched to form the insulating layer 330, the second conductive layer 320 and the first conductive material layer 330, respectively.
  • a conductive layer 310, the insulating layer 330, the second conductive layer 320 and the first conductive layer 310 together form the first pattern structure 300, including:
  • the insulating material layer 330a is etched until the second conductive material layer 320a is exposed, and the first target pattern is transferred to the insulating material layer 330a , forming the insulating layer 330;
  • the first conductive material layer 310a is etched in stages, and the upper surface of the substrate 100 is exposed after the first etching stage to form the The first pattern structure 300, please refer to FIG. 7; and the first pattern structure 300 is formed in the trench structure 200 after the end of the second etching stage.
  • each cycle process includes: first, in the second etching stage, the first conductive material layer is etched by feeding hydrogen bromide gas, and after lasting 10s, the feeding of hydrogen bromide gas is stopped; The first conductive material layer 310a is oxidized by entering oxygen for 5 s to form an oxide layer on the surface of the first conductive material layer 310a; finally, the oxide layer is removed.
  • the width of the end of the first conductive layer 310 close to the second conductive layer 320 is the same as the width of the end of the second conductive layer 320 close to the substrate 100 to ensure that the first conductive layer 310 has the same width.
  • a conductive layer 310 has a good supporting effect on the second conductive layer 320 .

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Abstract

本申请涉及一种半导体结构及其制作方法。该制作方法包括：提供衬底，在衬底内形成沟槽结构；在衬底上形成叠层结构，叠层结构由下至上包括第一导电材料层、第二导电材料层和绝缘材料层，其中第一导电材料层填满沟槽结构且覆盖衬底的表面；对绝缘材料层、第二导电材料层和第一导电材料层依次进行刻蚀，形成位线结构；其中，对第一导电材料层刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在第一刻蚀阶段利用第一刻蚀气体对第一导电材料层刻蚀进行刻蚀，直至露出衬底的上表面，在第二刻蚀阶段利用第二刻蚀气体对第一导电材料层进行刻蚀；其中，位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。

Description

半导体结构及其制作方法
相关申请的交叉引用
本申请要求于2020年7月16日提交中国专利局、申请号为2020106850151、发明名称为“半导体结构及其制作方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体制作工艺技术领域，尤其涉及一种半导体结构及其制作方法。
技术背景
在半导体结构中，位线结构为包括由上至下叠层的设置的盖层(绝缘层)、导电金属层和非金属导电层的叠层结构，其中所述导电金属层和非金属导电层构成所述位线结构的位线。为改善位线之间的漏电现象，目前半导体结构中该位线在位线接触孔内的宽度较小，但是宽度的缩小导致位线接触电阻增大；此外，该位线在衬底表面的宽度较大，挤占了部分节点接触窗的空间，导致节点接触窗与有源区之间的节点接触电阻增大，从而影响半导体结构的品质。
发明内容
根据本申请的各种实施例，提供了一种半导体结构及其制作方法。
本申请的实施例提供了一种半导体结构的制作方法，包括：
提供衬底，在所述衬底内形成沟槽结构；
在所述衬底上形成叠层结构，所述叠层结构由下至上包括第一导电材料层、第二导电材料层和绝缘材料层，其中所述第一导电材料层填满所述沟槽结构且覆盖所述衬底的表面；及
对所述绝缘材料层、所述第二导电材料层和所述第一导电材料层依次进行刻蚀，分别形成绝缘层、第二导电层和第一导电层，所述绝缘层、所述第二导电层 和所述第一导电层共同构成第一图形结构；其中，对所述第一导电材料层刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层刻蚀进行刻蚀，直至露出所述衬底的上表面，在第二刻蚀阶段利用第二的刻蚀气体对所述第一导电材料层进行刻蚀；
其中，位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。
在其中一个实施例中，在所述第一图形结构中，位于所述沟槽结构内的所述第一图形结构底部的宽度大于位于所述沟槽结构外的所述第一图形结构的宽度
在其中一个实施例中，所述对所述绝缘材料层、所述第二导电材料层和所述第一导电材料层依次进行刻蚀，包括：
在所述绝缘层的上表面形成第一硬掩膜层，所述第一硬掩膜层中具有第一目标图案，所述第一目标图案定义出了所述第一图形结构；
以所述第一硬掩膜层为掩膜，对所述绝缘材料层进行刻蚀，直至露出所述第二导电材料层，将所述第一目标图案转移到所述绝缘材料层，形成所述绝缘层；
去除所述第一硬掩膜层；
以所述绝缘材料层为掩膜，对所述第二导电材料层进行刻蚀，直至露出所述第一导电材料层，将所述第一目标图案转移到所述第二导电材料层，形成所述第二导电层；及
以所述绝缘材料层为掩膜，分阶段对所述第一导电材料层进行刻蚀，在所述第一刻蚀阶段结束后露出所述衬底的上表面形成所述第一图形结构，以及在所述第二刻蚀阶段结束后在所述沟槽结构内形成所述第一图形结构。
在其中一个实施例中，在进行所述第二刻蚀阶段过程中通入氧气。
在其中一个实施例中，在所述第二阶段对所述第一导电材料层进行刻蚀的步骤，包括：
在第一预设时间段内，利用所述包含溴化氢和氯气的所述第二刻蚀气体对位于所述第一导电材料层进行刻蚀，直至露出所述沟槽结构的底部；
在第二预设时间段内，停止通入所述第二刻蚀气体，并通入氧气对所述第一导电材料层进行氧化处理，在所述第一导电材料层表面形成氧化层；其中，位于 所述沟槽结构内的所述第一导电材料层表面的所述氧化层的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的所述氧化层的厚度；及
去除所述氧化层，形成所述第一图形结构；
其中，所述第二刻蚀阶段分为所述第一预设时间段和所述第二预设时间段。
在其中一个实施例中，在所述第二刻蚀阶段对所述第一导电材料层进行刻蚀的步骤，包括：
利用所述包含溴化氢和氯气的所述第二刻蚀气体对所述第一导电材料层进行刻蚀，并同步通入氧气对所述第一导电材料层进行氧化处理，在所述沟槽结构内形成所述第一图形结构，以及在所述第一图形结构的第一导电层的表面形成氧化层；其中，所述氧化层位于所述沟槽结构内的所述第一导电材料层表面的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的厚度；
去除所述氧化层。
在其中一个实施例中，溴化氢与氧气的体积比的范围为约(100～500):(10～50)。
在其中一个实施例中，所述第二刻蚀气体还包括氩气和氦气；
其中，溴化氢的流量速率范围为约100～500SCCM，氯气的流量速率范围为约15～35SCCM，氧气的流量速率范围为约10～50SCCM，氩气的流量速率范围为约400～600SCCM，氦气的流量速率范围为约300～500SCCM。
在其中一个实施例中，所述第二刻蚀阶段的持续时长为约35～45s。
在其中一个实施例中，所述第一刻蚀气体的刻蚀性强于所述第二刻蚀气体的刻蚀性。
在其中一个实施例中，所述第一刻蚀气体包括氯气、氮气、氩气和氦气；
其中，氯气的流量速率范围为约80～120SCCM，氮气的流量速率范围为约60～80SCCM，氩气的流量速率范围为约40～60SCCM，氦气的流量速率范围为约300～500SCCM。
在其中一个实施例中，所述第一刻蚀阶段的持续时长为约12～18s。
在其中一个实施例中，所述在所述衬底内形成沟槽结构，包括：
在所述衬底表面形成介电层；
在所述介电层表面形成第二硬掩膜层，所述第二硬掩膜层中具有第二目标图案，所述第二目标图案定义出了所述沟槽结构；及
以所述第二硬掩膜层为掩膜，对所述介电层和所述衬底进行刻蚀，形成所述沟槽结构。
在其中一个实施例中，所述第一导电材料层包括多晶硅材料层。
在其中一个实施例中，形成所述第二导电材料层的步骤包括：
形成覆盖所述多晶硅材料层上表面的金属阻挡材料层；
形成覆盖所述金属阻挡材料层上表面的金属材料层，所述金属阻挡材料层和所述金属材料层共同构成所述第二导电材料层。
本申请的实施例还提供了一种半导体结构，包括：
衬底，所述衬底内具有沟槽结构；及
第一图形结构，包括由下至上叠层设置的第一导电层、第二导电层和绝缘层；其中，所述第一导电层依次交替位于所述衬底表面和所述沟槽结构的底部，并且位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。
在其中一个实施例中，位于所述沟槽结构内的所述第一导电层呈倒漏斗形。
在其中一个实施例中，所述第一导电层靠近所述第二导电层的端部与所述第二导电层靠近所述衬底的端部宽度相同。
在其中一个实施例中，所述半导体结构还包括介电层，所述介电层位于所述衬底上表面与所述第一导电层之间。
本申请的实施例提供了一种半导体结构及其制作方法。该制作方法包括：提供衬底，在所述衬底内形成沟槽结构；在所述衬底上形成叠层结构，所述叠层结构由下至上包括第一导电材料层、第二导电材料层和绝缘材料层，其中所述第一导电材料层填满所述沟槽结构且覆盖所述衬底的表面；对所述绝缘材料层、所述第二导电材料层和所述第一导电材料层依次进行刻蚀，分别形成绝缘层、第二导电层和第一导电层，所述绝缘层、所述第二导电层和所述第一导电层共同构成第一图形结构；其中，对所述第一导电材料层刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层刻蚀进 行刻蚀，直至露出所述衬底的上表面，在第二刻蚀阶段利用第二刻蚀气体对所述第一导电材料层进行刻蚀；其中，位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。本申请中，所述第一导电材料层填满所述沟槽结构且覆盖所述衬底的表面，在进行刻蚀形成第一图形结构的过程中，对所述第一导电材料层刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层刻蚀进行刻蚀，直至露出所述衬底的上表面；在第二刻蚀阶段利用第二刻蚀气体对所述第一导电材料层进行刻蚀，使得位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度，从而增大第一图形结构与衬底的接触面积，降低第一图形结构与衬底之间的电阻，提高半导体结构的品质。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请的实施例提供的一种半导体结构的制作方法流程图；
图2-图10为本申请的实施例提供的逐步刻蚀后的半导体结构的结构示意图。
附图标记：衬底-100，沟槽结构-200，第一导电层-310，第二导电层-320，绝缘层-330，第一导电材料层-310a，第二导电材料层-320a，绝缘材料层-330a，金属阻挡材料层-321，金属材料层-322，介电层-400，第二硬掩膜层-500，第二硬掩膜材料层-510，第二有机掩膜材料层-520，氧化层-700，第一图形结构-300。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本 领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施的限制。
请参见图1，本申请的实施例提供了一种半导体结构的制作方法，包括：
步骤S110，提供衬底100，在所述衬底100内形成沟槽结构200；
步骤S120，在所述衬底100上形成叠层结构，所述叠层结构由下至上包括第一导电材料层310a、第二导电材料层320a和绝缘材料层330a，其中所述第一导电材料层310a填满所述沟槽结构200且覆盖所述衬底100的表面；
步骤S130，对所述绝缘材料层330a、所述第二导电材料层320a和所述第一导电材料层310a依次进行刻蚀，分别形成绝缘层330、第二导电层320和第一导电层310，所述绝缘层330、所述第二导电层320和所述第一导电层310共同构成第一图形结构300；其中，对所述第一导电材料层310a刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层310a刻蚀进行刻蚀，直至露出所述衬底100的上表面，在第二刻蚀阶段利用第二刻蚀气体对所述第一导电材料层310a进行刻蚀；
其中，位于所述沟槽结构200内的所述第一图形结构300底部的宽度不小于位于所述沟槽结构200外的所述第一图形结构300的宽度。
本实施例中，所述第一导电材料层310a填满所述沟槽结构200且覆盖所述衬底100的表面，在进行刻蚀形成第一图形结构300的过程中，对所述第一导电材料层310a刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段。在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层310a刻蚀进行刻蚀，直至露出所述衬底100的上表面；在第二刻蚀阶段利用第二刻蚀气体对所述第一导电材料层310a进行刻蚀，形成第一图形结构，并使得在沟槽结构200内的第一导电材料层310a的宽度不小于在沟槽结构200外的第一导电材料层310a的宽度，以增大第一图形结构300与衬底的接触面积，降低第一图形结构300与衬底之间的接触电阻，提高半导体结构的品质。
本实施例中，所述衬底100包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。本领域的技术人员可以根据衬底100上形成的半导体结构选择所述衬底100的类型，因此所述衬底100的类型不应限制本申 请的保护范围。本实施例中，所述衬底100为P型晶体硅衬底。
所述衬底100包括基底和形成于基底内形成的浅沟槽结构，通过所述浅沟槽结构定出多个平行交错设置的多个有源区，且所述浅沟槽结构内填充有绝缘材料以形成浅沟槽隔离结构。所述衬底100还包括字线结构，所述字线结构为埋入式字线结构，该埋入式字线结构的延伸方法与所述第一图形结构300的延伸方向交叉。另外，所述字线结构还可以形成于所述基底的表面。
在其中一个实施例中，在所述第一图形结构300中，位于所述沟槽结构200内的所述第一图形结构300底部的宽度大于位于所述沟槽结构200外的所述第一图形结构300的宽度。
本实施例中位于所述沟槽结构200内的所述第一图形结构300底部的宽度，即位于沟槽结构200内的第一导电材料层310a底部的宽度为d1，位于所述沟槽结构200外的所述第一图形结构的宽度d2，其中d1＞d2。当宽度d1值比较大时第一图形结构300与衬底中的有源区之间的接触面积增大，第一图形结构300与衬底之间的接触电阻随之减小，同时还可以降低第一图形结构300发生坍塌的风险。此外，通过细化沟槽结构200外的所述第一导电材料层310a的宽度，可减小位于沟槽结构200外的第一图形结构300的尺寸，例如，当所述第一图形结构300为叠层设置的位线结构时，通过细化沟槽结构200外的所述第一导电材料层310a的宽度，可增大节点接触窗与有源区的接触面积，从而降低节点接触电阻，提高产品品质。
在其中一个实施例中，在所述衬底100内形成沟槽结构200的步骤，包括：
在所述衬底100表面形成介电层400；
在所述介电层400表面形成第二硬掩膜层500，所述第二硬掩膜层500中具有第二目标图案，所述第二目标图案定义出了所述沟槽结构200；
以所述第二硬掩膜层500为掩膜，对所述介电层400和所述衬底100进行刻蚀，形成所述沟槽结构200。
本实施例中，当所述半导体结构为存储器件，所述第一图形结构为位线结构时，在形成字线结构后，在衬底100表面形成沟槽结构200的主要步骤包括：
首先，通过沉积工艺在所述衬底100表面沉积介电材料，以形成所述介电层 400，所述介电层400覆盖所述衬底100的表面。所述介电材料可以包括氧化硅、氧氮化硅、无定形硅，无定形碳等任一介电材料或者其任意组合，请参见图2。其中，所述沉积工艺包括所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)。本实施例使用CVD技术形成所述介电层400。
其次，在所述介电层400表面依次形成第二硬掩膜材料层510和第二有机掩膜材料层520，其中，利用氧化硅等绝缘材料形成所述第二硬掩膜材料层510，利用含硅有机材料形成所述第二有机掩膜材料层520；然后，在所述第二有机掩膜材料层520上涂覆一层光刻胶，形成第一光刻胶层(未图示)，并通过光刻工艺图形化所述第一光刻胶层，图形化后的所述第一光刻胶层具有定义沟槽结构200(即位线接触孔)的第二目标图案；以图形化后的所述第一光刻胶层为掩膜对第二有机掩膜材料层520和第二硬掩膜材料层510进行刻蚀，将第二目标图案转移到第二有机掩膜材料层520和第二硬掩膜材料层510，保留的第二有机掩膜材料层520和第二硬掩膜材料层510构成所述第二硬掩膜层500，并去除所述第一光刻胶层，请参见图3。
最后，以所述第二硬掩膜层500为掩膜，利用干法刻蚀工艺对所述介电层400和所述衬底100进行刻蚀，形成所述沟槽结构200，去除所述第二硬掩膜层500，请参见图4。
请参见图5，其中一个实施例中，在所述衬底100上形成叠层结构的步骤，主要包括以下几个步骤：
在形成有沟槽结构200的衬底100上沉积非金属导电材料，例如多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，以形成所述第一导电材料层310a；所述第一导电材料层310a填满所述沟槽结构200且覆盖所述衬底100的表面。本实施例中，利用多晶硅材料制作所述第一导电材料层310a，因此所述第一导电材料层310a包括多晶硅材料层。
在所述第一导电材料层310a的表面沉积金属材料，以形成第二导电材料层320a。
通过沉积氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料以形成绝缘材 料层330a，所述绝缘材料层330a覆盖所述第二导电材料层320a的表面。此外，为降低位线与电容接触线之间的漏电概率，通常会增加绝缘材料层330a的厚度来改善这一现象，因此本实施例中绝缘材料层330a的厚度远大于第二导电材料层320a和/或第一导电材料层310a的厚度。
请继续参见图5，当所述第一导电材料层采用多晶硅材料，第二导电层采用金属材料时，为了避免金属原子向多晶硅材料层扩散，一般将第二导电层设为包含金属阻挡材料层和金属材料层的复合结构；上述形成所述第二导电材料层320a的过程主要包括：
形成覆盖所述多晶硅材料层上表面的金属阻挡材料层321；
形成覆盖所述金属阻挡材料层321上表面的金属材料层322。
本实施例中，所述第二导电材料层320a为叠层结构，包括由下至上依次设置的金属阻挡材料层321和金属材料层322。金属阻挡材料层321和金属材料层322可以通过将氮化钛、钛、硅化钨、氮化钨中的任一中或任意组合以及钨层叠来形成，其中，利用氮化钛、钛、硅化钨、氮化钨以及氮化钨硅中的一种或任意组合形成所述金属阻挡材料层321。此外，还可以选用其它金属、金属氮化物、金属硅化物以及金属硅氮化形成所述第二导电材料层320a。
在形成叠层结构后，通过对叠层结构进行刻蚀以形成第一图形结构300。在其中一个实施例中，对所述绝缘材料层330a、所述第二导电材料层320a和所述第一导电材料层310a依次进行刻蚀，分别形成绝缘层330、第二导电层320和第一导电层310，所述绝缘层330、所述第二导电层320和所述第一导电层310共同构成第一图形结构300，包括：
在所述绝缘材料层的上表面形成第一硬掩膜层，所述第一硬掩膜层中具有第一目标图案，所述第一目标图案定义出了所述第一图形结构300；
以所述第一硬掩膜层为掩膜，对所述绝缘材料层330a进行刻蚀，直至露出所述第二导电材料层320a，将所述第一目标图案转移到所述绝缘材料层330a，形成所述绝缘层330；
去除所述第一硬掩膜层；
以所述绝缘层330为掩膜，对所述第二导电材料层320a进行刻蚀，直至露 出所述第一导电材料层310a，将所述第一目标图案转移到所述第二导电材料层320a，形成所述第二导电层320；
以所述绝缘层330为掩膜，分阶段对所述第一导电材料层310a进行刻蚀，在所述第一刻蚀阶段结束后露出所述衬底100的上表面形成所述第一图形结构300，以及在所述第二刻蚀阶段结束后在所述沟槽结构200内形成所述第一图形结构300。
具体的，本实施例中，对叠层结构进行刻蚀以形成第一图形结构300的过程具体包括：
1)形成第一硬掩膜层。本实施例中，通过自对准双重成像技术形成所述第一硬掩膜层，该步骤主要包括：首先，在所述绝缘材料层330a表面依次沉积非晶碳材料、氮氧化硅材料和氧化物材料，形成第一有机掩膜材料层、第一硬掩膜材料层和牺牲材料层；在牺牲材料层上涂覆一层光刻胶，形成第一光刻胶层，并利用光刻工艺将相应掩膜板上的图形转移到所述第一光刻胶层，并以所述第一光刻胶层为掩膜对牺牲材料层进行刻蚀，刻蚀后去除第一光刻胶层。其次，使用原子层沉积技术在所述牺牲材料层的表面沉积硬掩膜材料，形成第三硬掩膜材料层，在对所述第三硬掩膜材料层进行回刻蚀，保留位于所述牺牲材料层侧壁上的第三硬掩膜材料层，作为所述第一目标图案以定义出所述第一图形结构300。然后，将所述第一目标图案依次转移到所述第一硬掩膜材料层和第一有机掩膜材料层。最后，去掉所述第三硬掩膜材料层，形成包含第一硬掩膜材料层和第一有机掩膜材料层的所述第一硬掩膜层。
2)对绝缘材料层330a进行刻蚀。该步骤具体包括：以所述第一硬掩膜层为掩膜，利用包含八氟环丁烷、八氟环戊烯和六氟丁二烯中的一个或多种的刻蚀气体对所述绝缘材料层330a进行刻蚀，直至露出所述第二导电材料层320a，将所述第一目标图案转移到所述绝缘材料层330a。本实施例中，利用包含八氟环丁烷、八氟环戊烯和六氟丁二烯的刻蚀气体对绝缘材料层330a进行刻蚀，形成绝缘层300。
3)为了消除刻蚀过程中深度对刻蚀工艺的限制，在完成对绝缘材料层330a的刻蚀后，去除所述第一硬掩膜层；此外还可以防止因叠层结构过高而发生倒伏。
4)以所述绝缘层330为硬掩膜，利用包含六氟化硫的刻蚀气体对所述第二导电材料层320a进行刻蚀，直至露出所述第一导电材料层310a，将所述第一目标图案转移到所述第二导电材料层320a，将保留的第二导电材料层320a作为所述第二导电层。其中六氟化硫的刻蚀气体中各气体的流量速率可根据实际需要进行设定，请参见图6。
5)以所述绝缘材料层330a为掩膜，分阶段对所述第一导电材料层310a进行刻蚀，在所述第一刻蚀阶段结束后露出所述衬底100的上表面形成所述第一图形结构300，请参见图7；以及在所述第二刻蚀阶段结束后在所述沟槽结构200内形成所述第一图形结构300。
为缩短工艺制程周期，在其中一个实施例中，所述第一刻蚀气体的刻蚀性强于所述第二刻蚀气体的刻蚀性。在第一刻蚀阶段利用刻蚀性较强的第一刻蚀气体对第一导电材料层进行刻蚀，直至露出衬底的上表面，以加快刻蚀速度，缩短制程。
在其中一个实施例中，第一刻蚀阶段所使用的第一刻蚀气体包括氯气、氮气、氩气和氦气；其中，氯气的流量速率范围为约80～120SCCM，氮气的流量速率范围为约60～80SCCM，氩气的流量速率范围为约40～60SCCM，氦气的流量速率范围为约300～500SCCM。具体地，氯气的流量速率范围为90、100和100SCCM，氮气的流量速率为60、70和80SCCM，氩气的流量速率为40、50和60SCCM，氦气的流量速率为350、400、450和500SCCM，第一刻蚀阶段持续时长约为15s。可以理解，因为氯气具有较强的刻蚀性，所以在第一刻蚀阶段利用氯气进行刻蚀可加速刻蚀速度，缩短刻蚀时间；另，还由于氯气具有小分子易扩散的特性，因此可增大纵向刻蚀速率与横向刻蚀速率的比值，保证位于衬底上表面的所述第一导电材料层310的保持良好的竖直状况，确保第一导电层310不会侵占有源区上表面的空间，例如所述第一图形结构为位线结构时，可以增大节点接触窗与有源区的接触面积，降低节点接触电阻。
在其中一个实施例中，所述第一刻蚀阶段的持续时长为约12～18s。本实施例中，通过将第一刻蚀阶段控制在约12～18s内，可防止因刻蚀时间过短而无法在衬底表面形成第一图形结构，同时还可以防止因刻蚀时间过长而发生过度刻蚀 问题。
在其中一个实施例中，在进行所述第二刻蚀阶段过程中通入氧气。本实施例中，通过在第二刻蚀阶段过程中通入氧气，可对第一导电材料层的表面进行氧化处理，在第一导电材料层表面形成氧化层；利用第一导电材料在多沟槽结构内的氧化速率小于在沟槽结构外的速率，使得所述氧化层位于所述沟槽结构内的所述第一导电材料层表面的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的厚度，从而使得除去氧化层后第一导电材料层底部的宽度大于所述第一导电材料层顶部的宽度，增大第一导电材料层与衬底中的有源区的接触面积。
在第二刻蚀阶段，利用刻蚀和氧化工艺处理第一导电材料层的具体方式包括多种，在其中一个实施例中，在所述第二刻蚀阶段对所述第一导电材料层310a进行刻蚀的步骤，包括：
首先在第一预设时间段内，利用所述包含溴化氢和氯气的第二刻蚀气体对位于所述第一导电材料层310a进行刻蚀，直至露出所述沟槽结构的底部，请参见图8；
然后在第二预设时间段内，停止通入所述第二刻蚀气体，并通入氧气对所述第一导电材料层进行氧化处理，在所述第一导电材料层表面形成氧化层700，请参见图9；其中，所述氧化层700位于所述沟槽结构200内的所述第一导电材料层表面的厚度小于位于所述沟槽结构200外的所述第一导电材料层表面的厚度；其中，所述第二刻蚀阶段分为所述第一预设时间段和所述第二预设时间段。
去除所述氧化层700。具体的，可利用弱氢氟酸去除氧化层后，就得到了截面呈倒漏斗形的第一导电层310，请参见图10。
本实施例中，在第二刻蚀阶段利用刻蚀性偏弱的溴化氢进行刻蚀，可确保不会损伤有源区肩部；并且，在进行刻蚀过程时同步通入氧气对多晶硅材料进行氧化，在第一导电材料层310a的表面形成氧化物，且对沟槽结构200内的多晶硅材料的氧化速度小于对沟槽结构200外的多晶硅材料的氧化速度。因此在完成刻蚀工艺后，利用弱氢氟酸去除氧化物后，就得到了截面呈倒漏斗形的第一导电材料层310a，并作为所述第一导电层310。
在其它一些实施例中，在所述第二刻蚀阶段对所述第一导电材料层进行刻蚀 的步骤，包括：
利用所述包含溴化氢和氯气的所述第二刻蚀气体对所述第一导电材料层310a进行刻蚀，并同步通入氧气对所述第一导电材料层310a进行氧化处理，在所述沟槽结构200内形成所述第一图形结构300，以及在所述第一图形结构300的第一导电层的表面形成氧化层700；其中，所述氧化层700位于所述沟槽结构内的所述第一导电材料层表面的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的厚度；
去除所述氧化层700。
此外，还可以多次循环的执行上述刻蚀、氧化以及除去氧化层的过程，直至形成的第一图形结构达到预期。其中每次循环过程包括：首先，在第二刻蚀阶段先通入溴化氢气体对所述第一导电材料层进行刻蚀，并在持续10s后停止通入溴化氢气体；然后，通入氧气对所述第一导电材料层310a进行氧化处理，并持续5s，以在第一导电材料层310a的表面形成氧化层；最后，除去所述氧化层。
在其中一个实施例中，溴化氢与氧气的体积比的范围为约(100～500)：(10～50)。本实施例中，在第一刻蚀阶段刻蚀气体中的溴化氢与氧气的体积比的范围为约(100～500):(10～50)范围内，可保证刻蚀速度和氧化速度处于较佳的范围内。
在其中一个实施例中，所述第二刻蚀气体还包括氩气和氦气；其中，溴化氢的流量速率范围为约100～500SCCM，氯气的流量速率范围为约15～35SCCM，氧气的流量速率范围为约10～50SCCM，氩气的流量速率范围为约400～600SCCM，氦气的流量速率范围为约300～500SCCM。
可以理解，通过将各气体控制在合理范围内，可降低第二刻蚀气体的刻蚀能力，避免第二刻蚀气体对有源区的肩部造成损坏，同时保证第一导电层310底部的宽度大于第一导电层310顶部的宽度，增大第一图形结构300与有源区的接触面积。具体地，所述氯气的流量速率可以为20、25或30SCCM，氧气的流量速率可以为20、30或40SCCM，氩气的流量速率可以为450、500或550SCCM，氦气的流量速率可以为350、400或450SCCM。
在其中一个实施例中，所述第二刻蚀阶段的持续时长为35～45s。可以理解，在使用上述包含溴化氢和氯气第二刻蚀气体刻蚀第一导电材料层310a时，需要 将刻蚀时间控制在合理范围内，以防止因刻蚀时间过程而发生过度刻蚀，导致第一图形结构300过细而发生倒塌，以及防止因刻蚀时间不足而不能刻蚀到第一导电材料层310a的底部。在另一个实施例中，本实施例中第二刻蚀阶段的持续时长约为40s。
本申请的实施例还提供了一种半导体结构，请继续参见图10，所述半导体结构包括衬底,00和第一图形结构300。
所述衬底100内具有沟槽结构200。
所述第一图形结构300包括由下至上叠层设置的第一导电层310、第二导电层320和绝缘层330；其中，所述第一导电层310依次交替位于所述衬底表面和所述沟槽结构200的底部，并且位于所述沟槽结构200内的所述第一图形结构300底部的宽度不小于位于所述沟槽结构200外的所述第一图形结构300的宽度。
在其中一个实施例中，位于所述沟槽结构200内的所述第一导电层310呈倒漏斗形。可以理解，当所述第一导电层310呈倒漏斗形时，有利于增大第一导电层310的底部与衬底100的接触面积，从而减小第一导电层310与衬底100的接触电阻，同时保证不影响节点接触窗与衬底的接触面积。
在其中一个实施例中，所述第一导电层310靠近所述第二导电层320的端部与所述第二导电层320靠近所述衬底100的端部宽度相同，以保证所述第一导电层310对所述第二导电层320具有良好的支撑作用。
在其中一个实施例中，所述半导体结构还包括介电层，所述介电层位于所述衬底上表面与所述第一导电层之间。
在其中一个实施例中，所述第二导电层包括金属阻挡材料层和金属材料层。其中所述金属阻挡材料层位于所述第一导电层的上方，所述金属材料层位于所述金属阻挡材料层的上方，通过所述金属阻挡材料层组成金属材料材中的金属向所述第一导电层中扩散。
本申请的实施例中所述第一导电材料层310a填满所述沟槽结构200且覆盖所述衬底100的表面，在进行刻蚀形成第一图形结构300的过程中，对所述第一导电材料层310a刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用包含氯气的第一刻蚀气体对所述第一导电材料层310a刻蚀进行刻蚀， 直至露出所述衬底100的上表面，利用氯气的小分子易扩散的特性增大纵向刻蚀速率与横向刻蚀速率的比值，保证所述第一导电材料层310a的上部保持良好的竖直状况，确保第一导电材料层310a不会侵占有源区上表面的空间，同时加快刻蚀进程；在第二刻蚀阶段利用包含溴化氢的第二刻蚀气体对所述第一导电材料层310a进行刻蚀，在刻蚀后或同步对第一导电材料层310a进行氧化，由于第一导电材料层310a在沟槽结构200外的氧化速率大于在沟槽结构200内的速率，因此在刻蚀并清洗掉氧化物后，在沟槽结构200内的第一导电材料层310a的宽度不小于在沟槽结构200外的第一导电材料层310a的宽度，可增大第一图形结构300与有源区的接触面积，降低第一图形结构与衬底之间的电阻，从而提高半导体结构的品质。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (19)

  1. 一种半导体结构的制作方法，包括：
    提供衬底，在所述衬底内形成沟槽结构；
    在所述衬底上形成叠层结构，所述叠层结构由下至上包括第一导电材料层、第二导电材料层和绝缘材料层，其中所述第一导电材料层填满所述沟槽结构且覆盖所述衬底的表面；及
    对所述绝缘材料层、所述第二导电材料层和所述第一导电材料层依次进行刻蚀，分别形成绝缘层、第二导电层和第一导电层，所述绝缘层、所述第二导电层和所述第一导电层共同构成第一图形结构；其中，对所述第一导电材料层刻蚀的过程包括第一刻蚀阶段和第二刻蚀阶段，在所述第一刻蚀阶段利用第一刻蚀气体对所述第一导电材料层刻蚀进行刻蚀，直至露出所述衬底的上表面，在第二刻蚀阶段利用第二刻蚀气体对所述第一导电材料层进行刻蚀；
    其中，位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。
  2. 如权利要求1所述的半导体结构的制作方法，其中，在所述第一图形结构中，位于所述沟槽结构内的所述第一图形结构底部的宽度大于位于所述沟槽结构外的所述第一图形结构的宽度。
  3. 如权利要求1所述的半导体结构的制作方法，其中，对所述绝缘材料层、所述第二导电材料层和所述第一导电材料层依次进行刻蚀，包括：
    在所述绝缘材料层的上表面形成第一硬掩膜层，所述第一硬掩膜层中具有第一目标图案，所述第一目标图案定义出了所述第一图形结构；
    以所述第一硬掩膜层为掩膜，对所述绝缘材料层进行刻蚀，直至露出所述第二导电材料层，将所述第一目标图案转移到所述绝缘材料层，形成所述绝缘层；
    去除所述第一硬掩膜层；
    以所述绝缘层为掩膜，对所述第二导电材料层进行刻蚀，直至露出所述第一导电材料层，将所述第一目标图案转移到所述第二导电材料层，形成所述第二导电层；及
    以所述绝缘层为掩膜，分阶段对所述第一导电材料层进行刻蚀，在所述第一 刻蚀阶段结束后露出所述衬底的上表面形成所述第一图形结构，以及在所述第二刻蚀阶段结束后在所述沟槽结构内形成所述第一图形结构。
  4. 如权利要求1所述的半导体结构的制作方法，其中，在进行所述第二刻蚀阶段过程中通入氧气。
  5. 如权利要求4所述的半导体结构的制作方法，其中，在所述第二刻蚀阶段对所述第一导电材料层进行刻蚀的步骤，包括：
    在第一预设时间段内，利用包含溴化氢和氯气的所述第二刻蚀气体对位于所述第一导电材料层进行刻蚀，直至露出所述沟槽结构的底部；
    在第二预设时间段内，停止通入所述第二刻蚀气体，并通入氧气对所述第一导电材料层进行氧化处理，在所述第一导电材料层表面形成氧化层；其中，位于所述沟槽结构内的所述第一导电材料层表面的所述氧化层的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的所述氧化层的厚度；及
    去除所述氧化层，形成所述第一图形结构；
    其中，所述第二刻蚀阶段分为所述第一预设时间段和所述第二预设时间段。
  6. 如权利要求5所述的半导体结构的制作方法，其中，在所述第二刻蚀阶段对所述第一导电材料层进行刻蚀的步骤，包括：
    利用所述包含溴化氢和氯气的所述第二刻蚀气体对所述第一导电材料层进行刻蚀，并同步通入氧气对所述第一导电材料层进行氧化处理，在所述沟槽结构内形成所述第一图形结构，以及在所述第一图形结构的第一导电层的表面形成氧化层；其中，所述氧化层位于所述沟槽结构内的所述第一导电材料层表面的厚度小于位于所述沟槽结构外的所述第一导电材料层表面的厚度；
    去除所述氧化层。
  7. 如权利要求5或6所述的半导体结构的制作方法，其中，溴化氢与氧气的体积比的范围为约(100～500):(10～50)。
  8. 如权利要求7所述的半导体结构的制作方法，其中，所述第二刻蚀气体还包括氩气和氦气；
    其中，溴化氢的流量速率范围为约100～500SCCM，氯气的流量速率范围为约15～35SCCM，氧气的流量速率范围为约10～50SCCM，氩气的流量速率范围 为约400～600SCCM，氦气的流量速率范围为约300～500SCCM。
  9. 如权利要求8所述的半导体结构的制作方法，其中，所述第二刻蚀阶段的持续时长为约35～45s。
  10. 如权利要求1所述的半导体结构的制作方法，其中，所述第一刻蚀气体的刻蚀性强于所述第二刻蚀气体的刻蚀性。
  11. 如权利要求10所述的半导体结构的制作方法，其中，所述第一刻蚀气体包括氯气、氮气、氩气和氦气；
    其中，氯气的流量速率范围为约80～120SCCM，氮气的流量速率范围为约60～80SCCM，氩气的流量速率范围为约40～60SCCM，氦气的流量速率范围为约300～500SCCM。
  12. 如权利要求11所述的半导体结构的制作方法，其中，所述第一刻蚀阶段的持续时长为约12～18s。
  13. 如权利要求1所述的半导体结构的制作方法，其中，所述在所述衬底内形成沟槽结构，包括：
    在所述衬底表面形成介电层；
    在所述介电层表面形成第二硬掩膜层，所述第二硬掩膜层中具有第二目标图案，所述第二目标图案定义出了所述沟槽结构；及
    以所述第二硬掩膜层为掩膜，对所述介电层和所述衬底进行刻蚀，形成所述沟槽结构。
  14. 如权利要求1所述的半导体结构的制作方法，其中，所述第一导电材料层包括多晶硅材料层。
  15. 如权利要求14所述的半导体结构的制作方法，其中，形成所述第二导电材料层的步骤包括：
    形成覆盖所述多晶硅材料层上表面的金属阻挡材料层；
    形成覆盖所述金属阻挡材料层上表面的金属材料层，所述金属阻挡材料层和所述金属材料层共同构成所述第二导电材料层。
  16. 一种半导体结构，包括：
    衬底，所述衬底内具有沟槽结构；及
    第一图形结构，包括由下至上叠层设置的第一导电层、第二导电层和绝缘层；其中，所述第一导电层依次交替位于所述衬底表面和所述沟槽结构的底部，并且位于所述沟槽结构内的所述第一图形结构底部的宽度不小于位于所述沟槽结构外的所述第一图形结构的宽度。
  17. 如权利要求16所述的半导体结构，其中，位于所述沟槽结构内的所述第一导电层呈倒漏斗形。
  18. 如权利要求16所述的半导体结构，其中，所述第一导电层靠近所述第二导电层的端部与所述第二导电层靠近所述衬底的端部宽度相同。
  19. 如权利要求16所述的半导体结构，其中，还包括介电层，所述介电层位于所述衬底上表面与所述第一导电层之间。
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