WO2021246221A1 - 電子デバイス及び表示装置 - Google Patents

電子デバイス及び表示装置 Download PDF

Info

Publication number
WO2021246221A1
WO2021246221A1 PCT/JP2021/019583 JP2021019583W WO2021246221A1 WO 2021246221 A1 WO2021246221 A1 WO 2021246221A1 JP 2021019583 W JP2021019583 W JP 2021019583W WO 2021246221 A1 WO2021246221 A1 WO 2021246221A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
gsw
voltage
transistors
wiring
Prior art date
Application number
PCT/JP2021/019583
Other languages
English (en)
French (fr)
Inventor
宏宜 林
Original Assignee
株式会社ジャパンディスプレイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
Publication of WO2021246221A1 publication Critical patent/WO2021246221A1/ja
Priority to US18/071,694 priority Critical patent/US11967293B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/166—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect
    • G02F1/167—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect by electrophoresis
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/1675—Constructional details
    • G02F1/16757—Microcapsules
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/1675—Constructional details
    • G02F1/1676—Electrodes
    • G02F1/16766—Electrodes for active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/1685—Operation of cells; Circuit arrangements affecting the entire cell
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3433—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices
    • G09G3/344—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices based on particles moving in a fluid or in a gas, e.g. electrophoretic devices

Definitions

  • the embodiment of the present invention relates to an electronic device, particularly a display device.
  • an electrophoresis display device As a display device which is an example of an electronic device, for example, an electrophoresis display device is known. In such an electrophoresis display device, a drive circuit for inspection is provided.
  • the present embodiment provides a display device capable of suppressing deterioration of display quality.
  • electronic devices capable of suppressing failures of power supply circuits and drive elements, particularly display devices.
  • the electronic device has a plurality of scanning lines extending along a first direction and arranged side by side along a second direction intersecting the first direction, and along the second direction.
  • the inspection circuit including a plurality of first switch elements arranged in a non-display area different from the display area and connected to the plurality of scanning lines is provided, and the plurality of first switches have an oxide semiconductor layer.
  • Each of the plurality of first switch elements of the inspection circuit has at least two transistors connected in series to one of the plurality of scanning lines.
  • the electronic device has a plurality of scanning lines extending along the first direction and arranged side by side along the second direction intersecting the first direction, and the second direction.
  • a plurality of signal lines extending along the line and arranged side by side along the first direction, and a plurality of signal lines arranged in a display area and provided at an intersection of the plurality of scanning lines and the plurality of signal lines.
  • the plurality of first switches of the inspection circuit include a pixel and an inspection circuit including a plurality of first switch elements arranged in a non-display area different from the display area and connected to the plurality of scanning lines. Is an oxide semiconductor transistor including an oxide semiconductor layer, each of the plurality of first switch elements has a first transistor and at least one transistor pair, and the transistor pair is bidirectionally connected. It has a second transistor and a third transistor connected by a diode.
  • the display device has a plurality of scanning lines extending along the first direction and arranged side by side along the second direction intersecting the first direction, and the display device according to the second direction.
  • a plurality of signal lines extending along the line and arranged side by side along the first direction, and a plurality of signal lines arranged in a display area and provided at an intersection of the plurality of scanning lines and the plurality of signal lines.
  • a test circuit including a pixel, a switch element arranged in a non-display area different from the display area and connected to each of the plurality of scanning lines, and a voltage drop element connected to the switch element is provided.
  • the switching element and the voltage drop element are oxide semiconductor transistors including an oxide semiconductor layer.
  • a display device capable of suppressing deterioration of display quality. It is possible to provide an electronic device capable of suppressing a failure of a power supply circuit or a driving element, particularly a display device.
  • FIG. 1 is a plan circuit diagram of the display device of the embodiment.
  • FIG. 2 is a partially enlarged view of FIG.
  • FIG. 3 is a circuit diagram of the pixels shown in FIG.
  • FIG. 4 is a plan circuit diagram of a display device of a comparative example.
  • FIG. 5 is a partially enlarged view of FIG.
  • FIG. 6 is a cross-sectional view showing an example of a display device.
  • FIG. 7 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • FIG. 8 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • FIG. 9 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the direction toward the tip of the arrow in the third direction Z is defined as up or up, and the direction opposite to the direction toward the tip of the arrow in the third direction Z is defined as down or down.
  • the second member in the case of "the second member above the first member” and “the second member below the first member”, the second member may be in contact with the first member or may be separated from the first member. May be located. In the latter case, a third member may be interposed between the first member and the second member. On the other hand, in the case of “the second member above the first member” and “the second member below the first member”, the second member is in contact with the first member.
  • FIG. 1 is a plan circuit diagram of the display device of the embodiment.
  • the display device DSP shown in FIG. 1 includes a display area DA for displaying an image and a non-display area NDA other than the display area DA.
  • the non-display area NDA is a region different from the display area DA, and is formed in a frame shape along the display area DA.
  • the display device DSP includes a base material BA1, a plurality of pixels PX arranged in a matrix above the base material BA1 in the display region DA, a plurality of scanning lines GL, and a plurality of lines. It is equipped with a signal line SL.
  • Each of the pixels PX is provided at each intersection of the scanning line GL and the signal line SL.
  • the scanning line and the signal line are also referred to as a gate line and a source line, respectively.
  • the number of scanning lines GL is M, and the scanning lines GL_1 to GL_M are used, respectively. However, when it is not necessary to distinguish between the scanning lines, it is simply called the scanning line GL. Further, the number of signal lines SL is N, and the signal lines SL_1 to SL_N are used, respectively. However, when individual distinction is not necessary in the signal line, it is simply called a signal line SL. That is, the display device DSP has M rows and N columns of pixels PX.
  • the display device DSP includes a drive element DIG for driving the scanning line GL and a drive element DIS for driving the signal line SL.
  • the drive element DIG and the drive element DIS are arranged in the non-display area NDA.
  • the number of scanning lines GL connected to one driving element DIG is not limited to the number shown in FIG. 1, and an appropriate number of scanning lines GL may be provided.
  • the number of signal line SLs connected to one drive element DIS is not limited to the number shown in FIG. 1, and an appropriate number of signal line SLs may be provided.
  • the drive elements DIG and DIS are also referred to as a first drive element and a second drive element, respectively. Since the drive elements DIG and DIS drive the scanning line GL and the signal line SL as described above, it can be said that they drive the pixels PX provided at their intersections.
  • the drive element DIG and DIS are each provided on one side of the base material BA1, specifically, the drive element DIG is on the right side of the base material BA1 and the drive element DIS is the base material. It is provided on the lower side of BA1, but is not limited to this.
  • the drive element DIG may be provided on the left and right sides of the base material BA1.
  • the odd-numbered scanning line GL may be driven by the driving element DIG provided on one of the left and right sides, and the even-numbered scanning line GL may be driven by the driving element DIG provided on the other of the left and right sides.
  • the drive element DIS may be provided on the upper and lower sides of the base material BA1.
  • the odd-numbered signal line SL may be driven by the drive element DIS provided on one of the upper and lower sides, and the even-numbered signal line SL may be driven by the drive element DIS provided on the other of the upper and lower sides.
  • the drive element DIG may be provided on both or one of the upper and lower sides of the base material BA1
  • the drive element DIS may be provided on both or one of the left and right sides of the base material BA1.
  • the scanning line GL is connected to the driving element DIG, extends in the first direction X, and is arranged side by side in the second direction Y.
  • the scanning line GL is electrically connected to a plurality of pixels PX arranged in the first direction X.
  • the signal line SL is connected to the drive element DIS, extends in the second direction Y, and is arranged side by side in the first direction X.
  • the signal line SL is electrically connected to a plurality of pixels PX arranged in the second direction Y.
  • the display device DSP may further include common wiring and capacitive wiring. Common wiring and capacitive wiring will be described in detail later.
  • the display device DSP shown in FIG. 1 includes a drive circuit SBC in the non-display area NDA.
  • the drive circuit SBC has a switch element GSW connected to each of the plurality of scanning lines GL and a switch element SSW connected to each of the plurality of signal lines SL.
  • the switch element GSW is also referred to as a first switch element
  • the switch element SSW is also referred to as a second switch element.
  • the switch element GSW connected to the scanning line GL_m of an arbitrary line m (where m is a natural number of 1 or more and M or less (1 ⁇ m ⁇ M)) is referred to as a switch element GSW_m.
  • the switch element SSW connected to the signal line SL_n of an arbitrary column n (where n is a natural number of 1 or more and N or less (1 ⁇ n ⁇ N)) is referred to as a switch element SSW_n.
  • the switch elements GSW_1 to GSW_M connected from the first row to the Mth row are simply referred to as switch elements GSW unless it is necessary to distinguish them.
  • the switch elements SSW_1 to SSW_N connected to the first row to the Nth row are simply referred to as switch elements SSW unless it is necessary to distinguish them.
  • the source and the drain of the transistor can be read as either the source or the drain and the drain as the other of the source or the drain in consideration of the possibility that the source and the drain of the transistor are reversed from each other.
  • the transistor shown in FIG. 1 is, for example, a thin film transistor (TFT).
  • the transistor shown in FIG. 1 is, for example, an oxide semiconductor transistor in which the semiconductor layer is an oxide semiconductor.
  • the switch element SSW is one transistor. As such a transistor, the oxide semiconductor transistor described above may be used.
  • the gate of the switch element SSW which is a transistor, is connected to the wiring VEE.
  • the source of the switch element SSW is connected to the wiring SBS.
  • the drain of the switch element SSW is connected to the corresponding signal line SL.
  • the drain of any n-row switch element SSW is connected to the signal line SL_n.
  • the voltage input to the gate of the switch element SSW and the gate of the switch element GSW described later via the wiring VEE is referred to as a voltage Vee (or a signal Vee).
  • the voltage input to the source of the switch element SSW via the wiring SBS is defined as a voltage Sbs (or a signal Sbs).
  • the switch element GSW has two transistors GSW_a and GSW_b. More specifically, the switch element GSW_m connected to the scanning line GL_m on the arbitrary mth line has the transistors GSW_ma and GSW_mb.
  • the switch elements GSW_1 to GSW_M connected from the first row to the Mth row each have two transistors. When it is not necessary to distinguish the rows in the two transistors, they are simply referred to as transistors GSW_a and GSW_b.
  • the transistor GSW_ma (transistor GSW_a) and the transistor GSW_mb (transistor GSW_b) are also referred to as a first transistor and a second transistor, respectively.
  • the gate of the transistor GSW_ma is connected to the gate of the transistor GSW_mb and the wiring VEE.
  • the source of the transistor GSW_ma is connected to the drain of the transistor GSW_mb.
  • the drain of the transistor GSW_ma is connected to the scanning line GL_m.
  • the source of the transistor GSW_mb is connected to the wiring SBG.
  • the voltage input to the source of the transistor GSW_mb (switch element GSW_m) via the wiring SBG is defined as a voltage Sbg (or a signal Sbg).
  • the source of the transistor GSW_ma and the drain of the transistor GSW_mb are referred to as a node NM_m.
  • the m line may be referred to as the first line, and the other lines may be referred to as the second line.
  • the scanning line GL_m on the m-th line is the scanning line GL on the first line, and another line different from the m-th line, more specifically, the scanning line GL_m + 1 on the (m + 1) line is the first line. It may also be called the scanning line GL on the second line.
  • FIG. 2 is a partially enlarged view of FIG. FIG. 2 shows the switch element GSW, the scanning line GL, the wiring SBG, and the wiring VEE among the drive circuits SBC shown in FIG.
  • FIG. 2 the description of the component having the same reference numeral as that of FIG. 1 is incorporated from that of FIG. 1, and the details are omitted.
  • the operation of the drive circuit SBC shown in FIG. 2 will be described in detail later.
  • FIG. 3 is a circuit diagram of the pixels shown in FIG.
  • the pixel PX shown in FIG. 3 has transistors Tr1 and Tr2 which are pixel transistors. Further, the pixel PX has a first capacitance C1, a second capacitance C2, a capacitance wiring CW, and a counter electrode CE.
  • the pixel PX shown in FIG. 3 will also be described in detail later.
  • the drive circuit SBC is a circuit for inspecting the display area DA of the display device DSP for defects before mounting the drive elements DIG and DIS. Therefore, the drive circuit SBC may be paraphrased as the inspection circuit SBC.
  • the drive circuit SBC collectively turns on the pixels PX of the display area DA (conducting state), and inputs an image signal. As a result, the display operation can be performed for all the pixels PX.
  • the voltage Vee is input from the wiring VEE to the switch elements GSW and SSW.
  • the voltage Vee at this time is a high power supply voltage described later, and therefore the switch elements GSW and SSW are turned on.
  • the voltage Sbg is input from the wiring SBG, it is the same as the pixel transistors (transistors Tr1 and Tr2 described above) of the pixel PX via the switch element GSW in the ON state and the scan line GL connected to the switch element GSW.
  • the voltage Sbg of the voltage is input.
  • the pixel transistors of all the pixels PX are turned on.
  • the voltage Sbs is input from the wiring SBS, the voltage Sbs corresponding to the image signal is input to the pixel PX via the switch element SSW in the ON state and the signal line SL connected to the switch element SSW. Since the voltage Sbs corresponding to the common image signal is input to all the pixels PX, it is possible to detect, for example, a defect in the pixel PX. As described above, the display area DA of the display device DSP can be inspected.
  • the wiring VEE, the wiring SBG, and the wiring SBS are also referred to as the first wiring, the second wiring, and the third wiring, respectively.
  • the voltage Vee, the voltage Sbg, and the voltage Sbs are also referred to as a first voltage, a second voltage, and a third voltage, respectively.
  • the low power supply voltage (voltage Vgl) and the high power supply voltage (voltage Vgh), which will be described later, are also referred to as a first power supply voltage and a second power supply voltage, respectively.
  • the drive circuit SBC is a circuit used in the above-mentioned inspection, and is unnecessary after the inspection is completed.
  • a signal for turning on the pixel transistor of the pixel PX (control signal SG described later) is input from the drive element DIG.
  • the image signal to the pixel PX (the image signal Vsig described later) is input from the drive element DIS.
  • turning on the pixel transistor of the pixel PX is also referred to as turning on the pixel PX.
  • the gates of the transistors included in the switch elements SSW and GSW are fixed to a low power supply voltage.
  • the drive circuit SBC can be electrically separated from the scanning line GL and the signal line SL. That is, the voltage Vee applied to the gate of the transistor included in the switch element SSW and GSW via the wiring VEE is set as the low power supply voltage.
  • FIG. 4 is a plan circuit diagram of a display device of a comparative example.
  • FIG. 5 is a partially enlarged view of FIG.
  • the display device DSP shown in FIG. 4 differs from the display device shown in FIG. 1 in that the switch element GSW is composed of one transistor as described above.
  • the switch element GSW_m in the switch element GSW_m on the arbitrary m-th row, the gate of the switch element GSW_m, which is a transistor, is connected to the wiring VEE.
  • the source of the switch element GSW_m is connected to the wiring SBG.
  • the drain of the switch element GSW_m is connected to the scanning line GL_m.
  • the above has described the arbitrary m-th line, but the same applies to the other lines.
  • the gates of the switch elements SSW and GSW are fixed to a low power supply voltage (hereinafter referred to as voltage Vgl) to electrically scan the drive circuit SBC. Separate from the line GL and the signal line SL. Further, it is assumed that the sources of all switch elements GSW are in a floating state (high impedance). The sources of all switch elements SSW are also in a floating state.
  • Vgl low power supply voltage
  • the threshold value Vth may shift to the minus side, that is, it may be depleted. This transistor is particularly remarkable in the oxide semiconductor transistor. In an oxide semiconductor transistor, if the channel region is insufficiently oxidized, the threshold value Vth of the transistor may be largely shifted (depleted) in the negative direction, and the switching characteristics may not be exhibited. The depleted transistor (switch element GSW) does not go into an off state (non-conducting state) even when a voltage Vgl is applied to the gate.
  • a voltage Vgl is applied to the gates of all switch elements GSW.
  • the voltage IG_H is input from the drive element DIG (not shown) to the drain of the switch element GSW_m on the arbitrary mth line via the scanning line GL_m.
  • the voltage IG_L is input from the drive element DIG (not shown) to the drain of the switch element GSW in the line different from the mth line.
  • the voltage IG_H is a writing voltage for the scanning line GL
  • the voltage IG_L is a holding voltage for the scanning line GL. That is, the pixel PX connected to the scanning line GL to which the voltage IG_H is input is turned on. More specifically, when the voltage IG_H is input to the gate of the pixel transistor of the pixel PX, the pixel PX is turned on.
  • the voltage IG_H is equal to the voltage Vgh and the voltage IG_L is equal to the voltage Vgl. In this way, the number of power supply voltages can be reduced by using a common voltage for the voltage IG_H and the voltage Vgl, and the voltage IG_L and the voltage Vgl.
  • the voltage Vgs which is the gate-source voltage
  • the switch element GSW which is a transistor
  • a voltage IG_H that is, a voltage Vgh is input to the drain of the switch element GSW_m via the scanning line GL_m.
  • the voltage IsG_L that is, the voltage Vgl is input to the drain of the switch element GSW_m + 1 via the scanning line GL_m + 1.
  • the scan line GL_m and the switch element GSW_m on the m-th row, and the scanning line GL_m + 1 and the switch element GSW_m + 1 on the (m + 1) -th row adjacent to the m-th row are described, but the present invention is not limited thereto.
  • the scan line GL_m + 1 and the switch element GSW_m + 1 described here are another scan line GL (another line) to which the voltage Vgl is input and the switch element GSW, that is, a scan line GL different from the scan line GL_m and a switch element connected to the scan line GL. This is an example of GSW.
  • the voltage Vgs which is the gate-source voltage of the switch element GSW_m
  • the voltage IG_H which is the writing voltage for the scanning line GL, that is, the voltage Vgh.
  • the voltage of the voltage Vgs, which is the gate-source voltage of the switch element GSW_m + 1, is also the voltage IG_L, which is the holding voltage for the scanning line GL, that is, the voltage Vgl.
  • the switch elements GSW_m and GSW_m + 1 are electrically connected via the wiring SBG. Further, the wiring SBG is in a floating state as described above. As a result, the voltage Vgh of the voltage Vgs of the switch element GSW_m and the voltage Vgl of the voltage Vgs of the switch element GSW_m + 1 are short-circuited by the wiring SBG.
  • the drive element DIG and the power supply circuit that generates the power supply voltage may be damaged.
  • the image quality of the display device DSP may be deteriorated, or the display device DSP may be damaged.
  • the present embodiment provides a display device that does not cause a short circuit between the voltage Vgh and the voltage Vgl as described above even when the switch element GSW is depleted. This makes it possible to prevent failures of the drive element DIG and the power supply circuit that generates the power supply voltage. Therefore, it is possible to suppress the deterioration of the image quality of the display device DSP. Further, it is possible to prevent the display device DSP itself from being damaged.
  • the switch element GSW has two transistors GSW_a and GSW_b connected in series.
  • the transistors GSW_ma and GSW_mb included in the switch element GSW_m on the m-th row are connected in series.
  • the source of the transistor GSW_ma and the drain of the transistor GSW_mb are the node NM_m
  • the voltage of the node NM_m is the voltage Vm.
  • the gate-source voltage Vgs is smaller than 0. Therefore, even if the threshold value of the transistor GSW_ma is depleted, the influence of depletion can be mitigated.
  • the transistor GSW_ma has been described above, the same applies to the transistor GSW_mb. It is possible to make the gate-source voltage Vgs of the transistor GSW_mb smaller than 0. As a result, it is possible to prevent the voltage Vgh from the scanning line GL_m from being input to the wiring SBG.
  • the transistor GSW_mb is an element that gives an intermediate voltage Vm to the node NM_m which is the source of the transistor GSW_ma.
  • the voltage Vgh applied to the transistor GSW_ma via the scanning line GL_m is smaller than the voltage Vm of the node NM_m (source of GSW_ma). That is, the voltage drops between the source and drain of the transistor GSW_ma. Therefore, it can be said that the transistor GSW_mb is a voltage drop element with respect to the transistor GSW_ma. That is, in this embodiment, it can be considered that the transistor GSW_ma functions as a switching element and the transistor GSW_mb functions as a voltage drop element for the switching element.
  • the voltage Vgs from the scanning line GL_m is not input to the wiring SBG.
  • the display device DSP of the present embodiment even when the voltage Vgl of the scanning line GL_m + 1 is input to the wiring SBG via the switch element GSW_m + 1 on the (m + 1) th line, a short circuit due to the voltage Vgh and the voltage Vgl described in the comparative example is performed. It is possible to suppress the occurrence of. In this embodiment, it is possible to prevent the drive element DIG and the power supply circuit that generates the power supply voltage from failing. This makes it possible to prevent the image quality of the display device DSP from deteriorating. Further, it is possible to prevent a failure of the display device DSP itself.
  • all signal line SLs may be divided into an odd group and an even group, and a group of switch elements SSW may be provided separately for each group.
  • all the scanning lines GL may be divided into an odd group and an even group, and a group of switch elements GSW may be provided separately for each group.
  • a group of switch elements SSW connected to the signal line SL of the odd group SLod is connected by one wiring SBS.
  • the group of switch elements SSW connected to the signal line SL of the even group SLev is connected by another wiring SBS.
  • a group of switch elements GSW connected to the scan line GL of the odd group GLod is connected by one wiring SBG.
  • a group of switch elements GSW connected to the scan line GL of the even group GLev is connected by another wiring SBG.
  • the odd group SLod includes the signal lines SL_1, SL_3, ..., SL_N-1. Is done.
  • the even-numbered group SLev includes signal lines SL_2, SL_4, ..., SL_N.
  • the signal lines SL_1, SL_3, ..., SL_N-1 included in the odd-numbered group SLod are designated as signal lines SL_od1, SL_od2, ..., SL_odN, respectively, and the signal lines SL_1, SL_4, ... , SL_N are signal lines SL_ev1, SL_ev2, ..., SL_evN, respectively.
  • the switch elements SSW_od1, SSWod_2, ..., SSW_odN for the signal lines SL_od1, SL_od2, ..., SL_odN are connected by wiring SBSod.
  • the switch elements SSW_ev1, SSW_ev2, ..., SSW_evN for the signal lines SL_ev1, SL_ev2, ..., SL_evN are connected by wiring SBSev.
  • the switching elements GSW_od1, GSW_od2, ..., GSW_odM for the scanning lines GL_od1, GL_od2, ..., GL_odM are connected by the wiring SBGood.
  • the switching elements GSW_ev1, GSW_ev2, ..., GSW_evM for the scanning lines GL_ev1, GL_ev2, ..., GL_evM are connected by wiring SBGev.
  • the signal line SL_od1 to the signal line SL_odN and the signal line SL_ev1 to the signal line SL_evN may be read as FIGS. 1 and 2 and the signal line SL_1 to the signal line SL_N in the description thereof.
  • the switch elements SSW_od1, SSW_od2, ..., SSW_odN, and the switch elements SSW_ev1, SSW_ev2, ..., SSW_evN may be read as FIGS. 1 and 2 and the switch elements SSW_1 to SSW_N in the description thereof.
  • the wiring SBSod and SBSev may be read as the wiring SBS in FIGS. 1 and 2 and the description thereof.
  • the scanning line GL_od1 to the scanning line GL_odM and the scanning line G_ev1 to the scanning line GL_evM may be read as the scanning line GL_1 to the scanning line GL_M in FIGS. 1 and 2 and the description thereof.
  • the switch elements GSW_od1, GSW_od2, ..., GSW_odM, and the switch elements GSW_ev1, GSW_ev2, ..., GSW_evM may be read as FIGS. 1 and 2 and the switch elements GSW_1 to GSW_M in the description thereof.
  • the wiring SBGood and SBGev may be read as the wiring SBG in FIGS. 1 and 2 and the description thereof.
  • the present invention is not limited to this.
  • the number N of the signal lines SL and the number M of the scanning lines GL may be odd or even, respectively.
  • the signal line SL included in the odd group SLod is the signal line SL_1, SL_3, ..., SL_N
  • the signal line SL included in the even group SLev is a signal line.
  • the scanning lines GL included in the odd-numbered group GLod are the scanning lines GL_1, GL_3, ..., GL_M
  • the scanning lines GL included in the even-numbered group GLev are the scanning lines.
  • the pixel PX shown in FIG. 3 has transistors Tr1 and Tr2, which are pixel transistors, a first capacitance C1, a second capacitance C2, a capacitance wiring CW, and a counter electrode CE.
  • the transistors Tr1 and Tr2 have a first terminal t1, a second terminal t2, and a control terminal t3, respectively.
  • the control terminal t3 functions as a gate
  • one of the first terminal t1 and the second terminal t2 functions as a source
  • the other of the first terminal t1 and the second terminal t2 functions as a drain.
  • the transistors Tr1 and Tr2 are electrically connected in parallel between the signal line SL and the pixel electrode PE.
  • the transistor Tr1 and the transistor Tr2 are, for example, the oxide semiconductor transistors described above.
  • each of the transistors Tr1 and Tr2 is switched to a conductive state or a non-conducting state by the control signal SG given from the drive element DIG via the scanning line GL.
  • the control signal SG includes voltage IG_H (equal to voltage Vgh) and voltage IG_L (equal to voltage Vgl), and as described above, the transistors Tr1 and Tr2 to which the voltage IG_H (voltage Vgh) is input are in a conductive state. It becomes.
  • the transistors Tr1 and Tr2 to which the voltage IG_L (voltage Vgl) is input are in a non-conducting state.
  • the fact that the transistors Tr1 and Tr2 of the pixel PX are in the conductive state is also referred to as the fact that the pixel PX is in the conductive state.
  • the image signal Vsig is applied to the pixel electrode PE via the signal line SL and the transistors Tr1 and Tr2 in the conductive state. After mounting the drive element DIS, the image signal Vsig is input from the drive element DIS. As described above, when the display operation is performed by the drive circuit SBC before mounting the drive element DIS, the voltage Sbs corresponding to the image signal is input to the pixel PX via the switch element SSW and the signal line SL. ..
  • the capacitance wiring CW extends in the first direction X or the second direction Y.
  • the capacitive wiring CW extends in the second direction Y and is electrically connected to a plurality of pixels PX arranged in the second direction Y.
  • the capacitive wiring CW is not shown in FIG. 1 for the sake of clarity in the description of the drawings.
  • the display device DSP of the present embodiment has a plurality of capacitive wiring CWs extending along the second direction Y and arranged along the first direction.
  • a constant voltage Vpc from the outside is applied to the capacitive wiring CW, and the capacitive wiring CW is fixed at a constant potential. Further, a common voltage Vcom from the outside is applied to the counter electrode CE, and the counter electrode CE is fixed to a constant potential (common potential).
  • the counter electrode CE can be referred to as a common electrode because it is shared by all the pixels PX.
  • the capacitive wiring CW is set to the same potential as the counter electrode CE, but may be set to a potential different from that of the counter electrode CE.
  • the first capacitance C1 and the second capacitance C2 are capacitors. The first capacitance C1 is connected between the pixel electrode PE and the capacitance wiring CW. The second capacitance C2 is connected between the pixel electrode PE and the counter electrode CE.
  • FIG. 6 is a cross-sectional view showing an example of a display device.
  • the display device DSP shown in FIG. 6 is a display device using electrophoresis.
  • the substrate SUB1 includes a base material BA1, a drive element layer DVL provided on the base material BA1, and a pixel electrode PE provided on the drive element layer DVL. ..
  • the drive element layer DVL includes the above-mentioned transistors Tr1 and Tr2, a scanning line GL, a signal line SL, each wiring layer, each insulating layer, and the like.
  • the substrate SUB 2 includes a base material BA2 facing the pixel electrode PE, and a counter electrode CE located between the base material BA2 and the pixel electrode PE and facing the pixel electrode PE.
  • the counter electrode CE is made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the substrate SUB1 is a pixel substrate and the substrate SUB2 is a facing substrate.
  • the base materials BA1 and BA2 are made of an insulating material such as resin or glass.
  • the base material BA2 is located on the screen side (observation side) and has light transmission. Since the base material BA1 is located on the opposite side of the screen, it may be opaque or transparent.
  • the display function layer DL of the display device DSP is located between the pixel electrode PE and the counter electrode CE. A voltage applied between the pixel electrode PE and the counter electrode CE is applied to the display function layer DL.
  • the display device DSP is an electrophoresis display device
  • the display function layer DL is an electrophoresis layer.
  • the display functional layer DL is formed by a plurality of microcapsule MCPs arranged in the XY plane with almost no gaps.
  • the adhesive layer AL of the display device DSP is located between the pixel electrode PE and the display function layer DL.
  • the microcapsule MCP is a spherical body having a particle size of, for example, about 20 ⁇ m to 70 ⁇ m. In the illustrated example, many microcapsule MCPs are arranged between one pixel electrode PE and the counter electrode CE due to the scale, but the length of one side is about 100 to several hundred ⁇ m. In the pixel PX having a shape or a polygonal shape, about 1 to 10 microcapsule MCPs are arranged.
  • the microcapsule MCP includes a dispersion medium DPR, a plurality of black particles BPL, and a plurality of white particles WPL.
  • the black particle BPL and the white particle WPL may also be referred to as electrophoretic particles.
  • the outer shell portion (wall film) OWL of the microcapsule MCP is formed by using a transparent resin such as an acrylic resin. It is a liquid that disperses black particles BPL and white particles WPL in the dispersion medium DPR and microcapsule MCP.
  • the black particle BPL is, for example, particles (polymer or colloid) made of a black pigment such as aniline black, and is positively charged, for example.
  • the white particle WPL is, for example, particles (polymer or colloid) made of a white pigment such as titanium dioxide, and is negatively charged, for example.
  • a white pigment such as titanium dioxide
  • Various additives can be added to these pigments as needed.
  • pigments such as red, green, blue, yellow, cyan and magenta may be used.
  • the pixel electrode PE When the pixel PX is displayed in black in the display function layer DL having the above configuration, the pixel electrode PE is held at a relatively higher potential than the counter electrode CE. That is, when the potential of the counter electrode CE is used as the reference potential, the pixel electrode PE is maintained as positive. As a result, the positively charged black particles BPL are attracted to the counter electrode CE, while the negatively charged white particles WPL are attracted to the pixel electrode PE. As a result, when the pixel PX is observed from the counter electrode CE side, black color is visually recognized. On the other hand, when the pixel PX is displayed in white, the pixel electrode PE is held in the negative electrode property when the potential of the counter electrode CE is used as the reference potential. As a result, the negatively charged white particles WPL are attracted to the counter electrode CE side, while the positively charged black particles BPL are attracted to the pixel electrode PE. As a result, when the pixel PX is observed, white color is visually recognized.
  • the pixel electrode PE is in contact with the adhesive layer AL.
  • an insulating protective layer may be interposed between the pixel electrode PE and the adhesive layer AL, and the pixel electrode PE may be protected by the protective layer.
  • FIG. 6 shows a display device using electrophoresis.
  • the display device DSP of the present embodiment may be, for example, a display device using a polymer dispersed liquid crystal (PDLC).
  • the display device DSP of the present embodiment may be a display device including a pixel PX including a transistor having a high drive voltage.
  • the display device DSP of the present embodiment may be a display device in which the drive circuit for driving the pixel PX is not provided on the base material BA1 and only the pixel PX including the pixel transistor is provided on the base material BA1. Even in such a display device, it is possible to prevent the image quality from being deteriorated by the present embodiment, and it is possible to prevent a failure of the display device itself.
  • the display device has been described, but the idea of the present invention can be applied to an electronic device other than the display device, particularly an electronic device provided with an inspection circuit.
  • the present invention is also applicable to, for example, a sensor device having a plurality of sensor electrodes arranged in a matrix.
  • the pixel PX described above may be read as a sensor electrode
  • the scanning line GL and the signal line SL may be read as detection wiring. Even in such an electronic device, it is possible to prevent the failure of the electronic device by the present invention.
  • FIG. 7 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • the configuration example shown in FIG. 7 is different from the configuration example shown in FIG. 2 in that the switch element has three or more transistors connected in series.
  • the switch element GSW_m on the arbitrary m-th row shown in FIG. 7 has four transistors GSW_ma, GSW_mb, GSW_mc, and GSW_md connected in series.
  • four transistors connected in series are provided between the scanning line GL and the wiring SBG.
  • the transistor GSW_ma connected to the scanning line GL and the wiring SBG have three transistors connected in series.
  • the transistor GSW_ma connected to the scanning line GL and the transistor GSW_md connected to the wiring SBG have two transistors connected in series.
  • switch elements GSW_m, transistors GSW_ma, GSW_mb, GSW_mc, and GSW_md are simply referred to as switch elements GSW, transistors GSW_a, GSW_b, GSW_c, and GSW_d when it is not necessary to distinguish the rows.
  • the transistor GSW_ma (transistor GSW_a), the transistor GSW_mb (transistor GSW_b), the transistor GSW_mc (transistor GSW_c), and the transistor GSW_md (transistor GSW_d) are used as the first transistor, the second transistor, the third transistor, and the transistor GSW_d, respectively. Also called the 4th transistor.
  • the gate of the transistor GSW_ma is connected to the gate of the transistor GSW_mb, the gate of the transistor GSW_mc, the gate of the transistor GSW_md, and the wiring VEE.
  • the source of the transistor GSW_ma is connected to the drain of the transistor GSW_mb.
  • the drain of the transistor GSW_ma is connected to the scanning line GL_m.
  • the source of the transistor GSW_mb is connected to the drain of the transistor GSW_mc.
  • the source of the transistor GSW_mc is connected to the drain of the transistor GSW_md.
  • the source of the transistor GSW_md is connected to the wiring SBG.
  • the voltage applied to the scanning line GL_m on the m-th row is the voltage Vgh
  • the voltage applied to the scanning line GL on the other row is the voltage Vgl, as in the above embodiment.
  • the number of transistors connected in series in the switch element GSW_m in other words, the number of transistors connected in series with the transistor GSW_ma, is larger than that in the example shown in FIG. Therefore, even when the influence of the transistor included in the switch element GSW is large, that is, even when the transistor has a large shift amount to the negative side of the threshold voltage, the influence of the depletion can be mitigated.
  • the switch element GSW may have three or five or more transistors connected in series.
  • the number of transistors included in the switch element GSW may be determined to be suitable in consideration of the influence of depletion and the size of the non-display area.
  • the switch element GSW has three transistors, it can be said that it has two transistors connected in series between the transistor GSW_ma connected to the scanning line GL and the wiring SBG. In other words, it can be said that the transistor GSW_ma connected to the scanning line GL and the transistor GSW_md connected to the wiring SBG have one transistor connected in series.
  • this configuration has a plurality of voltage drop elements in the switching element. Can be considered to be connected. Also in this configuration example, the same effect as that of the above embodiment is obtained.
  • FIG. 8 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • the switch element has a diode-connected transistor, and the diode-connected transistor is connected in both directions. Is different.
  • the switch element GSW_m on the arbitrary m-th row shown in FIG. 8 has a transistor GSW_ma having a switching function, and transistors DTR_mb and DTR_mc connected to each other in both directions and connected to a diode, respectively.
  • the switch element GSW_m shown in FIG. 8 has a transistor GSW_ma connected to the scanning line GL between the scanning line GL and the wiring SBG, and two transistors DTR_mb and DTR_mc between the transistor GSW_ma and the wiring SBG.
  • the transistors DTR_mb and DTR_mc are diode-connected transistors.
  • the transistors DTR_mb and DTR_mc are bidirectionally connected to each other, specifically one source and the other drain, and one drain and the other source.
  • the transistors DTR_mb and DTR_mc, each of which is diode-connected and bidirectionally connected to each other are referred to as a transistor pair PD_m1.
  • the switch element GSW_m, the transistor GSW_ma, the DTR_mb, and the transistor vs. PD_m1 are simply referred to as the switch element GSW, the transistor GSW_a, the DTR_b, the DTR_c, and the transistor vs. PD_1 when it is not necessary to distinguish the rows.
  • the transistor GSW_ma (transistor GSW_a), the transistor DTR_mb (transistor DTR_b), and the transistor DTR_mc (transistor DTR_c) are also referred to as a first transistor, a second transistor, and a third transistor, respectively.
  • Such a first transistor, a second transistor, and a third transistor may be, for example, the oxide semiconductor transistor described above.
  • the gate of the transistor GSW_ma is connected to the wiring VEE.
  • the source of the transistor GSW_ma is connected to the source of the transistor DTR_mb and the drain and gate of the transistor DTR_mc.
  • the drain of the transistor GSW_ma is connected to the scanning line GL_m.
  • the gate of the transistor DTR_mb is connected to the drain of the transistor DTR_mb, the source of the transistor DTR_mc, and the wiring SBG.
  • the source of the transistor GSW_ma, the source of the transistor DTR_mb, and the drain of the transistor DTR_mc are referred to as a node NA_m.
  • the voltage of the node NA_m is the voltage Va
  • the transistors DTR_mb and DTR_mc are connected by a diode, the voltage drops between the terminals of the respective diodes (in this case, the voltage between the source and the drain of the transistor). Therefore, Vgh>Va> Vgl (Equation 6) holds.
  • Vgl Vgl (Equation 3)
  • Vgs Vgl-Va ⁇ 0 (Equation 9) holds.
  • the gate-source voltage Vgs is smaller than 0. Therefore, even if the threshold value of the transistor GSW_ma is depleted, the influence of depletion can be mitigated. As a result, it is possible to prevent the voltage Vgh from the scanning line GL_m from being input to the wiring SBG.
  • the above describes the arbitrary m-th line, but the same applies to the other lines.
  • the transistor pair PD_m1 is an element that gives an intermediate voltage Va to the node NA_m which is the source of the transistor GSW_ma.
  • the voltage Vgh applied to the transistor GSW_ma via the scanning line GL_m is smaller than the voltage Va of the node NA_m. That is, the voltage drops between the source and drain of the transistor GSW_ma. Therefore, it can be said that the transistor pair PD_m1 is a voltage drop element with respect to the transistor GSW_ma. That is, in the present embodiment, it can be considered that the transistor GSW_ma functions as a switching element and the transistor pair PD_m1 functions as a voltage drop element for the switching element.
  • FIG. 9 is a circuit diagram showing another configuration example of the display device according to the embodiment.
  • the configuration example shown in FIG. 9 is different from the configuration example shown in FIG. 8 in that it has a plurality of transformers that are bidirectionally connected to each other and are diode-connected to each other.
  • the switch element GSW_m on the arbitrary m-th row shown in FIG. 9 has a transistor GSW_ma having a switching function, and three transistor pairs PD_m1, PD_m2, and PD_m3 connected in series.
  • the transistor pair PD_m1 has transistors DTR_mb and DTR_mc connected in both directions to each other and diode-connected, respectively.
  • the transistor pair PD_m2 has transistors DTR_md and DTR_me connected to each other in both directions and diode-connected, respectively.
  • the transistor pair PD_m3 has transistors DTR_mf and DTR_mg connected in both directions to each other and diode-connected, respectively. In two transistors connected to each other in both directions, one source and the other drain, and one drain and the other source are connected as described above.
  • the gate of the transistor GSW_ma is connected to the wiring VEE.
  • the drain of the transistor GSW_ma is connected to the scanning line GL_m.
  • the source of the transistor GSW_ma is connected to the source of the transistor DTR_mb and the drain and gate of the transistor DTR_mc.
  • the gate of the transistor DTR_mb is connected to the drain of the transistor DTR_mb, the source of the transistor DTR_mc, the source of the transistor DTR_md, and the gate and drain of the transistor DTR_me.
  • the gate of the transistor DTR_md is connected to the drain of the transistor DTR_md, the source of the transistor DTR_me, the source of the transistor DTR_mf, and the gate and drain of the transistor DTR_mg.
  • the gate of the transistor DTR_mf is connected to the drain of the transistor DTR_mf, the source of the transistor DTR_mg, and the wiring SBG.
  • the switch element GSW_m When it is not necessary to distinguish the rows of the switch element GSW_m, the transistor GSW_ma, the DTR_mb, the DTR_mc, the DTR_md, the DTR_me, and the DTR_mf, and the transistor pairs PD_m1, PD_m2, and PD_m3, the switch element GSW, the transistor GSW_a, They are referred to as DTR_b, DTR_c, DTR_d, DTR_e, and DTR_f, as well as transistor pairs PD_1, PD_2, and PD_3.
  • the transistor GSW_ma (transistor GSW_a), the transistor DTR_mb (transistor DTR_b), the transistor DTR_mc (transistor DTR_c), the transistor DTR_md (transistor DTR_d), the transistor DTR_me (transistor DTR_e), and the transistor DTR_mf (transistor DTR_f) are respectively. It is also referred to as a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, and a seventh transistor. Further, the transistor pairs PD_1, PD_2, and PD_3 are also referred to as a first transistor pair, a second transistor pair, and a third transistor pair, respectively.
  • the switch element GSW_m on the arbitrary m-th row has a transistor GSW_ma having a switching function, and three transistor pairs PD_m1, PD_m2, and PD_m3 connected in series.
  • the transistor GSW_ma connected to the scanning line GL and the transistor pair PD_m3 connected to the wiring SBG have two transistor pairs connected in series.
  • the voltage applied to the scanning line GL_m on the mth row is the voltage Vgh
  • the voltage applied to the scanning line GL on the other row is the voltage Vgl, as in the above embodiment.
  • the number of transistor pairs connected in series in the switch element GSW_m is larger than that in the example shown in FIG. 8, in other words, the number of transistor pairs connected in series with the transistor GSW_ma is larger. .. Therefore, even when the influence of the transistor included in the switch element GSW is large, that is, even when the transistor has a large shift amount to the negative side of the threshold voltage, the influence of the depletion can be mitigated.
  • the switch element GSW may have three or more transistor pairs.
  • the number of transistor pairs included in the switch element GSW may be determined to be suitable in consideration of the influence of depletion and the size of the non-display area.
  • the switch element GSW has three transistor pairs, it can be said that it has two transistor pairs connected in series between the transistor GSW_ma connected to the scanning line GL and the wiring SBG. In other words, it can be said that it has one transistor pair connected in series between the transistor GSW_ma connected to the scanning line GL and the transistor pair connected to the wiring SBG.
  • this configuration has a plurality of voltage drops in the switching element. It can be considered that the elements are connected. Also in this configuration example, the same effect as that of the above embodiment is obtained.
  • the embodiment of the present invention has been described, the embodiment is presented as an example and is not intended to limit the scope of the invention.
  • the idea of the present invention can be applied to an electronic device other than the display device, particularly an electronic device including an inspection circuit.
  • a sensor device such as a fingerprint sensor or a touch sensor provided with the inspection circuit of the present invention may be used in addition to the display device.
  • the novel embodiment can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention.
  • the embodiments and variations thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalent scope thereof.
  • DA ... Display area, DIG ... Drive element, DIS ... Drive element, DSP ... Display device, DTR ... Transistor, GL ... Scan line, GSW ... Switch element, GSW_a ... Transistor, GSW_b ... Transistor, NA ... Node, NDA ... Hidden Region, NM ... node, PD ... transistor pair, PX ... pixel, SBC ... drive circuit, SBG ... wiring, SBS ... wiring, SG ... control signal, SL ... signal line, SSW ... switch element, Sbg ... voltage, Sbs ... voltage , VEE ... wiring, Va ... voltage, Vee ... voltage, Vgh ... voltage, Vgl ... voltage, Vgs ... voltage, Vm ... voltage.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Molecular Biology (AREA)
  • Health & Medical Sciences (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本実施形態の目的は、表示品質の低下を抑制可能な表示装置を提供することにある。　本実施形態の電子デバイスは、第１方向に沿って延伸し、第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する。

Description

電子デバイス及び表示装置
　本発明の実施形態は、電子デバイス、特には表示装置に関する。
　電子デバイスの一例である表示装置としては、例えば電気泳動表示装置が知られている。このような電気泳動表示装置では、検査のための駆動回路が設けられている。
特開２００７－２２６１７６号公報
　本実施形態は、表示品質の低下を抑制可能な表示装置を提供する。電源回路や駆動素子の故障を抑制可能な電子デバイス、特に表示装置を提供する。
　一実施形態に係る電子デバイスは、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する。
　また、一実施形態に係る電子デバイスは、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記検査回路の前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記複数の第１スイッチ素子のそれぞれは、第１トランジスタ及び少なくとも１つのトランジスタ対を有し、前記トランジスタ対は、双方向に接続され、ダイオード接続された第２トランジスタ及び第３トランジスタを有する。
　また、一実施形態に係る表示装置は、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線それぞれに接続された、スイッチ素子と、前記スイッチ素子に接続された電圧降下素子と、を含む検査回路と、を備え、前記スイッチング素子及び前記電圧降下素子は酸化物半導体層を含む酸化物半導体トランジスタである。
　本実施形態により、表示品質の低下を抑制可能な表示装置を提供することができる。電源回路や駆動素子の故障を抑制可能な電子デバイス、特に表示装置を提供することが可能である。
図１は、実施形態の表示装置の平面回路図である。 図２は、図１の部分拡大図である。 図３は、図１に示す画素の回路図である 図４は、比較例の表示装置の平面回路図である。 図５は、図４の部分拡大図である。 図６は、表示装置の一例を示す断面図である。 図７は、実施形態における表示装置の他の構成例を示す回路図である。 図８は、実施形態における表示装置の他の構成例を示す回路図である。 図９は、実施形態における表示装置の他の構成例を示す回路図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。
　本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。
　また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。
　また、第３方向Ｚの矢印の先端側に表示装置を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における表示装置の断面を見ることを断面視という。
　図１は、実施形態の表示装置の平面回路図である。図１に示す表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、表示領域ＤＡとは異なる領域であり、表示領域ＤＡに沿って額縁状に形成されている。
　図１に示すように、表示装置ＤＳＰは、基材ＢＡ１、表示領域ＤＡにて基材ＢＡ１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本の走査線ＧＬと、複数本の信号線ＳＬと、を備えている。画素ＰＸのそれぞれは、走査線ＧＬのそれぞれ及び信号線ＳＬのそれぞれの交点に設けられている。なお走査線及び信号線をそれぞれゲート線及びソース線ともいう。
　本実施形態では、走査線ＧＬの数をＭとし、それぞれ走査線ＧＬ＿１乃至ＧＬ＿Ｍとする。ただし走査線において個々の区別が必要ない場合は、単に走査線ＧＬと呼ぶ。また信号線ＳＬの数をＮとし、それぞれ信号線ＳＬ＿１乃至ＳＬ＿Ｎとする。ただし信号線において個々の区別が必要ない場合は、単に信号線ＳＬと呼ぶ。すなわち表示装置ＤＳＰは、Ｍ行Ｎ列の画素ＰＸを有している。
　表示装置ＤＳＰは、走査線ＧＬを駆動する駆動素子ＤＩＧ、及び信号線ＳＬを駆動する駆動素子ＤＩＳを備えている。駆動素子ＤＩＧ及び駆動素子ＤＩＳは、非表示領域ＮＤＡに配置されている。なお、１つの駆動素子ＤＩＧに接続される走査線ＧＬは、図１に示される数に限定されず、適切な数の走査線ＧＬを設ければよい。同様に、１つの駆動素子ＤＩＳに接続される信号線ＳＬは、図１に示される数に限定されず、適切な数の信号線ＳＬを設ければよい。なお本実施形態では、駆動素子ＤＩＧ及びＤＩＳを、それぞれ、第１駆動素子及び第２駆動素子ともいう。駆動素子ＤＩＧ及びＤＩＳは、上述のように走査線ＧＬ及び信号線ＳＬを駆動するため、それらの交点に設けられた画素ＰＸを駆動するともいえる。
　また、図１に示す表示装置ＤＳＰでは、駆動素子ＤＩＧ及びＤＩＳは、それぞれ基材ＢＡ１の一辺に設けられている、具体的には駆動素子ＤＩＧが基材ＢＡ１の右辺及び駆動素子ＤＩＳが基材ＢＡ１の下辺に設けられているが、これに限定されない。例えば、駆動素子ＤＩＧは基材ＢＡ１の左右二辺に設けられていてもよい。奇数番目の走査線ＧＬを左右二辺の一方に設けられた駆動素子ＤＩＧ、及び、偶数番目の走査線ＧＬを左右二辺の他方に設けられた駆動素子ＤＩＧで駆動してもよい。同様に、駆動素子ＤＩＳは、基材ＢＡ１の上下二辺に設けられていてもよい。奇数番目の信号線ＳＬを上下二辺の一方に設けられた駆動素子ＤＩＳ、及び、偶数番目の信号線ＳＬを上下二辺の他方に設けられた駆動素子ＤＩＳで駆動してもよい。また、駆動素子ＤＩＧは基材ＢＡ１の上下辺の両方または一方、駆動素子ＤＩＳは基材ＢＡ１の左右辺の両方または一方に設けられていてもよい。
　走査線ＧＬは、駆動素子ＤＩＧに接続され、第１方向Ｘに延伸し、第２方向Ｙに並んで配置される。走査線ＧＬは、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。信号線ＳＬは、駆動素子ＤＩＳに接続され、第２方向Ｙに延伸し、第１方向Ｘに並んで配置される。信号線ＳＬは、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。
　なお図面を分かりやすくするため図１には記載していないが、表示装置ＤＳＰはさらに共通配線や容量配線を備えていてもよい。共通配線及び容量配線については、後に詳述する。
　図１に示す表示装置ＤＳＰは、非表示領域ＮＤＡに、駆動回路ＳＢＣを備えている。駆動回路ＳＢＣは、複数の走査線ＧＬそれぞれに接続されたスイッチ素子ＧＳＷ、及び、複数の信号線ＳＬそれぞれに接続されたスイッチ素子ＳＳＷを有している。なお本実施形態では、スイッチ素子ＧＳＷを第１スイッチ素子、スイッチ素子ＳＳＷを第２スイッチ素子ともいう。
　ここで、任意の行ｍ（ただしｍは１以上Ｍ以下の自然数（１≦ｍ≦Ｍ））の走査線ＧＬ＿ｍに接続されるスイッチ素子ＧＳＷを、スイッチ素子ＧＳＷ＿ｍとする。また任意の列ｎ（ただしｎは１以上Ｎ以下の自然数（１≦ｎ≦Ｎ））の信号線ＳＬ＿ｎに接続されるスイッチ素子ＳＳＷを、スイッチ素子ＳＳＷ＿ｎとする。なお、１行目からＭ行目までにそれぞれ接続されたスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍは、特に区別する必要がない場合は、単にスイッチ素子ＧＳＷと呼ぶ。同様に、１列目からＮ列目までにそれぞれ接続されたスイッチ素子ＳＳＷ＿１からＳＳＷ＿Ｎは、特に区別する必要がない場合は、単にスイッチ素子ＳＳＷと呼ぶ。
　なお後述する本実施形態のトランジスタの説明において、トランジスタのソース及びドレインは、互いに逆転する可能性を鑑み、ソースはソースまたはドレインの一方、及び、ドレインはソースまたはドレインの他方と読み替えることができる。また図１に示すトランジスタは、例えば薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））である。また図１に示すトランジスタは、例えば、半導体層が酸化物半導体である酸化物半導体トランジスタである。
　図１に示す表示装置ＤＰＳでは、スイッチ素子ＳＳＷは、１つのトランジスタである。このようなトランジスタとして、上述した酸化物半導体トランジスタであってもよい。トランジスタであるスイッチ素子ＳＳＷのゲートは、配線ＶＥＥに接続されている。スイッチ素子ＳＳＷのソースは配線ＳＢＳに接続されている。スイッチ素子ＳＳＷのドレインは、対応する信号線ＳＬに接続されている。例えば、任意のｎ列のスイッチ素子ＳＳＷのドレインは、信号線ＳＬ＿ｎに接続されている。
　ここで、配線ＶＥＥを介して、スイッチ素子ＳＳＷのゲート及び後述するスイッチ素子ＧＳＷのゲートに入力される電圧を、電圧Ｖｅｅ（あるいは信号Ｖｅｅ）とする。また配線ＳＢＳを介して、スイッチ素子ＳＳＷのソースに入力される電圧を、電圧Ｓｂｓ（あるいは信号Ｓｂｓ）とする。
　図１に示す例において、スイッチ素子ＧＳＷは、２つのトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂを有している。より具体的に述べると、任意のｍ行目の走査線ＧＬ＿ｍに接続されるスイッチ素子ＧＳＷ＿ｍは、トランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍｂを有している。
　なお、１行目からＭ行目までにそれぞれ接続されたスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍは、それぞれ２つのトランジスタを有している。当該２つのトランジスタにおいて、行を特に区別する必要がない場合は、単にトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂと呼ぶ。また本実施形態において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、及びトランジスタＧＳＷ＿ｍｂ（トランジスタＧＳＷ＿ｂ）を、それぞれ第１トランジスタ及び第２トランジスタともいう。
　任意のｍ行目のスイッチ素子ＧＳＷ＿ｍにおいて、トランジスタＧＳＷ＿ｍａのゲートは、トランジスタＧＳＷ＿ｍｂのゲート及び配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＧＳＷ＿ｍｂのドレインに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。
　トランジスタＧＳＷ＿ｍｂのソースは、配線ＳＢＧに接続されている。配線ＳＢＧを介して、トランジスタＧＳＷ＿ｍｂ（スイッチ素子ＧＳＷ＿ｍ）のソースに入力される電圧を、電圧Ｓｂｇ（あるいは信号Ｓｂｇ）とする。
　なお図１において、トランジスタＧＳＷ＿ｍａのソース及びトランジスタＧＳＷ＿ｍｂのドレインを、ノードＮＭ＿ｍとする。
　上記は任意のｍ行目について述べたが、他の行においても同様である。なお本実施形態では、ｍ行を第１行、他の行を第２行ということもある。例えばｍ行目の走査線ＧＬ＿ｍは、第１行目の走査線ＧＬとし、ｍ行目とは異なる他の行、より具体的な例としては、（ｍ＋１）行目の走査線ＧＬ＿ｍ＋１は、第２行目の走査線ＧＬと呼ぶこともある。
　図２は、図１の部分拡大図である。図２は、図１に示す駆動回路ＳＢＣのうち、スイッチ素子ＧＳＷ、走査線ＧＬ、配線ＳＢＧ、及び配線ＶＥＥを示している。図２において、図１と同じ符号の構成要素の説明は、図１のものを援用し、詳細は省略する。また図２に示す駆動回路ＳＢＣの動作については、後に詳述する。
　また図３は、図１に示す画素の回路図である。図３に示す画素ＰＸは、画素トランジスタであるトランジスタＴｒ１及びＴｒ２を有している。また画素ＰＸは、第１容量Ｃ１、第２容量Ｃ２、容量配線ＣＷ、対向電極ＣＥを有している。図３に示す画素ＰＸについても、後に詳述する。
　ここで実施形態の駆動回路ＳＢＣについて説明する。駆動回路ＳＢＣは、駆動素子ＤＩＧ及びＤＩＳを実装する前に、表示装置ＤＳＰの表示領域ＤＡに不良がないか検査するための回路である。そのため、駆動回路ＳＢＣは検査回路ＳＢＣと言い換えてもよい。駆動回路ＳＢＣは、表示領域ＤＡの画素ＰＸを一括してオン状態（導通状態）とし、かつ画像信号を入力する。これにより全ての画素ＰＸに対して表示動作を行うことができる。
　より具体的に説明する。駆動回路ＳＢＣにおいて、配線ＶＥＥからスイッチ素子ＧＳＷ及びＳＳＷに電圧Ｖｅｅが入力される。この時の電圧Ｖｅｅは、後述する高電源電圧であり、そのためスイッチ素子ＧＳＷ及びＳＳＷはオン状態となる。配線ＳＢＧから電圧Ｓｂｇが入力されると、オン状態のスイッチ素子ＧＳＷ、さらにスイッチ素子ＧＳＷに接続されている走査線ＧＬを介して、画素ＰＸの画素トランジスタ（上述のトランジスタＴｒ１及びＴｒ２）に、同一電圧の電圧Ｓｂｇが入力される。これにより、全ての画素ＰＸの画素トランジスタがオン状態となる。
　さらに配線ＳＢＳから電圧Ｓｂｓが入力されると、オン状態のスイッチ素子ＳＳＷ、さらにスイッチ素子ＳＳＷに接続されている信号線ＳＬを介して、画像信号に相当する電圧Ｓｂｓが画素ＰＸに入力される。共通の画像信号に相当する電圧Ｓｂｓが全ての画素ＰＸに入力されるため、例えば画素ＰＸに欠陥等がある場合は、これを検出することが可能である。以上により表示装置ＤＳＰの表示領域ＤＡの検査を行うことができる。
　なお本実施形態において、配線ＶＥＥ、配線ＳＢＧ、及び配線ＳＢＳを、それぞれ第１配線、第２配線、及び第３配線ともいう。また電圧Ｖｅｅ、電圧Ｓｂｇ、及び電圧Ｓｂｓを、それぞれ第１電圧、第２電圧、及び第３電圧ともいう。また後述する低電源電圧（電圧Ｖｇｌ）及び高電源電圧（電圧Ｖｇｈ）を、それぞれ第１電源電圧及び第２電源電圧ともいう。
　しかしながら、駆動回路ＳＢＣは、上述した検査で用いる回路であり、検査終了後は不要となる。検査終了後に駆動素子ＤＩＧ及びＤＩＳが実装されると、画素ＰＸの画素トランジスタをオン状態にする信号（後述する制御信号ＳＧ）は、駆動素子ＤＩＧから入力される。また画素ＰＸへの画像信号（後述する画像信号Ｖｓｉｇ）は、駆動素子ＤＩＳから入力されるからである。なお本実施形態では、画素ＰＸの画素トランジスタをオン状態にすることを、画素ＰＸをオン状態にする、ともいう。
　そこで、駆動素子ＤＩＧ及びＤＩＳ実装後は、スイッチ素子ＳＳＷ及びＧＳＷに含まれるトランジスタのゲートを、低電源電圧に固定する。これにより、駆動回路ＳＢＣを電気的に走査線ＧＬ及び信号線ＳＬから切り離すことができる。すなわち、配線ＶＥＥを介して、スイッチ素子ＳＳＷ及びＧＳＷに含まれるトランジスタのゲートに印加される電圧Ｖｅｅを、低電源電圧とする。
　ここで比較例として、スイッチ素子ＧＳＷがトランジスタ１つで構成される場合を考える。図４は、比較例の表示装置の平面回路図である。図５は、図４の部分拡大図である。
　図４に示す表示装置ＤＳＰは、図１に示す表示装置と比較して、上述のようにスイッチ素子ＧＳＷが１つのトランジスタで構成されるという点で相違している。図４に示す例では、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍにおいて、トランジスタであるスイッチ素子ＧＳＷ＿ｍのゲートは、配線ＶＥＥに接続されている。スイッチ素子ＧＳＷ＿ｍのソースは、配線ＳＢＧに接続されている。スイッチ素子ＧＳＷ＿ｍのドレインは、走査線ＧＬ＿ｍに接続されている。
　上記は任意のｍ行目について述べたが、他の行においても同様である。
　図４に表示装置ＤＳＰにおいても、駆動素子ＤＩＧ及びＤＩＳ実装後は、スイッチ素子ＳＳＷ及びＧＳＷのゲートを、低電源電圧（以下電圧Ｖｇｌという）に固定することにより、駆動回路ＳＢＣを電気的に走査線ＧＬ及び信号線ＳＬから切り離す。
　また、全てのスイッチ素子ＧＳＷのソースは、フローティング状態（ハイ・インピーダンス）であるとする。また全てのスイッチ素子ＳＳＷのソースもフローティング状態である。
　しかしながら、トランジスタであるスイッチ素子ＧＳＷは、しきい値Ｖｔｈがマイナス側にシフト、すなわちディプリートする恐れがある。特に当該トランジスタが酸化物半導体トランジスタでは顕著である。酸化物半導体トランジスタでは、チャネル領域が酸化不足になると、トランジスタのしきい値Ｖｔｈがマイナス方向に大きくシフト（ディプリート）してしまい、スイッチング特性を示さなくなるという恐れがある。ディプリートしたトランジスタ（スイッチ素子ＧＳＷ）は、ゲートに電圧Ｖｇｌが印加されてもオフ状態（非導通状態）とならない。そのため、駆動素子ＤＩＧ及びＤＩＳ実装後に、駆動素子ＤＩＧから高電源電圧（以下電圧Ｖｇｈという）を印加されたスイッチ素子ＧＳＷの行と、オフ状態のスイッチ素子ＧＳＷの行がショートする恐れが生じる。以下に詳細を説明する。
　図５に示す駆動回路ＳＢＣにおいて、全てのスイッチ素子ＧＳＷのゲートには、電圧Ｖｇｌが印加されている。ここで任意のｍ行目のスイッチ素子ＧＳＷ＿ｍのドレインには、走査線ＧＬ＿ｍを介して、図示しない駆動素子ＤＩＧから、電圧ＩＧ＿Ｈが入力されている。一方、ｍ行目とは異なる行のスイッチ素子ＧＳＷのドレインには、図示しない駆動素子ＤＩＧから、電圧ＩＧ＿Ｌが入力されているものとする。ただし、電圧ＩＧ＿Ｈは走査線ＧＬに対する書き込み用の電圧であり、電圧ＩＧ＿Ｌは走査線ＧＬに対する保持用の電圧である。すなわち、電圧ＩＧ＿Ｈが入力された走査線ＧＬに接続された画素ＰＸがオン状態となる。より具体的には、画素ＰＸの画素トランジスタのゲートに電圧ＩＧ＿Ｈが入力されることにより、画素ＰＸがオン状態となる。
　図５において、電圧ＩＧ＿Ｈは電圧Ｖｇｈに等しく、電圧ＩＧ＿Ｌは電圧Ｖｇｌに等しい。このように、電圧ＩＧ＿Ｈと電圧Ｖｇｌ、並びに、電圧ＩＧ＿Ｌと電圧Ｖｇｌに、それぞれ共通の電圧を用いることにより、電源電圧の数を減らすことができる。
　しかしながら、電圧ＩＧ＿Ｌと電圧Ｖｇｌが等しいため、トランジスタであるスイッチ素子ＧＳＷがオフ状態となるには、ゲート－ソース間電圧である電圧Ｖｇｓが０Ｖである必要がある。スイッチ素子ＧＳＷがディプリートしている場合では、電圧Ｖｇｓが０Ｖとならない。このため、スイッチ素子ＧＳＷがオフ状態とならず、オン状態となってしまう恐れがある。
　ここでｍ行目のスイッチ素子ＧＳＷ＿ｍと、隣り合う行である（ｍ＋１）行目のスイッチ素子ＧＳＷ＿ｍ＋１に注目する。スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１の両方がディプリートしてしまっている場合を考える。スイッチ素子ＧＳＷ＿ｍのドレインには、走査線ＧＬ＿ｍを介して電圧ＩＧ＿Ｈ、すなわち電圧Ｖｇｈが入力される。スイッチ素子ＧＳＷ＿ｍ＋１のドレインには、走査線ＧＬ＿ｍ＋１を介して電圧ＩｓＧ＿Ｌ、すなわち、電圧Ｖｇｌが入力される。
　なおここでは、ｍ行目の走査線ＧＬ＿ｍ及びスイッチ素子ＧＳＷ＿ｍ、並びに、当該ｍ行に隣り合う（ｍ＋１）行目の走査線ＧＬ＿ｍ＋１及びスイッチ素子ＧＳＷ＿ｍ＋１について述べているが、これに限定されない。ここで述べる走査線ＧＬ＿ｍ＋１及びスイッチ素子ＧＳＷ＿ｍ＋１は、電圧Ｖｇｌが入力される他の走査線ＧＬ（他の行）及びスイッチ素子ＧＳＷ、すなわち走査線ＧＬ＿ｍとは異なる走査線ＧＬ及びそれに接続されるスイッチ素子ＧＳＷの一例である。
　スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１がディプリートしてしまっているため、スイッチ素子ＧＳＷ＿ｍのゲート－ソース間電圧である電圧Ｖｇｓも、走査線ＧＬに対する書き込み用電圧である電圧ＩＧ＿Ｈ、すなわち電圧Ｖｇｈとなる。スイッチ素子ＧＳＷ＿ｍ＋１のゲート－ソース間電圧である電圧Ｖｇｓの電圧も、走査線ＧＬに対する保持用の電圧である電圧ＩＧ＿Ｌ、すなわち、電圧Ｖｇｌとなる。
　スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１は、配線ＳＢＧを介して電気的に接続されている。また配線ＳＢＧは、上述のようにフローティング状態である。これにより、スイッチ素子ＧＳＷ＿ｍの電圧Ｖｇｓの電圧Ｖｇｈ、及び、スイッチ素子ＧＳＷ＿ｍ＋１の電圧Ｖｇｓの電圧Ｖｇｌが、配線ＳＢＧでショートしてしまう。
　上記のように、スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１を介して、電圧Ｖｇｈと電圧Ｖｇｌがショートしてしまうと、駆動素子ＤＩＧや上記電源電圧を生成する電源回路が故障する恐れがある。これにより、表示装置ＤＳＰの画像品質が低下する恐れ、または、表示装置ＤＳＰが故障する恐れが生じる。
　本実施形態では、スイッチ素子ＧＳＷがディプリートした場合においても、上述のような電圧Ｖｇｈと電圧Ｖｇｌのショートが生じない表示装置を提供する。これにより、駆動素子ＤＩＧや上記電源電圧を生成する電源回路の故障を防止できる。よって、表示装置ＤＳＰの画像品質が低下することを抑制することが可能である。また表示装置ＤＳＰそのものを故障することを防ぐことができる。
　図１及び図２に戻り、本実施形態について説明する。上述したように駆動回路ＳＢＣにおいて、スイッチ素子ＧＳＷは、直列に接続された２つのトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂを有している。図２に示す例では、ｍ行目のスイッチ素子ＧＳＷ＿ｍに含まれるトランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍｂは、直列に接続されている。上述のように、トランジスタＧＳＷ＿ｍａのソース及びトランジスタＧＳＷ＿ｍｂのドレインがノードＮＭ＿ｍであり、ノードＮＭ＿ｍの電圧を電圧Ｖｍとする。
　上述のように、トランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍがディプリートしている場合を考える。ノードＮＭ＿ｍの電圧Ｖｍは、電圧Ｖｇｈ及び電圧Ｖｇｌの中間電圧となるので、Ｖｇｈ＞Ｖｍ＞Ｖｇｌ（式１）が成り立っている。
　トランジスタＧＳＷ＿ｍａにおいて、ゲートに印加される電圧は電圧Ｖｅｅであり、ソースに印加される電圧は電圧Ｖｍである。よって、トランジスタＧＳＷ＿ｍａのゲート－ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｅｅ－Ｖｍ（式２）となる。ここで、上述のようにゲートに印加される電圧Ｖｅｅは電圧Ｖｇｌに等しい（Ｖｅｅ＝Ｖｇｌ（式３））。
　式２及び式３から、Ｖｇｓ＝Ｖｅｅ－Ｖｍ＝Ｖｇｌ－Ｖｍ（式４）となる。式４及び式１から、Ｖｇｓ＝Ｖｇｌ－Ｖｍ＜０（式５）となる。
　すなわち、トランジスタＧＳＷ＿ｍａにおいては、ゲート－ソース間電圧Ｖｇｓは０より小さくなる。よって、トランジスタＧＳＷ＿ｍａのしきい値がディプリートしても、ディプリートの影響を緩和させることができる。なお上記にはトランジスタＧＳＷ＿ｍａについて述べたが、トランジスタＧＳＷ＿ｍｂについても同様である。トランジスタＧＳＷ＿ｍｂのゲート－ソース間電圧Ｖｇｓを０より小さくすることが可能である。これにより、走査線ＧＬ＿ｍからの電圧Ｖｇｈが、配線ＳＢＧに入力されることを抑制できる。
　ここで、トランジスタＧＳＷ＿ｍａに対するトランジスタＧＳＷ＿ｍｂについて着目すると、トランジスタＧＳＷ＿ｍｂは、トランジスタＧＳＷ＿ｍａのソースであるノードＮＭ＿ｍに中間電圧Ｖｍを与える素子であるといえる。式１に示されるように、走査線ＧＬ＿ｍを介してトランジスタＧＳＷ＿ｍａに印加される電圧Ｖｇｈは、ノードＮＭ＿ｍ（ＧＳＷ＿ｍａのソース）の電圧Ｖｍより小さい。すなわちトランジスタＧＳＷ＿ｍａのソース－ドレイン間で、電圧が降下しているということである。よってトランジスタＧＳＷ＿ｍｂは、トランジスタＧＳＷ＿ｍａに対する電圧降下素子であるといえる。つまり、本実施形態では、トランジスタＧＳＷ＿ｍａが、スイッチング素子として機能し、トランジスタＧＳＷ＿ｍｂがスイッチング素子に対する電圧降下素子として機能している、と考えることもできる。
　上述のように、本実施形態の表示装置ＤＳＰでは、走査線ＧＬ＿ｍからの電圧Ｖｇｓが配線ＳＢＧに入力されない。本実施形態の表示装置ＤＳＰでは、（ｍ＋１）行目のスイッチ素子ＧＳＷ＿ｍ＋１を介して、走査線ＧＬ＿ｍ＋１の電圧Ｖｇｌが配線ＳＢＧに入力された場合でも、比較例で述べた電圧Ｖｇｈと電圧Ｖｇｌによるショートの発生を抑制することが可能である。
　本実施形態では、駆動素子ＤＩＧや電源電圧を生成する電源回路が故障することを抑制できる。これにより、表示装置ＤＳＰの画像品質が低下することを防ぐことができる。また表示装置ＤＳＰそのものの故障を防止可能である。
　ただし、上述においては、全ての信号線ＳＬを奇数群と偶数群に分け、それぞれの群に対して一群のスイッチ素子ＳＳＷを別々に設けてもよい。また全ての走査線ＧＬを奇数群と偶数群に分け、それぞれの群に対して一群のスイッチ素子ＧＳＷを別々に設けてもよい。奇数群ＳＬｏｄの信号線ＳＬに接続される一群のスイッチ素子ＳＳＷは、１本の配線ＳＢＳで接続される。偶数群ＳＬｅｖの信号線ＳＬに接続される一群のスイッチ素子ＳＳＷは、別の１本の配線ＳＢＳで接続される。
　奇数群ＧＬｏｄの走査線ＧＬに接続される一群のスイッチ素子ＧＳＷは、１本の配線ＳＢＧで接続される。偶数群ＧＬｅｖの走査線ＧＬに接続される一群のスイッチ素子ＧＳＷは、別の１本の配線ＳＢＧで接続される。
　以下に、より詳細に説明する。例えば信号線ＳＬを奇数群ＳＬｏｄ及び偶数群ＳＬｅｖに分けた場合、信号線ＳＬの数Ｎが偶数の場合では、奇数群ＳＬｏｄには、信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎ－１が含まれる。一方、偶数群ＳＬｅｖには、信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎが含まれる。奇数群ＳＬｏｄに含まれる信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎ－１を、それぞれ信号線ＳＬ＿ｏｄ１、ＳＬ＿ｏｄ２、・・・、ＳＬ＿ｏｄＮとし、偶数群ＳＬｅｖに含まれる信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎを、それぞれ信号線ＳＬ＿ｅｖ１、ＳＬ＿ｅｖ２、・・・、ＳＬ＿ｅｖＮとする。
　信号線ＳＬ＿ｏｄ１、ＳＬ＿ｏｄ２、・・・、ＳＬ＿ｏｄＮに対するスイッチ素子ＳＳＷ＿ｏｄ１、ＳＳＷｏｄ＿２、・・・、ＳＳＷ＿ｏｄＮは、配線ＳＢＳｏｄにより接続される。信号線ＳＬ＿ｅｖ１、ＳＬ＿ｅｖ２、・・・、ＳＬ＿ｅｖＮに対するスイッチ素子ＳＳＷ＿ｅｖ１、ＳＳＷ＿ｅｖ２、・・・、ＳＳＷ＿ｅｖＮは、配線ＳＢＳｅｖにより接続される。
　同様に、走査線ＧＬの数Ｍが偶数の場合では、走査線ＧＬ＿ｏｄ１、ＧＬ＿ｏｄ２、・・・、ＧＬ＿ｏｄＭに対するスイッチ素子ＧＳＷ＿ｏｄ１、ＧＳＷ＿ｏｄ２、・・・、ＧＳＷ＿ｏｄＭは、配線ＳＢＧｏｄにより接続される。走査線ＧＬ＿ｅｖ１、ＧＬ＿ｅｖ２、・・・、ＧＬ＿ｅｖＭに対するスイッチ素子ＧＳＷ＿ｅｖ１、ＧＳＷ＿ｅｖ２、・・・、ＧＳＷ＿ｅｖＭは、配線ＳＢＧｅｖにより接続される。
　このような場合では、信号線ＳＬ＿ｏｄ１から信号線ＳＬ＿ｏｄＮまで、並びに、信号線ＳＬ＿ｅｖ１から信号線ＳＬ＿ｅｖＮまでを、図１及び図２並びにその説明における信号線ＳＬ＿１から信号線ＳＬ＿Ｎまでに読み替えればよい。また、スイッチ素子ＳＳＷ＿ｏｄ１、ＳＳＷ＿ｏｄ２、・・・、ＳＳＷ＿ｏｄＮ、並びに、スイッチ素子ＳＳＷ＿ｅｖ１、ＳＳＷ＿ｅｖ２、・・・、ＳＳＷ＿ｅｖＮは、図１及び図２並びにその説明におけるスイッチ素子ＳＳＷ＿１からＳＳＷ＿Ｎまでに読み替えればよい。
　配線ＳＢＳｏｄ及びＳＢＳｅｖは図１及び図２並びにその説明における配線ＳＢＳに読み替えればよい。
　また、走査線ＧＬ＿ｏｄ１から走査線ＧＬ＿ｏｄＭまで、並びに、走査線Ｇ＿ｅｖ１から走査線ＧＬ＿ｅｖＭまでを、図１及び図２並びにその説明における走査線ＧＬ＿１から走査線ＧＬ＿Ｍまでに読み替えればよい。また、スイッチ素子ＧＳＷ＿ｏｄ１、ＧＳＷ＿ｏｄ２、・・・、ＧＳＷ＿ｏｄＭ、並びに、スイッチ素子ＧＳＷ＿ｅｖ１、ＧＳＷ＿ｅｖ２、・・・、ＧＳＷ＿ｅｖＭは、図１及び図２並びにその説明におけるスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍまでに読み替えればよい。
　配線ＳＢＧｏｄ及びＳＢＧｅｖは図１及び図２並びにその説明における配線ＳＢＧに読み替えればよい。
　なお上記では、信号線ＳＬの数Ｎ及び走査線ＧＬの数Ｍは、共に偶数の場合について述べてきたが、これに限定されない。信号線ＳＬの数Ｎ及び走査線ＧＬの数Ｍは、それぞれ、奇数であっても偶数であってもよい。信号線ＳＬの数Ｎが奇数の場合は、奇数群ＳＬｏｄに含まれる信号線ＳＬは、信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎであり、偶数群ＳＬｅｖに含まれる信号線ＳＬは、信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎ－１となる。走査線ＧＬの数Ｍが奇数の場合は、奇数群ＧＬｏｄに含まれる走査線ＧＬは、走査線ＧＬ＿１、ＧＬ＿３、・・・、ＧＬ＿Ｍであり、偶数群ＧＬｅｖに含まれる走査線ＧＬは、走査線ＧＬ＿２、ＧＬ＿４、・・・、ＧＬ＿Ｍ－１となる。
　ここで図３に戻り、画素ＰＸの詳細について説明する。図３に示す画素ＰＸは、上述のように、画素トランジスタであるトランジスタＴｒ１及びＴｒ２、第１容量Ｃ１、第２容量Ｃ２、容量配線ＣＷ、対向電極ＣＥを有している。
　トランジスタＴｒ１及びＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲートとして機能し、第１端子ｔ１及び第２端子ｔ２の一方がソースとして機能し、第１端子ｔ１及び第２端子ｔ２の他方がドレインとして機能している。トランジスタＴｒ１及びＴｒ２は、電気的に信号線ＳＬと画素電極ＰＥとの間にて並列に接続されている。
　トランジスタＴｒ１及びトランジスタＴｒ２は、例えば、上述した酸化物半導体トランジスタである。
　トランジスタＴｒ１及びＴｒ２の各々において、第１端子ｔ１は信号線ＳＬに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３は走査線ＧＬに接続されている。これにより、トランジスタＴｒ１及びＴｒ２の各々は、走査線ＧＬを介して駆動素子ＤＩＧから与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。制御信号ＳＧは、電圧ＩＧ＿Ｈ（電圧Ｖｇｈに等しい）及び電圧ＩＧ＿Ｌ（電圧Ｖｇｌに等しい）を含んでおり、上述のように、電圧ＩＧ＿Ｈ（電圧Ｖｇｈ）が入力されたトランジスタＴｒ１及びＴｒ２は、導通状態となる。電圧ＩＧ＿Ｌ（電圧Ｖｇｌ）が入力されたトランジスタＴｒ１及びＴｒ２は、非導通状態となる。本実施形態では、画素ＰＸのトランジスタＴｒ１及びＴｒ２が導通状態となることを、当該画素ＰＸが導通状態となるともいう。
　画像信号Ｖｓｉｇは、信号線ＳＬ及び導通状態のトランジスタＴｒ１及びＴｒ２を介して画素電極ＰＥに印加される。駆動素子ＤＩＳ実装後は、駆動素子ＤＩＳから画像信号Ｖｓｉｇが入力される。上述のように、駆動素子ＤＩＳ実装前に駆動回路ＳＢＣにて表示動作を行う際には、画像信号に相当する電圧Ｓｂｓが、スイッチ素子ＳＳＷ及び信号線ＳＬを介して、画素ＰＸに入力される。
　容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。なお図面の説明を分かりやすくするため、容量配線ＣＷは図１には図示していない。しかし本実施の形態の表示装置ＤＳＰは、第２方向Ｙに沿って延出し、第１方向に沿って配列された、複数の容量配線ＣＷを有している。
　外部からの定電圧Ｖｐｃが容量配線ＣＷに与えられ、容量配線ＣＷは定電位に固定される。また、外部からのコモン電圧Ｖｃｏｍが対向電極ＣＥに与えられ、対向電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、対向電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、対向電極ＣＥと同電位に設定されているが、対向電極ＣＥと異なる電位に設定されていてもよい。
　第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと対向電極ＣＥとの間に接続されている。
　図６は、表示装置の一例を示す断面図である。図６に示す表示装置ＤＳＰでは、電気泳動を用いた表示装置である。ここでは、１つの画素ＰＸに注目して説明する。
　図６に示すように、基板ＳＵＢ１は、基材ＢＡ１と、基材ＢＡ１の上に設けられた駆動素子層ＤＶＬと、駆動素子層ＤＶＬの上に設けられた画素電極ＰＥと、を備えている。
　なお駆動素子層ＤＶＬには、上述したトランジスタＴｒ１及びＴｒ２、走査線ＧＬ、信号線ＳＬ、各配線層、並びに各絶縁層等が含まれている。
　基板ＳＵＢ２は、画素電極ＰＥと対向した基材ＢＡ２と、基材ＢＡ２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。
　本実施形態において、基板ＳＵＢ１は画素基板であり、基板ＳＵＢ２は対向基板である。基材ＢＡ１及びＢＡ２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、基材ＢＡ２は、画面側（観察側）に位置し、光透過性を有している。基材ＢＡ１は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。
　表示装置ＤＳＰの表示機能層ＤＬは、画素電極ＰＥと対向電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと対向電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセルＭＣＰによって形成されている。
　表示装置ＤＳＰの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。
　マイクロカプセルＭＣＰは、例えば２０μｍ～７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと対向電極ＣＥとの間に、多くのマイクロカプセルＭＣＰが配置されているが、１辺の長さが百～数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個～１０個程度のマイクロカプセルＭＣＰが配置されている。
　マイクロカプセルＭＣＰは、分散媒ＤＰＲと、複数の黒色粒子ＢＰＬと、複数の白色粒子ＷＰＬとを備えている。黒色粒子ＢＰＬ及び白色粒子ＷＰＬは、電気泳動粒子と称される場合もある。マイクロカプセルＭＣＰの外殻部（壁膜）ＯＷＬは、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒ＤＰＲ、マイクロカプセルＭＣＰ内において、黒色粒子ＢＰＬと、白色粒子ＷＰＬとを分散させる液体である。黒色粒子ＢＰＬは、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子ＷＰＬは、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子ＢＰＬ及び白色粒子ＷＰＬの代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。
　上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが対向電極ＣＥよりも相対的に高電位に保持される。すなわち、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子ＢＰＬが対向電極ＣＥに引き寄せられる一方、負に帯電した白色粒子ＷＰＬが画素電極ＰＥに引き寄せられる。その結果、対向電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子ＷＰＬが対向電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子ＢＰＬが画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。
　なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。
　本実施形態の表示装置ＤＳＰの一例として、図６では電気泳動を用いた表示装置について説明した。しかしながら本実施形態の表示装置ＤＳＰは、これに限定されない。本実施形態の表示装置ＤＳＰは、例えば、高分子分散液晶（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ：ＰＤＬＣ）を用いた表示装置であってもよい。さらに、本実施形態の表示装置ＤＳＰは、駆動電圧が高いトランジスタを含む画素ＰＸを備える表示装置であってもよい。または本実施形態の表示装置ＤＳＰは、基材ＢＡ１上に画素ＰＸを駆動する駆動回路を設けず、基材ＢＡ１上に、画素トランジスタを含む画素ＰＸのみを設ける表示装置であってもよい。このような表示装置においても、本実施形態により画像品質が低下することを防ぐことができ、また表示装置そのものの故障を防止可能である。
　また本実施形態では、表示装置について述べたが、本発明の思想は表示装置以外の電子デバイス、特には検査回路を備えた電子デバイスに適用できる。電子デバイスの例として、例えば、マトリクス状に配置された複数のセンサ電極を有するセンサ装置についても、本発明は適用可能である。本発明をセンサ装置に適用する場合、例えば、上述の画素ＰＸをセンサ電極、走査線ＧＬ及び信号線ＳＬを検出配線と読み替えればよい。このような電子デバイスにおいても、本発明により電子デバイスの故障を防止することが可能である。
　＜構成例１＞
　図７は、実施形態における表示装置の他の構成例を示す回路図である。図７に示した構成例では、図２に示した構成例と比較して、スイッチ素子が、直列に接続されたトランジスタを３つ以上有するという点で異なっている。
　図７に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、直列に接続された４つのトランジスタＧＳＷ＿ｍａ、ＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｄを有している。換言すると、図７では、走査線ＧＬ及び配線ＳＢＧとの間には、直列に接続された４つのトランジスタが設けられている。さらに換言すると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する３つのトランジスタを有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタＧＳＷ＿ｍｄとの間に、直列に接続する２つのトランジスタを有しているともいえる。
　なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｄについて、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＧＳＷ＿ｂ、ＧＳＷ＿ｃ、及びＧＳＷ＿ｄと呼ぶ。また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＧＳＷ＿ｍｂ（トランジスタＧＳＷ＿ｂ）、トランジスタＧＳＷ＿ｍｃ（トランジスタＧＳＷ＿ｃ）、及びトランジスタＧＳＷ＿ｍｄ（トランジスタＧＳＷ＿ｄ）を、それぞれ第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタともいう。
　トランジスタＧＳＷ＿ｍａのゲートは、トランジスタＧＳＷ＿ｍｂのゲート、トランジスタＧＳＷ＿ｍｃのゲート、トランジスタＧＳＷ＿ｍｄのゲート、及び配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＧＳＷ＿ｍｂのドレインに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。
　トランジスタＧＳＷ＿ｍｂのソースは、トランジスタＧＳＷ＿ｍｃのドレインに接続されている。トランジスタＧＳＷ＿ｍｃのソースは、トランジスタＧＳＷ＿ｍｄのドレインに接続されている。トランジスタＧＳＷ＿ｍｄのソースは、配線ＳＢＧに接続されている。上記は任意のｍ行目について述べたが、他の行においても同様である。
　図７に示す例では、上述の実施形態と同様、ｍ行目の走査線ＧＬ＿ｍに印加される電圧は電圧Ｖｇｈ、他の行の走査線ＧＬに印加される電圧は電圧Ｖｇｌとする。図７に示す例では、図２に示す例と比較して、スイッチ素子ＧＳＷ＿ｍに含まれる、直列接続されたトランジスタの数、換言するとトランジスタＧＳＷ＿ｍａに直列に接続されているトランジスタの数が多い。このためスイッチ素子ＧＳＷに含まれるトランジスタのディプリートの影響が大きい場合でも、すなわち、しきい値電圧のマイナス側へのシフト量が多いトランジスタであっても、ディプリートの影響を緩和することができる。
　本構成例では、スイッチ素子ＧＳＷが４つのトランジスタを有する例について説明したが、これに限定されない。スイッチ素子ＧＳＷは、直列に接続された３つまたは５つ以上のトランジスタを有していてもよい。スイッチ素子ＧＳＷに含まれるトランジスタの数は、ディプリートの影響と非表示領域の大きさを鑑み、好適な数を決めればよい。
　スイッチ素子ＧＳＷが３つのトラジスタを有している場合は、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する２つのトランジスタを有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタＧＳＷ＿ｍｄとの間に、直列に接続する１つのトランジスタを有しているともいえる。
　また上述したように、トランジスタＧＳＷ＿ｍａがスイッチング素子として機能し、トランジスタＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｂをスイッチング素子に対する電圧降下素子として機能していると考えると、本構成は、スイッチング素子に複数の電圧降下素子が接続されていると考えることができる。
　本構成例においても、上記実施形態と同様の効果を奏する。
　＜構成例２＞　
　図８は、実施形態における表示装置の他の構成例を示す回路図である。図８に示した構成例では、図２に示した構成例と比較して、スイッチ素子が、ダイオード接続されたトランジスタを有し、当該ダイオード接続されたトランジスタは双方向で接続されているという点で異なっている。
　図８に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。
　換言すると、図８に示すスイッチ素子ＧＳＷ＿ｍは、走査線ＧＬ及び配線ＳＢＧとの間には、走査線ＧＬと接続されたトランジスタＧＳＷ＿ｍａ、トランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に２つのトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃは、ダイオード接続されたトランジスタである。トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃは、互いに双方向に接続されており、具体的には一方のソースと他方のドレイン、並びに一方のドレインと他方のソースが接続されている。
　なお本構成例では、それぞれがダイオード接続され、互いに双方向に接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを、トランジスタ対ＰＤ＿ｍ１とする。
　なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＤＴＲ＿ｍｂ、及びＤＴＲ＿ｍｃ、トランジスタ対ＰＤ＿ｍ１について、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＤＴＲ＿ｂ、ＤＴＲ＿ｃ、及びトランジスタ対ＰＤ＿１と呼ぶ。また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＤＴＲ＿ｍｂ（トランジスタＤＴＲ＿ｂ）、トランジスタＤＴＲ＿ｍｃ（トランジスタＤＴＲ＿ｃ）を、それぞれ第１トランジスタ、第２トランジスタ、及び第３トランジスタともいう。このような第１トランジスタ、第２トランジスタ、及び第３トランジスタは、例えば上述した酸化物半導体トランジスタであってもよい。
　トランジスタＧＳＷ＿ｍａのゲートは、配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＤＴＲ＿ｍｂのソース、並びにトランジスタＤＴＲ＿ｍｃのドレイン及びゲートに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。
　トランジスタＤＴＲ＿ｍｂのゲートは、トランジスタＤＴＲ＿ｍｂのドレイン、トランジスタＤＴＲ＿ｍｃのソース、並びに配線ＳＢＧに接続されている。
　図８において、トランジスタＧＳＷ＿ｍａのソース、トランジスタＤＴＲ＿ｍｂのソース、及びトランジスタＤＴＲ＿ｍｃのドレインをノードＮＡ＿ｍとする。ノードＮＡ＿ｍの電圧を電圧Ｖａとすると、トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃはダイオード接続されているため、それぞれのダイオードの端子間（この場合トランジスタのソース－ドレイン間電圧）で電圧が降下する。よって、Ｖｇｈ＞Ｖａ＞Ｖｇｌ（式６）が成り立つ。
　トランジスタＧＳＷ＿ｍａのゲート－ソース間電圧Ｖｇｓは、式２と同様に、Ｖｇｓ＝Ｖｅｅ－Ｖａ（式７）となる。また上述のようにゲートに印加される電圧Ｖｅｅは電圧Ｖｇｌに等しい（Ｖｅｅ＝Ｖｇｌ（式３））。式７及び式３より、式４と同様に、Ｖｇｓ＝Ｖｅｅ－Ｖａ＝Ｖｇｌ－Ｖａ（式８）となる。式８及び式６より、Ｖｇｓ＝Ｖｇｌ－Ｖａ＜０（式９）が成り立つ。
　すなわち、トランジスタＧＳＷ＿ｍａにおいては、ゲート－ソース間電圧Ｖｇｓは０より小さくなる。よって、トランジスタＧＳＷ＿ｍａのしきい値がディプリートしても、ディプリートの影響を緩和させることができる。これにより、走査線ＧＬ＿ｍからの電圧Ｖｇｈが、配線ＳＢＧに入力されることを抑制できる。
　なお上記は任意のｍ行目について述べたが、他の行においても同様である。
　ここで、トランジスタＧＳＷ＿ｍａに対するトランジスタ対ＰＤ＿ｍ１について着目すると、トランジスタ対ＰＤ＿ｍ１は、トランジスタＧＳＷ＿ｍａのソースであるノードＮＡ＿ｍに中間電圧Ｖａを与える素子であるといえる。式６に示されるように、走査線ＧＬ＿ｍを介してトランジスタＧＳＷ＿ｍａに印加される電圧Ｖｇｈは、ノードＮＡ＿ｍの電圧Ｖａより小さい。すなわちトランジスタＧＳＷ＿ｍａのソース－ドレイン間で、電圧が降下しているということである。よってトランジスタ対ＰＤ＿ｍ１は、トランジスタＧＳＷ＿ｍａに対する電圧降下素子であるといえる。つまり、本実施形態では、トランジスタＧＳＷ＿ｍａが、スイッチング素子として機能し、トランジスタ対ＰＤ＿ｍ１がスイッチング素子に対する電圧降下素子として機能している、と考えることもできる。
　以上本構成例において、駆動素子ＤＩＧや電源電圧を生成する電源回路が故障することを抑制できる。これにより、表示装置ＤＳＰの画像品質が低下することを防ぐことができる。また表示装置ＤＳＰそのものの故障を防止可能である。
　本構成例においても、上記実施形態と同様の効果を奏する。
　＜構成例４＞　
　図９は、実施形態における表示装置の他の構成例を示す回路図である。図９に示した構成例では、図８に示した構成例と比較して、互いに双方向に接続され、それぞれダイオード接続されたトランスタを複数有するという点で異なっている。
　図９に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、直列に接続された３つのトランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３を有している。トランジスタ対ＰＤ＿ｍ１は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。トランジスタ対ＰＤ＿ｍ２は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｄ及びＤＴＲ＿ｍｅを有している。トランジスタ対ＰＤ＿ｍ３は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｆ及びＤＴＲ＿ｍｇを有している。互いに双方向に接続されている２つのトランジスタでは、上述のように一方のソースと他方のドレイン、並びに一方のドレインと他方のソースが接続されている。
　トランジスタＧＳＷ＿ｍａのゲートは、配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＤＴＲ＿ｍｂのソース、並びにトランジスタＤＴＲ＿ｍｃのドレイン及びゲートに接続されている。
　トランジスタＤＴＲ＿ｍｂのゲートは、トランジスタＤＴＲ＿ｍｂのドレイン、トランジスタＤＴＲ＿ｍｃのソース、トランジスタＤＴＲ＿ｍｄのソース、トランジスタＤＴＲ＿ｍｅのゲート及びドレインに接続されている。
　トランジスタＤＴＲ＿ｍｄのゲートは、トランジスタＤＴＲ＿ｍｄのドレイン、トランジスタＤＴＲ＿ｍｅのソース、トランジスタＤＴＲ＿ｍｆのソース、トランジスタＤＴＲ＿ｍｇのゲート及びドレインに接続されている。
　トランジスタＤＴＲ＿ｍｆのゲートは、トランジスタＤＴＲ＿ｍｆのドレイン、トランジスタＤＴＲ＿ｍｇのソース、及び配線ＳＢＧに接続されている。
　なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＤＴＲ＿ｍｂ、ＤＴＲ＿ｍｃ、ＤＴＲ＿ｍｄ、ＤＴＲ＿ｍｅ、及びＤＴＲ＿ｍｆ、並びに、トランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３について、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＤＴＲ＿ｂ、ＤＴＲ＿ｃ、ＤＴＲ＿ｄ、ＤＴＲ＿ｅ、及びＤＴＲ＿ｆ、並びに、トランジスタ対ＰＤ＿１、ＰＤ＿２、及びＰＤ＿３と呼ぶ。
　また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＤＴＲ＿ｍｂ（トランジスタＤＴＲ＿ｂ）、トランジスタＤＴＲ＿ｍｃ（トランジスタＤＴＲ＿ｃ）、トランジスタＤＴＲ＿ｍｄ（トランジスタＤＴＲ＿ｄ）、トランジスタＤＴＲ＿ｍｅ（トランジスタＤＴＲ＿ｅ）、トランジスタＤＴＲ＿ｍｆ（トランジスタＤＴＲ＿ｆ）を、それぞれ第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、及び第７トランジスタともいう。また、トランジスタ対ＰＤ＿１、ＰＤ＿２、及びＰＤ＿３を、それぞれ第１トランジスタ対、第２トランジスタ対、及び第３トランジスタ対ともいう。
　図９にでは、上述の通り、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、直列に接続された３つのトランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３を有している。換言すると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタ対ＰＤ＿ｍ３との間に、直列に接続する２つのトランジスタ対を有しているともいえる。
　図９に示す例では、上述の実施形態と同様、ｍ行目の走査線ＧＬ＿ｍに印加される電圧は電圧Ｖｇｈ、他の行の走査線ＧＬに印加される電圧は電圧Ｖｇｌとする。図９に示す例では、図８に示す例と比較して、スイッチ素子ＧＳＷ＿ｍに含まれる、直列接続されたトランジスタ対の数、換言するとトランジスタＧＳＷ＿ｍａに直列に接続されているトランジスタ対の数が多い。このためスイッチ素子ＧＳＷに含まれるトランジスタのディプリートの影響が大きい場合でも、すなわち、しきい値電圧のマイナス側へのシフト量が多いトランジスタであっても、ディプリートの影響を緩和することができる。
　本構成例では、スイッチ素子ＧＳＷが３つのトランジスタ対を有する例について説明したが、これに限定されない。スイッチ素子ＧＳＷは、３つまたは５つ以上のトランジスタ対を有していてもよい。スイッチ素子ＧＳＷに含まれるトランジスタ対の数は、ディプリートの影響と非表示領域の大きさを鑑み、好適な数を決めればよい。
　スイッチ素子ＧＳＷが３つのトラジスタ対を有している場合は、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する２つのトランジスタ対を有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタ対との間に、直列に接続する１つのトランジスタ対を有しているともいえる。
　また上述したように、トランジスタＧＳＷ＿ｍａがスイッチング素子として機能し、トランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３をスイッチング素子に対する電圧降下素子として機能していると考えると、本構成は、スイッチング素子に複数の電圧降下素子が接続されていると考えることができる。
　本構成例においても、上記実施形態と同様の効果を奏する。
　本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態においては表示装置を用いて具体的に説明したが、本発明の思想は表示装置以外の電子デバイス、特には検査回路を備えた電子デバイスに適用できる。電子デバイスの一例としては表示装置以外にも本発明の検査回路を備えた指紋センサやタッチセンサなどのセンサ装置などであってもよい。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　ＤＡ…表示領域、ＤＩＧ…駆動素子、ＤＩＳ…駆動素子、ＤＳＰ…表示装置、ＤＴＲ…トランジスタ、ＧＬ…走査線、ＧＳＷ…スイッチ素子、ＧＳＷ＿ａ…トランジスタ、ＧＳＷ＿ｂ…トランジスタ、ＮＡ…ノード、ＮＤＡ…非表示領域、ＮＭ…ノード、ＰＤ…トランジスタ対、ＰＸ…画素、ＳＢＣ…駆動回路、ＳＢＧ…配線、ＳＢＳ…配線、ＳＧ…制御信号、ＳＬ…信号線、ＳＳＷ…スイッチ素子、Ｓｂｇ…電圧、Ｓｂｓ…電圧、ＶＥＥ…配線、Ｖａ…電圧、Ｖｅｅ…電圧、Ｖｇｈ…電圧、Ｖｇｌ…電圧、Ｖｇｓ…電圧、Ｖｍ…電圧。

Claims (17)

  1. 　第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
    　前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
    　表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
    　前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、
    　を備え、
    　前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、
    　前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する、電子デバイス。
  2. 　前記少なくとも２つのトランジスタは、第１トランジスタと、第２トランジスタと、を有し、
    　前記第１トランジスタのゲートおよび前記第２トランジスタのゲートは、第１配線と接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの他方に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記複数の走査線のうち第１走査線に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、第２配線に接続され、
    　前記第２配線は、前記第１走査線とは異なる第２走査線に接続する第１スイッチ素子の第２トランジスタのソースまたはドレインの一方に接続される、請求項１に記載の電子デバイス。
  3. 　前記直列に接続された少なくとも２つのトランジスタは、直列に接続された３つ以上のトランジスタを含む、請求項１に記載の電子デバイス。
  4. 　前記直列に接続された少なくとも２つのトランジスタは、前記第１走査線に接続されたトランジスタと、前記第２配線との間に、２つ以上のトランジスタを含む、請求項２に記載の電子デバイス。
  5. 　前記非表示領域に配置され、前記複数の信号線に接続された、複数の第２スイッチ素子と、をさらに備える、請求項１に記載の電子デバイス。
  6. 　第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
    　前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
    　表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
    　前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、
    　を備え、
    　前記検査回路の前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、
    　前記複数の第１スイッチ素子のそれぞれは、第１トランジスタ及び少なくとも１つのトランジスタ対を有し、
    　前記トランジスタ対は、双方向に接続され、ダイオード接続された第２トランジスタ及び第３トランジスタを有する、電子デバイス。
  7. 　前記第１トランジスタのゲートは、第１配線と接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの一方、並びに第３トランジスタのソースまたはドレインの他方及びゲートに接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記複数の走査線のうち第１走査線に接続され、
    　前記第２トランジスタのゲートは、前記第２トランジスタのソースまたはドレインの他方、前記第３トランジスタのソースまたはドレインの一方、並びに、第２配線に接続され、
    　前記第２配線は、前記第１走査線とは異なる第２走査線に接続する、第２トランジスタのゲート及びソースまたはドレインの他方、第３トランジスタのソースまたはドレインの一方に接続される、請求項６に記載の電子デバイス。
  8. 　前記少なくとも１つのトランジスタ対は、直列に接続された２つ以上のトランジスタ対を含む、請求項６に記載の電子デバイス。
  9. 　前記少なくとも１つのトランジスタ対は、前記第１走査線に接続された第１トランジスタと、前記第２配線との間に、２つ以上のトランジスタ対を含む、請求項７に記載の電子デバイス。
  10. 　前記非表示領域に配置され、前記複数の信号線に接続された、複数の第２スイッチ素子と、をさらに備える、請求項６に記載の電子デバイス。
  11. 　前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタは、それぞれ酸化物半導体層を含む酸化物半導体トランジスタである、請求項６に記載の電子デバイス。
  12. 　前記表示領域および前記非表示領域が設けられた基材と、
    　前記基材上に、前記走査線を駆動する駆動素子と、
    　をさらに備える、請求項１に記載の電子デバイス。
  13. 　第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
    　前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
    　表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
    　前記表示領域と異なる非表示領域に配置され、前記複数の走査線それぞれに接続された、スイッチ素子と、前記スイッチ素子に接続された電圧降下素子と、を含む検査回路と、
    　を備え、
    　前記スイッチ素子及び前記電圧降下素子は、酸化物半導体層を含む酸化物半導体トランジスタである、表示装置。
  14. 　前記電圧降下素子は、前記スイッチ素子に直列に接続されたトランジスタを少なくとも１つ含む、請求項１３に記載の表示装置。
  15. 　前記電圧降下素子は、前記複数の走査線のうち一つの走査線に対して直列に接続された複数のトランジスタを有し、
    　前記複数のトランジスタのうち１つは、前記スイッチ素子に直列に接続される、請求項１３に記載の表示装置。
  16. 　前記電圧降下素子は、前記スイッチ素子に直列に接続されたトランジスタ対を少なくとも１つ含み、
    　前記少なくとも１つのトランジスタ対は、双方向に接続され、ダイオード接続された２つのトランジスタを含む、請求項１３に記載の表示装置。
  17. 　前記電圧降下素子は、直列に接続された複数のトランジスタ対を含み、
    　前記複数のトランジスタ対のそれぞれは、双方向に接続され、ダイオード接続された２つのトランジスタを含み、
    　前記複数のトランジスタ対のうち１つは、前記スイッチ素子に直列に接続される、請求項１３に記載の表示装置。
PCT/JP2021/019583 2020-06-01 2021-05-24 電子デバイス及び表示装置 WO2021246221A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/071,694 US11967293B2 (en) 2020-06-01 2022-11-30 Electronic device and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020095485A JP7467239B2 (ja) 2020-06-01 2020-06-01 電子デバイス及び表示装置
JP2020-095485 2020-06-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/071,694 Continuation US11967293B2 (en) 2020-06-01 2022-11-30 Electronic device and display device

Publications (1)

Publication Number Publication Date
WO2021246221A1 true WO2021246221A1 (ja) 2021-12-09

Family

ID=78830975

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/019583 WO2021246221A1 (ja) 2020-06-01 2021-05-24 電子デバイス及び表示装置

Country Status (3)

Country Link
US (1) US11967293B2 (ja)
JP (1) JP7467239B2 (ja)
WO (1) WO2021246221A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007315A1 (zh) * 2022-07-08 2024-01-11 京东方科技集团股份有限公司 显示基板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1097203A (ja) * 1996-06-10 1998-04-14 Toshiba Corp 表示装置
JP2012133187A (ja) * 2010-12-22 2012-07-12 Seiko Epson Corp 表示装置、その製造方法、および電子機器
JP2014078225A (ja) * 2012-09-24 2014-05-01 Semiconductor Energy Lab Co Ltd 情報処理装置の駆動方法及びプログラム
US20160125775A1 (en) * 2014-06-25 2016-05-05 Shenzhen China Star Optoelectronics Technology Co., Ltd. Panel detection circuit and display panel
US20200074955A1 (en) * 2018-09-05 2020-03-05 Sharp Kabushiki Kaisha Electronic component board and display panel

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100205385B1 (ko) * 1996-07-27 1999-07-01 구자홍 액정표시장치의 데이타 드라이버
TW200732808A (en) 2006-02-24 2007-09-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
CN106575494B (zh) * 2014-07-31 2019-11-05 乐金显示有限公司 显示装置
CN209150116U (zh) * 2018-11-23 2019-07-23 京东方科技集团股份有限公司 一种静电保护电路、阵列基板及显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1097203A (ja) * 1996-06-10 1998-04-14 Toshiba Corp 表示装置
JP2012133187A (ja) * 2010-12-22 2012-07-12 Seiko Epson Corp 表示装置、その製造方法、および電子機器
JP2014078225A (ja) * 2012-09-24 2014-05-01 Semiconductor Energy Lab Co Ltd 情報処理装置の駆動方法及びプログラム
US20160125775A1 (en) * 2014-06-25 2016-05-05 Shenzhen China Star Optoelectronics Technology Co., Ltd. Panel detection circuit and display panel
US20200074955A1 (en) * 2018-09-05 2020-03-05 Sharp Kabushiki Kaisha Electronic component board and display panel

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007315A1 (zh) * 2022-07-08 2024-01-11 京东方科技集团股份有限公司 显示基板及显示装置

Also Published As

Publication number Publication date
JP7467239B2 (ja) 2024-04-15
JP2021189337A (ja) 2021-12-13
US20230090207A1 (en) 2023-03-23
US11967293B2 (en) 2024-04-23

Similar Documents

Publication Publication Date Title
JP4869807B2 (ja) 表示装置
US9087475B2 (en) Cell test method and liquid crystal display panel for a tri-gate type pixel structure
TWI385453B (zh) 液晶顯示裝置
JP5428299B2 (ja) 電気光学装置及び電子機器
JP5228424B2 (ja) 電気光学装置及び電子機器
US10437386B2 (en) Display panel having touch sensor and inspection method
US20130176613A1 (en) Electrophoresis display apparatus and drive method thereof
KR20170019531A (ko) 액정 표시 장치
JP2018066801A (ja) 表示装置及びシフトレジスタ回路
US11967293B2 (en) Electronic device and display device
US7427739B2 (en) Electro-optical device and electronic apparatus
JP6711376B2 (ja) 電気光学装置および電子機器
JP2011013471A (ja) 検査回路構造及びディスプレイパネル
JP2021060499A (ja) 電気光学装置、および電子機器
US11971637B2 (en) Display device and method of inspection
JP2020086016A (ja) 電気光学装置および電子機器
JP2021076675A (ja) 半導体基板及び表示装置
US11580919B2 (en) Driving method of display device
US11927869B2 (en) Semiconductor substrate and a display device incorporating the semiconductor substrate
US8953111B2 (en) Pixel array
CN114325142B (zh) 测试触控显示面板的方法
WO2020189007A1 (ja) 表示装置
JP4639167B2 (ja) 表示装置
CN112133235A (zh) 显示面板的检查装置、及显示面板的检查方法
KR100552288B1 (ko) 박막트랜지스터액정표시장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21818497

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21818497

Country of ref document: EP

Kind code of ref document: A1