JP2021189337A - 電子デバイス及び表示装置 - Google Patents

Abstract

【課題】 表示品質の低下を抑制可能な表示装置を提供する。電源回路や駆動素子の故障を抑制可能な電子デバイス、特に表示装置を提供する。【解決手段】 電子デバイスは、第１方向に沿って延伸し、第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する。【選択図】図２

Description

本発明の実施形態は、電子デバイス、特には表示装置に関する。

電子デバイスの一例である表示装置としては、例えば電気泳動表示装置が知られている。このような電気泳動表示装置では、検査のための駆動回路が設けられている。

特開２００７−２２６１７６号公報

本実施形態は、表示品質の低下を抑制可能な表示装置を提供する。電源回路や駆動素子の故障を抑制可能な電子デバイス、特に表示装置を提供する。

一実施形態に係る電子デバイスは、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する。

また、一実施形態に係る電子デバイスは、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、を備え、前記検査回路の前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、前記複数の第１スイッチ素子のそれぞれは、第１トランジスタ及び少なくとも１つのトランジスタ対を有し、前記トランジスタ対は、双方向に接続され、ダイオード接続された第２トランジスタ及び第３トランジスタを有する。

また、一実施形態に係る表示装置は、第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、前記表示領域と異なる非表示領域に配置され、前記複数の走査線それぞれに接続された、スイッチ素子と、前記スイッチ素子に接続された電圧降下素子と、を含む検査回路と、を備え、前記スイッチング素子及び前記電圧降下素子は酸化物半導体層を含む酸化物半導体トランジスタである。

図１は、実施形態の表示装置の平面回路図である。 図２は、図１の部分拡大図である。 図３は、図１に示す画素の回路図である 図４は、比較例の表示装置の平面回路図である。 図５は、図４の部分拡大図である。 図６は、表示装置の一例を示す断面図である。 図７は、実施形態における表示装置の他の構成例を示す回路図である。 図８は、実施形態における表示装置の他の構成例を示す回路図である。 図９は、実施形態における表示装置の他の構成例を示す回路図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。

本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。

また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。

また、第３方向Ｚの矢印の先端側に表示装置を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ−Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ−Ｚ平面における表示装置の断面を見ることを断面視という。

図１は、実施形態の表示装置の平面回路図である。図１に示す表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、表示領域ＤＡとは異なる領域であり、表示領域ＤＡに沿って額縁状に形成されている。
図１に示すように、表示装置ＤＳＰは、基材ＢＡ１、表示領域ＤＡにて基材ＢＡ１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本の走査線ＧＬと、複数本の信号線ＳＬと、を備えている。画素ＰＸのそれぞれは、走査線ＧＬのそれぞれ及び信号線ＳＬのそれぞれの交点に設けられている。なお走査線及び信号線をそれぞれゲート線及びソース線ともいう。

本実施形態では、走査線ＧＬの数をＭとし、それぞれ走査線ＧＬ＿１乃至ＧＬ＿Ｍとする。ただし走査線において個々の区別が必要ない場合は、単に走査線ＧＬと呼ぶ。また信号線ＳＬの数をＮとし、それぞれ信号線ＳＬ＿１乃至ＳＬ＿Ｎとする。ただし信号線において個々の区別が必要ない場合は、単に信号線ＳＬと呼ぶ。すなわち表示装置ＤＳＰは、Ｍ行Ｎ列の画素ＰＸを有している。

表示装置ＤＳＰは、走査線ＧＬを駆動する駆動素子ＤＩＧ、及び信号線ＳＬを駆動する駆動素子ＤＩＳを備えている。駆動素子ＤＩＧ及び駆動素子ＤＩＳは、非表示領域ＮＤＡに配置されている。なお、１つの駆動素子ＤＩＧに接続される走査線ＧＬは、図１に示される数に限定されず、適切な数の走査線ＧＬを設ければよい。同様に、１つの駆動素子ＤＩＳに接続される信号線ＳＬは、図１に示される数に限定されず、適切な数の信号線ＳＬを設ければよい。なお本実施形態では、駆動素子ＤＩＧ及びＤＩＳを、それぞれ、第１駆動素子及び第２駆動素子ともいう。駆動素子ＤＩＧ及びＤＩＳは、上述のように走査線ＧＬ及び信号線ＳＬを駆動するため、それらの交点に設けられた画素ＰＸを駆動するともいえる。

また、図１に示す表示装置ＤＳＰでは、駆動素子ＤＩＧ及びＤＩＳは、それぞれ基材ＢＡ１の一辺に設けられている、具体的には駆動素子ＤＩＧが基材ＢＡ１の右辺及び駆動素子ＤＩＳが基材ＢＡ１の下辺に設けられているが、これに限定されない。例えば、駆動素子ＤＩＧは基材ＢＡ１の左右二辺に設けられていてもよい。奇数番目の走査線ＧＬを左右二辺の一方に設けられた駆動素子ＤＩＧ、及び、偶数番目の走査線ＧＬを左右二辺の他方に設けられた駆動素子ＤＩＧで駆動してもよい。同様に、駆動素子ＤＩＳは、基材ＢＡ１の上下二辺に設けられていてもよい。奇数番目の信号線ＳＬを上下二辺の一方に設けられた駆動素子ＤＩＳ、及び、偶数番目の信号線ＳＬを上下二辺の他方に設けられた駆動素子ＤＩＳで駆動してもよい。また、駆動素子ＤＩＧは基材ＢＡ１の上下辺の両方または一方、駆動素子ＤＩＳは基材ＢＡ１の左右辺の両方または一方に設けられていてもよい。

走査線ＧＬは、駆動素子ＤＩＧに接続され、第１方向Ｘに延伸し、第２方向Ｙに並んで配置される。走査線ＧＬは、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。信号線ＳＬは、駆動素子ＤＩＳに接続され、第２方向Ｙに延伸し、第１方向Ｘに並んで配置される。信号線ＳＬは、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。
なお図面を分かりやすくするため図１には記載していないが、表示装置ＤＳＰはさらに共通配線や容量配線を備えていてもよい。共通配線及び容量配線については、後に詳述する。

図１に示す表示装置ＤＳＰは、非表示領域ＮＤＡに、駆動回路ＳＢＣを備えている。駆動回路ＳＢＣは、複数の走査線ＧＬそれぞれに接続されたスイッチ素子ＧＳＷ、及び、複数の信号線ＳＬそれぞれに接続されたスイッチ素子ＳＳＷを有している。なお本実施形態では、スイッチ素子ＧＳＷを第１スイッチ素子、スイッチ素子ＳＳＷを第２スイッチ素子ともいう。

ここで、任意の行ｍ（ただしｍは１以上Ｍ以下の自然数（１≦ｍ≦Ｍ））の走査線ＧＬ＿ｍに接続されるスイッチ素子ＧＳＷを、スイッチ素子ＧＳＷ＿ｍとする。また任意の列ｎ（ただしｎは１以上Ｎ以下の自然数（１≦ｎ≦Ｎ））の信号線ＳＬ＿ｎに接続されるスイッチ素子ＳＳＷを、スイッチ素子ＳＳＷ＿ｎとする。なお、１行目からＭ行目までにそれぞれ接続されたスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍは、特に区別する必要がない場合は、単にスイッチ素子ＧＳＷと呼ぶ。同様に、１列目からＮ列目までにそれぞれ接続されたスイッチ素子ＳＳＷ＿１からＳＳＷ＿Ｎは、特に区別する必要がない場合は、単にスイッチ素子ＳＳＷと呼ぶ。

なお後述する本実施形態のトランジスタの説明において、トランジスタのソース及びドレインは、互いに逆転する可能性を鑑み、ソースはソースまたはドレインの一方、及び、ドレインはソースまたはドレインの他方と読み替えることができる。また図１に示すトランジスタは、例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））である。また図１に示すトランジスタは、例えば、半導体層が酸化物半導体である酸化物半導体トランジスタである。

図１に示す表示装置ＤＰＳでは、スイッチ素子ＳＳＷは、１つのトランジスタである。このようなトランジスタとして、上述した酸化物半導体トランジスタであってもよい。トランジスタであるスイッチ素子ＳＳＷのゲートは、配線ＶＥＥに接続されている。スイッチ素子ＳＳＷのソースは配線ＳＢＳに接続されている。スイッチ素子ＳＳＷのドレインは、対応する信号線ＳＬに接続されている。例えば、任意のｎ列のスイッチ素子ＳＳＷのドレインは、信号線ＳＬ＿ｎに接続されている。
ここで、配線ＶＥＥを介して、スイッチ素子ＳＳＷのゲート及び後述するスイッチ素子ＧＳＷのゲートに入力される電圧を、電圧Ｖｅｅ（あるいは信号Ｖｅｅ）とする。また配線ＳＢＳを介して、スイッチ素子ＳＳＷのソースに入力される電圧を、電圧Ｓｂｓ（あるいは信号Ｓｂｓ）とする。

図１に示す例において、スイッチ素子ＧＳＷは、２つのトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂを有している。より具体的に述べると、任意のｍ行目の走査線ＧＬ＿ｍに接続されるスイッチ素子ＧＳＷ＿ｍは、トランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍｂを有している。
なお、１行目からＭ行目までにそれぞれ接続されたスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍは、それぞれ２つのトランジスタを有している。当該２つのトランジスタにおいて、行を特に区別する必要がない場合は、単にトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂと呼ぶ。また本実施形態において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、及びトランジスタＧＳＷ＿ｍｂ（トランジスタＧＳＷ＿ｂ）を、それぞれ第１トランジスタ及び第２トランジスタともいう。

任意のｍ行目のスイッチ素子ＧＳＷ＿ｍにおいて、トランジスタＧＳＷ＿ｍａのゲートは、トランジスタＧＳＷ＿ｍｂのゲート及び配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＧＳＷ＿ｍｂのドレインに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。
トランジスタＧＳＷ＿ｍｂのソースは、配線ＳＢＧに接続されている。配線ＳＢＧを介して、トランジスタＧＳＷ＿ｍｂ（スイッチ素子ＧＳＷ＿ｍ）のソースに入力される電圧を、電圧Ｓｂｇ（あるいは信号Ｓｂｇ）とする。

なお図１において、トランジスタＧＳＷ＿ｍａのソース及びトランジスタＧＳＷ＿ｍｂのドレインを、ノードＮＭ＿ｍとする。

上記は任意のｍ行目について述べたが、他の行においても同様である。なお本実施形態では、ｍ行を第１行、他の行を第２行ということもある。例えばｍ行目の走査線ＧＬ＿ｍは、第１行目の走査線ＧＬとし、ｍ行目とは異なる他の行、より具体的な例としては、（ｍ＋１）行目の走査線ＧＬ＿ｍ＋１は、第２行目の走査線ＧＬと呼ぶこともある。

図２は、図１の部分拡大図である。図２は、図１に示す駆動回路ＳＢＣのうち、スイッチ素子ＧＳＷ、走査線ＧＬ、配線ＳＢＧ、及び配線ＶＥＥを示している。図２において、図１と同じ符号の構成要素の説明は、図１のものを援用し、詳細は省略する。また図２に示す駆動回路ＳＢＣの動作については、後に詳述する。
また図３は、図１に示す画素の回路図である。図３に示す画素ＰＸは、画素トランジスタであるトランジスタＴｒ１及びＴｒ２を有している。また画素ＰＸは、第１容量Ｃ１、第２容量Ｃ２、容量配線ＣＷ、対向電極ＣＥを有している。図３に示す画素ＰＸについても、後に詳述する。

ここで実施形態の駆動回路ＳＢＣについて説明する。駆動回路ＳＢＣは、駆動素子ＤＩＧ及びＤＩＳを実装する前に、表示装置ＤＳＰの表示領域ＤＡに不良がないか検査するための回路である。そのため、駆動回路ＳＢＣは検査回路ＳＢＣと言い換えてもよい。駆動回路ＳＢＣは、表示領域ＤＡの画素ＰＸを一括してオン状態（導通状態）とし、かつ画像信号を入力する。これにより全ての画素ＰＸに対して表示動作を行うことができる。

より具体的に説明する。駆動回路ＳＢＣにおいて、配線ＶＥＥからスイッチ素子ＧＳＷ及びＳＳＷに電圧Ｖｅｅが入力される。この時の電圧Ｖｅｅは、後述する高電源電圧であり、そのためスイッチ素子ＧＳＷ及びＳＳＷはオン状態となる。配線ＳＢＧから電圧Ｓｂｇが入力されると、オン状態のスイッチ素子ＧＳＷ、さらにスイッチ素子ＧＳＷに接続されている走査線ＧＬを介して、画素ＰＸの画素トランジスタ（上述のトランジスタＴｒ１及びＴｒ２）に、同一電圧の電圧Ｓｂｇが入力される。これにより、全ての画素ＰＸの画素トランジスタがオン状態となる。

さらに配線ＳＢＳから電圧Ｓｂｓが入力されると、オン状態のスイッチ素子ＳＳＷ、さらにスイッチ素子ＳＳＷに接続されている信号線ＳＬを介して、画像信号に相当する電圧Ｓｂｓが画素ＰＸに入力される。共通の画像信号に相当する電圧Ｓｂｓが全ての画素ＰＸに入力されるため、例えば画素ＰＸに欠陥等がある場合は、これを検出することが可能である。以上により表示装置ＤＳＰの表示領域ＤＡの検査を行うことができる。

なお本実施形態において、配線ＶＥＥ、配線ＳＢＧ、及び配線ＳＢＳを、それぞれ第１配線、第２配線、及び第３配線ともいう。また電圧Ｖｅｅ、電圧Ｓｂｇ、及び電圧Ｓｂｓを、それぞれ第１電圧、第２電圧、及び第３電圧ともいう。また後述する低電源電圧（電圧Ｖｇｌ）及び高電源電圧（電圧Ｖｇｈ）を、それぞれ第１電源電圧及び第２電源電圧ともいう。

しかしながら、駆動回路ＳＢＣは、上述した検査で用いる回路であり、検査終了後は不要となる。検査終了後に駆動素子ＤＩＧ及びＤＩＳが実装されると、画素ＰＸの画素トランジスタをオン状態にする信号（後述する制御信号ＳＧ）は、駆動素子ＤＩＧから入力される。また画素ＰＸへの画像信号（後述する画像信号Ｖｓｉｇ）は、駆動素子ＤＩＳから入力されるからである。なお本実施形態では、画素ＰＸの画素トランジスタをオン状態にすることを、画素ＰＸをオン状態にする、ともいう。

そこで、駆動素子ＤＩＧ及びＤＩＳ実装後は、スイッチ素子ＳＳＷ及びＧＳＷに含まれるトランジスタのゲートを、低電源電圧に固定する。これにより、駆動回路ＳＢＣを電気的に走査線ＧＬ及び信号線ＳＬから切り離すことができる。すなわち、配線ＶＥＥを介して、スイッチ素子ＳＳＷ及びＧＳＷに含まれるトランジスタのゲートに印加される電圧Ｖｅｅを、低電源電圧とする。

ここで比較例として、スイッチ素子ＧＳＷがトランジスタ１つで構成される場合を考える。図４は、比較例の表示装置の平面回路図である。図５は、図４の部分拡大図である。
図４に示す表示装置ＤＳＰは、図１に示す表示装置と比較して、上述のようにスイッチ素子ＧＳＷが１つのトランジスタで構成されるという点で相違している。図４に示す例では、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍにおいて、トランジスタであるスイッチ素子ＧＳＷ＿ｍのゲートは、配線ＶＥＥに接続されている。スイッチ素子ＧＳＷ＿ｍのソースは、配線ＳＢＧに接続されている。スイッチ素子ＧＳＷ＿ｍのドレインは、走査線ＧＬ＿ｍに接続されている。
上記は任意のｍ行目について述べたが、他の行においても同様である。

図４に表示装置ＤＳＰにおいても、駆動素子ＤＩＧ及びＤＩＳ実装後は、スイッチ素子ＳＳＷ及びＧＳＷのゲートを、低電源電圧（以下電圧Ｖｇｌという）に固定することにより、駆動回路ＳＢＣを電気的に走査線ＧＬ及び信号線ＳＬから切り離す。
また、全てのスイッチ素子ＧＳＷのソースは、フローティング状態（ハイ・インピーダンス）であるとする。また全てのスイッチ素子ＳＳＷのソースもフローティング状態である。

しかしながら、トランジスタであるスイッチ素子ＧＳＷは、しきい値Ｖｔｈがマイナス側にシフト、すなわちディプリートする恐れがある。特に当該トランジスタが酸化物半導体トランジスタでは顕著である。酸化物半導体トランジスタでは、チャネル領域が酸化不足になると、トランジスタのしきい値Ｖｔｈがマイナス方向に大きくシフト（ディプリート）してしまい、スイッチング特性を示さなくなるという恐れがある。ディプリートしたトランジスタ（スイッチ素子ＧＳＷ）は、ゲートに電圧Ｖｇｌが印加されてもオフ状態（非導通状態）とならない。そのため、駆動素子ＤＩＧ及びＤＩＳ実装後に、駆動素子ＤＩＧから高電源電圧（以下電圧Ｖｇｈという）を印加されたスイッチ素子ＧＳＷの行と、オフ状態のスイッチ素子ＧＳＷの行がショートする恐れが生じる。以下に詳細を説明する。

図５に示す駆動回路ＳＢＣにおいて、全てのスイッチ素子ＧＳＷのゲートには、電圧Ｖｇｌが印加されている。ここで任意のｍ行目のスイッチ素子ＧＳＷ＿ｍのドレインには、走査線ＧＬ＿ｍを介して、図示しない駆動素子ＤＩＧから、電圧ＩＧ＿Ｈが入力されている。一方、ｍ行目とは異なる行のスイッチ素子ＧＳＷのドレインには、図示しない駆動素子ＤＩＧから、電圧ＩＧ＿Ｌが入力されているものとする。ただし、電圧ＩＧ＿Ｈは走査線ＧＬに対する書き込み用の電圧であり、電圧ＩＧ＿Ｌは走査線ＧＬに対する保持用の電圧である。すなわち、電圧ＩＧ＿Ｈが入力された走査線ＧＬに接続された画素ＰＸがオン状態となる。より具体的には、画素ＰＸの画素トランジスタのゲートに電圧ＩＧ＿Ｈが入力されることにより、画素ＰＸがオン状態となる。

図５において、電圧ＩＧ＿Ｈは電圧Ｖｇｈに等しく、電圧ＩＧ＿Ｌは電圧Ｖｇｌに等しい。このように、電圧ＩＧ＿Ｈと電圧Ｖｇｌ、並びに、電圧ＩＧ＿Ｌと電圧Ｖｇｌに、それぞれ共通の電圧を用いることにより、電源電圧の数を減らすことができる。

しかしながら、電圧ＩＧ＿Ｌと電圧Ｖｇｌが等しいため、トランジスタであるスイッチ素子ＧＳＷがオフ状態となるには、ゲート−ソース間電圧である電圧Ｖｇｓが０Ｖである必要がある。スイッチ素子ＧＳＷがディプリートしている場合では、電圧Ｖｇｓが０Ｖとならない。このため、スイッチ素子ＧＳＷがオフ状態とならず、オン状態となってしまう恐れがある。

ここでｍ行目のスイッチ素子ＧＳＷ＿ｍと、隣り合う行である（ｍ＋１）行目のスイッチ素子ＧＳＷ＿ｍ＋１に注目する。スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１の両方がディプリートしてしまっている場合を考える。スイッチ素子ＧＳＷ＿ｍのドレインには、走査線ＧＬ＿ｍを介して電圧ＩＧ＿Ｈ、すなわち電圧Ｖｇｈが入力される。スイッチ素子ＧＳＷ＿ｍ＋１のドレインには、走査線ＧＬ＿ｍ＋１を介して電圧ＩｓＧ＿Ｌ、すなわち、電圧Ｖｇｌが入力される。

なおここでは、ｍ行目の走査線ＧＬ＿ｍ及びスイッチ素子ＧＳＷ＿ｍ、並びに、当該ｍ行に隣り合う（ｍ＋１）行目の走査線ＧＬ＿ｍ＋１及びスイッチ素子ＧＳＷ＿ｍ＋１について述べているが、これに限定されない。ここで述べる走査線ＧＬ＿ｍ＋１及びスイッチ素子ＧＳＷ＿ｍ＋１は、電圧Ｖｇｌが入力される他の走査線ＧＬ（他の行）及びスイッチ素子ＧＳＷ、すなわち走査線ＧＬ＿ｍとは異なる走査線ＧＬ及びそれに接続されるスイッチ素子ＧＳＷの一例である。

スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１がディプリートしてしまっているため、スイッチ素子ＧＳＷ＿ｍのゲート−ソース間電圧である電圧Ｖｇｓも、走査線ＧＬに対する書き込み用電圧である電圧ＩＧ＿Ｈ、すなわち電圧Ｖｇｈとなる。スイッチ素子ＧＳＷ＿ｍ＋１のゲート−ソース間電圧である電圧Ｖｇｓの電圧も、走査線ＧＬに対する保持用の電圧である電圧ＩＧ＿Ｌ、すなわち、電圧Ｖｇｌとなる。

スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１は、配線ＳＢＧを介して電気的に接続されている。また配線ＳＢＧは、上述のようにフローティング状態である。これにより、スイッチ素子ＧＳＷ＿ｍの電圧Ｖｇｓの電圧Ｖｇｈ、及び、スイッチ素子ＧＳＷ＿ｍ＋１の電圧Ｖｇｓの電圧Ｖｇｌが、配線ＳＢＧでショートしてしまう。

上記のように、スイッチ素子ＧＳＷ＿ｍ及びＧＳＷ＿ｍ＋１を介して、電圧Ｖｇｈと電圧Ｖｇｌがショートしてしまうと、駆動素子ＤＩＧや上記電源電圧を生成する電源回路が故障する恐れがある。これにより、表示装置ＤＳＰの画像品質が低下する恐れ、または、表示装置ＤＳＰが故障する恐れが生じる。

本実施形態では、スイッチ素子ＧＳＷがディプリートした場合においても、上述のような電圧Ｖｇｈと電圧Ｖｇｌのショートが生じない表示装置を提供する。これにより、駆動素子ＤＩＧや上記電源電圧を生成する電源回路の故障を防止できる。よって、表示装置ＤＳＰの画像品質が低下することを抑制することが可能である。また表示装置ＤＳＰそのものを故障することを防ぐことができる。

図１及び図２に戻り、本実施形態について説明する。上述したように駆動回路ＳＢＣにおいて、スイッチ素子ＧＳＷは、直列に接続された２つのトランジスタＧＳＷ＿ａ及びＧＳＷ＿ｂを有している。図２に示す例では、ｍ行目のスイッチ素子ＧＳＷ＿ｍに含まれるトランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍｂは、直列に接続されている。上述のように、トランジスタＧＳＷ＿ｍａのソース及びトランジスタＧＳＷ＿ｍｂのドレインがノードＮＭ＿ｍであり、ノードＮＭ＿ｍの電圧を電圧Ｖｍとする。

上述のように、トランジスタＧＳＷ＿ｍａ及びＧＳＷ＿ｍがディプリートしている場合を考える。ノードＮＭ＿ｍの電圧Ｖｍは、電圧Ｖｇｈ及び電圧Ｖｇｌの中間電圧となるので、Ｖｇｈ＞Ｖｍ＞Ｖｇｌ（式１）が成り立っている。
トランジスタＧＳＷ＿ｍａにおいて、ゲートに印加される電圧は電圧Ｖｅｅであり、ソースに印加される電圧は電圧Ｖｍである。よって、トランジスタＧＳＷ＿ｍａのゲート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｅｅ−Ｖｍ（式２）となる。ここで、上述のようにゲートに印加される電圧Ｖｅｅは電圧Ｖｇｌに等しい（Ｖｅｅ＝Ｖｇｌ（式３））。
式２及び式３から、Ｖｇｓ＝Ｖｅｅ−Ｖｍ＝Ｖｇｌ−Ｖｍ（式４）となる。式４及び式１から、Ｖｇｓ＝Ｖｇｌ−Ｖｍ＜０（式５）となる。

すなわち、トランジスタＧＳＷ＿ｍａにおいては、ゲート−ソース間電圧Ｖｇｓは０より小さくなる。よって、トランジスタＧＳＷ＿ｍａのしきい値がディプリートしても、ディプリートの影響を緩和させることができる。なお上記にはトランジスタＧＳＷ＿ｍａについて述べたが、トランジスタＧＳＷ＿ｍｂについても同様である。トランジスタＧＳＷ＿ｍｂのゲート−ソース間電圧Ｖｇｓを０より小さくすることが可能である。これにより、走査線ＧＬ＿ｍからの電圧Ｖｇｈが、配線ＳＢＧに入力されることを抑制できる。

ここで、トランジスタＧＳＷ＿ｍａに対するトランジスタＧＳＷ＿ｍｂについて着目すると、トランジスタＧＳＷ＿ｍｂは、トランジスタＧＳＷ＿ｍａのソースであるノードＮＭ＿ｍに中間電圧Ｖｍを与える素子であるといえる。式１に示されるように、走査線ＧＬ＿ｍを介してトランジスタＧＳＷ＿ｍａに印加される電圧Ｖｇｈは、ノードＮＭ＿ｍ（ＧＳＷ＿ｍａのソース）の電圧Ｖｍより小さい。すなわちトランジスタＧＳＷ＿ｍａのソース−ドレイン間で、電圧が降下しているということである。よってトランジスタＧＳＷ＿ｍｂは、トランジスタＧＳＷ＿ｍａに対する電圧降下素子であるといえる。つまり、本実施形態では、トランジスタＧＳＷ＿ｍａが、スイッチング素子として機能し、トランジスタＧＳＷ＿ｍｂがスイッチング素子に対する電圧降下素子として機能している、と考えることもできる。

上述のように、本実施形態の表示装置ＤＳＰでは、走査線ＧＬ＿ｍからの電圧Ｖｇｓが配線ＳＢＧに入力されない。本実施形態の表示装置ＤＳＰでは、（ｍ＋１）行目のスイッチ素子ＧＳＷ＿ｍ＋１を介して、走査線ＧＬ＿ｍ＋１の電圧Ｖｇｌが配線ＳＢＧに入力された場合でも、比較例で述べた電圧Ｖｇｈと電圧Ｖｇｌによるショートの発生を抑制することが可能である。
本実施形態では、駆動素子ＤＩＧや電源電圧を生成する電源回路が故障することを抑制できる。これにより、表示装置ＤＳＰの画像品質が低下することを防ぐことができる。また表示装置ＤＳＰそのものの故障を防止可能である。

ただし、上述においては、全ての信号線ＳＬを奇数群と偶数群に分け、それぞれの群に対して一群のスイッチ素子ＳＳＷを別々に設けてもよい。また全ての走査線ＧＬを奇数群と偶数群に分け、それぞれの群に対して一群のスイッチ素子ＧＳＷを別々に設けてもよい。奇数群ＳＬｏｄの信号線ＳＬに接続される一群のスイッチ素子ＳＳＷは、１本の配線ＳＢＳで接続される。偶数群ＳＬｅｖの信号線ＳＬに接続される一群のスイッチ素子ＳＳＷは、別の１本の配線ＳＢＳで接続される。
奇数群ＧＬｏｄの走査線ＧＬに接続される一群のスイッチ素子ＧＳＷは、１本の配線ＳＢＧで接続される。偶数群ＧＬｅｖの走査線ＧＬに接続される一群のスイッチ素子ＧＳＷは、別の１本の配線ＳＢＧで接続される。

以下に、より詳細に説明する。例えば信号線ＳＬを奇数群ＳＬｏｄ及び偶数群ＳＬｅｖに分けた場合、信号線ＳＬの数Ｎが偶数の場合では、奇数群ＳＬｏｄには、信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎ−１が含まれる。一方、偶数群ＳＬｅｖには、信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎが含まれる。奇数群ＳＬｏｄに含まれる信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎ−１を、それぞれ信号線ＳＬ＿ｏｄ１、ＳＬ＿ｏｄ２、・・・、ＳＬ＿ｏｄＮとし、偶数群ＳＬｅｖに含まれる信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎを、それぞれ信号線ＳＬ＿ｅｖ１、ＳＬ＿ｅｖ２、・・・、ＳＬ＿ｅｖＮとする。

信号線ＳＬ＿ｏｄ１、ＳＬ＿ｏｄ２、・・・、ＳＬ＿ｏｄＮに対するスイッチ素子ＳＳＷ＿ｏｄ１、ＳＳＷｏｄ＿２、・・・、ＳＳＷ＿ｏｄＮは、配線ＳＢＳｏｄにより接続される。信号線ＳＬ＿ｅｖ１、ＳＬ＿ｅｖ２、・・・、ＳＬ＿ｅｖＮに対するスイッチ素子ＳＳＷ＿ｅｖ１、ＳＳＷ＿ｅｖ２、・・・、ＳＳＷ＿ｅｖＮは、配線ＳＢＳｅｖにより接続される。
同様に、走査線ＧＬの数Ｍが偶数の場合では、走査線ＧＬ＿ｏｄ１、ＧＬ＿ｏｄ２、・・・、ＧＬ＿ｏｄＭに対するスイッチ素子ＧＳＷ＿ｏｄ１、ＧＳＷ＿ｏｄ２、・・・、ＧＳＷ＿ｏｄＭは、配線ＳＢＧｏｄにより接続される。走査線ＧＬ＿ｅｖ１、ＧＬ＿ｅｖ２、・・・、ＧＬ＿ｅｖＭに対するスイッチ素子ＧＳＷ＿ｅｖ１、ＧＳＷ＿ｅｖ２、・・・、ＧＳＷ＿ｅｖＭは、配線ＳＢＧｅｖにより接続される。

このような場合では、信号線ＳＬ＿ｏｄ１から信号線ＳＬ＿ｏｄＮまで、並びに、信号線ＳＬ＿ｅｖ１から信号線ＳＬ＿ｅｖＮまでを、図１及び図２並びにその説明における信号線ＳＬ＿１から信号線ＳＬ＿Ｎまでに読み替えればよい。また、スイッチ素子ＳＳＷ＿ｏｄ１、ＳＳＷ＿ｏｄ２、・・・、ＳＳＷ＿ｏｄＮ、並びに、スイッチ素子ＳＳＷ＿ｅｖ１、ＳＳＷ＿ｅｖ２、・・・、ＳＳＷ＿ｅｖＮは、図１及び図２並びにその説明におけるスイッチ素子ＳＳＷ＿１からＳＳＷ＿Ｎまでに読み替えればよい。
配線ＳＢＳｏｄ及びＳＢＳｅｖは図１及び図２並びにその説明における配線ＳＢＳに読み替えればよい。

また、走査線ＧＬ＿ｏｄ１から走査線ＧＬ＿ｏｄＭまで、並びに、走査線Ｇ＿ｅｖ１から走査線ＧＬ＿ｅｖＭまでを、図１及び図２並びにその説明における走査線ＧＬ＿１から走査線ＧＬ＿Ｍまでに読み替えればよい。また、スイッチ素子ＧＳＷ＿ｏｄ１、ＧＳＷ＿ｏｄ２、・・・、ＧＳＷ＿ｏｄＭ、並びに、スイッチ素子ＧＳＷ＿ｅｖ１、ＧＳＷ＿ｅｖ２、・・・、ＧＳＷ＿ｅｖＭは、図１及び図２並びにその説明におけるスイッチ素子ＧＳＷ＿１からＧＳＷ＿Ｍまでに読み替えればよい。
配線ＳＢＧｏｄ及びＳＢＧｅｖは図１及び図２並びにその説明における配線ＳＢＧに読み替えればよい。

なお上記では、信号線ＳＬの数Ｎ及び走査線ＧＬの数Ｍは、共に偶数の場合について述べてきたが、これに限定されない。信号線ＳＬの数Ｎ及び走査線ＧＬの数Ｍは、それぞれ、奇数であっても偶数であってもよい。信号線ＳＬの数Ｎが奇数の場合は、奇数群ＳＬｏｄに含まれる信号線ＳＬは、信号線ＳＬ＿１、ＳＬ＿３、・・・、ＳＬ＿Ｎであり、偶数群ＳＬｅｖに含まれる信号線ＳＬは、信号線ＳＬ＿２、ＳＬ＿４、・・・、ＳＬ＿Ｎ−１となる。走査線ＧＬの数Ｍが奇数の場合は、奇数群ＧＬｏｄに含まれる走査線ＧＬは、走査線ＧＬ＿１、ＧＬ＿３、・・・、ＧＬ＿Ｍであり、偶数群ＧＬｅｖに含まれる走査線ＧＬは、走査線ＧＬ＿２、ＧＬ＿４、・・・、ＧＬ＿Ｍ−１となる。

ここで図３に戻り、画素ＰＸの詳細について説明する。図３に示す画素ＰＸは、上述のように、画素トランジスタであるトランジスタＴｒ１及びＴｒ２、第１容量Ｃ１、第２容量Ｃ２、容量配線ＣＷ、対向電極ＣＥを有している。
トランジスタＴｒ１及びＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲートとして機能し、第１端子ｔ１及び第２端子ｔ２の一方がソースとして機能し、第１端子ｔ１及び第２端子ｔ２の他方がドレインとして機能している。トランジスタＴｒ１及びＴｒ２は、電気的に信号線ＳＬと画素電極ＰＥとの間にて並列に接続されている。
トランジスタＴｒ１及びトランジスタＴｒ２は、例えば、上述した酸化物半導体トランジスタである。

トランジスタＴｒ１及びＴｒ２の各々において、第１端子ｔ１は信号線ＳＬに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３は走査線ＧＬに接続されている。これにより、トランジスタＴｒ１及びＴｒ２の各々は、走査線ＧＬを介して駆動素子ＤＩＧから与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。制御信号ＳＧは、電圧ＩＧ＿Ｈ（電圧Ｖｇｈに等しい）及び電圧ＩＧ＿Ｌ（電圧Ｖｇｌに等しい）を含んでおり、上述のように、電圧ＩＧ＿Ｈ（電圧Ｖｇｈ）が入力されたトランジスタＴｒ１及びＴｒ２は、導通状態となる。電圧ＩＧ＿Ｌ（電圧Ｖｇｌ）が入力されたトランジスタＴｒ１及びＴｒ２は、非導通状態となる。本実施形態では、画素ＰＸのトランジスタＴｒ１及びＴｒ２が導通状態となることを、当該画素ＰＸが導通状態となるともいう。

画像信号Ｖｓｉｇは、信号線ＳＬ及び導通状態のトランジスタＴｒ１及びＴｒ２を介して画素電極ＰＥに印加される。駆動素子ＤＩＳ実装後は、駆動素子ＤＩＳから画像信号Ｖｓｉｇが入力される。上述のように、駆動素子ＤＩＳ実装前に駆動回路ＳＢＣにて表示動作を行う際には、画像信号に相当する電圧Ｓｂｓが、スイッチ素子ＳＳＷ及び信号線ＳＬを介して、画素ＰＸに入力される。

容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。なお図面の説明を分かりやすくするため、容量配線ＣＷは図１には図示していない。しかし本実施の形態の表示装置ＤＳＰは、第２方向Ｙに沿って延出し、第１方向に沿って配列された、複数の容量配線ＣＷを有している。

外部からの定電圧Ｖｐｃが容量配線ＣＷに与えられ、容量配線ＣＷは定電位に固定される。また、外部からのコモン電圧Ｖｃｏｍが対向電極ＣＥに与えられ、対向電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、対向電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、対向電極ＣＥと同電位に設定されているが、対向電極ＣＥと異なる電位に設定されていてもよい。
第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと対向電極ＣＥとの間に接続されている。

図６は、表示装置の一例を示す断面図である。図６に示す表示装置ＤＳＰでは、電気泳動を用いた表示装置である。ここでは、１つの画素ＰＸに注目して説明する。
図６に示すように、基板ＳＵＢ１は、基材ＢＡ１と、基材ＢＡ１の上に設けられた駆動素子層ＤＶＬと、駆動素子層ＤＶＬの上に設けられた画素電極ＰＥと、を備えている。
なお駆動素子層ＤＶＬには、上述したトランジスタＴｒ１及びＴｒ２、走査線ＧＬ、信号線ＳＬ、各配線層、並びに各絶縁層等が含まれている。
基板ＳＵＢ２は、画素電極ＰＥと対向した基材ＢＡ２と、基材ＢＡ２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。

本実施形態において、基板ＳＵＢ１は画素基板であり、基板ＳＵＢ２は対向基板である。基材ＢＡ１及びＢＡ２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、基材ＢＡ２は、画面側（観察側）に位置し、光透過性を有している。基材ＢＡ１は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。

表示装置ＤＳＰの表示機能層ＤＬは、画素電極ＰＥと対向電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと対向電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ−Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセルＭＣＰによって形成されている。
表示装置ＤＳＰの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。

マイクロカプセルＭＣＰは、例えば２０μｍ〜７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと対向電極ＣＥとの間に、多くのマイクロカプセルＭＣＰが配置されているが、１辺の長さが百〜数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個〜１０個程度のマイクロカプセルＭＣＰが配置されている。

マイクロカプセルＭＣＰは、分散媒ＤＰＲと、複数の黒色粒子ＢＰＬと、複数の白色粒子ＷＰＬとを備えている。黒色粒子ＢＰＬ及び白色粒子ＷＰＬは、電気泳動粒子と称される場合もある。マイクロカプセルＭＣＰの外殻部（壁膜）ＯＷＬは、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒ＤＰＲ、マイクロカプセルＭＣＰ内において、黒色粒子ＢＰＬと、白色粒子ＷＰＬとを分散させる液体である。黒色粒子ＢＰＬは、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子ＷＰＬは、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子ＢＰＬ及び白色粒子ＷＰＬの代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。

上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが対向電極ＣＥよりも相対的に高電位に保持される。すなわち、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子ＢＰＬが対向電極ＣＥに引き寄せられる一方、負に帯電した白色粒子ＷＰＬが画素電極ＰＥに引き寄せられる。その結果、対向電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子ＷＰＬが対向電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子ＢＰＬが画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。

なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。

本実施形態の表示装置ＤＳＰの一例として、図６では電気泳動を用いた表示装置について説明した。しかしながら本実施形態の表示装置ＤＳＰは、これに限定されない。本実施形態の表示装置ＤＳＰは、例えば、高分子分散液晶（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：ＰＤＬＣ）を用いた表示装置であってもよい。さらに、本実施形態の表示装置ＤＳＰは、駆動電圧が高いトランジスタを含む画素ＰＸを備える表示装置であってもよい。または本実施形態の表示装置ＤＳＰは、基材ＢＡ１上に画素ＰＸを駆動する駆動回路を設けず、基材ＢＡ１上に、画素トランジスタを含む画素ＰＸのみを設ける表示装置であってもよい。このような表示装置においても、本実施形態により画像品質が低下することを防ぐことができ、また表示装置そのものの故障を防止可能である。

また本実施形態では、表示装置について述べたが、本発明の思想は表示装置以外の電子デバイス、特には検査回路を備えた電子デバイスに適用できる。電子デバイスの例として、例えば、マトリクス状に配置された複数のセンサ電極を有するセンサ装置についても、本発明は適用可能である。本発明をセンサ装置に適用する場合、例えば、上述の画素ＰＸをセンサ電極、走査線ＧＬ及び信号線ＳＬを検出配線と読み替えればよい。このような電子デバイスにおいても、本発明により電子デバイスの故障を防止することが可能である。

＜構成例１＞
図７は、実施形態における表示装置の他の構成例を示す回路図である。図７に示した構成例では、図２に示した構成例と比較して、スイッチ素子が、直列に接続されたトランジスタを３つ以上有するという点で異なっている。

図７に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、直列に接続された４つのトランジスタＧＳＷ＿ｍａ、ＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｄを有している。換言すると、図７では、走査線ＧＬ及び配線ＳＢＧとの間には、直列に接続された４つのトランジスタが設けられている。さらに換言すると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する３つのトランジスタを有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタＧＳＷ＿ｍｄとの間に、直列に接続する２つのトランジスタを有しているともいえる。

なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｄについて、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＧＳＷ＿ｂ、ＧＳＷ＿ｃ、及びＧＳＷ＿ｄと呼ぶ。また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＧＳＷ＿ｍｂ（トランジスタＧＳＷ＿ｂ）、トランジスタＧＳＷ＿ｍｃ（トランジスタＧＳＷ＿ｃ）、及びトランジスタＧＳＷ＿ｍｄ（トランジスタＧＳＷ＿ｄ）を、それぞれ第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタともいう。

トランジスタＧＳＷ＿ｍａのゲートは、トランジスタＧＳＷ＿ｍｂのゲート、トランジスタＧＳＷ＿ｍｃのゲート、トランジスタＧＳＷ＿ｍｄのゲート、及び配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＧＳＷ＿ｍｂのドレインに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。

トランジスタＧＳＷ＿ｍｂのソースは、トランジスタＧＳＷ＿ｍｃのドレインに接続されている。トランジスタＧＳＷ＿ｍｃのソースは、トランジスタＧＳＷ＿ｍｄのドレインに接続されている。トランジスタＧＳＷ＿ｍｄのソースは、配線ＳＢＧに接続されている。上記は任意のｍ行目について述べたが、他の行においても同様である。

図７に示す例では、上述の実施形態と同様、ｍ行目の走査線ＧＬ＿ｍに印加される電圧は電圧Ｖｇｈ、他の行の走査線ＧＬに印加される電圧は電圧Ｖｇｌとする。図７に示す例では、図２に示す例と比較して、スイッチ素子ＧＳＷ＿ｍに含まれる、直列接続されたトランジスタの数、換言するとトランジスタＧＳＷ＿ｍａに直列に接続されているトランジスタの数が多い。このためスイッチ素子ＧＳＷに含まれるトランジスタのディプリートの影響が大きい場合でも、すなわち、しきい値電圧のマイナス側へのシフト量が多いトランジスタであっても、ディプリートの影響を緩和することができる。

本構成例では、スイッチ素子ＧＳＷが４つのトランジスタを有する例について説明したが、これに限定されない。スイッチ素子ＧＳＷは、直列に接続された３つまたは５つ以上のトランジスタを有していてもよい。スイッチ素子ＧＳＷに含まれるトランジスタの数は、ディプリートの影響と非表示領域の大きさを鑑み、好適な数を決めればよい。

スイッチ素子ＧＳＷが３つのトラジスタを有している場合は、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する２つのトランジスタを有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタＧＳＷ＿ｍｄとの間に、直列に接続する１つのトランジスタを有しているともいえる。

また上述したように、トランジスタＧＳＷ＿ｍａがスイッチング素子として機能し、トランジスタＧＳＷ＿ｍｂ、ＧＳＷ＿ｍｃ、及びＧＳＷ＿ｍｂをスイッチング素子に対する電圧降下素子として機能していると考えると、本構成は、スイッチング素子に複数の電圧降下素子が接続されていると考えることができる。
本構成例においても、上記実施形態と同様の効果を奏する。

＜構成例２＞
図８は、実施形態における表示装置の他の構成例を示す回路図である。図８に示した構成例では、図２に示した構成例と比較して、スイッチ素子が、ダイオード接続されたトランジスタを有し、当該ダイオード接続されたトランジスタは双方向で接続されているという点で異なっている。

図８に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。

換言すると、図８に示すスイッチ素子ＧＳＷ＿ｍは、走査線ＧＬ及び配線ＳＢＧとの間には、走査線ＧＬと接続されたトランジスタＧＳＷ＿ｍａ、トランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に２つのトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃは、ダイオード接続されたトランジスタである。トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃは、互いに双方向に接続されており、具体的には一方のソースと他方のドレイン、並びに一方のドレインと他方のソースが接続されている。
なお本構成例では、それぞれがダイオード接続され、互いに双方向に接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを、トランジスタ対ＰＤ＿ｍ１とする。

なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＤＴＲ＿ｍｂ、及びＤＴＲ＿ｍｃ、トランジスタ対ＰＤ＿ｍ１について、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＤＴＲ＿ｂ、ＤＴＲ＿ｃ、及びトランジスタ対ＰＤ＿１と呼ぶ。また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＤＴＲ＿ｍｂ（トランジスタＤＴＲ＿ｂ）、トランジスタＤＴＲ＿ｍｃ（トランジスタＤＴＲ＿ｃ）を、それぞれ第１トランジスタ、第２トランジスタ、及び第３トランジスタともいう。このような第１トランジスタ、第２トランジスタ、及び第３トランジスタは、例えば上述した酸化物半導体トランジスタであってもよい。

トランジスタＧＳＷ＿ｍａのゲートは、配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＤＴＲ＿ｍｂのソース、並びにトランジスタＤＴＲ＿ｍｃのドレイン及びゲートに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。
トランジスタＤＴＲ＿ｍｂのゲートは、トランジスタＤＴＲ＿ｍｂのドレイン、トランジスタＤＴＲ＿ｍｃのソース、並びに配線ＳＢＧに接続されている。

図８において、トランジスタＧＳＷ＿ｍａのソース、トランジスタＤＴＲ＿ｍｂのソース、及びトランジスタＤＴＲ＿ｍｃのドレインをノードＮＡ＿ｍとする。ノードＮＡ＿ｍの電圧を電圧Ｖａとすると、トランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃはダイオード接続されているため、それぞれのダイオードの端子間（この場合トランジスタのソース−ドレイン間電圧）で電圧が降下する。よって、Ｖｇｈ＞Ｖａ＞Ｖｇｌ（式６）が成り立つ。
トランジスタＧＳＷ＿ｍａのゲート−ソース間電圧Ｖｇｓは、式２と同様に、Ｖｇｓ＝Ｖｅｅ−Ｖａ（式７）となる。また上述のようにゲートに印加される電圧Ｖｅｅは電圧Ｖｇｌに等しい（Ｖｅｅ＝Ｖｇｌ（式３））。式７及び式３より、式４と同様に、Ｖｇｓ＝Ｖｅｅ−Ｖａ＝Ｖｇｌ−Ｖａ（式８）となる。式８及び式６より、Ｖｇｓ＝Ｖｇｌ−Ｖａ＜０（式９）が成り立つ。

すなわち、トランジスタＧＳＷ＿ｍａにおいては、ゲート−ソース間電圧Ｖｇｓは０より小さくなる。よって、トランジスタＧＳＷ＿ｍａのしきい値がディプリートしても、ディプリートの影響を緩和させることができる。これにより、走査線ＧＬ＿ｍからの電圧Ｖｇｈが、配線ＳＢＧに入力されることを抑制できる。
なお上記は任意のｍ行目について述べたが、他の行においても同様である。

ここで、トランジスタＧＳＷ＿ｍａに対するトランジスタ対ＰＤ＿ｍ１について着目すると、トランジスタ対ＰＤ＿ｍ１は、トランジスタＧＳＷ＿ｍａのソースであるノードＮＡ＿ｍに中間電圧Ｖａを与える素子であるといえる。式６に示されるように、走査線ＧＬ＿ｍを介してトランジスタＧＳＷ＿ｍａに印加される電圧Ｖｇｈは、ノードＮＡ＿ｍの電圧Ｖａより小さい。すなわちトランジスタＧＳＷ＿ｍａのソース−ドレイン間で、電圧が降下しているということである。よってトランジスタ対ＰＤ＿ｍ１は、トランジスタＧＳＷ＿ｍａに対する電圧降下素子であるといえる。つまり、本実施形態では、トランジスタＧＳＷ＿ｍａが、スイッチング素子として機能し、トランジスタ対ＰＤ＿ｍ１がスイッチング素子に対する電圧降下素子として機能している、と考えることもできる。

以上本構成例において、駆動素子ＤＩＧや電源電圧を生成する電源回路が故障することを抑制できる。これにより、表示装置ＤＳＰの画像品質が低下することを防ぐことができる。また表示装置ＤＳＰそのものの故障を防止可能である。
本構成例においても、上記実施形態と同様の効果を奏する。

＜構成例４＞
図９は、実施形態における表示装置の他の構成例を示す回路図である。図９に示した構成例では、図８に示した構成例と比較して、互いに双方向に接続され、それぞれダイオード接続されたトランスタを複数有するという点で異なっている。

図９に示す、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、直列に接続された３つのトランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３を有している。トランジスタ対ＰＤ＿ｍ１は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｂ及びＤＴＲ＿ｍｃを有している。トランジスタ対ＰＤ＿ｍ２は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｄ及びＤＴＲ＿ｍｅを有している。トランジスタ対ＰＤ＿ｍ３は、互いに双方向に接続され、それぞれダイオード接続されたトランジスタＤＴＲ＿ｍｆ及びＤＴＲ＿ｍｇを有している。互いに双方向に接続されている２つのトランジスタでは、上述のように一方のソースと他方のドレイン、並びに一方のドレインと他方のソースが接続されている。

トランジスタＧＳＷ＿ｍａのゲートは、配線ＶＥＥに接続されている。トランジスタＧＳＷ＿ｍａのドレインは、走査線ＧＬ＿ｍに接続されている。トランジスタＧＳＷ＿ｍａのソースは、トランジスタＤＴＲ＿ｍｂのソース、並びにトランジスタＤＴＲ＿ｍｃのドレイン及びゲートに接続されている。
トランジスタＤＴＲ＿ｍｂのゲートは、トランジスタＤＴＲ＿ｍｂのドレイン、トランジスタＤＴＲ＿ｍｃのソース、トランジスタＤＴＲ＿ｍｄのソース、トランジスタＤＴＲ＿ｍｅのゲート及びドレインに接続されている。

トランジスタＤＴＲ＿ｍｄのゲートは、トランジスタＤＴＲ＿ｍｄのドレイン、トランジスタＤＴＲ＿ｍｅのソース、トランジスタＤＴＲ＿ｍｆのソース、トランジスタＤＴＲ＿ｍｇのゲート及びドレインに接続されている。
トランジスタＤＴＲ＿ｍｆのゲートは、トランジスタＤＴＲ＿ｍｆのドレイン、トランジスタＤＴＲ＿ｍｇのソース、及び配線ＳＢＧに接続されている。

なおスイッチ素子ＧＳＷ＿ｍ、トランジスタＧＳＷ＿ｍａ、ＤＴＲ＿ｍｂ、ＤＴＲ＿ｍｃ、ＤＴＲ＿ｍｄ、ＤＴＲ＿ｍｅ、及びＤＴＲ＿ｍｆ、並びに、トランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３について、行を特に区別する必要がない場合は、単にスイッチ素子ＧＳＷ、トランジスタＧＳＷ＿ａ、ＤＴＲ＿ｂ、ＤＴＲ＿ｃ、ＤＴＲ＿ｄ、ＤＴＲ＿ｅ、及びＤＴＲ＿ｆ、並びに、トランジスタ対ＰＤ＿１、ＰＤ＿２、及びＰＤ＿３と呼ぶ。

また本構成例において、トランジスタＧＳＷ＿ｍａ（トランジスタＧＳＷ＿ａ）、トランジスタＤＴＲ＿ｍｂ（トランジスタＤＴＲ＿ｂ）、トランジスタＤＴＲ＿ｍｃ（トランジスタＤＴＲ＿ｃ）、トランジスタＤＴＲ＿ｍｄ（トランジスタＤＴＲ＿ｄ）、トランジスタＤＴＲ＿ｍｅ（トランジスタＤＴＲ＿ｅ）、トランジスタＤＴＲ＿ｍｆ（トランジスタＤＴＲ＿ｆ）を、それぞれ第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、及び第７トランジスタともいう。また、トランジスタ対ＰＤ＿１、ＰＤ＿２、及びＰＤ＿３を、それぞれ第１トランジスタ対、第２トランジスタ対、及び第３トランジスタ対ともいう。

図９にでは、上述の通り、任意のｍ行目のスイッチ素子ＧＳＷ＿ｍは、スイッチング機能を有するトランジスタＧＳＷ＿ｍａ、並びに、直列に接続された３つのトランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３を有している。換言すると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタ対ＰＤ＿ｍ３との間に、直列に接続する２つのトランジスタ対を有しているともいえる。

図９に示す例では、上述の実施形態と同様、ｍ行目の走査線ＧＬ＿ｍに印加される電圧は電圧Ｖｇｈ、他の行の走査線ＧＬに印加される電圧は電圧Ｖｇｌとする。図９に示す例では、図８に示す例と比較して、スイッチ素子ＧＳＷ＿ｍに含まれる、直列接続されたトランジスタ対の数、換言するとトランジスタＧＳＷ＿ｍａに直列に接続されているトランジスタ対の数が多い。このためスイッチ素子ＧＳＷに含まれるトランジスタのディプリートの影響が大きい場合でも、すなわち、しきい値電圧のマイナス側へのシフト量が多いトランジスタであっても、ディプリートの影響を緩和することができる。

本構成例では、スイッチ素子ＧＳＷが３つのトランジスタ対を有する例について説明したが、これに限定されない。スイッチ素子ＧＳＷは、３つまたは５つ以上のトランジスタ対を有していてもよい。スイッチ素子ＧＳＷに含まれるトランジスタ対の数は、ディプリートの影響と非表示領域の大きさを鑑み、好適な数を決めればよい。
スイッチ素子ＧＳＷが３つのトラジスタ対を有している場合は、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと配線ＳＢＧとの間に、直列に接続する２つのトランジスタ対を有しているともいえる。さらに言い換えると、走査線ＧＬに接続されているトランジスタＧＳＷ＿ｍａと、配線ＳＢＧに接続されているトランジスタ対との間に、直列に接続する１つのトランジスタ対を有しているともいえる。

また上述したように、トランジスタＧＳＷ＿ｍａがスイッチング素子として機能し、トランジスタ対ＰＤ＿ｍ１、ＰＤ＿ｍ２、及びＰＤ＿ｍ３をスイッチング素子に対する電圧降下素子として機能していると考えると、本構成は、スイッチング素子に複数の電圧降下素子が接続されていると考えることができる。
本構成例においても、上記実施形態と同様の効果を奏する。

本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態においては表示装置を用いて具体的に説明したが、本発明の思想は表示装置以外の電子デバイス、特には検査回路を備えた電子デバイスに適用できる。電子デバイスの一例としては表示装置以外にも本発明の検査回路を備えた指紋センサやタッチセンサなどのセンサ装置などであってもよい。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＡ…表示領域、ＤＩＧ…駆動素子、ＤＩＳ…駆動素子、ＤＳＰ…表示装置、ＤＴＲ…トランジスタ、ＧＬ…走査線、ＧＳＷ…スイッチ素子、ＧＳＷ＿ａ…トランジスタ、ＧＳＷ＿ｂ…トランジスタ、ＮＡ…ノード、ＮＤＡ…非表示領域、ＮＭ…ノード、ＰＤ…トランジスタ対、ＰＸ…画素、ＳＢＣ…駆動回路、ＳＢＧ…配線、ＳＢＳ…配線、ＳＧ…制御信号、ＳＬ…信号線、ＳＳＷ…スイッチ素子、Ｓｂｇ…電圧、Ｓｂｓ…電圧、ＶＥＥ…配線、Ｖａ…電圧、Ｖｅｅ…電圧、Ｖｇｈ…電圧、Ｖｇｌ…電圧、Ｖｇｓ…電圧、Ｖｍ…電圧。

Claims (17)

1. 第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
   前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
   表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
   前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、
   を備え、
   前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、
   前記検査回路の前記複数の第１スイッチ素子のそれぞれは、前記複数の走査線のうち一つの走査線に対して直列に接続された少なくとも２つのトランジスタを有する、電子デバイス。
2. 前記少なくとも２つのトランジスタは、第１トランジスタと、第２トランジスタと、を有し、
   前記第１トランジスタのゲートおよび前記第２トランジスタのゲートは、第１配線と接続され、
   前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの他方に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記複数の走査線のうち第１走査線に接続され、
   前記第２トランジスタのソースまたはドレインの一方は、第２配線に接続され、
   前記第２配線は、前記第１走査線とは異なる第２走査線に接続する第１スイッチ素子の第２トランジスタのソースまたはドレインの一方に接続される、請求項１に記載の電子デバイス。
3. 前記直列に接続された少なくとも２つのトランジスタは、直列に接続された３つ以上のトランジスタを含む、請求項１に記載の電子デバイス。
4. 前記直列に接続された少なくとも２つのトランジスタは、前記第１走査線に接続されたトランジスタと、前記第２配線との間に、２つ以上のトランジスタを含む、請求項２に記載の電子デバイス。
5. 前記非表示領域に配置され、前記複数の信号線に接続された、複数の第２スイッチ素子と、をさらに備える、請求項１から４までのいずれか１項に記載の電子デバイス。
6. 第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
   前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
   表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
   前記表示領域と異なる非表示領域に配置され、前記複数の走査線に接続された、複数の第１スイッチ素子を含む検査回路と、
   を備え、
   前記検査回路の前記複数の第１スイッチは、酸化物半導体層を含む酸化物半導体トランジスタであり、
   前記複数の第１スイッチ素子のそれぞれは、第１トランジスタ及び少なくとも１つのトランジスタ対を有し、
   前記トランジスタ対は、双方向に接続され、ダイオード接続された第２トランジスタ及び第３トランジスタを有する、電子デバイス。
7. 前記第１トランジスタのゲートは、第１配線と接続され、
   前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの一方、並びに第３トランジスタのソースまたはドレインの他方及びゲートに接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記複数の走査線のうち第１走査線に接続され、
   前記第２トランジスタのゲートは、前記第２トランジスタのソースまたはドレインの他方、前記第３トランジスタのソースまたはドレインの一方、並びに、第２配線に接続され、
   前記第２配線は、前記第１走査線とは異なる第２走査線に接続する、第２トランジスタのゲート及びソースまたはドレインの他方、第３トランジスタのソースまたはドレインの一方に接続される、請求項６に記載の電子デバイス。
8. 前記少なくとも１つのトランジスタ対は、直列に接続された２つ以上のトランジスタ対を含む、請求項６に記載の電子デバイス。
9. 前記少なくとも１つのトランジスタ対は、前記第１走査線に接続された第１トランジスタと、前記第２配線との間に、２つ以上のトランジスタ対を含む、請求項７に記載の電子デバイス。
10. 前記非表示領域に配置され、前記複数の信号線に接続された、複数の第２スイッチ素子と、をさらに備える、請求項６から９までのいずれか１項に記載の電子デバイス。
11. 前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタは、それぞれ酸化物半導体層を含む酸化物半導体トランジスタである、請求項６から１０までのいずれか１項に記載の電子デバイス。
12. 前記表示領域および前記非表示領域が設けられた基材と、
    前記基材上に、前記走査線を駆動する駆動素子と、
    をさらに備える、請求項１から１１までのいずれか１項に記載の電子デバイス。
13. 第１方向に沿って延伸し、前記第１方向に交差する第２方向に沿って並んで配置される、複数の走査線と、
    前記第２方向に沿って延伸し、前記第１方向に沿って並んで配置される、複数の信号線と、
    表示領域に配置され、前記複数の走査線および前記複数の信号線の交点に設けられた、複数の画素と、
    前記表示領域と異なる非表示領域に配置され、前記複数の走査線それぞれに接続された、スイッチ素子と、前記スイッチ素子に接続された電圧降下素子と、を含む検査回路と、
    を備え、
    前記スイッチ素子及び前記電圧降下素子は、酸化物半導体層を含む酸化物半導体トランジスタである、表示装置。
14. 前記電圧降下素子は、前記スイッチ素子に直列に接続されたトランジスタを少なくとも１つ含む、請求項１３に記載の表示装置。
15. 前記電圧降下素子は、前記複数の走査線のうち一つの走査線に対して直列に接続された複数のトランジスタを有し、
    前記複数のトランジスタのうち１つは、前記スイッチ素子に直列に接続される、請求項１３に記載の表示装置。
16. 前記電圧降下素子は、前記スイッチ素子に直列に接続されたトランジスタ対を少なくとも１つ含み、
    前記少なくとも１つのトランジスタ対は、双方向に接続され、ダイオード接続された２つのトランジスタを含む、請求項１３に記載の表示装置。
17. 前記電圧降下素子は、直列に接続された複数のトランジスタ対を含み、
    前記複数のトランジスタ対のそれぞれは、双方向に接続され、ダイオード接続された２つのトランジスタを含み、
    前記複数のトランジスタ対のうち１つは、前記スイッチ素子に直列に接続される、請求項１３に記載の表示装置。

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