WO2021234813A1 - 電界効果トランジスタの作製方法 - Google Patents

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弘樹 杉山
拓也 星
佑樹 吉屋
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日本電信電話株式会社
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a method for manufacturing a field effect transistor using a nitride semiconductor.
  • Gallium nitride (GaN) -based materials are promising as high-voltage power devices and high-output high-frequency device materials because they have a large bandgap and high dielectric breakdown electric field strength. Further, GaN has a hexagonal Wurtzite structure as a stable phase, and polarization occurs in the c-axis direction. By utilizing this effect, a high-concentration two-dimensional electron gas can be formed at the AlGaN / GaN interface.
  • High electron mobility transistors (HEMTs) which are field effect transistors using this two-dimensional electron gas, have been actively studied. The HEMT can realize excellent high frequency and high output characteristics, and can be downsized as compared with an amplifier made of Si or GaAs. For these reasons, HEMTs have been widely applied to amplifiers for mobile phone base stations in recent years.
  • the SHF band For a frequency band of less than 30 GHz called the SHF band, it is considered possible to manufacture a practical device having mass productivity by forming a gate by photolithography by device design based on scaling.
  • the EHF band in order to manufacture a transistor that operates in the frequency range above the so-called EHF band, it is necessary to further reduce the scale to a gate length of about 0.1 ⁇ m and a barrier thickness of 10 nm or less, ensuring mass productivity. It is considered that it will be difficult to manufacture a practical device.
  • a HEMT using an N-polar crystal formed with the main surface set to N-polarity (group V-polarity) can be considered.
  • group V-polarity group V-polarity
  • the two-dimensional electrons are generated by the AlGaN back barrier located in the lower layer of the GaN channel. Therefore, by using N-polar crystals, it is possible to design the Al composition and thickness of the AlGaN barrier independently of the gate-channel distance, increasing the degree of freedom in designing the device structure and the short-channel effect. Can be suppressed. Further, by using N-polar crystals, it is possible to form a low resistance ohmic electrode. Utilizing these advantages, a transistor having excellent characteristics as described in Non-Patent Document 1 has been reported.
  • N-polarity crystals take in 10 18 cm- 3 high-concentration oxygen as impurities during epitaxial growth. It is known (see Non-Patent Document 2). Impurity oxygen produces high-concentration n-type carriers and causes deterioration of electron transport characteristics in the channel, such as a decrease in mobility. As described above, in the conventional technique, there is a problem that it is not easy to obtain a field effect transistor having good characteristics by using a nitride semiconductor.
  • the present invention has been made to solve the above problems, and an object thereof is to obtain a field effect transistor having good characteristics by using a nitride semiconductor.
  • the method for manufacturing a field effect transistor according to the present invention includes a first step of forming a separation layer made of graphene on a first substrate made of SiC, and a channel layer made of a nitride semiconductor and a nitride on the separation layer.
  • a separation layer made of graphene is formed on a first substrate made of SiC, and a channel layer and a barrier layer are crystal-grown on the separation layer in the + c-axis direction. Since the second substrate is attached on the laminated structure and then the first substrate is separated by the separation layer, a field effect transistor having good characteristics can be obtained by using a nitride semiconductor.
  • FIG. 1A is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method of manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1C is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1E is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method of manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1F is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1G is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method for manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 1E is a cross-sectional view showing a state of a field effect transistor in an intermediate process for explaining a method of manufacturing a field effect transistor according to the first embodiment of the present invention.
  • FIG. 1F is a
  • FIG. 2B is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method of manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method of manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2D is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2G is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • FIG. 2H is a cross-sectional view showing a state of the field effect transistor in the intermediate process for explaining the method for manufacturing the field effect transistor according to the second embodiment of the present invention.
  • a separation layer 102 made of graphene is formed on a first substrate 101 made of SiC (first step).
  • the first substrate 101 can be made of, for example, 6H-SiC (0001) or 4H-SiC (0001) (References 1 and 2).
  • the separation layer 102 is formed by heat-treating the first substrate 101 to make the main surface of the first substrate 101 graphene.
  • the above-mentioned heat treatment can be carried out at 1800 ° C. under an Ar atmosphere with a pressure of 100 torr (see Reference 1).
  • This heat treatment it is possible to form a graphene layer having a thickness of 1 to 3 atomic layers, and the above thickness can be adjusted by heat treatment conditions such as time and temperature.
  • the graphene separation layer 102 acts as a sacrificial layer used for peeling the first substrate 101, which will be described later.
  • the separation layer 102 is manufactured by appropriately adjusting the thickness to about 1 nm so as not to hinder the peeling of the first substrate 101.
  • graphene can also be produced by attaching a piece of graphite to scotch tape and peeling it off, for example, as described in Reference 3.
  • this technique can only form graphene in a small area, and it is difficult to apply it to the production of mass-produced devices.
  • a channel layer 103 made of a nitride semiconductor and a barrier layer 104 made of a nitride semiconductor are crystal-grown on the separation layer 102 in the + c-axis direction in this order to form a channel layer.
  • a laminated structure in which 103 and the barrier layer 104 are laminated is formed (second step).
  • the layer of each of these nitride semiconductors is formed with the main surface having Ga polarity (Group III polarity). Therefore, unlike the case where the main surface is formed in the state of N polarity (group V polarity), it is possible to suppress the uptake of oxygen of epitaxial growth as an impurity.
  • the channel layer 103 can be made of GaN, for example, and the barrier layer 104 can be made of AlGaN. As described above, a cap layer 105 made of an Al-free nitride semiconductor such as GaN can be formed on the barrier layer 104 made of an Al-containing nitride semiconductor to form a laminated structure.
  • the crystal layer of each of the above-mentioned nitride semiconductors can be formed (epitaxially grown) by using, for example, a molecular beam epitaxy (MBE) method or a metalorganic vapor phase growth (MOVPE) method.
  • MBE molecular beam epitaxy
  • MOVPE metalorganic vapor phase growth
  • the channel layer 103 made of GaN grows to a thickness of about 200 nm, reduces the surface defect density, and secures surface flatness.
  • the barrier layer 104 made of AlGaN may have an Al composition and a thickness set so that a desired electron concentration and mobility can be obtained.
  • the Al composition may be 25% and the thickness may be 20 nm.
  • the cap layer 105 made of GaN is used as a layer to be bonded to the second substrate 106, which will be described later, at the time of substrate transfer.
  • the second substrate 106 is attached onto the laminated structure (cap layer 105) (third step).
  • the cap layer 105 By attaching the cap layer 105 to the second substrate 106 in this way, the cap layer 105, the barrier layer 104, and the channel layer 103 are laminated in this order on the second substrate 106.
  • the material constituting the second substrate 106 is appropriately selected according to the performance required for the transistor and the application.
  • the second substrate 106 can be made of SiC, diamond, copper (Cu), or the like.
  • the bonding between the second substrate 106 and the cap layer 105 can be carried out by a known bonding technique such as a surface activation bonding method as described in Reference 4.
  • the laminated structure (channel layer 103) and the first substrate 101 are separated by the separation layer 102, and the barrier layer 104 and the channel layer 103 are respectively placed on the second substrate 106.
  • the main surface is in a state of being formed with N polarity (fourth step).
  • Graphene constituting the separation layer 102 is a sheet-like substance having several atomic layers formed by two-dimensionally bonding carbon atoms to each other. The layers of this sheet-like atomic layer are bonded by a weak interaction (van der Waals force) and can be easily separated.
  • the first substrate 101 can be easily peeled off from the laminated structure.
  • Such separation of the first substrate 101 using the separation layer 102 does not require processing using high-intensity laser light such as laser lift-off, and is a nitride semiconductor such as the channel layer 103 and the barrier layer 104. It is expected to suppress the damage of the layer.
  • the main surface of the channel layer 103 having N polarity is exposed.
  • FIG. 1D it is conceivable that the main surface of the channel layer 103 remains on the surface of a part of the separation layer 102.
  • the remaining separation layer 102 is removed as shown in FIG. 1E (see Reference 1).
  • the main surface of the channel layer 103 described above is an initial layer in which the channel layer 103 is grown on the separation layer 102, and it is assumed that the crystal quality is low. Therefore, the layer at the initial stage of growth is removed by using, for example, chemical mechanical polishing, reactive ion etching, or thermal decomposition of GaN. This removal thins the channel layer 103. Therefore, the channel layer 103 is formed to have a thickness of at least 100 nm or more at the time of crystal growth, and the etching margin of the above-mentioned early stage growth layer is secured.
  • the channel layer 103, the barrier layer 104, and a part of the cap layer 105 are patterned in the thickness direction to form a mesa and separate the elements.
  • the resist pattern formed by a known lithography technique can be used as a mask, and the above-mentioned patterning can be carried out by a known etching technique, for example, reactive ion etching.
  • the source electrode 107 and the drain electrode 108 are formed on the channel layer 103 having the main surface of N polarity separated from each other (fifth step). Further, the gate electrode 109 is formed on the channel layer 103 having the main surface as N polarity (sixth step).
  • the source electrode 107 and the drain electrode 108 can be ohmic electrodes in which known metals such as Ti / Al / Ni / Au are laminated. Further, in order to reduce the access resistance with the two-dimensional electrons formed in the channel layer 103, for example, the source electrode 107 is placed on the channel layer 103 via a GaN contact layer doped with n-type impurities at a high concentration. , The drain electrode 108 can also be formed (see Non-Patent Document 1). The GaN contact layer can be formed by epitaxially growing on the channel layer 103 by the regrowth method.
  • the gate electrode 109 is formed on the channel layer 103 via, for example, a gate insulating layer 110 made of SiN x or the like described in Reference 5.
  • the gate electrode 109 can be formed by depositing a known gate electrode material such as W / Cr / SiO 2 on the gate insulating layer 110, for example.
  • Known manufacturing methods such as resist coating, photolithography, thin film deposition, and lift-off can be used to form these electrodes.
  • the channel layer 103 and the barrier layer 104 are formed with the main surface having Ga polarity, and then the source electrode is placed on the channel layer 103 having the main surface having N polarity. 107, a drain electrode 108, and a gate electrode 109 are formed.
  • impurity oxygen causes the generation of high-concentration n-type carriers and deteriorates the electron transport characteristics of the channel layer such as a decrease in mobility.
  • the electron transport characteristics are good. Can be expected.
  • a separation layer 102 made of graphene is formed on a first substrate 101 made of SiC (first step). This step is the same as that of the first embodiment described above, and detailed description thereof will be omitted.
  • a buffer layer 121 made of a nitride semiconductor is formed on the separation layer 102, and an etching stop layer 122 made of a nitride semiconductor is formed on the buffer layer 121.
  • the channel layer 103, the barrier layer 104, and the cap layer 105 are formed on the etching stop layer 122 (second step).
  • the buffer layer 121, the etching stop layer 122, the channel layer 103, the barrier layer 104, and the cap layer 105 are crystal-grown in the + c-axis direction in this order, and the channel layer 103 and the barrier layer 104 are laminated.
  • the layer of each of these nitride semiconductors is formed with the main surface having Ga polarity. Therefore, unlike the case where the main surface is formed in the state of N polarity (group V polarity), it is possible to suppress the uptake of oxygen of epitaxial growth as an impurity.
  • the buffer layer 121 can be made of GaN, for example, and the etching stop layer 122 can be made of AlGaN.
  • the buffer layer 121 is grown to a thickness of at least about 200 nm to reduce the surface defect density and ensure surface flatness and crystal quality.
  • the etching stop layer 122 made of AlGaN can have an Al composition of 7% and a thickness of 10 nm, for example.
  • the channel layer 103, the barrier layer 104, and the cap layer 105 are the same as those in the first embodiment described above.
  • the buffer layer 121 is formed to have a thickness of 100 nm or more, the surface defect density is reduced, the surface flatness and the crystal quality are ensured, so that the buffer layer 121 does not contain crystals at the initial stage of epitaxial growth on different materials and is of high quality.
  • Channel layer 103 can be formed.
  • the crystal layer of each of the above-mentioned nitride semiconductors can be formed (epitaxially grown) by using, for example, a molecular beam epitaxy (MBE) method or a metalorganic vapor phase growth (MOVPE) method.
  • MBE molecular beam epitaxy
  • MOVPE metalorganic vapor phase growth
  • the second substrate 106 is attached onto the laminated structure (cap layer 105) (third step).
  • the cap layer 105 By attaching the cap layer 105 to the second substrate 106 in this way, the cap layer 105, the barrier layer 104, and the channel layer 103 are laminated in this order on the second substrate 106.
  • the laminated structure (channel layer 103) and the first substrate 101 are separated by the separation layer 102, and the barrier layer 104 and the channel layer 103 are respectively placed on the second substrate 106.
  • the main surface is in a state of being formed with N polarity (fourth step).
  • the third step and the fourth step are the same as those in the first embodiment described above, and detailed description thereof will be omitted.
  • the main surface of the buffer layer 121 having N polarity is exposed.
  • the main surface of the buffer layer 121 may remain on the surface of a part of the separation layer 102.
  • the remaining separation layer 102 is removed and the buffer layer 121 is exposed as shown in FIG. 2E.
  • the buffer layer 121 is removed by an etching process in which etching is stopped at the etching stop layer 122, and the etching stop layer 122 is exposed as shown in FIG. 2F (7th step).
  • etching the buffer layer 121 for example, thermal decomposition of GaN as in Reference 6 can be used. In this thermal decomposition, etching can be stopped by the etching stop layer 122 made of AlGaN, and the buffer layer 121 can be selectively removed.
  • this thermal decomposition after etching and removing the buffer layer 121, it is possible to obtain a surface of the etching stop layer 122 which is flat at the atomic level.
  • the buffer layer 121 is used to form the high quality channel layer 103 and the barrier layer 104.
  • the etching stop layer 122 is used for removing the buffer layer 121.
  • the final thickness of the channel layer 103 is the thickness when the channel layer 103 is grown, and can be controlled in the growth step.
  • the etching stop layer 122, the channel layer 103, the barrier layer 104, and a part of the cap layer 105 are patterned in the thickness direction to form a mesa and separate the elements. ..
  • the resist pattern formed by a known lithography technique can be used as a mask, and the above-mentioned patterning can be carried out by a known etching technique, for example, reactive ion etching.
  • the source electrode 107 and the drain electrode 108 are formed on the channel layer 103 having the main surface of N polarity separated from each other (fifth step).
  • a source electrode 107 and a drain electrode 108 are formed on the channel layer 103 via a contact layer 123 and a contact layer 124 made of GaN doped with n-type impurities at a high concentration.
  • the contact layer 123 and the contact layer 124 can be formed by epitaxially growing on the channel layer 103 by a regrowth method.
  • the gate electrode 109 is formed on the etching stop layer 122 (channel layer 103) having the main surface as N polarity (sixth step). Similar to the first embodiment, the gate electrode 109 is formed on the etching stop layer 122 via the gate insulating layer 110.
  • the etching stop layer 122 can be used as a barrier layer under the gate electrode 109. Further, if necessary, the gate insulating layer 110 and the gate electrode 109 can be formed after the etching stop layer 122 is removed by another etching technique.
  • the etching stop layer is one layer and the etching step for removing the buffer layer is once, but the number of etching stop layers and etching steps is not limited to this, and may be a plurality of times. can. Further, the Al composition and thickness of the etching stop layer are not limited to the above-mentioned examples, and can be appropriately set.
  • the etching stop layer is composed of AlGaN having an Al composition of 7% and the thickness is 10 nm, but the Al composition and the layer thickness of the etching stop layer are not limited to this value.
  • the Al composition and layer thickness of a known AlGaN barrier layer in a GaN-based HEMT structure as described in Reference 7 can also be used.
  • the Al composition of the etching stop layer can be increased to increase the etching selection ratio as compared with the example of the second embodiment.
  • the etching stop layer can also be composed of AlN.
  • the channel layer 103 and the barrier layer 104 are formed with the main surface having Ga polarity, and then the source electrode 107 is placed on the channel layer 103 having the main surface having N polarity. , The drain electrode 108 and the gate electrode 109 are formed.
  • Impurity oxygen causes the generation of high-concentration n-type carriers and deteriorates the electron transport characteristics of the channel layer such as a decrease in mobility.
  • the electron transport characteristics are good. Can be expected.
  • a separation layer made of graphene is formed on a first substrate made of SiC, and a channel layer and a barrier layer are crystal-grown on the separation layer in the + c-axis direction. Since the second substrate is attached on this laminated structure and then the first substrate is separated by a separation layer, a field effect transistor having good characteristics can be obtained by using a nitride semiconductor.

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Abstract

ＳｉＣからなる第１基板（１０１）の上に、グラフェンからなる分離層（１０２）を形成し、分離層（１０２）の上に、窒化物半導体からなるチャネル層（１０３）および窒化物半導体からなるバリア層（１０４）を、これらの順に＋ｃ軸方向に結晶成長し、キャップ層（１０５）の上に第２基板（１０６）を貼り付け、第１基板（１０１）を分離層（１０２）で分離する。

Description

電界効果トランジスタの作製方法
　本発明は、窒化物半導体を用いた電界効果トランジスタの作製方法に関する。
　窒化ガリウム（ＧａＮ）系材料は、バンドギャップが大きく、高い絶縁破壊電界強度を有することから、高耐圧パワーデバイスや、高出力高周波デバイス材料として有望である。また、ＧａＮは、安定相として六方晶ウルツ鉱構造となり、ｃ軸方向に分極が発生する。この効果を利用することで、高濃度の２次元電子ガスを、ＡｌＧａＮ／ＧａＮ界面に形成することができる。この２次元電子ガス利用した電界効果トランジスタである高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が、盛んに研究されている。ＨＥＭＴは、優れた高周波・高出力特性が実現可能であり、ＳｉやＧａＡｓからなる増幅器と比較して小型化が可能である。これらのことから、ＨＥＭＴは、近年、携帯電話基地局用の増幅器への適用が広がっている。
　今後、携帯電話ネットワークのさらなる高速・低遅延化、用途拡大に向け、より高い周波数帯を用いたネットワークへの移行が進むと考えられる。これに合わせ、ＧａＮ系ＨＥＭＴ動作の高速化が求められる。ＨＥＭＴの高速化のためには、ゲート長、およびゲート電極とチャネル電子との距離（バリア厚さ）を短縮するスケーリングを進めることが有効とされている。
　例えば、ＳＨＦ帯と呼ばれる３０ＧＨｚ未満までの周波数帯に対しては、スケーリングに基づくデバイス設計により、フォトリソグラフィーによるゲート形成による量産性を有する実用デバイスの作製が可能と考えられる。しかし、いわゆるＥＨＦ帯以上の周波数領域で動作するトランジスタの作製には、さらにスケーリングを進めたゲート長が０．１μｍ程度、バリア厚さを１０ｎｍ以下まで薄層化する必要が生じ、量産性を担保した実用デバイスの作製が困難になると考えられる。
　これを解消する技術として、主表面をＮ極性（Ｖ族極性）とした状態で形成したＮ極性結晶を用いたＨＥＭＴが考えられる。Ｎ極性を有するＡｌＧａＮとＧａＮとのヘテロ構造を用いた場合、二次元電子は、ＧａＮチャネルの下層に位置するＡｌＧａＮバックバリアにより生成するものとなる。このため、Ｎ極性結晶を用いることで、ＡｌＧａＮバリアのＡｌ組成や厚さを、ゲート－チャネル間距離とは独立に設計することが可能となり、デバイス構造の設計自由度が増えると共に、短チャネル効果を抑制することができる。さらに、Ｎ極性結晶を用いることで、低抵抗のオーミック電極の形成も可能となる。これらの長所を利用して、非特許文献１に記載のような優れた特性を有するトランジスタが報告されている。
B. Romanczyk et al., "Demonstration of Constant 8 W/mm Power Density at 10, 30, and 94 GHz in State-of-the-Art Millimeter-Wave N-Polar GaN MISHEMTs", IEEE Transactions on Electron Devices, vol. 65, no. 1, pp. 45-50, 2018. N. A. Fichtenbaum et al., "Impurity incorporation in heteroepitaxial N-face and Ga-face GaN films grown by metalorganic chemical vapor deposition", Journal of Crystal Growth, vol. 310, pp. 1124-1131, 2008.
　上述したように、Ｎ極性結晶を用いることで、優れた特性を有するトランジスタが実現できるが、Ｎ極性結晶には、次に示す問題がある。主表面をＧａ極性（ＩＩＩ族極性）とした状態で形成したＧａ極性のＧａＮ結晶と比較して、Ｎ極性結晶は、エピタキシャル成長の際に１０18ｃｍ-3台の高濃度の酸素を不純物として取り込むことが知られている（非特許文献２参照）。不純物酸素は、高濃度のｎ型キャリアを生成させ、移動度の低下など、チャネルにおける電子輸送特性を劣化させる要因となる。このように、従来の技術では、窒化物半導体を用いて、特性の良い電界効果トランジスタを得ることが容易ではないという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いて、特性の良い電界効果トランジスタが得られるようにすることを目的とする。
　本発明に係る電界効果トランジスタの作製方法は、ＳｉＣからなる第１基板の上にグラフェンからなる分離層を形成する第１工程と、分離層の上に、窒化物半導体からなるチャネル層および窒化物半導体からなるバリア層を、これらの順に＋ｃ軸方向に結晶成長して、チャネル層およびバリア層が積層した積層構造を形成する第２工程と、積層構造の上に第２基板を貼り付ける第３工程と、積層構造と第１基板とを分離層で分離し、第２基板の上に、バリア層およびチャネル層が、各々の主表面をＮ極性として形成された状態とする第４工程と、主表面をＮ極性としたチャネル層の上に、互いに離間してソース電極およびドレイン電極を形成する第５工程と、主表面をＮ極性としたチャネル層の上にゲート電極を形成する第６工程とを備える。
　以上説明したように、本発明によれば、ＳｉＣからなる第１基板の上にグラフェンからなる分離層を形成し、分離層の上に、チャネル層およびバリア層を＋ｃ軸方向に結晶成長し、この積層構造の上に第２基板を貼り付け、この後、第１基板を分離層で分離するので、窒化物半導体を用いて、特性の良い電界効果トランジスタが得られる。
図１Ａは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｂは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｃは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｄは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｅは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｆは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｇは、本発明の実施の形態１に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ａは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｂは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｃは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｄは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｅは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｆは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｇは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図２Ｈは、本発明の実施の形態２に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。
　以下、本発明の実施の形態に係る電界効果トランジスタの作製方法について説明する。
［実施の形態１］
　はじめに、本発明の実施の形態に係る電界効果トランジスタの作製方法について、図１Ａ～図１Ｇを参照して説明する。
　まず、図１Ａに示すように、ＳｉＣからなる第１基板１０１の上に、グラフェンからなる分離層１０２を形成する（第１工程）。第１基板１０１は、例えば、６Ｈ－ＳｉＣ（０００１）、または４Ｈ－ＳｉＣ（０００１）から構成することができる（参考文献１，参考文献２）。例えば、第１基板１０１を熱処理して第１基板１０１の主表面をグラフェンとすることで、分離層１０２を形成する。
　上述した熱処理は、圧力１００ｔｏｒｒのＡｒ雰囲気下で、１８００℃で実施することができる（参考文献１参照）。この熱処理によって、厚さ１～３原子層の厚さを有するグラフェン層を形成することが可能であり、時間や温度などの熱処理条件により、上記の厚さを調整することが可能である。グラフェンによる分離層１０２は、後述する第１基板１０１の剥離に用いる犠牲層として作用する。分離層１０２は、第１基板１０１の剥離に支障の無いよう、１ｎｍ前後の厚さに適宜調整して作製する。
　ここで、グラフェンは、例えば参考文献３に記載のように、グラファイトの欠片をスコッチテープに貼り付けて、これを剥がすことによって作製することもできる。しかしながら、この技術では、小面積のグラフェンしか形成できず、量産可能な素子作製への適用は困難である。上述したＳｉＣの加熱によるグラフェンの作製によれば、ウエハサイズの大面積で、グラフェンによる分離層１０２の形成が可能となる。
　次に、図１Ｂに示すように、分離層１０２の上に、窒化物半導体からなるチャネル層１０３および窒化物半導体からなるバリア層１０４を、これらの順に＋ｃ軸方向に結晶成長して、チャネル層１０３およびバリア層１０４が積層した積層構造を形成する（第２工程）。これらの各窒化物半導体の層は、主表面をＧａ極性（ＩＩＩ族極性）とした状態で形成される。このため、主表面をＮ極性（Ｖ族極性）とした状態で形成される場合と異なり、エピタキシャル成長の酸素を不純物として取り込むことが抑制できる。
　チャネル層１０３は、例えば、ＧａＮから構成し、バリア層１０４は、ＡｌＧａＮから構成することができる。このように、Ａｌを含む窒化物半導体からなるバリア層１０４の上には、ＧａＮなどのＡｌを含まない窒化物半導体からなるキャップ層１０５を形成して積層構造とすることができる。
　上述した各窒化物半導体の結晶層は、例えば、分子線エピタキシー（ＭＢＥ）法や、有機金属気相成長（ＭＯＶＰＥ）法を用いて形成（エピタキシャル成長）することができる。例えば、ＧａＮからなるチャネル層１０３は、厚さ２００ｎｍ程度に成長し、表面欠陥密度を低減し、表面平坦性を確保する。ＡｌＧａＮからなるバリア層１０４は、所望の電子濃度、移動度が得られるよう、Ａｌ組成、および厚さを設定すればよく、例えば、Ａｌ組成２５％、厚さ２０ｎｍとすることができる。ＧａＮからなるキャップ層１０５は、基板転写の際に、後述する第２基板１０６に接合する層として使用する。
　次に、図１Ｃに示すように、積層構造（キャップ層１０５）の上に第２基板１０６を貼り付ける（第３工程）。このように第２基板１０６にキャップ層１０５を貼り付けることで、第２基板１０６の上に、キャップ層１０５，バリア層１０４、チャネル層１０３が、これらの順に積層されたものとなる。
　第２基板１０６を構成する材料は、トランジスタに求める性能、用途に応じて適宜選択する。例えば、良好な放熱性を確保するために、ＳｉＣやダイヤモンド、あるいは銅（Ｃｕ）などから第２基板１０６を構成することができる。第２基板１０６にキャップ層１０５を貼り合わせるためには、キャップ層１０５の貼り合わせ面には、平均表面粗さＲａが０．５ｎｍ程度の平坦性を確保する必要がある。このため、化学機械研磨（ＣＭＰ）法などを用いて、貼り合わせの前に平坦化を行う場合がある。この平坦化のための削りしろを確保しておく必要があり、キャップ層１０５は、少なくとも１００ｎｍ以上の厚さがあることが望ましい。また、第２基板１０６とキャップ層１０５との貼り合わせは、例えば参考文献４に記載のような、表面活性化接合法などの、公知の貼り合わせ技術により実施することができる。
　次に、図１Ｄに示すように、積層構造（チャネル層１０３）と第１基板１０１とを分離層１０２で分離し、第２基板１０６の上に、バリア層１０４およびチャネル層１０３が、各々の主表面をＮ極性として形成された状態とする（第４工程）。分離層１０２を構成しているグラフェンは、炭素原子が互いに二次元的に結合して構成された数原子層のシート状の物質である。このシート状の原子層の層間は、弱い相互作用（ファンデルワールス力：van der Waals force）で結合しており、容易に分離可能となっている。このため、例えば第１基板１０１の裏面に接着テープを貼り付け、この接着テープを第２基板１０６の側から離間させることで、積層構造から第１基板１０１を容易に引き剥がすことができる。このような、分離層１０２を用いた第１基板１０１の分離によれば、レーザーリフトオフのような大強度のレーザー光を用いる加工が不要であり、チャネル層１０３やバリア層１０４などの窒化物半導体の層の損傷を抑制することが期待される。
　このようにして第１基板１０１を分離すると、Ｎ極性となっているチャネル層１０３の主表面が露出する。なお、この分離において、図１Ｄに示すように、一部の分離層１０２が、チャネル層１０３の主表面が表面に残留する場合が考えられる。一部の分離層１０２が残留する場合、例えば、反応性イオンエッチングを利用することによって、図１Ｅに示すように、残留する分離層１０２を除去する（参考文献１参照）。
　上述したチャネル層１０３の主表面は、分離層１０２の上にチャネル層１０３を成長した初期の層であり、結晶品質が低いことが想定される。このため、成長初期の層を、例えば化学機械研磨法や、反応性イオンエッチング、もしくはＧａＮの熱分解を利用して除去する。この除去により、チャネル層１０３は薄くなる。このため、チャネル層１０３は、結晶成長時に、厚さを少なくとも１００ｎｍ以上に形成し、上述した成長初期の層のエッチングの削りしろを確保しておく。
　次に、図１Ｆに示すように、チャネル層１０３、バリア層１０４、および厚さ方向に一部のキャップ層１０５をパターニングすることで、メサを形成して素子間分離を行う。例えば、公知のリソグラフィー技術により形成したレジストパターンをマスクとし、公知のエッチング技術、例えば、反応性イオンエッチングにより、上述したパターニングを実施することができる。
　次に、図１Ｇに示すように、主表面をＮ極性としたチャネル層１０３の上に、互いに離間してソース電極１０７およびドレイン電極１０８を形成する（第５工程）。また、主表面をＮ極性としたチャネル層１０３の上にゲート電極１０９を形成する（第６工程）。
　ソース電極１０７、ドレイン電極１０８は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕのような公知の金属を積層したオーミック電極とすることができる。また、チャネル層１０３内に形成される２次元電子とのアクセス抵抗を低減するため、例えば、チャネル層１０３の上に、高濃度にｎ型不純物をドープしたＧａＮコンタクト層を介して、ソース電極１０７、ドレイン電極１０８を形成することもできる（非特許文献１参照）。ＧａＮコンタクト層は、チャネル層１０３の上に、再成長法によりエピタキシャル成長することで形成できる。
　ゲート電極１０９は、チャネル層１０３の上に、例えば参考文献５に記載のＳｉＮxなどによるゲート絶縁層１１０を介して形成する。ゲート電極１０９は、例えば、ゲート絶縁層１１０の上に、Ｗ／Ｃｒ／ＳｉＯ2のような公知のゲート電極材料を堆積して形成することができる。これらの電極の形成には、レジスト塗布、フォトリソグラフィー、蒸着、リフトオフといった公知の製造方法を用いることができる。
　上述した実施の形態１によれば、チャネル層１０３およびバリア層１０４を、主表面をＧａ極性とした状態で形成し、この後、主表面をＮ極性としたチャネル層１０３の上に、ソース電極１０７、ドレイン電極１０８、ゲート電極１０９が形成される。この結果、実施の形態１によれば、Ｎ極性結晶を用いた電界効果トランジスタにおいて、Ｎ極性成長において問題となる不純物酸素の取り込みを抑制することが可能となる。不純物酸素は、高濃度のｎ型キャリアを生成させ、移動度の低下など、チャネル層の電子輸送特性を劣化させる要因となるが、実施の形態１における作製方法によれば、良好な電子輸送特性が期待できる。
［実施の形態２］
　次に、本発明の実施の形態２に係る電界効果トランジスタの作製方法について、図２Ａ～Ｈを参照して説明する。
　まず、図２Ａに示すように、ＳｉＣからなる第１基板１０１の上に、グラフェンからなる分離層１０２を形成する（第１工程）。この工程は、前述した実施の形態１と同様であり、詳細な説明は省略する。
　次に、図２Ｂに示すように、分離層１０２の上に、窒化物半導体からなるバッファ層１２１を形成し、バッファ層１２１の上に、窒化物半導体からなるエッチング停止層１２２を形成する。この後、エッチング停止層１２２の上に、チャネル層１０３、バリア層１０４、キャップ層１０５を形成する（第２工程）。
　実施の形態２では、バッファ層１２１、エッチング停止層１２２、チャネル層１０３、バリア層１０４、キャップ層１０５を、これらの順に＋ｃ軸方向に結晶成長して、チャネル層１０３およびバリア層１０４が積層した積層構造を形成する。これらの各窒化物半導体の層は、主表面をＧａ極性とした状態で形成される。このため、主表面をＮ極性（Ｖ族極性）とした状態で形成される場合と異なり、エピタキシャル成長の酸素を不純物として取り込むことが抑制できる。
　バッファ層１２１は、例えば、ＧａＮから構成し、エッチング停止層１２２は、ＡｌＧａＮから構成することができる。バッファ層１２１は、少なくとも２００ｎｍ程度の厚さまで成長させ、表面欠陥密度を低減し、表面平坦性と結晶品質を確保する。ＡｌＧａＮからなるエッチング停止層１２２は、例えばＡｌ組成７％、厚さ１０ｎｍなどすることができる。チャネル層１０３、バリア層１０４、キャップ層１０５は、前述した実施の形態１と同様である。上述したように、バッファ層１２１を厚さ１００ｎｍ以上として形成し、表面欠陥密度を低減し、表面平坦性と結晶品質を確保することで、異種材料上のエピタキシャル成長初期の結晶を含まない、高品質なチャネル層１０３が形成できる。
　上述した各窒化物半導体の結晶層は、例えば、分子線エピタキシー（ＭＢＥ）法や、有機金属気相成長（ＭＯＶＰＥ）法を用いて形成（エピタキシャル成長）することができる。
　次に、図２Ｃに示すように、積層構造（キャップ層１０５）の上に第２基板１０６を貼り付ける（第３工程）。このように第２基板１０６にキャップ層１０５を貼り付けることで、第２基板１０６の上に、キャップ層１０５，バリア層１０４、チャネル層１０３が、これらの順に積層されたものとなる。次に、図２Ｄに示すように、積層構造（チャネル層１０３）と第１基板１０１とを分離層１０２で分離し、第２基板１０６の上に、バリア層１０４およびチャネル層１０３が、各々の主表面をＮ極性として形成された状態とする（第４工程）。第３工程、第４工程は、前述した実施の形態１と同様であり、詳細な説明は省略する。
　このようにして第１基板１０１を分離すると、Ｎ極性となっているバッファ層１２１の主表面が露出する。なお、この分離において、図２Ｄに示すように、一部の分離層１０２が、バッファ層１２１の主表面が表面に残留する場合が考えられる。一部の分離層１０２が残留する場合、例えば、反応性イオンエッチングを利用することによって、残留する分離層１０２を除去し、図２Ｅに示すように、バッファ層１２１を露出させる。
　次に、エッチング停止層１２２でエッチングが停止するエッチング処理により、バッファ層１２１を除去して、図２Ｆに示すように、エッチング停止層１２２を露出させる（第７工程）。バッファ層１２１のエッチングには、例えば参考文献６のようなＧａＮの熱分解を利用することが可能である。この熱分解では、ＡｌＧａＮからなるエッチング停止層１２２でエッチングを停止して、選択的にバッファ層１２１が除去できる。これに加え、この熱分解によれば、バッファ層１２１をエッチング除去した後に、原子レベルで平坦なエッチング停止層１２２の表面を得ることができる。
　また、実施の形態２によれば、バッファ層１２１用いて高品質のチャネル層１０３、バリア層１０４を形成している。また、これに加え、バッファ層１２１の除去において、エッチング停止層１２２を用いている。結果として、バッファ層１２１を除去した後においても、高品質のチャネル層１０３を得ることが可能となる。また、エッチング停止層１２２を用いているため、チャネル層１０３の最終的な厚さは、チャネル層１０３を成長した時の厚さであり、成長工程において制御することができる。
　次に、図２Ｇに示すように、エッチング停止層１２２、チャネル層１０３、バリア層１０４、および厚さ方向に一部のキャップ層１０５をパターニングすることで、メサを形成して素子間分離を行う。例えば、公知のリソグラフィー技術により形成したレジストパターンをマスクとし、公知のエッチング技術、例えば、反応性イオンエッチングにより、上述したパターニングを実施することができる。
　次に、図２Ｈに示すように、主表面をＮ極性としたチャネル層１０３の上に、互いに離間してソース電極１０７およびドレイン電極１０８を形成する（第５工程）。チャネル層１０３の上に、高濃度にｎ型不純物をドープしたＧａＮからなるコンタクト層１２３、コンタクト層１２４を介して、ソース電極１０７、ドレイン電極１０８を形成する。コンタクト層１２３、コンタクト層１２４を用いることで、チャネル層１０３内に形成される２次元電子とのアクセス抵抗を低減することができる。コンタクト層１２３、コンタクト層１２４は、チャネル層１０３の上に、再成長法によりエピタキシャル成長することで形成できる。
　また、主表面をＮ極性としたエッチング停止層１２２（チャネル層１０３）の上にゲート電極１０９を形成する（第６工程）。実施の形態１と同様に、ゲート電極１０９は、エッチング停止層１２２の上に、ゲート絶縁層１１０を介して形成する。
　エッチング停止層１２２は、ゲート電極１０９の下のバリア層として利用することができる。また、必要に応じて、エッチング停止層１２２を他のエッチング技術によって除去した後、ゲート絶縁層１１０およびゲート電極１０９を形成することもできる。
　なお、実施の形態２では、エッチング停止層は１層とし、バッファ層を除去するエッチング工程は１回としたが、エッチング停止層、エッチング工程の数はこの限りではなく、複数回とすることもできる。また、エッチング停止層のＡｌ組成や厚さは、上述した例に限らず、適宜設定することができる。
　また、実施の形態２では、エッチング停止層を、Ａｌ組成７％のＡｌＧａＮから構成し、厚さを１０ｎｍとしたが、エッチング停止層のＡｌ組成および層厚はこの値に限定しない。例えば、参考文献７に記載のようなＧａＮ系ＨＥＭＴ構造における公知のＡｌＧａＮバリア層のＡｌ組成および層厚を用いることもできる。また、例えば、実施の形態２の例よりも、エッチング停止層のＡｌ組成を高くしてエッチング選択比を高くとることもできる。この場合、エッチング停止層は、ＡｌＮから構成することもできる。
　上述した実施の形態２においても、チャネル層１０３およびバリア層１０４を、主表面をＧａ極性とした状態で形成し、この後、主表面をＮ極性としたチャネル層１０３の上に、ソース電極１０７、ドレイン電極１０８、ゲート電極１０９が形成される。この結果、実施の形態２おいても、Ｎ極性結晶を用いた電界効果トランジスタにおいて、Ｎ極性成長において問題となる不純物酸素の取り込みを抑制することが可能となる。不純物酸素は、高濃度のｎ型キャリアを生成させ、移動度の低下など、チャネル層の電子輸送特性を劣化させる要因となるが、実施の形態２における作製方法によれば、良好な電子輸送特性が期待できる。
　以上に説明したように、本発明によれば、ＳｉＣからなる第１基板の上にグラフェンからなる分離層を形成し、分離層の上に、チャネル層およびバリア層を＋ｃ軸方向に結晶成長し、この積層構造の上に第２基板を貼り付け、この後、第１基板を分離層で分離するので、窒化物半導体を用いて、特性の良い電界効果トランジスタが得られるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
［参考文献１］S. Tanabe et al., "Carrier transport mechanism in graphene on SiC(0001)", Physical Review B, vol. 84, no. 11, 115458, 2011.
［参考文献２］K. V. Emtsev et al., "Towards wafer-size graphene layers by atmospheric pressure graphitization of silicon carbide", Nature Materials, vol. 8, pp. 203-207, 2009.
［参考文献３］A. K. GEIM and K. S. NOVOSELOV, "The rise of graphene", Nature Materials, vol. 6, pp. 183-191, 2007.
［参考文献４］H. Takagi et al., "Surface activated bonding of silicon wafers at room temperature", Applied Physics Letters, vol. 68, no. 16, pp. 2222-224, 1996.
［参考文献５］Nidhi et al., "Self-Aligned Technology for N-Polar GaN/Al(Ga)N MIS-HEMTs", IEEE Electron Device Letters, vol. 32, no. 1, pp. 33-35, 2011.
［参考文献６］Y. Yoshiya et al., "Impact of selective thermal etching in NH3 /H2 mixed atmosphere on crystal quality of AlGaN/GaN heterostructures", Proceedings of the 9th Asia-Pacific Workshop on Widegap Semiconductors, ED-2-4, 2019.
［参考文献７］U. K. Mishra et al., "GaN Microwave Electronics", IEEE Transactions on Microwave Theory and Techniques, vol. 46, no. 6, pp. 756-761, 1998.
　１０１…第１基板、１０２…分離層、１０３…チャネル層、１０４…バリア層、１０５…キャップ層、１０６…第２基板、１０７…ソース電極、１０８…ドレイン電極、１０９…ゲート電極、１１０…ゲート絶縁層、１２１…バッファ層、１２２…エッチング停止層、１２３…コンタクト層、１２４…コンタクト層。

Claims (4)

  1. 　ＳｉＣからなる第１基板の上にグラフェンからなる分離層を形成する第１工程と、
    　前記分離層の上に、窒化物半導体からなるチャネル層および窒化物半導体からなるバリア層を、これらの順に＋ｃ軸方向に結晶成長して、前記チャネル層および前記バリア層が積層した積層構造を形成する第２工程と、
    　前記積層構造の上に第２基板を貼り付ける第３工程と、
    　前記積層構造と前記第１基板とを前記分離層で分離し、前記第２基板の上に、前記バリア層および前記チャネル層が、各々の主表面をＮ極性として形成された状態とする第４工程と、
    　主表面をＮ極性とした前記チャネル層の上に、互いに離間してソース電極およびドレイン電極を形成する第５工程と、
    　主表面をＮ極性とした前記チャネル層の上にゲート電極を形成する第６工程と
    　を備える電界効果トランジスタの作製方法。
  2. 　請求項１記載の電界効果トランジスタの作製方法において、
    　前記第２工程は、Ａｌを含む窒化物半導体からなる前記バリア層の上に、Ａｌを含まない窒化物半導体からなるキャップ層を形成して前記積層構造とし、
    　前記第３工程は、前記キャップ層の上に前記第２基板を貼り付ける
    　ことを特徴とする電界効果トランジスタの作製方法。
  3. 　請求項１または２記載の電界効果トランジスタの作製方法において、
    　前記第２工程は、前記分離層の上に、窒化物半導体からなるバッファ層を形成し、前記バッファ層の上に、窒化物半導体からなるエッチング停止層を形成してから前記チャネル層を形成して前記積層構造とし、
    　前記第４工程の後の前記第５工程の前に、前記エッチング停止層でエッチングが停止するエッチング処理により、前記バッファ層を除去して前記エッチング停止層を露出させる第７工程をさらに備え、
    　前記第６工程は、前記エッチング停止層の上に前記ゲート電極を形成する
    　ことを特徴とする電界効果トランジスタの作製方法。
  4. 　請求項１～３のいずれか１項に記載の電界効果トランジスタの作製方法において、
    　前記第１工程は、前記第１基板を熱処理して前記第１基板の主表面をグラフェンとすることで、前記分離層を形成する
    　ことを特徴とする電界効果トランジスタの作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117012809A (zh) * 2023-09-27 2023-11-07 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269534A (ja) * 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP2011009268A (ja) * 2009-06-23 2011-01-13 Oki Data Corp 窒化物半導体層の剥離方法、半導体装置の製造方法、及び半導体装置
JP2011009521A (ja) * 2009-06-26 2011-01-13 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269534A (ja) * 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP2011009268A (ja) * 2009-06-23 2011-01-13 Oki Data Corp 窒化物半導体層の剥離方法、半導体装置の製造方法、及び半導体装置
JP2011009521A (ja) * 2009-06-26 2011-01-13 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117012809A (zh) * 2023-09-27 2023-11-07 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt
CN117012809B (zh) * 2023-09-27 2023-12-22 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt

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