WO2021090477A1 - 半導体制御装置及び電力変換装置 - Google Patents

半導体制御装置及び電力変換装置 Download PDF

Info

Publication number
WO2021090477A1
WO2021090477A1 PCT/JP2019/043893 JP2019043893W WO2021090477A1 WO 2021090477 A1 WO2021090477 A1 WO 2021090477A1 JP 2019043893 W JP2019043893 W JP 2019043893W WO 2021090477 A1 WO2021090477 A1 WO 2021090477A1
Authority
WO
WIPO (PCT)
Prior art keywords
command signal
signal
current
gate
semiconductor switching
Prior art date
Application number
PCT/JP2019/043893
Other languages
English (en)
French (fr)
Inventor
航平 恩田
隆義 三木
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2021554535A priority Critical patent/JP7203243B2/ja
Priority to PCT/JP2019/043893 priority patent/WO2021090477A1/ja
Publication of WO2021090477A1 publication Critical patent/WO2021090477A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00Details of apparatus for conversion
    • H02M1/08Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02BCLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present application relates to a semiconductor control device for driving a plurality of semiconductor switching elements constituting the upper and lower arms and a power conversion device including the semiconductor control device.
  • a power conversion device equipped with a power conversion unit such as an inverter device and a control unit that controls the power conversion unit realizes power conversion by on / off operation of a semiconductor switching element.
  • semiconductor switching elements include voltage-driven switching elements such as MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors).
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • an arm short circuit occurs when a plurality of switching elements connected in series are turned on at the same time.
  • a dead time is provided, which is a period during which a plurality of switching elements are turned off at the same time. Normally, the dead time is set to a fixed time. Therefore, as the switching frequency at which the switching element is turned on and off becomes higher, the time ratio of the dead time in the carrier cycle becomes relatively large.
  • Patent Document 1 discloses a method for shortening the dead time at the start of synchronous rectification and at the end of synchronous rectification.
  • the semiconductor control circuit holds the gate voltage of the driven MOSFET during the dead time period at a predetermined value (limit voltage) larger than the threshold voltage and smaller than the gate power supply voltage, and changes in the current flowing through the parasitic diode.
  • a predetermined value limit voltage
  • the method of Patent Document 1 is a method of minimizing the dead time by positively short-circuiting the upper and lower arms, and by limiting the gate voltage during the dead time period, the short-circuit current is suppressed and the current is applied to the MOSFET.
  • the energizing current of the parasitic diode can be reduced by energizing a part of.
  • the ratio of the generated short-circuit current to the small load current is relatively large, there is a problem that the power conversion efficiency of the power conversion device in a light load through which the small load current flows is lowered.
  • the technique disclosed in the present specification has been made to solve the above-mentioned problems, and it is possible to reduce the dead time when the load is not light load while suppressing the deterioration of the power conversion efficiency under light load. It is an object of the present invention to obtain a possible semiconductor control device and power conversion device.
  • An example semiconductor control device disclosed in the present specification includes a plurality of semiconductor switching elements constituting an upper and lower arm composed of an upper arm and a lower arm connected in series between a positive power supply line and a negative power supply line. It is a semiconductor control device that drives.
  • the semiconductor control device includes a control unit that generates a first command signal and a second command signal that command the on / off of the semiconductor switching element of the upper arm and the semiconductor switching element of the lower arm, respectively, and the upper arm based on the first command signal. It flows to the intermediate terminal connected to the first gate drive unit that drives the semiconductor switching element, the second gate drive unit that drives the semiconductor switching element of the lower arm based on the second command signal, and the upper arm and the lower arm.
  • the first gate drive unit and the second gate drive unit determine the commutation operation of the semiconductor switching element based on the current-voltage converter that outputs the detection voltage based on the rate of change of the main current of the semiconductor switching element and the detection voltage.
  • the commutation judgment circuit that outputs the judgment signal, and the corresponding first command signal or second command signal in the first command signal and the second command signal whose output waveform is changed based on the current detection signal are based on the judgment signal.
  • the gate signal generation circuit that generates the corrected first signal or the corresponding first command signal or the second command signal corrected based on the determination signal and the current detection signal as a gate signal, and the gate signal. It is provided with a buffer circuit that applies a voltage to the gate of the semiconductor switching element based on the above.
  • the gate signal generation circuit corrects the first command signal and the second command signal whose output waveforms are changed based on the current detection signal detected by the current detector. Since the first signal or the second signal obtained by correcting the first command signal and the second command signal based on the current detection signal is generated as a gate signal, when the load is not light while suppressing the deterioration of the power conversion efficiency under a light load Dead time can be shortened.
  • FIG. It is a figure which shows the structure of the semiconductor control apparatus which concerns on Embodiment 1.
  • FIG. It is a figure which shows the structure of the gate drive part which drives the lower arm of FIG. It is a figure which shows the structure of the upper arm and the lower arm of FIG. It is a figure which shows the structure of the gate resistance circuit and the gate protection circuit of FIG. It is a figure which shows the structure of the gate resistance circuit and the gate protection circuit of FIG. It is a timing chart explaining the operation of the semiconductor control device which concerns on Embodiment 1.
  • FIG. It is a figure which shows the 1st set of command signals output by the control part of FIG. It is a figure which shows the 2nd set of command signals output by the control part of FIG.
  • FIG. 1 is a diagram showing a configuration of a semiconductor control device according to a first embodiment
  • FIG. 2 is a diagram showing a configuration of a gate drive unit that drives the lower arm of FIG.
  • FIG. 3 is a diagram showing the configurations of the upper arm and the lower arm of FIG. 1
  • FIGS. 4 and 5 are diagrams showing the configurations of the gate resistance circuit and the gate protection circuit of FIGS. 1 and 2, respectively.
  • FIG. 1 is a diagram showing a configuration of a semiconductor control device according to a first embodiment
  • FIG. 2 is a diagram showing a configuration of a gate drive unit that drives the lower arm of FIG.
  • FIG. 3 is a diagram showing the configurations of the upper arm and the lower arm of FIG. 1
  • FIGS. 4 and 5 are diagrams showing the configurations of the gate resistance circuit and the gate protection circuit of FIGS. 1 and 2, respectively.
  • FIG. 1 is a diagram showing a configuration of a semiconductor control device according to a first embodiment
  • FIG. 2 is a diagram
  • FIG. 6 is a timing chart illustrating the operation of the semiconductor control device according to the first embodiment.
  • FIG. 7 is a diagram showing a first set of command signals output by the control unit of FIG. 1
  • FIG. 8 is a diagram showing a second set of command signals output by the control unit of FIG. 9 is a diagram showing the configuration of the other current-voltage converter of FIG. 1
  • FIG. 10 is a diagram showing the configuration of the other current-voltage converter of FIG.
  • FIG. 11 is a diagram showing a configuration of a first current estimator that estimates the current flowing through the power supply line of FIG.
  • FIG. 12 is a configuration of a second current estimator that estimates the current flowing through the power supply line of FIG. It is a figure which shows.
  • the semiconductor control device 1 drives an upper and lower arm configured by connecting a semiconductor switching element QH and a semiconductor switching element QL in series, and the semiconductor switching elements QH and QL are an upper arm and a lower arm, respectively.
  • FIG. 3 an example in which a SiC (Silico Carbide) -MOSFET equipped with a parasitic diode is applied as the semiconductor switching elements QH and QL is shown.
  • the semiconductor switching elements QH and QL each include a MOSFET, that is, a MOS transistor M1 and a parasitic diode D1. Note that FIG.
  • FIG. 6 shows a case where the semiconductor switching element QH is in a synchronous rectification operation (reverse conduction operation) and the semiconductor switching element QL is in a MOS operation (forward conduction operation).
  • the drain current flows in the reverse direction from the negative power supply line 52 to the positive power supply line 51
  • the MOS operation forward conduction operation
  • the drain current is the positive power supply.
  • a current flows in the opposite direction from the wire 51 to the negative power supply line 52.
  • the semiconductor switching element QH of the synchronous rectification operation can be said to be a reverse conduction operation element
  • the semiconductor switching element QL of the MOS operation forward conduction operation
  • the semiconductor control device 1 detects an output current Imu at a drive control unit 30 that drives the semiconductor switching elements QH and QL, and an inter-element terminal Tb that is an output terminal of the upper and lower arms and is a connection end of the semiconductor switching elements QH and QL.
  • the current detector 20 is provided.
  • the inter-element terminal Tb is an intermediate terminal to which the upper arm and the lower arm are connected, and the output current Imu is an intermediate terminal current.
  • the drive control unit 30 is a gate drive unit that drives a control unit 4 that generates command signals sigH and sigL that command on / off of semiconductor switching elements QH and QL, and semiconductor switching elements QH and QL based on the command signals sigH and sigL, respectively. It has a few. FIG.
  • the semiconductor control device 1 drives one phase of a two-level upper and lower arm.
  • the output current Imu flows through a power source, a motor that is a load, and the like (see FIGS. 22 and 24).
  • the drain of the semiconductor switching element QH is connected to the positive side connection terminal Tp of the positive power supply line 51, and the source of the semiconductor switching element QL is connected to the negative side connection terminal Tm of the negative power supply line 52.
  • the source of the semiconductor switching element QH and the drain of the semiconductor switching element QL are connected to the inter-element terminal Tb of the intermediate wiring 53.
  • the voltage between the source and the gate of the semiconductor switching element QH is the gate-source voltage VgsH
  • the voltage between the source and the drain of the semiconductor switching element QH is the drain-source voltage VdsH
  • the voltage between the source and the gate of the semiconductor switching element QL is the gate-source voltage VgsL
  • the voltage between the source and the drain of the semiconductor switching element QL is the drain-source voltage VdsL.
  • the gate drive units 2 and 3 of the semiconductor control device 1 are provided with control power supplies 8a and 8b having different power supplies, respectively.
  • the gate drive unit 2 includes a control power supply 8a, a gate signal generation circuit 5a, a commutation determination circuit 6a, a feedback stop circuit 7a, a current-voltage converter 9a, a signal extension circuit 10a, a buffer circuit 11a, a gate resistance circuit 12a, and a gate protection circuit. It is equipped with 13a.
  • the gate drive unit 3 includes a control power supply 8b, a gate signal generation circuit 5b, a commutation determination circuit 6b, a feedback stop circuit 7b, a current-voltage converter 9b, a signal extension circuit 10b, a buffer circuit 11b, a gate resistance circuit 12b, and a gate protection circuit. It is equipped with 13b.
  • the gate drive units 2 and 3 have basically the same configuration, and the control power supplies 8a and 8b used, and the determination reference potentials Vr1, Vr2, Vr3, Vr4, command signals sigH, and sigL of the commutation determination circuits 6a and 6b, respectively. It operates at the timing according to.
  • the common parts of the gate drive units 2 and 3 will be described by taking the gate drive unit 2 as an example.
  • the positive power supply VpH and the negative power supply VmH of the control power supply 8a have a reference potential FGH as a reference potential, and this reference potential FGH is a reference potential of the MOS transistor M1 in the semiconductor switching element QH.
  • the semiconductor control device 1 of the first embodiment has a configuration in which the reference potential FGH is applied to the source of the semiconductor switching element QH by changing the connection of the feedback stop circuit 7a described later.
  • the positive power supply VpL and the negative power supply VmL of the control power supply 8b have a reference potential FGL as a reference potential, and this reference potential FGL is the reference potential of the MOS transistor M1 in the semiconductor switching element QL.
  • the semiconductor control device 1 of the first embodiment has a configuration in which the reference potential FGL is applied to the source of the semiconductor switching element QL by changing the connection of the feedback stop circuit 7b described later. Negative power supplies VmH and VmL can be reduced as needed.
  • the control unit 4 generates command signals sigH and sigL of a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig1 detected by the current detector 20.
  • the control unit 4 includes a command generation circuit 26.
  • the command generation circuit 26 generates a set of command signals sigH and sigL having different output waveforms based on the current detection signal sig1. 7 and 8 show the first set of command signals sigH and sigL, which will be described later, and the second set of command signals sigH and sigL, respectively.
  • the gate drive unit 2 amplifies the gate signal smdH corrected by the gate signal generation circuit 5a by the buffer circuit 11a based on the command signal sigH, and a voltage (between the gate sources of the semiconductor switching element QH) via the gate resistance circuit 12a. Gate-source voltage VgsH) is applied.
  • the gate drive unit 3 amplifies the gate signal smdL corrected by the gate signal generation circuit 5b by the buffer circuit 11b based on the command signal sigL, and a voltage (between the gate sources of the semiconductor switching element QL) via the gate resistance circuit 12b. Gate-source voltage VgsL) is applied.
  • the gate resistance circuit 12a of the gate drive unit 2 has both a resistor Rgp that relaxes the rate of voltage rise when the semiconductor switching element QH is turned on and a resistor Rgp when the semiconductor switching element QH is turned off.
  • a resistor Rgn that relaxes the rate of voltage drop and a diode Dg that regulates the current flow of the resistor Rgn are provided.
  • the gate resistance circuit 12b of the gate drive unit 3 has both a resistor Rgp that relaxes the rate of voltage rise when the semiconductor switching element QL is turned on and a resistor Rgp when the semiconductor switching element QL is turned off.
  • a resistor Rgn that relaxes the rate of voltage drop and a diode Dg that regulates the current flow of the resistor Rgn are provided.
  • the current-voltage converter 9a of the gate drive unit 2 generates the detection voltage VexH based on the drain current IdH of the semiconductor switching element QH to be driven.
  • the current-voltage converter 9a is a coil 21a that converts magnetism due to the drain current IdH of the semiconductor switching element QH into a voltage.
  • the current-voltage converter 9b of the gate drive unit 3 generates a detection voltage VexL based on the drain current IdL of the semiconductor switching element QL to be driven.
  • the current-voltage converter 9b is a coil 21b that converts magnetism due to the drain current IdL of the semiconductor switching element QL into a voltage.
  • the coils 21a and 21b are magnetically coupled to the source side of the semiconductor switching elements QH and QL.
  • the coils 21a and 21b can be realized, for example, by inserting the source current path of the MOS transistor M1 of the semiconductor switching elements QH and QL into the Rogowski coil configured on the control substrate constituting the semiconductor control device 1.
  • the coils 21a and 21b may be replaced with a current sensor 29 such as a Rogoski type or a Hall element type having a configuration different from that of the control board.
  • the current sensor 29, which is a current-voltage converter 9a outputs a detection voltage VexH between the output terminal 56 and the output terminal 57 based on the drain current IdH of the semiconductor switching element QH.
  • the current sensor 29 which is a current-voltage converter 9b, outputs a detection voltage VexL between the output terminal 56 and the output terminal 57 based on the drain current IdL of the semiconductor switching element QL.
  • the drain current IdH is the main current of the upper arm
  • the drain current IdL is the main current of the lower arm.
  • the feedback stop circuit 7a connects the reference potential FGH to one of the terminal 22 and the terminal 23 based on the feedback stop signal sswH output by the signal extension circuit 10a.
  • the feedback stop circuit 7a feeds back the change in the drain current IdH of the semiconductor switching element QH to the gate-source voltage VgsH of the semiconductor switching element QH by connecting the other end of the coil 21a to the reference potential FGH via the terminal 23. Enable the function (voltage feedback function).
  • the feedback stop circuit 7a by connecting the terminal 22 connected to the source of the semiconductor switching element QH to the reference potential FGH, the change in the drain current IdH of the semiconductor switching element QH can be changed to the gate-source voltage of the semiconductor switching element QH.
  • the function of feeding back to VgsH that is, the voltage feedback function for the semiconductor switching element QH is invalidated.
  • the feedback stop circuit 7b connects the reference potential FGL to one of the terminal 22 and the terminal 23 based on the feedback stop signal sswL output by the signal extension circuit 10b.
  • the feedback stop circuit 7b feeds back the change in the drain current IdL of the semiconductor switching element QL to the gate-source voltage VgsL of the semiconductor switching element QL by connecting the other end of the coil 21b to the reference potential FGL via the terminal 23. Enable the function (voltage feedback function).
  • the feedback stop circuit 7b by connecting the terminal 22 connected to the source of the semiconductor switching element QL to the reference potential FGL, the change in the drain current IdL of the semiconductor switching element QL can be changed to the gate-source voltage of the semiconductor switching element QL.
  • the function of feeding back to VgsL that is, the voltage feedback function for the semiconductor switching element QL is invalidated.
  • the gate drive unit 2 has the semiconductor switching element QH and the semiconductor switching element QL of the upper and lower arms by the voltage feedback function based on the detection voltage VexH of the coil 21a which is the current-voltage converter 9a. Reduces the dead time, which is the period during which is turned off at the same time.
  • the gate drive unit 3 has a semiconductor switching element QH and a semiconductor switching element of the upper and lower arms by a voltage feedback function based on the detection voltage VexL of the coil 21b which is a current-voltage converter 9b. The dead time, which is the period during which the QL and the QL are turned off at the same time, is shortened.
  • the detection voltage VexH is generated between the terminal 22 and the terminal 23 connected to the reference potential FGH. That is, a potential difference of the detection voltage VexH is generated between the source of the semiconductor switching element QH connected to the terminal 22 and the reference potential FGH. Therefore, the gate-source voltage VgsH actually applied between the gate sources is a value obtained by subtracting the detection voltage VexH from the control power supply voltage.
  • VgsH VpH-VexH ... (1)
  • VgsH VmH-VexH ... (2)
  • the semiconductor switching element QH is turned on by applying the magnetic coupling of the coil 21a so that the detection voltage VexH becomes positive (VexH> 0) at d (IdH) / dt> 0. It can be set so that the semiconductor switching element QH self-turns off when the current suddenly increases in the forward direction in the state, that is, the gate-source voltage VgsH becomes negative (VgsH ⁇ 0). Specifically, when the rectifying current of the semiconductor switching element QH is reduced by turning on the semiconductor switching element QL, which is the anti-arm element, during the synchronous rectification operation of the semiconductor switching element QH, that is, in the order of the semiconductor switching element QH.
  • the self-turn-off operation acts to stop the synchronous rectification of the semiconductor switching element QH.
  • the operation in which the gate-source voltage VgsH drops immediately after the time t4 in FIG. 6 corresponds to this.
  • the drain currents IdH and IdL are currents from the drain in the source direction, that is, in the reverse direction, when the drain currents IdH and IdL decrease in FIG. 6, they decrease in the reverse direction and increase in the forward direction. In FIG. 6, when the drain currents IdH and IdL increase, they increase in the opposite direction and decrease in the forward direction. The same applies to the other figures in which the drain currents IdH and IdL are described.
  • the semiconductor switching element QL which is the anti-arm element
  • the forward drain current IdH which is the forward current (current from the source to the drain direction)
  • the gate-source voltage VgsH rises immediately after the time t1 in FIG. 6 corresponds to this.
  • the voltage feedback function for the semiconductor switching element QH of the gate drive unit 2 is realized by the current-voltage converter 9a, the commutation determination circuit 6a, the gate signal generation circuit 5a, the signal extension circuit 10a, and the feedback stop circuit 7a.
  • the commutation determination circuit 6a includes comparators 18 and 19.
  • the gate signal generation circuit 5a includes signal extension circuits 14 and 15, an integration circuit 16, and an addition circuit 17.
  • One end of the coil 21a is connected to the positive terminal of the comparator 18, and the determination reference potential Vr1 is connected to the negative terminal of the comparator 18.
  • the positive potential Vp1 which is the potential at one end of the coil 21a, is input to the positive terminal of the comparator 18.
  • the other end of the coil 21a is connected to the negative terminal of the comparator 19, and the determination reference potential Vr2 is connected to the positive terminal of the comparator 19.
  • the negative potential Vm1 which is the potential of the other end of the coil 21a, is input to the negative terminal of the comparator 19.
  • the signal extension circuit 14 extends the pulse of the determination signal sonH output from the comparator 18 and outputs the signal srH.
  • the signal extension circuit 15 extends the pulse of the determination signal softH output from the comparator 19 and outputs the signal sfH.
  • the integrating circuit 16 receives a command signal sigH and a signal sfH, and outputs a logical product signal thereof.
  • the adder circuit 17 the logical product signal and the signal srH output by the integrator circuit 16 are input, and the logical sum signal thereof is output.
  • the OR signal output by the addition circuit 17 is output to the buffer circuit 11a as a gate signal smdH.
  • the commutation determination circuit 6a determines the commutation operation of the semiconductor switching element QH based on the detected voltage VexH, and outputs the determination signals sonH and soffH. Specifically, the commutation determination circuit 6a determines the positive voltage and the negative voltage in the detection voltage VexH generated in the coil 21a by the comparators 18 and 19, respectively, and the timing of the start of synchronous rectification and the end of synchronous rectification of the semiconductor switching element QH. Detect the timing of. The timing of starting synchronous rectification by self-turn-on of the semiconductor switching element QH is such that the detection voltage VexH is negative, that is, the positive potential Vp1 which is the potential at one end of the coil 21a is higher than the determination reference potential Vr1.
  • the determination signal sonH is detected by outputting a positive pulse.
  • a positive pulse is a pulse that changes from a low level (L level) to a high level (H level).
  • a negative pulse is a pulse that changes from a high level (H level) to a low level (L level).
  • the timing of the end of synchronous rectification due to the self-turn-off of the semiconductor switching element QH is during the period when the detected voltage VexH is positive, that is, the negative potential Vm1, which is the potential of the other end of the coil 21a, is lower than the determination reference potential Vr2.
  • the determination signal softH of the comparator 19 is detected by outputting a negative pulse.
  • the timing of the end of synchronous rectification due to the self-turn-off of the semiconductor switching element QH is such that the drain current IdH flowing from the source to the drain during synchronous rectification is set by the commutation determination circuit 6a, that is, the arm, that is, the semiconductor switching element QL. It is detected from the fact that the drain current IdH flows from the drain to the source when it is turned on.
  • the determination signal sonH and the determination signal softH are signals srH, which are extended by a predetermined time by the signal extension circuit 15 that extends the fall of the pulse of the signal extension circuit 14 that extends the rise of the pulse in the gate signal generation circuit 5a. It becomes the signal sfH.
  • This predetermined time that is, the time for extending the pulse is slightly larger than the conventional dead times Tdr1 and Tdf1, and is, for example, about 5 ⁇ s.
  • the gate-source voltage VgsL of the semiconductor switching element QL starts to change from high voltage to low voltage
  • the gate-source voltage VgsH shown by the broken line in the semiconductor switching element QH starts to change from low voltage to high voltage.
  • the time until, that is, the time from time t1 to time t3 is the conventional dead time Tdr1 when the semiconductor switching element is turned on. Further, after the time from time t4 to time t6, that is, the gate-source voltage VgsL of the semiconductor switching element QL starts to change from a low voltage to a high voltage, the gate-source voltage VgsH shown by the broken line in the semiconductor switching element QH is high. The time until the voltage starts to change from the voltage to the low voltage corresponds to the conventional dead time Tdf1 when the semiconductor switching element is turned off. In FIG.
  • the command signal sigL is used in the time from time t4 to time t6.
  • the command signal sigH is both at a high level. Therefore, in FIG. 6, the negative dead time Tdf1 is set.
  • both the upper arm element (corresponding to the semiconductor switching element QH) and the lower arm element (corresponding to the semiconductor switching element QL) of the upper and lower arms have a low level of command signals for commanding on / off. The period when both of these command signals are at a low level can be said to be the set dead time.
  • the period when both the gate-source voltage of the upper arm element and the gate-source voltage of the lower arm element are at a low level can be said to be an effective dead time.
  • the set dead time is 0 (zero) or less, that is, negative in the time from time t4 to time t6 in FIG.
  • the effective dead time and the set dead time are almost equal to each other, and in the control method of Patent Document 1, the effective dead time of the element performing the reverse conduction operation, that is, the synchronous rectification operation is set by applying a limiting voltage. Is also a way to shorten.
  • the signal sfH output from the signal extension circuit 15 is integrated into the command signal sigH by the integrating circuit 16, and has the effect of correcting the command signal sigH so as to accelerate the off timing of the semiconductor switching element QH in accordance with the occurrence of the self-turn-off operation. is there.
  • the signal srH output from the signal extension circuit 14 is added to the signal obtained by integrating the command signal sigH and the signal sfH, that is, the output signal of the integration circuit 16, and the semiconductor switching element QH is added in accordance with the occurrence of the self-turn-on operation. It has the effect of correcting the command signal sigH so as to accelerate the on-timing of.
  • the conventional gate-source voltage VgsH that changes at the change timing of the command signal sigH is shown by a broken line.
  • the semiconductor control device 1 of the first embodiment uses the gate signal smdH corrected so as to accelerate the rise and fall of the command signal sigH on the side performing the reverse conduction operation, that is, the synchronous rectification operation. Since the semiconductor switching element is driven, the conventional dead times Tdr1 and Tdf1 can be shortened to dead times Tdr2 and Tdf2.
  • the dead time Tdr2 is the time from time t1 to time t2 in FIG.
  • the dead time Tdf2 is the time from time t1 to time t2 and the time from time t4 to time t5, respectively, in FIG.
  • the dead time Tdf2 on the off side changes from time t6 to time t4, which is a negative dead time.
  • the dead time Tdr2 on the on side is a positive dead time.
  • the signal extension circuit 10a At the rising and falling edges of the command signal sigH, the signal extension circuit 10a generates a feedback stop signal sswH for a predetermined time, that is, a preset time, and inputs the feedback stop signal sswH to the feedback stop circuit 7a.
  • the feedback stop circuit 7a changes the connection of the reference potential FGH from the terminal 23 to the terminal 22 during the period in which the positive pulse is generated in the feedback stop signal sswH (the period in the state S2), and stops or invalidates the feedback function. ..
  • the period of the state S2 is a period suspension period because the return function is stopped.
  • the feedback stop circuit 7a makes the connection of the reference potential FGH to the terminal 23 and enables the feedback function during the period when the positive pulse is not generated in the feedback stop signal sswH (the period of the state S1).
  • the semiconductor switching element QH When the semiconductor switching element QH is in the forward conduction operation (MOS operation), the voltage feedback action does not occur when the turn-on and turn-off operations are performed according to the command signal sigH. Therefore, the voltage feedback action reduces the switching speed and causes a loss. It prevents it from increasing.
  • the semiconductor switching element QL is a forward conduction operation (MOS operation). When the semiconductor switching element QL performs turn-on and turn-off operations according to the command signal sigL, no voltage feedback action occurs.
  • the voltage feedback function for the semiconductor switching element QL of the gate drive unit 3 is realized by the current-voltage converter 9b, the commutation determination circuit 6b, the gate signal generation circuit 5b, the signal extension circuit 10b, and the feedback stop circuit 7b.
  • the voltage feedback function of the gate drive unit 3 for the semiconductor switching element QL is the same as the voltage feedback function of the gate drive unit 2 for the semiconductor switching element QH.
  • the operation of the gate drive unit 3 is the same as that in the description of the gate drive unit 2 in which the code "H" of the signal or waveform is read as "L", and the circuit or the like having the code "a” is read as "b". Is.
  • the determination signal sonH, the determination signal soffH, the determination reference potential Vr1, the determination reference potential Vr2, the positive potential Vp1, and the negative potential Vm1 in the commutation determination circuit 6a are used as the determination signal sonL and the determination signal soffL, respectively.
  • the signal srH and the signal sfH in the gate signal generation circuit 5a are read as the signal srL and the signal sfL, respectively.
  • the reference potential FGH, the feedback stop signal sswH, and the gate signal smdH in the gate drive unit 2 are read as the reference potential FGL, the feedback stop signal sswL, and the gate signal smdL, respectively.
  • the main currents (drain currents IdH, IdL) of the semiconductor switching elements QH and QL corresponding to the commutation determination circuits 6a and 6b are in the reverse direction from the negative power supply line 52 to the positive power supply line 51.
  • the gate signals smdH and smdL are generated by adding to the command signal sigH or the command signal sigL.
  • the signal extension circuit 15 has a forward direction in which the main currents (drain currents IdH, IdL) of the semiconductor switching elements QH and QL corresponding to the commutation determination circuits 6a and 6b are in the direction from the positive power supply line 51 to the negative power supply line 52.
  • the gate signals smdH and smdL are integrated and generated.
  • the timing chart of FIG. 6 shows a case where the semiconductor switching element QH is in the reverse conduction operation (synchronous rectification operation) and the semiconductor switching element QL is in the forward conduction operation (MOS operation).
  • the signal or waveform related to the semiconductor switching element QH has an "H" at the end of the code, and the signal or waveform related to the semiconductor switching element QL has an "L" added to the end of the code.
  • the signal or waveform related to the semiconductor switching element QH is a command signal sigH, a feedback stop signal sswH, a drain current IdH, a detection voltage VexH, a signal srH, a signal sfH, a gate signal smdH, and a gate-source voltage VgsH.
  • the signals or waveforms related to the semiconductor switching element QL are a command signal sigL, a feedback stop signal sswL, a gate-source voltage VgsL, and a drain current IdL.
  • the command signal sigL, the command signal sigH, the feedback stop signal sswL, the feedback stop signal sswH, the signal srH, the signal sfH, and the gate signal smdH are signals having a high level (H level) and a low level (L level).
  • the gate-source voltage VgsL varies from low voltage VgmL to high voltage VgpL.
  • the gate-source voltage VgsH varies from a stable low voltage VgmH to a stable high voltage VgpH.
  • the gate-source voltage VgsH also describes an overshoot that is higher than the high voltage VgpH associated with the self-turn-on operation and an undershoot that is lower than the low voltage VgmH associated with the self-turn-off operation.
  • the drain currents IdH and IdL are shown as currents in the source direction from the drain, that is, in the opposite direction. Therefore, when the illustrated drain currents IdH and IdL increase, they increase in the opposite direction and are in the forward direction. When the drain currents IdH and IdL decrease, they decrease in the opposite direction and increase in the forward direction.
  • the command signal sigL changes from a high level to a low level at time t1 and changes from a low level to a high level at time t4.
  • the command signal sigH changes from a low level to a high level at time t3, and changes from a high level to a low level at time t6.
  • the feedback stop signal sswL changes from a low level to a high level as the command signal sigL changes from a high level to a low level by the signal extension circuit 10b, and changes from a high level to a low level after a lapse of a set time.
  • the feedback stop signal sswL changes from a low level to a high level as the command signal sigL changes from a low level to a high level by the signal extension circuit 10b, and changes from a high level to a low level after the set time elapses.
  • the feedback stop signal sswH changes from a low level to a high level as the command signal sigH changes from a low level to a high level by the signal extension circuit 10a, and changes from a high level to a low level after a lapse of a set time.
  • the feedback stop signal sswH changes from a low level to a high level as the command signal sigH changes from a high level to a low level by the signal extension circuit 10a, and changes from a high level to a low level after a lapse of a set time.
  • the period during which a positive pulse is generated in the feedback stop signal sswL is the period in state S2, and the period during which no positive pulse is generated in the feedback stop signal sswL is the period in state S1.
  • the period during which a positive pulse is generated in the feedback stop signal sswH is the period in state S2, and the period during which no positive pulse is generated in the feedback stop signal sswH is the period in state S1.
  • the operation of the feedback stop circuit 7b during the period of the state S1 and the period of the state S2 in the feedback stop signal sswL is the same as the operation of the feedback stop circuit 7a during the period of the state S1 and the period of the state S2 in the feedback stop signal sswH.
  • the feedback stop circuit 7b changes the connection of the reference potential FGL from the terminal 23 to the terminal 22 during the period in which the positive pulse is generated in the feedback stop signal sswL (the period in the state S2), and stops the voltage feedback function.
  • the feedback stop circuit 7b makes the connection of the reference potential FGL to the terminal 23 and enables the voltage feedback function during the period when the positive pulse is not generated in the feedback stop signal sswL (the period of the state S1).
  • MOS operation forward conduction operation
  • the gate-source voltage VgsL changes from high voltage VgpL to low voltage VgmL as the command signal sigL changes from high level to low level, and from low voltage VgmL as the command signal sigL changes from low level to high level. It changes to high voltage VgpL.
  • the drain current IdL changes from high voltage VgpL of gate-source voltage VgsL to low voltage VgmL and changes from current I1 to 0 (zero), and changes from low voltage VgmL of gate-source voltage VgsL to high voltage VgpL. The voltage changes from 0 (zero) to the current I1.
  • the drain current IdH in the semiconductor switching element QH of the reverse conduction operation changes from 0 (zero) to the current I2 as the current I1 to 0 (zero) of the drain current IdL changes. Further, the drain current IdH changes from 0 (zero) of the drain current IdL to 0 (zero) of the current I2 as the current I1 changes.
  • the detection voltage VexH is such that the coil 21a, which is a current-voltage converter 9a, generates a voltage pulse of a negative voltage V1 from 0 (zero) with a rapid change from 0 (zero) to the current I2 in the drain current IdH, and drains.
  • the signal srH is a high level extended by the signal extension circuit 14 for a set time based on the output determination signal sonH when the voltage pulse of the negative voltage V1 at the detection voltage VexH is detected by the commutation determination circuit 6a. Pulse is generated and then returns to the low level.
  • the signal sfH is a low level extended by the signal extension circuit 15 for a set time based on the output determination signal softH when the voltage pulse of the positive voltage V2 at the detection voltage VexH is detected by the commutation determination circuit 6a. Pulse is generated and then returns to a high level.
  • the gate signal smdH changes from a low level to a high level as the signal srH changes from a low level to a high level.
  • the gate signal smdH changes from a high level to a low level as the signal sfH changes from a high level to a low level.
  • the gate-source voltage VgsH changes from a low voltage VgmH to a high voltage VgpH as the gate signal smdH changes from a low level to a high level.
  • the gate-source voltage VgsH changes from a high voltage VgpH to a low voltage VgmH as the gate signal smdH changes from a high level to a low level.
  • the gate-source voltage VgsH also describes an overshoot that is higher than the high voltage VgpH associated with the self-turn-on operation and an undershoot that is lower than the low voltage VgmH associated with the self-turn-off operation.
  • the MOS transistor M1 is converted to the gate-source voltage VgsH by the current-voltage converter 9a in the reverse energization operation (synchronous rectification operation).
  • the detection voltage VexH of a certain coil 21a is fed back to shorten the dead time.
  • the semiconductor control device 1 of the first embodiment realizes the same switching operation as the conventional one according to the command signal sigL in the forward conduction operation (MOS operation) of the MOS transistor M1. ..
  • the reason why the feedback function is not invalidated in the reverse energization operation (synchronous rectification operation) of the MOS transistor M1 is that the timing of the start and end of the synchronous rectification is before the rise and fall of the command signal sigH. Is based on.
  • the semiconductor switching element QH is operating in the reverse energization operation (synchronous rectification operation) and the semiconductor switching element QL is operating in the forward conduction operation (MOS operation)
  • the semiconductor switching element QH has been described. Is operating in the forward conduction operation (MOS operation), and the semiconductor switching element QL may be operated in the reverse direction energization operation (synchronous rectification operation).
  • the semiconductor control device 1 of the first embodiment generates the command signal sigH and the command signal sigL based on the current detection signal sig1, unlike the conventional case in which a set dead time is always provided between the command signal sigH and the command signal sigL.
  • two methods for determining the off-time setting dead time for the MOS transistor M1 in the reverse energization operation can be considered.
  • the first off-time setting dead time determination method is as follows.
  • each of the semiconductor switching element QH and the semiconductor switching element QL has a forward energization operation (MOS operation) and a reverse energization operation (synchronous rectification operation) based on the current detection signal sig1.
  • a set dead time is set between the command signal sigH and the command signal sigL when the element of the reverse energization operation is turned off for the element determined to be the element of the reverse energization operation in the element operation determination procedure as shown in FIG.
  • the command signal sigH and the command signal sigL are generated so as not to be provided (command signal generation procedure).
  • the set dead time is 0.
  • FIG. 7 is an extraction of the command signal sigH and the command signal sigL of FIG. In FIG. 7, the falling edge of the command signal sigH is later than the rising edge of the command signal sigL.
  • the second off time setting dead time determination method is as follows.
  • the semiconductor control device 1 of the first embodiment executes the element operation determination procedure.
  • the command signal sigH and the command signal sigL are generated so as to be shorter than the set dead time provided when the element is turned on.
  • the falling edge of the command signal sigH precedes the rising edge of the command signal sigL.
  • the on-setting transition time Tr which is the time from the fall of the command signal sigL to the rise of the command signal sigH when the semiconductor switching element QH of the synchronous rectification operation is turned on, is from time t1 to time t3. It's time.
  • the off setting transition time Tf which is the time from the fall of the command signal sigH to the rise of the command signal sigL when the semiconductor switching element QH of the synchronous rectification operation is turned off, is the time from time t21 to time t20. .. In FIG.
  • the off setting transition time Tfa which is the time from the fall of the command signal sigH to the rise of the command signal sigL when the semiconductor switching element QH of the synchronous rectification operation is turned off, is the time from time t19 to time t20. ..
  • the off-set transition time Tfa in FIG. 8 is an example in which the set dead time is a positive time
  • the off-set transition time Tf in FIG. 7 is an example in which the set dead time is a negative time.
  • first command signals (1st command signals) when the reverse energization operation element, which is a semiconductor switching element in which a current flows in the reverse direction from the negative power supply line to the positive power supply line, is turned off.
  • the first command signal (1st command signals) for the semiconductor switching element of the arm different from the reverse energization operating element.
  • the off-set transition time until the rising displacement of the non-corresponding element command signal, which is the other of the second command signal (command signal sigL), is after the falling displacement of the corresponding element command signal is later than the rising displacement of the non-corresponding element command signal.
  • the on-setting transition time Tr is the conventional dead time (set dead time) Tdr1
  • the off-setting transition time Tfa is a positive time smaller than the conventional dead time (set dead time) Tdf1.
  • FIG. 6 shows an example in which the first off-time setting dead time determination method is executed.
  • the semiconductor control device 1 of the first embodiment between a command signal for the first element, which is one element of the upper and lower arm elements, and a command signal for the second element, which is the other element of the upper and lower arm elements, during the synchronous rectification operation.
  • the set dead time that is, by setting the set dead time between the two command signals to 0, the first element and the other second element (second element different from the first element) during the synchronous rectification operation can be used. Is turned on at the same time to generate a short-circuit current, and the voltage feedback action causes the first element to perform a self-turn-off operation.
  • the semiconductor control device 1 of the first embodiment minimizes the effective dead time at the end of synchronous rectification, which has been difficult in the past, by causing the first element to perform a self-turn-off operation by a voltage feedback action.
  • the set dead time between the command signal of the first element and the command signal of the second element is the effective dead time between the gate-source voltage of the first element and the gate-source voltage of the second element. Almost equal.
  • FIG. 6 shows an example in which the first element is the semiconductor switching element QH and the second element is the semiconductor switching element QL.
  • the semiconductor control device 1 of the first embodiment has a command signal sigH for a first element (semiconductor switching element QH) which is one element of the upper and lower arm elements during synchronous rectification operation and a second element which is the other element of the upper and lower arm elements.
  • the element QH) and the second element (semiconductor switching element QL) different from the first element are turned on at the same time to generate a short-circuit current, and the voltage feedback action causes the first element (semiconductor switching element QH) to perform a self-turn-off operation. ..
  • the semiconductor control device 1 of the first embodiment minimizes the dead time at the end of synchronous rectification, which was difficult in the past, by causing the first element (semiconductor switching element QH) to perform a self-turn-off operation by a voltage feedback action. It is something to do.
  • the conventional dead time in the first element (semiconductor switching element QH) during the synchronous rectification operation corresponds to Tdf1 from time t4 to time t6.
  • the dead time of the first embodiment (semiconductor switching element QH) in the synchronous rectification operation is Tdf2 from the time t4 to the time t5. Therefore, when the first off-time setting dead time determination method is used, the semiconductor control device 1 of the first embodiment sets the conventional dead time, that is, from the off of the arm to the on of the arm from positive Tdf1 to negative. It can be shortened to Tdf2.
  • the second off-time setting dead time determination method is used, the effective dead time and the set dead time are almost equal to each other.
  • the semiconductor control device 1 of the first embodiment sets the conventional dead time, that is, from the off of the arm to the on of the arm from positive Tdf1 to positive Tdf1. Can also be shortened to a small positive Tfa.
  • the semiconductor control device 1 of the first embodiment performs a self-turn-off operation by causing a current change by activating the voltage feedback action, it is possible to suppress the generated short-circuit current.
  • the load current that is, the output current Imu
  • the ratio of the short-circuit current generated is large as in the control method of Patent Document 1, and the power conversion efficiency may be lowered.
  • the set dead time or the simultaneous on period provided by the control unit 4 in the command signal sigH and the command signal sigL can be adjusted based on the current detection signal sig1.
  • the set dead time in this case can be determined by the second off-time setting dead time determination method described above.
  • the set dead time can be set shorter than before. This is because when the load current is small, the loss generated by the parasitic diode during the dead time when the upper arm and the lower arm are turned off at the same time is relatively small, and the influence on the conduction deterioration is also small. Is.
  • the determination value of the output current Imu is determined based on, for example, an acceptable power conversion efficiency.
  • the command signal sigH which is a set of command signals whose output waveform is changed based on the current detection signal sig1
  • the corresponding command signal sigH in the command signal sigL are A signal corrected based on the determination signals sonH and softH is generated as a gate signal smdH
  • the command signal sigH and the corresponding command signal sigL in the command signal sigL which are a set of command signals whose output waveform is changed based on the current detection signal sig1 are A signal corrected based on the determination signals sonL and softL is generated as a gate signal smdL.
  • FIGS. 7 and 8 show an example of a forward-moving element in which the semiconductor switching element QH is a reverse-conducting operating element and the semiconductor switching element QL is not a reverse-conducting operating element, that is, based on the current detection signal sig1.
  • FIGS. 7 and 8 An example in which the timing of the command signal sigH is changed based on the output current Imu is shown in FIGS. 7 and 8.
  • the command signal sigH and the command signal sigL which are a set of command signals shown in FIG. 7 are output from the control unit 4.
  • the command signal sigH and the command signal sigL which are a set of command signals shown in FIG. 8 are output from the control unit 4.
  • current / voltage converters 9a and 9b may be used for the purpose of reducing the surge voltage when the semiconductor switching element is turned off, and the commutation determination is made for the purpose of shortening the dead time at the start of synchronous rectification.
  • circuits 6a and 6b were used.
  • the semiconductor control device 1 of the first embodiment combines the current-voltage converters 9a and 9b with the commutation determination circuits 6a and 6b to set the effective dead time at the start of the synchronous rectification as well as at the end of the synchronous rectification. It realizes shortening.
  • the semiconductor control device 1 of the first embodiment adjusts the set dead time or the simultaneous on period provided in the command signal sigH and the command signal sigL based on the current detection signal sig1, thereby converting the power in the case of a light load. Deterioration of efficiency can be suppressed.
  • the strength of the voltage feedback action of the gate drive unit 2 can be adjusted by the strength of the energization path on the source side and the magnetic coupling of the coil 21a.
  • the Rogoski coil configured on the control board, it is configured by the wiring pattern. You just have to adjust the number of turns.
  • the voltage feedback action becomes excessive, that is, the gate-source voltage VgsH deviates from the range of the power supply voltage, and the gate-source voltage VgsH becomes an overvoltage.
  • the gate drive unit 2 includes a gate protection circuit 13a.
  • a circuit that clamps the voltage to the positive power supply VpH and the negative power supply VmH is shown as the gate protection circuit 13a, but a protection element such as a Zener diode may be provided between the gate sources. ..
  • the strength of the voltage feedback action of the gate drive unit 3 can also be adjusted by the strength of the magnetic coupling between the energization path on the source side and the coil 21b, as in the gate drive unit 2, for example, the logo configured on the control board. In the case of a ski coil, the number of turns composed of the wiring pattern may be adjusted.
  • the voltage feedback action becomes excessive, that is, the gate-source voltage VgsL deviates from the range of the power supply voltage, and the gate-source voltage VgsL becomes an overvoltage. In order to prevent this, it is desirable that the gate drive unit 3 includes a gate protection circuit 13b.
  • a circuit that clamps the voltage to the positive power supply VpL and the negative power supply VmL is shown as the gate protection circuit 13b, but a protection element such as a Zener diode may be provided between the gate sources. ..
  • the semiconductor control device 1 drives the two-level upper and lower arm one phase
  • the present invention is not limited to this example.
  • the semiconductor control device 1 of the first embodiment is provided with a plurality of upper and lower arms of two levels, it can be similarly extended to the upper and lower arms of three or more levels.
  • the current detector 20 directly detects the output current Imu
  • the output current Imu may be indirectly detected.
  • the current detector 20 may detect the current of at least one of the upper and lower arm elements, and the control unit 4 may estimate the output current Imu by calculation.
  • the current detector 20 detects the negative current of the upper and lower arms, that is, the current flowing through the negative power supply line 52 to which the source of the semiconductor switching element QL is connected, and the current calculation circuit 25 in the control unit 4 detects the output current.
  • An example of estimating Imu is shown.
  • the current estimator 24 is composed of the current detector 20 and the current calculation circuit 25.
  • the semiconductor control device 1 of the first embodiment includes the current estimator 24, the current detector 20 for detecting the output current Imu shown in FIG. 1 is deleted.
  • the current calculation circuit 25 determines the timing of current sampling based on the on / off state of the upper and lower arm circuits calculated by the command generation circuit 26, estimates the output current Imu by calculation, and outputs the estimated output current Image to the command generation circuit 26. To do.
  • the command generation circuit 26 is a command signal sigH, sigL, that is, a command signal having a predetermined output waveform in which a set dead time or a simultaneous on period is adjusted, which is provided in the command signal sigH and the command signal sigL, based on the estimated output current Image.
  • Outputs sigH and sigL Since the semiconductor control device 1 of the first embodiment can adjust the set dead time or the simultaneous on period provided in the command signal sigH and the command signal sigL by the control unit 4 based on the current detection signal sig1, the estimated output current.
  • FIG. 11 shows an example in which the current detector 20 detects the negative side current of the upper and lower arms
  • the positive side current of the upper and lower arms may be detected as shown in FIG.
  • the current detector 20 detects the positive current of the upper and lower arms, that is, the current flowing through the positive power supply line 51 to which the drain of the semiconductor switching element QH is connected, and the current calculation circuit 25 in the control unit 4 detects the output current. This is an example of estimating Imu.
  • the semiconductor control device 1 of the first embodiment including the current estimator 24 can detect the negative side current or the positive side current of the upper and lower arms even when it is difficult to install the current detector 20 in the intermediate wiring 53. It can be detected by 20 and the output current Imu can be estimated by the current calculation circuit 25 in the control unit 4.
  • the semiconductor control device 1 of the first embodiment including the current estimator 24 is lightly loaded by adjusting the set dead time or the simultaneous on period provided in the command signal sigH and the command signal sigL based on the current detection signal sig1. In this case, the deterioration of the power conversion efficiency can be suppressed.
  • the semiconductor switching elements QH and QL have been described with the example of SiC-MOSFET, the semiconductor switching elements may be formed by using silicon instead of the wide bandgap semiconductor material. Also in this case, the semiconductor control device 1 of the first embodiment can realize the above-mentioned effect. Further, when a SiC-MOSFET including a wide bandgap semiconductor is used as a semiconductor switching element and a parasitic diode of the MOSFET is used, conduction deterioration due to a crystal defect of SiC may occur. Since this energization deterioration depends on the energization time or the magnitude of the energization current, it is desirable to reduce the energization time and the energization current as much as possible.
  • the semiconductor control device 1 of the first embodiment performs a self-turn-off operation by causing a current change by exerting a voltage feedback action, it is possible to suppress a short-circuit current generated, which is caused by a crystal defect of SiC. It is possible to reduce the deterioration of energization and extend the life of the semiconductor switching element.
  • the wide bandgap semiconductor material is not limited to SiC (silicon carbide), and may be a gallium nitride (GaN) -based material or diamond having a wider bandgap than silicon.
  • the semiconductor control device 1 of the first embodiment constitutes a plurality of upper and lower arms including an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52. It is a semiconductor control device that drives the semiconductor switching elements QH and QL.
  • the semiconductor control device 1 controls to generate a first command signal (command signal sigH) and a second command signal (command signal sigL) that command the on / off of the semiconductor switching element QH of the upper arm and the semiconductor switching element QL of the lower arm, respectively.
  • the first gate drive unit (gate drive unit 2) that drives the semiconductor switching element QH of the upper arm based on the first command signal (command signal sigH), and the second command signal (command signal sigL).
  • Intermediate terminal current that flows through the second gate drive unit (gate drive unit 3) that drives the semiconductor switching element QL of the lower arm and the intermediate terminal (inter-element terminal Tb) to which the upper arm and lower arm are connected. It includes a current detector 20 that directly or indirectly detects Imu) and outputs a current detection signal sig1.
  • the first gate drive unit (gate drive unit 2) and the second gate drive unit (gate drive unit 3) have a detection voltage VexH based on the rate of change of the main currents (drain currents IdH, IdL) of the semiconductor switching elements QH and QL.
  • the current-voltage converters 9a and 9b that output VexL and the commutation operation of the semiconductor switching elements QH and QL are determined based on the detected voltages VexH and VexL.
  • the gate signal generation circuits 5a and 5b that generate the second command signal (command signal sigL) corrected based on the determination signals sonH, softH, sonL, and softL as the gate signals smdH and smdL, and the gate signals smdH and smdL.
  • the buffer circuits 11a and 11b for applying a voltage (gate-source voltage VgsH, VgsL) to the gates of the semiconductor switching elements QH and QL are provided based on the above.
  • the first command signal (command) in which the output waveform is changed based on the current detection signal sig1 detected by the gate signal generation circuits 5a and 5b by the current detector 20.
  • the dead times Tdr2 and Tdf2 when the load is not light while suppressing the deterioration of the power conversion efficiency under a light load. Can be shortened.
  • FIG. 13 is a diagram showing a configuration of a gate drive unit of the semiconductor control device according to the second embodiment.
  • the gate drive unit 2 is shown.
  • the gate drive unit 2 in the semiconductor control device 1 of the second embodiment is different from the gate drive unit 2 of the first embodiment in that the current-voltage converter 9a has an inductance 27.
  • the gate drive unit 3 in the semiconductor control device 1 of the second embodiment is different from the gate drive unit 3 of the first embodiment in that the current-voltage converter 9b having the configuration shown in FIG. 2 has an inductance 27.
  • the semiconductor control device 1 of the second embodiment includes the gate drive unit 2 of the second embodiment, the gate drive unit 3 of the second embodiment, the control unit 4, and the current detector 20.
  • the control unit 4 and the current detector 20 are the same as those in the first embodiment. A part different from the semiconductor control device 1 of the first embodiment will be mainly described.
  • the inductance 27 is a parasitic inductance in the source side wiring of the semiconductor switching elements QH and QL, or an inductance of an additional component connected to the source side of the semiconductor switching elements QH and QL.
  • the semiconductor control device 1 of the second embodiment has an inductance 27 when it is physically difficult to insert the coils 21a and 21b into the source side wiring of the semiconductor switching elements QH and QL.
  • current-voltage converters 9a and 9b can be used.
  • the current-voltage converters 9a and 9b using the inductance 27 are provided with wiring connected to two different source-side wirings, and the terminals 22 and 23 of the feedback stop circuits 7a and 7b are connected.
  • the semiconductor control device 1 of the second embodiment is the same as the semiconductor control device 1 of the first embodiment except that the current-voltage converters 9a and 9b are realized by using the inductance 27, the semiconductor of the first embodiment The same effect as that of the control device 1 can be realized.
  • Embodiment 3. 14 and 15 are diagrams showing a configuration of a gate drive unit of the semiconductor control device according to the third embodiment.
  • FIG. 14 is a gate drive unit 2 for driving the upper arm
  • FIG. 15 is a gate drive unit 3 for driving the lower arm.
  • the semiconductor control device 1 of the third embodiment includes the gate drive unit 2 of the third embodiment, the gate drive unit 3, the control unit 4, and the current detector 20 of the third embodiment.
  • the control unit 4 and the current detector 20 are the same as those in the first embodiment.
  • the gate drive unit 2 of the third embodiment is different from the gate drive unit 2 of the first embodiment in the following features (1) to (4).
  • the feature (1) is that the current-voltage converter 9a has an inductance 27 and includes a differential amplifier circuit 45.
  • the feature (2) is that the output signal svxH of the differential amplification circuit 45 is added to the initial gate signal smd0H by the adder 31 in the gate signal generation circuit 5a to generate the gate signal smdH to realize the voltage feedback action.
  • the feature (3) includes a signal converter 37 that converts the current value of the current detection signal sig1, and changes the gain of the differential amplifier circuit 45 according to the current detection signal sig1 to adjust the strength of the voltage feedback action. That is.
  • the feature (4) is that the feedback stop circuit 7a stops the voltage feedback action by stopping the amplification action of the differential amplifier circuit 45.
  • the gate drive unit 3 of the third embodiment is different from the gate drive unit 3 of the first embodiment in the following features (5) to (8).
  • Features (5) to (8) match the contents of features (1) to (4) with the configuration of the gate drive unit 3.
  • the feature (5) is that the current-voltage converter 9b has an inductance 27 and includes a differential amplifier circuit 45.
  • the feature (6) is that the output signal svxL of the differential amplification circuit 45 is added to the initial gate signal smd0L by the adder 31 in the gate signal generation circuit 5b to generate the gate signal smdL to realize the voltage feedback action. Is.
  • the feature (7) includes a signal converter 37 that converts the current value of the current detection signal sig1, and changes the gain of the differential amplifier circuit 45 according to the current detection signal sig1 to adjust the strength of the voltage feedback action. That is.
  • the feature (8) is that the feedback stop circuit 7b stops the voltage feedback action by stopping the amplification action of the differential amplifier circuit 45. A part different from the semiconductor control device 1 of the first embodiment will be mainly described.
  • the gate signal generation circuits 5a and 5b of the third embodiment are different from the gate signal generation circuits 5a and 5b of the first embodiment in that an adder 31 is added.
  • the inductance 27 is the same as the inductance 27 described in the second embodiment.
  • the differential amplifier circuit 45 includes an operational amplifier 32, a resistor 35 connected to the positive terminal of the operational amplifier 32, a resistor 36 connected to the negative terminal of the operational amplifier 32, and a resistor connecting the positive terminal of the operational amplifier 32 to the negative power supplies VmH and VmL.
  • a variable resistor 33 for connecting the output terminal of the operational amplifier 32 and the negative terminal of the operational amplifier 32 is provided.
  • the positive terminal of the operational amplifier 32 of the gate drive unit 2 is biased to the voltage of the negative power supply VmH via the resistor 34, and the positive terminal of the operational amplifier 32 of the gate drive unit 3 is biased to the voltage of the negative power supply VmL via the resistor 34.
  • the negative terminal of the operational amplifier 32 is connected to one end of the inductance 27 on the side close to the semiconductor switching elements QH and QL via a resistor 36, and is further connected to the terminals 23 of the feedback stop circuits 7a and 7b.
  • the positive terminal of the operational amplifier 32 is connected to the other end of the inductance 27 via a resistor 35, and is further connected to the terminals 22 of the feedback stop circuits 7a and 7b.
  • the feedback stop circuits 7a and 7b are switches that connect and disconnect the terminal 22 and the terminal 23 according to the feedback stop signals sswH and sswL which are input signals.
  • the feedback stop signals sswH and sswL are at a high level (H level)
  • the feedback stop circuits 7a and 7b connect the terminals 22 and 23 to output the output signals svxH and svxL of the differential amplifier circuit 45.
  • L level low level
  • the feedback stop circuits 7a and 7b disconnect the terminals 22 and 23, and the output signals svxH and svxL of the differential amplifier circuit 45 are the detection voltages.
  • the voltage corresponding to VexH and VexL is output.
  • the differential amplifier circuit 45 increases the feedback resistance, that is, the variable resistance 33, based on the output signal of the signal converter 37, to increase the variable resistance 33 of the operational amplifier 32. Increases the gain and increases the voltage feedback effect.
  • the gate drive units 2 and 3 of the third embodiment can reliably execute the self-turn-on and self-turn-off of the semiconductor switching elements QH and QL even if the output current Imu is a small current.
  • the gate signal generation circuit 5a of the third embodiment adds the output signal svxH amplified by the differential amplifier circuit 45 to the initial gate signal smd0H output by the adder circuit 17 in the previous stage of the adder 31 by the adder 31.
  • the initial gate signal smd0H is the gate signal smdH output by the gate signal generation circuit 5a of the first embodiment. Since the gate drive unit 2 of the third embodiment generates the gate signal smdH in which the output signal svxH is added to the initial gate signal smd0H by the adder 31 in the gate signal generation circuit 5a, even if the inductance value of the inductance 27 is insufficient. A sufficient voltage feedback action can be realized.
  • the gate signal generation circuit 5b of the third embodiment is a gate in which the output signal svxL amplified by the differential amplifier circuit 45 is added by the adder 31 to the initial gate signal smd0L output by the adder circuit 17 in the previous stage of the adder 31. Generate the signal smdL.
  • the initial gate signal smd0L is the gate signal smdL output by the gate signal generation circuit 5b of the first embodiment. Since the gate drive unit 3 of the third embodiment generates the gate signal smdL in which the output signal svxL is added to the initial gate signal smd0L by the adder 31 in the gate signal generation circuit 5b, even if the inductance value of the inductance 27 is insufficient.
  • the semiconductor control device 1 of the third embodiment has a higher degree of freedom in selecting the inductance value of the inductance 27 than the semiconductor control device 1 of the second embodiment provided with the current-voltage converters 9a and 9b using the inductance 27. .. Since the semiconductor control device 1 of the third embodiment has a high degree of freedom in selecting the inductance value of the inductance 27, suitable voltage feedback is suitable even when the inductance 27 having a sufficiently large inductance value cannot be formed or mounted on the control board. The ability can be realized.
  • the semiconductor control device 1 of the third embodiment adjusts the gain of the differential amplification circuit 45 according to the current detection signal sig1 to increase the gain when the load current, that is, the output current Imu is small, and voltage feedback. Since the action can be strengthened, that is, the dead time Tdr2 when turning on one of the semiconductor switching elements QH and QL of the upper and lower arms and the dead time Tdf2 when turning off can be made smaller than that of the semiconductor control device 1 of the first embodiment, the upper and lower arms The short-circuit current generated in the above can be suppressed.
  • the semiconductor control device 1 of the third embodiment can extend the effect of shortening the dead times Tdr2 and Tdf2 to a load current smaller than that of the semiconductor control device 1 of the first embodiment.
  • the gate signal generation circuit 5a of the gate drive unit 2 of the third embodiment generates a gate signal smdH in which the corresponding command signal sigH is corrected based on the determination signals sonH, soffH and the current detection signal sig1. More specifically, the gate signal generation circuit 5a of the gate drive unit 2 of the third embodiment is based on the output signal svxH in which the corresponding command signal sigH is changed based on the determination signals sonH, soffH and the current detection signal sig1. The corrected signal is generated as a gate signal smdH.
  • the gate signal generation circuit 5b of the gate drive unit 3 of the third embodiment generates a gate signal smdL in which the corresponding command signal sigL is corrected based on the determination signals sonL, soffL and the current detection signal sig1. .. More specifically, the gate signal generation circuit 5b of the gate drive unit 3 of the third embodiment is based on the output signal svxL in which the corresponding command signal sigH is changed based on the determination signals sonH, soffH and the current detection signal sig1. The corrected signal is generated as a gate signal smdL.
  • the semiconductor control device 1 of the third embodiment is the semiconductor control device 1 of the first embodiment, except that the current-voltage converters 9a and 9b are realized by using the inductance 27 and the above-mentioned features (1) to (8). Therefore, it is possible to realize the same effect as that of the semiconductor control device 1 of the first embodiment as well as the effect superior to that of the semiconductor control device 1 of the first embodiment described above.
  • the inductance 27 is not limited to the parasitic inductance of the source side wiring of the semiconductor switching elements QH and QL, but may be the inductance of the added component or the like.
  • current-voltage converters 9a and 9b may be realized by using a current sensor 29 such as a Rogowski coil or other Rogowski type or Hall element type.
  • the signal converter 37 is a DA converter.
  • the signal converter 37 which is a DA converter, converts the digital information of the current detection signal sig1 into an analog current value.
  • the semiconductor control device 1 of the third embodiment constitutes a plurality of upper and lower arms including an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52. It is a semiconductor control device that drives the semiconductor switching elements QH and QL.
  • the semiconductor control device 1 controls to generate a first command signal (command signal sigH) and a second command signal (command signal sigL) that command the on / off of the semiconductor switching element QH of the upper arm and the semiconductor switching element QL of the lower arm, respectively.
  • the first gate drive unit (gate drive unit 2) that drives the semiconductor switching element QH of the upper arm based on the first command signal (command signal sigH), and the second command signal (command signal sigL).
  • Intermediate terminal current that flows through the second gate drive unit (gate drive unit 3) that drives the semiconductor switching element QL of the lower arm and the intermediate terminal (inter-element terminal Tb) to which the upper arm and lower arm are connected. It includes a current detector 20 that directly or indirectly detects Imu) and outputs a current detection signal sig1.
  • the first gate drive unit (gate drive unit 2) and the second gate drive unit (gate drive unit 3) have a detection voltage VexH based on the rate of change of the main currents (drain currents IdH, IdL) of the semiconductor switching elements QH and QL.
  • the current-voltage converters 9a and 9b that output VexL and the commutation operation of the semiconductor switching elements QH and QL are determined based on the detected voltages VexH and VexL.
  • the circuits 6a and 6b and the corresponding first command signal (command signal sigH) or second command signal (command signal sigL) are corrected based on the determination signals sonH, soffH, sonL, soffL and the current detection signal sig1.
  • the gate signal generation circuits 5a and 5b generated as gate signals smdH and smdL, and the buffer circuit 11a that applies a voltage (gate-source voltage VgsH, VgsL) to the gates of the semiconductor switching elements QH and QL based on the gate signals smdH and smdL. , 11b and.
  • the gate signal generation circuits 5a and 5b base the first command signal (command signal sigH) and the second command signal (command signal sigL) on the current detection signal sig1.
  • the dead times Tdr2 and Tdf2 can be shortened regardless of the lightness of the load while suppressing the deterioration of the power conversion efficiency in a light load.
  • FIG. 16 is a diagram showing a configuration of a semiconductor control device according to a fourth embodiment
  • FIG. 17 is a diagram showing a configuration of a gate drive unit that drives the lower arm of FIG.
  • FIG. 18 is a diagram showing the configuration of the overcurrent detection circuit and the gate signal generation circuit of FIG. 16, and
  • FIG. 19 is a timing chart illustrating the operation of the overcurrent detection circuit of FIG.
  • FIG. 20 is a diagram showing the configuration of the overcurrent detection circuit and the gate signal generation circuit of FIG. 17, and
  • FIG. 21 is a timing chart illustrating the operation of the overcurrent detection circuit of FIG.
  • the semiconductor control device 1 according to the fourth embodiment includes an overcurrent detection circuit 40 in the gate drive units 2 and 3, and includes gate signal generation circuits 28a and 28b instead of the gate signal generation circuits 5a and 5b, and the control unit 4 Is different from the semiconductor control device 1 according to the first embodiment in that it has a function of changing the command signals sigH and sigL to a low level according to the overcurrent detection signals scH and scL output from the overcurrent detection circuit 40.
  • a part different from the semiconductor control device 1 of the first embodiment will be mainly described.
  • the overcurrent detection circuit 40 and the gate signal generation circuit 28a of the gate drive unit 2 will be described.
  • the overcurrent detection circuit 40 determines the overcurrent state of the upper arm, that is, the semiconductor switching element QH, based on the electromotive voltage generated in the current-voltage converter 9a. In the overcurrent detection circuit 40, as shown in FIGS.
  • the overcurrent detection circuit 40 detects the overcurrent, it outputs an overcurrent detection signal scH held at a high level by a predetermined off-holding time Tha to prevent the overcurrent to the gate signal generation circuit 28a.
  • the gate signal generation circuit 28a lowers the gate signal smdH and outputs it to the buffer circuit 11a during a period when the overcurrent detection signal scH is at a high level.
  • the gate signal generation circuit 28a includes an inverting circuit 38 in which an overcurrent detection signal scH, which is an output of the overcurrent detection circuit 40, is input to the gate signal generation circuit 5a shown in FIG. 1, and an output and an addition circuit 17 of the inverting circuit 38.
  • An integration circuit 39 is added that integrates the outputs of the above and outputs the gate signal smdH.
  • the output of the inverting circuit 38 and the output of the adding circuit 17 are input, and these logical product signals are output as a gate signal smdH.
  • the overcurrent detection circuit 40 includes an operational amplifier 43, a comparator 42, a signal extension circuit 41, the other end of the current-voltage converter 9a opposite to one end, a resistor R11 connected to the negative terminal of the operational amplifier 43, and a negative terminal of the operational amplifier 43.
  • the resistor R13 and capacitance C11 connected between the output terminal of the operational amplifier 43, the resistor R12 connected between the negative terminal of the operational amplifier 43 and the reference potential FGH, and between the positive terminal of the comparator 42 and the positive power supply VpH. It includes a connected resistor R15 and a resistor R14 connected between the negative terminal of the comparator 42 and the reference potential FGH.
  • the positive terminal of the operational amplifier 43 is connected to the reference potential FGH, and the output terminal of the operational amplifier 43 is connected to the positive terminal of the comparator 42.
  • the signal extension circuit 41 has an input terminal connected to an output terminal of the comparator 42, and outputs an overcurrent detection signal scH according to the output of the comparator 42.
  • the signal extension circuit 41 outputs the overcurrent information detected by the comparator 42, that is, the overcurrent detection signal scH obtained by extending the output of the comparator 42 for a predetermined time, and after detecting the short circuit of the upper and lower arms, the upper arm, that is, the semiconductor switching element QH It plays a role of maintaining the off state for a predetermined time.
  • the predetermined time when the overcurrent detection signal scH is at a high level, that is, the off-holding time The is set in consideration of the pulse width of noise and the continuous generation in which noise is generated multiple times in a short period of time. It is set to 10 times the pulse width.
  • the gate signal generation circuit 28a maintains the gate signal smdH with respect to the semiconductor switching element QH at a low level during the period when the overcurrent detection signal scH of the signal extension circuit 41 is at a high level.
  • the gate drive unit 2 of the fourth embodiment keeps the gate signal smdH at a low level until the off holding time Th elapses, that is, turns off the semiconductor switching element QH to prevent an overcurrent from occurring again. can do.
  • the overcurrent prevention action of the gate drive unit 2 of the fourth embodiment will be described with reference to FIG.
  • the left side of the time t7 in FIG. 19 corresponds to the time t4 to the time t6 in FIG.
  • the gate-source voltage VgsH of the semiconductor switching element QH is low voltage VgmH
  • the gate-source voltage VgsL of the semiconductor switching element QL is high voltage VgpL
  • the semiconductor switching element QH is off.
  • the switching element QL is in the ON state.
  • the drain current IdH changes from the current I2 to zero when the semiconductor switching element QH is turned off.
  • the gate signal generation circuit 28a of the gate drive unit 2 that has received the high level of the command signal sigH due to this noise changes the gate signal smdH from a low level to a high level.
  • the voltage feedback action does not work even if the semiconductor switching element QH is in the synchronous rectification operation, so that the gate signal generation circuit 28a promptly changes the gate signal smdH to a high level when it receives a high level of the command signal sigH.
  • the gate-source voltage VgsH changes from a low voltage VgmH to a high voltage VgpH, that is, an erroneous arc occurs in the gate-source voltage VgsH, and the semiconductor switching element QH Turns on.
  • the semiconductor switching element QH is erroneously turned on due to noise.
  • the broken line circle 49 shown in FIG. 19 is an erroneous arc.
  • the signal extension circuit 10a raises the feedback stop signal sswH to a high level for a preset time in response to a change from a low level to a high level of the command signal sigH, that is, a rise of the command signal sigH.
  • the feedback stop signal sswH becomes high level
  • the reference potential FGH is connected to the terminal 22 of the feedback stop circuit 7a
  • the current-voltage converter 9a is in the state shown in FIG. 18, and the overcurrent detection circuit 40 is overcurrent.
  • the detection function is enabled.
  • the overcurrent detection circuit 40 determines that the drain current IdH exceeds the overcurrent determination level Ir1, the overcurrent detection signal scH is changed from a low level to a high level at time t9.
  • the overcurrent detection circuit 40 maintains a high level of the overcurrent detection signal scH for a predetermined time, and lowers the overcurrent detection signal scH to a low level after the predetermined time elapses.
  • the gate signal generation circuit 28a receives the high level overcurrent detection signal scH, the gate signal generation circuit 28a forcibly lowers the gate signal smdH to a low level.
  • the overcurrent detection signal scH changes from low level to high level, and the gate signal smdH changes from high level to low level, so that the gate-source voltage VgsH of the semiconductor switching element QH decreases after time t9.
  • the overcurrent of the drain current IdH is eliminated. Note that FIG.
  • FIG. 19 shows an example in which the control unit 4 of the semiconductor control device 1 changes the command signal sigH to a low level in response to a high level overcurrent detection signal scH at time t9. Since the control unit 4 itself does not output a high-level command signal sigH due to noise, the action of lowering the command signal sigH to a low level is enhanced to promptly eliminate the noise of the command signal sigH. For example, by turning on a plurality of transistors that connect the wiring through which the command signal sigH is transmitted and the ground wiring (ground wiring) that is the reference for the low potential of the control unit 4, the action of lowering the command signal sigH to a low level is enhanced. To do.
  • the signal extension circuit 10a raises the feedback stop signal sswH to a high level by a preset time in response to a change in the command signal sigH from a high level to a low level, that is, a fall of the command signal sigH at time t9. Even if the noise of the command signal sigH continues until the time t9a after the time t9, the overcurrent detection signal scH maintains a high level, so that the gate signal smdH is maintained at a low level and the overcurrent again. Can be prevented from occurring.
  • the overcurrent detection circuit 40 and the gate signal generation circuit 28b of the gate drive unit 3 will be described.
  • the overcurrent detection circuit 40 of the gate drive unit 3 has a reference potential of FGL and the resistor R11 is the other end opposite to one end of the current-voltage converter 9b and the operational amplifier with the overcurrent detection circuit 40 of the gate drive unit 2. It is connected to the negative terminal of 43, and differs in that the signal extension circuit 41 outputs an overcurrent detection signal scL according to the output of the comparator 42.
  • the gate signal generation circuit 28a of the gate drive unit 2 has input signals of command signal sigL, judgment signal softL, judgment signal sonL, and overcurrent detection signal scL, and is an inverting circuit.
  • the overcurrent detection signal scL is input to 38 and the integration circuit 39 outputs the gate signal smdL. Therefore, the overcurrent detection circuit 40 and the gate signal generation circuit 28b of the gate drive unit 3 perform the same operation as the overcurrent detection circuit 40 and the gate signal generation circuit 28a of the gate drive unit 2.
  • the overcurrent detection circuit 40 and the gate signal generation circuit 28b of the gate drive unit 3 will be mainly described as being different from the gate drive unit 2.
  • the overcurrent detection circuit 40 of the gate drive unit 3 determines the overcurrent state of the lower arm, that is, the semiconductor switching element QL, based on the electromotive voltage generated in the current-voltage converter 9b.
  • a state in which one end of the current-voltage converter 9b on the semiconductor switching element QL side is connected to the reference potential FGL, that is, the feedback stop signal sswL is at a high level ( In the state of (H level), the overcurrent generated when the upper and lower arms are short-circuited due to the semiconductor switching element QL being erroneously turned on (erroneously turned on) by noise in the command signal sigL is detected.
  • the overcurrent detection circuit 40 When the overcurrent detection circuit 40 detects an overcurrent, it outputs an overcurrent detection signal scL held at a high level by a predetermined off-holding time Thb to prevent the overcurrent to the gate signal generation circuit 28b.
  • the gate signal generation circuit 28b lowers the gate signal smdL and outputs it to the buffer circuit 11b during a period when the overcurrent detection signal scL is at a high level.
  • the signal extension circuit 41 outputs information on the overcurrent detected by the comparator 42, that is, an overcurrent detection signal scL obtained by extending the output of the comparator 42 for a predetermined time, and after detecting a short circuit between the upper and lower arms, the lower arm, that is, the semiconductor switching element QL It plays a role of maintaining the off state for a predetermined time.
  • the predetermined time during which the overcurrent detection signal scL is at a high level, that is, the off-holding time Thb, is set in consideration of the pulse width of noise and the continuous generation in which noise is generated multiple times in a short period of time. It is set to 10 times the pulse width.
  • the gate signal generation circuit 28b maintains the gate signal smdL with respect to the semiconductor switching element QL at a low level during the period when the overcurrent detection signal scL of the signal extension circuit 41 is at a high level.
  • the gate drive unit 3 of the fourth embodiment keeps the gate signal smdL at a low level until the off holding time Thb elapses, that is, turns off the semiconductor switching element QL to prevent an overcurrent from occurring again. can do.
  • the overcurrent prevention action of the gate drive unit 3 of the fourth embodiment will be described with reference to FIG.
  • the left side of the time t10 in FIG. 21 corresponds to the left side of the time t1 in FIG.
  • the command signal sigL for the semiconductor switching element QL changes from a high level to a low level
  • the gate-source voltage VgsL of the semiconductor switching element QL changes from a high level to a low level
  • the semiconductor switching element QL turns off.
  • the drain current IdL changes from the current I1 to zero when the semiconductor switching element QL is turned off.
  • the gate-source voltage VgsH of the semiconductor switching element QH changes from a low voltage VgmH to a high voltage VgpH due to the auto-turn-on operation of the gate drive unit 2.
  • the semiconductor switching element QL is turned off and the semiconductor switching element QH is turned on.
  • the signal extension circuit 10b raises the feedback stop signal sswL to a higher level for a preset time in response to a change from a high level to a low level of the command signal sigL, that is, a fall of the command signal sigL.
  • the gate signal generation circuit 28b of the gate drive unit 3 that has received the high level of the command signal sigL due to this noise changes the gate signal smdL from a low level to a high level.
  • the voltage feedback action does not work even if the semiconductor switching element QL is in the synchronous rectification operation, so that the gate signal generation circuit 28b promptly changes the gate signal smdL to a high level when it receives a high level of the command signal sigL.
  • the gate-source voltage VgsL of the semiconductor switching element QL changes from a low voltage VgmL to a high voltage VgpL, that is, an erroneous arc occurs in the gate-source voltage VgsL.
  • the semiconductor switching element QL is turned on.
  • the semiconductor switching element QL is erroneously turned on due to noise.
  • the broken line circle 49 shown in FIG. 21 is an erroneous arc.
  • the signal extension circuit 10b raises the feedback stop signal sswL to a high level for a preset time in response to a change from a low level to a high level of the command signal sigL, that is, a rise of the command signal sigL.
  • the feedback stop signal sswL becomes high level
  • the reference potential FGL is connected to the terminal 22 of the feedback stop circuit 7b
  • the current-voltage converter 9b is in the state shown in FIG. 20, and the overcurrent detection circuit 40 is overcurrent.
  • the detection function is enabled.
  • the overcurrent detection circuit 40 determines that the drain current IdL exceeds the overcurrent determination level Ir1, the overcurrent detection signal scL is changed from a low level to a high level at time t12.
  • the overcurrent detection circuit 40 maintains a high level of the overcurrent detection signal scL for a predetermined time, and lowers the overcurrent detection signal scL to a low level after the predetermined time elapses.
  • the gate signal generation circuit 28b receives the high level overcurrent detection signal scL, the gate signal generation circuit 28b forcibly lowers the gate signal smdL to a low level.
  • the overcurrent detection signal scL changes from low level to high level, and the gate signal smdL changes from high level to low level, so that the gate-source voltage VgsL of the semiconductor switching element QL decreases after time t12.
  • the overcurrent of the drain current IdL is eliminated. Note that FIG.
  • FIG. 21 shows an example in which the control unit 4 of the semiconductor control device 1 changes the command signal sigL to a low level in response to a high level overcurrent detection signal scL at time t12. Since the control unit 4 itself does not output a high-level command signal sigL due to noise, the action of lowering the command signal sigL to a low level is enhanced to promptly eliminate the noise of the command signal sigL. For example, by turning on a plurality of transistors that connect the wiring to which the command signal sigL is transmitted and the ground wiring (ground wiring) that is the reference for the low potential of the control unit 4, the action of lowering the command signal sigL to a low level is enhanced. To do.
  • the signal extension circuit 10b raises the feedback stop signal sswL to a high level for a preset time in response to a change in the command signal sigL from a high level to a low level, that is, a fall of the command signal sigL at time t12. Even if the noise of the command signal sigL continues until the time t12a after the time t12, the overcurrent detection signal scL maintains a high level, so that the gate signal smdL is maintained at a low level and the overcurrent again. Can be prevented from occurring.
  • the overcurrent detection circuit 40 integrates the electromotive voltage generated in the current-voltage converters 9a and 9b with the operational amplifier 43, and determines the overcurrent state with the comparator 42. When the overcurrent state is detected, the overcurrent detection circuit 40 generates high-level overcurrent detection signals scH and scL extended by the signal extension circuit 41.
  • the gate signal generation circuits 28a and 28b lower the gate signals smdH and smdL via the inverting circuit 38 and the integrating circuit 39 in response to the high level overcurrent detection signals scH and scL.
  • the overcurrent detection signals scH and scL are also transmitted to the control unit 4.
  • the control unit 4 changes the command signals sigH and sigL to a low level so as to change the semiconductor switching elements QH and QL to the off state according to the high level overcurrent detection signals scH and scL, and the overcurrent occurs again. To prevent that.
  • the semiconductor control device 1 of the fourth embodiment uses the overcurrent detection signals scH and scL to forcibly lower the gate signals smdH and smdL to low levels by the gate signal generation circuits 28a and 28b, and the gate signal generation circuits 28a, The control unit 4 forcibly lowers the command signals sigH and sigL input to 28b to a low level.
  • the semiconductor control device 1 of the fourth embodiment also uses the detection voltages of the current-voltage converters 9a and 9b provided for the purpose of shortening the dead time in combination with the overcurrent determination to determine the overcurrent. It is not necessary to separately provide a current-voltage converter for overcurrent, and the configuration for overcurrent determination can be simplified.
  • the semiconductor control device 1 of the fourth embodiment is the same as the semiconductor control device 1 of the first embodiment except for the difference from the semiconductor control device 1 according to the first embodiment described above, the semiconductor of the first embodiment described above Along with an effect superior to that of the control device 1, the same effect as that of the semiconductor control device 1 of the first embodiment can be realized.
  • the coils 21a and 21b are illustrated as the current-voltage converters 9a and 9b, but the inductance of the source side wiring of the semiconductor switching elements QH and QL, and other current sensors such as Rogowski type and Hall element type. It may be 29. Further, the overcurrent detection circuit 40 is based on the information on the time change of the drain currents IdH and IdL, that is, the information on d (IdH) / dt and the information on d (IdL) / dt, and the coils 21a which are current-voltage converters 9a and 9b.
  • the overcurrent detection circuit 40 may be configured to determine the overcurrent from the time change information of the drain currents IdH and IdL without integrating.
  • FIG. 22 is a diagram showing the configuration of the power conversion device according to the fifth embodiment
  • FIG. 23 is a diagram showing the configuration of the drive control unit of FIG. 22.
  • the fifth embodiment is an example of the power conversion device 100 provided with the semiconductor control device 1 according to any one of the first to fourth embodiments.
  • the power conversion device 100 includes a power conversion unit 90 including at least one upper and lower arm and a semiconductor control device 1.
  • the power conversion device 100 shown in FIG. 22 shows an example of driving the motor 74.
  • the motor 74 is, for example, a three-phase AC motor
  • the inverter device 73 which is the power conversion unit 90, is a so-called three-phase inverter.
  • the inverter device 73 converts the DC power of the DC power source 70 into three-phase AC power, and supplies the converted AC power to the motor 74, which is an AC load.
  • the semiconductor switching elements Q3, Q4, Q5, Q6, Q7, and Q8 are, for example, power MOSFETs.
  • the semiconductor control device 1 drives the semiconductor switching elements Q3 to Q8.
  • the semiconductor control device 1 in the power conversion device 100 has current detectors 20u, 20v, 20w and u-phase, which detect the output currents Imu of u-phase, v-phase, and w-phase corresponding to each phase of three-phase alternating current. It includes a drive control unit 30 that drives the upper and lower arms of the v-phase and the w-phase.
  • the inverter device 73 includes three upper and lower arms connected between the positive power supply line 51 and the negative power supply line 52, and an input capacitor 83.
  • the u-phase upper and lower arms are semiconductor switching elements Q3 and Q4, the v-phase upper and lower arms are semiconductor switching elements Q5 and Q6, and the w-phase upper and lower arms are semiconductor switching elements Q7 and Q8.
  • the positive power supply line 51 is connected to the DC terminal 85p, and the negative power supply line 52 is connected to the DC terminal 85m.
  • the inter-element terminal Tb1 which is the output end of the u-phase upper and lower arms, that is, the connection end between the semiconductor switching element Q3 and the semiconductor switching element Q4, is connected to the AC terminal 86u.
  • the inter-element terminal Tb2 which is the output end of the v-phase upper and lower arm, that is, the connection end between the semiconductor switching element Q5 and the semiconductor switching element Q6, is connected to the AC terminal 86v, and the output end of the w-phase upper and lower arm That is, the inter-element terminal Tb3, which is the connection end between the semiconductor switching element Q7 and the semiconductor switching element Q8, is connected to the AC terminal 86w.
  • the positive side of the DC power supply 70 is connected to the DC terminal 85p, and the negative side of the DC power supply 70 is connected to the DC terminal 85m.
  • the AC terminals 86u, 86v, and 86w are connected to the u-phase, v-phase, and w-phase of the motor 74, respectively.
  • the inter-element terminals Tb2 and Tb3 are described near the black circles.
  • the drive control unit 30 is a u-phase upper / lower arm, that is, a gate drive unit 2u, 3u that drives the semiconductor switching elements Q3, Q4, and a v-phase upper / lower arm, that is, a gate drive unit 2v, 3v that drives the semiconductor switching elements Q5, Q6.
  • the w-phase upper and lower arms that is, the gate drive units 2w and 3w that drive the semiconductor switching elements Q7 and Q8, the control unit 4u that controls the gate drive units 2u and 3u, and the control unit that controls the gate drive units 2v and 3v. It includes a 4v and a control unit 4w that controls the gate drive units 2w and 3w.
  • the gate drive units 2u, 2v, 2w, gate drive units 3u, 3v, 3w, control units 4u, 4v, and 4w are the gate drive unit 2, the gate drive unit 3, and the control unit in any one of the first to fourth embodiments, respectively. Same as 4.
  • the control unit 4u generates command signals sigHu and sigLu having a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig1u output from the current detector 20u.
  • the control unit 4v generates command signals sigHv and sigLv of a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig1v output from the current detector 20v.
  • the control unit 4w generates command signals sigHw and sigLw having a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig1w output from the current detector 20w.
  • the gate drive unit 2u outputs the gate-source voltage VgsHu to the semiconductor switching element Q3 based on the command signal sigHu output from the control unit 4u.
  • the gate drive unit 3u outputs the gate-source voltage VgsLu to the semiconductor switching element Q4 based on the command signal sigLu output from the control unit 4u.
  • the gate drive unit 2v outputs the gate-source voltage VgsHv to the semiconductor switching element Q5 based on the command signal sigHv output from the control unit 4v.
  • the gate drive unit 3v outputs the gate-source voltage VgsLv to the semiconductor switching element Q6 based on the command signal sigLv output from the control unit 4v.
  • the gate drive unit 2w outputs the gate-source voltage VgsHw to the semiconductor switching element Q7 based on the command signal sigHw output from the control unit 4w.
  • the gate drive unit 3w outputs the gate-source voltage VgsLw to the semiconductor switching element Q8 based on the command signal sigLw output from the control unit 4w.
  • the semiconductor control device 1 Since the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the fifth embodiment, a limiting voltage is applied to the semiconductor switching element to short-circuit the arm when the arm is actively short-circuited. Unlike the semiconductor control device (semiconductor control device of the comparative example) to which the method of Patent Document 1 in which the current becomes large is applied, the case where the motor 74 is not driven with a light load while suppressing the deterioration of the power conversion efficiency when the motor 74 is driven with a light load. Dead time can be shortened.
  • the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the fifth embodiment, the ratio of the short-circuit current to the load current flowing through the motor 74 as compared with the semiconductor control device of the comparative example. Is small, so that the power conversion efficiency of the inverter device 73, which is the power conversion unit 90, can be improved by shortening the dead time when the load is not light. Further, since the power conversion device 100 of the fifth embodiment uses the semiconductor control device 1 of any of the first to fourth embodiments, the effect of the semiconductor control device 1 of any of the first to fourth embodiments is realized. can do.
  • the dead time can be shortened even with a small load current, so that the motor 74 is driven with a light load. In this case, the dead time can be shortened as in the case where the load is not light.
  • the power conversion device 100 of the fifth embodiment can shorten the dead time regardless of the driving state of the motor 74, that is, the light and heavy load state. In the power conversion device 100 of the fifth embodiment, the power conversion efficiency of the power conversion unit 90 is improved by shortening the dead time.
  • SiC-MOSFETs using wide bandgap semiconductors are applied as the semiconductor switching elements Q3 to Q8, it is possible to suppress the energization deterioration of the parasitic diode due to the crystal defect of SiC, and the power conversion unit 90. It is possible to improve the reliability of the inverter device 73 and extend the product life.
  • FIG. 24 is a diagram showing the configuration of another power conversion device according to the fifth embodiment.
  • the power conversion device 100 shown in FIG. 24 shows an example in which the AC power supplied from the AC power supply 75 is converted into DC power and supplied to the DC load 72.
  • the power conversion device 100 of the fifth embodiment is a power conversion unit including an upper and lower arms including an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52. It includes 90 and a semiconductor control device 1 that drives a plurality of semiconductor switching elements Q3, Q4, Q5, Q6, Q7, and Q8 that form upper and lower arms.
  • the power conversion unit 90 is either an inverter device 73 that converts DC power into AC power, or an AC-DC converter 91 that converts AC power into DC power.
  • the semiconductor control device 1 is a semiconductor that drives a plurality of semiconductor switching elements Q3 to Q8 constituting an upper and lower arm composed of an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52.
  • the semiconductor control device 1 has a first command signal (command signal sigH) and a second command signal (command signal sigH) that command the on / off of the semiconductor switching elements Q3, Q5, Q7 of the upper arm and the semiconductor switching elements Q4, Q6, Q8 of the lower arm, respectively.
  • a control unit 4 that generates a command signal sigL), and a first gate drive unit (gate drive unit 2) that drives the semiconductor switching elements Q3, Q5, and Q7 of the upper arm based on the first command signal (command signal sigH).
  • the second gate drive unit (gate drive unit 3) that drives the semiconductor switching elements Q4, Q6, and Q8 of the lower arm based on the second command signal (command signal sigL), and the upper arm and the lower arm are connected.
  • the Current detectors 20u, 20v which directly or indirectly detect the intermediate terminal current (output current Imu) flowing through the intermediate terminals (inter-element terminals Tb1, Tb2, Tb3) and output the current detection signals sig1u, sig1v, sig1w, It is equipped with 20w.
  • the first gate drive unit (gate drive unit 2) and the second gate drive unit (gate drive unit 3) have a detection voltage VexH based on the rate of change of the main currents (drain currents IdH, IdL) of the semiconductor switching elements Q3 to Q8.
  • the current-voltage converters 9a and 9b that output VexL and the commutation operation of the semiconductor switching elements Q3 to Q8 are determined based on the detected voltages VexH and VexL.
  • the circuits 6a and 6b and the corresponding first command signals (command signal sigL) in the first command signal (command signal sigH) and the second command signal (command signal sigL) whose output waveforms are changed based on the current detection signals sig1u, sig1v and sig1w The first signal in which the command signal sigH) or the second command signal (command signal sigL) is corrected based on the determination signals sonH, soffH, sonL, and soffL, or the corresponding first command signal (command signal sigH) or second command.
  • Gate signal generation circuits 5a and 5b that generate a second signal whose signal (command signal sigL) is corrected based on the determination signals sonH, soffH, sonL, soffL and the current detection signals sig1u, sig1v, and sig1w as gate signals smdH and smdL.
  • buffer circuits 11a and 11b for applying a voltage (gate-source voltage VgsH, VgsL) to the gates of the semiconductor switching elements Q3 to Q8 based on the gate signals smdH and smdL.
  • the power conversion device 100 of the fifth embodiment changes the output waveform based on the current detection signals sig1u, sig1v, sig1w detected by the gate signal generation circuits 5a and 5b by the current detectors 20u, 20v and 20w.
  • the first signal obtained by correcting the first command signal (command signal sigH) and the second command signal (command signal sigL), or the first command signal (command signal sigH) and the second command signal (command signal sigL) are current.
  • the dead times Tdr2 and Tdf2 are suppressed regardless of the light and heavy load conditions while suppressing the deterioration of the power conversion efficiency under a light load. Can be shortened.
  • FIG. 25 is a diagram showing the configuration of the power conversion device according to the sixth embodiment.
  • the sixth embodiment is an example of the power conversion device 100 including the semiconductor control device 1 according to any one of the first to fourth embodiments.
  • the power conversion unit 90 is a boost converter 71
  • the boost converter 71 supplies power to the DC load 72.
  • the semiconductor switching elements Q11 and Q12 are, for example, power MOSFETs.
  • the semiconductor control device 1 in the power conversion device 100 includes a current detector 20i that detects the input current of the boost converter 71, and a drive control unit 30 that drives an upper and lower arm including semiconductor switching elements Q11 and Q12.
  • the boost converter 71 includes an input capacitor 80 connected between the low voltage power supply line 55 and the negative power supply line 52, one upper and lower arm connected between the high voltage power supply line 54 and the negative power supply line 52, and the boost converter 71. It includes an output capacitor 82 and a booster reactor 81 connected between the low-voltage power supply line 55 and the inter-element terminal Tb4.
  • the low-voltage power supply line 55 is connected to the DC terminal 87p on the input side
  • the negative power supply line 52 is connected to the DC terminal 87m on the input side and the DC terminal 88m on the output side.
  • the high-voltage power supply line 54 is connected to the DC terminal 88p on the output side.
  • the positive side of the DC power supply 70 is connected to the DC terminal 87p, and the negative side of the DC power supply 70 is connected to the DC terminal 87m.
  • the DC terminals 88p and 88m on the output side are connected to the DC load 72.
  • the drive control unit 30 includes upper and lower arms, that is, gate drive units 2 and 3 for driving the semiconductor switching elements Q11 and Q12, and a control unit 4 for controlling the gate drive units 2 and 3.
  • the gate drive unit 2, the gate drive unit 3, and the control unit 4 are the same as the gate drive unit 2, the gate drive unit 3, and the control unit 4 in any one of the first to fourth embodiments, respectively.
  • the control unit 4 generates command signals sigH and sigL of a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig2 output from the current detector 20i.
  • the gate drive unit 2 outputs the gate-source voltage VgsH to the semiconductor switching element Q11 based on the command signal sigH output from the control unit 4.
  • the gate drive unit 3 outputs the gate-source voltage VgsL to the semiconductor switching element Q12 based on the command signal sigL output from the control unit 4.
  • the current detection signal sig1 in the semiconductor control device 1 of any one of the first to fourth embodiments is read as the current detection signal sig2.
  • the power conversion device 100 of the sixth embodiment adjusts the set dead time or the simultaneous on period provided in the command signal sigH and the command signal sigL based on the current detection signal sig2 to improve the power conversion efficiency in the case of a light load. Deterioration can be suppressed. Further, since the power conversion device 100 of the sixth embodiment uses the semiconductor control device 1 of any one of the first to fourth embodiments, the effect of the semiconductor control device 1 of any of the first to fourth embodiments is realized. can do.
  • the semiconductor control device 1 Since the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the sixth embodiment, a limiting voltage is applied to the semiconductor switching element to short-circuit the arm when the arm is actively short-circuited. Unlike the semiconductor control device of the comparative example to which the method of Patent Document 1 in which the current becomes large is applied, the dead time when the DC load 72 is not light load is suppressed while suppressing the deterioration of the power conversion efficiency when the DC load 72 is driven by the light load. Can be shortened.
  • the power conversion device 100 even if there is an arm short circuit, when the ratio of the short circuit current to the load current flowing through the DC load 72 is small, that is, when the load is not light, the shorter the dead time, the higher the power conversion efficiency. Since the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the sixth embodiment, the short-circuit current with respect to the load current flowing through the DC load 72 is higher than that of the semiconductor control device of the comparative example. Since the ratio is small, the power conversion efficiency of the boost converter 71, which is the power conversion unit 90, can be improved by shortening the dead time when the load is not light.
  • the dead time can be shortened even with a small load current, so that the DC load 72 is driven with a light load.
  • the dead time can be shortened as in the case where the load is not light.
  • the power conversion device 100 of the sixth embodiment can shorten the dead time regardless of the lightness and weight of the DC load 72.
  • the power conversion efficiency of the power conversion unit 90 is improved by shortening the dead time.
  • the step-up reactor 81 can be miniaturized by applying a high-speed switching element using a wide bandgap semiconductor as the semiconductor switching elements Q11 and Q12.
  • a high-speed switching element using a wide bandgap semiconductor as the semiconductor switching elements Q11 and Q12.
  • the carrier cycle which is the basis of the frequencies of the command signals sigH and sigL.
  • the semiconductor switching elements Q11 and Q12 are driven so that the carrier period is 10 ⁇ s and the on-duty is 50%.
  • the ideal pulse width of the command signals sigH and sigL for driving the semiconductor switching elements Q11 and Q12 is 5 ⁇ s.
  • the conventional boost converter which does not have the features of the semiconductor control device 1 of the first to fourth embodiments, it is necessary to provide a dead time in consideration of an arm short circuit.
  • the dead times at the turn-on and turn-off of the semiconductor switching elements Q11 and Q12 are both 0.5 ⁇ s, the effective pulse widths of the command signals sigH and sigL are reduced to 4 ⁇ s.
  • the ratio of the time during which the current flows through the parasitic diode having poor conduction characteristics increases, and the power conversion efficiency decreases.
  • the effective maximum on-duty is reduced by adding the dead time, so that the boostable range is reduced.
  • the DC load 72 is driven with a light load by applying the semiconductor control device 1 of any one of the first to fourth embodiments. Since it is possible to shorten the dead time when the load is not light while suppressing the deterioration of the power conversion efficiency in the case, the decrease in the power conversion efficiency is prevented in the case of a light load and a heavy load, and the range in which boosting is possible is widened. Further, in the boost converter device which is the power conversion device 100 of the sixth embodiment, by applying the semiconductor control device 1 of the third embodiment, the power conversion efficiency deteriorates when the DC load 72 is driven with a light load.
  • the power conversion device 100 of the sixth embodiment can suppress the energization deterioration of the parasitic diode due to the crystal defect of the SiC, and is a boost converter. It is possible to improve the reliability of 71 and extend the product life.
  • the power conversion device 100 of the sixth embodiment is not limited to this, and as shown in FIG. 26, the power conversion unit 90 is a buck converter 69 that operates by exchanging the DC power supply 70 and the DC load 72. It may be a buck converter device. Further, the power conversion device 100 of the sixth embodiment may be a buck-boost converter device in which the power conversion unit 90 is a buck-boost converter in which a boost converter and a step-down converter are combined.
  • FIG. 26 is a diagram showing a configuration of another power conversion device according to the sixth embodiment. The step-down converter 69 has the same configuration as the step-up converter 71.
  • the power conversion device 100 of the sixth embodiment is an upper and lower arm composed of an upper arm and a lower arm connected in series between the high-voltage power supply line 54, which is the positive power supply line, and the negative power supply line 52.
  • a power conversion unit 90 including the above, and a semiconductor control device 1 for driving a plurality of semiconductor switching elements Q11 and Q12 constituting the upper and lower arms are provided.
  • the power conversion unit 90 is either a boost converter 71 that converts DC power into boosted DC power, or a step-down converter 69 that converts DC power into step-down DC power.
  • the semiconductor control device 1 includes a plurality of semiconductor switching elements Q11, which constitute an upper and lower arm composed of an upper arm and a lower arm connected in series between the positive power supply line (high voltage power supply line 54) and the negative power supply line 52.
  • This is a semiconductor control device that drives Q12.
  • the semiconductor control device 1 controls to generate a first command signal (command signal sigH) and a second command signal (command signal sigL) that command the on / off of the semiconductor switching element Q11 of the upper arm and the semiconductor switching element Q12 of the lower arm, respectively.
  • the first gate drive unit (gate drive unit 2) that drives the semiconductor switching element Q11 of the upper arm based on the first command signal (command signal sigH), and the second command signal (command signal sigL).
  • Intermediate terminal current that flows through the second gate drive unit (gate drive unit 3) that drives the semiconductor switching element Q12 of the lower arm and the intermediate terminal (inter-element terminal Tb4) to which the upper arm and lower arm are connected. It is provided with a current detector 20i that directly or indirectly detects Imu) and outputs a current detection signal sig2.
  • the first gate drive unit (gate drive unit 2) and the second gate drive unit (gate drive unit 3) have a detection voltage VexH based on the rate of change of the main currents (drain currents IdH, IdL) of the semiconductor switching elements Q11 and Q12.
  • the current-voltage converters 9a and 9b that output VexL and the commutation operation of the semiconductor switching elements Q11 and Q12 are determined based on the detected voltages VexH and VexL.
  • the gate signal generation circuits 5a and 5b, and the gate signals smdH and smdL Based on this, buffer circuits 11a and 11b for applying a voltage (gate-source voltage VgsH, VgsL) to the gates of the semiconductor switching elements Q11 and Q12 are provided.
  • Embodiment 7 is a diagram showing the configuration of the power conversion device according to the seventh embodiment
  • FIG. 28 is a diagram showing the configuration of the drive control unit of FIG. 27.
  • the power conversion device 100 shown in FIG. 27 is a boost-type inverter system, and is an example in which the power conversion unit 90 includes the inverter device 73 of FIG. 22 and the boost converter 71 of FIG.
  • the semiconductor control device 1 drives the semiconductor switching elements Q11 and Q12 of the boost converter 71 and the semiconductor switching elements Q3 to Q8 of the inverter device 73.
  • the semiconductor control device 1 in the power conversion device 100 includes a current detector 20i that detects the input current of the boost converter 71, and u-phase, v-phase, and w-phase output currents corresponding to each of the three-phase AC phases of the motor 74. It includes current detectors 20u, 20v, 20w for detecting Imu, and a drive control unit 30 for driving the upper and lower arms of the boost converter 71 and the u-phase, v-phase, and w-phase upper and lower arms of the inverter device 73, respectively.
  • the DC voltage of the DC power supply 70 is boosted by the boost converter 71, the boosted DC voltage is converted into AC by the inverter device 73, and the converted AC power is supplied to the motor 74.
  • the motor 74 is driven by being driven.
  • the power conversion device 100 of the seventh embodiment is applied to, for example, an electric vehicle.
  • the inverter device 73 shown in FIG. 27 is the same as the inverter device 73 shown in FIG.
  • the high-voltage power supply line to which the semiconductor switching element Q11 is connected is the positive power supply line 51 of the inverter device 73
  • the high-voltage power supply line is the same as that of the boost converter 71 shown in FIG.
  • the difference is that there is no output capacitor 82 between the positive power supply line 51 and the negative power supply line 52.
  • the DC terminal 88p of the boost converter 71 is connected to the DC terminal 85p of the inverter device 73
  • the DC terminal 88m of the boost converter 71 is connected to the DC terminal 85m of the inverter device 73.
  • the inter-element terminals Tb1, Tb2, and Tb3 are described near the black circles.
  • the drive control unit 30 in the power conversion device 100 of the seventh embodiment has an additional configuration for driving the semiconductor switching elements Q11 and Q12 of the boost converter 71 to the drive control unit 30 shown in FIG. 23.
  • the configuration for driving the semiconductor switching elements Q11 and Q12 of the boost converter 71 is a gate drive unit 2a and 3a for driving the semiconductor switching elements Q11 and Q12, and a control unit 4a for controlling the gate drive units 2a and 3a.
  • the configuration of the drive control unit 30, that is, the drive control unit 30 of the inverter device 73 shown in FIG. 23 will not be described.
  • the gate drive units 2u, 2v, 2w, 2a, gate drive units 3u, 3v, 3w, 3a, control units 4u, 4v, 4w, and 4a are the gate drive units 2 and gates according to any one of the first to fourth embodiments. It is the same as the drive unit 3 and the control unit 4.
  • the control unit 4a generates command signals sigHa and sigLa of a predetermined output waveform, that is, a predetermined output waveform, based on the current detection signal sig2 output from the current detector 20i.
  • the gate drive unit 2a outputs the gate-source voltage VgsHa to the semiconductor switching element Q11 based on the command signal sigHa output from the control unit 4a.
  • the gate drive unit 3a outputs the gate-source voltage VgsLa to the semiconductor switching element Q12 based on the command signal sigLa output from the control unit 4a.
  • the current detection signals sig1 and commands of the first to fourth embodiments are driven.
  • Signals sigH, sigL, gate-source voltages VgsH, and VgsL are distinguished by using signals or voltages to which "u", "v", "w", and "a" are added, respectively.
  • the current detection signal sig1 in the semiconductor control device 1 according to any one of the first to fourth embodiments is replaced with the current detection signal sig2.
  • the inverter device 73 in the power conversion device 100 of the seventh embodiment has command signals sigHu, sigHv, sigHw based on the current detection signals sig1u, sig1v, and sig1w in the upper and lower arms corresponding to the u-phase, v-phase, and w-phase.
  • the boost converter 71 in the power conversion device 100 of the seventh embodiment has a light load by adjusting the set dead time or the simultaneous on period provided in the command signal sigHa and the command signal sigLa based on the current detection signal sig2. It is possible to suppress the deterioration of the power conversion efficiency in the case.
  • the semiconductor control device 1 Since the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the seventh embodiment, a limiting voltage is applied to the semiconductor switching element to short-circuit the arm when the arm is actively short-circuited. Unlike the semiconductor control device of the comparative example to which the method of Patent Document 1 in which the current becomes large is applied, the dead time when the motor 74 is not driven with a light load is shortened while suppressing the deterioration of the power conversion efficiency when the motor 74 is driven with a light load. can do.
  • the semiconductor control device 1 according to any one of the first to fourth embodiments is used in the power conversion device 100 of the seventh embodiment, the ratio of the short-circuit current to the load current flowing through the motor 74 as compared with the semiconductor control device of the comparative example. Is small, so that the power conversion efficiency of the boost converter 71 and the inverter device 73, which are the power conversion units 90, can be improved by shortening the dead time when the load is not light.
  • the dead time can be shortened even with a small load current, so that the motor 74 has a light load.
  • the dead time can be shortened as in the case where the load is not light.
  • the power conversion device 100 of the seventh embodiment can shorten the dead time regardless of the driving state of the motor 74, that is, the light and heavy load state.
  • the power conversion efficiency of the power conversion unit 90 is improved by shortening the dead time.
  • the semiconductor control device 1 according to any one of the first to fourth embodiments is used as the power conversion device 100 according to the seventh embodiment, the effect of the semiconductor control device 1 according to any one of the first to fourth embodiments can be realized. Can be done.
  • the SiC-MOSFET is applied to the semiconductor switching elements Q3 to Q8, Q11, and Q12, the power conversion device 100 of the seventh embodiment can suppress the energization deterioration of the parasitic diode due to the crystal defect of SiC. This makes it possible to improve the reliability of the inverter device 73 and the boost converter 71 and extend the product life.
  • the power conversion device 100 shown in FIG. 27 shows an example of a boost-type inverter device including a boost converter 71 and an inverter device 73 as the power conversion unit 90.
  • the power conversion device 100 of the seventh embodiment is not limited to this.
  • a step-down converter or a step-up / down converter may be used instead of the boost converter 71.
  • the power conversion unit 90 may be a step-down inverter device including a step-down converter 69 and an inverter device 73, or a step-down pressure type inverter device including a step-down converter 69, a boost converter 71 and an inverter device 73.
  • an AC-DC converter 91 that converts the AC power shown in FIG. 24 into DC power may be used.
  • the DC load 72 is connected to the DC terminals 87p and 87m as shown in FIG. 24.
  • the boost converter 71 may be a step-down converter or a buck-boost converter.
  • the power conversion device 100 of the seventh embodiment is a power conversion unit including an upper and lower arms including an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52.
  • the 90 and a semiconductor control device for driving a plurality of semiconductor switching elements Q3, Q4, Q5, Q6, Q7, Q8, Q11, and Q12 constituting the upper and lower arms are provided.
  • the power conversion unit 90 is any one of a step-up inverter device including a boost converter 71 and an inverter device 73, and a step-down inverter device including a step-down converter 69 and an inverter device 73.
  • the semiconductor control device 1 comprises a plurality of semiconductor switching elements Q3 to Q8, Q11, and Q12 constituting an upper and lower arm composed of an upper arm and a lower arm connected in series between the positive power supply line 51 and the negative power supply line 52. It is a semiconductor control device that drives.
  • the semiconductor control device 1 has a first command signal (command signal sigH) and a first command signal (command signal sigH) for commanding on / off of the semiconductor switching elements Q3, Q5, Q7, Q11 of the upper arm and the semiconductor switching elements Q4, Q6, Q8, Q12 of the lower arm, respectively.
  • a control unit 4 that generates a command signal (command signal sigL) and a first gate drive unit (1st gate drive unit) that drives the semiconductor switching elements Q3, Q5, Q7, and Q11 of the upper arm based on the first command signal (command signal sigH).
  • the intermediate terminal current (output current Imu) flowing through the intermediate terminals (inter-element terminals Tb1, Tb2, Tb3, Tb4) to which the lower arm is connected is directly or indirectly detected, and the current detection signals sig1u, sig1v, sig1w , 20u, 20v, 20w, 20i, and current detectors 20u, 20v, 20w, 20i, which output sig2.
  • the first gate drive unit (gate drive unit 2) and the second gate drive unit (gate drive unit 3) are based on the rate of change of the main currents (drain currents IdH, IdL) of the semiconductor switching elements Q3 to Q8, Q11, and Q12.
  • the commutation operation of the semiconductor switching elements Q3 to Q8, Q11 and Q12 is determined and the determination signals sonH, softH and sonL , SoffL output commutation determination circuits 6a, 6b, and the first command signal (command signal sigH) and the second command signal (command signal) whose output waveforms are changed based on the current detection signals sig1u, sig1v, sig1w, and sig2.
  • the corresponding first command signal (command signal sigH) or the second command signal (command signal sigL) in sigL) is corrected based on the determination signals sonH, soffH, sonL, soffL, or the corresponding first command.
  • the gate signal smdH is a second signal in which the signal (command signal sigH) or the second command signal (command signal sigL) is corrected based on the determination signals sonH, soffH, sonL, soffL and the current detection signals sig1u, sig1v, sig1w, sig2.
  • the power conversion device 100 of the seventh embodiment is based on the current detection signals sig1u, sig1v, sig1w, sig2 detected by the gate signal generation circuits 5a and 5b by the current detectors 20u, 20v, 20w and 20i.
  • the semiconductor switching element is not limited to this.
  • MOSFET an IGBT, a thyristor, or a GTO (Gate Turn-off thyristor) may be used as a semiconductor switching element.
  • the power conversion device 100 is not limited to this, and is arbitrary. It may be a multi-level power conversion device in which a number of switching elements are connected in series. That is, by applying the semiconductor control device 1 according to any one of the first to fourth embodiments, the semiconductor control device 1 according to the first to fourth embodiments is applied to each dead time provided to prevent a short circuit generated when the semiconductor switching elements connected in series are turned on at the same time. It is possible to shorten the dead time when the load is not light while suppressing the deterioration of the power conversion efficiency under the light load.
  • the semiconductor control device 1 of the third embodiment By applying the semiconductor control device 1 of the third embodiment to each dead time provided to prevent a short circuit generated when the semiconductor switching elements connected in series are turned on at the same time, the power conversion efficiency in a light load can be improved. The dead time can be shortened regardless of the light and heavy load conditions while suppressing deterioration. Further, by applying the semiconductor control device 1 according to any one of the first to fourth embodiments, the semiconductor control device 1 according to the first to fourth embodiments is applied to each dead time provided to prevent a short circuit that occurs when the semiconductor switching elements connected in series are turned on at the same time. The power conversion efficiency of the power conversion unit 90 can be improved, and when a SiC-MOSFET is applied to the semiconductor switching element, it is possible to suppress the energization deterioration of the parasitic diode due to the crystal defect of SiC.
  • FIG. 29 is a diagram showing an example of a hardware configuration that realizes the functions of the gate drive unit and the control unit.
  • the functions of the feedback stop circuits 7a and 7b and the signal extension circuits 10a and 10b in the gate drive units 2 and 3 may also be realized by the software in the control unit 4. That is, functions other than the control power supplies 8a and 8b, the buffer circuits 11a and 11b, the gate resistance circuits 12a and 12b, and the gate protection circuits 13a and 13b may be realized by the software in the control unit 4. Further, the history of the output information of the commutation determination circuit 6a is recorded in the storage device and learned by the processing device, so that the control can be optimized during operation. As for the functions realized by software, a plurality of processors 98 and a plurality of memories 99 may cooperate to execute each function.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

半導体制御装置1は、素子(QH、QL)をそれぞれ駆動するゲート駆動部(2、3)と、素子(QH)と素子(QL)とが接続された中間端子(Tb)に流れる電流(Imu)を直接的又は間接的に検出して電流検出信号(sig1)を出力する電流検出器20と、を備える。ゲート駆動部(2、3)は、ゲート信号生成回路(5a、5b)を備える。ゲート信号生成回路(5a、5b)は、電流検出信号(sig1)に基づいて制御部4により変更された対応する指令信号(sigH、sigL)が素子(QH、QL)の主電流(IdH、IdL)の変化率が反映された回路(6a、6b)の出力に基づいて補正された第一信号、又は制御部4が出力した対応する指令信号(sigH、sigL)が回路(6a、6b)の出力及び電流検出信号(sig1)に基づいて補正された第二信号をゲート信号(smdH、smdL)として生成する。

Description

半導体制御装置及び電力変換装置
 本願は、上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置及びこれを備えた電力変換装置に関するものである。
 インバータ装置等の電力変換部と電力変換部を制御する制御部とを備えた電力変換装置は、半導体スイッチング素子のオンオフ動作によって電力変換を実現している。半導体スイッチング素子としては、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等に代表される電圧駆動型のスイッチング素子がある。適宜、半導体スイッチング素子を単にスイッチング素子と呼ぶ。
 近年、電力変換装置の高パワー密度化を目的として、コンデンサ及びインダクタ等が小型化されると共にスイッチング素子のオンオフのスイッチングが高周波化される傾向がある。電力変換装置では、直列に接続された複数のスイッチング素子が同時にオンすることによってアーム短絡が生じる。このようなアーム短絡の発生を防止するため、複数のスイッチング素子が同時にオフされる期間であるデッドタイムが設けられている。通常、デッドタイムは一定の時間に設定される。そのため、スイッチング素子がオンオフするスイッチングの高周波化に伴い、キャリア周期におけるデッドタイムの時間的割合が相対的に大きくなる。スイッチング素子としてMOSFETが用いられる場合には、デッドタイム中に寄生ダイオードの導通損失が発生する。デッドタイムの時間的割合が増加すると、このような導通損失が発生しやすくなる。その結果、電力変換装置の電力変換効率が低下する。また、電力変換装置が例えば昇圧コンバータである場合、デッドタイムの時間的割合が増加することによって実効的なオンデューティが低下する。そのため、昇圧可能な範囲が縮小する。
特開2019-41514号公報(図1)
 スイッチング素子としてMOSFETが用いられる場合には、スイッチング素子の動作には、ゲートをオン及びオフすることでドレイン側からソース側に電流がそれぞれ導通及び遮断する動作であるMOS動作(順方向導通動作)と、ゲートをオン及びオフすることでソース側からドレイン側に電流がそれぞれ導通及び遮断する動作である同期整流動作(逆方向導通動作)とがある。同期整流開始の際及び同期整流終了の際のデッドタイムを短縮する方法が、特許文献1に開示されている。この方法では、半導体制御回路が、駆動するMOSFETのデッドタイム期間中のゲート電圧を閾値電圧よりも大きくゲート電源電圧よりも小さな所定値(制限電圧)に保持し、かつ寄生ダイオードを流れる電流の変化を検出してゲートを完全にオン又はオフする方法である。すなわち、特許文献1の方法は、積極的に上下アームを短絡させることでデッドタイムを最小化する方法であり、デッドタイム期間中のゲート電圧を制限することで短絡電流を抑制すると共にMOSFETに電流の一部を通電させことで寄生ダイオードの通電電流を低減することができる。しかしながら、この場合は、小さな負荷電流に対しては発生する短絡電流の比率が相対的に大きくなるため、小さな負荷電流が流れる軽負荷における電力変換装置の電力変換効率が低下する問題がある。
 本願明細書に開示される技術は、上記のような課題を解決するためになされたものであり、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することが可能な半導体制御装置及び電力変換装置を得ることを目的とする。
 本願明細書に開示される一例の半導体制御装置は、正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置である。半導体制御装置は、上アームの半導体スイッチング素子及び下アームの半導体スイッチング素子のオンオフをそれぞれ指令する第一指令信号及び第二指令信号を生成する制御部と、第一指令信号に基づいて上アームの半導体スイッチング素子を駆動する第一ゲート駆動部と、第二指令信号に基づいて下アームの半導体スイッチング素子を駆動する第二ゲート駆動部と、上アームと下アームとが接続された中間端子に流れる中間端子電流を直接的又は間接的に検出して電流検出信号を出力する電流検出器と、を備えている。第一ゲート駆動部及び第二ゲート駆動部は、半導体スイッチング素子の主電流の変化率に基づいて検出電圧を出力する電流電圧変換器と、検出電圧に基づいて半導体スイッチング素子の転流動作を判定し判定信号を出力する転流判定回路と、電流検出信号に基づいて出力波形が変更された第一指令信号及び第二指令信号における対応する第一指令信号又は第二指令信号が判定信号に基づいて補正された第一信号、又は対応する第一指令信号又は第二指令信号が判定信号及び電流検出信号に基づいて補正された第二信号をゲート信号として生成するゲート信号生成回路と、ゲート信号に基づいて半導体スイッチング素子のゲートに電圧を印加するバッファ回路と、を備えている。
 本願明細書に開示される一例の半導体制御装置は、ゲート信号生成回路が、電流検出器で検出した電流検出信号に基づいて出力波形が変更された第一指令信号及び第二指令信号を補正した第一信号、又は第一指令信号及び第二指令信号を電流検出信号に基づいて補正した第二信号をゲート信号として生成するので、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。
実施の形態1に係る半導体制御装置の構成を示す図である。 図1の下アームを駆動するゲート駆動部の構成を示す図である。 図1の上アーム及び下アームの構成を示す図である。 図1のゲート抵抗回路及びゲート保護回路の構成を示す図である。 図2のゲート抵抗回路及びゲート保護回路の構成を示す図である。 実施の形態1に係る半導体制御装置の動作を説明するタイミングチャートである。 図1の制御部が出力する第一組の指令信号を示す図である。 図1の制御部が出力する第二組の指令信号を示す図である。 図1の他の電流電圧変換器の構成を示す図である。 図2の他の電流電圧変換器の構成を示す図である。 図1の電源線に流れる電流を推定する第一の電流推定器の構成を示す図である。 図1の電源線に流れる電流を推定する第二の電流推定器の構成を示す図である。 実施の形態2に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態3に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態3に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態4に係る半導体制御装置の構成を示す図である。 図16の下アームを駆動するゲート駆動部の構成を示す図である。 図16の過電流検出回路及びゲート信号生成回路の構成を示す図である。 図16の過電流検出回路の動作を説明するタイミングチャートである。 図17の過電流検出回路及びゲート信号生成回路の構成を示す図である。 図17の過電流検出回路の動作を説明するタイミングチャートである。 実施の形態5に係る電力変換装置の構成を示す図である。 図22の駆動制御部の構成を示す図である。 実施の形態5に係る他の電力変換装置の構成を示す図である。 実施の形態6に係る電力変換装置の構成を示す図である。 実施の形態6に係る他の電力変換装置の構成を示す図である。 実施の形態7に係る電力変換装置の構成を示す図である。 図27の駆動制御部の構成を示す図である。 ゲート駆動部及び制御部の機能を実現するハードウェア構成例を示す図である。
実施の形態1.
 実施の形態1の半導体制御装置1について、図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。他の実施の形態においても、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。図1は実施の形態1に係る半導体制御装置の構成を示す図であり、図2は図1の下アームを駆動するゲート駆動部の構成を示す図である。図3は図1の上アーム及び下アームの構成を示す図であり、図4、図5はそれぞれ図1、図2のゲート抵抗回路及びゲート保護回路の構成を示す図である。図6は、実施の形態1に係る半導体制御装置の動作を説明するタイミングチャートである。図7は図1の制御部が出力する第一組の指令信号を示す図であり、図8は図1の制御部が出力する第二組の指令信号を示す図である。図9は図1の他の電流電圧変換器の構成を示す図であり、図10は図2の他の電流電圧変換器の構成を示す図である。図11は図1の電源線に流れる電流を推定する第一の電流推定器の構成を示す図であり、図12は図1の電源線に流れる電流を推定する第二の電流推定器の構成を示す図である。半導体制御装置1は、半導体スイッチング素子QH及び半導体スイッチング素子QLを直列接続して構成される上下アームを駆動するものであり、半導体スイッチング素子QH、QLはそれぞれ上アーム、下アームである。ここでは図3に示すように半導体スイッチング素子QH、QLとして寄生ダイオードを備えたSiC(Silico Carbide)-MOSFETを適用した例を示している。半導体スイッチング素子QH、QLは、それぞれMOSFETすなわちMOSトランジスタM1と寄生ダイオードD1とを備えている。なお、図6では、半導体スイッチング素子QHが同期整流動作(逆方向導通動作)であり、半導体スイッチング素子QLがMOS動作(順方向導通動作)である場合を示している。同期整流動作(逆方向導通動作)においてドレイン電流は負側電源線52から正側電源線51の方向である逆方向に電流が流れ、MOS動作(順方向導通動作)においてドレイン電流は正側電源線51から負側電源線52の方向である逆方向に電流が流れる。同期整流動作(逆方向導通動作)の半導体スイッチング素子QHは逆方向導通動作素子ということもでき、MOS動作(順方向導通動作)の半導体スイッチング素子QLは順方向導通動作素子ということもできる。
 半導体制御装置1は、半導体スイッチング素子QH、QLを駆動する駆動制御部30と、上下アームの出力端子であって半導体スイッチング素子QH、QLの接続端である素子間端子Tbにおいて出力電流Imuを検出する電流検出器20を備えている。素子間端子Tbは、上アームと下アームとが接続された中間端子であり、出力電流Imuは中間端子電流である。駆動制御部30は、半導体スイッチング素子QH、QLのオンオフを指令する指令信号sigH、sigLを生成する制御部4、半導体スイッチング素子QH、QLを指令信号sigH、sigLに基づいてそれぞれ駆動するゲート駆動部2、3を備えている。図1では、半導体制御装置1が2レベルの上下アーム1相を駆動する例を示している。出力電流Imuは電源、負荷であるモータ等に流れる(図22、図24参照)。半導体スイッチング素子QHのドレインは正側電源線51の正側接続端子Tpに接続されており、半導体スイッチング素子QLのソースは負側電源線52の負側接続端子Tmに接続されている。半導体スイッチング素子QHのソースと半導体スイッチング素子QLのドレインとは、中間配線53の素子間端子Tbに接続されている。半導体スイッチング素子QHのソースとゲートとの間の電圧はゲートソース間電圧VgsHであり、半導体スイッチング素子QHのソースとドレインとの間の電圧はドレインソース間電圧VdsHである。半導体スイッチング素子QLのソースとゲートとの間の電圧はゲートソース間電圧VgsLであり、半導体スイッチング素子QLのソースとドレインとの間の電圧はドレインソース間電圧VdsLである。
 半導体制御装置1のゲート駆動部2、3は、それぞれ電源が異なる制御電源8a、8b備える。ゲート駆動部2は、制御電源8a、ゲート信号生成回路5a、転流判定回路6a、帰還停止回路7a、電流電圧変換器9a、信号伸長回路10a、バッファ回路11a、ゲート抵抗回路12a、ゲート保護回路13aを備えている。ゲート駆動部3は、制御電源8b、ゲート信号生成回路5b、転流判定回路6b、帰還停止回路7b、電流電圧変換器9b、信号伸長回路10b、バッファ回路11b、ゲート抵抗回路12b、ゲート保護回路13bを備えている。ゲート駆動部2、3は、基本的に同様の構成であり、それぞれ使用する制御電源8a、8b、転流判定回路6a、6bの判定基準電位Vr1、Vr2、Vr3、Vr4、指令信号sigH、sigLに応じたタイミングで動作する。ゲート駆動部2、3の共通部分はゲート駆動部2を例に説明する。
 実施の形態1の半導体制御装置1では、制御電源8a、8bが駆動するMOSトランジスタM1のソースを基準にしたゲートに印加するゲートソース間電圧を規定する正電源VpH及びVpL、負電源VmH及びVmLを生成する。制御電源8aの正電源VpH、負電源VmHは、基準電位FGHを基準電位としており、この基準電位FGHは半導体スイッチング素子QHにおけるMOSトランジスタM1の基準電位になっている。なお、実施の形態1の半導体制御装置1では、後述する帰還停止回路7aの接続変更により、半導体スイッチング素子QHのソースに基準電位FGHが印加される構成になっている。
 制御電源8aと同様に、制御電源8bの正電源VpL、負電源VmLは、基準電位FGLを基準電位としており、この基準電位FGLは半導体スイッチング素子QLにおけるMOSトランジスタM1の基準電位になっている。なお、実施の形態1の半導体制御装置1では、後述する帰還停止回路7bの接続変更により、半導体スイッチング素子QLのソースに基準電位FGLが印加される構成になっている。負電源VmH及びVmLは、必要に応じて削減することができる。
 制御部4は、電流検出器20で検出した電流検出信号sig1に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigH、sigLを生成する。制御部4は、指令生成回路26を備えている。指令生成回路26は電流検出信号sig1に基づいて、出力波形が異なる指令信号sigH、sigLの組を生成する。図7、図8に、それぞれ後述する第一組の指令信号sigH、sigL、第二組の指令信号sigH、sigLを示した。ゲート駆動部2は、指令信号sigHに基づいて、ゲート信号生成回路5aで補正したゲート信号smdHをバッファ回路11aで増幅し、ゲート抵抗回路12aを介して半導体スイッチング素子QHのゲートソース間に電圧(ゲートソース間電圧VgsH)を印加する。ゲート駆動部3は、指令信号sigLに基づいて、ゲート信号生成回路5bで補正したゲート信号smdLをバッファ回路11bで増幅し、ゲート抵抗回路12bを介して半導体スイッチング素子QLのゲートソース間に電圧(ゲートソース間電圧VgsL)を印加する。
 ゲート駆動部2のゲート抵抗回路12aは、図4に示すように、半導体スイッチング素子QHをオンさせる際に電圧上昇の速度を緩和させる抵抗Rgpと、半導体スイッチング素子QHをオフさせる際に抵抗Rgp共に電圧降下の速度を緩和させる抵抗Rgnと、抵抗Rgnの電流の流れを規制するダイオードDgを備えている。ゲート駆動部3のゲート抵抗回路12bは、図5に示すように、半導体スイッチング素子QLをオンさせる際に電圧上昇の速度を緩和させる抵抗Rgpと、半導体スイッチング素子QLをオフさせる際に抵抗Rgp共に電圧降下の速度を緩和させる抵抗Rgnと、抵抗Rgnの電流の流れを規制するダイオードDgを備えている。
 ゲート駆動部2の電流電圧変換器9aは、駆動する半導体スイッチング素子QHのドレイン電流IdHに基づいて検出電圧VexHを生成する。例えば、電流電圧変換器9aは、半導体スイッチング素子QHのドレイン電流IdHによる磁気を電圧に変換するコイル21aである。ゲート駆動部3の電流電圧変換器9bは、駆動する半導体スイッチング素子QLのドレイン電流IdLに基づいて検出電圧VexLを生成する。例えば、電流電圧変換器9bは、半導体スイッチング素子QLのドレイン電流IdLによる磁気を電圧に変換するコイル21bである。コイル21a、21bは、半導体スイッチング素子QH、QLのソース側に磁気結合している。コイル21a、21bは、例えば半導体制御装置1を構成する制御基板に構成したロゴスキーコイルに、半導体スイッチング素子QH、QLのMOSトランジスタM1のソース電流の経路を挿入することで実現できる。あるいは、コイル21a、21bは、制御基板と別構成のロゴスキー型、ホール素子型等の電流センサ29に代えても良い。図9のように、電流電圧変換器9aである電流センサ29は、半導体スイッチング素子QHのドレイン電流IdHに基づいて出力端子56と出力端子57との間に検出電圧VexHを出力する。図10のように、電流電圧変換器9bである電流センサ29は、半導体スイッチング素子QLのドレイン電流IdLに基づいて出力端子56と出力端子57との間に検出電圧VexLを出力する。ドレイン電流IdHは上アームの主電流であり、ドレイン電流IdLは下アームの主電流である。
 コイル21aの一端は駆動する半導体スイッチング素子QHのソースと帰還停止回路7aの端子22とに接続され、コイル21aの他端は帰還停止回路7aの端子23に接続されている。帰還停止回路7aは、信号伸長回路10aが出力する帰還停止信号sswHに基づいて、基準電位FGHを端子22、端子23の一方に接続する。帰還停止回路7aは、コイル21aの他端を端子23を介して基準電位FGHに接続することで、半導体スイッチング素子QHのドレイン電流IdHの変化を半導体スイッチング素子QHのゲートソース間電圧VgsHに帰還する機能(電圧帰還機能)を有効にする。また、帰還停止回路7aは、半導体スイッチング素子QHのソースに接続された端子22を基準電位FGHと接続することで、半導体スイッチング素子QHのドレイン電流IdHの変化を半導体スイッチング素子QHのゲートソース間電圧VgsHに帰還する機能、すなわち半導体スイッチング素子QHに対する電圧帰還機能を無効化する。
 コイル21bの一端は駆動する半導体スイッチング素子QLのソースと帰還停止回路7bの端子22とに接続され、コイル21bの他端は帰還停止回路7bの端子23に接続されている。帰還停止回路7bは、信号伸長回路10bが出力する帰還停止信号sswLに基づいて、基準電位FGLを端子22、端子23の一方に接続する。帰還停止回路7bは、コイル21bの他端を端子23を介して基準電位FGLに接続することで、半導体スイッチング素子QLのドレイン電流IdLの変化を半導体スイッチング素子QLのゲートソース間電圧VgsLに帰還する機能(電圧帰還機能)を有効にする。また、帰還停止回路7bは、半導体スイッチング素子QLのソースに接続された端子22を基準電位FGLと接続することで、半導体スイッチング素子QLのドレイン電流IdLの変化を半導体スイッチング素子QLのゲートソース間電圧VgsLに帰還する機能、すなわち半導体スイッチング素子QLに対する電圧帰還機能を無効化する。
 実施の形態1の半導体制御装置1は、電流電圧変換器9aであるコイル21aの検出電圧VexHに基づいた電圧帰還機能により、ゲート駆動部2が上下アームの半導体スイッチング素子QHと半導体スイッチング素子QLとが同時にオフされる期間であるデッドタイムを短縮する。また、実施の形態1の半導体制御装置1は、電流電圧変換器9bであるコイル21bの検出電圧VexLに基づいた電圧帰還機能により、ゲート駆動部3が上下アームの半導体スイッチング素子QHと半導体スイッチング素子QLとが同時にオフされる期間であるデッドタイムを短縮する。
 電圧帰還機能の原理を説明する。ゲート駆動部2の半導体スイッチング素子QHに対する電圧帰還機能と、ゲート駆動部3の半導体スイッチング素子QLに対する電圧帰還機能は基本的に同じなので、ゲート駆動部2の半導体スイッチング素子QHに対する電圧帰還機能について説明する。電流電圧変換器9aであるコイル21aの検出電圧VexHに基づいてゲート駆動部2が実行する電圧帰還機能の動作原理、すなわちゲートソース間電圧VgsHにドレイン電流IdHを帰還させる原理は以下の通りである。図1のように端子23に基準電位FGHが接続されているとする。ドレイン電流の時間変化の情報すなわちドレイン電流の時間微分(変化率)であるd(IdH)/dtが発生すると、コイル21aに誘起電圧が発生し、この誘起電圧が検出電圧VexHとして出力される。このとき、端子22と基準電位FGHに接続された端子23との間に検出電圧VexHが発生する。すなわち端子22に接続された半導体スイッチング素子QHのソースと基準電位FGHとの間に検出電圧VexHの電位差が発生する。従って、実際にゲートソース間に印加されるゲートソース間電圧VgsHは、制御電源電圧から検出電圧VexHを引いた値となる。
 例えば、半導体スイッチング素子QHのゲートソース間に正電源VpHが印加されている状態でコイル21aに検出電圧VexHが発生すると、式(1)の関係が成り立つ。
VgsH=VpH-VexH   ・・・(1)
同様に、半導体スイッチング素子QHのゲートソース間に負電源VmHが印加されている状態でコイル21aに検出電圧VexHが発生すると、式(2)の関係が成り立つ。
VgsH=VmH-VexH   ・・・(2)
 式(1)が成り立つ場合において、特に、d(IdH)/dt>0で検出電圧VexHが正(VexH>0)となるようにコイル21aの磁気結合を与えることで、半導体スイッチング素子QHのオン状態で電流が順方向に急増した場合に半導体スイッチング素子QHがセルフターンオフするように、すなわちゲートソース間電圧VgsHが負(VgsH<0)となるように設定することができる。具体的には、半導体スイッチング素子QHの同期整流動作中に、対アーム素子である半導体スイッチング素子QLがオンすることで、半導体スイッチング素子QHの整流電流が減少した場合、すなわち半導体スイッチング素子QHの順方向電流(ソースからドレイン方向の電流)である順方向のドレイン電流IdHが増加する場合に、セルフターンオフ動作で半導体スイッチング素子QHの同期整流を停止するように作用するものである。図6中の時刻t4直後にゲートソース間電圧VgsHが下降する動作がこれに相当する。ドレイン電流IdH、IdLはドレインからソース方向すなわち逆方向の電流なので、図6においてドレイン電流IdH、IdLが減少する場合は、逆方向に減少しており、順方向に増加している。図6においてドレイン電流IdH、IdLが増加する場合は、逆方向に増加しており、順方向に減少している。なお、ドレイン電流IdH、IdLが記載された他の図においても同様である。
 次に、式(2)が成り立つ場合について説明する。前述のようにコイル21aの磁気結合を与えていると、d(IdH)/dt<0で検出電圧VexHが負(VexH<0)となるため、半導体スイッチング素子QHのオフ状態で電流が逆方向に急増した場合に半導体スイッチング素子QHがセルフターンオンするように、すなわちゲートソース間電圧VgsHが正(VgsH>0)となるように設定することができる。具体的には、半導体スイッチング素子QHのオフ期間中に、対アーム素子である半導体スイッチング素子QLがオフした場合、すなわち順方向電流(ソースからドレイン方向の電流)である順方向のドレイン電流IdHが減少する場合には、セルフターンオン動作で半導体スイッチング素子QHの同期整流を開始するように作用するものである。図6中の時刻t1直後にゲートソース間電圧VgsHが上昇する動作がこれに相当する。
 ゲート駆動部2の半導体スイッチング素子QHに対する電圧帰還機能は、電流電圧変換器9a、転流判定回路6a、ゲート信号生成回路5a、信号伸長回路10a、帰還停止回路7aにより実現している。転流判定回路6aはコンパレータ18、19を備えている。ゲート信号生成回路5aは、信号伸長回路14、15、積算回路16、加算回路17を備えている。コンパレータ18の正端子にコイル21aの一端が接続され、コンパレータ18の負端子に判定基準電位Vr1が接続されている。コンパレータ18の正端子にコイル21aの一端の電位である正側電位Vp1が入力される。コンパレータ19の負端子にコイル21aの他端が接続され、コンパレータ19の正端子に判定基準電位Vr2が接続されている。コンパレータ19の負端子にコイル21aの他端の電位である負側電位Vm1が入力される。信号伸長回路14は、コンパレータ18から出力された判定信号sonHのパルスを伸長し、信号srHを出力する。信号伸長回路15は、コンパレータ19から出力された判定信号soffHのパルスを伸長し、信号sfHを出力する。積算回路16は、指令信号sigHと信号sfHとが入力され、それらの論理積信号を出力する。加算回路17は、積算回路16が出力する論理積信号と信号srHとが入力され、それらの論理和信号を出力する。加算回路17が出力する論理和信号は、ゲート信号smdHとしてバッファ回路11aに出力される。
 転流判定回路6aは、検出電圧VexHに基づいて半導体スイッチング素子QHの転流動作を判定し判定信号sonH、soffHを出力する。具体的には、転流判定回路6aは、コイル21aに発生する検出電圧VexHにおける正電圧及び負電圧をコンパレータ18、19でそれぞれ判定し、半導体スイッチング素子QHの同期整流開始のタイミング及び同期整流終了のタイミングを検出する。半導体スイッチング素子QHのセルフターンオンによる同期整流開始のタイミングは、検出電圧VexHが負、すなわちコイル21aの一端の電位である正側電位Vp1が判定基準電位Vr1よりも高くなっている期間にコンパレータ18の判定信号sonHが正パルスを出力することで検出される。正パルスは、低レベル(Lレベル)から高レベル(Hレベル)に変化するパルスである。これに対して、負パルスは、高レベル(Hレベル)から低レベル(Lレベル)に変化するパルスである。また、半導体スイッチング素子QHのセルフターンオフによる同期整流終了のタイミングは、検出電圧VexHが正、すなわちコイル21aの他端の電位である負側電位Vm1が判定基準電位Vr2よりも低くなっている期間にコンパレータ19の判定信号soffHが負パルスを出力することで検出される。なお、半導体スイッチング素子QHのセルフターンオフによる同期整流終了のタイミングは、転流判定回路6aにより、同期整流中にソースからドレインの向きに流れていたドレイン電流IdHが、対アームすなわち半導体スイッチング素子QLがオンしたことでドレイン電流IdHがドレインからソースの向きに流れることから検出される。
 判定信号sonH、判定信号soffHは、ゲート信号生成回路5a内のパルスの立上りを伸長する信号伸長回路14、のパルスの立下りを伸長する信号伸長回路15により、所定時間だけ伸長された信号srH、信号sfHとなる。この所定時間すなわちパルスを伸長する時間は、従来のデッドタイムTdr1、Tdf1よりやや大きい程度で、例えば5μs程度である。図6において、半導体スイッチング素子QLのゲートソース間電圧VgsLが高電圧から低電圧に変化し始めてから、半導体スイッチング素子QHにおける破線で示したゲートソース間電圧VgsHが低電圧から高電圧に変化し始めるまでの時間、すなわち時刻t1から時刻t3までの時間が、半導体スイッチング素子がオンになる際の従来のデッドタイムTdr1である。また、時刻t4から時刻t6までの時間、すなわち半導体スイッチング素子QLのゲートソース間電圧VgsLが低電圧から高電圧に変化し始めてから、半導体スイッチング素子QHにおける破線で示したゲートソース間電圧VgsHが高電圧から低電圧に変化し始めるまでの時間が、半導体スイッチング素子がオフになる際の従来のデッドタイムTdf1に相当する。なお、図6では、実施の形態1の半導体制御装置1がセルフターンオフを用いて半導体スイッチング素子がオフになる際のデッドタイムを短縮するために、時刻t4から時刻t6までの時間では指令信号sigL、指令信号sigHが共に高レベルになっている。したがって、図6では負のデッドタイムTdf1になっている。特許文献1では、上下アームの上アーム素子(半導体スイッチング素子QHに相応)及び下アーム素子(半導体スイッチング素子QLに相応)のオンオフを指令する指令信号が共に低レベルの期間がある。この指令信号が共に低レベルの期間は、設定デッドタイムということもできる。上アーム素子のゲートソース間電圧と下アーム素子のゲートソース間電圧とが共に低レベルの期間は、実効デッドタイムということもできる。実施の形態1の半導体制御装置1では、図6における時刻t4から時刻t6までの時間において、特許文献1と異なり設定デッドタイムが0(ゼロ)以下すなわち負になっている。従来の制御方法は実効デッドタイムと設定デッドタイムとがほぼ等しくなっており、特許文献1の制御方法は逆方向導通動作すなわち同期整流動作をする素子の実効デッドタイムを制限電圧の印加により従来よりも短くする方法である。
 信号伸長回路15から出力された信号sfHは、積算回路16により指令信号sigHに積算され、セルフターンオフ動作の発生に合わせて半導体スイッチング素子QHのオフタイミングを早めるように指令信号sigHを補正する作用がある。一方、信号伸長回路14から出力された信号srHは、指令信号sigHと信号sfHとを積算した信号すなわち積算回路16の出力信号に対して加算され、セルフターンオン動作の発生に合わせて半導体スイッチング素子QHのオンタイミングを早めるように指令信号sigHを補正する作用がある。なお、図6中に、指令信号sigHの変化タイミングで変化する従来のゲートソース間電圧VgsHを破線で示している。従来の制御に対して、実施の形態1の半導体制御装置1は、逆方向導通動作すなわち同期整流動作をする側の指令信号sigHの立上り及び立下りを早めるように補正したゲート信号smdHを用いて半導体スイッチング素子を駆動するので、従来のデッドタイムTdr1、Tdf1をデッドタイムTdr2、Tdf2に短縮することができる。デッドタイムTdr2は、図6において時刻t1から時刻t2までの時間である。デッドタイムTdf2は、図6においてそれぞれ、時刻t1から時刻t2までの時間、時刻t4から時刻t5までの時間である。なお、オフ側のデッドタイムを従来と同様に当該アームのオフから対アームのオンまで表現すれば、オフ側のデッドタイムTdf2は時刻t6から時刻t4となり負のデッドタイムとなる。オン側のデッドタイムTdr2は、正のデッドタイムである。
 指令信号sigHの立上り及び立下りにおいては、信号伸長回路10aで所定時間すなわち予め設定された時間の帰還停止信号sswHが生成され、帰還停止回路7aに入力される。帰還停止回路7aは、帰還停止信号sswHに正パルスが発生している期間(状態S2の期間)において、基準電位FGHの接続を端子23から端子22に変更し、帰還機能を停止すなわち無効化する。状態S2の期間は、帰還機能が停止されるので、期間停止期間である。帰還停止回路7aは、帰還停止信号sswHに正パルスが発生していない期間(状態S1の期間)において、基準電位FGHの接続を端子23にし、帰還機能を有効にする。
 半導体スイッチング素子QHが順方向導通動作(MOS動作)である場合に、指令信号sigHに従ってターンオン及びターンオフ動作する際に、電圧帰還作用は生じないので、電圧帰還作用によってスイッチング速度が低下し、損失が増加することを防止している。図6では半導体スイッチング素子QLが順方向導通動作(MOS動作)である。半導体スイッチング素子QLは指令信号sigLに従ってターンオン及びターンオフ動作する際に、電圧帰還作用は生じない。
 ゲート駆動部3の半導体スイッチング素子QLに対する電圧帰還機能は、電流電圧変換器9b、転流判定回路6b、ゲート信号生成回路5b、信号伸長回路10b、帰還停止回路7bにより実現している。ゲート駆動部3の半導体スイッチング素子QLに対する電圧帰還機能は、ゲート駆動部2の半導体スイッチング素子QHに対する電圧帰還機能と同様である。ゲート駆動部3の動作は、ゲート駆動部2の説明における信号又は波形の符号「H」を「L」に読み替え、さらに符号に「a」がある回路等を「b」に読み替えたものと同様である。転流判定回路6bでは、転流判定回路6aにおける判定信号sonH、判定信号soffH、判定基準電位Vr1、判定基準電位Vr2、正側電位Vp1、負側電位Vm1を、それぞれ判定信号sonL、判定信号soffL、判定基準電位Vr3、判定基準電位Vr4、正側電位Vp2、負側電位Vm2に読み替える。ゲート信号生成回路5bでは、ゲート信号生成回路5aにおける信号srH、信号sfHを、それぞれ信号srL、信号sfLに読み替える。ゲート駆動部3では、ゲート駆動部2における基準電位FGH、帰還停止信号sswH、ゲート信号smdHは、それぞれ基準電位FGL、帰還停止信号sswL、ゲート信号smdLに読み替える。
 信号伸長回路14は、転流判定回路6a、6bにより対応する半導体スイッチング素子QH、QLの主電流(ドレイン電流IdH、IdL)が負側電源線52から正側電源線51の方向である逆方向に増加する場合に出力される判定信号sonH、sonL(第一の判定信号)のパルスを伸長し、ゲート信号生成回路5a、5bは、信号伸長回路14の出力信号(信号srH、srL)を対応する指令信号sigH又は指令信号sigLに加算してゲート信号smdH、smdLを生成する。信号伸長回路15は、転流判定回路6a、6bにより対応する半導体スイッチング素子QH、QLの主電流(ドレイン電流IdH、IdL)が正側電源線51から負側電源線52の方向である順方向に増加する場合に出力される判定信号soffH、soffL(第二の判定信号)のパルスを伸長し、信号伸長回路15の出力信号(信号sfH、sfL)を対応する指令信号sigH又は指令信号sigLに積算してゲート信号smdH、smdLを生成する。
 ここで、図6のタイミングチャートを説明する。図6のタイミングチャートは、半導体スイッチング素子QHが逆方向導通動作(同期整流動作)であり、半導体スイッチング素子QLが順方向導通動作(MOS動作)である場合を示している。半導体スイッチング素子QHに関する信号又は波形は符号の最後に「H」が付されており、半導体スイッチング素子QLに関する信号又は波形は符号の最後に「L」が付されている。半導体スイッチング素子QHに関する信号又は波形は、指令信号sigH、帰還停止信号sswH、ドレイン電流IdH、検出電圧VexH、信号srH、信号sfH、ゲート信号smdH、ゲートソース間電圧VgsHである。半導体スイッチング素子QLに関する信号又は波形は、指令信号sigL、帰還停止信号sswL、ゲートソース間電圧VgsL、ドレイン電流IdLである。指令信号sigL、指令信号sigH、帰還停止信号sswL、帰還停止信号sswH、信号srH、信号sfH、ゲート信号smdHは、高レベル(Hレベル)と低レベル(Lレベル)とを有する信号である。ゲートソース間電圧VgsLは、低電圧VgmLから高電圧VgpLまで変化している。ゲートソース間電圧VgsHは、安定した低電圧VgmHから安定した高電圧VgpHまで変化している。なお、ゲートソース間電圧VgsHは、セルフターンオン動作に伴う高電圧VgpHよりも高くなるオーバーシュート、セルフターンオフ動作に伴う低電圧VgmHよりも低くなるアンダーシュートも記載してある。なお、前述したようにドレイン電流IdH、IdLはドレインからソース方向すなわち逆方向の電流として示しているので、図示したドレイン電流IdH、IdLが増加する場合は逆方向に増加しており、順方向に減少しており、ドレイン電流IdH、IdLが減少する場合は逆方向に減少しており、順方向に増加している。
 指令信号sigLは、時刻t1で高レベルから低レベルに変化し、時刻t4で低レベルから高レベルに変化する。指令信号sigHは、時刻t3で低レベルから高レベルに変化し、時刻t6で高レベルから低レベルに変化する。帰還停止信号sswLは、信号伸長回路10bにより指令信号sigLの高レベルから低レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。また、帰還停止信号sswLは、信号伸長回路10bにより指令信号sigLの低レベルから高レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。帰還停止信号sswHは、信号伸長回路10aにより指令信号sigHの低レベルから高レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。また、帰還停止信号sswHは、信号伸長回路10aにより指令信号sigHの高レベルから低レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。帰還停止信号sswLに正パルスが発生している期間は状態S2の期間であり、帰還停止信号sswLに正パルスが発生していない期間は状態S1の期間である。帰還停止信号sswHに正パルスが発生している期間は状態S2の期間であり、帰還停止信号sswHに正パルスが発生していない期間は状態S1の期間である。
 帰還停止信号sswLにおける状態S1の期間、状態S2の期間の帰還停止回路7bの動作は、帰還停止信号sswHにおける状態S1の期間、状態S2の期間の帰還停止回路7aの動作と同様である。帰還停止回路7bは、帰還停止信号sswLに正パルスが発生している期間(状態S2の期間)において、基準電位FGLの接続を端子23から端子22に変更し、電圧帰還機能を停止する。帰還停止回路7bは、帰還停止信号sswLに正パルスが発生していない期間(状態S1の期間)において、基準電位FGLの接続を端子23にし、電圧帰還機能を有効にする。ただし、前述したように図6では半導体スイッチング素子QLが順方向導通動作(MOS動作)なので、指令信号sigLに従ってターンオン及びターンオフ動作する際に電圧帰還作用は生じない。
 ゲートソース間電圧VgsLは、指令信号sigLの高レベルから低レベルへの変化に伴い高電圧VgpLから低電圧VgmLに変化し、指令信号sigLの低レベルから高レベルへの変化に伴い低電圧VgmLから高電圧VgpLに変化する。ドレイン電流IdLは、ゲートソース間電圧VgsLの高電圧VgpLから低電圧VgmLに変化に伴い電流I1から0(ゼロ)に変化し、ゲートソース間電圧VgsLの低電圧VgmLから高電圧VgpLに変化に伴い0(ゼロ)から電流I1に変化する。逆方向導通動作(同期整流動作)の半導体スイッチング素子QHにおけるドレイン電流IdHは、ドレイン電流IdLの電流I1から0(ゼロ)の変化に伴い、0(ゼロ)から電流I2に変化する。また、ドレイン電流IdHは、ドレイン電流IdLの0(ゼロ)から電流I1の変化に伴い、電流I2から0(ゼロ)に変化する。検出電圧VexHは、電流電圧変換器9aであるコイル21aによりドレイン電流IdHにおける0(ゼロ)から電流I2の急激な変化に伴い、0(ゼロ)から負の電圧V1の電圧パルスが発生し、ドレイン電流IdHの変化がなくなると0(ゼロ)になる。また、検出電圧VexHは、電流電圧変換器9aであるコイル21aによりドレイン電流IdHにおける電流I2から0(ゼロ)への急激な変化に伴い、0(ゼロ)から正の電圧V2の電圧パルスが発生し、ドレイン電流IdHの変化がなくなると0(ゼロ)になる。なお、図6の時刻t4から時刻t6の間において、ドレイン電流IdHのアンダーシュートに伴う負の電圧のパルスも記載した。
 信号srHは、転流判定回路6aにより検出電圧VexHにおける負の電圧V1の電圧パルスが検出された際に、出力された判定信号sonHに基づいて信号伸長回路14により設定時間だけ伸長された高レベルのパルスが発生し、その後低レベルに戻る。信号sfHは、転流判定回路6aにより検出電圧VexHにおける正の電圧V2の電圧パルスが検出された際に、出力された判定信号soffHに基づいて信号伸長回路15により設定時間だけ伸長された低レベルのパルスが発生し、その後高レベルに戻る。ゲート信号smdHは、信号srHの低レベルから高レベルの変化に伴い低レベルから高レベルに変化する。また、ゲート信号smdHは、信号sfHの高レベルから低レベルの変化に伴い高レベルから低レベルに変化する。ゲートソース間電圧VgsHは、ゲート信号smdHの低レベルから高レベルの変化に伴い低電圧VgmHから高電圧VgpHに変化する。また、ゲートソース間電圧VgsHは、ゲート信号smdHの高レベルから低レベルの変化に伴い高電圧VgpHから低電圧VgmHに変化する。なお、前述したように、ゲートソース間電圧VgsHは、セルフターンオン動作に伴う高電圧VgpHよりも高くなるオーバーシュートと、セルフターンオフ動作に伴う低電圧VgmHよりも低くなるアンダーシュートも記載してある。
 実施の形態1の半導体制御装置1は、図6の半導体スイッチング素子QHで示したように、MOSトランジスタM1が逆方向通電動作(同期整流動作)においてゲートソース間電圧VgsHに電流電圧変換器9aであるコイル21aの検出電圧VexHを帰還してデッドタイムを短縮する。実施の形態1の半導体制御装置1は、図6の半導体スイッチング素子QLで示したように、MOSトランジスタM1が順方向導通動作(MOS動作)においては指令信号sigLに従って従来と同じスイッチング動作を実現する。MOSトランジスタM1の逆方向通電動作(同期整流動作)において帰還機能が無効化されない理由は、同期整流開始及び同期整流終了のタイミングが、指令信号sigHの立上り及び立下りよりも前のタイミングである事実に基づいている。なお、半導体スイッチング素子QHが逆方向通電動作(同期整流動作)で動作しており、半導体スイッチング素子QLが順方向導通動作(MOS動作)で動作している例で説明したが、半導体スイッチング素子QHが順方向導通動作(MOS動作)で動作しており、半導体スイッチング素子QLが逆方向通電動作(同期整流動作)で動作しても構わない。
 実施の形態1の半導体制御装置1は、指令信号sigHと指令信号sigLと間に必ず設定デッドタイムを設ける従来と異なり、電流検出信号sig1に基づいて指令信号sigH及び指令信号sigLを生成する。逆方向通電動作(同期整流動作)のMOSトランジスタM1に対するオフ時設定デッドタイム決定方法は、例えば2つ考えられる。第一のオフ時設定デッドタイム決定方法は次のように行う。実施の形態1の半導体制御装置1は、電流検出信号sig1に基づいて半導体スイッチング素子QH及び半導体スイッチング素子QLのそれぞれが、順方向通電動作(MOS動作)と逆方向通電動作(同期整流動作)のどちらの動作をしているか判定(素子動作判定手順)する。素子動作判定手順で逆方向通電動作の素子と判定された素子に対して、逆方向通電動作の素子をオフする際に指令信号sigHと指令信号sigLと間に図7のように設定デッドタイムを設けないように、指令信号sigH及び指令信号sigLを生成する(指令信号生成手順)。この場合は設定デッドタイムが0である。なお、上下アームが同時オンになる場合すなわち指令信号sigHと指令信号sigLとが同時に高レベルになっている場合は、負の設定デッドタイムということもできるが、この場合も設定デッドタイムが0と表現することにする。図7は図6の指令信号sigHと指令信号sigLとを抜き出したものである。図7では、指令信号sigHの立下りが指令信号sigLの立上りよりも後になっている。
 第二のオフ時設定デッドタイム決定方法は次のように行う。実施の形態1の半導体制御装置1は、素子動作判定手順を実行する。素子動作判定手順で逆方向通電動作の素子と判定された素子に対して、図8のように逆方向通電動作の素子をオフする際に指令信号sigHと指令信号sigLと間に設ける設定デッドタイムが、当該素子をオンする際に設ける設定デッドタイムよりも短くなるように指令信号sigH及び指令信号sigLを生成する。図8では、指令信号sigHの立下りが指令信号sigLの立上りよりも先になっている。図7、図8において、同期整流動作の半導体スイッチング素子QHがオンする際の指令信号sigLの立下りから指令信号sigHの立上りまでの時間であるオン設定遷移時間Trは時刻t1から時刻t3までの時間である。図7において、同期整流動作の半導体スイッチング素子QHがオフする際の指令信号sigHの立下りから指令信号sigLの立上りまでの時間であるオフ設定遷移時間Tfは時刻t21から時刻t20までの時間である。図8において、同期整流動作の半導体スイッチング素子QHがオフする際の指令信号sigHの立下りから指令信号sigLの立上りまでの時間であるオフ設定遷移時間Tfaは時刻t19から時刻t20までの時間である。図8におけるオフ設定遷移時間Tfaは設定デッドタイムが正の時間になっている例であり、図7におけるオフ設定遷移時間Tfは設定デッドタイムが負の時間になっている例である。図7の指令信号sigH、sigLは、負側電源線から正側電源線の方向である逆方向に電流が流れる半導体スイッチング素子である逆方向通電動作素子をオフする際における、第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)の一方である該当素子指令信号の立下り変位から、逆方向通電動作素子と異なるアームの半導体スイッチング素子に対する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、該当素子指令信号の立下り変位が非該当素子指令信号の立上り変位よりも後になる負の時間となっている例である。なお、オン設定遷移時間Trは従来のデッドタイム(設定デッドタイム)Tdr1であり、オフ設定遷移時間Tfaは従来のデッドタイム(設定デッドタイム)Tdf1よりも小さい正の時間である。
 図6の例では、同期整流動作の半導体スイッチング素子QHがオフする際に、指令信号sigLと指令信号sigHとの間に設定デッドタイムを無くして、すなわち指令信号sigLと指令信号sigHとの間の設定デッドタイムを0にして、同期整流動作の半導体スイッチング素子QHとMOS動作の半導体スイッチング素子QLとが同時にオンする同時オン期間を設けている。つまり、図6では、第一のオフ時設定デッドタイム決定方法が実行された例を示している。実施の形態1の半導体制御装置1は、同期整流動作中の上下アーム素子の一方の素子である第一素子に対する指令信号と上下アーム素子の他方の素子である第二素子に対する指令信号との間に設定デッドタイムを無くして、すなわち2つの指令信号間の設定デッドタイムを0にすることで、同期整流動作中の第一素子と他の第二素子(第一素子と異なる第二素子)とが同時にオンすることで短絡電流を発生させ、電圧帰還作用によって第一素子にセルフターンオフ動作を起こす。実施の形態1の半導体制御装置1は、電圧帰還作用によって第一素子にセルフターンオフ動作を起こすことで、従来は困難であった同期整流終了の際の実効デッドタイムを最小化するものである。従来では、第一素子の指令信号と第二素子の指令信号との間の設定デッドタイムは、第一素子のゲートソース間電圧と第二素子のゲートソース間電圧との間の実効デッドタイムとほぼ等しい。
 図6では、第一素子が半導体スイッチング素子QHであり、第二素子が半導体スイッチング素子QLである例を示した。実施の形態1の半導体制御装置1は、同期整流動作中の上下アーム素子の一方の素子である第一素子(半導体スイッチング素子QH)に対する指令信号sigHと上下アーム素子の他方の素子である第二素子(半導体スイッチング素子QL)に対する指令信号sigLとの間に設定デッドタイムを無くして、すなわち2つの指令信号間の設定デッドタイムを0にすることで、同期整流動作中の第一素子(半導体スイッチング素子QH)と第一素子と異なる第二素子(半導体スイッチング素子QL)とが同時にオンすることで短絡電流を発生させ、電圧帰還作用によって第一素子(半導体スイッチング素子QH)にセルフターンオフ動作を起こす。実施の形態1の半導体制御装置1は、電圧帰還作用によって第一素子(半導体スイッチング素子QH)にセルフターンオフ動作を起こすことで、従来は困難であった同期整流終了の際のデッドタイムを最小化するものである。同期整流動作中の第一素子(半導体スイッチング素子QH)における従来のデッドタイムは、時刻t4から時刻t6までのTdf1に相当する。これに対して、同期整流動作中の第一素子(半導体スイッチング素子QH)における実施の形態1のデッドタイムは、時刻t4から時刻t5までのTdf2である。したがって、実施の形態1の半導体制御装置1は、第一のオフ時設定デッドタイム決定方法を用いた場合、従来のデッドタイムすなわち当該アームのオフから対アームのオンまでを正のTdf1から負のTdf2に短縮することができる。第二のオフ時設定デッドタイム決定方法を用いた場合、実効デッドタイムと設定デッドタイムとはほぼ等しくなっている。実施の形態1の半導体制御装置1は、第二のオフ時設定デッドタイム決定方法を用いた場合、従来のデッドタイムすなわち当該アームのオフから対アームのオンまでを正のTdf1から正のTdf1よりも小さい正のTfaに短縮することができる。
 実施の形態1の半導体制御装置1は、電圧帰還作用を働かせることにより、電流変化が発生することでセルフターンオフ動作するため、発生する短絡電流を抑制することができる。ただし、負荷電流すなわち出力電流Imuが小さい場合には、特許文献1の制御方法と同様に発生する短絡電流の割合が大きくなり、電力変換効率が低下する場合がある。これに対し、実施の形態1の半導体制御装置1は、電流検出信号sig1に基づいて制御部4が指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間を調整することができるため、出力電流Imuが予め定めされた判定値よりも小さい場合には同時オン期間を設けずに従来と同様の設定デッドタイムを設けて短絡動作を防止するこができる。この場合の設定デッドタイムは、前述した第二のオフ時設定デッドタイム決定方法により決定できる。第二のオフ時設定デッドタイム決定方法を用いて設定デッドタイムを設定することで、従来よりも短い設定デッドタイムにすることができる。これは、負荷電流が小さい場合は、上アーム及び下アームが同時にオフになるデッドタイム中に寄生ダイオードで発生する損失が相対的に小さく、さらには通電劣化に与える影響も小さいことを鑑みたものである。出力電流Imuの判定値は、例えば許容できる電力変換効率に基づいて決定される。
 実施の形態1のゲート駆動部2のゲート信号生成回路5aは、電流検出信号sig1に基づいて出力波形が変更された指令信号の組である指令信号sigH及び指令信号sigLにおける対応する指令信号sigHが判定信号sonH、soffHに基づいて補正された信号をゲート信号smdHとして生成する。実施の形態1のゲート駆動部3のゲート信号生成回路5bは、電流検出信号sig1に基づいて出力波形が変更された指令信号の組である指令信号sigH及び指令信号sigLにおける対応する指令信号sigLが判定信号sonL、soffLに基づいて補正された信号をゲート信号smdLとして生成する。図6~図8では、半導体スイッチング素子QHが逆方向導通動作素子であり、半導体スイッチング素子QLが逆方向導通動作素子でない順方向動作素子の例を示しており、電流検出信号sig1に基づいてすなわち出力電流Imuに基づいて指令信号sigHのタイミングが変更される例を図7、図8に示した。出力電流Imuが判定値以上の場合は、図7に示した指令信号の組である指令信号sigH及び指令信号sigLが制御部4から出力される。出力電流Imuが判定値よりも小さい場合は、図8に示した指令信号の組である指令信号sigH及び指令信号sigLが制御部4から出力される。
 従来、半導体スイッチング素子がターンオフする際のサージ電圧を低減する目的で電流電圧変換器9a、9bに相当するものを用いる場合があり、同期整流開始の際のデッドタイムを短縮する目的で転流判定回路6a、6bに相当のものを用いる場合があった。実施の形態1の半導体制御装置1は、電流電圧変換器9a、9bと転流判定回路6a、6bとを組み合わせることにより、同期整流開始の際に加えて同期整流終了の際の実効デッドタイムの短縮を実現するものである。さらに、実施の形態1の半導体制御装置1は、電流検出信号sig1に基づいて指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。
 ゲート駆動部2の電圧帰還作用の強さは、ソース側の通電経路とコイル21aの磁気結合の強さで調整することができ、例えば制御基板に構成したロゴスキーコイルの場合は配線パターンで構成する巻き数を調整すれば良い。出力電流Imuの大きさによっては、電圧帰還作用が過剰になる、すなわちゲートソース間電圧VgsHが電源電圧の範囲を逸脱し、ゲートソース間電圧VgsHが過電圧になることも考えられる。これを防止するため、ゲート駆動部2はゲート保護回路13aを備えることが望ましい。実施の形態1の半導体制御装置1では、ゲート保護回路13aとして正電源VpH及び負電源VmHに電圧をクランプする回路を示しているが、ゲートソース間にツェナーダイオード等の保護素子を備えてもよい。
 ゲート駆動部3の電圧帰還作用の強さについても、ゲート駆動部2と同様に、ソース側の通電経路とコイル21bの磁気結合の強さで調整することができ、例えば制御基板に構成したロゴスキーコイルの場合は配線パターンで構成する巻き数を調整すれば良い。出力電流Imuの大きさによっては、電圧帰還作用が過剰になる、すなわちゲートソース間電圧VgsLが電源電圧の範囲を逸脱し、ゲートソース間電圧VgsLが過電圧になることも考えられる。これを防止するため、ゲート駆動部3はゲート保護回路13bを備えることが望ましい。実施の形態1の半導体制御装置1では、ゲート保護回路13bとして正電源VpL及び負電源VmLに電圧をクランプする回路を示しているが、ゲートソース間にツェナーダイオード等の保護素子を備えてもよい。
 実施の形態1では、半導体制御装置1が2レベルの上下アーム1相を駆動する例で説明したが、この例に限定されない。実施の形態1の半導体制御装置1は、2レベルの上下アームを複数備える場合、3レベル以上の上下アームに対しても同様に拡張することができる。また、電流検出器20が直接、出力電流Imuを検出する構成を例示したが、出力電流Imuを間接的に検出してもよい。例えば、電流検出器20が上下アーム素子の少なくともいずれか一方の電流を検出し、制御部4で出力電流Imuを演算により推定しても良い。
 図11は、上下アームの負側電流すなわち半導体スイッチング素子QLのソースが接続された負側電源線52に流れる電流を電流検出器20で検出し、制御部4内の電流演算回路25で出力電流Imuを推定する例を示している。電流検出器20及び電流演算回路25により電流推定器24が構成されている。実施の形態1の半導体制御装置1が電流推定器24を備える場合は、図1に示した出力電流Imuを検出する電流検出器20は削除される。電流演算回路25は、指令生成回路26で演算した上下アーム回路のオンオフ状態に基づいて電流サンプリングのタイミングを決定し、出力電流Imuを演算により推定し、推定出力電流Imueを指令生成回路26に出力する。出力電流Imuは中間端子電流なので、推定出力電流Imueは推定中間端子電流である。指令生成回路26は、推定出力電流Imueに基づいて、指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間が調整された指令信号sigH、sigLすなわち予め定められた出力波形の指令信号sigH、sigLを出力する。実施の形態1の半導体制御装置1は、電流検出信号sig1に基づいて制御部4が指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間を調整することができるため、推定出力電流Imueが小さい場合には同時オン期間を設けずに従来と同様の設定デッドタイムを設けて短絡動作を防止するこができる。なお、図11は、電流検出器20が上下アームの負側電流を検出する例を示しているが、図12のように上下アームの正側電流を検出してもよい。図12は、上下アームの正側電流すなわち半導体スイッチング素子QHのドレインが接続された正側電源線51に流れる電流を電流検出器20で検出し、制御部4内の電流演算回路25で出力電流Imuを推定する例である。電流推定器24を備えた実施の形態1の半導体制御装置1は、中間配線53に電流検出器20を設置することが困難な場合でも、上下アームの負側電流又は正側電流を電流検出器20で検出し、制御部4内の電流演算回路25で出力電流Imuを推定することができる。電流推定器24を備えた実施の形態1の半導体制御装置1は、電流検出信号sig1に基づいて指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。
 なお、半導体スイッチング素子QH、QLとしてSiC-MOSFETの例で説明したが、半導体スイッチング素子がワイドバンドギャップ半導体材料ではなくシリコンを用いて形成されても構わない。この場合にも実施の形態1の半導体制御装置1は、上述した効果を実現することができる。また、ワイドバンドギャップ半導体を含むSiC-MOSFETが半導体スイッチング素子として用いられ、かつMOSFETの寄生ダイオードが利用される場合には、SiCの結晶欠陥に起因する通電劣化が生じる場合がある。この通電劣化は、通電時間又は通電電流の大きさに依存するため、通電時間及び通電電流を極力低減することが望ましい。実施の形態1の半導体制御装置1は、電圧帰還作用を働かせることにより、電流変化が発生することでセルフターンオフ動作するため、発生する短絡電流を抑制することができるので、SiCの結晶欠陥に起因する通電劣化を低減でき、半導体スイッチング素子の寿命を長くすることができる。なお、ワイドバンドギャップ半導体材料は、SiC(炭化ケイ素)に限らず、シリコンと較べてバンドギャップが広い窒化ガリウム(GaN)系材料、ダイヤモンドでもよい。
 以上のように、実施の形態1の半導体制御装置1は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子QH、QLを駆動する半導体制御装置である。半導体制御装置1は、上アームの半導体スイッチング素子QH及び下アームの半導体スイッチング素子QLのオンオフをそれぞれ指令する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を生成する制御部4と、第一指令信号(指令信号sigH)に基づいて上アームの半導体スイッチング素子QHを駆動する第一ゲート駆動部(ゲート駆動部2)と、第二指令信号(指令信号sigL)に基づいて下アームの半導体スイッチング素子QLを駆動する第二ゲート駆動部(ゲート駆動部3)と、上アームと下アームとが接続された中間端子(素子間端子Tb)に流れる中間端子電流(出力電流Imu)を直接的又は間接的に検出して電流検出信号sig1を出力する電流検出器20と、を備えている。第一ゲート駆動部(ゲート駆動部2)及び第二ゲート駆動部(ゲート駆動部3)は、半導体スイッチング素子QH、QLの主電流(ドレイン電流IdH、IdL)の変化率に基づいて検出電圧VexH、VexLを出力する電流電圧変換器9a、9bと、検出電圧VexH、VexLに基づいて半導体スイッチング素子QH、QLの転流動作を判定し判定信号sonH、soffH、sonL、soffLを出力する転流判定回路6a、6bと、電流検出信号sig1に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)における対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffLに基づいて補正された信号をゲート信号smdH、smdLとして生成するゲート信号生成回路5a、5bと、ゲート信号smdH、smdLに基づいて半導体スイッチング素子QH、QLのゲートに電圧(ゲートソース間電圧VgsH、VgsL)を印加するバッファ回路11a、11bと、を備えている。実施の形態1の半導体制御装置1は、この構成により、ゲート信号生成回路5a、5bが、電流検出器20で検出した電流検出信号sig1に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を補正した信号をゲート信号smdH、smdLとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムTdr2、Tdf2を短縮することができる。
実施の形態2.
 図13は、実施の形態2に係る半導体制御装置のゲート駆動部の構成を示す図である。図13では、ゲート駆動部2を示した。実施の形態2の半導体制御装置1におけるゲート駆動部2は、電流電圧変換器9aがインダクタンス27である点で実施の形態1のゲート駆動部2と異なる。実施の形態2の半導体制御装置1におけるゲート駆動部3は、図2に示した構成の電流電圧変換器9bがインダクタンス27である点で実施の形態1のゲート駆動部3と異なる。実施の形態2の半導体制御装置1は、実施の形態2のゲート駆動部2、実施の形態2のゲート駆動部3、制御部4、電流検出器20を備えている。制御部4、電流検出器20は実施の形態1と同じである。実施の形態1の半導体制御装置1と異なる部分を主に説明する。
 インダクタンス27は、半導体スイッチング素子QH、QLのソース側配線における寄生のインダクタンス、又は半導体スイッチング素子QH、QLのソース側に接続された追加部品のインダクタンス等である。このようにすることで、実施の形態2の半導体制御装置1は、半導体スイッチング素子QH、QLのソース側配線にコイル21a、21bを挿入することが物理的に困難である場合に、インダクタンス27を用いて電流電圧変換器9a、9bができるメリットがある。インダクタンス27を用いた電流電圧変換器9a、9bは、ソース側配線の異なる2点と接続した配線を設けて、帰還停止回路7a、7bの端子22、23を接続する。インダクタンス27における半導体スイッチング素子QH、QLに近い側の一端が端子22に接続され、インダクタンス27の他端が端子23に接続さる。実施の形態2の半導体制御装置1は、インダクタンス27を用いて電流電圧変換器9a、9bを実現している以外は、実施の形態1の半導体制御装置1と同じなので、実施の形態1の半導体制御装置1と同様の効果を実現することができる。
実施の形態3.
 図14、図15は、実施の形態3に係る半導体制御装置のゲート駆動部の構成を示す図である。図14は上アームを駆動するゲート駆動部2であり、図15は下アームを駆動するゲート駆動部3である。実施の形態3の半導体制御装置1は、実施の形態3のゲート駆動部2、実施の形態3のゲート駆動部3、制御部4、電流検出器20を備えている。制御部4、電流検出器20は実施の形態1と同じである。実施の形態3のゲート駆動部2は、次に示す特徴(1)~(4)の点で、実施の形態1のゲート駆動部2と異なる。特徴(1)は、電流電圧変換器9aがインダクタンス27であり、差動増幅回路45を備えていることである。特徴(2)は、差動増幅回路45の出力信号svxHをゲート信号生成回路5aにおいて初期ゲート信号smd0Hに加算器31によって加算したゲート信号smdHを生成して、電圧帰還作用を実現していることである。特徴(3)は、電流検出信号sig1の電流値を変換する信号変換器37を備え、電流検出信号sig1に応じて差動増幅回路45のゲインを変更して電圧帰還作用の強さを調整することである。特徴(4)は、帰還停止回路7aが差動増幅回路45の増幅作用を停止することで電圧帰還作用を停止することである。
 実施の形態3のゲート駆動部3は、次に示す特徴(5)~(8)の点で、実施の形態1のゲート駆動部3と異なる。特徴(5)~(8)は、特徴(1)~(4)の内容をゲート駆動部3の構成に合わせたものでる。特徴(5)は、電流電圧変換器9bがインダクタンス27であり、差動増幅回路45を備えていることである。特徴(6)は、差動増幅回路45の出力信号svxLをゲート信号生成回路5bにおいて初期ゲート信号smd0Lに加算器31によって加算したゲート信号smdLを生成して、電圧帰還作用を実現していることである。特徴(7)は、電流検出信号sig1の電流値を変換する信号変換器37を備え、電流検出信号sig1に応じて差動増幅回路45のゲインを変更して電圧帰還作用の強さを調整することである。特徴(8)は、帰還停止回路7bが差動増幅回路45の増幅作用を停止することで電圧帰還作用を停止することである。実施の形態1の半導体制御装置1と異なる部分を主に説明する。
 制御部4の指令生成回路26が図7に示した指令信号sigH、sigLを生成する例で説明する。実施の形態3のゲート信号生成回路5a、5bは、加算器31が追加されている点で、実施の形態1のゲート信号生成回路5a、5bと異なる。インダクタンス27は、実施の形態2で説明したインダクタンス27と同じである。差動増幅回路45は、オペアンプ32、オペアンプ32の正端子に接続された抵抗35、オペアンプ32の負端子に接続された抵抗36、オペアンプ32の正端子と負電源VmH、VmLとを接続する抵抗34、オペアンプ32の出力端子とオペアンプ32の負端子とを接続する可変抵抗33を備えている。ゲート駆動部2のオペアンプ32の正端子は抵抗34を介して負電源VmHの電圧にバイアスされており、ゲート駆動部3のオペアンプ32の正端子は抵抗34を介して負電源VmLの電圧にバイアスされている。オペアンプ32の負端子は、抵抗36を介してインダクタンス27における半導体スイッチング素子QH、QLに近い側の一端に接続されており、さらに帰還停止回路7a、7bの端子23に接続されている。オペアンプ32の正端子は、抵抗35を介してインダクタンス27の他端に接続されており、さらに帰還停止回路7a、7bの端子22に接続されている。
 帰還停止回路7a、7bは、入力信号である帰還停止信号sswH、sswLに応じて、端子22と端子23との接続及び非接続を行うスイッチである。帰還停止信号sswH、sswLが高レベル(Hレベル)の場合に、帰還停止回路7a、7bは、端子22と端子23とを接続して差動増幅回路45の出力である出力信号svxH、svxLを低レベル(Lレベル)にする。帰還停止信号sswH、sswLが低レベル(Lレベル)の場合に、帰還停止回路7a、7bは、端子22と端子23とを非接続にして差動増幅回路45の出力信号svxH、svxLが検出電圧VexH、VexLに応じた電圧が出力される。差動増幅回路45は、電流検出信号sig1が示す電流値が小さくて検出電圧VexHが小さくなる場合に、信号変換器37の出力信号に基づいて帰還抵抗すなわち可変抵抗33を大きくしてオペアンプ32のゲインを増加させ、電圧帰還作用を増加させる。これにより、実施の形態3のゲート駆動部2、3は、出力電流Imuが小電流でも半導体スイッチング素子QH、QLのセルフターンオン及びセルフターンオフを確実に実行することができる。
 実施の形態3のゲート信号生成回路5aは、差動増幅回路45で増幅した出力信号svxHを加算器31の前段の加算回路17が出力する初期ゲート信号smd0Hに加算器31によって加算したゲート信号smdHを生成する。なお、初期ゲート信号smd0Hは、実施の形態1のゲート信号生成回路5aが出力するゲート信号smdHである。実施の形態3のゲート駆動部2は、ゲート信号生成回路5aにおいて初期ゲート信号smd0Hに出力信号svxHを加算器31によって加算したゲート信号smdHを生成するので、インダクタンス27のインダクタンス値が不足する場合でも十分な電圧帰還作用を実現することができる。また、実施の形態3のゲート信号生成回路5bは、差動増幅回路45で増幅した出力信号svxLを加算器31の前段の加算回路17が出力する初期ゲート信号smd0Lに加算器31によって加算したゲート信号smdLを生成する。なお、初期ゲート信号smd0Lは、実施の形態1のゲート信号生成回路5bが出力するゲート信号smdLである。実施の形態3のゲート駆動部3は、ゲート信号生成回路5bにおいて初期ゲート信号smd0Lに出力信号svxLを加算器31によって加算したゲート信号smdLを生成するので、インダクタンス27のインダクタンス値が不足する場合でも十分な電圧帰還作用を実現することができる。したがって、実施の形態3の半導体制御装置1は、インダクタンス27を用いた電流電圧変換器9a、9bを備えた実施の形態2の半導体制御装置1よりもインダクタンス27のインダクタンス値の選択自由度が高い。実施の形態3の半導体制御装置1は、インダクタンス27のインダクタンス値の選択自由度が高いので、制御基板に十分な大きさのインダクタンス値のインダクタンス27が形成又は搭載できない場合にも、好適な電圧帰還能力を実現することができる。
 また、実施の形態3の半導体制御装置1は、電流検出信号sig1に応じて差動増幅回路45のゲインを調整することで、負荷電流すなわち出力電流Imuが小さい場合にゲインを増加させて電圧帰還作用を強め、すなわち上下アームの一方の半導体スイッチング素子QH、QLをオンする際のデッドタイムTdr2及びオフする際のデッドタイムTdf2を実施の形態1の半導体制御装置1よりも小さくできるので、上下アームで発生する短絡電流を抑制することができる。特に同期整流動作の一方のアームがオフする際に上下アームが同時オンになるように設定されている場合には、負のTdf2が小さくなることにより上下アームで発生する短絡電流を抑制することができる。従って、実施の形態3の半導体制御装置1は、デッドタイムTdr2、Tdf2の短縮効果を、実施の形態1の半導体制御装置1よりも小さな負荷電流にまで拡張することができる。
 実施の形態3のゲート駆動部2のゲート信号生成回路5aは、対応する指令信号sigHが判定信号sonH、soffH及び電流検出信号sig1に基づいて補正された信号をゲート信号smdHとして生成する。より具体的には、実施の形態3のゲート駆動部2のゲート信号生成回路5aは、対応する指令信号sigHが判定信号sonH、soffH及び電流検出信号sig1に基づいて変更される出力信号svxHに基づいて補正された信号をゲート信号smdHとして生成する。同様に、実施の形態3のゲート駆動部3のゲート信号生成回路5bは、対応する指令信号sigLが判定信号sonL、soffL及び電流検出信号sig1に基づいて補正された信号をゲート信号smdLとして生成する。より具体的には、実施の形態3のゲート駆動部3のゲート信号生成回路5bは、対応する指令信号sigHが判定信号sonH、soffH及び電流検出信号sig1に基づいて変更される出力信号svxLに基づいて補正された信号をゲート信号smdLとして生成する。
 実施の形態3の半導体制御装置1は、インダクタンス27を用いて電流電圧変換器9a、9bを実現したこと及び前述した特徴(1)~(8)以外は、実施の形態1の半導体制御装置1と同じなので、前述した実施の形態1の半導体制御装置1よりも優れた効果と共に、実施の形態1の半導体制御装置1と同様の効果を実現することができる。なお、インダクタンス27は、半導体スイッチング素子QH、QLのソース側配線の寄生のインダクタンスに限らず、追加した部品のインダクタンス等でもよい。また、インダクタンス27の代わりに、ロゴスキーコイル、その他ロゴスキー型、ホール素子型等の電流センサ29を用いて電流電圧変換器9a、9bを実現してもよい。電流電圧変換器9a、9bがデジタル信号を出力する電流センサ29の場合は、信号変換器37はDA変換器である。DA変換器である信号変換器37は、電流検出信号sig1のデジタル情報をアナログの電流値を変換する。
 以上のように、実施の形態3の半導体制御装置1は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子QH、QLを駆動する半導体制御装置である。半導体制御装置1は、上アームの半導体スイッチング素子QH及び下アームの半導体スイッチング素子QLのオンオフをそれぞれ指令する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を生成する制御部4と、第一指令信号(指令信号sigH)に基づいて上アームの半導体スイッチング素子QHを駆動する第一ゲート駆動部(ゲート駆動部2)と、第二指令信号(指令信号sigL)に基づいて下アームの半導体スイッチング素子QLを駆動する第二ゲート駆動部(ゲート駆動部3)と、上アームと下アームとが接続された中間端子(素子間端子Tb)に流れる中間端子電流(出力電流Imu)を直接的又は間接的に検出して電流検出信号sig1を出力する電流検出器20と、を備えている。第一ゲート駆動部(ゲート駆動部2)及び第二ゲート駆動部(ゲート駆動部3)は、半導体スイッチング素子QH、QLの主電流(ドレイン電流IdH、IdL)の変化率に基づいて検出電圧VexH、VexLを出力する電流電圧変換器9a、9bと、検出電圧VexH、VexLに基づいて半導体スイッチング素子QH、QLの転流動作を判定し判定信号sonH、soffH、sonL、soffLを出力する転流判定回路6a、6bと、対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffL及び電流検出信号sig1に基づいて補正された信号をゲート信号smdH、smdLとして生成するゲート信号生成回路5a、5bと、ゲート信号smdH、smdLに基づいて半導体スイッチング素子QH、QLのゲートに電圧(ゲートソース間電圧VgsH、VgsL)を印加するバッファ回路11a、11bと、を備えている。実施の形態3の半導体制御装置1は、この構成により、ゲート信号生成回路5a、5bが、第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を電流検出信号sig1に基づいて補正した信号をゲート信号smdH、smdLとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重に関わらずデッドタイムTdr2、Tdf2を短縮することができる。
実施の形態4.
 図16は実施の形態4に係る半導体制御装置の構成を示す図であり、図17は図16の下アームを駆動するゲート駆動部の構成を示す図である。図18は図16の過電流検出回路及びゲート信号生成回路の構成を示す図であり、図19は図16の過電流検出回路の動作を説明するタイミングチャートである。図20は図17の過電流検出回路及びゲート信号生成回路の構成を示す図であり、図21は図17の過電流検出回路の動作を説明するタイミングチャートである。実施の形態4に係る半導体制御装置1は、ゲート駆動部2、3において過電流検出回路40を備え、ゲート信号生成回路5a、5bに代えてゲート信号生成回路28a、28bを備え、制御部4が過電流検出回路40から出力される過電流検出信号scH、scLに応じて指令信号sigH、sigLを低レベルに変更する機能を有する点で、実施の形態1に係る半導体制御装置1と異なる。実施の形態1の半導体制御装置1と異なる部分を主に説明する。
 ゲート駆動部2の過電流検出回路40、ゲート信号生成回路28aを説明する。過電流検出回路40は、電流電圧変換器9aに発生する起電圧に基づいて上アームすなわち半導体スイッチング素子QHの過電流状態を判定する。過電流検出回路40は、図18、図19に示したように、電流電圧変換器9aの半導体スイッチング素子QH側の一端が基準電位FGHに接続されている状態すなわち帰還停止信号sswHが高レベル(Hレベル)になっている状態で、指令信号sigHにノイズにより半導体スイッチング素子QHが誤ってオン(誤オン)することで上下アームが短絡した際に発生する過電流を検出する。過電流検出回路40は、過電流を検出すると、過電流を防止するように予め定められたオフ保持時間Thaだけ高レベル保持された過電流検出信号scHをゲート信号生成回路28aに出力する。ゲート信号生成回路28aは、過電流検出信号scHが高レベルの期間にゲート信号smdHを低レベルにしてバッファ回路11aに出力する。
 ゲート信号生成回路28aは、図1に示したゲート信号生成回路5aに、過電流検出回路40の出力である過電流検出信号scHが入力された反転回路38、反転回路38の出力と加算回路17の出力を積算してゲート信号smdHを出力する積算回路39が追加されている。積算回路39は、反転回路38の出力と加算回路17の出力とが入力され、これらの論理積信号をゲート信号smdHとして出力する。過電流検出回路40は、オペアンプ43、コンパレータ42、信号伸長回路41、電流電圧変換器9aの一端と反対側の他端とオペアンプ43の負端子に接続された抵抗R11、オペアンプ43の負端子とオペアンプ43の出力端子との間に接続された抵抗R13、容量C11、オペアンプ43の負端子と基準電位FGHとの間に接続された抵抗R12、コンパレータ42の正端子と正電源VpHとの間に接続された抵抗R15、コンパレータ42の負端子と基準電位FGHとの間に接続された抵抗R14を備えている。オペアンプ43の正端子は基準電位FGHに接続されており、オペアンプ43の出力端子はコンパレータ42の正端子に接続されている。信号伸長回路41は、入力端子がコンパレータ42の出力端子に接続されており、コンパレータ42の出力に応じて過電流検出信号scHを出力する。
 信号伸長回路41は、コンパレータ42で検出した過電流の情報すなわちコンパレータ42の出力を所定時間伸ばした過電流検出信号scHを出力し、上下アームの短絡を検出した後に上アームすなわち半導体スイッチング素子QHがオフ状態を所定時間維持する役割を果たす。過電流検出信号scHが高レベルになっている所定時間すなわちオフ保持時間Thaは、ノイズのパルス幅及び短期間に複数回ノイズが発生する連続発生を考慮して設定されており、例えば、ノイズのパルス幅の10倍に設定されている。ゲート信号生成回路28aは、信号伸長回路41の過電流検出信号scHが高レベルになっている期間、半導体スイッチング素子QHに対するゲート信号smdHを低レベルに維持する。実施の形態4のゲート駆動部2は、ゲート信号smdHをオフ保持時間Thaが経過するまで低レベルに維持するすなわち半導体スイッチング素子QHをオフ状態にすることで、再度過電流が発生することを防止することができる。
 図19を用いて、実施の形態4のゲート駆動部2の過電流防止作用を説明する。図19の時刻t7より左側は、図6の時刻t4から時刻t6までに相当している。時刻t7で、半導体スイッチング素子QHのゲートソース間電圧VgsHが低電圧VgmHであり、かつ半導体スイッチング素子QLのゲートソース間電圧VgsLが高電圧VgpLになっており、半導体スイッチング素子QHがオフ状態で半導体スイッチング素子QLがオン状態になっている。ドレイン電流IdHは半導体スイッチング素子QHがオフ状態になると電流I2からゼロに変化する。時刻t8で指令信号sigHがノイズにより高レベルになると、このノイズにより指令信号sigHの高レベルを受信したゲート駆動部2のゲート信号生成回路28aがゲート信号smdHを低レベルから高レベルに変化させる。時刻t8では半導体スイッチング素子QHが同期整流動作中であったとしても電圧帰還作用は働かないので、ゲート信号生成回路28aは指令信号sigHの高レベルを受信すると速やかにゲート信号smdHを高レベルに変化させる。ゲート信号smdHが低レベルから高レベルに変化することで、ゲートソース間電圧VgsHが低電圧VgmHから高電圧VgpHに変化し、すなわちゲートソース間電圧VgsHに誤点弧が発生し、半導体スイッチング素子QHがオンする。時刻t8で、半導体スイッチング素子QHはノイズにより誤オン状態になる。図19に示した破線円49が誤点弧である。
 信号伸長回路10aは、指令信号sigHの低レベルから高レベルへの変化すなわち指令信号sigHの立上がりを受けて、帰還停止信号sswHを予め設定された時間だけ高レベルにする。帰還停止信号sswHが高レベルになることで、基準電位FGHが帰還停止回路7aの端子22に接続され、電流電圧変換器9aが図18に示した状態になり、過電流検出回路40は過電流検出機能が有効になる。過電流検出回路40は、ドレイン電流IdHが過電流判定レベルIr1を超えたと判定すると、時刻t9において過電流検出信号scHを低レベルから高レベルにする。過電流検出回路40は、過電流検出信号scHの高レベルを所定時間維持して、この所定時間が経過後に過電流検出信号scHを低レベルにする。ゲート信号生成回路28aは、高レベルの過電流検出信号scHを受信すると、ゲート信号smdHを強制的に低レベルにする。時刻t9で、過電流検出信号scHが低レベルから高レベルになり、ゲート信号smdHが高レベルから低レベルになることで、時刻t9以降に半導体スイッチング素子QHのゲートソース間電圧VgsHが低下してドレイン電流IdHの過電流が解消される。なお、図19では時刻t9で、高レベルの過電流検出信号scHに応じて半導体制御装置1の制御部4が指令信号sigHを低レベルに変更する例を示した。制御部4自体がノイズにより高レベルの指令信号sigHを出力していないので、指令信号sigHを低レベルにする作用を増強して速やかに指令信号sigHのノイズを消滅させる。例えば、指令信号sigHが伝送される配線と制御部4の低電位の基準とある接地配線(グランド配線)と接続する複数のトランジスタをオンさせることで、指令信号sigHを低レベルにする作用を増強する。信号伸長回路10aは、時刻t9で指令信号sigHが高レベルから低レベルへの変化すなわち指令信号sigHの立下がりを受けて、帰還停止信号sswHを予め設定された時間だけ高レベルにする。指令信号sigHのノイズが時刻t9よりも後の時刻t9aまで継続していたとしても、過電流検出信号scHが高レベルを維持しているので、ゲート信号smdHが低レベルに維持され、再度過電流が発生することを防止することができる。
 ゲート駆動部3の過電流検出回路40、ゲート信号生成回路28bを説明する。ゲート駆動部3の過電流検出回路40は、ゲート駆動部2の過電流検出回路40とは、基準電位がFGLであり、抵抗R11が電流電圧変換器9bの一端と反対側の他端とオペアンプ43の負端子に接続されており、信号伸長回路41がコンパレータ42の出力に応じて過電流検出信号scLを出力する点で異なっている。ゲート駆動部3のゲート信号生成回路28bは、ゲート駆動部2のゲート信号生成回路28aとは、入力信号が指令信号sigL、判定信号soffL、判定信号sonL、過電流検出信号scLであり、反転回路38に過電流検出信号scLが入力され、積算回路39がゲート信号smdLを出力する点で異なっている。したがって、ゲート駆動部3の過電流検出回路40、ゲート信号生成回路28bは、ゲート駆動部2の過電流検出回路40、ゲート信号生成回路28aと同様の動作を行う。ゲート駆動部3の過電流検出回路40、ゲート信号生成回路28bについて、ゲート駆動部2と異なる部分を主に説明する。
 ゲート駆動部3の過電流検出回路40は、電流電圧変換器9bに発生する起電圧に基づいて下アームすなわち半導体スイッチング素子QLの過電流状態を判定する。過電流検出回路40は、図20、図21に示したように、電流電圧変換器9bの半導体スイッチング素子QL側の一端が基準電位FGLに接続されている状態すなわち帰還停止信号sswLが高レベル(Hレベル)になっている状態で、指令信号sigLにノイズにより半導体スイッチング素子QLが誤ってオン(誤オン)することで上下アームが短絡した際に発生する過電流を検出する。過電流検出回路40は、過電流を検出すると、過電流を防止するように予め定められたオフ保持時間Thbだけ高レベル保持された過電流検出信号scLをゲート信号生成回路28bに出力する。ゲート信号生成回路28bは、過電流検出信号scLが高レベルの期間にゲート信号smdLを低レベルにしてバッファ回路11bに出力する。
 信号伸長回路41は、コンパレータ42で検出した過電流の情報すなわちコンパレータ42の出力を所定時間伸ばした過電流検出信号scLを出力し、上下アームの短絡を検出した後に下アームすなわち半導体スイッチング素子QLがオフ状態を所定時間維持する役割を果たす。過電流検出信号scLが高レベルになっている所定時間すなわちオフ保持時間Thbは、ノイズのパルス幅及び短期間に複数回ノイズが発生する連続発生を考慮して設定されており、例えば、ノイズのパルス幅の10倍に設定されている。ゲート信号生成回路28bは、信号伸長回路41の過電流検出信号scLが高レベルになっている期間、半導体スイッチング素子QLに対するゲート信号smdLを低レベルに維持する。実施の形態4のゲート駆動部3は、ゲート信号smdLをオフ保持時間Thbが経過するまで低レベルに維持するすなわち半導体スイッチング素子QLをオフ状態にすることで、再度過電流が発生することを防止することができる。
 図21を用いて、実施の形態4のゲート駆動部3の過電流防止作用を説明する。図21の時刻t10より左側は、図6の時刻t1より左側に相当している。時刻t10で、半導体スイッチング素子QLに対する指令信号sigLが高レベルから低レベルに変化し、半導体スイッチング素子QLのゲートソース間電圧VgsLが高レベルから低レベルに変化し、半導体スイッチング素子QLがオフ状態になる。ドレイン電流IdLは半導体スイッチング素子QLがオフ状態になると電流I1からゼロに変化する。半導体スイッチング素子QHのゲートソース間電圧VgsHは、ゲート駆動部2のオートターンオン動作により低電圧VgmHから高電圧VgpHに変化する。ドレイン電流IdLの電流値がゼロになると、半導体スイッチング素子QLがオフ状態になっており、半導体スイッチング素子QHがオン状態になっている。時刻t10で、信号伸長回路10bは、指令信号sigLの高レベルから低レベルへの変化すなわち指令信号sigLの立下がりを受けて、帰還停止信号sswLを予め設定された時間だけ高レベルにする。
 時刻t11で指令信号sigLがノイズにより高レベルになると、このノイズにより指令信号sigLの高レベルを受信したゲート駆動部3のゲート信号生成回路28bがゲート信号smdLを低レベルから高レベルに変化させる。時刻t11では半導体スイッチング素子QLが同期整流動作中であったとしても電圧帰還作用は働かないので、ゲート信号生成回路28bは指令信号sigLの高レベルを受信すると速やかにゲート信号smdLを高レベルに変化させる。ゲート信号smdLが低レベルから高レベルに変化することで、半導体スイッチング素子QLのゲートソース間電圧VgsLが低電圧VgmLから高電圧VgpLに変化し、すなわちゲートソース間電圧VgsLに誤点弧が発生し、半導体スイッチング素子QLがオンする。時刻t11で、半導体スイッチング素子QLはノイズにより誤オン状態になる。図21に示した破線円49が誤点弧である。
 信号伸長回路10bは、指令信号sigLの低レベルから高レベルへの変化すなわち指令信号sigLの立上がりを受けて、帰還停止信号sswLを予め設定された時間だけ高レベルにする。帰還停止信号sswLが高レベルになることで、基準電位FGLが帰還停止回路7bの端子22に接続され、電流電圧変換器9bが図20に示した状態になり、過電流検出回路40は過電流検出機能が有効になる。過電流検出回路40は、ドレイン電流IdLが過電流判定レベルIr1を超えたと判定すると、時刻t12において過電流検出信号scLを低レベルから高レベルにする。過電流検出回路40は、過電流検出信号scLの高レベルを所定時間維持して、この所定時間が経過後に過電流検出信号scLを低レベルにする。ゲート信号生成回路28bは、高レベルの過電流検出信号scLを受信すると、ゲート信号smdLを強制的に低レベルにする。時刻t12で、過電流検出信号scLが低レベルから高レベルになり、ゲート信号smdLが高レベルから低レベルになることで、時刻t12以降に半導体スイッチング素子QLのゲートソース間電圧VgsLが低下してドレイン電流IdLの過電流が解消される。なお、図21では時刻t12で、高レベルの過電流検出信号scLに応じて半導体制御装置1の制御部4が指令信号sigLを低レベルに変更する例を示した。制御部4自体がノイズにより高レベルの指令信号sigLを出力していないので、指令信号sigLを低レベルにする作用を増強して速やかに指令信号sigLのノイズを消滅させる。例えば、指令信号sigLが伝送される配線と制御部4の低電位の基準とある接地配線(グランド配線)と接続する複数のトランジスタをオンさせることで、指令信号sigLを低レベルにする作用を増強する。信号伸長回路10bは、時刻t12で指令信号sigLが高レベルから低レベルへの変化すなわち指令信号sigLの立下がりを受けて、帰還停止信号sswLを予め設定された時間だけ高レベルにする。指令信号sigLのノイズが時刻t12よりも後の時刻t12aまで継続していたとしても、過電流検出信号scLが高レベルを維持しているので、ゲート信号smdLが低レベルに維持され、再度過電流が発生することを防止することができる。
 過電流検出回路40は、電流電圧変換器9a、9bに発生する起電圧をオペアンプ43で積分し、コンパレータ42で過電流状態を判定する。過電流検出回路40は、過電流状態が検出されると信号伸長回路41で伸長された高レベルの過電流検出信号scH、scLを生成する。ゲート信号生成回路28a、28bは、高レベルの過電流検出信号scH、scLに応じて、反転回路38及び積算回路39を介してゲート信号smdH、smdLを低レベルにする。
 また、過電流検出信号scH、scLは制御部4にも伝送される。制御部4は、高レベルの過電流検出信号scH、scLに応じて指令信号sigH、sigLを半導体スイッチング素子QH、QLをオフ状態に変更するように低レベルに変更して再度過電流が発生することを防止する。実施の形態4の半導体制御装置1は、過電流検出信号scH、scLを用いて、ゲート信号smdH、smdLをゲート信号生成回路28a、28bで強制的に低レベルにすると共にゲート信号生成回路28a、28bに入力される指令信号sigH、sigLを制御部4で強制的に低レベルにする。このようにすることで、実施の形態4の半導体制御装置1は、デッドタイムを短縮する目的で設ける電流電圧変換器9a、9bの検出電圧を過電流判定にも併用することで、過電流判定用の電流電圧変換器を別途設ける必要がなく、過電流判定用の構成を簡素化することができる。
 実施の形態4の半導体制御装置1は、前述した実施の形態1に係る半導体制御装置1との違い以外は、実施の形態1の半導体制御装置1と同じなので、前述した実施の形態1の半導体制御装置1よりも優れた効果と共に、実施の形態1の半導体制御装置1と同様の効果を実現することができる。
 実施の形態4では、電流電圧変換器9a、9bとしてコイル21a、21bを例示しているが、半導体スイッチング素子QH、QLのソース側配線のインダクタンス、その他ロゴスキー型、ホール素子型等の電流センサ29であってもよい。また、過電流検出回路40は、ドレイン電流IdH、IdLの時間変化の情報すなわちd(IdH)/dtの情報、d(IdL)/dtの情報によって電流電圧変換器9a、9bであるコイル21a、21bに発生する電圧(検出電圧)を積分してドレイン電流IdHを演算し、この演算されたドレイン電流IdHを判定する構成としている例を示したが、これに限定されない。過電流検出回路40は、積分することなく、ドレイン電流IdH、IdLの時間変化の情報から過電流を判定する構成であっても良い。
実施の形態5.
 図22は実施の形態5に係る電力変換装置の構成を示す図であり、図23は図22の駆動制御部の構成を示す図である。実施の形態5は、実施の形態1~4のいずれかの半導体制御装置1を備えた電力変換装置100の例である。電力変換装置100は、少なくとも1つの上下アームを含む電力変換部90と半導体制御装置1とを備えている。図22に示した電力変換装置100は、モータ74を駆動する例を示している。モータ74は例えば3相交流モータであり、電力変換部90であるインバータ装置73はいわゆる3相インバータである。インバータ装置73は、直流電源70の直流電力を3相交流電力に変換し、変換された交流電力を交流負荷であるモータ74に供給する。半導体スイッチング素子Q3、Q4、Q5、Q6、Q7、Q8は、例えばパワーMOSFETである。半導体制御装置1は、半導体スイッチング素子Q3~Q8を駆動する。電力変換装置100における半導体制御装置1は、3相交流の各相に対応してu相、v相、w相の出力電流Imuをそれぞれ検出する電流検出器20u、20v、20wと、u相、v相、w相の上下アームを駆動する駆動制御部30を備えている。
 インバータ装置73は、正側電源線51と負側電源線52との間に接続された3つの上下アームと、入力コンデンサ83とを備えている。u相の上下アームは半導体スイッチング素子Q3、Q4であり、v相の上下アームは半導体スイッチング素子Q5、Q6であり、w相の上下アームは半導体スイッチング素子Q7、Q8である。正側電源線51は直流端子85pに接続されおり、負側電源線52は直流端子85mに接続されている。u相の上下アームの出力端すなわち半導体スイッチング素子Q3と半導体スイッチング素子Q4との接続端である素子間端子Tb1は、交流端子86uに接続されている。同様に、v相の上下アームの出力端すなわち半導体スイッチング素子Q5と半導体スイッチング素子Q6との接続端である素子間端子Tb2は、交流端子86vに接続されており、w相の上下アームの出力端すなわち半導体スイッチング素子Q7と半導体スイッチング素子Q8との接続端である素子間端子Tb3は、交流端子86wに接続されている。直流電源70の正側は直流端子85pに接続されており、直流電源70の負側は直流端子85mに接続されている。交流端子86u、86v、86wは、それぞれモータ74のu相、v相、w相に接続されている。なお、図22及び後述する図24において、素子間端子Tb2、Tb3は黒塗の丸の近くに記載した。
 駆動制御部30は、u相の上下アームすなわち半導体スイッチング素子Q3、Q4を駆動するゲート駆動部2u、3uと、v相の上下アームすなわち半導体スイッチング素子Q5、Q6を駆動するゲート駆動部2v、3vと、w相の上下アームすなわち半導体スイッチング素子Q7、Q8を駆動するゲート駆動部2w、3wと、ゲート駆動部2u、3uを制御する制御部4uと、ゲート駆動部2v、3vを制御する制御部4vと、ゲート駆動部2w、3wを制御する制御部4wとを備えている。ゲート駆動部2u、2v、2w、ゲート駆動部3u、3v、3w、制御部4u、4v、4wは、それぞれ実施の形態1~4のいずれかにおけるゲート駆動部2、ゲート駆動部3、制御部4と同じである。制御部4uは電流検出器20uから出力された電流検出信号sig1uに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigHu、sigLuを生成する。同様に、制御部4vは電流検出器20vから出力された電流検出信号sig1vに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigHv、sigLvを生成する。制御部4wは電流検出器20wから出力された電流検出信号sig1wに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigHw、sigLwを生成する。
 ゲート駆動部2uは、制御部4uから出力された指令信号sigHuに基づいて半導体スイッチング素子Q3にゲートソース間電圧VgsHuを出力する。ゲート駆動部3uは、制御部4uから出力された指令信号sigLuに基づいて半導体スイッチング素子Q4にゲートソース間電圧VgsLuを出力する。同様に、ゲート駆動部2vは、制御部4vから出力された指令信号sigHvに基づいて半導体スイッチング素子Q5にゲートソース間電圧VgsHvを出力する。ゲート駆動部3vは、制御部4vから出力された指令信号sigLvに基づいて半導体スイッチング素子Q6にゲートソース間電圧VgsLvを出力する。ゲート駆動部2wは、制御部4wから出力された指令信号sigHwに基づいて半導体スイッチング素子Q7にゲートソース間電圧VgsHwを出力する。ゲート駆動部3wは、制御部4wから出力された指令信号sigLwに基づいて半導体スイッチング素子Q8にゲートソース間電圧VgsLwを出力する。
 実施の形態5の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献1の方法を適用した半導体制御装置(比較例の半導体制御装置)と異なり、モータ74が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置100は、アーム短絡があってもモータ74に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態5の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、比較例の半導体制御装置に比べてモータ74に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部90であるインバータ装置73の電力変換効率を向上することができる。また、実施の形態5の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、実施の形態1~4のいずれかの半導体制御装置1の効果を実現することができる。
 実施の形態5の電力変換装置100は、実施の形態3の半導体制御装置1が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、モータ74が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態5の電力変換装置100は、モータ74の駆動状況すなわち負荷の軽重状況に関わらず、デッドタイムを短縮することができる。実施の形態5の電力変換装置100は、デッドタイムの短縮により電力変換部90の電力変換効率が向上する。さらに、半導体スイッチング素子Q3~Q8としてワイドバンドギャップ半導体を用いたSiC-MOSFETが適用される場合には、SiCの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、電力変換部90であるインバータ装置73の信頼性の向上及び製品寿命の増加を実現することができる。
 なお、図22に示した電力変換装置100では、電力変換部90として3相インバータが用いられている例を説明した。しかし、実施の形態5の電力変換装置100はこれに限られるものではなく、任意の相数のインバータが用いられてもよい。また、電力変換部90は、インバータ装置73の代わりに交流電力を直流電力に変換するAC-DCコンバータ91でもよい。図24は、実施の形態5に係る他の電力変換装置の構成を示す図である。図24に示した電力変換装置100は、交流電源75から供給された交流電力を直流電力に変換して直流負荷72に供給する例を示している。
 以上のように、実施の形態5の電力変換装置100は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部90と、上下アームを構成する複数の半導体スイッチング素子Q3、Q4、Q5、Q6、Q7、Q8を駆動する半導体制御装置1と、を備えている。電力変換部90は、直流電力を交流電力に変換するインバータ装置73、交流電力を直流電力に変換するAC-DCコンバータ91のいずれかである。半導体制御装置1は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Q3~Q8を駆動する半導体制御装置である。半導体制御装置1は、上アームの半導体スイッチング素子Q3、Q5、Q7及び下アームの半導体スイッチング素子Q4、Q6、Q8のオンオフをそれぞれ指令する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を生成する制御部4と、第一指令信号(指令信号sigH)に基づいて上アームの半導体スイッチング素子Q3、Q5、Q7を駆動する第一ゲート駆動部(ゲート駆動部2)と、第二指令信号(指令信号sigL)に基づいて下アームの半導体スイッチング素子Q4、Q6、Q8を駆動する第二ゲート駆動部(ゲート駆動部3)と、上アームと下アームとが接続された中間端子(素子間端子Tb1、Tb2、Tb3)に流れる中間端子電流(出力電流Imu)を直接的又は間接的に検出して電流検出信号sig1u、sig1v、sig1wを出力する電流検出器20u、20v、20wと、を備えている。第一ゲート駆動部(ゲート駆動部2)及び第二ゲート駆動部(ゲート駆動部3)は、半導体スイッチング素子Q3~Q8の主電流(ドレイン電流IdH、IdL)の変化率に基づいて検出電圧VexH、VexLを出力する電流電圧変換器9a、9bと、検出電圧VexH、VexLに基づいて半導体スイッチング素子Q3~Q8の転流動作を判定し判定信号sonH、soffH、sonL、soffLを出力する転流判定回路6a、6bと、電流検出信号sig1u、sig1v、sig1wに基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)における対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffLに基づいて補正された第一信号、又は対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffL及び電流検出信号sig1u、sig1v、sig1wに基づいて補正された第二信号をゲート信号smdH、smdLとして生成するゲート信号生成回路5a、5bと、ゲート信号smdH、smdLに基づいて半導体スイッチング素子Q3~Q8のゲートに電圧(ゲートソース間電圧VgsH、VgsL)を印加するバッファ回路11a、11bと、を備えている。実施の形態5の電力変換装置100は、この構成により、ゲート信号生成回路5a、5bが、電流検出器20u、20v、20wで検出した電流検出信号sig1u、sig1v、sig1wに基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を補正した第一信号、又は第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を電流検出信号sig1u、sig1v、sig1wに基づいて補正した第二信号をゲート信号smdH、smdLとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムTdr2、Tdf2を短縮することができる。
実施の形態6.
 図25は、実施の形態6に係る電力変換装置の構成を示す図である。実施の形態6は、実施の形態1~4のいずれかの半導体制御装置1を備えた電力変換装置100の例である。図25に示した電力変換装置100は、電力変換部90が昇圧コンバータ71であり、昇圧コンバータ71で直流負荷72に電力を供給する例を示している。半導体スイッチング素子Q11、Q12は、例えばパワーMOSFETである。電力変換装置100における半導体制御装置1は、昇圧コンバータ71の入力電流を検出する電流検出器20iと半導体スイッチング素子Q11、Q12からなる上下アームを駆動する駆動制御部30を備えている。
 昇圧コンバータ71は、低圧電源線55と負側電源線52との間に接続された入力コンデンサ80と、高圧電源線54と負側電源線52との間に接続された1つの上下アームと、出力コンデンサ82と、低圧電源線55と素子間端子Tb4との間に接続された昇圧リアクトル81とを備えている。低圧電源線55は入力側の直流端子87pに接続されおり、負側電源線52は入力側の直流端子87m及び出力側の直流端子88mに接続されている。高圧電源線54は出力側の直流端子88pに接続されている。直流電源70の正側は直流端子87pに接続されており、直流電源70の負側は直流端子87mに接続されている。出力側の直流端子88p、88mは直流負荷72に接続されている。
 駆動制御部30は、上下アームすなわち半導体スイッチング素子Q11、Q12を駆動するゲート駆動部2、3と、ゲート駆動部2、3を制御する制御部4とを備えている。ゲート駆動部2、ゲート駆動部3、制御部4は、それぞれ実施の形態1~4のいずれかにおけるゲート駆動部2、ゲート駆動部3、制御部4と同じである。制御部4は電流検出器20iから出力された電流検出信号sig2に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigH、sigLを生成する。ゲート駆動部2は、制御部4から出力された指令信号sigHに基づいて半導体スイッチング素子Q11にゲートソース間電圧VgsHを出力する。ゲート駆動部3は、制御部4から出力された指令信号sigLに基づいて半導体スイッチング素子Q12にゲートソース間電圧VgsLを出力する。実施の形態6の電力変換装置100では、実施の形態1~4のいずれかの半導体制御装置1における電流検出信号sig1を電流検出信号sig2に読み替える。実施の形態6の電力変換装置100は、電流検出信号sig2に基づいて指令信号sigHと指令信号sigLとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。また、実施の形態6の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、実施の形態1~4のいずれかの半導体制御装置1の効果を実現することができる。
 実施の形態6の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献1の方法を適用した比較例の半導体制御装置と異なり、直流負荷72が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置100は、アーム短絡があっても直流負荷72に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態6の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、比較例の半導体制御装置に比べて直流負荷72に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部90である昇圧コンバータ71の電力変換効率を向上することができる。
 実施の形態6の電力変換装置100は、実施の形態3の半導体制御装置1が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、直流負荷72が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態6の電力変換装置100は、直流負荷72の軽重に関わらず、デッドタイムを短縮することができる。実施の形態6の電力変換装置100は、デッドタイムの短縮により電力変換部90の電力変換効率が向上する。
 実施の形態6の電力変換装置100は、半導体スイッチング素子Q11、Q12としてワイドバンドギャップ半導体を用いた高速スイッチング素子を適用することで、昇圧リアクトル81を小型化することができる。昇圧リアクトル81の小型化、半導体スイッチング素子Q11、Q12の高速化により、指令信号sigH、sigLの周波数の基になるキャリア周期の短縮が可能となる。例えば、キャリア周期が10μsとなり、オンデューティが50%となるように半導体スイッチング素子Q11、Q12が駆動される場合を考える。その場合、半導体スイッチング素子Q11、Q12を駆動するための指令信号sigH、sigLの理想的なパルス幅は5μsとなる。しかしながら、実施の形態1~実施の形態4の半導体制御装置1の特徴を備えてない従来の場合すなわち従来の昇圧コンバータの場合、アーム短絡を考慮したデッドタイムを設ける必要がある。例えば、半導体スイッチング素子Q11、Q12のターンオンの際及びターンオフの際のデッドタイムがいずれも0.5μsである場合、指令信号sigH、sigLの実効的なパルス幅は4μsに減少する。この場合、導通特性が悪い寄生ダイオードに電流が流れる時間の割合が多くなり、電力変換効率が低下する。また、従来の昇圧コンバータは、デッドタイムの追加によって実効的な最大オンデューティが減少するため、昇圧可能な範囲が縮小する。
 これに対し、実施の形態6の電力変換装置100である昇圧コンバータ装置では、実施の形態1~4のいずれかの半導体制御装置1を適用することで、直流負荷72が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮できるため、軽負荷及び重負荷の場合に電力変換効率の低下が防止され、昇圧可能な範囲が広がる。また、実施の形態6の電力変換装置100である昇圧コンバータ装置では、実施の形態3の半導体制御装置1を適用することで、直流負荷72が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムを短縮できるため、軽負荷及び重負荷の場合に電力変換効率の低下が防止され、昇圧可能な範囲が広がる。実施の形態6の電力変換装置100は、半導体スイッチング素子Q11、Q12としてSiC-MOSFETが適用される場合には、SiCの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、昇圧コンバータ71の信頼性の向上及び製品寿命の増加を実現することができる。
 なお、図25に示した電力変換装置100では、電力変換部90として昇圧コンバータ71が用いられている例を説明した。しかし、実施の形態6の電力変換装置100は、これに限られるものではなく、図26に示すように電力変換部90が直流電源70と直流負荷72とを入れ替えて動作させる降圧コンバータ69である降圧コンバータ装置でもよい。また、実施の形態6の電力変換装置100は、電力変換部90が昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータである昇降圧コンバータ装置であってもよい。図26は、実施の形態6に係る他の電力変換装置の構成を示す図である。降圧コンバータ69は昇圧コンバータ71と同じ構成である。
 以上のように、実施の形態6の電力変換装置100は、正側電源線である高圧電源線54と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部90と、上下アームを構成する複数の半導体スイッチング素子Q11、Q12を駆動する半導体制御装置1と、を備えている。電力変換部90は、直流電力を昇圧された直流電力に変換する昇圧コンバータ71、直流電力を降圧された直流電力に変換する降圧コンバータ69のいずれかである。半導体制御装置1は、正側電源線(高圧電源線54)と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Q11、Q12を駆動する半導体制御装置である。半導体制御装置1は、上アームの半導体スイッチング素子Q11及び下アームの半導体スイッチング素子Q12のオンオフをそれぞれ指令する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を生成する制御部4と、第一指令信号(指令信号sigH)に基づいて上アームの半導体スイッチング素子Q11を駆動する第一ゲート駆動部(ゲート駆動部2)と、第二指令信号(指令信号sigL)に基づいて下アームの半導体スイッチング素子Q12を駆動する第二ゲート駆動部(ゲート駆動部3)と、上アームと下アームとが接続された中間端子(素子間端子Tb4)に流れる中間端子電流(出力電流Imu)を直接的又は間接的に検出して電流検出信号sig2を出力する電流検出器20iと、を備えている。第一ゲート駆動部(ゲート駆動部2)及び第二ゲート駆動部(ゲート駆動部3)は、半導体スイッチング素子Q11、Q12の主電流(ドレイン電流IdH、IdL)の変化率に基づいて検出電圧VexH、VexLを出力する電流電圧変換器9a、9bと、検出電圧VexH、VexLに基づいて半導体スイッチング素子Q11、Q12の転流動作を判定し判定信号sonH、soffH、sonL、soffLを出力する転流判定回路6a、6bと、電流検出信号sig2に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)における対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffLに基づいて補正された第一信号、又は対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffL及び電流検出信号sig2に基づいて補正された第二信号をゲート信号smdH、smdLとして生成するゲート信号生成回路5a、5bと、ゲート信号smdH、smdLに基づいて半導体スイッチング素子Q11、Q12のゲートに電圧(ゲートソース間電圧VgsH、VgsL)を印加するバッファ回路11a、11bと、を備えている。実施の形態6の電力変換装置100は、この構成により、ゲート信号生成回路5a、5bが、電流検出器20iで検出した電流検出信号sig2に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を補正した第一信号、又は第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を電流検出信号sig2に基づいて補正した第二信号をゲート信号smdH、smdLとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムTdr2、Tdf2を短縮することができる。
実施の形態7.
 図27は実施の形態7に係る電力変換装置の構成を示す図であり、図28は図27の駆動制御部の構成を示す図である。図27に示した電力変換装置100は、昇圧型インバータシステムであり、電力変換部90が図22のインバータ装置73及び図25の昇圧コンバータ71を備えている例である。半導体制御装置1は、昇圧コンバータ71の半導体スイッチング素子Q11、Q12と、インバータ装置73の半導体スイッチング素子Q3~Q8を駆動する。電力変換装置100における半導体制御装置1は、昇圧コンバータ71の入力電流を検出する電流検出器20iと、モータ74の3相交流の各相に対応してu相、v相、w相の出力電流Imuをそれぞれ検出する電流検出器20u、20v、20wと、昇圧コンバータ71の上下アーム及びインバータ装置73のu相、v相、w相の上下アームを駆動する駆動制御部30を備えている。実施の形態7の電力変換装置100は、直流電源70の直流電圧が昇圧コンバータ71により昇圧され、昇圧された直流電圧がインバータ装置73により交流に変換され、変換された交流電力がモータ74に供給されることによってモータ74を駆動する。実施の形態7の電力変換装置100は、例えば電動自動車に適用される。
 図27に示したインバータ装置73は図22に示したインバータ装置73と同じである。図27に示した昇圧コンバータ71は、図25に示した昇圧コンバータ71とは、半導体スイッチング素子Q11が接続された高圧電源線がインバータ装置73の正側電源線51になっており、高圧電源線である正側電源線51と負側電源線52との間に出力コンデンサ82がない点で異なる。昇圧コンバータ71の直流端子88pはインバータ装置73の直流端子85pに接続されており、昇圧コンバータ71の直流端子88mはインバータ装置73の直流端子85mに接続されている。なお、図27において、素子間端子Tb1、Tb2、Tb3は黒塗の丸の近くに記載した。
 実施の形態7の電力変換装置100における駆動制御部30は、図23に示した駆動制御部30に昇圧コンバータ71の半導体スイッチング素子Q11、Q12を駆動する構成が追加されている。昇圧コンバータ71の半導体スイッチング素子Q11、Q12を駆動する構成は、半導体スイッチング素子Q11、Q12を駆動するゲート駆動部2a、3aと、ゲート駆動部2a、3aを制御する制御部4aである。図23に示した駆動制御部30すなわちインバータ装置73の駆動制御部30の構成は、説明を省略する。ゲート駆動部2u、2v、2w、2a、ゲート駆動部3u、3v、3w、3a、制御部4u、4v、4w、4aは、それぞれ実施の形態1~4のいずれかにおけるゲート駆動部2、ゲート駆動部3、制御部4と同じである。制御部4aは電流検出器20iから出力された電流検出信号sig2に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号sigHa、sigLaを生成する。ゲート駆動部2aは、制御部4aから出力された指令信号sigHaに基づいて半導体スイッチング素子Q11にゲートソース間電圧VgsHaを出力する。ゲート駆動部3aは、制御部4aから出力された指令信号sigLaに基づいて半導体スイッチング素子Q12にゲートソース間電圧VgsLaを出力する。実施の形態7の電力変換装置100では、u相、v相、w相に対応する上下アーム、昇圧コンバータ71の上下アームを駆動する場合に、実施の形態1~4の電流検出信号sig1、指令信号sigH、sigL、ゲートソース間電圧VgsH、VgsLに、それぞれ「u」、「v」、「w」、「a」が追加された信号又は電圧を用いてそれぞれを区別している。また、昇圧コンバータ71では、実施の形態1~4のいずれかの半導体制御装置1における電流検出信号sig1を電流検出信号sig2に読み替える。
 実施の形態7の電力変換装置100におけるインバータ装置73は、u相、v相、w相に対応するそれぞれの上下アームにおいて、電流検出信号sig1u、sig1v、sig1wに基づいて指令信号sigHu、sigHv、sigHwと指令信号sigLu、sigLv、sigLwとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。また、実施の形態7の電力変換装置100における昇圧コンバータ71は、電流検出信号sig2に基づいて指令信号sigHaと指令信号sigLaとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。
 実施の形態7の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献1の方法を適用した比較例の半導体制御装置と異なり、モータ74が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置100は、アーム短絡があってもモータ74に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態7の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、比較例の半導体制御装置に比べてモータ74に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部90である昇圧コンバータ71及びインバータ装置73の電力変換効率を向上することができる。
 また、実施の形態7の電力変換装置100は、実施の形態3の半導体制御装置1が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、モータ74が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態7の電力変換装置100は、モータ74の駆動状況すなわち負荷の軽重状況に関わらず、デッドタイムを短縮することができる。実施の形態7の電力変換装置100は、デッドタイムの短縮により電力変換部90の電力変換効率が向上する。実施の形態7の電力変換装置100は、実施の形態1~4のいずれかの半導体制御装置1が用いられるので、実施の形態1~4のいずれかの半導体制御装置1の効果を実現することができる。実施の形態7の電力変換装置100は、半導体スイッチング素子Q3~Q8、Q11、Q12にSiC-MOSFETが適用される場合には、SiCの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、インバータ装置73及び昇圧コンバータ71の信頼性の向上及び製品寿命の増加を実現することができる。
 なお、図27に示した電力変換装置100は、電力変換部90として昇圧コンバータ71及びインバータ装置73を含む昇圧型インバータ装置の例を示している。しかし、実施の形態7の電力変換装置100は、これに限られるものではない。例えば、昇圧コンバータ71の代わりに降圧コンバータ又は昇降圧コンバータを用いてもよい。すなわち、電力変換部90は、降圧コンバータ69及びインバータ装置73を含む降圧型インバータ装置でもよく、降圧コンバータ69、昇圧コンバータ71及びインバータ装置73を含む昇降圧型インバータ装置でもよい。また、インバータ装置73の代わりに図24に示した交流電力を直流電力に変換するAC-DCコンバータ91でもよい。この場合、直流端子87p、87mには図24のように直流負荷72が接続されることになる。インバータ装置73がAC-DCコンバータ91になって電力変換装置100の場合、昇圧コンバータ71が降圧コンバータ又は昇降圧コンバータであってもよい。
 以上のように、実施の形態7の電力変換装置100は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部90と、上下アームを構成する複数の半導体スイッチング素子Q3、Q4、Q5、Q6、Q7、Q8、Q11、Q12を駆動する半導体制御装置と、を備えている。電力変換部90は、昇圧コンバータ71及びインバータ装置73を含む昇圧型インバータ装置、降圧コンバータ69及びインバータ装置73を含む降圧型インバータ装置のいずれかである。半導体制御装置1は、正側電源線51と負側電源線52との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Q3~Q8、Q11、Q12を駆動する半導体制御装置である。半導体制御装置1は、上アームの半導体スイッチング素子Q3、Q5、Q7、Q11及び下アームの半導体スイッチング素子Q4、Q6、Q8、Q12のオンオフをそれぞれ指令する第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を生成する制御部4と、第一指令信号(指令信号sigH)に基づいて上アームの半導体スイッチング素子Q3、Q5、Q7、Q11を駆動する第一ゲート駆動部(ゲート駆動部2)と、第二指令信号(指令信号sigL)に基づいて下アームの半導体スイッチング素子Q4、Q6、Q8、Q12を駆動する第二ゲート駆動部(ゲート駆動部3)と、上アームと下アームとが接続された中間端子(素子間端子Tb1、Tb2、Tb3、Tb4)に流れる中間端子電流(出力電流Imu)を直接的又は間接的に検出して電流検出信号sig1u、sig1v、sig1w、sig2を出力する電流検出器20u、20v、20w、20iと、を備えている。第一ゲート駆動部(ゲート駆動部2)及び第二ゲート駆動部(ゲート駆動部3)は、半導体スイッチング素子Q3~Q8、Q11、Q12の主電流(ドレイン電流IdH、IdL)の変化率に基づいて検出電圧VexH、VexLを出力する電流電圧変換器9a、9bと、検出電圧VexH、VexLに基づいて半導体スイッチング素子Q3~Q8、Q11、Q12の転流動作を判定し判定信号sonH、soffH、sonL、soffLを出力する転流判定回路6a、6bと、電流検出信号sig1u、sig1v、sig1w、sig2に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)における対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffLに基づいて補正された第一信号、又は対応する第一指令信号(指令信号sigH)又は第二指令信号(指令信号sigL)が判定信号sonH、soffH、sonL、soffL及び電流検出信号sig1u、sig1v、sig1w、sig2に基づいて補正された第二信号をゲート信号smdH、smdLとして生成するゲート信号生成回路5a、5bと、ゲート信号smdH、smdLに基づいて半導体スイッチング素子Q3~Q8、Q11、Q12のゲートに電圧(ゲートソース間電圧VgsH、VgsL)を印加するバッファ回路11a、11bと、を備えている。実施の形態7の電力変換装置100は、この構成により、ゲート信号生成回路5a、5bが、電流検出器20u、20v、20w、20iで検出した電流検出信号sig1u、sig1v、sig1w、sig2に基づいて出力波形が変更された第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を補正した第一信号、又は第一指令信号(指令信号sigH)及び第二指令信号(指令信号sigL)を電流検出信号sig1u、sig1v、sig1w、sig2に基づいて補正した第二信号をゲート信号smdH、smdLとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムTdr2、Tdf2を短縮することができる。
 実施の形態1~実施の形態7では、半導体スイッチング素子としてMOSFETが用いられる例で説明したが、半導体スイッチング素子はこれに限定されない。例えば、MOSFETに代えて、IGBT、サイリスタ、GTO(Gate Turn-off thyristor)を半導体スイッチング素子として用いてもよい。
 実施の形態5~実施の形態7では、2つの半導体スイッチング素子を直列に接続した2レベルの電力変換装置100の例を示しているが、電力変換装置100はこれに限られるものではなく、任意の数のスイッチング素子を直列に接続したマルチレベルの電力変換装置であってもよい。すなわち、直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態1~4のいずれかの半導体制御装置1を適用することで、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態3の半導体制御装置1を適用することで、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムを短縮することができる。また、直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態1~4のいずれかの半導体制御装置1を適用することで、電力変換部90の電力変換効率を向上することができ、半導体スイッチング素子がSiC-MOSFETが適用される場合には、SiCの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができる。
 実施の形態1~実施の形態4では、転流判定回路6a、6b、ゲート信号生成回路5a、5bがハードウェアで実現されている例を示した。しかし、ゲート駆動部2、3におけるこれらの機能が制御部4内のソフトウェアで実現されてもよい。すなわち、制御部4が、図29に示す処理装置であるプロセッサ98及び記憶装置であるメモリ99を備え、記憶装置に記憶されたプログラムを読み出して実行することにより、転流判定回路6a、6b、ゲート信号生成回路5a、5bの各機能が実現されてもよい。図29は、ゲート駆動部及び制御部の機能を実現するハードウェア構成例を示す図である。また、ゲート駆動部2、3における帰還停止回路7a、7b、信号伸長回路10a、10bの機能も制御部4内のソフトウェアで実現されてもよい。つまり、制御電源8a、8b、バッファ回路11a、11b、ゲート抵抗回路12a、12b、ゲート保護回路13a、13b以外の機能が制御部4内のソフトウェアで実現されてもよい。さらには、記憶装置に転流判定回路6aの出力情報の履歴を記録し、処理装置で学習することで稼働中に制御の最適化を実現することができる。なお、ソフトウェアで実現する機能は、複数のプロセッサ98及び複数のメモリ99が連携して各機能を実行してもよい。
 なお、本願は、様々な例示的な実施の形態及び実施例が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
 1…半導体制御装置、2、3…ゲート駆動部、4…制御部、5a、5b…ゲート信号生成回路、6a、6b…転流判定回路、7a、7b…帰還停止回路、8a、8b…制御電源、9a、9b…電流電圧変換器、10a、10b…信号伸長回路、11a、11b…バッファ回路、14、15…信号伸長回路、20、20i、20u、20v、20w…電流検出器、21a、21b…コイル、25…電流演算回路、27…インダクタンス、28a、28b…ゲート信号生成回路、29…電流センサ、40…過電流検出回路、45…差動増幅回路、51…正側電源線、52…負側電源線、54…高圧電源線(正側電源線)、55…低圧電源線、69…降圧コンバータ、71…昇圧コンバータ、73…インバータ装置、90…電力変換部、91…AC-DCコンバータ、100…電力変換装置、Tb、Tb1、Tb2、Tb3、Tb4…素子間端子(中間端子)、QH、QL、Q3、Q4、Q5、Q6、Q7、Q8、Q11、Q12…半導体スイッチング素子、FGH、FGL…基準電位、Tf…オフ設定遷移時間、Tr…オン設定遷移時間、Tha、Thb…オフ保持時間、VgsH、VgsHu、VgsHv、VgsHw、VgsL、VgsLu、VgsLv、VgsLw…ゲートソース間電圧、IdH、IdL…ドレイン電流(主電流)、VexH、VexL…検出電圧、Imu…出力電流(中間端子電流)、Imue…推定出力電流(推定中間端子電流)、smdH、smdL…ゲート信号、sigH、sigHu、sigHv、sigHw、sigL、sigLu、sigLv、sigLw…指令信号、sfH、sfL…信号、srH、srL…信号、sonH、soffH、sonL、soffL…判定信号、svxH、svxL…出力信号、scH、scL…過電流検出信号、sig1、sig1u、sig1v、sig1w、sig2…電流検出信号

Claims (19)

  1.  正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置であって、
    前記上アームの前記半導体スイッチング素子及び前記下アームの前記半導体スイッチング素子のオンオフをそれぞれ指令する第一指令信号及び第二指令信号を生成する制御部と、
    前記第一指令信号に基づいて前記上アームの前記半導体スイッチング素子を駆動する第一ゲート駆動部と、
    前記第二指令信号に基づいて前記下アームの前記半導体スイッチング素子を駆動する第二ゲート駆動部と、
    前記上アームと前記下アームとが接続された中間端子に流れる中間端子電流を直接的又は間接的に検出して電流検出信号を出力する電流検出器と、を備え、
    前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    前記半導体スイッチング素子の主電流の変化率に基づいて検出電圧を出力する電流電圧変換器と、
    前記検出電圧に基づいて前記半導体スイッチング素子の転流動作を判定し判定信号を出力する転流判定回路と、
    前記電流検出信号に基づいて出力波形が変更された前記第一指令信号及び前記第二指令信号における対応する前記第一指令信号又は前記第二指令信号が前記判定信号に基づいて補正された第一信号、又は対応する前記第一指令信号又は前記第二指令信号が前記判定信号及び前記電流検出信号に基づいて補正された第二信号をゲート信号として生成するゲート信号生成回路と、
    前記ゲート信号に基づいて前記半導体スイッチング素子のゲートに電圧を印加するバッファ回路と、を備えている半導体制御装置。
  2.  前記制御部は、
    前記電流検出信号に基づいて前記中間端子電流が判定電流値以上であるか前記判定電流値よりも小さいかを判定し、
    前記中間端子電流が前記判定電流値以上である場合に、前記負側電源線から前記正側電源線の方向である逆方向に電流が流れる前記半導体スイッチング素子である逆方向導通動作素子をオフする際における、前記第一指令信号及び前記第二指令信号の一方である該当素子指令信号の立下り変位から、前記逆方向導通動作素子と異なるアームの前記半導体スイッチング素子に対する前記第一指令信号及び前記第二指令信号の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、前記逆方向導通動作素子をオンする際における、前記非該当素子指令信号の立下り変位から前記該当素子指令信号の立上り変位までのオン設定遷移時間よりも小さくなっている前記第一指令信号及び前記第二指令信号を生成し、
    前記中間端子電流が前記判定電流値よりも小さい場合に、前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも前になる正の時間となっている前記第一指令信号及び前記第二指令信号を生成し、
    前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、前記第一信号を前記ゲート信号として生成する、請求項1記載の半導体制御装置。
  3.  前記制御部は、前記中間端子電流が前記判定電流値以上である場合における前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも後になる負の時間となっている前記第一指令信号及び前記第二指令信号を生成する、請求項2記載の半導体制御装置。
  4. 前記電流電圧変換器から出力された前記検出電圧を前記電流検出信号に応じた増幅率で増幅し補正信号を出力する差動増幅回路を備え、
    前記制御部は、
    前記負側電源線から前記正側電源線の方向である逆方向に電流が流れる前記半導体スイッチング素子である逆方向導通動作素子をオフする際における、前記第一指令信号及び前記第二指令信号の一方である該当素子指令信号の立下り変位から、前記逆方向導通動作素子と異なるアームの前記半導体スイッチング素子に対する前記第一指令信号及び前記第二指令信号の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、前記逆方向導通動作素子をオンする際における、前記非該当素子指令信号の立下り変位から前記該当素子指令信号の立上り変位までのオン設定遷移時間よりも小さくなっている前記第一指令信号及び前記第二指令信号を生成し、
    前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、前記第二信号を前記ゲート信号として生成する、請求項1記載の半導体制御装置。
  5.  前記制御部は、前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも後になる負の時間となっている前記第一指令信号及び前記第二指令信号を生成する、請求項4記載の半導体制御装置。
  6.  前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項1記載の半導体制御装置。
  7.  前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項2または3に記載の半導体制御装置。
  8.  前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項4または5に記載の半導体制御装置。
  9.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    対応する前記半導体スイッチング素子のゲートに印加する電圧を生成する制御電源を備え、
    前記電流電圧変換器の一端が対応する前記半導体スイッチング素子のソースに接続されており、
    前記帰還停止回路は、前記帰還停止期間において前記電流電圧変換器の一端に前記制御電源の基準電位を接続し、前記帰還停止期間でない期間において前記電流電圧変換器の他端に前記基準電位を接続する、請求項7記載の半導体制御装置。
  10.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記帰還停止回路は、前記帰還停止期間において前記差動増幅回路の2つの入力端子を接続し、前記帰還停止期間でない期間において前記差動増幅回路の2つの入力端子を接続しない、請求項8記載の半導体制御装置。
  11.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記電流電圧変換器は、前記半導体スイッチング素子のソース側の配線に磁気結合したコイル又は前記主電流を検出する電流センサである、請求項1から10のいずれか1項に記載の半導体制御装置。
  12.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記電流電圧変換器は、前記半導体スイッチング素子のソース側に接続されたインダクタンス又は前記半導体スイッチング素子のソース側の配線における寄生インダクタンスである、請求項1から10のいずれか1項に記載の半導体制御装置。
  13.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、
    前記転流判定回路により対応する前記半導体スイッチング素子の前記主電流が前記負側電源線から前記正側電源線の方向である逆方向に増加する場合に出力される第一の前記判定信号のパルスを伸長する第一信号伸長回路を備え、
    前記第一信号伸長回路の出力信号を対応する前記第一指令信号又は前記第二指令信号に加算して前記ゲート信号を生成する、請求項1から12のいずれか1項に記載の半導体制御装置。
  14.  前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、
    前記転流判定回路により対応する前記半導体スイッチング素子の前記主電流が前記正側電源線から前記負側電源線の方向である順方向に増加する場合に出力される第二の前記判定信号のパルスを伸長する第二信号伸長回路を備え、
    前記第二信号伸長回路の出力信号を対応する前記第一指令信号又は前記第二指令信号に積算して前記ゲート信号を生成する、請求項1から13のいずれか1項に記載の半導体制御装置。
  15.  前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    対応する前記半導体スイッチング素子がオフ状態である場合に、当該半導体スイッチング素子に過電流が流れているかを検出し過電流検出信号を出力する過電流検出回路を備え、
    前記ゲート信号生成回路は、前記過電流検出信号に基づいて予め定められたオフ保持時間が経過するまで前記ゲート信号をオフ状態にする、請求項1から14のいずれか1項に記載の半導体制御装置。
  16.  前記電流検出器は、前記正側電源線又は前記負側電源線に流れる電源線電流を検出して前記電流検出信号を前記制御部に出力し、
    前記制御部は、
    前記電流検出信号に基づいて前記中間端子に流れる前記中間端子電流を推定し推定中間端子電流を出力する電流演算回路と、
    前記推定中間端子電流に基づいて予め定められた出力波形の前記第一指令信号及び前記第二指令信号を生成する、請求項1から15のいずれか1項に記載の半導体制御装置。
  17.  正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部と、
    前記上下アームを構成する複数の半導体スイッチング素子を駆動する請求項1から16のいずれか1項に記載の半導体制御装置と、を備えた電力変換装置であって、
    前記電力変換部は、
    直流電力を交流電力に変換するインバータ装置、直流電力を昇圧された直流電力に変換する昇圧コンバータ、直流電力を降圧された直流電力に変換する降圧コンバータ、交流電力を直流電力に変換するAC-DCコンバータ、前記昇圧コンバータ及び前記インバータ装置を含む昇圧型インバータ装置、前記降圧コンバータ及び前記インバータ装置を含む降圧型インバータ装置のいずれかである、電力変換装置。
  18.  前記半導体スイッチング素子はワイドバンドギャップ半導体材料を用いた半導体素子である、請求項17記載の電力変換装置。
  19.  前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、ダイヤモンドのいずれかである、請求項18記載の電力変換装置。
PCT/JP2019/043893 2019-11-08 2019-11-08 半導体制御装置及び電力変換装置 WO2021090477A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021554535A JP7203243B2 (ja) 2019-11-08 2019-11-08 半導体制御装置及び電力変換装置
PCT/JP2019/043893 WO2021090477A1 (ja) 2019-11-08 2019-11-08 半導体制御装置及び電力変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/043893 WO2021090477A1 (ja) 2019-11-08 2019-11-08 半導体制御装置及び電力変換装置

Publications (1)

Publication Number Publication Date
WO2021090477A1 true WO2021090477A1 (ja) 2021-05-14

Family

ID=75849712

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/043893 WO2021090477A1 (ja) 2019-11-08 2019-11-08 半導体制御装置及び電力変換装置

Country Status (2)

Country Link
JP (1) JP7203243B2 (ja)
WO (1) WO2021090477A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114740920A (zh) * 2022-03-22 2022-07-12 上海欧菲智能车联科技有限公司 加热控制电路、加热控制方法及相关装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012200047A (ja) * 2011-03-18 2012-10-18 Fujitsu Telecom Networks Ltd スイッチング電源装置と電流アンプとその駆動方法
JP2017135956A (ja) * 2016-01-29 2017-08-03 アイシン精機株式会社 スイッチング素子の駆動装置
JP2018198504A (ja) * 2017-05-24 2018-12-13 株式会社デンソー 集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012200047A (ja) * 2011-03-18 2012-10-18 Fujitsu Telecom Networks Ltd スイッチング電源装置と電流アンプとその駆動方法
JP2017135956A (ja) * 2016-01-29 2017-08-03 アイシン精機株式会社 スイッチング素子の駆動装置
JP2018198504A (ja) * 2017-05-24 2018-12-13 株式会社デンソー 集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114740920A (zh) * 2022-03-22 2022-07-12 上海欧菲智能车联科技有限公司 加热控制电路、加热控制方法及相关装置
CN114740920B (zh) * 2022-03-22 2024-04-09 上海欧菲智能车联科技有限公司 加热控制电路、加热控制方法及相关装置

Also Published As

Publication number Publication date
JP7203243B2 (ja) 2023-01-12
JPWO2021090477A1 (ja) 2021-05-14

Similar Documents

Publication Publication Date Title
JP6471895B2 (ja) 駆動装置、電力変換装置
JP6369808B2 (ja) 駆動装置、電力変換装置
JP4343897B2 (ja) 電力変換装置
Wittig et al. Analysis and comparison of turn-off active gate control methods for low-voltage power MOSFETs with high current ratings
KR101454526B1 (ko) 전력 변환 장치 및 서지 전압 억제 방법
US7948276B2 (en) Gate driver circuit, switch assembly and switch system
JP6979592B2 (ja) 力率改善コンバータ
JP7268507B2 (ja) ゲート駆動装置及び電力変換装置
JP5191042B2 (ja) 双方向dc−dcコンバータ
JP6964240B2 (ja) Ac−dcコンバータ
JP2009011013A (ja) 電力変換装置
US20110115451A1 (en) Driving method of switching element and power supply unit
US11152933B2 (en) Gate driver and power converter
US9595952B2 (en) Switching circuit and the method thereof
JP6852445B2 (ja) 半導体装置
US10454370B2 (en) Three quarter bridge for buck-derived switch-mode power supplies
US7773400B2 (en) Inverter driving circuit an inverter control circuit
WO2021090477A1 (ja) 半導体制御装置及び電力変換装置
JP5211611B2 (ja) インバータの駆動回路およびインバータの制御回路
US10075076B1 (en) Voltage converter with current steering
EP3322093A1 (en) Gate trajectory control for zero overshoot switching
CN113497546A (zh) 栅极驱动装置及栅极驱动方法、功率半导体模块和电力变换装置
JP2021126038A (ja) 電力変換装置
WO2016030998A1 (ja) 電力変換装置、モータ装置および逆変換器モジュール
JP6679463B2 (ja) スイッチング素子の駆動回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19952036

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021554535

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19952036

Country of ref document: EP

Kind code of ref document: A1