JP7203243B2 - 半導体制御装置及び電力変換装置 - Google Patents

Description

本願は、上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置及びこれを備えた電力変換装置に関するものである。

インバータ装置等の電力変換部と電力変換部を制御する制御部とを備えた電力変換装置は、半導体スイッチング素子のオンオフ動作によって電力変換を実現している。半導体スイッチング素子としては、ＭＯＳＦＥＴ（Ｍetal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等に代表される電圧駆動型のスイッチング素子がある。適宜、半導体スイッチング素子を単にスイッチング素子と呼ぶ。

近年、電力変換装置の高パワー密度化を目的として、コンデンサ及びインダクタ等が小型化されると共にスイッチング素子のオンオフのスイッチングが高周波化される傾向がある。電力変換装置では、直列に接続された複数のスイッチング素子が同時にオンすることによってアーム短絡が生じる。このようなアーム短絡の発生を防止するため、複数のスイッチング素子が同時にオフされる期間であるデッドタイムが設けられている。通常、デッドタイムは一定の時間に設定される。そのため、スイッチング素子がオンオフするスイッチングの高周波化に伴い、キャリア周期におけるデッドタイムの時間的割合が相対的に大きくなる。スイッチング素子としてＭＯＳＦＥＴが用いられる場合には、デッドタイム中に寄生ダイオードの導通損失が発生する。デッドタイムの時間的割合が増加すると、このような導通損失が発生しやすくなる。その結果、電力変換装置の電力変換効率が低下する。また、電力変換装置が例えば昇圧コンバータである場合、デッドタイムの時間的割合が増加することによって実効的なオンデューティが低下する。そのため、昇圧可能な範囲が縮小する。

特開２０１９－４１５１４号公報（図１）

スイッチング素子としてＭＯＳＦＥＴが用いられる場合には、スイッチング素子の動作には、ゲートをオン及びオフすることでドレイン側からソース側に電流がそれぞれ導通及び遮断する動作であるＭＯＳ動作（順方向導通動作）と、ゲートをオン及びオフすることでソース側からドレイン側に電流がそれぞれ導通及び遮断する動作である同期整流動作（逆方向導通動作）とがある。同期整流開始の際及び同期整流終了の際のデッドタイムを短縮する方法が、特許文献１に開示されている。この方法では、半導体制御回路が、駆動するＭＯＳＦＥＴのデッドタイム期間中のゲート電圧を閾値電圧よりも大きくゲート電源電圧よりも小さな所定値（制限電圧）に保持し、かつ寄生ダイオードを流れる電流の変化を検出してゲートを完全にオン又はオフする方法である。すなわち、特許文献１の方法は、積極的に上下アームを短絡させることでデッドタイムを最小化する方法であり、デッドタイム期間中のゲート電圧を制限することで短絡電流を抑制すると共にＭＯＳＦＥＴに電流の一部を通電させことで寄生ダイオードの通電電流を低減することができる。しかしながら、この場合は、小さな負荷電流に対しては発生する短絡電流の比率が相対的に大きくなるため、小さな負荷電流が流れる軽負荷における電力変換装置の電力変換効率が低下する問題がある。

本願明細書に開示される技術は、上記のような課題を解決するためになされたものであり、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することが可能な半導体制御装置及び電力変換装置を得ることを目的とする。

本願明細書に開示される一例の半導体制御装置は、正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置である。半導体制御装置は、上アームの半導体スイッチング素子及び下アームの半導体スイッチング素子のオンオフをそれぞれ指令する第一指令信号及び第二指令信号を生成する制御部と、第一指令信号に基づいて上アームの半導体スイッチング素子を駆動する第一ゲート駆動部と、第二指令信号に基づいて下アームの半導体スイッチング素子を駆動する第二ゲート駆動部と、上アームと下アームとが接続された中間端子に流れる中間端子電流を直接的又は間接的に検出して電流検出信号を出力する電流検出器と、を備えている。第一ゲート駆動部及び第二ゲート駆動部は、半導体スイッチング素子の主電流の変化率に基づいて検出電圧を出力する電流電圧変換器と、検出電圧に基づいて半導体スイッチング素子の転流動作を判定し判定信号を出力する転流判定回路と、電流検出信号に基づいて出力波形が変更された第一指令信号及び第二指令信号における対応する第一指令信号又は第二指令信号が判定信号に基づいて補正された第一信号、又は対応する第一指令信号又は第二指令信号が判定信号及び電流検出信号に基づいて補正された第二信号をゲート信号として生成するゲート信号生成回路と、ゲート信号に基づいて半導体スイッチング素子のゲートに電圧を印加するバッファ回路と、を備えている。

本願明細書に開示される一例の半導体制御装置は、ゲート信号生成回路が、電流検出器で検出した電流検出信号に基づいて出力波形が変更された第一指令信号及び第二指令信号を補正した第一信号、又は第一指令信号及び第二指令信号を電流検出信号に基づいて補正した第二信号をゲート信号として生成するので、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。

実施の形態１に係る半導体制御装置の構成を示す図である。 図１の下アームを駆動するゲート駆動部の構成を示す図である。 図１の上アーム及び下アームの構成を示す図である。 図１のゲート抵抗回路及びゲート保護回路の構成を示す図である。 図２のゲート抵抗回路及びゲート保護回路の構成を示す図である。 実施の形態１に係る半導体制御装置の動作を説明するタイミングチャートである。 図１の制御部が出力する第一組の指令信号を示す図である。 図１の制御部が出力する第二組の指令信号を示す図である。 図１の他の電流電圧変換器の構成を示す図である。 図２の他の電流電圧変換器の構成を示す図である。 図１の電源線に流れる電流を推定する第一の電流推定器の構成を示す図である。 図１の電源線に流れる電流を推定する第二の電流推定器の構成を示す図である。 実施の形態２に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態３に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態３に係る半導体制御装置のゲート駆動部の構成を示す図である。 実施の形態４に係る半導体制御装置の構成を示す図である。 図１６の下アームを駆動するゲート駆動部の構成を示す図である。 図１６の過電流検出回路及びゲート信号生成回路の構成を示す図である。 図１６の過電流検出回路の動作を説明するタイミングチャートである。 図１７の過電流検出回路及びゲート信号生成回路の構成を示す図である。 図１７の過電流検出回路の動作を説明するタイミングチャートである。 実施の形態５に係る電力変換装置の構成を示す図である。 図２２の駆動制御部の構成を示す図である。 実施の形態５に係る他の電力変換装置の構成を示す図である。 実施の形態６に係る電力変換装置の構成を示す図である。 実施の形態６に係る他の電力変換装置の構成を示す図である。 実施の形態７に係る電力変換装置の構成を示す図である。 図２７の駆動制御部の構成を示す図である。 ゲート駆動部及び制御部の機能を実現するハードウェア構成例を示す図である。

実施の形態１．
実施の形態１の半導体制御装置１について、図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。他の実施の形態においても、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。図１は実施の形態１に係る半導体制御装置の構成を示す図であり、図２は図１の下アームを駆動するゲート駆動部の構成を示す図である。図３は図１の上アーム及び下アームの構成を示す図であり、図４、図５はそれぞれ図１、図２のゲート抵抗回路及びゲート保護回路の構成を示す図である。図６は、実施の形態１に係る半導体制御装置の動作を説明するタイミングチャートである。図７は図１の制御部が出力する第一組の指令信号を示す図であり、図８は図１の制御部が出力する第二組の指令信号を示す図である。図９は図１の他の電流電圧変換器の構成を示す図であり、図１０は図２の他の電流電圧変換器の構成を示す図である。図１１は図１の電源線に流れる電流を推定する第一の電流推定器の構成を示す図であり、図１２は図１の電源線に流れる電流を推定する第二の電流推定器の構成を示す図である。半導体制御装置１は、半導体スイッチング素子ＱＨ及び半導体スイッチング素子ＱＬを直列接続して構成される上下アームを駆動するものであり、半導体スイッチング素子ＱＨ、ＱＬはそれぞれ上アーム、下アームである。ここでは図３に示すように半導体スイッチング素子ＱＨ、ＱＬとして寄生ダイオードを備えたＳｉＣ（Silico Carbide）－ＭＯＳＦＥＴを適用した例を示している。半導体スイッチング素子ＱＨ、ＱＬは、それぞれＭＯＳＦＥＴすなわちＭＯＳトランジスタＭ１と寄生ダイオードＤ１とを備えている。なお、図６では、半導体スイッチング素子ＱＨが同期整流動作（逆方向導通動作）であり、半導体スイッチング素子ＱＬがＭＯＳ動作（順方向導通動作）である場合を示している。同期整流動作（逆方向導通動作）においてドレイン電流は負側電源線５２から正側電源線５１の方向である逆方向に電流が流れ、ＭＯＳ動作（順方向導通動作）においてドレイン電流は正側電源線５１から負側電源線５２の方向である逆方向に電流が流れる。同期整流動作（逆方向導通動作）の半導体スイッチング素子ＱＨは逆方向導通動作素子ということもでき、ＭＯＳ動作（順方向導通動作）の半導体スイッチング素子ＱＬは順方向導通動作素子ということもできる。

半導体制御装置１は、半導体スイッチング素子ＱＨ、ＱＬを駆動する駆動制御部３０と、上下アームの出力端子であって半導体スイッチング素子ＱＨ、ＱＬの接続端である素子間端子Ｔｂにおいて出力電流Ｉｍｕを検出する電流検出器２０を備えている。素子間端子Ｔｂは、上アームと下アームとが接続された中間端子であり、出力電流Ｉｍｕは中間端子電流である。駆動制御部３０は、半導体スイッチング素子ＱＨ、ＱＬのオンオフを指令する指令信号ｓｉｇＨ、ｓｉｇＬを生成する制御部４、半導体スイッチング素子ＱＨ、ＱＬを指令信号ｓｉｇＨ、ｓｉｇＬに基づいてそれぞれ駆動するゲート駆動部２、３を備えている。図１では、半導体制御装置１が２レベルの上下アーム１相を駆動する例を示している。出力電流Ｉｍｕは電源、負荷であるモータ等に流れる（図２２、図２４参照）。半導体スイッチング素子ＱＨのドレインは正側電源線５１の正側接続端子Ｔｐに接続されており、半導体スイッチング素子ＱＬのソースは負側電源線５２の負側接続端子Ｔｍに接続されている。半導体スイッチング素子ＱＨのソースと半導体スイッチング素子ＱＬのドレインとは、中間配線５３の素子間端子Ｔｂに接続されている。半導体スイッチング素子ＱＨのソースとゲートとの間の電圧はゲートソース間電圧ＶｇｓＨであり、半導体スイッチング素子ＱＨのソースとドレインとの間の電圧はドレインソース間電圧ＶｄｓＨである。半導体スイッチング素子ＱＬのソースとゲートとの間の電圧はゲートソース間電圧ＶｇｓＬであり、半導体スイッチング素子ＱＬのソースとドレインとの間の電圧はドレインソース間電圧ＶｄｓＬである。

半導体制御装置１のゲート駆動部２、３は、それぞれ電源が異なる制御電源８ａ、８ｂ備える。ゲート駆動部２は、制御電源８ａ、ゲート信号生成回路５ａ、転流判定回路６ａ、帰還停止回路７ａ、電流電圧変換器９ａ、信号伸長回路１０ａ、バッファ回路１１ａ、ゲート抵抗回路１２ａ、ゲート保護回路１３ａを備えている。ゲート駆動部３は、制御電源８ｂ、ゲート信号生成回路５ｂ、転流判定回路６ｂ、帰還停止回路７ｂ、電流電圧変換器９ｂ、信号伸長回路１０ｂ、バッファ回路１１ｂ、ゲート抵抗回路１２ｂ、ゲート保護回路１３ｂを備えている。ゲート駆動部２、３は、基本的に同様の構成であり、それぞれ使用する制御電源８ａ、８ｂ、転流判定回路６ａ、６ｂの判定基準電位Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、指令信号ｓｉｇＨ、ｓｉｇＬに応じたタイミングで動作する。ゲート駆動部２、３の共通部分はゲート駆動部２を例に説明する。

実施の形態１の半導体制御装置１では、制御電源８ａ、８ｂが駆動するＭＯＳトランジスタＭ１のソースを基準にしたゲートに印加するゲートソース間電圧を規定する正電源ＶｐＨ及びＶｐＬ、負電源ＶｍＨ及びＶｍＬを生成する。制御電源８ａの正電源ＶｐＨ、負電源ＶｍＨは、基準電位ＦＧＨを基準電位としており、この基準電位ＦＧＨは半導体スイッチング素子ＱＨにおけるＭＯＳトランジスタＭ１の基準電位になっている。なお、実施の形態１の半導体制御装置１では、後述する帰還停止回路７ａの接続変更により、半導体スイッチング素子ＱＨのソースに基準電位ＦＧＨが印加される構成になっている。

制御電源８ａと同様に、制御電源８ｂの正電源ＶｐＬ、負電源ＶｍＬは、基準電位ＦＧＬを基準電位としており、この基準電位ＦＧＬは半導体スイッチング素子ＱＬにおけるＭＯＳトランジスタＭ１の基準電位になっている。なお、実施の形態１の半導体制御装置１では、後述する帰還停止回路７ｂの接続変更により、半導体スイッチング素子ＱＬのソースに基準電位ＦＧＬが印加される構成になっている。負電源ＶｍＨ及びＶｍＬは、必要に応じて削減することができる。

制御部４は、電流検出器２０で検出した電流検出信号ｓｉｇ１に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨ、ｓｉｇＬを生成する。制御部４は、指令生成回路２６を備えている。指令生成回路２６は電流検出信号ｓｉｇ１に基づいて、出力波形が異なる指令信号ｓｉｇＨ、ｓｉｇＬの組を生成する。図７、図８に、それぞれ後述する第一組の指令信号ｓｉｇＨ、ｓｉｇＬ、第二組の指令信号ｓｉｇＨ、ｓｉｇＬを示した。ゲート駆動部２は、指令信号ｓｉｇＨに基づいて、ゲート信号生成回路５ａで補正したゲート信号ｓｍｄＨをバッファ回路１１ａで増幅し、ゲート抵抗回路１２ａを介して半導体スイッチング素子ＱＨのゲートソース間に電圧（ゲートソース間電圧ＶｇｓＨ）を印加する。ゲート駆動部３は、指令信号ｓｉｇＬに基づいて、ゲート信号生成回路５ｂで補正したゲート信号ｓｍｄＬをバッファ回路１１ｂで増幅し、ゲート抵抗回路１２ｂを介して半導体スイッチング素子ＱＬのゲートソース間に電圧（ゲートソース間電圧ＶｇｓＬ）を印加する。

ゲート駆動部２のゲート抵抗回路１２ａは、図４に示すように、半導体スイッチング素子ＱＨをオンさせる際に電圧上昇の速度を緩和させる抵抗Ｒｇｐと、半導体スイッチング素子ＱＨをオフさせる際に抵抗Ｒｇｐ共に電圧降下の速度を緩和させる抵抗Ｒｇｎと、抵抗Ｒｇｎの電流の流れを規制するダイオードＤｇを備えている。ゲート駆動部３のゲート抵抗回路１２ｂは、図５に示すように、半導体スイッチング素子ＱＬをオンさせる際に電圧上昇の速度を緩和させる抵抗Ｒｇｐと、半導体スイッチング素子ＱＬをオフさせる際に抵抗Ｒｇｐ共に電圧降下の速度を緩和させる抵抗Ｒｇｎと、抵抗Ｒｇｎの電流の流れを規制するダイオードＤｇを備えている。

ゲート駆動部２の電流電圧変換器９ａは、駆動する半導体スイッチング素子ＱＨのドレイン電流ＩｄＨに基づいて検出電圧ＶｅｘＨを生成する。例えば、電流電圧変換器９ａは、半導体スイッチング素子ＱＨのドレイン電流ＩｄＨによる磁気を電圧に変換するコイル２１ａである。ゲート駆動部３の電流電圧変換器９ｂは、駆動する半導体スイッチング素子ＱＬのドレイン電流ＩｄＬに基づいて検出電圧ＶｅｘＬを生成する。例えば、電流電圧変換器９ｂは、半導体スイッチング素子ＱＬのドレイン電流ＩｄＬによる磁気を電圧に変換するコイル２１ｂである。コイル２１ａ、２１ｂは、半導体スイッチング素子ＱＨ、ＱＬのソース側に磁気結合している。コイル２１ａ、２１ｂは、例えば半導体制御装置１を構成する制御基板に構成したロゴスキーコイルに、半導体スイッチング素子ＱＨ、ＱＬのＭＯＳトランジスタＭ１のソース電流の経路を挿入することで実現できる。あるいは、コイル２１ａ、２１ｂは、制御基板と別構成のロゴスキー型、ホール素子型等の電流センサ２９に代えても良い。図９のように、電流電圧変換器９ａである電流センサ２９は、半導体スイッチング素子ＱＨのドレイン電流ＩｄＨに基づいて出力端子５６と出力端子５７との間に検出電圧ＶｅｘＨを出力する。図１０のように、電流電圧変換器９ｂである電流センサ２９は、半導体スイッチング素子ＱＬのドレイン電流ＩｄＬに基づいて出力端子５６と出力端子５７との間に検出電圧ＶｅｘＬを出力する。ドレイン電流ＩｄＨは上アームの主電流であり、ドレイン電流ＩｄＬは下アームの主電流である。

コイル２１ａの一端は駆動する半導体スイッチング素子ＱＨのソースと帰還停止回路７ａの端子２２とに接続され、コイル２１ａの他端は帰還停止回路７ａの端子２３に接続されている。帰還停止回路７ａは、信号伸長回路１０ａが出力する帰還停止信号ｓｓｗＨに基づいて、基準電位ＦＧＨを端子２２、端子２３の一方に接続する。帰還停止回路７ａは、コイル２１ａの他端を端子２３を介して基準電位ＦＧＨに接続することで、半導体スイッチング素子ＱＨのドレイン電流ＩｄＨの変化を半導体スイッチング素子ＱＨのゲートソース間電圧ＶｇｓＨに帰還する機能（電圧帰還機能）を有効にする。また、帰還停止回路７ａは、半導体スイッチング素子ＱＨのソースに接続された端子２２を基準電位ＦＧＨと接続することで、半導体スイッチング素子ＱＨのドレイン電流ＩｄＨの変化を半導体スイッチング素子ＱＨのゲートソース間電圧ＶｇｓＨに帰還する機能、すなわち半導体スイッチング素子ＱＨに対する電圧帰還機能を無効化する。

コイル２１ｂの一端は駆動する半導体スイッチング素子ＱＬのソースと帰還停止回路７ｂの端子２２とに接続され、コイル２１ｂの他端は帰還停止回路７ｂの端子２３に接続されている。帰還停止回路７ｂは、信号伸長回路１０ｂが出力する帰還停止信号ｓｓｗＬに基づいて、基準電位ＦＧＬを端子２２、端子２３の一方に接続する。帰還停止回路７ｂは、コイル２１ｂの他端を端子２３を介して基準電位ＦＧＬに接続することで、半導体スイッチング素子ＱＬのドレイン電流ＩｄＬの変化を半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬに帰還する機能（電圧帰還機能）を有効にする。また、帰還停止回路７ｂは、半導体スイッチング素子ＱＬのソースに接続された端子２２を基準電位ＦＧＬと接続することで、半導体スイッチング素子ＱＬのドレイン電流ＩｄＬの変化を半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬに帰還する機能、すなわち半導体スイッチング素子ＱＬに対する電圧帰還機能を無効化する。

実施の形態１の半導体制御装置１は、電流電圧変換器９ａであるコイル２１ａの検出電圧ＶｅｘＨに基づいた電圧帰還機能により、ゲート駆動部２が上下アームの半導体スイッチング素子ＱＨと半導体スイッチング素子ＱＬとが同時にオフされる期間であるデッドタイムを短縮する。また、実施の形態１の半導体制御装置１は、電流電圧変換器９ｂであるコイル２１ｂの検出電圧ＶｅｘＬに基づいた電圧帰還機能により、ゲート駆動部３が上下アームの半導体スイッチング素子ＱＨと半導体スイッチング素子ＱＬとが同時にオフされる期間であるデッドタイムを短縮する。

電圧帰還機能の原理を説明する。ゲート駆動部２の半導体スイッチング素子ＱＨに対する電圧帰還機能と、ゲート駆動部３の半導体スイッチング素子ＱＬに対する電圧帰還機能は基本的に同じなので、ゲート駆動部２の半導体スイッチング素子ＱＨに対する電圧帰還機能について説明する。電流電圧変換器９ａであるコイル２１ａの検出電圧ＶｅｘＨに基づいてゲート駆動部２が実行する電圧帰還機能の動作原理、すなわちゲートソース間電圧ＶｇｓＨにドレイン電流ＩｄＨを帰還させる原理は以下の通りである。図１のように端子２３に基準電位ＦＧＨが接続されているとする。ドレイン電流の時間変化の情報すなわちドレイン電流の時間微分（変化率）であるｄ（ＩｄＨ）／ｄｔが発生すると、コイル２１ａに誘起電圧が発生し、この誘起電圧が検出電圧ＶｅｘＨとして出力される。このとき、端子２２と基準電位ＦＧＨに接続された端子２３との間に検出電圧ＶｅｘＨが発生する。すなわち端子２２に接続された半導体スイッチング素子ＱＨのソースと基準電位ＦＧＨとの間に検出電圧ＶｅｘＨの電位差が発生する。従って、実際にゲートソース間に印加されるゲートソース間電圧ＶｇｓＨは、制御電源電圧から検出電圧ＶｅｘＨを引いた値となる。

例えば、半導体スイッチング素子ＱＨのゲートソース間に正電源ＶｐＨが印加されている状態でコイル２１ａに検出電圧ＶｅｘＨが発生すると、式（１）の関係が成り立つ。
ＶｇｓＨ＝ＶｐＨ－ＶｅｘＨ ・・・（１）
同様に、半導体スイッチング素子ＱＨのゲートソース間に負電源ＶｍＨが印加されている状態でコイル２１ａに検出電圧ＶｅｘＨが発生すると、式（２）の関係が成り立つ。
ＶｇｓＨ＝ＶｍＨ－ＶｅｘＨ ・・・（２）

式（１）が成り立つ場合において、特に、ｄ（ＩｄＨ）／ｄｔ＞０で検出電圧ＶｅｘＨが正（ＶｅｘＨ＞０）となるようにコイル２１ａの磁気結合を与えることで、半導体スイッチング素子ＱＨのオン状態で電流が順方向に急増した場合に半導体スイッチング素子ＱＨがセルフターンオフするように、すなわちゲートソース間電圧ＶｇｓＨが負（ＶｇｓＨ＜０）となるように設定することができる。具体的には、半導体スイッチング素子ＱＨの同期整流動作中に、対アーム素子である半導体スイッチング素子ＱＬがオンすることで、半導体スイッチング素子ＱＨの整流電流が減少した場合、すなわち半導体スイッチング素子ＱＨの順方向電流（ソースからドレイン方向の電流）である順方向のドレイン電流ＩｄＨが増加する場合に、セルフターンオフ動作で半導体スイッチング素子ＱＨの同期整流を停止するように作用するものである。図６中の時刻ｔ４直後にゲートソース間電圧ＶｇｓＨが下降する動作がこれに相当する。ドレイン電流ＩｄＨ、ＩｄＬはドレインからソース方向すなわち逆方向の電流なので、図６においてドレイン電流ＩｄＨ、ＩｄＬが減少する場合は、逆方向に減少しており、順方向に増加している。図６においてドレイン電流ＩｄＨ、ＩｄＬが増加する場合は、逆方向に増加しており、順方向に減少している。なお、ドレイン電流ＩｄＨ、ＩｄＬが記載された他の図においても同様である。

次に、式（２）が成り立つ場合について説明する。前述のようにコイル２１ａの磁気結合を与えていると、ｄ（ＩｄＨ）／ｄｔ＜０で検出電圧ＶｅｘＨが負（ＶｅｘＨ＜０）となるため、半導体スイッチング素子ＱＨのオフ状態で電流が逆方向に急増した場合に半導体スイッチング素子ＱＨがセルフターンオンするように、すなわちゲートソース間電圧ＶｇｓＨが正（ＶｇｓＨ＞０）となるように設定することができる。具体的には、半導体スイッチング素子ＱＨのオフ期間中に、対アーム素子である半導体スイッチング素子ＱＬがオフした場合、すなわち順方向電流（ソースからドレイン方向の電流）である順方向のドレイン電流ＩｄＨが減少する場合には、セルフターンオン動作で半導体スイッチング素子ＱＨの同期整流を開始するように作用するものである。図６中の時刻ｔ１直後にゲートソース間電圧ＶｇｓＨが上昇する動作がこれに相当する。

ゲート駆動部２の半導体スイッチング素子ＱＨに対する電圧帰還機能は、電流電圧変換器９ａ、転流判定回路６ａ、ゲート信号生成回路５ａ、信号伸長回路１０ａ、帰還停止回路７ａにより実現している。転流判定回路６ａはコンパレータ１８、１９を備えている。ゲート信号生成回路５ａは、信号伸長回路１４、１５、積算回路１６、加算回路１７を備えている。コンパレータ１８の正端子にコイル２１ａの一端が接続され、コンパレータ１８の負端子に判定基準電位Ｖｒ１が接続されている。コンパレータ１８の正端子にコイル２１ａの一端の電位である正側電位Ｖｐ１が入力される。コンパレータ１９の負端子にコイル２１ａの他端が接続され、コンパレータ１９の正端子に判定基準電位Ｖｒ２が接続されている。コンパレータ１９の負端子にコイル２１ａの他端の電位である負側電位Ｖｍ１が入力される。信号伸長回路１４は、コンパレータ１８から出力された判定信号ｓｏｎＨのパルスを伸長し、信号ｓｒＨを出力する。信号伸長回路１５は、コンパレータ１９から出力された判定信号ｓｏｆｆＨのパルスを伸長し、信号ｓｆＨを出力する。積算回路１６は、指令信号ｓｉｇＨと信号ｓｆＨとが入力され、それらの論理積信号を出力する。加算回路１７は、積算回路１６が出力する論理積信号と信号ｓｒＨとが入力され、それらの論理和信号を出力する。加算回路１７が出力する論理和信号は、ゲート信号ｓｍｄＨとしてバッファ回路１１ａに出力される。

転流判定回路６ａは、検出電圧ＶｅｘＨに基づいて半導体スイッチング素子ＱＨの転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨを出力する。具体的には、転流判定回路６ａは、コイル２１ａに発生する検出電圧ＶｅｘＨにおける正電圧及び負電圧をコンパレータ１８、１９でそれぞれ判定し、半導体スイッチング素子ＱＨの同期整流開始のタイミング及び同期整流終了のタイミングを検出する。半導体スイッチング素子ＱＨのセルフターンオンによる同期整流開始のタイミングは、検出電圧ＶｅｘＨが負、すなわちコイル２１ａの一端の電位である正側電位Ｖｐ１が判定基準電位Ｖｒ１よりも高くなっている期間にコンパレータ１８の判定信号ｓｏｎＨが正パルスを出力することで検出される。正パルスは、低レベル（Ｌレベル）から高レベル（Ｈレベル）に変化するパルスである。これに対して、負パルスは、高レベル（Ｈレベル）から低レベル（Ｌレベル）に変化するパルスである。また、半導体スイッチング素子ＱＨのセルフターンオフによる同期整流終了のタイミングは、検出電圧ＶｅｘＨが正、すなわちコイル２１ａの他端の電位である負側電位Ｖｍ１が判定基準電位Ｖｒ２よりも低くなっている期間にコンパレータ１９の判定信号ｓｏｆｆＨが負パルスを出力することで検出される。なお、半導体スイッチング素子ＱＨのセルフターンオフによる同期整流終了のタイミングは、転流判定回路６ａにより、同期整流中にソースからドレインの向きに流れていたドレイン電流ＩｄＨが、対アームすなわち半導体スイッチング素子ＱＬがオンしたことでドレイン電流ＩｄＨがドレインからソースの向きに流れることから検出される。

判定信号ｓｏｎＨ、判定信号ｓｏｆｆＨは、ゲート信号生成回路５ａ内のパルスの立上りを伸長する信号伸長回路１４、のパルスの立下りを伸長する信号伸長回路１５により、所定時間だけ伸長された信号ｓｒＨ、信号ｓｆＨとなる。この所定時間すなわちパルスを伸長する時間は、従来のデッドタイムＴｄｒ１、Ｔｄｆ１よりやや大きい程度で、例えば５μｓ程度である。図６において、半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが高電圧から低電圧に変化し始めてから、半導体スイッチング素子ＱＨにおける破線で示したゲートソース間電圧ＶｇｓＨが低電圧から高電圧に変化し始めるまでの時間、すなわち時刻ｔ１から時刻ｔ３までの時間が、半導体スイッチング素子がオンになる際の従来のデッドタイムＴｄｒ１である。また、時刻ｔ４から時刻ｔ６までの時間、すなわち半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが低電圧から高電圧に変化し始めてから、半導体スイッチング素子ＱＨにおける破線で示したゲートソース間電圧ＶｇｓＨが高電圧から低電圧に変化し始めるまでの時間が、半導体スイッチング素子がオフになる際の従来のデッドタイムＴｄｆ１に相当する。なお、図６では、実施の形態１の半導体制御装置１がセルフターンオフを用いて半導体スイッチング素子がオフになる際のデッドタイムを短縮するために、時刻ｔ４から時刻ｔ６までの時間では指令信号ｓｉｇＬ、指令信号ｓｉｇＨが共に高レベルになっている。したがって、図６では負のデッドタイムＴｄｆ１になっている。特許文献１では、上下アームの上アーム素子（半導体スイッチング素子ＱＨに相応）及び下アーム素子（半導体スイッチング素子ＱＬに相応）のオンオフを指令する指令信号が共に低レベルの期間がある。この指令信号が共に低レベルの期間は、設定デッドタイムということもできる。上アーム素子のゲートソース間電圧と下アーム素子のゲートソース間電圧とが共に低レベルの期間は、実効デッドタイムということもできる。実施の形態１の半導体制御装置１では、図６における時刻ｔ４から時刻ｔ６までの時間において、特許文献１と異なり設定デッドタイムが０（ゼロ）以下すなわち負になっている。従来の制御方法は実効デッドタイムと設定デッドタイムとがほぼ等しくなっており、特許文献１の制御方法は逆方向導通動作すなわち同期整流動作をする素子の実効デッドタイムを制限電圧の印加により従来よりも短くする方法である。

信号伸長回路１５から出力された信号ｓｆＨは、積算回路１６により指令信号ｓｉｇＨに積算され、セルフターンオフ動作の発生に合わせて半導体スイッチング素子ＱＨのオフタイミングを早めるように指令信号ｓｉｇＨを補正する作用がある。一方、信号伸長回路１４から出力された信号ｓｒＨは、指令信号ｓｉｇＨと信号ｓｆＨとを積算した信号すなわち積算回路１６の出力信号に対して加算され、セルフターンオン動作の発生に合わせて半導体スイッチング素子ＱＨのオンタイミングを早めるように指令信号ｓｉｇＨを補正する作用がある。なお、図６中に、指令信号ｓｉｇＨの変化タイミングで変化する従来のゲートソース間電圧ＶｇｓＨを破線で示している。従来の制御に対して、実施の形態１の半導体制御装置１は、逆方向導通動作すなわち同期整流動作をする側の指令信号ｓｉｇＨの立上り及び立下りを早めるように補正したゲート信号ｓｍｄＨを用いて半導体スイッチング素子を駆動するので、従来のデッドタイムＴｄｒ１、Ｔｄｆ１をデッドタイムＴｄｒ２、Ｔｄｆ２に短縮することができる。デッドタイムＴｄｒ２は、図６において時刻ｔ１から時刻ｔ２までの時間である。デッドタイムＴｄｆ２は、図６においてそれぞれ、時刻ｔ１から時刻ｔ２までの時間、時刻ｔ４から時刻ｔ５までの時間である。なお、オフ側のデッドタイムを従来と同様に当該アームのオフから対アームのオンまで表現すれば、オフ側のデッドタイムＴｄｆ２は時刻ｔ６から時刻ｔ４となり負のデッドタイムとなる。オン側のデッドタイムＴｄｒ２は、正のデッドタイムである。

指令信号ｓｉｇＨの立上り及び立下りにおいては、信号伸長回路１０ａで所定時間すなわち予め設定された時間の帰還停止信号ｓｓｗＨが生成され、帰還停止回路７ａに入力される。帰還停止回路７ａは、帰還停止信号ｓｓｗＨに正パルスが発生している期間（状態Ｓ２の期間）において、基準電位ＦＧＨの接続を端子２３から端子２２に変更し、帰還機能を停止すなわち無効化する。状態Ｓ２の期間は、帰還機能が停止されるので、期間停止期間である。帰還停止回路７ａは、帰還停止信号ｓｓｗＨに正パルスが発生していない期間（状態Ｓ１の期間）において、基準電位ＦＧＨの接続を端子２３にし、帰還機能を有効にする。

半導体スイッチング素子ＱＨが順方向導通動作（ＭＯＳ動作）である場合に、指令信号ｓｉｇＨに従ってターンオン及びターンオフ動作する際に、電圧帰還作用は生じないので、電圧帰還作用によってスイッチング速度が低下し、損失が増加することを防止している。図６では半導体スイッチング素子ＱＬが順方向導通動作（ＭＯＳ動作）である。半導体スイッチング素子ＱＬは指令信号ｓｉｇＬに従ってターンオン及びターンオフ動作する際に、電圧帰還作用は生じない。

ゲート駆動部３の半導体スイッチング素子ＱＬに対する電圧帰還機能は、電流電圧変換器９ｂ、転流判定回路６ｂ、ゲート信号生成回路５ｂ、信号伸長回路１０ｂ、帰還停止回路７ｂにより実現している。ゲート駆動部３の半導体スイッチング素子ＱＬに対する電圧帰還機能は、ゲート駆動部２の半導体スイッチング素子ＱＨに対する電圧帰還機能と同様である。ゲート駆動部３の動作は、ゲート駆動部２の説明における信号又は波形の符号「Ｈ」を「Ｌ」に読み替え、さらに符号に「ａ」がある回路等を「ｂ」に読み替えたものと同様である。転流判定回路６ｂでは、転流判定回路６ａにおける判定信号ｓｏｎＨ、判定信号ｓｏｆｆＨ、判定基準電位Ｖｒ１、判定基準電位Ｖｒ２、正側電位Ｖｐ１、負側電位Ｖｍ１を、それぞれ判定信号ｓｏｎＬ、判定信号ｓｏｆｆＬ、判定基準電位Ｖｒ３、判定基準電位Ｖｒ４、正側電位Ｖｐ２、負側電位Ｖｍ２に読み替える。ゲート信号生成回路５ｂでは、ゲート信号生成回路５ａにおける信号ｓｒＨ、信号ｓｆＨを、それぞれ信号ｓｒＬ、信号ｓｆＬに読み替える。ゲート駆動部３では、ゲート駆動部２における基準電位ＦＧＨ、帰還停止信号ｓｓｗＨ、ゲート信号ｓｍｄＨは、それぞれ基準電位ＦＧＬ、帰還停止信号ｓｓｗＬ、ゲート信号ｓｍｄＬに読み替える。

信号伸長回路１４は、転流判定回路６ａ、６ｂにより対応する半導体スイッチング素子ＱＨ、ＱＬの主電流（ドレイン電流ＩｄＨ、ＩｄＬ）が負側電源線５２から正側電源線５１の方向である逆方向に増加する場合に出力される判定信号ｓｏｎＨ、ｓｏｎＬ（第一の判定信号）のパルスを伸長し、ゲート信号生成回路５ａ、５ｂは、信号伸長回路１４の出力信号（信号ｓｒＨ、ｓｒＬ）を対応する指令信号ｓｉｇＨ又は指令信号ｓｉｇＬに加算してゲート信号ｓｍｄＨ、ｓｍｄＬを生成する。信号伸長回路１５は、転流判定回路６ａ、６ｂにより対応する半導体スイッチング素子ＱＨ、ＱＬの主電流（ドレイン電流ＩｄＨ、ＩｄＬ）が正側電源線５１から負側電源線５２の方向である順方向に増加する場合に出力される判定信号ｓｏｆｆＨ、ｓｏｆｆＬ（第二の判定信号）のパルスを伸長し、信号伸長回路１５の出力信号（信号ｓｆＨ、ｓｆＬ）を対応する指令信号ｓｉｇＨ又は指令信号ｓｉｇＬに積算してゲート信号ｓｍｄＨ、ｓｍｄＬを生成する。

ここで、図６のタイミングチャートを説明する。図６のタイミングチャートは、半導体スイッチング素子ＱＨが逆方向導通動作（同期整流動作）であり、半導体スイッチング素子ＱＬが順方向導通動作（ＭＯＳ動作）である場合を示している。半導体スイッチング素子ＱＨに関する信号又は波形は符号の最後に「Ｈ」が付されており、半導体スイッチング素子ＱＬに関する信号又は波形は符号の最後に「Ｌ」が付されている。半導体スイッチング素子ＱＨに関する信号又は波形は、指令信号ｓｉｇＨ、帰還停止信号ｓｓｗＨ、ドレイン電流ＩｄＨ、検出電圧ＶｅｘＨ、信号ｓｒＨ、信号ｓｆＨ、ゲート信号ｓｍｄＨ、ゲートソース間電圧ＶｇｓＨである。半導体スイッチング素子ＱＬに関する信号又は波形は、指令信号ｓｉｇＬ、帰還停止信号ｓｓｗＬ、ゲートソース間電圧ＶｇｓＬ、ドレイン電流ＩｄＬである。指令信号ｓｉｇＬ、指令信号ｓｉｇＨ、帰還停止信号ｓｓｗＬ、帰還停止信号ｓｓｗＨ、信号ｓｒＨ、信号ｓｆＨ、ゲート信号ｓｍｄＨは、高レベル（Ｈレベル）と低レベル（Ｌレベル）とを有する信号である。ゲートソース間電圧ＶｇｓＬは、低電圧ＶｇｍＬから高電圧ＶｇｐＬまで変化している。ゲートソース間電圧ＶｇｓＨは、安定した低電圧ＶｇｍＨから安定した高電圧ＶｇｐＨまで変化している。なお、ゲートソース間電圧ＶｇｓＨは、セルフターンオン動作に伴う高電圧ＶｇｐＨよりも高くなるオーバーシュート、セルフターンオフ動作に伴う低電圧ＶｇｍＨよりも低くなるアンダーシュートも記載してある。なお、前述したようにドレイン電流ＩｄＨ、ＩｄＬはドレインからソース方向すなわち逆方向の電流として示しているので、図示したドレイン電流ＩｄＨ、ＩｄＬが増加する場合は逆方向に増加しており、順方向に減少しており、ドレイン電流ＩｄＨ、ＩｄＬが減少する場合は逆方向に減少しており、順方向に増加している。

指令信号ｓｉｇＬは、時刻ｔ１で高レベルから低レベルに変化し、時刻ｔ４で低レベルから高レベルに変化する。指令信号ｓｉｇＨは、時刻ｔ３で低レベルから高レベルに変化し、時刻ｔ６で高レベルから低レベルに変化する。帰還停止信号ｓｓｗＬは、信号伸長回路１０ｂにより指令信号ｓｉｇＬの高レベルから低レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。また、帰還停止信号ｓｓｗＬは、信号伸長回路１０ｂにより指令信号ｓｉｇＬの低レベルから高レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。帰還停止信号ｓｓｗＨは、信号伸長回路１０ａにより指令信号ｓｉｇＨの低レベルから高レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。また、帰還停止信号ｓｓｗＨは、信号伸長回路１０ａにより指令信号ｓｉｇＨの高レベルから低レベルへの変化に伴い低レベルから高レベルに変化し、設定時間経過後に高レベルから低レベルに変化する。帰還停止信号ｓｓｗＬに正パルスが発生している期間は状態Ｓ２の期間であり、帰還停止信号ｓｓｗＬに正パルスが発生していない期間は状態Ｓ１の期間である。帰還停止信号ｓｓｗＨに正パルスが発生している期間は状態Ｓ２の期間であり、帰還停止信号ｓｓｗＨに正パルスが発生していない期間は状態Ｓ１の期間である。

帰還停止信号ｓｓｗＬにおける状態Ｓ１の期間、状態Ｓ２の期間の帰還停止回路７ｂの動作は、帰還停止信号ｓｓｗＨにおける状態Ｓ１の期間、状態Ｓ２の期間の帰還停止回路７ａの動作と同様である。帰還停止回路７ｂは、帰還停止信号ｓｓｗＬに正パルスが発生している期間（状態Ｓ２の期間）において、基準電位ＦＧＬの接続を端子２３から端子２２に変更し、電圧帰還機能を停止する。帰還停止回路７ｂは、帰還停止信号ｓｓｗＬに正パルスが発生していない期間（状態Ｓ１の期間）において、基準電位ＦＧＬの接続を端子２３にし、電圧帰還機能を有効にする。ただし、前述したように図６では半導体スイッチング素子ＱＬが順方向導通動作（ＭＯＳ動作）なので、指令信号ｓｉｇＬに従ってターンオン及びターンオフ動作する際に電圧帰還作用は生じない。

ゲートソース間電圧ＶｇｓＬは、指令信号ｓｉｇＬの高レベルから低レベルへの変化に伴い高電圧ＶｇｐＬから低電圧ＶｇｍＬに変化し、指令信号ｓｉｇＬの低レベルから高レベルへの変化に伴い低電圧ＶｇｍＬから高電圧ＶｇｐＬに変化する。ドレイン電流ＩｄＬは、ゲートソース間電圧ＶｇｓＬの高電圧ＶｇｐＬから低電圧ＶｇｍＬに変化に伴い電流Ｉ１から０（ゼロ）に変化し、ゲートソース間電圧ＶｇｓＬの低電圧ＶｇｍＬから高電圧ＶｇｐＬに変化に伴い０（ゼロ）から電流Ｉ１に変化する。逆方向導通動作（同期整流動作）の半導体スイッチング素子ＱＨにおけるドレイン電流ＩｄＨは、ドレイン電流ＩｄＬの電流Ｉ１から０（ゼロ）の変化に伴い、０（ゼロ）から電流Ｉ２に変化する。また、ドレイン電流ＩｄＨは、ドレイン電流ＩｄＬの０（ゼロ）から電流Ｉ１の変化に伴い、電流Ｉ２から０（ゼロ）に変化する。検出電圧ＶｅｘＨは、電流電圧変換器９ａであるコイル２１ａによりドレイン電流ＩｄＨにおける０（ゼロ）から電流Ｉ２の急激な変化に伴い、０（ゼロ）から負の電圧Ｖ１の電圧パルスが発生し、ドレイン電流ＩｄＨの変化がなくなると０（ゼロ）になる。また、検出電圧ＶｅｘＨは、電流電圧変換器９ａであるコイル２１ａによりドレイン電流ＩｄＨにおける電流Ｉ２から０（ゼロ）への急激な変化に伴い、０（ゼロ）から正の電圧Ｖ２の電圧パルスが発生し、ドレイン電流ＩｄＨの変化がなくなると０（ゼロ）になる。なお、図６の時刻ｔ４から時刻ｔ６の間において、ドレイン電流ＩｄＨのアンダーシュートに伴う負の電圧のパルスも記載した。

信号ｓｒＨは、転流判定回路６ａにより検出電圧ＶｅｘＨにおける負の電圧Ｖ１の電圧パルスが検出された際に、出力された判定信号ｓｏｎＨに基づいて信号伸長回路１４により設定時間だけ伸長された高レベルのパルスが発生し、その後低レベルに戻る。信号ｓｆＨは、転流判定回路６ａにより検出電圧ＶｅｘＨにおける正の電圧Ｖ２の電圧パルスが検出された際に、出力された判定信号ｓｏｆｆＨに基づいて信号伸長回路１５により設定時間だけ伸長された低レベルのパルスが発生し、その後高レベルに戻る。ゲート信号ｓｍｄＨは、信号ｓｒＨの低レベルから高レベルの変化に伴い低レベルから高レベルに変化する。また、ゲート信号ｓｍｄＨは、信号ｓｆＨの高レベルから低レベルの変化に伴い高レベルから低レベルに変化する。ゲートソース間電圧ＶｇｓＨは、ゲート信号ｓｍｄＨの低レベルから高レベルの変化に伴い低電圧ＶｇｍＨから高電圧ＶｇｐＨに変化する。また、ゲートソース間電圧ＶｇｓＨは、ゲート信号ｓｍｄＨの高レベルから低レベルの変化に伴い高電圧ＶｇｐＨから低電圧ＶｇｍＨに変化する。なお、前述したように、ゲートソース間電圧ＶｇｓＨは、セルフターンオン動作に伴う高電圧ＶｇｐＨよりも高くなるオーバーシュートと、セルフターンオフ動作に伴う低電圧ＶｇｍＨよりも低くなるアンダーシュートも記載してある。

実施の形態１の半導体制御装置１は、図６の半導体スイッチング素子ＱＨで示したように、ＭＯＳトランジスタＭ１が逆方向通電動作（同期整流動作）においてゲートソース間電圧ＶｇｓＨに電流電圧変換器９ａであるコイル２１ａの検出電圧ＶｅｘＨを帰還してデッドタイムを短縮する。実施の形態１の半導体制御装置１は、図６の半導体スイッチング素子ＱＬで示したように、ＭＯＳトランジスタＭ１が順方向導通動作（ＭＯＳ動作）においては指令信号ｓｉｇＬに従って従来と同じスイッチング動作を実現する。ＭＯＳトランジスタＭ１の逆方向通電動作（同期整流動作）において帰還機能が無効化されない理由は、同期整流開始及び同期整流終了のタイミングが、指令信号ｓｉｇＨの立上り及び立下りよりも前のタイミングである事実に基づいている。なお、半導体スイッチング素子ＱＨが逆方向通電動作（同期整流動作）で動作しており、半導体スイッチング素子ＱＬが順方向導通動作（ＭＯＳ動作）で動作している例で説明したが、半導体スイッチング素子ＱＨが順方向導通動作（ＭＯＳ動作）で動作しており、半導体スイッチング素子ＱＬが逆方向通電動作（同期整流動作）で動作しても構わない。

実施の形態１の半導体制御装置１は、指令信号ｓｉｇＨと指令信号ｓｉｇＬと間に必ず設定デッドタイムを設ける従来と異なり、電流検出信号ｓｉｇ１に基づいて指令信号ｓｉｇＨ及び指令信号ｓｉｇＬを生成する。逆方向通電動作（同期整流動作）のＭＯＳトランジスタＭ１に対するオフ時設定デッドタイム決定方法は、例えば２つ考えられる。第一のオフ時設定デッドタイム決定方法は次のように行う。実施の形態１の半導体制御装置１は、電流検出信号ｓｉｇ１に基づいて半導体スイッチング素子ＱＨ及び半導体スイッチング素子ＱＬのそれぞれが、順方向通電動作（ＭＯＳ動作）と逆方向通電動作（同期整流動作）のどちらの動作をしているか判定（素子動作判定手順）する。素子動作判定手順で逆方向通電動作の素子と判定された素子に対して、逆方向通電動作の素子をオフする際に指令信号ｓｉｇＨと指令信号ｓｉｇＬと間に図７のように設定デッドタイムを設けないように、指令信号ｓｉｇＨ及び指令信号ｓｉｇＬを生成する（指令信号生成手順）。この場合は設定デッドタイムが０である。なお、上下アームが同時オンになる場合すなわち指令信号ｓｉｇＨと指令信号ｓｉｇＬとが同時に高レベルになっている場合は、負の設定デッドタイムということもできるが、この場合も設定デッドタイムが０と表現することにする。図７は図６の指令信号ｓｉｇＨと指令信号ｓｉｇＬとを抜き出したものである。図７では、指令信号ｓｉｇＨの立下りが指令信号ｓｉｇＬの立上りよりも後になっている。

第二のオフ時設定デッドタイム決定方法は次のように行う。実施の形態１の半導体制御装置１は、素子動作判定手順を実行する。素子動作判定手順で逆方向通電動作の素子と判定された素子に対して、図８のように逆方向通電動作の素子をオフする際に指令信号ｓｉｇＨと指令信号ｓｉｇＬと間に設ける設定デッドタイムが、当該素子をオンする際に設ける設定デッドタイムよりも短くなるように指令信号ｓｉｇＨ及び指令信号ｓｉｇＬを生成する。図８では、指令信号ｓｉｇＨの立下りが指令信号ｓｉｇＬの立上りよりも先になっている。図７、図８において、同期整流動作の半導体スイッチング素子ＱＨがオンする際の指令信号ｓｉｇＬの立下りから指令信号ｓｉｇＨの立上りまでの時間であるオン設定遷移時間Ｔｒは時刻ｔ１から時刻ｔ３までの時間である。図７において、同期整流動作の半導体スイッチング素子ＱＨがオフする際の指令信号ｓｉｇＨの立下りから指令信号ｓｉｇＬの立上りまでの時間であるオフ設定遷移時間Ｔｆは時刻ｔ２１から時刻ｔ２０までの時間である。図８において、同期整流動作の半導体スイッチング素子ＱＨがオフする際の指令信号ｓｉｇＨの立下りから指令信号ｓｉｇＬの立上りまでの時間であるオフ設定遷移時間Ｔｆａは時刻ｔ１９から時刻ｔ２０までの時間である。図８におけるオフ設定遷移時間Ｔｆａは設定デッドタイムが正の時間になっている例であり、図７におけるオフ設定遷移時間Ｔｆは設定デッドタイムが負の時間になっている例である。図７の指令信号ｓｉｇＨ、ｓｉｇＬは、負側電源線から正側電源線の方向である逆方向に電流が流れる半導体スイッチング素子である逆方向通電動作素子をオフする際における、第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）の一方である該当素子指令信号の立下り変位から、逆方向通電動作素子と異なるアームの半導体スイッチング素子に対する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、該当素子指令信号の立下り変位が非該当素子指令信号の立上り変位よりも後になる負の時間となっている例である。なお、オン設定遷移時間Ｔｒは従来のデッドタイム（設定デッドタイム）Ｔｄｒ１であり、オフ設定遷移時間Ｔｆａは従来のデッドタイム（設定デッドタイム）Ｔｄｆ１よりも小さい正の時間である。

図６の例では、同期整流動作の半導体スイッチング素子ＱＨがオフする際に、指令信号ｓｉｇＬと指令信号ｓｉｇＨとの間に設定デッドタイムを無くして、すなわち指令信号ｓｉｇＬと指令信号ｓｉｇＨとの間の設定デッドタイムを０にして、同期整流動作の半導体スイッチング素子ＱＨとＭＯＳ動作の半導体スイッチング素子ＱＬとが同時にオンする同時オン期間を設けている。つまり、図６では、第一のオフ時設定デッドタイム決定方法が実行された例を示している。実施の形態１の半導体制御装置１は、同期整流動作中の上下アーム素子の一方の素子である第一素子に対する指令信号と上下アーム素子の他方の素子である第二素子に対する指令信号との間に設定デッドタイムを無くして、すなわち２つの指令信号間の設定デッドタイムを０にすることで、同期整流動作中の第一素子と他の第二素子（第一素子と異なる第二素子）とが同時にオンすることで短絡電流を発生させ、電圧帰還作用によって第一素子にセルフターンオフ動作を起こす。実施の形態１の半導体制御装置１は、電圧帰還作用によって第一素子にセルフターンオフ動作を起こすことで、従来は困難であった同期整流終了の際の実効デッドタイムを最小化するものである。従来では、第一素子の指令信号と第二素子の指令信号との間の設定デッドタイムは、第一素子のゲートソース間電圧と第二素子のゲートソース間電圧との間の実効デッドタイムとほぼ等しい。

図６では、第一素子が半導体スイッチング素子ＱＨであり、第二素子が半導体スイッチング素子ＱＬである例を示した。実施の形態１の半導体制御装置１は、同期整流動作中の上下アーム素子の一方の素子である第一素子（半導体スイッチング素子ＱＨ）に対する指令信号ｓｉｇＨと上下アーム素子の他方の素子である第二素子（半導体スイッチング素子ＱＬ）に対する指令信号ｓｉｇＬとの間に設定デッドタイムを無くして、すなわち２つの指令信号間の設定デッドタイムを０にすることで、同期整流動作中の第一素子（半導体スイッチング素子ＱＨ）と第一素子と異なる第二素子（半導体スイッチング素子ＱＬ）とが同時にオンすることで短絡電流を発生させ、電圧帰還作用によって第一素子（半導体スイッチング素子ＱＨ）にセルフターンオフ動作を起こす。実施の形態１の半導体制御装置１は、電圧帰還作用によって第一素子（半導体スイッチング素子ＱＨ）にセルフターンオフ動作を起こすことで、従来は困難であった同期整流終了の際のデッドタイムを最小化するものである。同期整流動作中の第一素子（半導体スイッチング素子ＱＨ）における従来のデッドタイムは、時刻ｔ４から時刻ｔ６までのＴｄｆ１に相当する。これに対して、同期整流動作中の第一素子（半導体スイッチング素子ＱＨ）における実施の形態１のデッドタイムは、時刻ｔ４から時刻ｔ５までのＴｄｆ２である。したがって、実施の形態１の半導体制御装置１は、第一のオフ時設定デッドタイム決定方法を用いた場合、従来のデッドタイムすなわち当該アームのオフから対アームのオンまでを正のＴｄｆ１から負のＴｄｆ２に短縮することができる。第二のオフ時設定デッドタイム決定方法を用いた場合、実効デッドタイムと設定デッドタイムとはほぼ等しくなっている。実施の形態１の半導体制御装置１は、第二のオフ時設定デッドタイム決定方法を用いた場合、従来のデッドタイムすなわち当該アームのオフから対アームのオンまでを正のＴｄｆ１から正のＴｄｆ１よりも小さい正のTｆａに短縮することができる。

実施の形態１の半導体制御装置１は、電圧帰還作用を働かせることにより、電流変化が発生することでセルフターンオフ動作するため、発生する短絡電流を抑制することができる。ただし、負荷電流すなわち出力電流Ｉｍｕが小さい場合には、特許文献１の制御方法と同様に発生する短絡電流の割合が大きくなり、電力変換効率が低下する場合がある。これに対し、実施の形態１の半導体制御装置１は、電流検出信号ｓｉｇ１に基づいて制御部４が指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間を調整することができるため、出力電流Ｉｍｕが予め定めされた判定値よりも小さい場合には同時オン期間を設けずに従来と同様の設定デッドタイムを設けて短絡動作を防止するこができる。この場合の設定デッドタイムは、前述した第二のオフ時設定デッドタイム決定方法により決定できる。第二のオフ時設定デッドタイム決定方法を用いて設定デッドタイムを設定することで、従来よりも短い設定デッドタイムにすることができる。これは、負荷電流が小さい場合は、上アーム及び下アームが同時にオフになるデッドタイム中に寄生ダイオードで発生する損失が相対的に小さく、さらには通電劣化に与える影響も小さいことを鑑みたものである。出力電流Ｉｍｕの判定値は、例えば許容できる電力変換効率に基づいて決定される。

実施の形態１のゲート駆動部２のゲート信号生成回路５ａは、電流検出信号ｓｉｇ１に基づいて出力波形が変更された指令信号の組である指令信号ｓｉｇＨ及び指令信号ｓｉｇＬにおける対応する指令信号ｓｉｇＨが判定信号ｓｏｎＨ、ｓｏｆｆＨに基づいて補正された信号をゲート信号ｓｍｄＨとして生成する。実施の形態１のゲート駆動部３のゲート信号生成回路５ｂは、電流検出信号ｓｉｇ１に基づいて出力波形が変更された指令信号の組である指令信号ｓｉｇＨ及び指令信号ｓｉｇＬにおける対応する指令信号ｓｉｇＬが判定信号ｓｏｎＬ、ｓｏｆｆＬに基づいて補正された信号をゲート信号ｓｍｄＬとして生成する。図６～図８では、半導体スイッチング素子ＱＨが逆方向導通動作素子であり、半導体スイッチング素子ＱＬが逆方向導通動作素子でない順方向動作素子の例を示しており、電流検出信号ｓｉｇ１に基づいてすなわち出力電流Ｉｍｕに基づいて指令信号ｓｉｇＨのタイミングが変更される例を図７、図８に示した。出力電流Ｉｍｕが判定値以上の場合は、図７に示した指令信号の組である指令信号ｓｉｇＨ及び指令信号ｓｉｇＬが制御部４から出力される。出力電流Ｉｍｕが判定値よりも小さい場合は、図８に示した指令信号の組である指令信号ｓｉｇＨ及び指令信号ｓｉｇＬが制御部４から出力される。

従来、半導体スイッチング素子がターンオフする際のサージ電圧を低減する目的で電流電圧変換器９ａ、９ｂに相当するものを用いる場合があり、同期整流開始の際のデッドタイムを短縮する目的で転流判定回路６ａ、６ｂに相当のものを用いる場合があった。実施の形態１の半導体制御装置１は、電流電圧変換器９ａ、９ｂと転流判定回路６ａ、６ｂとを組み合わせることにより、同期整流開始の際に加えて同期整流終了の際の実効デッドタイムの短縮を実現するものである。さらに、実施の形態１の半導体制御装置１は、電流検出信号ｓｉｇ１に基づいて指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。

ゲート駆動部２の電圧帰還作用の強さは、ソース側の通電経路とコイル２１ａの磁気結合の強さで調整することができ、例えば制御基板に構成したロゴスキーコイルの場合は配線パターンで構成する巻き数を調整すれば良い。出力電流Ｉｍｕの大きさによっては、電圧帰還作用が過剰になる、すなわちゲートソース間電圧ＶｇｓＨが電源電圧の範囲を逸脱し、ゲートソース間電圧ＶｇｓＨが過電圧になることも考えられる。これを防止するため、ゲート駆動部２はゲート保護回路１３ａを備えることが望ましい。実施の形態１の半導体制御装置１では、ゲート保護回路１３ａとして正電源ＶｐＨ及び負電源ＶｍＨに電圧をクランプする回路を示しているが、ゲートソース間にツェナーダイオード等の保護素子を備えてもよい。

ゲート駆動部３の電圧帰還作用の強さについても、ゲート駆動部２と同様に、ソース側の通電経路とコイル２１ｂの磁気結合の強さで調整することができ、例えば制御基板に構成したロゴスキーコイルの場合は配線パターンで構成する巻き数を調整すれば良い。出力電流Ｉｍｕの大きさによっては、電圧帰還作用が過剰になる、すなわちゲートソース間電圧ＶｇｓＬが電源電圧の範囲を逸脱し、ゲートソース間電圧ＶｇｓＬが過電圧になることも考えられる。これを防止するため、ゲート駆動部３はゲート保護回路１３ｂを備えることが望ましい。実施の形態１の半導体制御装置１では、ゲート保護回路１３ｂとして正電源ＶｐＬ及び負電源ＶｍＬに電圧をクランプする回路を示しているが、ゲートソース間にツェナーダイオード等の保護素子を備えてもよい。

実施の形態１では、半導体制御装置１が２レベルの上下アーム１相を駆動する例で説明したが、この例に限定されない。実施の形態１の半導体制御装置１は、２レベルの上下アームを複数備える場合、３レベル以上の上下アームに対しても同様に拡張することができる。また、電流検出器２０が直接、出力電流Ｉｍｕを検出する構成を例示したが、出力電流Ｉｍｕを間接的に検出してもよい。例えば、電流検出器２０が上下アーム素子の少なくともいずれか一方の電流を検出し、制御部４で出力電流Ｉｍｕを演算により推定しても良い。

図１１は、上下アームの負側電流すなわち半導体スイッチング素子ＱＬのソースが接続された負側電源線５２に流れる電流を電流検出器２０で検出し、制御部４内の電流演算回路２５で出力電流Ｉｍｕを推定する例を示している。電流検出器２０及び電流演算回路２５により電流推定器２４が構成されている。実施の形態１の半導体制御装置１が電流推定器２４を備える場合は、図１に示した出力電流Ｉｍｕを検出する電流検出器２０は削除される。電流演算回路２５は、指令生成回路２６で演算した上下アーム回路のオンオフ状態に基づいて電流サンプリングのタイミングを決定し、出力電流Ｉｍｕを演算により推定し、推定出力電流Ｉｍｕｅを指令生成回路２６に出力する。出力電流Ｉｍｕは中間端子電流なので、推定出力電流Ｉｍｕｅは推定中間端子電流である。指令生成回路２６は、推定出力電流Ｉｍｕｅに基づいて、指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間が調整された指令信号ｓｉｇＨ、ｓｉｇＬすなわち予め定められた出力波形の指令信号ｓｉｇＨ、ｓｉｇＬを出力する。実施の形態１の半導体制御装置１は、電流検出信号ｓｉｇ１に基づいて制御部４が指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間を調整することができるため、推定出力電流Ｉｍｕｅが小さい場合には同時オン期間を設けずに従来と同様の設定デッドタイムを設けて短絡動作を防止するこができる。なお、図１１は、電流検出器２０が上下アームの負側電流を検出する例を示しているが、図１２のように上下アームの正側電流を検出してもよい。図１２は、上下アームの正側電流すなわち半導体スイッチング素子ＱＨのドレインが接続された正側電源線５１に流れる電流を電流検出器２０で検出し、制御部４内の電流演算回路２５で出力電流Ｉｍｕを推定する例である。電流推定器２４を備えた実施の形態１の半導体制御装置１は、中間配線５３に電流検出器２０を設置することが困難な場合でも、上下アームの負側電流又は正側電流を電流検出器２０で検出し、制御部４内の電流演算回路２５で出力電流Ｉｍｕを推定することができる。電流推定器２４を備えた実施の形態１の半導体制御装置１は、電流検出信号ｓｉｇ１に基づいて指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。

なお、半導体スイッチング素子ＱＨ、ＱＬとしてＳｉＣ－ＭＯＳＦＥＴの例で説明したが、半導体スイッチング素子がワイドバンドギャップ半導体材料ではなくシリコンを用いて形成されても構わない。この場合にも実施の形態１の半導体制御装置１は、上述した効果を実現することができる。また、ワイドバンドギャップ半導体を含むＳｉＣ－ＭＯＳＦＥＴが半導体スイッチング素子として用いられ、かつＭＯＳＦＥＴの寄生ダイオードが利用される場合には、ＳｉＣの結晶欠陥に起因する通電劣化が生じる場合がある。この通電劣化は、通電時間又は通電電流の大きさに依存するため、通電時間及び通電電流を極力低減することが望ましい。実施の形態１の半導体制御装置１は、電圧帰還作用を働かせることにより、電流変化が発生することでセルフターンオフ動作するため、発生する短絡電流を抑制することができるので、ＳｉＣの結晶欠陥に起因する通電劣化を低減でき、半導体スイッチング素子の寿命を長くすることができる。なお、ワイドバンドギャップ半導体材料は、ＳｉＣ（炭化ケイ素）に限らず、シリコンと較べてバンドギャップが広い窒化ガリウム（ＧａＮ）系材料、ダイヤモンドでもよい。

以上のように、実施の形態１の半導体制御装置１は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子ＱＨ、ＱＬを駆動する半導体制御装置である。半導体制御装置１は、上アームの半導体スイッチング素子ＱＨ及び下アームの半導体スイッチング素子ＱＬのオンオフをそれぞれ指令する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を生成する制御部４と、第一指令信号（指令信号ｓｉｇＨ）に基づいて上アームの半導体スイッチング素子ＱＨを駆動する第一ゲート駆動部（ゲート駆動部２）と、第二指令信号（指令信号ｓｉｇＬ）に基づいて下アームの半導体スイッチング素子ＱＬを駆動する第二ゲート駆動部（ゲート駆動部３）と、上アームと下アームとが接続された中間端子（素子間端子Ｔｂ）に流れる中間端子電流（出力電流Ｉｍｕ）を直接的又は間接的に検出して電流検出信号ｓｉｇ１を出力する電流検出器２０と、を備えている。第一ゲート駆動部（ゲート駆動部２）及び第二ゲート駆動部（ゲート駆動部３）は、半導体スイッチング素子ＱＨ、ＱＬの主電流（ドレイン電流ＩｄＨ、ＩｄＬ）の変化率に基づいて検出電圧ＶｅｘＨ、ＶｅｘＬを出力する電流電圧変換器９ａ、９ｂと、検出電圧ＶｅｘＨ、ＶｅｘＬに基づいて半導体スイッチング素子ＱＨ、ＱＬの転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬを出力する転流判定回路６ａ、６ｂと、電流検出信号ｓｉｇ１に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）における対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬに基づいて補正された信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するゲート信号生成回路５ａ、５ｂと、ゲート信号ｓｍｄＨ、ｓｍｄＬに基づいて半導体スイッチング素子ＱＨ、ＱＬのゲートに電圧（ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬ）を印加するバッファ回路１１ａ、１１ｂと、を備えている。実施の形態１の半導体制御装置１は、この構成により、ゲート信号生成回路５ａ、５ｂが、電流検出器２０で検出した電流検出信号ｓｉｇ１に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を補正した信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムＴｄｒ２、Ｔｄｆ２を短縮することができる。

実施の形態２．
図１３は、実施の形態２に係る半導体制御装置のゲート駆動部の構成を示す図である。図１３では、ゲート駆動部２を示した。実施の形態２の半導体制御装置１におけるゲート駆動部２は、電流電圧変換器９ａがインダクタンス２７である点で実施の形態１のゲート駆動部２と異なる。実施の形態２の半導体制御装置１におけるゲート駆動部３は、図２に示した構成の電流電圧変換器９ｂがインダクタンス２７である点で実施の形態１のゲート駆動部３と異なる。実施の形態２の半導体制御装置１は、実施の形態２のゲート駆動部２、実施の形態２のゲート駆動部３、制御部４、電流検出器２０を備えている。制御部４、電流検出器２０は実施の形態１と同じである。実施の形態１の半導体制御装置１と異なる部分を主に説明する。

インダクタンス２７は、半導体スイッチング素子ＱＨ、ＱＬのソース側配線における寄生のインダクタンス、又は半導体スイッチング素子ＱＨ、ＱＬのソース側に接続された追加部品のインダクタンス等である。このようにすることで、実施の形態２の半導体制御装置１は、半導体スイッチング素子ＱＨ、ＱＬのソース側配線にコイル２１ａ、２１ｂを挿入することが物理的に困難である場合に、インダクタンス２７を用いて電流電圧変換器９ａ、９ｂができるメリットがある。インダクタンス２７を用いた電流電圧変換器９ａ、９ｂは、ソース側配線の異なる２点と接続した配線を設けて、帰還停止回路７ａ、７ｂの端子２２、２３を接続する。インダクタンス２７における半導体スイッチング素子ＱＨ、ＱＬに近い側の一端が端子２２に接続され、インダクタンス２７の他端が端子２３に接続さる。実施の形態２の半導体制御装置１は、インダクタンス２７を用いて電流電圧変換器９ａ、９ｂを実現している以外は、実施の形態１の半導体制御装置１と同じなので、実施の形態１の半導体制御装置１と同様の効果を実現することができる。

実施の形態３．
図１４、図１５は、実施の形態３に係る半導体制御装置のゲート駆動部の構成を示す図である。図１４は上アームを駆動するゲート駆動部２であり、図１５は下アームを駆動するゲート駆動部３である。実施の形態３の半導体制御装置１は、実施の形態３のゲート駆動部２、実施の形態３のゲート駆動部３、制御部４、電流検出器２０を備えている。制御部４、電流検出器２０は実施の形態１と同じである。実施の形態３のゲート駆動部２は、次に示す特徴（１）～（４）の点で、実施の形態１のゲート駆動部２と異なる。特徴（１）は、電流電圧変換器９ａがインダクタンス２７であり、差動増幅回路４５を備えていることである。特徴（２）は、差動増幅回路４５の出力信号ｓｖｘＨをゲート信号生成回路５ａにおいて初期ゲート信号ｓｍｄ０Ｈに加算器３１によって加算したゲート信号ｓｍｄＨを生成して、電圧帰還作用を実現していることである。特徴（３）は、電流検出信号ｓｉｇ１の電流値を変換する信号変換器３７を備え、電流検出信号ｓｉｇ１に応じて差動増幅回路４５のゲインを変更して電圧帰還作用の強さを調整することである。特徴（４）は、帰還停止回路７ａが差動増幅回路４５の増幅作用を停止することで電圧帰還作用を停止することである。

実施の形態３のゲート駆動部３は、次に示す特徴（５）～（８）の点で、実施の形態１のゲート駆動部３と異なる。特徴（５）～（８）は、特徴（１）～（４）の内容をゲート駆動部３の構成に合わせたものでる。特徴（５）は、電流電圧変換器９ｂがインダクタンス２７であり、差動増幅回路４５を備えていることである。特徴（６）は、差動増幅回路４５の出力信号ｓｖｘＬをゲート信号生成回路５ｂにおいて初期ゲート信号ｓｍｄ０Ｌに加算器３１によって加算したゲート信号ｓｍｄＬを生成して、電圧帰還作用を実現していることである。特徴（７）は、電流検出信号ｓｉｇ１の電流値を変換する信号変換器３７を備え、電流検出信号ｓｉｇ１に応じて差動増幅回路４５のゲインを変更して電圧帰還作用の強さを調整することである。特徴（８）は、帰還停止回路７ｂが差動増幅回路４５の増幅作用を停止することで電圧帰還作用を停止することである。実施の形態１の半導体制御装置１と異なる部分を主に説明する。

制御部４の指令生成回路２６が図７に示した指令信号ｓｉｇＨ、ｓｉｇＬを生成する例で説明する。実施の形態３のゲート信号生成回路５ａ、５ｂは、加算器３１が追加されている点で、実施の形態１のゲート信号生成回路５ａ、５ｂと異なる。インダクタンス２７は、実施の形態２で説明したインダクタンス２７と同じである。差動増幅回路４５は、オペアンプ３２、オペアンプ３２の正端子に接続された抵抗３５、オペアンプ３２の負端子に接続された抵抗３６、オペアンプ３２の正端子と負電源ＶｍＨ、ＶｍＬとを接続する抵抗３４、オペアンプ３２の出力端子とオペアンプ３２の負端子とを接続する可変抵抗３３を備えている。ゲート駆動部２のオペアンプ３２の正端子は抵抗３４を介して負電源ＶｍＨの電圧にバイアスされており、ゲート駆動部３のオペアンプ３２の正端子は抵抗３４を介して負電源ＶｍＬの電圧にバイアスされている。オペアンプ３２の負端子は、抵抗３６を介してインダクタンス２７における半導体スイッチング素子ＱＨ、ＱＬに近い側の一端に接続されており、さらに帰還停止回路７ａ、７ｂの端子２３に接続されている。オペアンプ３２の正端子は、抵抗３５を介してインダクタンス２７の他端に接続されており、さらに帰還停止回路７ａ、７ｂの端子２２に接続されている。

帰還停止回路７ａ、７ｂは、入力信号である帰還停止信号ｓｓｗＨ、ｓｓｗＬに応じて、端子２２と端子２３との接続及び非接続を行うスイッチである。帰還停止信号ｓｓｗＨ、ｓｓｗＬが高レベル（Ｈレベル）の場合に、帰還停止回路７ａ、７ｂは、端子２２と端子２３とを接続して差動増幅回路４５の出力である出力信号ｓｖｘＨ、ｓｖｘＬを低レベル（Ｌレベル）にする。帰還停止信号ｓｓｗＨ、ｓｓｗＬが低レベル（Ｌレベル）の場合に、帰還停止回路７ａ、７ｂは、端子２２と端子２３とを非接続にして差動増幅回路４５の出力信号ｓｖｘＨ、ｓｖｘＬが検出電圧ＶｅｘＨ、ＶｅｘＬに応じた電圧が出力される。差動増幅回路４５は、電流検出信号ｓｉｇ１が示す電流値が小さくて検出電圧ＶｅｘＨが小さくなる場合に、信号変換器３７の出力信号に基づいて帰還抵抗すなわち可変抵抗３３を大きくしてオペアンプ３２のゲインを増加させ、電圧帰還作用を増加させる。これにより、実施の形態３のゲート駆動部２、３は、出力電流Ｉｍｕが小電流でも半導体スイッチング素子ＱＨ、ＱＬのセルフターンオン及びセルフターンオフを確実に実行することができる。

実施の形態３のゲート信号生成回路５ａは、差動増幅回路４５で増幅した出力信号ｓｖｘＨを加算器３１の前段の加算回路１７が出力する初期ゲート信号ｓｍｄ０Ｈに加算器３１によって加算したゲート信号ｓｍｄＨを生成する。なお、初期ゲート信号ｓｍｄ０Ｈは、実施の形態１のゲート信号生成回路５ａが出力するゲート信号ｓｍｄＨである。実施の形態３のゲート駆動部２は、ゲート信号生成回路５ａにおいて初期ゲート信号ｓｍｄ０Ｈに出力信号ｓｖｘＨを加算器３１によって加算したゲート信号ｓｍｄＨを生成するので、インダクタンス２７のインダクタンス値が不足する場合でも十分な電圧帰還作用を実現することができる。また、実施の形態３のゲート信号生成回路５ｂは、差動増幅回路４５で増幅した出力信号ｓｖｘＬを加算器３１の前段の加算回路１７が出力する初期ゲート信号ｓｍｄ０Ｌに加算器３１によって加算したゲート信号ｓｍｄＬを生成する。なお、初期ゲート信号ｓｍｄ０Ｌは、実施の形態１のゲート信号生成回路５ｂが出力するゲート信号ｓｍｄＬである。実施の形態３のゲート駆動部３は、ゲート信号生成回路５ｂにおいて初期ゲート信号ｓｍｄ０Ｌに出力信号ｓｖｘＬを加算器３１によって加算したゲート信号ｓｍｄＬを生成するので、インダクタンス２７のインダクタンス値が不足する場合でも十分な電圧帰還作用を実現することができる。したがって、実施の形態３の半導体制御装置１は、インダクタンス２７を用いた電流電圧変換器９ａ、９ｂを備えた実施の形態２の半導体制御装置１よりもインダクタンス２７のインダクタンス値の選択自由度が高い。実施の形態３の半導体制御装置１は、インダクタンス２７のインダクタンス値の選択自由度が高いので、制御基板に十分な大きさのインダクタンス値のインダクタンス２７が形成又は搭載できない場合にも、好適な電圧帰還能力を実現することができる。

また、実施の形態３の半導体制御装置１は、電流検出信号ｓｉｇ１に応じて差動増幅回路４５のゲインを調整することで、負荷電流すなわち出力電流Ｉｍｕが小さい場合にゲインを増加させて電圧帰還作用を強め、すなわち上下アームの一方の半導体スイッチング素子ＱＨ、ＱＬをオンする際のデッドタイムＴｄｒ２及びオフする際のデッドタイムＴｄｆ２を実施の形態１の半導体制御装置１よりも小さくできるので、上下アームで発生する短絡電流を抑制することができる。特に同期整流動作の一方のアームがオフする際に上下アームが同時オンになるように設定されている場合には、負のＴｄｆ２が小さくなることにより上下アームで発生する短絡電流を抑制することができる。従って、実施の形態３の半導体制御装置１は、デッドタイムＴｄｒ２、Ｔｄｆ２の短縮効果を、実施の形態１の半導体制御装置１よりも小さな負荷電流にまで拡張することができる。

実施の形態３のゲート駆動部２のゲート信号生成回路５ａは、対応する指令信号ｓｉｇＨが判定信号ｓｏｎＨ、ｓｏｆｆＨ及び電流検出信号ｓｉｇ１に基づいて補正された信号をゲート信号ｓｍｄＨとして生成する。より具体的には、実施の形態３のゲート駆動部２のゲート信号生成回路５ａは、対応する指令信号ｓｉｇＨが判定信号ｓｏｎＨ、ｓｏｆｆＨ及び電流検出信号ｓｉｇ１に基づいて変更される出力信号ｓｖｘＨに基づいて補正された信号をゲート信号ｓｍｄＨとして生成する。同様に、実施の形態３のゲート駆動部３のゲート信号生成回路５ｂは、対応する指令信号ｓｉｇＬが判定信号ｓｏｎＬ、ｓｏｆｆＬ及び電流検出信号ｓｉｇ１に基づいて補正された信号をゲート信号ｓｍｄＬとして生成する。より具体的には、実施の形態３のゲート駆動部３のゲート信号生成回路５ｂは、対応する指令信号ｓｉｇＨが判定信号ｓｏｎＨ、ｓｏｆｆＨ及び電流検出信号ｓｉｇ１に基づいて変更される出力信号ｓｖｘＬに基づいて補正された信号をゲート信号ｓｍｄＬとして生成する。

実施の形態３の半導体制御装置１は、インダクタンス２７を用いて電流電圧変換器９ａ、９ｂを実現したこと及び前述した特徴（１）～（８）以外は、実施の形態１の半導体制御装置１と同じなので、前述した実施の形態１の半導体制御装置１よりも優れた効果と共に、実施の形態１の半導体制御装置１と同様の効果を実現することができる。なお、インダクタンス２７は、半導体スイッチング素子ＱＨ、ＱＬのソース側配線の寄生のインダクタンスに限らず、追加した部品のインダクタンス等でもよい。また、インダクタンス２７の代わりに、ロゴスキーコイル、その他ロゴスキー型、ホール素子型等の電流センサ２９を用いて電流電圧変換器９ａ、９ｂを実現してもよい。電流電圧変換器９ａ、９ｂがデジタル信号を出力する電流センサ２９の場合は、信号変換器３７はＤＡ変換器である。ＤＡ変換器である信号変換器３７は、電流検出信号ｓｉｇ１のデジタル情報をアナログの電流値を変換する。

以上のように、実施の形態３の半導体制御装置１は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子ＱＨ、ＱＬを駆動する半導体制御装置である。半導体制御装置１は、上アームの半導体スイッチング素子ＱＨ及び下アームの半導体スイッチング素子ＱＬのオンオフをそれぞれ指令する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を生成する制御部４と、第一指令信号（指令信号ｓｉｇＨ）に基づいて上アームの半導体スイッチング素子ＱＨを駆動する第一ゲート駆動部（ゲート駆動部２）と、第二指令信号（指令信号ｓｉｇＬ）に基づいて下アームの半導体スイッチング素子ＱＬを駆動する第二ゲート駆動部（ゲート駆動部３）と、上アームと下アームとが接続された中間端子（素子間端子Ｔｂ）に流れる中間端子電流（出力電流Ｉｍｕ）を直接的又は間接的に検出して電流検出信号ｓｉｇ１を出力する電流検出器２０と、を備えている。第一ゲート駆動部（ゲート駆動部２）及び第二ゲート駆動部（ゲート駆動部３）は、半導体スイッチング素子ＱＨ、ＱＬの主電流（ドレイン電流ＩｄＨ、ＩｄＬ）の変化率に基づいて検出電圧ＶｅｘＨ、ＶｅｘＬを出力する電流電圧変換器９ａ、９ｂと、検出電圧ＶｅｘＨ、ＶｅｘＬに基づいて半導体スイッチング素子ＱＨ、ＱＬの転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬを出力する転流判定回路６ａ、６ｂと、対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬ及び電流検出信号ｓｉｇ１に基づいて補正された信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するゲート信号生成回路５ａ、５ｂと、ゲート信号ｓｍｄＨ、ｓｍｄＬに基づいて半導体スイッチング素子ＱＨ、ＱＬのゲートに電圧（ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬ）を印加するバッファ回路１１ａ、１１ｂと、を備えている。実施の形態３の半導体制御装置１は、この構成により、ゲート信号生成回路５ａ、５ｂが、第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を電流検出信号ｓｉｇ１に基づいて補正した信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重に関わらずデッドタイムＴｄｒ２、Ｔｄｆ２を短縮することができる。

実施の形態４．
図１６は実施の形態４に係る半導体制御装置の構成を示す図であり、図１７は図１６の下アームを駆動するゲート駆動部の構成を示す図である。図１８は図１６の過電流検出回路及びゲート信号生成回路の構成を示す図であり、図１９は図１６の過電流検出回路の動作を説明するタイミングチャートである。図２０は図１７の過電流検出回路及びゲート信号生成回路の構成を示す図であり、図２１は図１７の過電流検出回路の動作を説明するタイミングチャートである。実施の形態４に係る半導体制御装置１は、ゲート駆動部２、３において過電流検出回路４０を備え、ゲート信号生成回路５ａ、５ｂに代えてゲート信号生成回路２８ａ、２８ｂを備え、制御部４が過電流検出回路４０から出力される過電流検出信号ｓｃＨ、ｓｃＬに応じて指令信号ｓｉｇＨ、ｓｉｇＬを低レベルに変更する機能を有する点で、実施の形態１に係る半導体制御装置１と異なる。実施の形態１の半導体制御装置１と異なる部分を主に説明する。

ゲート駆動部２の過電流検出回路４０、ゲート信号生成回路２８ａを説明する。過電流検出回路４０は、電流電圧変換器９ａに発生する起電圧に基づいて上アームすなわち半導体スイッチング素子ＱＨの過電流状態を判定する。過電流検出回路４０は、図１８、図１９に示したように、電流電圧変換器９ａの半導体スイッチング素子ＱＨ側の一端が基準電位ＦＧＨに接続されている状態すなわち帰還停止信号ｓｓｗＨが高レベル（Ｈレベル）になっている状態で、指令信号ｓｉｇＨにノイズにより半導体スイッチング素子ＱＨが誤ってオン（誤オン）することで上下アームが短絡した際に発生する過電流を検出する。過電流検出回路４０は、過電流を検出すると、過電流を防止するように予め定められたオフ保持時間Ｔｈａだけ高レベル保持された過電流検出信号ｓｃＨをゲート信号生成回路２８ａに出力する。ゲート信号生成回路２８ａは、過電流検出信号ｓｃＨが高レベルの期間にゲート信号ｓｍｄＨを低レベルにしてバッファ回路１１ａに出力する。

ゲート信号生成回路２８ａは、図１に示したゲート信号生成回路５ａに、過電流検出回路４０の出力である過電流検出信号ｓｃＨが入力された反転回路３８、反転回路３８の出力と加算回路１７の出力を積算してゲート信号ｓｍｄＨを出力する積算回路３９が追加されている。積算回路３９は、反転回路３８の出力と加算回路１７の出力とが入力され、これらの論理積信号をゲート信号ｓｍｄＨとして出力する。過電流検出回路４０は、オペアンプ４３、コンパレータ４２、信号伸長回路４１、電流電圧変換器９ａの一端と反対側の他端とオペアンプ４３の負端子に接続された抵抗Ｒ１１、オペアンプ４３の負端子とオペアンプ４３の出力端子との間に接続された抵抗Ｒ１３、容量Ｃ１１、オペアンプ４３の負端子と基準電位ＦＧＨとの間に接続された抵抗Ｒ１２、コンパレータ４２の正端子と正電源ＶｐＨとの間に接続された抵抗Ｒ１５、コンパレータ４２の負端子と基準電位ＦＧＨとの間に接続された抵抗Ｒ１４を備えている。オペアンプ４３の正端子は基準電位ＦＧＨに接続されており、オペアンプ４３の出力端子はコンパレータ４２の正端子に接続されている。信号伸長回路４１は、入力端子がコンパレータ４２の出力端子に接続されており、コンパレータ４２の出力に応じて過電流検出信号ｓｃＨを出力する。

信号伸長回路４１は、コンパレータ４２で検出した過電流の情報すなわちコンパレータ４２の出力を所定時間伸ばした過電流検出信号ｓｃＨを出力し、上下アームの短絡を検出した後に上アームすなわち半導体スイッチング素子ＱＨがオフ状態を所定時間維持する役割を果たす。過電流検出信号ｓｃＨが高レベルになっている所定時間すなわちオフ保持時間Ｔｈａは、ノイズのパルス幅及び短期間に複数回ノイズが発生する連続発生を考慮して設定されており、例えば、ノイズのパルス幅の１０倍に設定されている。ゲート信号生成回路２８ａは、信号伸長回路４１の過電流検出信号ｓｃＨが高レベルになっている期間、半導体スイッチング素子ＱＨに対するゲート信号ｓｍｄＨを低レベルに維持する。実施の形態４のゲート駆動部２は、ゲート信号ｓｍｄＨをオフ保持時間Ｔｈａが経過するまで低レベルに維持するすなわち半導体スイッチング素子ＱＨをオフ状態にすることで、再度過電流が発生することを防止することができる。

図１９を用いて、実施の形態４のゲート駆動部２の過電流防止作用を説明する。図１９の時刻ｔ７より左側は、図６の時刻ｔ４から時刻ｔ６までに相当している。時刻ｔ７で、半導体スイッチング素子ＱＨのゲートソース間電圧ＶｇｓＨが低電圧ＶｇｍＨであり、かつ半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが高電圧ＶｇｐＬになっており、半導体スイッチング素子ＱＨがオフ状態で半導体スイッチング素子ＱＬがオン状態になっている。ドレイン電流ＩｄＨは半導体スイッチング素子ＱＨがオフ状態になると電流Ｉ２からゼロに変化する。時刻ｔ８で指令信号ｓｉｇＨがノイズにより高レベルになると、このノイズにより指令信号ｓｉｇＨの高レベルを受信したゲート駆動部２のゲート信号生成回路２８ａがゲート信号ｓｍｄＨを低レベルから高レベルに変化させる。時刻ｔ８では半導体スイッチング素子ＱＨが同期整流動作中であったとしても電圧帰還作用は働かないので、ゲート信号生成回路２８ａは指令信号ｓｉｇＨの高レベルを受信すると速やかにゲート信号ｓｍｄＨを高レベルに変化させる。ゲート信号ｓｍｄＨが低レベルから高レベルに変化することで、ゲートソース間電圧ＶｇｓＨが低電圧ＶｇｍＨから高電圧ＶｇｐＨに変化し、すなわちゲートソース間電圧ＶｇｓＨに誤点弧が発生し、半導体スイッチング素子ＱＨがオンする。時刻ｔ８で、半導体スイッチング素子ＱＨはノイズにより誤オン状態になる。図１９に示した破線円４９が誤点弧である。

信号伸長回路１０ａは、指令信号ｓｉｇＨの低レベルから高レベルへの変化すなわち指令信号ｓｉｇＨの立上がりを受けて、帰還停止信号ｓｓｗＨを予め設定された時間だけ高レベルにする。帰還停止信号ｓｓｗＨが高レベルになることで、基準電位ＦＧＨが帰還停止回路７ａの端子２２に接続され、電流電圧変換器９ａが図１８に示した状態になり、過電流検出回路４０は過電流検出機能が有効になる。過電流検出回路４０は、ドレイン電流ＩｄＨが過電流判定レベルＩｒ１を超えたと判定すると、時刻ｔ９において過電流検出信号ｓｃＨを低レベルから高レベルにする。過電流検出回路４０は、過電流検出信号ｓｃＨの高レベルを所定時間維持して、この所定時間が経過後に過電流検出信号ｓｃＨを低レベルにする。ゲート信号生成回路２８ａは、高レベルの過電流検出信号ｓｃＨを受信すると、ゲート信号ｓｍｄＨを強制的に低レベルにする。時刻ｔ９で、過電流検出信号ｓｃＨが低レベルから高レベルになり、ゲート信号ｓｍｄＨが高レベルから低レベルになることで、時刻ｔ９以降に半導体スイッチング素子ＱＨのゲートソース間電圧ＶｇｓＨが低下してドレイン電流ＩｄＨの過電流が解消される。なお、図１９では時刻ｔ９で、高レベルの過電流検出信号ｓｃＨに応じて半導体制御装置１の制御部４が指令信号ｓｉｇＨを低レベルに変更する例を示した。制御部４自体がノイズにより高レベルの指令信号ｓｉｇＨを出力していないので、指令信号ｓｉｇＨを低レベルにする作用を増強して速やかに指令信号ｓｉｇＨのノイズを消滅させる。例えば、指令信号ｓｉｇＨが伝送される配線と制御部４の低電位の基準とある接地配線（グランド配線）と接続する複数のトランジスタをオンさせることで、指令信号ｓｉｇＨを低レベルにする作用を増強する。信号伸長回路１０ａは、時刻ｔ９で指令信号ｓｉｇＨが高レベルから低レベルへの変化すなわち指令信号ｓｉｇＨの立下がりを受けて、帰還停止信号ｓｓｗＨを予め設定された時間だけ高レベルにする。指令信号ｓｉｇＨのノイズが時刻ｔ９よりも後の時刻ｔ９ａまで継続していたとしても、過電流検出信号ｓｃＨが高レベルを維持しているので、ゲート信号ｓｍｄＨが低レベルに維持され、再度過電流が発生することを防止することができる。

ゲート駆動部３の過電流検出回路４０、ゲート信号生成回路２８ｂを説明する。ゲート駆動部３の過電流検出回路４０は、ゲート駆動部２の過電流検出回路４０とは、基準電位がＦＧＬであり、抵抗Ｒ１１が電流電圧変換器９ｂの一端と反対側の他端とオペアンプ４３の負端子に接続されており、信号伸長回路４１がコンパレータ４２の出力に応じて過電流検出信号ｓｃＬを出力する点で異なっている。ゲート駆動部３のゲート信号生成回路２８ｂは、ゲート駆動部２のゲート信号生成回路２８ａとは、入力信号が指令信号ｓｉｇＬ、判定信号ｓｏｆｆＬ、判定信号ｓｏｎＬ、過電流検出信号ｓｃＬであり、反転回路３８に過電流検出信号ｓｃＬが入力され、積算回路３９がゲート信号ｓｍｄＬを出力する点で異なっている。したがって、ゲート駆動部３の過電流検出回路４０、ゲート信号生成回路２８ｂは、ゲート駆動部２の過電流検出回路４０、ゲート信号生成回路２８ａと同様の動作を行う。ゲート駆動部３の過電流検出回路４０、ゲート信号生成回路２８ｂについて、ゲート駆動部２と異なる部分を主に説明する。

ゲート駆動部３の過電流検出回路４０は、電流電圧変換器９ｂに発生する起電圧に基づいて下アームすなわち半導体スイッチング素子ＱＬの過電流状態を判定する。過電流検出回路４０は、図２０、図２１に示したように、電流電圧変換器９ｂの半導体スイッチング素子ＱＬ側の一端が基準電位ＦＧＬに接続されている状態すなわち帰還停止信号ｓｓｗＬが高レベル（Ｈレベル）になっている状態で、指令信号ｓｉｇＬにノイズにより半導体スイッチング素子ＱＬが誤ってオン（誤オン）することで上下アームが短絡した際に発生する過電流を検出する。過電流検出回路４０は、過電流を検出すると、過電流を防止するように予め定められたオフ保持時間Ｔｈｂだけ高レベル保持された過電流検出信号ｓｃＬをゲート信号生成回路２８ｂに出力する。ゲート信号生成回路２８ｂは、過電流検出信号ｓｃＬが高レベルの期間にゲート信号ｓｍｄＬを低レベルにしてバッファ回路１１ｂに出力する。

信号伸長回路４１は、コンパレータ４２で検出した過電流の情報すなわちコンパレータ４２の出力を所定時間伸ばした過電流検出信号ｓｃＬを出力し、上下アームの短絡を検出した後に下アームすなわち半導体スイッチング素子ＱＬがオフ状態を所定時間維持する役割を果たす。過電流検出信号ｓｃＬが高レベルになっている所定時間すなわちオフ保持時間Ｔｈｂは、ノイズのパルス幅及び短期間に複数回ノイズが発生する連続発生を考慮して設定されており、例えば、ノイズのパルス幅の１０倍に設定されている。ゲート信号生成回路２８ｂは、信号伸長回路４１の過電流検出信号ｓｃＬが高レベルになっている期間、半導体スイッチング素子ＱＬに対するゲート信号ｓｍｄＬを低レベルに維持する。実施の形態４のゲート駆動部３は、ゲート信号ｓｍｄＬをオフ保持時間Ｔｈｂが経過するまで低レベルに維持するすなわち半導体スイッチング素子ＱＬをオフ状態にすることで、再度過電流が発生することを防止することができる。

図２１を用いて、実施の形態４のゲート駆動部３の過電流防止作用を説明する。図２１の時刻ｔ１０より左側は、図６の時刻ｔ１より左側に相当している。時刻ｔ１０で、半導体スイッチング素子ＱＬに対する指令信号ｓｉｇＬが高レベルから低レベルに変化し、半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが高レベルから低レベルに変化し、半導体スイッチング素子ＱＬがオフ状態になる。ドレイン電流ＩｄＬは半導体スイッチング素子ＱＬがオフ状態になると電流Ｉ１からゼロに変化する。半導体スイッチング素子ＱＨのゲートソース間電圧ＶｇｓＨは、ゲート駆動部２のオートターンオン動作により低電圧ＶｇｍＨから高電圧ＶｇｐＨに変化する。ドレイン電流ＩｄＬの電流値がゼロになると、半導体スイッチング素子ＱＬがオフ状態になっており、半導体スイッチング素子ＱＨがオン状態になっている。時刻ｔ１０で、信号伸長回路１０ｂは、指令信号ｓｉｇＬの高レベルから低レベルへの変化すなわち指令信号ｓｉｇＬの立下がりを受けて、帰還停止信号ｓｓｗＬを予め設定された時間だけ高レベルにする。

時刻ｔ１１で指令信号ｓｉｇＬがノイズにより高レベルになると、このノイズにより指令信号ｓｉｇＬの高レベルを受信したゲート駆動部３のゲート信号生成回路２８ｂがゲート信号ｓｍｄＬを低レベルから高レベルに変化させる。時刻ｔ１１では半導体スイッチング素子ＱＬが同期整流動作中であったとしても電圧帰還作用は働かないので、ゲート信号生成回路２８ｂは指令信号ｓｉｇＬの高レベルを受信すると速やかにゲート信号ｓｍｄＬを高レベルに変化させる。ゲート信号ｓｍｄＬが低レベルから高レベルに変化することで、半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが低電圧ＶｇｍＬから高電圧ＶｇｐＬに変化し、すなわちゲートソース間電圧ＶｇｓＬに誤点弧が発生し、半導体スイッチング素子ＱＬがオンする。時刻ｔ１１で、半導体スイッチング素子ＱＬはノイズにより誤オン状態になる。図２１に示した破線円４９が誤点弧である。

信号伸長回路１０ｂは、指令信号ｓｉｇＬの低レベルから高レベルへの変化すなわち指令信号ｓｉｇＬの立上がりを受けて、帰還停止信号ｓｓｗＬを予め設定された時間だけ高レベルにする。帰還停止信号ｓｓｗＬが高レベルになることで、基準電位ＦＧＬが帰還停止回路７ｂの端子２２に接続され、電流電圧変換器９ｂが図２０に示した状態になり、過電流検出回路４０は過電流検出機能が有効になる。過電流検出回路４０は、ドレイン電流ＩｄＬが過電流判定レベルＩｒ１を超えたと判定すると、時刻ｔ１２において過電流検出信号ｓｃＬを低レベルから高レベルにする。過電流検出回路４０は、過電流検出信号ｓｃＬの高レベルを所定時間維持して、この所定時間が経過後に過電流検出信号ｓｃＬを低レベルにする。ゲート信号生成回路２８ｂは、高レベルの過電流検出信号ｓｃＬを受信すると、ゲート信号ｓｍｄＬを強制的に低レベルにする。時刻ｔ１２で、過電流検出信号ｓｃＬが低レベルから高レベルになり、ゲート信号ｓｍｄＬが高レベルから低レベルになることで、時刻ｔ１２以降に半導体スイッチング素子ＱＬのゲートソース間電圧ＶｇｓＬが低下してドレイン電流ＩｄＬの過電流が解消される。なお、図２１では時刻ｔ１２で、高レベルの過電流検出信号ｓｃＬに応じて半導体制御装置１の制御部４が指令信号ｓｉｇＬを低レベルに変更する例を示した。制御部４自体がノイズにより高レベルの指令信号ｓｉｇＬを出力していないので、指令信号ｓｉｇＬを低レベルにする作用を増強して速やかに指令信号ｓｉｇＬのノイズを消滅させる。例えば、指令信号ｓｉｇＬが伝送される配線と制御部４の低電位の基準とある接地配線（グランド配線）と接続する複数のトランジスタをオンさせることで、指令信号ｓｉｇＬを低レベルにする作用を増強する。信号伸長回路１０ｂは、時刻ｔ１２で指令信号ｓｉｇＬが高レベルから低レベルへの変化すなわち指令信号ｓｉｇＬの立下がりを受けて、帰還停止信号ｓｓｗＬを予め設定された時間だけ高レベルにする。指令信号ｓｉｇＬのノイズが時刻ｔ１２よりも後の時刻ｔ１２ａまで継続していたとしても、過電流検出信号ｓｃＬが高レベルを維持しているので、ゲート信号ｓｍｄＬが低レベルに維持され、再度過電流が発生することを防止することができる。

過電流検出回路４０は、電流電圧変換器９ａ、９ｂに発生する起電圧をオペアンプ４３で積分し、コンパレータ４２で過電流状態を判定する。過電流検出回路４０は、過電流状態が検出されると信号伸長回路４１で伸長された高レベルの過電流検出信号ｓｃＨ、ｓｃＬを生成する。ゲート信号生成回路２８ａ、２８ｂは、高レベルの過電流検出信号ｓｃＨ、ｓｃＬに応じて、反転回路３８及び積算回路３９を介してゲート信号ｓｍｄＨ、ｓｍｄＬを低レベルにする。

また、過電流検出信号ｓｃＨ、ｓｃＬは制御部４にも伝送される。制御部４は、高レベルの過電流検出信号ｓｃＨ、ｓｃＬに応じて指令信号ｓｉｇＨ、ｓｉｇＬを半導体スイッチング素子ＱＨ、ＱＬをオフ状態に変更するように低レベルに変更して再度過電流が発生することを防止する。実施の形態４の半導体制御装置１は、過電流検出信号ｓｃＨ、ｓｃＬを用いて、ゲート信号ｓｍｄＨ、ｓｍｄＬをゲート信号生成回路２８ａ、２８ｂで強制的に低レベルにすると共にゲート信号生成回路２８ａ、２８ｂに入力される指令信号ｓｉｇＨ、ｓｉｇＬを制御部４で強制的に低レベルにする。このようにすることで、実施の形態４の半導体制御装置１は、デッドタイムを短縮する目的で設ける電流電圧変換器９ａ、９ｂの検出電圧を過電流判定にも併用することで、過電流判定用の電流電圧変換器を別途設ける必要がなく、過電流判定用の構成を簡素化することができる。

実施の形態４の半導体制御装置１は、前述した実施の形態１に係る半導体制御装置１との違い以外は、実施の形態１の半導体制御装置１と同じなので、前述した実施の形態１の半導体制御装置１よりも優れた効果と共に、実施の形態１の半導体制御装置１と同様の効果を実現することができる。

実施の形態４では、電流電圧変換器９ａ、９ｂとしてコイル２１ａ、２１ｂを例示しているが、半導体スイッチング素子ＱＨ、ＱＬのソース側配線のインダクタンス、その他ロゴスキー型、ホール素子型等の電流センサ２９であってもよい。また、過電流検出回路４０は、ドレイン電流ＩｄＨ、ＩｄＬの時間変化の情報すなわちｄ（ＩｄＨ）／ｄｔの情報、ｄ（ＩｄＬ）／ｄｔの情報によって電流電圧変換器９ａ、９ｂであるコイル２１ａ、２１ｂに発生する電圧（検出電圧）を積分してドレイン電流ＩｄＨを演算し、この演算されたドレイン電流ＩｄＨを判定する構成としている例を示したが、これに限定されない。過電流検出回路４０は、積分することなく、ドレイン電流ＩｄＨ、ＩｄＬの時間変化の情報から過電流を判定する構成であっても良い。

実施の形態５．
図２２は実施の形態５に係る電力変換装置の構成を示す図であり、図２３は図２２の駆動制御部の構成を示す図である。実施の形態５は、実施の形態１～４のいずれかの半導体制御装置１を備えた電力変換装置１００の例である。電力変換装置１００は、少なくとも１つの上下アームを含む電力変換部９０と半導体制御装置１とを備えている。図２２に示した電力変換装置１００は、モータ７４を駆動する例を示している。モータ７４は例えば３相交流モータであり、電力変換部９０であるインバータ装置７３はいわゆる３相インバータである。インバータ装置７３は、直流電源７０の直流電力を３相交流電力に変換し、変換された交流電力を交流負荷であるモータ７４に供給する。半導体スイッチング素子Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、例えばパワーＭＯＳＦＥＴである。半導体制御装置１は、半導体スイッチング素子Ｑ３～Ｑ８を駆動する。電力変換装置１００における半導体制御装置１は、３相交流の各相に対応してｕ相、ｖ相、ｗ相の出力電流Ｉｍｕをそれぞれ検出する電流検出器２０ｕ、２０ｖ、２０ｗと、ｕ相、ｖ相、ｗ相の上下アームを駆動する駆動制御部３０を備えている。

インバータ装置７３は、正側電源線５１と負側電源線５２との間に接続された３つの上下アームと、入力コンデンサ８３とを備えている。ｕ相の上下アームは半導体スイッチング素子Ｑ３、Ｑ４であり、ｖ相の上下アームは半導体スイッチング素子Ｑ５、Ｑ６であり、ｗ相の上下アームは半導体スイッチング素子Ｑ７、Ｑ８である。正側電源線５１は直流端子８５ｐに接続されおり、負側電源線５２は直流端子８５ｍに接続されている。ｕ相の上下アームの出力端すなわち半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４との接続端である素子間端子Ｔｂ１は、交流端子８６ｕに接続されている。同様に、ｖ相の上下アームの出力端すなわち半導体スイッチング素子Ｑ５と半導体スイッチング素子Ｑ６との接続端である素子間端子Ｔｂ２は、交流端子８６ｖに接続されており、ｗ相の上下アームの出力端すなわち半導体スイッチング素子Ｑ７と半導体スイッチング素子Ｑ８との接続端である素子間端子Ｔｂ３は、交流端子８６ｗに接続されている。直流電源７０の正側は直流端子８５ｐに接続されており、直流電源７０の負側は直流端子８５ｍに接続されている。交流端子８６ｕ、８６ｖ、８６ｗは、それぞれモータ７４のｕ相、ｖ相、ｗ相に接続されている。なお、図２２及び後述する図２４において、素子間端子Ｔｂ２、Ｔｂ３は黒塗の丸の近くに記載した。

駆動制御部３０は、ｕ相の上下アームすなわち半導体スイッチング素子Ｑ３、Ｑ４を駆動するゲート駆動部２ｕ、３ｕと、ｖ相の上下アームすなわち半導体スイッチング素子Ｑ５、Ｑ６を駆動するゲート駆動部２ｖ、３ｖと、ｗ相の上下アームすなわち半導体スイッチング素子Ｑ７、Ｑ８を駆動するゲート駆動部２ｗ、３ｗと、ゲート駆動部２ｕ、３ｕを制御する制御部４ｕと、ゲート駆動部２ｖ、３ｖを制御する制御部４ｖと、ゲート駆動部２ｗ、３ｗを制御する制御部４ｗとを備えている。ゲート駆動部２ｕ、２ｖ、２ｗ、ゲート駆動部３ｕ、３ｖ、３ｗ、制御部４ｕ、４ｖ、４ｗは、それぞれ実施の形態１～４のいずれかにおけるゲート駆動部２、ゲート駆動部３、制御部４と同じである。制御部４ｕは電流検出器２０ｕから出力された電流検出信号ｓｉｇ１ｕに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨｕ、ｓｉｇＬｕを生成する。同様に、制御部４ｖは電流検出器２０ｖから出力された電流検出信号ｓｉｇ１ｖに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨｖ、ｓｉｇＬｖを生成する。制御部４ｗは電流検出器２０ｗから出力された電流検出信号ｓｉｇ１ｗに基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨｗ、ｓｉｇＬｗを生成する。

ゲート駆動部２ｕは、制御部４ｕから出力された指令信号ｓｉｇＨｕに基づいて半導体スイッチング素子Ｑ３にゲートソース間電圧ＶｇｓＨｕを出力する。ゲート駆動部３ｕは、制御部４ｕから出力された指令信号ｓｉｇＬｕに基づいて半導体スイッチング素子Ｑ４にゲートソース間電圧ＶｇｓＬｕを出力する。同様に、ゲート駆動部２ｖは、制御部４ｖから出力された指令信号ｓｉｇＨｖに基づいて半導体スイッチング素子Ｑ５にゲートソース間電圧ＶｇｓＨｖを出力する。ゲート駆動部３ｖは、制御部４ｖから出力された指令信号ｓｉｇＬｖに基づいて半導体スイッチング素子Ｑ６にゲートソース間電圧ＶｇｓＬｖを出力する。ゲート駆動部２ｗは、制御部４ｗから出力された指令信号ｓｉｇＨｗに基づいて半導体スイッチング素子Ｑ７にゲートソース間電圧ＶｇｓＨｗを出力する。ゲート駆動部３ｗは、制御部４ｗから出力された指令信号ｓｉｇＬｗに基づいて半導体スイッチング素子Ｑ８にゲートソース間電圧ＶｇｓＬｗを出力する。

実施の形態５の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献１の方法を適用した半導体制御装置（比較例の半導体制御装置）と異なり、モータ７４が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置１００は、アーム短絡があってもモータ７４に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態５の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、比較例の半導体制御装置に比べてモータ７４に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部９０であるインバータ装置７３の電力変換効率を向上することができる。また、実施の形態５の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、実施の形態１～４のいずれかの半導体制御装置１の効果を実現することができる。

実施の形態５の電力変換装置１００は、実施の形態３の半導体制御装置１が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、モータ７４が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態５の電力変換装置１００は、モータ７４の駆動状況すなわち負荷の軽重状況に関わらず、デッドタイムを短縮することができる。実施の形態５の電力変換装置１００は、デッドタイムの短縮により電力変換部９０の電力変換効率が向上する。さらに、半導体スイッチング素子Ｑ３～Ｑ８としてワイドバンドギャップ半導体を用いたＳｉＣ－ＭＯＳＦＥＴが適用される場合には、ＳｉＣの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、電力変換部９０であるインバータ装置７３の信頼性の向上及び製品寿命の増加を実現することができる。

なお、図２２に示した電力変換装置１００では、電力変換部９０として３相インバータが用いられている例を説明した。しかし、実施の形態５の電力変換装置１００はこれに限られるものではなく、任意の相数のインバータが用いられてもよい。また、電力変換部９０は、インバータ装置７３の代わりに交流電力を直流電力に変換するＡＣ－ＤＣコンバータ９１でもよい。図２４は、実施の形態５に係る他の電力変換装置の構成を示す図である。図２４に示した電力変換装置１００は、交流電源７５から供給された交流電力を直流電力に変換して直流負荷７２に供給する例を示している。

以上のように、実施の形態５の電力変換装置１００は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部９０と、上下アームを構成する複数の半導体スイッチング素子Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８を駆動する半導体制御装置１と、を備えている。電力変換部９０は、直流電力を交流電力に変換するインバータ装置７３、交流電力を直流電力に変換するＡＣ－ＤＣコンバータ９１のいずれかである。半導体制御装置１は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Ｑ３～Ｑ８を駆動する半導体制御装置である。半導体制御装置１は、上アームの半導体スイッチング素子Ｑ３、Ｑ５、Ｑ７及び下アームの半導体スイッチング素子Ｑ４、Ｑ６、Ｑ８のオンオフをそれぞれ指令する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を生成する制御部４と、第一指令信号（指令信号ｓｉｇＨ）に基づいて上アームの半導体スイッチング素子Ｑ３、Ｑ５、Ｑ７を駆動する第一ゲート駆動部（ゲート駆動部２）と、第二指令信号（指令信号ｓｉｇＬ）に基づいて下アームの半導体スイッチング素子Ｑ４、Ｑ６、Ｑ８を駆動する第二ゲート駆動部（ゲート駆動部３）と、上アームと下アームとが接続された中間端子（素子間端子Ｔｂ１、Ｔｂ２、Ｔｂ３）に流れる中間端子電流（出力電流Ｉｍｕ）を直接的又は間接的に検出して電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗを出力する電流検出器２０ｕ、２０ｖ、２０ｗと、を備えている。第一ゲート駆動部（ゲート駆動部２）及び第二ゲート駆動部（ゲート駆動部３）は、半導体スイッチング素子Ｑ３～Ｑ８の主電流（ドレイン電流ＩｄＨ、ＩｄＬ）の変化率に基づいて検出電圧ＶｅｘＨ、ＶｅｘＬを出力する電流電圧変換器９ａ、９ｂと、検出電圧ＶｅｘＨ、ＶｅｘＬに基づいて半導体スイッチング素子Ｑ３～Ｑ８の転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬを出力する転流判定回路６ａ、６ｂと、電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗに基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）における対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬに基づいて補正された第一信号、又は対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬ及び電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗに基づいて補正された第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するゲート信号生成回路５ａ、５ｂと、ゲート信号ｓｍｄＨ、ｓｍｄＬに基づいて半導体スイッチング素子Ｑ３～Ｑ８のゲートに電圧（ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬ）を印加するバッファ回路１１ａ、１１ｂと、を備えている。実施の形態５の電力変換装置１００は、この構成により、ゲート信号生成回路５ａ、５ｂが、電流検出器２０ｕ、２０ｖ、２０ｗで検出した電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗに基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を補正した第一信号、又は第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗに基づいて補正した第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムＴｄｒ２、Ｔｄｆ２を短縮することができる。

実施の形態６．
図２５は、実施の形態６に係る電力変換装置の構成を示す図である。実施の形態６は、実施の形態１～４のいずれかの半導体制御装置１を備えた電力変換装置１００の例である。図２５に示した電力変換装置１００は、電力変換部９０が昇圧コンバータ７１であり、昇圧コンバータ７１で直流負荷７２に電力を供給する例を示している。半導体スイッチング素子Ｑ１１、Ｑ１２は、例えばパワーＭＯＳＦＥＴである。電力変換装置１００における半導体制御装置１は、昇圧コンバータ７１の入力電流を検出する電流検出器２０ｉと半導体スイッチング素子Ｑ１１、Ｑ１２からなる上下アームを駆動する駆動制御部３０を備えている。

昇圧コンバータ７１は、低圧電源線５５と負側電源線５２との間に接続された入力コンデンサ８０と、高圧電源線５４と負側電源線５２との間に接続された１つの上下アームと、出力コンデンサ８２と、低圧電源線５５と素子間端子Ｔｂ４との間に接続された昇圧リアクトル８１とを備えている。低圧電源線５５は入力側の直流端子８７ｐに接続されおり、負側電源線５２は入力側の直流端子８７ｍ及び出力側の直流端子８８ｍに接続されている。高圧電源線５４は出力側の直流端子８８ｐに接続されている。直流電源７０の正側は直流端子８７ｐに接続されており、直流電源７０の負側は直流端子８７ｍに接続されている。出力側の直流端子８８ｐ、８８ｍは直流負荷７２に接続されている。

駆動制御部３０は、上下アームすなわち半導体スイッチング素子Ｑ１１、Ｑ１２を駆動するゲート駆動部２、３と、ゲート駆動部２、３を制御する制御部４とを備えている。ゲート駆動部２、ゲート駆動部３、制御部４は、それぞれ実施の形態１～４のいずれかにおけるゲート駆動部２、ゲート駆動部３、制御部４と同じである。制御部４は電流検出器２０ｉから出力された電流検出信号ｓｉｇ２に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨ、ｓｉｇＬを生成する。ゲート駆動部２は、制御部４から出力された指令信号ｓｉｇＨに基づいて半導体スイッチング素子Ｑ１１にゲートソース間電圧ＶｇｓＨを出力する。ゲート駆動部３は、制御部４から出力された指令信号ｓｉｇＬに基づいて半導体スイッチング素子Ｑ１２にゲートソース間電圧ＶｇｓＬを出力する。実施の形態６の電力変換装置１００では、実施の形態１～４のいずれかの半導体制御装置１における電流検出信号ｓｉｇ１を電流検出信号ｓｉｇ２に読み替える。実施の形態６の電力変換装置１００は、電流検出信号ｓｉｇ２に基づいて指令信号ｓｉｇＨと指令信号ｓｉｇＬとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。また、実施の形態６の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、実施の形態１～４のいずれかの半導体制御装置１の効果を実現することができる。

実施の形態６の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献１の方法を適用した比較例の半導体制御装置と異なり、直流負荷７２が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置１００は、アーム短絡があっても直流負荷７２に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態６の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、比較例の半導体制御装置に比べて直流負荷７２に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部９０である昇圧コンバータ７１の電力変換効率を向上することができる。

実施の形態６の電力変換装置１００は、実施の形態３の半導体制御装置１が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、直流負荷７２が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態６の電力変換装置１００は、直流負荷７２の軽重に関わらず、デッドタイムを短縮することができる。実施の形態６の電力変換装置１００は、デッドタイムの短縮により電力変換部９０の電力変換効率が向上する。

実施の形態６の電力変換装置１００は、半導体スイッチング素子Ｑ１１、Ｑ１２としてワイドバンドギャップ半導体を用いた高速スイッチング素子を適用することで、昇圧リアクトル８１を小型化することができる。昇圧リアクトル８１の小型化、半導体スイッチング素子Ｑ１１、Ｑ１２の高速化により、指令信号ｓｉｇＨ、ｓｉｇＬの周波数の基になるキャリア周期の短縮が可能となる。例えば、キャリア周期が１０μｓとなり、オンデューティが５０％となるように半導体スイッチング素子Ｑ１１、Ｑ１２が駆動される場合を考える。その場合、半導体スイッチング素子Ｑ１１、Ｑ１２を駆動するための指令信号ｓｉｇＨ、ｓｉｇＬの理想的なパルス幅は５μｓとなる。しかしながら、実施の形態１～実施の形態４の半導体制御装置１の特徴を備えてない従来の場合すなわち従来の昇圧コンバータの場合、アーム短絡を考慮したデッドタイムを設ける必要がある。例えば、半導体スイッチング素子Ｑ１１、Ｑ１２のターンオンの際及びターンオフの際のデッドタイムがいずれも０．５μｓである場合、指令信号ｓｉｇＨ、ｓｉｇＬの実効的なパルス幅は４μｓに減少する。この場合、導通特性が悪い寄生ダイオードに電流が流れる時間の割合が多くなり、電力変換効率が低下する。また、従来の昇圧コンバータは、デッドタイムの追加によって実効的な最大オンデューティが減少するため、昇圧可能な範囲が縮小する。

これに対し、実施の形態６の電力変換装置１００である昇圧コンバータ装置では、実施の形態１～４のいずれかの半導体制御装置１を適用することで、直流負荷７２が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮できるため、軽負荷及び重負荷の場合に電力変換効率の低下が防止され、昇圧可能な範囲が広がる。また、実施の形態６の電力変換装置１００である昇圧コンバータ装置では、実施の形態３の半導体制御装置１を適用することで、直流負荷７２が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムを短縮できるため、軽負荷及び重負荷の場合に電力変換効率の低下が防止され、昇圧可能な範囲が広がる。実施の形態６の電力変換装置１００は、半導体スイッチング素子Ｑ１１、Ｑ１２としてＳｉＣ－ＭＯＳＦＥＴが適用される場合には、ＳｉＣの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、昇圧コンバータ７１の信頼性の向上及び製品寿命の増加を実現することができる。

なお、図２５に示した電力変換装置１００では、電力変換部９０として昇圧コンバータ７１が用いられている例を説明した。しかし、実施の形態６の電力変換装置１００は、これに限られるものではなく、図２６に示すように電力変換部９０が直流電源７０と直流負荷７２とを入れ替えて動作させる降圧コンバータ６９である降圧コンバータ装置でもよい。また、実施の形態６の電力変換装置１００は、電力変換部９０が昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータである昇降圧コンバータ装置であってもよい。図２６は、実施の形態６に係る他の電力変換装置の構成を示す図である。降圧コンバータ６９は昇圧コンバータ７１と同じ構成である。

以上のように、実施の形態６の電力変換装置１００は、正側電源線である高圧電源線５４と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部９０と、上下アームを構成する複数の半導体スイッチング素子Ｑ１１、Ｑ１２を駆動する半導体制御装置１と、を備えている。電力変換部９０は、直流電力を昇圧された直流電力に変換する昇圧コンバータ７１、直流電力を降圧された直流電力に変換する降圧コンバータ６９のいずれかである。半導体制御装置１は、正側電源線（高圧電源線５４）と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Ｑ１１、Ｑ１２を駆動する半導体制御装置である。半導体制御装置１は、上アームの半導体スイッチング素子Ｑ１１及び下アームの半導体スイッチング素子Ｑ１２のオンオフをそれぞれ指令する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を生成する制御部４と、第一指令信号（指令信号ｓｉｇＨ）に基づいて上アームの半導体スイッチング素子Ｑ１１を駆動する第一ゲート駆動部（ゲート駆動部２）と、第二指令信号（指令信号ｓｉｇＬ）に基づいて下アームの半導体スイッチング素子Ｑ１２を駆動する第二ゲート駆動部（ゲート駆動部３）と、上アームと下アームとが接続された中間端子（素子間端子Ｔｂ４）に流れる中間端子電流（出力電流Ｉｍｕ）を直接的又は間接的に検出して電流検出信号ｓｉｇ２を出力する電流検出器２０ｉと、を備えている。第一ゲート駆動部（ゲート駆動部２）及び第二ゲート駆動部（ゲート駆動部３）は、半導体スイッチング素子Ｑ１１、Ｑ１２の主電流（ドレイン電流ＩｄＨ、ＩｄＬ）の変化率に基づいて検出電圧ＶｅｘＨ、ＶｅｘＬを出力する電流電圧変換器９ａ、９ｂと、検出電圧ＶｅｘＨ、ＶｅｘＬに基づいて半導体スイッチング素子Ｑ１１、Ｑ１２の転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬを出力する転流判定回路６ａ、６ｂと、電流検出信号ｓｉｇ２に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）における対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬに基づいて補正された第一信号、又は対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬ及び電流検出信号ｓｉｇ２に基づいて補正された第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するゲート信号生成回路５ａ、５ｂと、ゲート信号ｓｍｄＨ、ｓｍｄＬに基づいて半導体スイッチング素子Ｑ１１、Ｑ１２のゲートに電圧（ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬ）を印加するバッファ回路１１ａ、１１ｂと、を備えている。実施の形態６の電力変換装置１００は、この構成により、ゲート信号生成回路５ａ、５ｂが、電流検出器２０ｉで検出した電流検出信号ｓｉｇ２に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を補正した第一信号、又は第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を電流検出信号ｓｉｇ２に基づいて補正した第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムＴｄｒ２、Ｔｄｆ２を短縮することができる。

実施の形態７．
図２７は実施の形態７に係る電力変換装置の構成を示す図であり、図２８は図２７の駆動制御部の構成を示す図である。図２７に示した電力変換装置１００は、昇圧型インバータシステムであり、電力変換部９０が図２２のインバータ装置７３及び図２５の昇圧コンバータ７１を備えている例である。半導体制御装置１は、昇圧コンバータ７１の半導体スイッチング素子Ｑ１１、Ｑ１２と、インバータ装置７３の半導体スイッチング素子Ｑ３～Ｑ８を駆動する。電力変換装置１００における半導体制御装置１は、昇圧コンバータ７１の入力電流を検出する電流検出器２０ｉと、モータ７４の３相交流の各相に対応してｕ相、ｖ相、ｗ相の出力電流Ｉｍｕをそれぞれ検出する電流検出器２０ｕ、２０ｖ、２０ｗと、昇圧コンバータ７１の上下アーム及びインバータ装置７３のｕ相、ｖ相、ｗ相の上下アームを駆動する駆動制御部３０を備えている。実施の形態７の電力変換装置１００は、直流電源７０の直流電圧が昇圧コンバータ７１により昇圧され、昇圧された直流電圧がインバータ装置７３により交流に変換され、変換された交流電力がモータ７４に供給されることによってモータ７４を駆動する。実施の形態７の電力変換装置１００は、例えば電動自動車に適用される。

図２７に示したインバータ装置７３は図２２に示したインバータ装置７３と同じである。図２７に示した昇圧コンバータ７１は、図２５に示した昇圧コンバータ７１とは、半導体スイッチング素子Ｑ１１が接続された高圧電源線がインバータ装置７３の正側電源線５１になっており、高圧電源線である正側電源線５１と負側電源線５２との間に出力コンデンサ８２がない点で異なる。昇圧コンバータ７１の直流端子８８ｐはインバータ装置７３の直流端子８５ｐに接続されており、昇圧コンバータ７１の直流端子８８ｍはインバータ装置７３の直流端子８５ｍに接続されている。なお、図２７において、素子間端子Ｔｂ１、Ｔｂ２、Ｔｂ３は黒塗の丸の近くに記載した。

実施の形態７の電力変換装置１００における駆動制御部３０は、図２３に示した駆動制御部３０に昇圧コンバータ７１の半導体スイッチング素子Ｑ１１、Ｑ１２を駆動する構成が追加されている。昇圧コンバータ７１の半導体スイッチング素子Ｑ１１、Ｑ１２を駆動する構成は、半導体スイッチング素子Ｑ１１、Ｑ１２を駆動するゲート駆動部２ａ、３ａと、ゲート駆動部２ａ、３ａを制御する制御部４ａである。図２３に示した駆動制御部３０すなわちインバータ装置７３の駆動制御部３０の構成は、説明を省略する。ゲート駆動部２ｕ、２ｖ、２ｗ、２ａ、ゲート駆動部３ｕ、３ｖ、３ｗ、３ａ、制御部４ｕ、４ｖ、４ｗ、４ａは、それぞれ実施の形態１～４のいずれかにおけるゲート駆動部２、ゲート駆動部３、制御部４と同じである。制御部４ａは電流検出器２０ｉから出力された電流検出信号ｓｉｇ２に基づいて、所定の出力波形すなわち予め定められた出力波形の指令信号ｓｉｇＨａ、ｓｉｇＬａを生成する。ゲート駆動部２ａは、制御部４ａから出力された指令信号ｓｉｇＨａに基づいて半導体スイッチング素子Ｑ１１にゲートソース間電圧ＶｇｓＨａを出力する。ゲート駆動部３ａは、制御部４ａから出力された指令信号ｓｉｇＬａに基づいて半導体スイッチング素子Ｑ１２にゲートソース間電圧ＶｇｓＬａを出力する。実施の形態７の電力変換装置１００では、ｕ相、ｖ相、ｗ相に対応する上下アーム、昇圧コンバータ７１の上下アームを駆動する場合に、実施の形態１～４の電流検出信号ｓｉｇ１、指令信号ｓｉｇＨ、ｓｉｇＬ、ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬに、それぞれ「ｕ」、「ｖ」、「ｗ」、「ａ」が追加された信号又は電圧を用いてそれぞれを区別している。また、昇圧コンバータ７１では、実施の形態１～４のいずれかの半導体制御装置１における電流検出信号ｓｉｇ１を電流検出信号ｓｉｇ２に読み替える。

実施の形態７の電力変換装置１００におけるインバータ装置７３は、ｕ相、ｖ相、ｗ相に対応するそれぞれの上下アームにおいて、電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗに基づいて指令信号ｓｉｇＨｕ、ｓｉｇＨｖ、ｓｉｇＨｗと指令信号ｓｉｇＬｕ、ｓｉｇＬｖ、ｓｉｇＬｗとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。また、実施の形態７の電力変換装置１００における昇圧コンバータ７１は、電流検出信号ｓｉｇ２に基づいて指令信号ｓｉｇＨａと指令信号ｓｉｇＬａとに設ける設定デッドタイム又は同時オン期間を調整することで、軽負荷の場合の電力変換効率の悪化を抑制することができる。

実施の形態７の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、積極的にアーム短絡をさせる際に制限電圧を半導体スイッチング素子に印加して短絡電流が大きくなる特許文献１の方法を適用した比較例の半導体制御装置と異なり、モータ７４が軽負荷で駆動された場合の電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。電力変換装置１００は、アーム短絡があってもモータ７４に流れる負荷電流に対する短絡電流の比率が小さい場合すなわち軽負荷でない場合は、デッドタイムが短くなればなる程、電力変換効率が向上する。実施の形態７の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、比較例の半導体制御装置に比べてモータ７４に流れる負荷電流に対する短絡電流の比率が小さいので、軽負荷でない場合のデッドタイムの短縮によって電力変換部９０である昇圧コンバータ７１及びインバータ装置７３の電力変換効率を向上することができる。

また、実施の形態７の電力変換装置１００は、実施の形態３の半導体制御装置１が用いられた場合には、小さな負荷電流であってもデッドタイムが短縮できるので、モータ７４が軽負荷で駆動された場合も軽負荷でない場合と同様にデッドタイムを短縮することができる。実施の形態７の電力変換装置１００は、モータ７４の駆動状況すなわち負荷の軽重状況に関わらず、デッドタイムを短縮することができる。実施の形態７の電力変換装置１００は、デッドタイムの短縮により電力変換部９０の電力変換効率が向上する。実施の形態７の電力変換装置１００は、実施の形態１～４のいずれかの半導体制御装置１が用いられるので、実施の形態１～４のいずれかの半導体制御装置１の効果を実現することができる。実施の形態７の電力変換装置１００は、半導体スイッチング素子Ｑ３～Ｑ８、Ｑ１１、Ｑ１２にＳｉＣ－ＭＯＳＦＥＴが適用される場合には、ＳｉＣの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができ、インバータ装置７３及び昇圧コンバータ７１の信頼性の向上及び製品寿命の増加を実現することができる。

なお、図２７に示した電力変換装置１００は、電力変換部９０として昇圧コンバータ７１及びインバータ装置７３を含む昇圧型インバータ装置の例を示している。しかし、実施の形態７の電力変換装置１００は、これに限られるものではない。例えば、昇圧コンバータ７１の代わりに降圧コンバータ又は昇降圧コンバータを用いてもよい。すなわち、電力変換部９０は、降圧コンバータ６９及びインバータ装置７３を含む降圧型インバータ装置でもよく、降圧コンバータ６９、昇圧コンバータ７１及びインバータ装置７３を含む昇降圧型インバータ装置でもよい。また、インバータ装置７３の代わりに図２４に示した交流電力を直流電力に変換するＡＣ－ＤＣコンバータ９１でもよい。この場合、直流端子８７ｐ、８７ｍには図２４のように直流負荷７２が接続されることになる。インバータ装置７３がＡＣ－ＤＣコンバータ９１になって電力変換装置１００の場合、昇圧コンバータ７１が降圧コンバータ又は昇降圧コンバータであってもよい。

以上のように、実施の形態７の電力変換装置１００は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部９０と、上下アームを構成する複数の半導体スイッチング素子Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１１、Ｑ１２を駆動する半導体制御装置と、を備えている。電力変換部９０は、昇圧コンバータ７１及びインバータ装置７３を含む昇圧型インバータ装置、降圧コンバータ６９及びインバータ装置７３を含む降圧型インバータ装置のいずれかである。半導体制御装置１は、正側電源線５１と負側電源線５２との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子Ｑ３～Ｑ８、Ｑ１１、Ｑ１２を駆動する半導体制御装置である。半導体制御装置１は、上アームの半導体スイッチング素子Ｑ３、Ｑ５、Ｑ７、Ｑ１１及び下アームの半導体スイッチング素子Ｑ４、Ｑ６、Ｑ８、Ｑ１２のオンオフをそれぞれ指令する第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を生成する制御部４と、第一指令信号（指令信号ｓｉｇＨ）に基づいて上アームの半導体スイッチング素子Ｑ３、Ｑ５、Ｑ７、Ｑ１１を駆動する第一ゲート駆動部（ゲート駆動部２）と、第二指令信号（指令信号ｓｉｇＬ）に基づいて下アームの半導体スイッチング素子Ｑ４、Ｑ６、Ｑ８、Ｑ１２を駆動する第二ゲート駆動部（ゲート駆動部３）と、上アームと下アームとが接続された中間端子（素子間端子Ｔｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ４）に流れる中間端子電流（出力電流Ｉｍｕ）を直接的又は間接的に検出して電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２を出力する電流検出器２０ｕ、２０ｖ、２０ｗ、２０ｉと、を備えている。第一ゲート駆動部（ゲート駆動部２）及び第二ゲート駆動部（ゲート駆動部３）は、半導体スイッチング素子Ｑ３～Ｑ８、Ｑ１１、Ｑ１２の主電流（ドレイン電流ＩｄＨ、ＩｄＬ）の変化率に基づいて検出電圧ＶｅｘＨ、ＶｅｘＬを出力する電流電圧変換器９ａ、９ｂと、検出電圧ＶｅｘＨ、ＶｅｘＬに基づいて半導体スイッチング素子Ｑ３～Ｑ８、Ｑ１１、Ｑ１２の転流動作を判定し判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬを出力する転流判定回路６ａ、６ｂと、電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）における対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬに基づいて補正された第一信号、又は対応する第一指令信号（指令信号ｓｉｇＨ）又は第二指令信号（指令信号ｓｉｇＬ）が判定信号ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬ及び電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２に基づいて補正された第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するゲート信号生成回路５ａ、５ｂと、ゲート信号ｓｍｄＨ、ｓｍｄＬに基づいて半導体スイッチング素子Ｑ３～Ｑ８、Ｑ１１、Ｑ１２のゲートに電圧（ゲートソース間電圧ＶｇｓＨ、ＶｇｓＬ）を印加するバッファ回路１１ａ、１１ｂと、を備えている。実施の形態７の電力変換装置１００は、この構成により、ゲート信号生成回路５ａ、５ｂが、電流検出器２０ｕ、２０ｖ、２０ｗ、２０ｉで検出した電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２に基づいて出力波形が変更された第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を補正した第一信号、又は第一指令信号（指令信号ｓｉｇＨ）及び第二指令信号（指令信号ｓｉｇＬ）を電流検出信号ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２に基づいて補正した第二信号をゲート信号ｓｍｄＨ、ｓｍｄＬとして生成するので、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムＴｄｒ２、Ｔｄｆ２を短縮することができる。

実施の形態１～実施の形態７では、半導体スイッチング素子としてＭＯＳＦＥＴが用いられる例で説明したが、半導体スイッチング素子はこれに限定されない。例えば、ＭＯＳＦＥＴに代えて、ＩＧＢＴ、サイリスタ、ＧＴＯ（Gate Turn-off thyristor）を半導体スイッチング素子として用いてもよい。

実施の形態５～実施の形態７では、２つの半導体スイッチング素子を直列に接続した２レベルの電力変換装置１００の例を示しているが、電力変換装置１００はこれに限られるものではなく、任意の数のスイッチング素子を直列に接続したマルチレベルの電力変換装置であってもよい。すなわち、直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態１～４のいずれかの半導体制御装置１を適用することで、軽負荷における電力変換効率の悪化を抑制しながら軽負荷でない場合のデッドタイムを短縮することができる。直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態３の半導体制御装置１を適用することで、軽負荷における電力変換効率の悪化を抑制しながら負荷の軽重状況に関わらずデッドタイムを短縮することができる。また、直列接続した半導体スイッチング素子が同時にオンすることで発生する短絡を防止するために設けるそれぞれのデッドタイムに対し、実施の形態１～４のいずれかの半導体制御装置１を適用することで、電力変換部９０の電力変換効率を向上することができ、半導体スイッチング素子がＳｉＣ－ＭＯＳＦＥＴが適用される場合には、ＳｉＣの結晶欠陥に起因する寄生ダイオードの通電劣化を抑制することができる。

実施の形態１～実施の形態４では、転流判定回路６ａ、６ｂ、ゲート信号生成回路５ａ、５ｂがハードウェアで実現されている例を示した。しかし、ゲート駆動部２、３におけるこれらの機能が制御部４内のソフトウェアで実現されてもよい。すなわち、制御部４が、図２９に示す処理装置であるプロセッサ９８及び記憶装置であるメモリ９９を備え、記憶装置に記憶されたプログラムを読み出して実行することにより、転流判定回路６ａ、６ｂ、ゲート信号生成回路５ａ、５ｂの各機能が実現されてもよい。図２９は、ゲート駆動部及び制御部の機能を実現するハードウェア構成例を示す図である。また、ゲート駆動部２、３における帰還停止回路７ａ、７ｂ、信号伸長回路１０ａ、１０ｂの機能も制御部４内のソフトウェアで実現されてもよい。つまり、制御電源８ａ、８ｂ、バッファ回路１１ａ、１１ｂ、ゲート抵抗回路１２ａ、１２ｂ、ゲート保護回路１３ａ、１３ｂ以外の機能が制御部４内のソフトウェアで実現されてもよい。さらには、記憶装置に転流判定回路６ａの出力情報の履歴を記録し、処理装置で学習することで稼働中に制御の最適化を実現することができる。なお、ソフトウェアで実現する機能は、複数のプロセッサ９８及び複数のメモリ９９が連携して各機能を実行してもよい。

なお、本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１…半導体制御装置、２、３…ゲート駆動部、４…制御部、５ａ、５ｂ…ゲート信号生成回路、６ａ、６ｂ…転流判定回路、７ａ、７ｂ…帰還停止回路、８ａ、８ｂ…制御電源、９ａ、９ｂ…電流電圧変換器、１０ａ、１０ｂ…信号伸長回路、１１ａ、１１ｂ…バッファ回路、１４、１５…信号伸長回路、２０、２０ｉ、２０ｕ、２０ｖ、２０ｗ…電流検出器、２１ａ、２１ｂ…コイル、２５…電流演算回路、２７…インダクタンス、２８ａ、２８ｂ…ゲート信号生成回路、２９…電流センサ、４０…過電流検出回路、４５…差動増幅回路、５１…正側電源線、５２…負側電源線、５４…高圧電源線（正側電源線）、５５…低圧電源線、６９…降圧コンバータ、７１…昇圧コンバータ、７３…インバータ装置、９０…電力変換部、９１…ＡＣ－ＤＣコンバータ、１００…電力変換装置、Ｔｂ、Ｔｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ４…素子間端子（中間端子）、ＱＨ、ＱＬ、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１１、Ｑ１２…半導体スイッチング素子、ＦＧＨ、ＦＧＬ…基準電位、Ｔｆ…オフ設定遷移時間、Ｔｒ…オン設定遷移時間、Ｔｈａ、Ｔｈｂ…オフ保持時間、ＶｇｓＨ、ＶｇｓＨｕ、ＶｇｓＨｖ、ＶｇｓＨｗ、ＶｇｓＬ、ＶｇｓＬｕ、ＶｇｓＬｖ、ＶｇｓＬｗ…ゲートソース間電圧、ＩｄＨ、ＩｄＬ…ドレイン電流（主電流）、ＶｅｘＨ、ＶｅｘＬ…検出電圧、Ｉｍｕ…出力電流（中間端子電流）、Ｉｍｕｅ…推定出力電流（推定中間端子電流）、ｓｍｄＨ、ｓｍｄＬ…ゲート信号、ｓｉｇＨ、ｓｉｇＨｕ、ｓｉｇＨｖ、ｓｉｇＨｗ、ｓｉｇＬ、ｓｉｇＬｕ、ｓｉｇＬｖ、ｓｉｇＬｗ…指令信号、ｓｆＨ、ｓｆＬ…信号、ｓｒＨ、ｓｒＬ…信号、ｓｏｎＨ、ｓｏｆｆＨ、ｓｏｎＬ、ｓｏｆｆＬ…判定信号、ｓｖｘＨ、ｓｖｘＬ…出力信号、ｓｃＨ、ｓｃＬ…過電流検出信号、ｓｉｇ１、ｓｉｇ１ｕ、ｓｉｇ１ｖ、ｓｉｇ１ｗ、ｓｉｇ２…電流検出信号

Claims (19)

1. 正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを構成する複数の半導体スイッチング素子を駆動する半導体制御装置であって、
   前記上アームの前記半導体スイッチング素子及び前記下アームの前記半導体スイッチング素子のオンオフをそれぞれ指令する第一指令信号及び第二指令信号を生成する制御部と、
   前記第一指令信号に基づいて前記上アームの前記半導体スイッチング素子を駆動する第一ゲート駆動部と、
   前記第二指令信号に基づいて前記下アームの前記半導体スイッチング素子を駆動する第二ゲート駆動部と、
   前記上アームと前記下アームとが接続された中間端子に流れる中間端子電流を直接的又は間接的に検出して電流検出信号を出力する電流検出器と、を備え、
   前記第一ゲート駆動部及び前記第二ゲート駆動部は、
   前記半導体スイッチング素子の主電流の変化率に基づいて検出電圧を出力する電流電圧変換器と、
   前記検出電圧に基づいて前記半導体スイッチング素子の転流動作を判定し判定信号を出力する転流判定回路と、
   前記電流検出信号に基づいて出力波形が変更された前記第一指令信号及び前記第二指令信号における対応する前記第一指令信号又は前記第二指令信号が前記判定信号に基づいて補正された第一信号、又は対応する前記第一指令信号又は前記第二指令信号が前記判定信号及び前記電流検出信号に基づいて補正された第二信号をゲート信号として生成するゲート信号生成回路と、
   前記ゲート信号に基づいて前記半導体スイッチング素子のゲートに電圧を印加するバッファ回路と、を備えている半導体制御装置。
2. 前記制御部は、
   前記電流検出信号に基づいて前記中間端子電流が判定電流値以上であるか前記判定電流値よりも小さいかを判定し、
   前記中間端子電流が前記判定電流値以上である場合に、前記負側電源線から前記正側電源線の方向である逆方向に電流が流れる前記半導体スイッチング素子である逆方向導通動作素子をオフする際における、前記第一指令信号及び前記第二指令信号の一方である該当素子指令信号の立下り変位から、前記逆方向導通動作素子と異なるアームの前記半導体スイッチング素子に対する前記第一指令信号及び前記第二指令信号の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、前記逆方向導通動作素子をオンする際における、前記非該当素子指令信号の立下り変位から前記該当素子指令信号の立上り変位までのオン設定遷移時間よりも小さくなっている前記第一指令信号及び前記第二指令信号を生成し、
   前記中間端子電流が前記判定電流値よりも小さい場合に、前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも前になる正の時間となっている前記第一指令信号及び前記第二指令信号を生成し、
   前記第一ゲート駆動部及び前記第二ゲート駆動部において、
   前記ゲート信号生成回路は、前記第一信号を前記ゲート信号として生成する、請求項１記載の半導体制御装置。
3. 前記制御部は、前記中間端子電流が前記判定電流値以上である場合における前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも後になる負の時間となっている前記第一指令信号及び前記第二指令信号を生成する、請求項２記載の半導体制御装置。
4. 前記電流電圧変換器から出力された前記検出電圧を前記電流検出信号に応じた増幅率で増幅し補正信号を出力する差動増幅回路を備え、
   前記制御部は、
   前記負側電源線から前記正側電源線の方向である逆方向に電流が流れる前記半導体スイッチング素子である逆方向導通動作素子をオフする際における、前記第一指令信号及び前記第二指令信号の一方である該当素子指令信号の立下り変位から、前記逆方向導通動作素子と異なるアームの前記半導体スイッチング素子に対する前記第一指令信号及び前記第二指令信号の他方である非該当素子指令信号の立上り変位までのオフ設定遷移時間が、前記逆方向導通動作素子をオンする際における、前記非該当素子指令信号の立下り変位から前記該当素子指令信号の立上り変位までのオン設定遷移時間よりも小さくなっている前記第一指令信号及び前記第二指令信号を生成し、
   前記第一ゲート駆動部及び前記第二ゲート駆動部において、
   前記ゲート信号生成回路は、前記第二信号を前記ゲート信号として生成する、請求項１記載の半導体制御装置。
5. 前記制御部は、前記オフ設定遷移時間が、前記該当素子指令信号の立下り変位が前記非該当素子指令信号の立上り変位よりも後になる負の時間となっている前記第一指令信号及び前記第二指令信号を生成する、請求項４記載の半導体制御装置。
6. 前記第一ゲート駆動部及び前記第二ゲート駆動部は、
   対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項１記載の半導体制御装置。
7. 前記第一ゲート駆動部及び前記第二ゲート駆動部は、
   対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項２または３に記載の半導体制御装置。
8. 前記第一ゲート駆動部及び前記第二ゲート駆動部は、
   対応する前記第一指令信号又は前記第二指令信号が変化する際に、前記電流電圧変換器の前記検出電圧を設定された帰還停止期間においてゼロにする帰還停止回路を備えている、請求項４または５に記載の半導体制御装置。
9. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
   対応する前記半導体スイッチング素子のゲートに印加する電圧を生成する制御電源を備え、
   前記電流電圧変換器の一端が対応する前記半導体スイッチング素子のソースに接続されており、
   前記帰還停止回路は、前記帰還停止期間において前記電流電圧変換器の一端に前記制御電源の基準電位を接続し、前記帰還停止期間でない期間において前記電流電圧変換器の他端に前記基準電位を接続する、請求項７記載の半導体制御装置。
10. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記帰還停止回路は、前記帰還停止期間において前記差動増幅回路の２つの入力端子を接続し、前記帰還停止期間でない期間において前記差動増幅回路の２つの入力端子を接続しない、請求項８記載の半導体制御装置。
11. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記電流電圧変換器は、前記半導体スイッチング素子のソース側の配線に磁気結合したコイル又は前記主電流を検出する電流センサである、請求項１から１０のいずれか１項に記載の半導体制御装置。
12. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記電流電圧変換器は、前記半導体スイッチング素子のソース側に接続されたインダクタンス又は前記半導体スイッチング素子のソース側の配線における寄生インダクタンスである、請求項１から１０のいずれか１項に記載の半導体制御装置。
13. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、
    前記転流判定回路により対応する前記半導体スイッチング素子の前記主電流が前記負側電源線から前記正側電源線の方向である逆方向に増加する場合に出力される第一の前記判定信号のパルスを伸長する第一信号伸長回路を備え、
    前記第一信号伸長回路の出力信号を対応する前記第一指令信号又は前記第二指令信号に加算して前記ゲート信号を生成する、請求項１から１２のいずれか１項に記載の半導体制御装置。
14. 前記第一ゲート駆動部及び前記第二ゲート駆動部において、
    前記ゲート信号生成回路は、
    前記転流判定回路により対応する前記半導体スイッチング素子の前記主電流が前記正側電源線から前記負側電源線の方向である順方向に増加する場合に出力される第二の前記判定信号のパルスを伸長する第二信号伸長回路を備え、
    前記第二信号伸長回路の出力信号を対応する前記第一指令信号又は前記第二指令信号に積算して前記ゲート信号を生成する、請求項１から１３のいずれか１項に記載の半導体制御装置。
15. 前記第一ゲート駆動部及び前記第二ゲート駆動部は、
    対応する前記半導体スイッチング素子がオフ状態である場合に、当該半導体スイッチング素子に過電流が流れているかを検出し過電流検出信号を出力する過電流検出回路を備え、
    前記ゲート信号生成回路は、前記過電流検出信号に基づいて予め定められたオフ保持時間が経過するまで前記ゲート信号をオフ状態にする、請求項１から１４のいずれか１項に記載の半導体制御装置。
16. 前記電流検出器は、前記正側電源線又は前記負側電源線に流れる電源線電流を検出して前記電流検出信号を前記制御部に出力し、
    前記制御部は、
    前記電流検出信号に基づいて前記中間端子に流れる前記中間端子電流を推定し推定中間端子電流を出力する電流演算回路と、
    前記推定中間端子電流に基づいて予め定められた出力波形の前記第一指令信号及び前記第二指令信号を生成する、請求項１から１５のいずれか１項に記載の半導体制御装置。
17. 正側電源線と負側電源線との間に直列に接続された上アーム及び下アームからなる上下アームを含む電力変換部と、
    前記上下アームを構成する複数の半導体スイッチング素子を駆動する請求項１から１６のいずれか１項に記載の半導体制御装置と、を備えた電力変換装置であって、
    前記電力変換部は、
    直流電力を交流電力に変換するインバータ装置、直流電力を昇圧された直流電力に変換する昇圧コンバータ、直流電力を降圧された直流電力に変換する降圧コンバータ、交流電力を直流電力に変換するＡＣ－ＤＣコンバータ、前記昇圧コンバータ及び前記インバータ装置を含む昇圧型インバータ装置、前記降圧コンバータ及び前記インバータ装置を含む降圧型インバータ装置のいずれかである、電力変換装置。
18. 前記半導体スイッチング素子はワイドバンドギャップ半導体材料を用いた半導体素子である、請求項１７記載の電力変換装置。
19. 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、ダイヤモンドのいずれかである、請求項１８記載の電力変換装置。

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