WO2021082419A1 - 一种服务器主板jtag链路装置和设计方法 - Google Patents

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WO2021082419A1
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xdp
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jtag link
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王海波
葛志华
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苏州浪潮智能科技有限公司
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F9/44—Arrangements for executing specific programs
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    • G06F9/45558—Hypervisor-specific management and integration aspects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3854—Control is performed at the peripheral side

Definitions

  • the present invention relates to the field of computer technology, in particular to a server motherboard JTAG link device and a design method.
  • Both general-purpose servers and heterogeneous servers have JTAG (Joint Test Action Group) links, on which BMC (baseboard management controller) and XDP (eXtend Debug Port) are the master devices in the JTAG bus , CPU0, CPU1 and PCH (South Bridge) are slave devices; the JTAG link is mainly used to implement the debug function.
  • BMC baseboard management controller
  • XDP eXtend Debug Port
  • the existing technical solution is shown in Figure 1.
  • the BMC and XDP communicate with the PCH and two CPUs through the JTAG link.
  • many MUX (data selector) chips and level shift (level shift) are used on the link.
  • level shift level shift
  • Chip used to switch the level and logic relationship conversion.
  • This kind of JTAG link topology is complicated.
  • the purpose of the embodiments of the present invention is to provide a JTAG link device and a design method for a server motherboard, so as to reduce the complexity of the JTAG link in the server and reduce the hardware cost.
  • one aspect of the embodiments of the present invention provides a server motherboard JTAG link device, which includes several master devices, CPLDs, and slave devices.
  • the several master devices are connected to the analog JTAG interface of the CPLD through a JTAG link;
  • the CPLD is connected to the slave device via a JTAG link through an analog JTAG interface, and the CPLD is configured to select one of the master devices to communicate with the slave device according to changes in the presence signal of the master device.
  • a JTAG bridge chip is further included, and the JTAG bridge chip is configured to expand the JTAG link to multiple channels.
  • the CPLD is connected to the slave device through the JTAG bridge.
  • the master device includes BMC and XDP.
  • the CPLD is configured to sense the presence signal of the XDP, and enable the BMC to communicate with the slave device in response to the XDP not being inserted on the motherboard.
  • the CPLD is further configured to enable the XDP to communicate with the slave device in response to inserting the XDP on the motherboard.
  • the slave device includes a PCH and a CPU.
  • the JTAG link can be used for general purpose servers and heterogeneous structure servers.
  • Another aspect of the embodiments of the present invention provides a method for designing a JTAG link on a server motherboard, which includes: using a CPLD to connect a master device and a slave device in the JTAG link; and configuring the CPLD to respond to changes in the presence signal of the master device And select one of the master devices to communicate with the slave device.
  • the master device includes BMC and XDP
  • the CPLD is configured to sense the presence signal of the XDP, and make the BMC and the slave device respond to the XDP not being inserted on the motherboard. Communicating, and in response to inserting the XDP on the main board, causing the XDP to communicate with the slave device.
  • the present invention has the following beneficial technical effects:
  • the embodiment of the present invention provides a server motherboard JTAG link device. Compared with the traditional JTAG design, the link has a simple link topology, uses fewer discrete components, and occupies a large amount of PCB board. Small area, clear JTAG link, easy placement and wiring, low cost, only need to modify the JTAG topology and CPLD code can be achieved, this JTAG link can also be applied to Rack servers and other heterogeneous structure servers, there are Strong versatility.
  • FIG. 1 is a schematic diagram of a JTAG link topology in the prior art
  • Fig. 2 is a schematic diagram of the improved JTAG link topology according to the present invention.
  • the embodiments of the present invention provide a server motherboard JTAG link device on the one hand, including a number of master devices, CPLDs, and slave devices, and the plurality of master devices are connected to the analog JTAG interface of the CPLD through a JTAG link.
  • the CPLD is connected to the slave device via a JTAG link via an analog JTAG interface, and the CPLD is configured to select one of the master devices to communicate with the slave device according to changes in the presence signal of the master device.
  • a JTAG bridge chip is further included, and the JTAG bridge chip is configured to expand the JTAG link to multiple channels.
  • the JTAG bridge may be a SCANSTA112 chip, and the CPLD is connected to the slave device through the JTAG bridge.
  • the master device includes BMC and XDP.
  • the CPLD is configured to sense the presence signal of the XDP, and enable the BMC to communicate with the slave device in response to the XDP not being inserted on the motherboard. In some embodiments, the CPLD is further configured to enable the XDP to communicate with the slave device in response to inserting the XDP on the motherboard.
  • the slave device includes a PCH and a CPU.
  • the slave device in a server with multiple CPUs, includes a PCH and multiple CPUs.
  • a master device such as BMC and XDP can communicate with the PCH and/or multiple CPUs, respectively.
  • the JTAG link device can be used for general purpose servers and heterogeneous structure servers.
  • both the general-purpose server and the server with a heterogeneous structure have a JTAG link.
  • BMC and XDP are the master devices in the JTAG bus, and CPU0, CPU1, and PCH are slave devices, as shown in the figure 2 shown.
  • the BMC and XDP are connected to the CPLD on the motherboard through the JTAG interface.
  • the CPLD is connected to the JTAG bridge chip through the analog JTAG interface, such as the SCANSTA112 chip.
  • the JTAG bridge chip expands a number of JTAG links, which are connected to the PCH, CPU0 and CPU1 respectively.
  • a MUX data selector
  • the master The device is a BMC; when XDP is inserted, the CPLD senses the XDP presence signal, and the MUX automatically switches the master device to XDP, so that only one master device can communicate with the subsequent slave devices at the same time to ensure that the JTAG bus does not conflict.
  • the JTAG link device of the server motherboard provided by the embodiment of the present invention has a simple link topology, uses fewer discrete components, and occupies a small PCB board area.
  • the link is clear, easy to lay out and wiring; the improved JTAG link cost is lower, the design difficulty is greatly reduced, and it has strong versatility.
  • This link architecture can be applied to four-way or even 8-way high-end servers and racks, etc. Heterogeneous structure server, which has huge potential use value for the future server market.
  • another aspect of the embodiments of the present invention proposes a method for designing a JTAG link on a server motherboard, where the method includes: using a CPLD to connect a master device and a slave device in the JTAG link; and configuring the CPLD as According to the change of the in-position signal of the master device, one of the master devices is selected to communicate with the slave device.
  • the master device includes BMC and XDP
  • the CPLD is configured to sense the presence signal of the XDP, and make the BMC and the slave device respond to the XDP not being inserted on the motherboard. Communicating, and in response to inserting the XDP on the main board, causing the XDP to communicate with the slave device.
  • Any embodiment of the computer device that executes the JTAG link design method of the server motherboard can achieve the same or similar effect as any of the foregoing embodiments corresponding to it.
  • the storage medium can be a magnetic disk, an optical disc, a read-only memory (ROM) or a random access memory (RAM), etc.
  • the method disclosed according to the embodiment of the present invention may also be implemented as a computer program executed by a CPU, and the computer program may be stored in a computer-readable storage medium.
  • the computer program executes the above-mentioned functions defined in the method disclosed in the embodiment of the present invention.
  • the above method steps and system units can also be implemented using a controller and a computer-readable storage medium for storing a computer program that enables the controller to implement the above steps or unit functions.
  • non-volatile memory may include read-only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory Memory.
  • Volatile memory can include random access memory (RAM), which can act as external cache memory.
  • RAM can be obtained in many forms, such as synchronous RAM (DRAM), dynamic RAM (DRAM), synchronous DRAM (SDRAM), double data rate SDRAM (DDR SDRAM), enhanced SDRAM (ESDRAM), Synchronous link DRAM (SLDRAM) and direct Rambus RAM (DRRAM).
  • DRAM synchronous RAM
  • DRAM dynamic RAM
  • SDRAM synchronous DRAM
  • DDR SDRAM double data rate SDRAM
  • ESDRAM enhanced SDRAM
  • SLDRAM Synchronous link DRAM
  • DRRAM direct Rambus RAM
  • the storage devices of the disclosed aspects are intended to include, but are not limited to, these and other suitable types of memory.
  • DSP digital signal processors
  • ASIC dedicated Integrated circuit
  • FPGA field programmable gate array
  • a general-purpose processor may be a microprocessor, but in the alternative, the processor may be any conventional processor, controller, microcontroller, or state machine.
  • the processor may also be implemented as a combination of computing devices, for example, a combination of a DSP and a microprocessor, multiple microprocessors, one or more microprocessors in combination with a DSP, and/or any other such configuration.
  • the steps of the method or algorithm described in combination with the disclosure herein may be directly included in hardware, a software module executed by a processor, or a combination of the two.
  • the software module may reside in RAM memory, flash memory, ROM memory, EPROM memory, EEPROM memory, registers, hard disk, removable disk, CD-ROM, or any other form of storage medium known in the art.
  • An exemplary storage medium is coupled to the processor such that the processor can read information from or write information to the storage medium.
  • the storage medium may be integrated with the processor.
  • the processor and the storage medium may reside in the ASIC.
  • the ASIC can reside in the user terminal.
  • the processor and the storage medium may reside as discrete components in the user terminal.
  • the functions described may be implemented in hardware, software, firmware, or any combination thereof. If implemented in software, the functions can be stored as one or more instructions or codes on a computer-readable medium or transmitted through the computer-readable medium.
  • Computer-readable media include computer storage media and communication media, including any media that facilitates the transfer of a computer program from one location to another location.
  • a storage medium may be any available medium that can be accessed by a general-purpose or special-purpose computer.
  • the computer-readable medium may include RAM, ROM, EEPROM, CD-ROM or other optical disk storage devices, magnetic disk storage devices or other magnetic storage devices, or may be used to carry or store instructions in the form of Or any other medium that can be accessed by a general-purpose or special-purpose computer or general-purpose or special-purpose processor. Also, any connection is properly termed a computer-readable medium.
  • coaxial cable, fiber optic cable, twisted pair, digital subscriber line (DSL), or wireless technologies such as infrared, radio, and microwave to send software from a website, server, or other remote source
  • coaxial cable Cable, fiber optic cable, twisted pair, DSL, or wireless technologies such as infrared, radio, and microwave are all included in the definition of media.
  • magnetic disks and optical disks include compact disks (CDs), laser disks, optical disks, digital versatile disks (DVD), floppy disks, and Blu-ray disks. Disks usually reproduce data magnetically, while optical disks use lasers to optically reproduce data. . Combinations of the above content should also be included in the scope of computer-readable media.
  • the program can be stored in a computer-readable storage medium.
  • the storage medium mentioned can be a read-only memory, a magnetic disk or an optical disk, etc.

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Abstract

一种服务器主板JTAG链路装置和设计方法，包括若干主设备、CPLD以及从设备，所述若干主设备通过JTAG链路连接到所述CPLD的模拟JTAG接口；所述CPLD通过模拟JTAG接口经由JTAG链路连接到所述从设备，所述CPLD配置为根据主设备在位信号的变化而选择主设备之一与所述从设备进行通信。本发明链路拓扑简单，使用的分立元器件少，占PCB板的面积小，易于布局和布线，成本低廉。

Description

一种服务器主板JTAG链路装置和设计方法
本申请要求于2019年10月30日提交至中国专利局、申请号为201911044072.5、发明名称为“一种服务器主板JTAG链路装置和设计方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及计算机技术领域，特别是涉及一种服务器主板JTAG链路装置和设计方法。
背景技术
通用服务器和异质结构的服务器都有JTAG(Joint Test Action Group，联合测试工作组)链路，该链路上BMC(基板管理控制器)和XDP(eXtend Debug Port)是JTAG总线中的主设备，CPU0、CPU1和PCH(南桥)是从设备；JTAG链路主要用来实现debug(调试)功能，当XDP接到主板上后，XDP通过JTAG链路来和PCH以及两颗CPU通信，进行数据和日志的抓取等工作，当远程客户端通过网络连接到BMC后，BMC通过JTAG链路和PCH以及两颗CPU进行通信，实现远程debug功能；目前Purley和Whitley平台服务器都是如此。
现有的技术方案如图1所示，BMC和XDP通过JTAG链路同PCH以及两颗CPU通信，其中，在链路上用了好多颗MUX(数据选择器)芯片以及level shift(电平漂移)芯片，用来转换电平以及逻辑关系转换。这种JTAG链路拓扑关系复杂，为了实现JTAG的菊花链走线，使用的诸如level shift和Mux分立元器件比较多。这样会给布局以及走线带来困难，导致电路板上杂线很多，布线有一定难度。
发明内容
鉴于此，本发明实施例的目的在于提出一种服务器主板JTAG链路装置和设计方法，以降低服务器中JTAG链路的复杂性，减少硬件成本。
基于上述目的，本发明实施例的一方面提供了一种服务器主板JTAG链路装置，包括若干主设备、CPLD以及从设备，
所述若干主设备通过JTAG链路连接到所述CPLD的模拟JTAG接口；
所述CPLD通过模拟JTAG接口经由JTAG链路连接到所述从设备，所述CPLD配置为根据主设备在位信号的变化而选择所述主设备之一与所述从设备进行通信。
在一些实施方式中，还包括JTAG桥片，所述JTAG桥片配置用于将JTAG链路扩展为多路。
在一些实施方式中，所述CPLD通过所述JTAG桥片连接到所述从设备。
在一些实施方式中，所述主设备包括BMC和XDP。
在一些实施方式中，所述CPLD配置为：感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从设备进行通信。
在一些实施方式中，所述CPLD还配置为：响应于所述主板上插入XDP而使所述XDP与所述从设备进行通信。
在一些实施方式中，所述从设备包括PCH和CPU。
在一些实施方式中，所述JTAG链路可用于通用服务器和异质结构服务器。
本发明实施例的另一方面提供了一种服务器主板JTAG链路设计方法，包括：使用CPLD来连接JTAG链路中主设备和从设备；将所述CPLD配置为根据主设备在位信号的变化而选择所述主设备之一与所述从设备进行通信。
在一些实施方式中，所述主设备包括BMC和XDP，其中所述CPLD配置为感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从设备进行通信，以及响应于所述主板上插入XDP而使所述XDP与所述从设备进行通信。
本发明具有以下有益技术效果：本发明实施例提供的一种服务器主板JTAG链路装置，该链路与传统的JTAG设计相比，链路拓扑简单，使用的分立元器件少，占PCB板的面积小，JTAG链路清晰，易于Placement和布线，成本低廉，仅需修改JTAG拓扑和CPLD代码即可实现，这种JTAG链路同时也可以应用于Rack服务器以及其他异质结构的服务器中，有很强的通用性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对 实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1是现有技术中的JTAG链路拓扑示意图；
图2是根据本发明改进后的JTAG链路拓扑示意图。
具体实施方式
以下描述了本发明的实施例。然而，应该理解，所公开的实施例仅仅是示例，并且其他实施例可以采取各种替代形式。附图不一定按比例绘制；某些功能可能被夸大或最小化以显示特定部件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式使用本发明的代表性基础。如本领域普通技术人员将理解的，参考任何一个附图所示出和描述的各种特征可以与一个或多个其他附图中所示的特征组合以产生没有明确示出或描述的实施例。所示特征的组合为典型应用提供了代表性实施例。然而，与本发明的教导相一致的特征的各种组合和修改对于某些特定应用或实施方式可能是期望的。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
基于上述目的，本发明的实施例一方面提出了一种服务器主板JTAG链路装置，包括若干主设备、CPLD以及从设备，所述若干主设备通过JTAG链路连接到所述CPLD的模拟JTAG接口；所述CPLD通过模拟JTAG接口经由JTAG链路连接到所述从设备，所述CPLD配置为根据主设备在位信号的变化而选择主设备之一与所述从设备进行通信。
在一些实施例中，还包括JTAG桥片，所述JTAG桥片配置用于将JTAG链路扩展为多路。例如，所述JTAG桥片可以为SCANSTA112芯片，所述CPLD通过所述JTAG桥片连接到所述从设备。
在一些实施例中，所述主设备包括BMC和XDP。
在一些实施例中，所述CPLD配置为：感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从设备进行通信。在一些实施例中，所述CPLD还配置为：响应于所述主板上插入XDP而使所述 XDP与所述从设备进行通信。
在一些实施例中，所述从设备包括PCH和CPU。例如，在多CPU的服务器中，所述从设备包括PCH和多个CPU，例如BMC和XDP的主设备可分别与PCH和/或多个CPU进行通信。
在一些实施例中，所述JTAG链路装置可用于通用服务器和异质结构服务器。
在根据本发明的一个实施例中，通用服务器和异质结构的服务器都有JTAG链路，该链路上BMC和XDP是JTAG总线中的主设备，CPU0、CPU1和PCH是从设备，如图2所示。首先，BMC和XDP通过JTAG接口连接到主板上的CPLD。CPLD通过模拟JTAG接口连接到JTAG桥片，例如SCANSTA112芯片，JTAG桥片扩展出若干路JTAG链路，分别连接到PCH、CPU0和CPU1。为了实现BMC和XDP同时只有1个主设备和后面的PCH以及两颗CPU通信，CPLD内部可以设计一个MUX(数据选择器)，用来切换BMC和XDP，当主板上没有插入XDP的时候，主设备是BMC；当插入XDP后，CPLD感知到XDP在位信号，MUX自动将主设备切换到XDP，这样可以实现同时只有一个主设备同后面的从设备通信，保证JTAG总线不冲突。
在技术上可行的情况下，以上针对不同实施例所列举的技术特征可以相互组合，或者改变、添加以及省略等等，从而形成本发明范围内的另外实施例。
从上述实施例可以看出，本发明实施例提供的一种服务器主板JTAG链路装置与传统的JTAG设计相比，链路拓扑简单，使用的分立元器件少，占PCB板的面积小，JTAG链路清晰，易于布局和布线；改进后的JTAG链路成本更加低廉，设计难度大幅降低，而且有很强的通用性，这种链路架构可以应用于四路甚至8路高端服务器以及Rack等异质结构服务器，这对未来服务器市场存在巨大的潜在使用价值。
基于上述目的，本发明实施例的另一个方面，提出了一种服务器主板JTAG链路设计方法，其中该方法包括：使用CPLD来连接JTAG链路中主设备和从设备；将所述CPLD配置为根据主设备在位信号的变化而选择主设备之一与所述从设备进行通信。
在一些实施例中，所述主设备包括BMC和XDP，其中所述CPLD配置 为感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从设备进行通信，以及响应于所述主板上插入XDP而使所述XDP与所述从设备进行通信。
所述执行所述服务器主板JTAG链路设计方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意所述实施例相同或者相类似的效果。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，所述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。
此外，根据本发明实施例公开的方法还可以被实现为由CPU执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被CPU执行时，执行本发明实施例公开的方法中限定的上述功能。
此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
此外，应该明白的是，本文所述的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDR SDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两 者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现所述的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里所述功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器，使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中，所述存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所述功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将所述功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存 储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器、磁盘或光盘等。
上述实施例是实施方式的可能示例，并且仅仅为了清楚理解本发明的原理而提出。所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上所述的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

  1. 一种服务器主板JTAG链路装置，其特征在于，包括若干主设备、CPLD以及从设备，
    所述若干主设备通过JTAG链路连接到所述CPLD的模拟JTAG接口；
    所述CPLD通过模拟JTAG接口经由JTAG链路连接到所述从设备，所述CPLD配置为根据主设备在位信号的变化而选择所述主设备之一与所述从设备进行通信。
  2. 根据权利要求1所述的服务器主板JTAG链路装置，其特征在于，还包括JTAG桥片，所述JTAG桥片配置用于将JTAG链路扩展为多路。
  3. 根据权利要求2所述的服务器主板JTAG链路装置，其特征在于，所述CPLD通过所述JTAG桥片连接到所述从设备。
  4. 根据权利要求1所述的服务器主板JTAG链路装置，其特征在于，所述主设备包括BMC和XDP。
  5. 根据权利要求4所述的服务器主板JTAG链路装置，其特征在于，所述CPLD配置为：感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从设备进行通信。
  6. 根据权利要求5所述的服务器主板JTAG链路装置，其特征在于，所述CPLD还配置为：响应于所述主板上插入XDP而使所述XDP与所述从设备进行通信。
  7. 根据权利要求1所述的服务器主板JTAG链路装置，其特征在于，所述从设备包括PCH和CPU。
  8. 根据权利要求1所述的服务器主板JTAG链路装置，其特征在于，所述JTAG链路可用于通用服务器和异质结构服务器。
  9. 一种服务器主板JTAG链路设计方法，其特征在于，包括：
    使用CPLD来连接JTAG链路中主设备和从设备；
    将所述CPLD配置为根据主设备在位信号的变化而选择所述主设备之一与所述从设备进行通信。
  10. 根据权利要求9所述的服务器主板JTAG链路设计方法，其特征在于，所述主设备包括BMC和XDP，其中所述CPLD配置为感知所述XDP的在位信号，并响应于所述主板上没有插入XDP而使所述BMC与所述从 设备进行通信，以及响应于所述主板上插入XDP而使所述XDP与所述从设备进行通信。
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