WO2021024502A1 - 半導体装置およびその製造方法 - Google Patents

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barrier layer
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semiconductor device
edge portion
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南條　拓真
章文 今井
達郎 綿引
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a heterojunction field effect transistor composed of a semiconductor containing a nitride.
  • Examples of the conventional field-effect transistor made of a nitride-containing semiconductor include a heterojunction field-effect transistor made of a nitride semiconductor disclosed in Patent Document 1.
  • a heterojunction field effect transistor a GaN (gallium nitride) channel layer and an AlGaN (aluminum gallium nitride) barrier layer are sequentially formed on the substrate, and a source electrode, a drain electrode, and a gate electrode are formed on the channel layer.
  • a high-concentration n-type impurity region is formed in the channel layer and the barrier layer below the source electrode and the drain electrode, and the region is covered on the AlN barrier layer sandwiched between the high-concentration n-type impurity regions.
  • AlGa x O y gate insulating film composed of (aluminum gallium oxide) is formed, a gate electrode is formed thereon.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a heterojunction field effect transistor capable of applying a higher voltage between a gate electrode and a drain electrode.
  • the semiconductor device is provided on a substrate, a channel layer composed of a first nitride semiconductor provided on the substrate, and an upper layer portion of the channel layer of the first nitride semiconductor.
  • An n-type barrier layer composed of a second nitride semiconductor having a bandgap larger than the bandgap and an n-type provided in the upper layer portion of the channel layer with the barrier layer interposed therebetween.
  • An insulating film provided so as to be in contact with a region excluding the edge portion on the source electrode side, and an insulating film provided in contact with the edge portion of the barrier layer and in contact with the region excluding the edge portion of the barrier layer.
  • the edge portion of the barrier layer is provided at a position separated from the second impurity region, and the channel layer and the channel layer of the edge portion of the barrier layer are provided.
  • the sheet resistance due to the two-dimensional electron gas generated at the interface of the barrier layer is 10 k ⁇ / sq or more.
  • the semiconductor device at least in the region where the insulating film provided so as to be in contact with the region excluding the edge portion on the source electrode side of the barrier layer is formed, between the barrier layer and the channel layer.
  • Two-dimensional electron gas (2DEG) at the hetero interface increases. Since this two-dimensional electron gas is depleted when a high voltage is applied to the drain electrode, the applied voltage is applied not only to the gate insulating film but also to this region, and the gate electrode and the drain electrode A higher voltage can be applied between them.
  • FIG. 1 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 100 composed of a nitride semiconductor according to the first embodiment of the present invention.
  • the heterojunction field effect transistor 100 is a non-doped GaN (non-doped GaN) on a substrate 1 made of silicon carbide (SiC), for example, via a buffer layer 2 made of AlN (aluminum nitride).
  • a channel layer 3a composed of a first nitride semiconductor) is laminated, and a high-concentration n-type impurity region 5 (first impurity region) having a high concentration of n-type impurities and a high-concentration n-type impurity region 5 (first impurity region) are formed on the upper layer of the channel layer 3a.
  • the high-concentration n-type impurity region 6 (second impurity region) is selectively formed so as to be separated from each other.
  • a barrier layer 4a composed of non-doped AlGaN (second nitride semiconductor) forming a heterojunction with the channel layer 3a is formed on the upper layer of the channel layer 3a between the high-concentration n-type impurity regions 5 and 6. Has been done.
  • the source electrode 7 and the drain electrode 8 are formed separately from each other on a part of the high-concentration n-type impurity regions 5 and 6, respectively.
  • An element separation region 9 extending from the outermost surface of the barrier layer 4a to the inside of the buffer layer 2 is provided on the outer side of each edge portion of the high-concentration n-type impurity regions 5 and 6 on the side opposite to the barrier layer 4a side. ing.
  • the device separation region 9 is formed by ion implantation of zinc (Zn).
  • a cap insulating film 10a made of SiN a (silicon nitride) is formed so as to cover a part of the region adjacent to the source electrode 7 and the source electrode 7 of the high-concentration n-type impurity region 5. Further, the cap insulating film 10a is formed so as to cover a part of the region adjacent to the drain electrode 8 and the drain electrode 8 of the high-concentration n-type impurity region 6.
  • SiO b oxide covers the cap insulating film 10a, the high-concentration n-type impurity region 6 not covered by the cap insulating film 10a, and a part of the barrier layer 4a.
  • An electron-supplied insulating film 11 (silicon oxide film) composed of silicon) is formed. Further, the electron supply insulating film 11 is formed so as to cover the cap insulating film 10a on the high concentration n-type impurity region 5 side.
  • the electron supply insulating film 11 is provided so that a part of the barrier layer 4a on the high-concentration n-type impurity region 5 side and a part of the adjacent high-concentration n-type impurity region 5 become openings. It is provided.
  • the gate insulating film 12a is formed composed of AlO c (aluminum oxide) so as to cover all areas.
  • the gate electrode 13 is formed so as to cover the gate insulating film 12a from above a part of the electron supply insulating film 11 on the source electrode 7 side to above the part where the electron supply insulating film 11 on the drain electrode side is formed. ing.
  • the channel layer 3a and the barrier layer 4a exclude a region in which a high-concentration n-type impurity region 5, a high-concentration n-type impurity region 6 and an element separation region 9 are formed.
  • the doping amount of the elements other than the main elements (Al, Ga and N) constituting these is designed to be at least 1 ⁇ 10 17 cm -3 or less.
  • the barrier layer 4a is in a state where the barrier layer 4a is simply formed on the channel layer 3a, that is, a high-concentration n-type impurity region 5, a high-concentration n-type impurity region 6, an element separation region 9, a source electrode 7, and a drain.
  • 2DEG two-dimensional electron gas generated at the interface between the channel layer 3a and the barrier layer 4a in a state where the electrode 8, the cap insulating film 10a, the electron supply insulating film 11, the gate insulating film 12a and the gate electrode 13 are not formed.
  • the Al composition and thickness are designed so that the sheet resistance Rs ch is a sufficiently high value, that is, at least 1 k ⁇ / sq or more.
  • the sheet resistance Rs ch is 10 k.OMEGA / sq That is all.
  • the drain current value in the off state of the transistor becomes a sufficiently low value, for example, 1 microampere or less so as not to hinder the operation.
  • specific sheet resistance of the barrier layer 4a of the sheet resistance Rs ch state only the barrier layer 4a is formed on the channel layer 3a described above.
  • the sheet resistance Rs nd in these regions is set to a value sufficiently low so that the drain current value in the ON state of the transistor does not hinder the operation.
  • the doping concentration and thickness are designed to be at least 1 k ⁇ / sq or less. For example, when AlGaN and GaN are doped with donor Si and Ge dopants with an injection dose of 1 ⁇ 10 15 cm- 2 , Rs nd becomes 1 k ⁇ / sq or less.
  • the barrier layer 4a sandwiched between the high-concentration n-type impurity region 5 and the high-concentration n-type impurity region 6 is in contact with the gate insulating film 12a on the source electrode 7 side and the electron supply insulating film on the drain electrode 8 side on the upper surface thereof. It is configured to be in contact with 11. That is, the type of insulating film that the barrier layer 4a is in contact with is different between the channel region A in which the barrier layer 4a is in contact with the gate insulating film 12a and the drift region B in which the barrier layer 4a is in contact with the electron supply insulating film 11.
  • the 2DEG at the interface between the barrier layer 4a and the channel layer 3a increases in the drift region B, and the drift region It is possible to reduce the sheet resistance Rs dr due to the 2DE generated at the interface between the channel layer 3a and the barrier layer 4a in B to 10 k ⁇ / sq or less. This will be described in detail later.
  • the channel layer 3a and the barrier layer 4a sufficiently high value 2DEG generated at the interface is the sheet resistance Rs ch not increased, i.e., it is possible to maintain the value of more than at least 10 k.OMEGA / sq. This will be described in detail later.
  • the source electrode 7 is (grounded) with the reference potential, and the voltage (gate voltage) applied to the gate electrode 13 is changed to provide the barrier layer 4a and the channel layer 3a of the channel region A.
  • the concentration of 2DEG generated at the interface can be controlled. That is, when the gate voltage is not applied or when the voltage is negative, the concentration of 2DEG is maintained at a sufficiently low state, and even if a positive voltage (drain voltage) is applied to the drain electrode 8, the drain electrode 8 is subjected to. No current (drain current) flows.
  • the gate voltage is a positive voltage
  • the concentration of 2DEG becomes high, and the resistance is sufficiently low in all regions from the source electrode 7 to the drain electrode 8, so that the positive voltage is applied to the drain electrode 8.
  • a large drain current is obtained when That is, the normal off operation is realized as a transistor.
  • the drain voltage is increased in the state where the gate voltage is not applied or when the negative voltage is applied (off state), it occurs between the barrier layer 4a and the channel layer 3a in the drift region B. By depleting the 2DEG, the depletion layer extends to the drift region B as well.
  • the voltage applied between the gate electrode 13 and the drain electrode 8 is dispersed not only in the gate insulating film 12a but also in the drift region B, and as a result, a large drain voltage can be applied, which is off.
  • the withstand voltage at that time becomes high, and high voltage operation of the transistor becomes possible.
  • the electron supply insulating film 11 and the gate insulating film 12a are formed on the barrier layer 4a.
  • the gate electrode 13 is formed through this order.
  • the gate electrode 13 is formed through the electron supply insulating film 11 of b and the gate insulating film 12a of AlOc in this order.
  • the source electrode 7 and the drain electrode 8 are covered with the cap insulating film 10a, deterioration due to oxidation of the source electrode 7 and the drain electrode 8 is prevented, and an increase in on-resistance is suppressed. it can.
  • the electron supply insulating film 11 is formed on the barrier layer 4a in the drift region B, and the positive charge generated at the interface causes the barrier layer in this region.
  • Impurities doped in the barrier layer 4a and the channel layer 3a form a deep energy level in the band gap in the nitride semiconductor and become a trap level that induces current collapse, so that the barrier layer 4a and the channel layer 3a are subjected to. If the doping concentration of the impurities in the above is suppressed sufficiently low, it is possible to suppress the generation of current collapse due to the trap level formed by these.
  • Such a trap level has a negligible effect on the current collapse if the level density is sufficiently smaller than the carrier density in the transistor operation, but cannot be ignored if it is formed at the same density.
  • Heterojunction field-effect transistors using nitride semiconductors generally use at least 1 ⁇ 10 12 cm- 2 or more 2DEGs as carriers, so the ratio of the effect on current collapse is generally negligible at 1% or less. Then, the trap level density should be 1 ⁇ 10 10 cm- 2 or less.
  • the thickness of the barrier layer 4a needs to be 10 nm or less in order to obtain the above-mentioned design value of the sheet resistance, if the doping amount of the barrier layer 4a is 1 ⁇ 10 16 cm -3 or less, the current collapse The effect on is negligible.
  • FIG. 2 is a perspective view showing a cross-sectional configuration of the sample 90 used for verification.
  • the same components as those of the heterojunction field effect transistor 100 shown in FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the configuration from the substrate 1 to the source electrode 7 and the drain electrode 8 is the same as that of the heterojunction field effect transistor 100, and is covered by the source electrode 7 and the drain electrode 8, the source electrode 7 and the drain electrode 8.
  • An electron supply insulating film 11 is formed so as to cover the surfaces of the high-concentration n-type impurity regions 5 and 6 and the barrier layer 4a.
  • the method for producing the sample 90 will be described below.
  • the buffer layer 2, the channel layer 3a, and the barrier layer 4a are grown in this order on the SiC substrate 1 by the MOCVD (metal organic chemical vapor deposition) method.
  • MOCVD metal organic chemical vapor deposition
  • two types of structures were used as the barrier layer 4a: when the Al composition and thickness were 15% and 7 nm, and 20% and 5 nm, respectively.
  • Si ions are implanted into a desired region under the conditions of an implantation dose amount of 1 ⁇ 10 15 cm- 2 and an implantation energy of 50 keV by the ion implantation method, and then 1150 by the RTA (Rapid Thermal Annealing) method.
  • Heat treatment at ° C. for 5 minutes was performed in a nitrogen atmosphere to activate the doped Si ions to form high-concentration n-type impurity regions 5 and 6.
  • a source electrode 7 and a drain electrode 8 composed of a metal multilayer film were formed by a vapor deposition and lift-off method.
  • Zn is ion-implanted into the channel layer 3a and the barrier layer 4a in the outer regions of the high-concentration n-type impurity region 5 and the high-concentration n-type impurity region 6 by ion implantation to form the device separation region 9. did.
  • an electron-supplied insulating film 11 having a thickness of 10 nm was formed by using a plasma CVD method so as to cover all the regions including the barrier layer 4a sandwiched between the high-concentration n-type impurity regions 5 and 6. Further, after the electron-supplied insulating film 11 was formed, a heat treatment was performed in nitrogen at 300 to 950 ° C. for 30 seconds to form a sample 90.
  • FIG. 3 and 4 show the current-voltage (IV) characteristics measured between the source electrode 7 and the drain electrode 8 in the sample 90 shown in FIG. 2, and the horizontal axis is the voltage (unit: V). The vertical axis is the current density (unit: A / mm).
  • the current value increased significantly (4 digits or more) in both Al compositions. After further heat treatment at 800 ° C., the current value further increased, and a value of about 0.1 A / mm was obtained in both Al compositions.
  • the electron-supplied insulating film 11 is represented as SiO b by a compound of Si (silicon) and O (oxygen), but since it is a deposited film, the composition is not necessarily the general SiO 2 . This is because it is not always the case. This also applies to SiN a , AlO c, and the like.
  • FIG. 5 shows the heat treatment temperature dependence of the sheet resistance obtained from the IV characteristics measured by using different patterns in the distance between the high-concentration n-type impurity regions 5 and 6 in the range of 2 to 20 ⁇ m. Shown.
  • the horizontal axis is the annealing temperature (unit: ° C.) and the vertical axis is the sheet resistance (Sheet resistance: unit ⁇ / sq), and the characteristics when the Al composition and the thickness are 20% and 5 nm, respectively, are shown. It is represented by ⁇ , and the characteristics when the Al composition and thickness are 15% and 7 nm, respectively, are represented by ⁇ .
  • both normal-off operation and high withstand voltage operation are realized.
  • FIGS. 6 to 15 ⁇ Manufacturing method>
  • FIGS. 6 to 15 the same components as those of the heterojunction field effect transistor 100 shown in FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • a buffer layer 2 composed of AlN and a channel layer 3a composed of GaN are used on a SiC substrate 1 by an epitaxial growth method such as a MOCVD method or an MBE (Molecular Beam Epitaxy) method. And the barrier layer 4a composed of AlGaN is grown in this order.
  • Ions such as Si, which are n-type impurities in physical semiconductors, are implanted in a desired region.
  • heat treatment is performed at a temperature of 800 to 1500 ° C. in a nitrogen atmosphere using, for example, the RTA method to activate the doped ions to form a high-concentration n-type impurity region 5 and a high-concentration n-type impurity region 6. To do.
  • a metal multilayer film was deposited in a desired region using a vapor deposition and lift-off method, and then heat-treated at a temperature of 500 to 900 ° C. using an RTA method or the like to deposit.
  • the multilayer film is alloyed to form the source electrode 7 and the drain electrode 8.
  • the metal multilayer film include a multilayer film of Ti (titanium) and Al, but when formed on a high-concentration n-type impurity region, any general metal used as an electrode can be used as an ohmic contact. Is obtained, so there is no particular limitation.
  • Zn ions are implanted outside the region where the transistor is formed by using an ion implantation method to form an element separation region 9 that reaches the inside of the buffer layer 2 from the outermost surface of the barrier layer 4a. ..
  • the technique of injecting Zn ions to increase the resistance of GaN is well known. For example, Toshiyuki Oishi, Naruhisa Miura, Muneyoshi Suita, Takuma Nanjo, Yuji Abe, and Tatsuo Ozeki J.Appl.Phys.Vol.94, It is disclosed in No. 3 1662-1666 (2003).
  • the source electrode 7 and the drain electrode 8 is formed on the channel layer 3a, for example, the cap insulating film 10a composed of SiN a using a plasma CVD method.
  • the cap insulating film 10a in a desired region is removed by using a wet etching method using buffered hydrofluoric acid or the like with a resist pattern or the like as a mask.
  • the region to be removed is a region from a part of the upper part of the barrier layer 4a to the upper part of the edge portion of the high-concentration n-type impurity region 6 adjacent to the barrier layer 4a.
  • SiO is used on the cap insulating film 10a, on the high-concentration n-type impurity region 6 not covered by the cap insulating film 10a, and on the barrier layer 4a of AlGaN, for example, by using the plasma CVD method.
  • the electron supply insulating film 11 composed of b is deposited.
  • heat treatment at 700 to 900 ° C. is performed in a nitrogen atmosphere using, for example, the RTA method to increase the positive charge generated at the interface of the region where the barrier layer 4a and the electron supply insulating film 11 are in contact with each other.
  • the cap insulating film 10a and the electron supply insulating film 11 in the desired region are removed by a wet etching method using buffered hydrofluoric acid or the like with the resist pattern or the like as a mask.
  • the region to be removed is a region from a part of the upper part of the barrier layer 4a on the high-concentration n-type impurity region 5 side to the upper end of the high-concentration n-type impurity region 5 adjacent to the barrier layer 4a.
  • an atomic layer deposition method is applied on the electron-supplied insulating film 11, the high-concentration n-type impurity region 5 not covered by the electron-supplied insulating film 11, and the barrier layer 4a of AlGaN. depositing a constructed gate insulating film 12a by AlO c using.
  • a resist mask RM is formed on the gate insulating film 12a in which the portion where the gate electrode 13 is to be formed is the opening OP.
  • a metal film composed of Ni (nickel) is formed on the resist mask RM and in the opening OP by vapor deposition, and the resist mask RM is removed by a lift-off method to form a gate electrode 13.
  • the heterojunction field effect transistor 100 shown in 1 is obtained.
  • the cap insulating film 10a shown in FIGS. 10 and 11 is deposited and removed, the electron-supplied insulating film 11 shown in FIG. 12 is deposited, and the temperature is 700 to 900 ° C.
  • the heat treatment in FIG. 13, the removal of the cap insulating film 10a and the electron supply insulating film 11 shown in FIG. 13, the deposition of the gate insulating film 12a shown in FIG. 14, and the formation of the gate electrode 13 shown in FIG. 14 are carried out in this order. It is characterized by that.
  • the heat treatment at 700 to 900 ° C. is carried out in a state where the barrier layer 4a in the channel region A is covered with the cap insulating film 10a and the barrier layer 4a in the drift region B is covered with the electron supply insulating film 11. become able to.
  • the barrier layer 4a When the heat treatment is performed at a high temperature of 700 ° C. or higher, if the barrier layer 4a is exposed to the space for the heat treatment, nitrogen is released from the barrier layer 4a, and nitrogen vacancies that cause electron traps become the barrier layer. Occurs in 4a. In particular, if many such nitrogen vacancies are present in the channel region A, there is concern about an increase in leakage current and deterioration of characteristics such as current collapse. Desorption of nitrogen from the AlGaN layer by such heat treatment can be suppressed by depositing some insulating film on the surface of the AlGaN layer, but it is not completely suppressed and the effect differs depending on the insulating film material used.
  • the insulating film composed of SiN a is a material often used as a cap insulating film even during activation heat treatment after ion implantation, and nitrogen from the AlGaN layer is compared with other insulating film materials such as SiO b and AlO c. It is an insulating film material that is highly effective in suppressing the detachment of nitrogen. Therefore, according to this manufacturing method, it is possible to suppress deterioration of characteristics caused by nitrogen vacancies.
  • the gate insulating film 12a of the AlO c is because it is formed after the heat treatment at 700 ⁇ 900 ° C., it can be prevented from being subjected to heat treatment at a high temperature.
  • the gate insulating film composed of AlO c when heat-treated at a temperature above 700 ° C., partially crystallization proceeds, the grain boundary is known to be a leak path of the current that.
  • Even in the heterojunction field effect transistor 100 if the gate insulating film 12a is heat-treated at a high temperature of 700 ° C. or higher, there is a concern that the gate leakage current will increase. However, this manufacturing method can prevent heat treatment at a high temperature, so that a low leakage current is realized.
  • a configuration in which the gate electrode 13 is formed on the barrier layer 4a through the electron supply insulating film and the gate insulating film 12a in this order can be formed. ..
  • a high voltage is applied to the drain electrode 8
  • the gate electrode 13 passes through the cap insulating film 10a, the electron supply insulating film 11 and the gate insulating film 12a in this order on the high-concentration n-type impurity region 5.
  • the formed configuration can be formed. As a result, it is possible to alleviate the concentration of the electric field on the end of the gate electrode 13 on the source electrode 7 side when a voltage is applied to the gate electrode 13, and it is possible to suppress the generation of current collapse due to this electric field concentration. ..
  • FIG. 1 and the like disclose only the minimum necessary configuration for operating as a transistor
  • the device is finally formed through the formation of a protective film, a field plate electrode, wiring, an air bridge, a via hole, and the like. Complete.
  • the formation of the high-concentration n-type impurity regions 5 and 6 shown in FIG. 7 does not necessarily have to be performed by the ion implantation method, and may be formed by etching and an epitaxial growth method such as the MOCVD method or the MBE method. ..
  • the element separation region 9 shown in FIG. 9 does not necessarily have to be formed by the ion implantation method, and the region reaching the buffer layer 2 is removed from the outermost surface of the barrier layer 4a by etching to prepare a transistor.
  • the region to be formed may be a mesa-shaped structure, and the removed region may be an element separation region 9.
  • the above-mentioned manufacturing processes do not necessarily have to be carried out in the order described, and the order may be changed.
  • the formation of the element separation region 9 shown in FIG. 9 may be performed after the formation of the high-concentration n-type impurity regions 5 and 6 shown in FIG. 7.
  • FIG. 16 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 200 composed of a nitride semiconductor according to the second embodiment of the present invention. Note that, in FIG. 16, the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the heterojunction field-effect transistor 100 shown in FIG. 1 in the region of the lower source electrode 7 side of the gate electrode 13, on the high concentration n-type impurity region 5 of SiN a cap insulating film 10a, the SiO b electronic supplying the insulating film 11 and the gate electrode 13 a gate insulating film 12a through in this order of AlO c is in the formed configuration, the heterojunction field-effect transistor 200 shown in FIG. 16, the high concentration n-type impurity regions
  • the gate electrode 13 is formed on the 5 through an electron supply insulating film and a gate insulating film 12a in this order.
  • the cap insulating film 10a in a part of the region from the source electrode 7 to the region where the gate electrode 13 is formed is formed. Can be produced by removing the above.
  • FIG. 17 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 300 composed of a nitride semiconductor according to the third embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field-effect transistor 100 shown in FIG. 17 in the region of the lower source electrode 7 side of the gate electrode 13, on the high concentration n-type impurity region 5 of SiN a cap insulating film 10a, the SiO b electronic supplying the insulating film 11 and the gate electrode 13 a gate insulating film 12a through in this order of AlO c is in the formed configuration, the heterojunction field-effect transistor 300 shown in FIG. 17, the gate electrode 13 is a high concentration
  • the n-type impurity region 5 is formed so as to extend from the upper portion of the edge portion of the AlGaN on the barrier layer 4a side to the upper portion of the central portion of the barrier layer 4a, and the width is narrowed.
  • the edge portion of the gate electrode 13 on the source electrode 7 side is located above the high-concentration n-type impurity region 5 via the gate insulating film 12a. That is, in the region on the source electrode 7 side below the gate electrode 13, the gate electrode 13 is formed on the gate insulating film 12a as in the barrier layer 4a which is the channel region A, and has an electric field relaxation structure. is not.
  • the source electrode 7 side of the gate electrode 13 when a voltage is applied to the drain electrode 8 The effect of relaxing the concentration of the electric field at the end of the is weakened. Therefore, the effect of suppressing the generation of current collapse due to the concentration of the electric field is also reduced.
  • the region where the gate electrode 13 and the high-concentration n-type impurity region 5 overlap can be reduced.
  • the gate capacitance is increased by that amount and switching at high speed becomes difficult.
  • the heterojunction field effect transistor 300 the gate capacitance is increased. Can be reduced.
  • the edge portion of the gate electrode 13 on the drain electrode 8 side is located on the laminated film of the electron supply insulating film 11 and the gate insulating film 12a, so that it has an electric field relaxation structure. There is.
  • the heterojunction field effect transistor 300 is advantageous in that the effect of reducing the gate capacitance can be obtained when the high voltage operation and the occurrence of current collapse are sufficiently suppressed by this alone.
  • any of the heterojunction field effect transistors 100 to 300 may be adopted according to the desired operating conditions of the transistor.
  • the width of the opening OP of the resist mask RM is narrowed at the time of forming the gate electrode 13 described with reference to FIG. 15, and the gate electrode 13 has a high concentration n type.
  • the impurity region 5 may be formed from the upper portion of the edge portion of the AlGaN on the barrier layer 4a side to the upper portion of the central portion of the barrier layer 4a.
  • FIG. 18 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 400 composed of a nitride semiconductor according to the fourth embodiment of the present invention. Note that, in FIG. 18, the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the source electrode 7 and the drain electrode 8 cap insulating film 10a of the SiN a, a layered film of the gate insulating film 12a of the electron supply insulating film 11 and the AlO c of SiO b
  • the configuration is covered, in the heterojunction field effect transistor 400, the source electrode 7 and the drain electrode 8 are covered only with the gate insulating film 12a.
  • the edge portion of the gate electrode 13 on the source electrode 7 side is located above the high-concentration n-type impurity region 5 via the cap insulating film 10a, the electron supply insulating film 11 and the gate insulating film 12a. That is, the cap insulating film 10a and the electron supply insulating film 11 are laminated in this order only on the high-concentration n-type impurity region 5 below the edge portion on the source electrode 7 side of the gate electrode 13, and the laminated film is gate-insulated.
  • the film 12a covers it.
  • the edge portion of the gate electrode 13 on the drain electrode 8 side is located above the barrier layer 4a via the electron supply insulating film 11 and the gate insulating film 12a.
  • the heterojunction field effect transistor 400 having such a configuration can achieve both normal off operation and high withstand voltage operation.
  • the concentration of the lower part of the edge portion of the gate electrode 13 on the source electrode 7 side is high.
  • the cap insulating film 10a is removed so that the cap insulating film 10a remains only on the n-type impurity region 5.
  • the region from the upper part of the barrier layer 4a to the upper part of the edge portion of the high-concentration n-type impurity region 6 and the high-concentration n-type may be removed so that the electron-supplied insulating film 11a remains only on the upper portion of the cap insulating film 10a on the impurity region 5.
  • FIG. 19 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 401 composed of a nitride semiconductor according to the first modification of the fourth embodiment according to the present invention. Note that, in FIG. 19, the same components as those of the heterojunction field effect transistor 400 described with reference to FIG. 18 are designated by the same reference numerals, and redundant description will be omitted.
  • the edge portion of the gate electrode 13 on the source electrode 7 side has a high concentration n-type via a cap insulating film 10a, an electron supply insulating film 11 and a gate insulating film 12a. Although it was located above the impurity region 5, in the heterojunction field effect transistor 401, the edge portion of the gate electrode 13 on the source electrode 7 side has a high concentration via the electron supply insulating film 11 and the gate insulating film 12a. It is located above the n-type impurity region 5.
  • an electron-supplied insulating film 11 is formed on the high-concentration n-type impurity region 5 below the edge portion of the gate electrode 13 on the source electrode 7 side, and the electron-supplied insulating film 11 is covered with the gate insulating film 12a. There is.
  • the edge of the gate electrode 13 on the drain electrode 8 side is located above the barrier layer 4a via the electron supply insulating film 11 and the gate insulating film 12a, so that the heterojunction field effect transistor 400 is used. It is the same.
  • the manufacturing step of the cap insulating film 10a described with reference to FIG. 11 becomes unnecessary, and the electron-supplied insulating film 11a using the resist pattern described with reference to FIG. 13 is removed.
  • the electron-supplied insulating film 11 may be removed so that the electron-supplied insulating film 11 remains.
  • FIG. 20 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 402 composed of a nitride semiconductor according to a modification 2 of the fourth embodiment according to the present invention.
  • the same components as those of the heterojunction field effect transistor 400 described with reference to FIG. 18 are designated by the same reference numerals, and redundant description will be omitted.
  • the edge portion of the gate electrode 13 on the source electrode 7 side has a high concentration n-type via the cap insulating film 10a, the electron supply insulating film 11 and the gate insulating film 12a. Although it was located above the impurity region 5, in the heterojunction field effect transistor 402, the edge of the gate electrode 13 on the source electrode 7 side is the high-concentration n-type impurity region 5 via the gate insulating film 12a. It is located at the top.
  • the edge of the gate electrode 13 on the drain electrode 8 side is located above the barrier layer 4a via the electron supply insulating film 11 and the gate insulating film 12a, so that the heterojunction field effect transistor 400 is used. It is the same.
  • the gate electrode 13 is formed so as to extend from the upper portion of the edge portion of the AlGaN of the high-concentration n-type impurity region 5 on the barrier layer 4a side to the upper portion of the central portion of the barrier layer 4a, and the width becomes narrower. There is. That is, since the edge portion of the gate electrode 13 on the source electrode 7 side does not have an electric field relaxation structure, the width of the gate electrode 13 is narrowed in order to reduce the gate capacitance.
  • the manufacturing step of the cap insulating film 10a described with reference to FIG. 11 becomes unnecessary, and the electron-supplied insulating film 11a using the resist pattern described with reference to FIG. 13 is removed.
  • the electron-supplied insulating film 11 may be removed so that the electron-supplied insulating film 11 remains.
  • the gate electrode 13 described with reference to FIG. 15 when the gate electrode 13 described with reference to FIG. 15 is formed, the width of the opening OP of the resist mask RM is narrowed, and the gate electrode 13 is the edge of the AlGaN barrier layer 4a side of the high-concentration n-type impurity region 5. It may be formed from the upper part of the portion to the upper part of the central portion of the barrier layer 4a.
  • the material constituting the source electrode 7 and the drain electrode 8 is used when the cap insulating film 10a and the electron supply insulating film 11 are removed. It is an effective configuration when it is resistant to acid.
  • the heterojunction field effect transistors 100 to 300 of the first to third embodiments may be adopted.
  • FIG. 21 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 500 composed of a nitride semiconductor according to the fifth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the source electrode 7 and the drain electrode 8 cap insulating film 10a of the SiN a, a layered film of the gate insulating film 12a of the electron supply insulating film 11 and the AlO c of SiO b
  • the heterojunction field effect transistor 500 the upper surfaces of the source electrode 7 and the drain electrode 8 are covered only with the gate insulating film 12a, and the cap insulating film 10a and the electron supply insulating film 11 are covered.
  • the laminated film of the gate insulating film 12a is in contact with the side surfaces of the source electrode 7 and the drain electrode 8.
  • it is the same as the heterojunction field effect transistor 100, and like the heterojunction field effect transistor 100, both normal-off operation and high withstand voltage operation are realized.
  • FIGS. 6, 7, and 22 to 29 show the manufacturing process in order.
  • FIGS. 22 to 29 the same components as those of the heterojunction field effect transistor 100 shown in FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the buffer layer 2 composed of AlN and the GaN are formed on the SiC substrate 1 by using an epitaxial growth method such as the MOCVD method or the MBE method.
  • the barrier layer 4a composed of the channel layer 3a and AlGaN is grown in this order.
  • the injection dose amount is 1 ⁇ 10 13 to 1 ⁇ 10 16 cm- 2
  • the implantation energy is used by using the ion implantation method or the like with the resist pattern or the like as a mask.
  • ions such as Si, which is an n-type impurity in the nitride semiconductor, are implanted in a desired region.
  • heat treatment is performed at a temperature of 800 to 1500 ° C. in a nitrogen atmosphere using, for example, the RTA method to activate the doped ions to form a high-concentration n-type impurity region 5 and a high-concentration n-type impurity region 6. To do.
  • Zn ions are implanted outside the region where the transistor is formed by using an ion implantation method to form an element separation region 9 that reaches the inside of the buffer layer 2 from the outermost surface of the barrier layer 4a. ..
  • a technique of injecting Zn ions to increase the resistance of GaN is well known.
  • the element isolation region 9, the high-concentration n-type impurity regions 5 and 6 are formed in the channel layer 3a, for example, the cap insulating film composed of SiN a using a plasma CVD method 10a is deposited.
  • the cap insulating film 10a in a desired region is removed by using a wet etching method using buffered hydrofluoric acid or the like with a resist pattern or the like as a mask.
  • the region to be removed is a region from a part of the upper part of the barrier layer 4a to the upper part of the edge portion of the high-concentration n-type impurity region 6 adjacent to the barrier layer 4a.
  • SiO is used on the cap insulating film 10a, on the high-concentration n-type impurity region 6 not covered by the cap insulating film 10a, and on the barrier layer 4a of AlGaN, for example, by using the plasma CVD method.
  • the electron supply insulating film 11 composed of b is deposited.
  • a resist mask having an opening in the region forming the source electrode 7 and the drain electrode 8 was formed on the electron supply insulating film 11, and buffered phosphoric acid or the like was used using the resist mask as an etching mask.
  • a wet etching method is used to remove the electron supply insulating film 11 and the cap insulating film 10a in the region where the source electrode 7 and the drain electrode 8 are formed.
  • a metal multilayer film is deposited on the etching mask and on the opening by vapor deposition, and the etching mask is removed by a lift-off method to leave a metal multilayer film in the region where the source electrode 7 and the drain electrode 8 are formed. ..
  • heat treatment is performed at a temperature of 700 to 900 ° C. in a nitrogen atmosphere using the RTA method or the like, and the deposited multilayer film is alloyed to form the source electrode 7 and the drain electrode 8.
  • the positive charge generated at the interface of the region where the barrier layer 4a and the electron supply insulating film 11 are in contact with each other is increased.
  • the metal multilayer film examples include a multilayer film of Ti (titanium) and Al, but when formed on a high-concentration n-type impurity region, any general metal used as an electrode can be used as an ohmic contact. Is obtained, so there is no particular limitation.
  • the cap insulating film 10a and the electron-supplied insulating film 11 in a desired region are removed by a wet etching method using buffered hydrofluoric acid or the like with the resist pattern or the like as a mask.
  • the region to be removed is a region from a part of the upper part of the barrier layer 4a on the high-concentration n-type impurity region 5 side to the upper end of the high-concentration n-type impurity region 5 adjacent to the barrier layer 4a.
  • the electron-supplied insulating film 11 on the electron-supplied insulating film 11, the upper surfaces of the source electrode 7 and the drain electrode 8 not covered with the electron-supplied insulating film 11, the high-concentration n-type impurity region 5 and the barrier layer 4a. to, depositing the formed gate insulating film 12a by AlO c using, for example, atomic layer deposition.
  • a resist mask RM is formed on the gate insulating film 12a in which the portion where the gate electrode 13 is to be formed is the opening OP.
  • a metal film composed of Ni is formed on the resist mask RM and in the opening OP by vapor deposition, and the resist mask RM is removed by a lift-off method to form a gate electrode 13, which is shown in FIG.
  • a heterojunction field effect transistor 500 is obtained.
  • the source electrode 7 and the drain electrode 8 are formed after the electron supply insulating film 11 shown in FIG. 25 is deposited. It is a process. As a result, the source electrode 7 and the drain electrode 8 are not exposed to the hydrofluoric acid used when removing the cap insulating film 10a and the electron supply insulating film 11, and the material constituting the source electrode 7 and the drain electrode 8 is formed. However, the manufacturing process is suitable when there is no resistance to hydrofluoric acid.
  • FIG. 30 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 600 composed of a nitride semiconductor according to the sixth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 200 described with reference to FIG. 16 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field-effect transistor 600 shown in FIG. 30 has a higher concentration n-type impurity region 5 than the heterojunction field-effect transistor 100 shown in FIG. 1 and the heterojunction field-effect transistor 200 shown in FIG.
  • the regions where are formed are different. That is, in the heterojunction field effect transistors 100 and 200, the high concentration n-type impurity region 5 is formed from the region below the source electrode 7 to the region below the gate electrode 13, but the heterojunction field effect transistor is formed.
  • the edge portion of the high-concentration n-type impurity region 5 on the gate electrode 13 side is formed so as not to reach the region below the gate electrode. That is, the high-concentration n-type impurity region 5 is not formed below the edge portion of the gate electrode 13 on the source electrode 7 side.
  • the heterojunction field effect transistor 600 having such a configuration also realizes both normal off operation and high withstand voltage operation.
  • the sheet resistance is compared with the sheet resistance due to 2DEG generated between the barrier layer 4a and the channel layer 3a.
  • the on-resistance of the heterojunction field-effect transistor 600 in which a low value is obtained and the high-concentration n-type impurity region 5 does not reach below the gate electrode 13 can be higher than that of the heterojunction field-effect transistors 100 and 200. There is sex.
  • FIG. 31 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 601 composed of a nitride semiconductor according to a modification of the sixth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 600 described with reference to FIG. 30 are designated by the same reference numerals, and duplicate description will be omitted.
  • the source electrode 7 and the drain electrode 8 cap insulating film 10a of the SiN a, a layered film of the gate insulating film 12a of the electron supply insulating film 11 and the AlO c of SiO b
  • the configuration is covered, in the heterojunction field effect transistor 601 the source electrode 7 and the drain electrode 8 are covered only with the gate insulating film 12a.
  • the edge portion of the gate electrode 13 on the source electrode 7 side is above the boundary between the high-concentration n-type impurity region 5 and the barrier layer 4a via the cap insulating film 10a, the electron supply insulating film 11 and the gate insulating film 12a. Is located in. That is, the cap insulating film 10a and the electron supply insulating film 11 are laminated in this order only on the lower portion of the edge portion of the gate electrode 13 on the source electrode 7 side, and the laminated film is covered with the gate insulating film 12a.
  • the heterojunction field effect transistor 601 having such a configuration also realizes both normal off operation and high withstand voltage operation.
  • FIG. 32 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 700 composed of a nitride semiconductor according to the seventh embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field-effect transistor 100 shown in FIG. 1 has a configuration in which a gate insulating film 12a is formed on the outermost surface except for the region where the gate electrode 13 is formed. in 700, it has a structure in which the gate electrode 13 and the gate insulating film 12a is covered with the formed coating insulating film 14a by SiN d. This makes it possible to prevent a decrease in the drain current when the heat treatment is performed after the gate electrode 13 is formed. This will be described in detail below.
  • the drain current may decrease due to the formation of an interface state between the gate insulating film 12a under the gate electrode 13 and the barrier layer 4a. ..
  • This interface state can be reduced by heat-treating at 300 to 700 ° C. after forming the gate electrode 13, as disclosed in International Publication No. 2018/037530. Further, as disclosed in International Publication No. 2018/220741, the reduction can be achieved by forming the gate electrode 13 and then performing a heat treatment at 250 to 300 ° C. while applying a voltage to the gate electrode 13. ..
  • the gate insulating film 12a is the most in the drift region B after the gate electrode 13 is formed.
  • the concentration of 2DEG generated at the interface between the channel layer 3a and the barrier layer 4a in the drift region B decreases, and as a result of increasing the resistance in this region, the drain current decreases. It ends up.
  • the sheet resistance Rs ch in 2DEG generated at the interface between the channel layer 3a and the barrier layer 4a by the gate insulating film 12a is performed a heat treatment in a state of being formed on the outermost surface in the drift region B increases and by the gate insulating film 12a is configured covered with configured coating insulating film 14a by SiN d, shows the results of increase in the sheet resistance Rs ch has validated the phenomena are suppressed.
  • FIG. 33 and 34 are perspective views showing the cross-sectional configurations of the sample 91 and the sample 92 used for the verification.
  • the same components as those of the sample 90 shown in FIG. 2 are designated by the same reference numerals, and redundant description will be omitted.
  • the configuration from the substrate 1 to the electron supply insulating film 11 is the same as that of the sample 90, and the gate insulating film 12a is formed so as to cover the surface of the electron supply insulating film 11.
  • Such a configuration can be fabricated by depositing the formed gate insulating film 12a by AlO c using on the electron supply insulating film 11 on the surface of the sample 90 shown in Figure 2, for example, atomic layer deposition method It becomes.
  • the configuration from the substrate 1 to the gate insulating film 12a is the same as that of the sample 91, and a coated insulating film 14a composed of SiN d is formed so as to cover the surface of the gate insulating film 12a.
  • Such a configuration can be produced by depositing a coated insulating film 14a composed of SiN d on the gate insulating film 12a on the surface of the sample 91 shown in FIG. 33, for example, by using a plasma CVD method. ..
  • 35 and 36 are current-voltage (IV) characteristics measured between the source electrode 7 and the drain electrode 8 in the sample 91 shown in FIG. 33 and the sample 92 shown in FIG. 34, respectively.
  • the voltage (Voltage: unit V) and the vertical axis are the current density (Current density: unit A / mm).
  • FIG. 35 shows the measurement result C4 (After Al 2 O 3 deposition) immediately after the gate insulating film 12a was deposited and the measurement result C5 (After 300 ° C.) after heat treatment at 300 ° C. for 5 minutes after the gate insulating film 12a was deposited. Anneal) is shown. Since two samples are prepared and measured on the same substrate, both measurement results show two characteristics.
  • FIG 36 the coating insulating film 14a at immediately after deposition of the measurement results C6 (After SiN d deposition) and the covering insulating film 14a is deposited after the measurement of after heat-treated for 5 minutes at 300 ° C.
  • Results C7 After 300 °C Anneal Is shown. Since two samples are prepared and measured on the same substrate, both measurement results show two characteristics.
  • FIGS. 35 and 36 show the characteristics of the barrier layer 4a when the Al composition and thickness are 20% and 5 nm, respectively, and when the Al composition and thickness are 15% and 7 nm, respectively.
  • the coating insulating film 14a has an effect of suppressing a decrease in positive charges induced at the interface between SiO b and AlGaN.
  • the coating insulating film 14a is represented as SiN d by a compound of Si (silicon) and N (nitrogen), but since it is a sedimentary film, the composition is not necessarily Si 3 N 4 which is general. This is because it is not always present.
  • the sheet resistance (Sheet resistance) obtained from the IV characteristics measured using different patterns in the range where the distance between the high-concentration n-type impurity regions 5 and 6 is in the range of 2 to 20 ⁇ m is shown. : Unit ⁇ / sq) is shown.
  • FIG. 37 shows the sheet resistance of the sample 91 shown in FIG. 33 before and after the heat treatment at 300 ° C., respectively
  • FIG. 38 shows the sheet resistance of the sample 92 shown in FIG. 34 before and after the heat treatment at 300 ° C., respectively. Expressed as ⁇ and ⁇ .
  • both normal-off operation and high withstand voltage operation are realized.
  • the heterojunction field effect transistor 100 shown in FIG. 1 is obtained.
  • a coated insulating film 14a composed of SiN d is deposited on the gate electrode 13 and the gate insulating film 12a by using, for example, a plasma CVD method to obtain the heterojunction field effect transistor 700 shown in FIG. ..
  • heat treatment is performed at at least 300 ° C. for the purpose of reducing the interface state formed between the gate insulating film 12a and the barrier layer 4a.
  • FIG. 39 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 701 composed of a nitride semiconductor according to the first modification of the seventh embodiment according to the present invention.
  • the same components as those of the heterojunction field effect transistor 700 described with reference to FIG. 32 are designated by the same reference numerals, and redundant description will be omitted.
  • the coating insulating film 14a is formed so as to cover the entire region of the transistor 700, whereas in the heterojunction field effect transistor 701 shown in FIG. 39, the coating insulation is provided.
  • the film 14a is provided so as to be embedded between the side surface of the gate electrode 13 and the side surface of the stepped portion of the gate insulating film 12a, and is formed so as to cover the upper side of the drift region B.
  • Such a configuration can be obtained by forming the heterojunction field effect transistor 700 and then selectively removing the coating insulating film 14a.
  • the decrease in drain current due to heat treatment after forming the gate insulating film 12a is caused by an increase in resistance in the drift region B, if at least this region is covered with the coating insulating film 14a, the decrease in drain current can be suppressed. It will be possible.
  • FIG. 40 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 702 composed of a nitride semiconductor according to a modification 2 of the seventh embodiment according to the present invention.
  • the heterojunction field effect transistor 600 of the sixth embodiment is provided with the coating insulating film 14a, and in FIG. 40, the heterojunction field effect transistor 600 described with reference to FIG. 30 is used.
  • the same reference numerals are given to the same configurations, and duplicate description will be omitted.
  • the heterojunction field-effect transistor 600 shown in FIG. 30 has a higher concentration n-type impurity region 5 than the heterojunction field-effect transistor 100 shown in FIG. 1 and the heterojunction field-effect transistor 200 shown in FIG.
  • the regions where are formed are different. That is, in the heterojunction field effect transistors 100 and 200, the high concentration n-type impurity region 5 is formed from the region below the source electrode 7 to the region below the gate electrode 13, but the heterojunction field effect transistor is formed.
  • the edge portion of the high-concentration n-type impurity region 5 on the gate electrode 13 side is formed so as not to reach the region below the gate electrode. That is, the high-concentration n-type impurity region 5 is not formed below the edge portion of the gate electrode 13 on the source electrode 7 side.
  • the resistance is increased even in the region from the high-concentration n-type impurity region 5 to the lower side of the gate electrode 13 by performing the heat treatment after forming the gate insulating film 12a. And the drain current decreases.
  • the coating insulating film 14a is formed so as to cover the entire region of the heterojunction field effect transistor 700, and the upper portion of the region is covered with the coating insulating film 14a.
  • FIG. 41 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 800 composed of a nitride semiconductor according to the eighth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the channel layer 3a is composed of GaN and the barrier layer 4a is composed of AlGaN, but GaN and AlGaN must be used.
  • the effect exhibited by the heterojunction field effect transistors of the first to seventh embodiments can be obtained even if the channel layer and the barrier layer are made of a nitride semiconductor other than GaN and AlGaN.
  • the heterojunction electric field effect transistor 800 shown in FIG. 41 has a channel layer 3a made of GaN and a barrier layer 4a made of AlGaN, respectively, with Al x1 In y1 Ga 1-x1-y1 N (aluminum indium gallium nitride). ) And the barrier layer 4 composed of Al x2 In y2 Ga 1-x2-y2 N. It is assumed that the Al x2 In y2 Ga 1-x2-y2 N constituting the barrier layer 4 has a larger bandgap than the Al x1 In y1 Ga 1-x1-y1 N constituting the channel layer 3.
  • the heterojunction field effect transistor 800 instead of the growth of the channel layer 3a and the barrier layer 4a described with reference to FIG. 6, In z Al x Ga 1-x-z N (0 ⁇ x ⁇ 1, 0 ⁇ z). By adjusting the flow rate, pressure and temperature (growth conditions) of trimethylindium, trimethylaluminum, trimethylgallium, ammonia and the like as the raw material gas of ⁇ 1) to grow the channel layer 3 and the barrier layer 4, each desired composition is obtained. It is obtained by forming the channel layer 3 and the barrier layer 4 of the above.
  • FIG. 42 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 900 composed of a nitride semiconductor according to a ninth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the cap insulating film 10a has been described as being composed of SiN a, in carrying out heat treatment at more than 700 ° C.
  • the barrier layer if it is possible to suppress the desorption of nitrogen from the nitride semiconductor forming the cap insulating film need not composed necessarily SiN a, as shown in FIG. 42, for example AlN d (aluminum nitride) or BN e
  • a cap insulating film 10 composed of an insulating film such as (boron nitride) or a semiconductor film may be used.
  • the heterojunction field effect transistor 900 having such a configuration has the same effect as that of the heterojunction field effect transistors of the first to eighth embodiments.
  • AlN d or BN e is deposited by a sputtering method or the like using a target composed of Al or B, instead of the deposition of the cap insulating film 10a described with reference to FIG. It is obtained by forming the cap insulating film 10.
  • FIG. 43 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1000 composed of a nitride semiconductor according to the tenth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the gate insulating film 12a has been described as being composed of AlO c
  • the barrier layer is Al x1 In y1 Ga 1-x1 -y1 N
  • AlO c may be used AlGa f O a N g gate insulating film 12 made of a (aluminum oxynitride gallium).
  • the heterojunction field effect transistor 1000 having such a configuration has the same effect as that of the heterojunction field effect transistors of the first to ninth embodiments.
  • heterojunction field effect transistor 1000 instead of the deposition of the gate insulating film 12a described with reference to FIG. 14, trimethylaluminum, trimethylgallium, oxygen, ozone, nitrogen, etc., which are raw materials for the gate insulating film, are flowed and used. pressure, by adjusting the temperature (deposition conditions) obtained by forming a AlGa f O a N g the depositing the gate insulating film 12.
  • FIG. 44 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1100 composed of a nitride semiconductor according to the eleventh embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the coating insulating film 14a has been described as being composed of SiN d, by heat treatment after forming the gate insulating film 12, SiO b and AlGaN If it is possible to suppress the decrease of the positive charge induced at the interface with, it does not necessarily have to be composed of SiN d , and as shown in FIG. 44, for example, AlN d (aluminum nitride) or BN e ( A coated insulating film 14 composed of an insulating film such as (boron nitride) or a semiconductor film may be used.
  • the heterojunction field-effect transistor 1100 having such a configuration has the same effect as that of the heterojunction field-effect transistor of the seventh embodiment.
  • AlN d or BN e is deposited by a sputtering method or the like using a target composed of Al or B, instead of the deposition of the coated insulating film 14a described with reference to FIG. 32. It is obtained by forming the coating insulating film 14.
  • FIG. 45 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1200 composed of a nitride semiconductor according to the twelfth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and duplicate description will be omitted.
  • the channel layer 3 is composed of Al x1 In y1 Ga 1-x1-y1 N, but the heterojunction field effect shown in FIG. 45
  • the channel layer 3b composed of Al x1 Ga 1-x1 N in this way, the configuration including the channel layer 3 composed of Al x1 In y1 Ga 1-x1-y1 N composed of four elements is provided. Since the alloy scattering received by the electrons traveling on the hetero interface between the channel layer 3b and the barrier layer 4a as carriers is suppressed, the mobility of the electrons in the channel formed at the hetero interface is improved. The drain current can be increased.
  • x1 is in the range of x1 ⁇ 1 in principle, but in reality, the difference in Al composition ratio from the barrier layer needs to be several percent, so when the barrier layer is AlN.
  • X1 is in the range of 0.97 to 0.98. In addition to this, the mobility and electron concentration will be adjusted to the desired values to determine x1 and other compositions.
  • alloy scattering is further suppressed as compared with the configuration including the channel layer 3b composed of Al x1 Ga 1-x1 N composed of three elements. Therefore, the mobility of electrons in the channel formed at the hetero interface is further improved, and the drain current can be further increased.
  • crystal growth is further facilitated, and impurities unintentionally mixed in the channel layer 3a can be reduced, so that current collapse caused by electron traps due to these impurities can be suppressed. Further, by further facilitating crystal growth, it is easy to reduce defects in the crystal, and various characteristics such as leakage current and current collapse generated by the defects can be improved.
  • the material constituting the channel layer so as to compare the configuration of FIG. 41 with the configuration of FIG. 45 and the configuration of FIG. 1 with the configuration of FIG. 45 has been described, but other embodiments have been described. Needless to say, by replacing the channel layer with the channel layer 3b, the same effect as that of the heterojunction field effect transistor 1200 of the present embodiment can be obtained.
  • FIG. 46 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1300 composed of a nitride semiconductor according to the thirteenth embodiment of the present invention.
  • the same components as those of the heterojunction field effect transistor 100 described with reference to FIG. 1 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field effect transistor 800 shown in FIG. 41 includes a barrier layer 4 composed of Al x2 In y2 Ga 1-x2-y2 N, whereas the heterojunction field effect transistor 1300 shown in FIG. 46 has a barrier layer 4.
  • the barrier layer 4a composed of Al x2 Ga 1-x2 N
  • the alloy scattering received by the electrons traveling on the hetero interface between the channel layer 3 and the barrier layer 4a as a carrier is reduced.
  • the mobility of electrons in the channel formed at the hetero interface is improved, and the drain current can be increased.
  • the number of constituent elements of the barrier layer is reduced, crystal growth is facilitated, so that defects in the crystal can be easily reduced, and various characteristics such as leakage current and current collapse generated by the defects can be improved.
  • FIG. 47 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1301 composed of a nitride semiconductor according to the first modification of the thirteenth embodiment according to the present invention.
  • the same components as those of the heterojunction field effect transistor 1100 described with reference to FIG. 46 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field-effect transistor 800 shown in FIG. 41 includes a barrier layer 4 composed of Al x2 In y2 Ga 1-x2-y2 N, whereas the heterojunction field-effect transistor 1301 shown in FIG. 47 has a barrier layer 4.
  • a barrier layer 4b composed of In y2 Al y2 N (x2 + y2 1) is provided instead of the barrier layer 4.
  • the barrier layer 4b composed of In y2 Al y2 N
  • the alloy scattering received by the electrons traveling on the hetero interface between the channel layer 3 and the barrier layer 4b as carriers is reduced, so that the hetero
  • the mobility of electrons in the channel formed at the interface is improved, and the drain current can be increased.
  • the number of constituent elements of the barrier layer is reduced, crystal growth is facilitated, so that defects in the crystal can be easily reduced, and various characteristics such as leakage current and current collapse generated by the defects can be improved.
  • FIG. 48 is a perspective view showing a cross-sectional configuration of a heterojunction field effect transistor 1302 composed of a nitride semiconductor according to a modification of Embodiment 13 according to the present invention.
  • the same components as those of the heterojunction field effect transistor 1300 described with reference to FIG. 46 are designated by the same reference numerals, and redundant description will be omitted.
  • the heterojunction field-effect transistor 800 shown in FIG. 41 includes a barrier layer 4 composed of Al x2 In y2 Ga 1-x2-y2 N, whereas the heterojunction field-effect transistor 1302 shown in FIG. 48 has a barrier layer 4.
  • the barrier layer 4c composed of AlN
  • the alloy scattering received by the electrons traveling with the hetero interface between the channel layer 3 and the barrier layer 4c as a carrier is further reduced, so that the barrier layer 4c is formed at the hetero interface.
  • the mobility of electrons in the channel is further improved.
  • the number of constituent elements of the barrier layer is reduced, crystal growth is facilitated, so that defects in the crystal can be easily reduced, and various characteristics such as leakage current and current collapse generated by the defects can be improved.
  • the materials constituting the barrier layer are described so as to compare the configuration of FIG. 41 with the configurations of FIGS. 46 to 48, but the barrier layer of another embodiment is referred to as the barrier layer 4b or 4c. Needless to say, by replacing with, the same effect as that of the heterojunction field effect transistor 1300 to 1302 of the present embodiment can be obtained.
  • the buffer layer is not always necessary. is not it. Further, the buffer layer does not necessarily have to be non-doped.
  • the minimum effect described in the first to thirteenth embodiments can be obtained, and the normal off operation and high performance can be obtained. Both pressure-resistant operation is realized.
  • heterojunction field effect transistors of the first to thirteenth embodiments describe only the minimum semiconductor layer that operates as a transistor, but other semiconductor layers may be formed as long as they operate as a transistor. Absent.
  • a nitride semiconductor layer having a composition different from that of the channel layer and the barrier layer may be formed below the channel layer.
  • the nitride semiconductor layer other than the channel layer and the barrier layer does not necessarily have to be non-doped, and Si, Mg (magnesium), Fe (iron), C and Ge (germanium) as long as they do not interfere with the transistor operation. ) And other impurities may be included.
  • n-type impurities that are doped in the high-concentration n-type impurity region 5 and the high-concentration n-type impurity region 6 are impurities that behave as n-type dopants in nitride semiconductors such as Si, Ge, oxygen, and nitrogen vacancies. All you need is.
  • the cap insulating film 10 is formed on the upper side of the barrier layer 4, the high-concentration n-type impurity region 5, the high-concentration n-type impurity region 6, the source electrode 7, the drain electrode 8, and the like. If it is formed in a region for achieving the purpose of forming the electric field relaxation structure and protecting the surface of the barrier layer during heat treatment according to the first to thirteenth forms, even if it is formed in other regions, it is formed. It does not have to be.
  • the cap insulating film 10 may or may not be formed on the upper side of the source electrode 7 and the drain electrode 8.
  • the electron-supplied insulating film 11 of SiO b may or may not be formed in other regions as long as it is formed on the barrier layer 4 of the drift region B. For example, it may or may not be formed on the upper side of the source electrode 7 and the drain electrode 8.
  • the electron-supplied insulating film 11 of SiO b does not necessarily have to be composed of one layer, and if the insulating film in contact with the barrier layer 4 is an electron-supplied insulating film composed of SiO b , AlGa is formed on the insulating film.
  • a plurality of layers having different materials such as cO a N b , AlO a N b , AlO a , SiO 2 , Si 3 N 4 and the like may be deposited.
  • the gate insulating film 12a may be formed at least in the region below the gate electrode 13, and may or may not be formed in the other regions. For example, it may or may not be formed on the upper side of the source electrode 7 and the drain electrode 8.
  • the gate insulating film 12a does not necessarily have to be composed of one layer, and if the insulating film in contact with the barrier layer 4 is an insulating film made of the above-mentioned material, AlGa c O a N b , A configuration in which a plurality of layers having different materials such as AlO a N b , AlO a , SiO 2 , and Si 3 N 4 are deposited may be used.
  • the SiN d coating insulating film 14a is other as long as it is formed on the barrier layer 4 of the drift region B or on the gate insulating film 12 in the region from the high-concentration n-type impurity region 5 to the gate electrode.
  • the region may or may not be formed. For example, it may or may not be formed on the upper side of the source electrode 7 and the drain electrode 8.
  • the coating insulating film 14a of SiN d does not necessarily have to be composed of one layer, and if the insulating film in contact with the gate insulating film 12 is an electron-supplied insulating film composed of SiO b , AlGa A plurality of layers having different materials such as cO a N b , AlO a N b , AlO a , SiO 2 , Si 3 N 4 and the like may be deposited.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted.

Landscapes

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Abstract

本発明は、ヘテロ接合電界効果型トランジスタに関し、第１の窒化物半導体のチャネル層の上層部に、第１の窒化物半導体とヘテロ接合する第２の窒化物半導体のバリア層と、バリア層を間に挟んで互いに間隔を開けて設けられたｎ型の第１および第２の不純物領域と、第１および第２の不純物領域の上に設けられたソース電極およびドレイン電極と、少なくともバリア層のソース電極側の端縁部を除く領域と接するように設けられた絶縁膜と、バリア層の端縁部に接し、バリア層の端縁部を除く領域に接して設けられた絶縁膜を少なくとも覆うゲート絶縁膜と、縁膜上の一部の領域上と、バリア層の端縁部の領域上を覆うようにゲート絶縁膜上に設けられたゲート電極と、を備え、バリア層における端縁部のチャネル層とバリア層の界面に発生する２ＤＥＧによるシート抵抗が１０ｋΩ／ｓｑ以上となっている。

Description

半導体装置およびその製造方法
　本発明は半導体装置に関し、特に、窒化物を含む半導体で構成されるヘテロ接合電界効果型トランジスタに関する。
　従来の窒化物を含む半導体（窒化物半導体）で構成される電界効果型トランジスタとしては、例えば特許文献１に開示される窒化物半導体で構成されるヘテロ接合電界効果型トランジスタが挙げられる。当該ヘテロ接合電界効果型トランジスタは、基板上にＧａＮ（窒化ガリウム）のチャネル層、ＡｌＧａＮ（窒化アルミニウムガリウム）のバリア層が順に形成され、その上にソース電極、ドレイン電極、およびゲート電極が形成される。ソース電極およびドレイン電極の下側のチャネル層およびバリア層には高濃度ｎ型不純物領域が形成され、高濃度ｎ型不純物領域に挟まれたＡｌＮのバリア層上には、その領域を覆うようにＡｌＧａｘＯｙ（酸化アルミニウムガリウム）で構成されるゲート絶縁膜が形成され、その上にはゲート電極が形成されている。
特開２００８－３０５８１６号公報
　窒化物半導体で構成されるヘテロ接合電界効果型トランジスタをスイッチング素子に用いる場合に要求されるノーマリオフ動作は、特許文献１に記載の構造で実現できる。しかしながら、ゲート電極の下部からドレイン電極の下部までの半導体層に高濃度ｎ型不純物領域が形成された上記の構造の場合、ゲート電極とドレイン電極の間に印加された電圧のほぼすべてが、ゲート電極とゲート絶縁膜にかかる。従って、ゲート電極とドレイン電極の間に印加できる電圧の上限（耐圧）は、ゲート絶縁膜の耐圧のみで決まり、十分に高くすることができない。
　本発明は上記のような問題を解決するためになされたものであり、ゲート電極とドレイン電極の間により高い電圧を印加可能なヘテロ接合電界効果型トランジスタを提供することを目的とする。
　本発明に係る半導体装置は、基板と、前記基板上に設けられた第１の窒化物半導体で構成されるチャネル層と、前記チャネル層の上層部に設けられ、前記第１の窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２の窒化物半導体で構成されるバリア層と、前記チャネル層の前記上層部に、前記バリア層を間に挟んで互いに間隔を開けて設けられたｎ型の第１の不純物領域およびｎ型の第２の不純物領域と、前記第１の不純物領域および前記第２の不純物領域の上にそれぞれ設けられたソース電極およびドレイン電極と、少なくとも前記バリア層の前記ソース電極側の端縁部を除く領域と接するように設けられた絶縁膜と、前記バリア層の前記端縁部に接すると共に、前記バリア層の前記端縁部を除く前記領域に接して設けられた前記絶縁膜を少なくとも覆うように設けられたゲート絶縁膜と、前記絶縁膜上の一部の領域上と、前記バリア層の前記端縁部の領域上を覆うように、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記バリア層の前記端縁部は、前記第２の不純物領域とは離間した位置に設けられ、前記バリア層における前記端縁部の前記チャネル層と前記バリア層の界面に発生する２次元電子ガスによるシート抵抗は１０ｋΩ／ｓｑ以上である。
　本発明に係る半導体装置によれば、少なくともバリア層の前記ソース電極側の端縁部を除く領域と接するように設けられた絶縁膜が形成された領域では、バリア層とチャネル層との間のヘテロ界面の２次元電子ガス（２ＤＥＧ）が増加する。この２次元電子ガスは、ドレイン電極に高電圧が印加された際に空乏化されるため、印加した電圧はゲート絶縁膜だけではなく、この領域にもかかることになり、ゲート電極とドレイン電極の間により高い電圧を印加できるようになる。
本発明に係る実施の形態１の半導体装置の断面構成を示す斜視図である。 検証に用いたサンプルの断面構成を示す斜視図である。 検証に用いたサンプルにおいて、ソース電極とドレイン電極の間で測定した電流－電圧（Ｉ－Ｖ）特性を示す図である。 検証に用いたサンプルにおいて、ソース電極とドレイン電極の間で測定した電流－電圧（Ｉ－Ｖ）特性を示す図である。 検証に用いたサンプルにおけるシート抵抗の熱処理温度依存性を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を示す図である。 本発明に係る実施の形態２の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態３の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態４の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態４の半導体装置の変形例１の断面構成を示す斜視図である。 本発明に係る実施の形態４の半導体装置の変形例２の断面構成を示す斜視図である。 本発明に係る実施の形態５の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態５の半導体装置の製造方法を示す図である。 本発明に係る実施の形態６の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態６の半導体装置の変形例の断面構成を示す斜視図である。 本発明に係る実施の形態７の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態７の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態７の半導体装置の断面構成を示す斜視図である。 検証に用いたサンプルにおいて、ソース電極とドレイン電極の間で測定した電流－電圧（Ｉ－Ｖ）特性を示す図である。 検証に用いたサンプルにおいて、ソース電極とドレイン電極の間で測定した電流－電圧（Ｉ－Ｖ）特性を示す図である。 本発明に係る実施の形態７の半導体装置の熱処理前後のシート抵抗図である。 本発明に係る実施の形態７の半導体装置の熱処理前後のシート抵抗図である。 本発明に係る実施の形態７の半導体装置の変形例１の断面構成を示す斜視図である。 本発明に係る実施の形態７の半導体装置の変形例２の断面構成を示す斜視図である。 本発明に係る実施の形態８の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態９の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態１０の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態１１の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態１２の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態１３の半導体装置の断面構成を示す斜視図である。 本発明に係る実施の形態１３の半導体装置の変形例１の断面構成を示す斜視図である。 本発明に係る実施の形態１３の半導体装置の変形例２の断面構成を示す斜視図である。
　＜実施の形態１＞
　　＜装置構成＞
　図１は、本発明に係る実施の形態１の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１００の断面構成を示す斜視図である。
　図１に示すようにヘテロ接合電界効果型トランジスタ１００は、例えば炭化珪素（ＳiＣ）で構成される基板１上に、ＡｌＮ（窒化アルミ）で構成されるバッファ層２を介して、ノンドープのＧａＮ（第１の窒化物半導体）で構成されるチャネル層３ａが積層され、チャネル層３ａの上層部には、ｎ型不純物を高濃度に有する高濃度ｎ型不純物領域５（第１の不純物領域）および高濃度ｎ型不純物領域６（第２の不純物領域）が、互いに離間して選択的に形成されている。高濃度ｎ型不純物領域５および６の間のチャネル層３ａの上層部には、チャネル層３ａとヘテロ接合を形成するノンドープのＡｌＧａＮ（第２の窒化物半導体）で構成されるバリア層４ａが形成されている。
　高濃度ｎ型不純物領域５および６の一部の領域上には、それぞれソース電極７およびドレイン電極８が互いに離間して形成されている。
　高濃度ｎ型不純物領域５および６のバリア層４ａ側とは反対側のそれぞれの端縁部の外方には、バリア層４ａの最表面からバッファ層２内に達する素子分離領域９が設けられている。素子分離領域９は、亜鉛（Ｚｎ）のイオン注入によって形成されている。
　ソース電極７と高濃度ｎ型不純物領域５のソース電極７と隣接する一部の領域を覆うように、ＳｉＮａ（窒化シリコン）で構成されるキャップ絶縁膜１０ａが形成されている。また、キャップ絶縁膜１０ａは、ドレイン電極８と高濃度ｎ型不純物領域６のドレイン電極８と隣接する一部の領域を覆うように形成されている。
　高濃度ｎ型不純物領域６側では、キャップ絶縁膜１０ａ上からキャップ絶縁膜１０ａで覆われていない高濃度ｎ型不純物領域６上およびバリア層４ａの一部上部にかけて覆うように、ＳｉＯｂ（酸化シリコン）で構成される電子供給絶縁膜１１（シリコン酸化膜）が形成されている。また、電子供給絶縁膜１１は、高濃度ｎ型不純物領域５側では、キャップ絶縁膜１０ａ上を覆うように形成されている。換言すれば、高濃度ｎ型不純物領域５側のバリア層４ａの一部の領域とそれに隣接する高濃度ｎ型不純物領域５の一部の領域が開口部となるように電子供給絶縁膜１１が設けられている。
　さらに、ソース電極７およびドレイン電極８の上方を含めて、すべての領域を覆うようにＡｌＯｃ（酸化アルミニウム）で構成されるゲート絶縁膜１２ａが形成されている。
　ソース電極７側の電子供給絶縁膜１１の一部の上方からドレイン電極側の電子供給絶縁膜１１が形成された一部の上方にかけてのゲート絶縁膜１２ａ上を覆うようにゲート電極１３が形成されている。
　図１に示すヘテロ接合電界効果型トランジスタ１００においては、チャネル層３ａおよびバリア層４ａは、高濃度ｎ型不純物領域５、高濃度ｎ型不純物領域６および素子分離領域９が形成された領域を除き、それぞれノンドープのＧａＮおよびノンドープのＡｌＧａＮで構成されている。すなわち、これらを構成する主要元素（ＡｌとＧａとＮ）以外の元素のドーピング量は少なくとも１×１０１７ｃｍ－３以下となるように設計されている。
　また、バリア層４ａは、チャネル層３ａ上にバリア層４ａが形成されただけの状態、すなわち高濃度ｎ型不純物領域５、高濃度ｎ型不純物領域６、素子分離領域９、ソース電極７、ドレイン電極８、キャップ絶縁膜１０ａ、電子供給絶縁膜１１、ゲート絶縁膜１２ａおよびゲート電極１３が形成されていない状態において、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧ（２次元電子ガス）によるシート抵抗Ｒｓｃｈが十分に高い値、すなわち少なくとも１ｋΩ／ｓｑ以上となるように、Ａｌ組成と厚さが設計されている。例えば、ＡｌＧａＮのバリア層４ａのＡｌ組成と厚さをそれぞれ１５％と７ｎｍとした場合、または、２０％と５ｎｍとした場合、１００％と１ｎｍとした場合に、シート抵抗Ｒｓｃｈは１０ｋΩ／ｓｑ以上となる。シート抵抗Ｒｓｃｈをこのような値にすることで、トランジスタのオフ状態におけるドレイン電流値が動作上支障のない程度に十分に低い値、例えば１マイクロアンペア以下となる。なお、上述したチャネル層３ａ上にバリア層４ａが形成されただけの状態のシート抵抗Ｒｓｃｈをバリア層４ａの固有のシート抵抗と定義する。
　また、高濃度ｎ型不純物領域５と高濃度ｎ型不純物領域６では、これらの領域のシート抵抗Ｒｓｎｄが、トランジスタのオン状態におけるドレイン電流値が動作上支障のない程度に十分に低い値となるように、すなわち少なくとも１ｋΩ／ｓｑ以下になるようにドーピング濃度と厚さが設計されている。例えば、ＡｌＧａＮおよびＧａＮに対してドナーとなるＳｉおよびＧｅのドーパントを注入ドーズ量１×１０１５ｃｍ－２でドーピングすると、Ｒｓｎｄは１ｋΩ／ｓｑ以下となる。
　このような構成とすることによって、以下に示す効果が得られる。すなわち、高濃度ｎ型不純物領域５と高濃度ｎ型不純物領域６に挟まれるバリア層４ａは、その上面において、ソース電極７側ではゲート絶縁膜１２ａと接し、ドレイン電極８側では電子供給絶縁膜１１と接する構成となっている。つまり、バリア層４ａがゲート絶縁膜１２ａと接するチャネル領域Ａと、バリア層４ａが電子供給絶縁膜１１と接するドリフト領域Ｂとで、バリア層４ａが接する絶縁膜の種類が異なる。ＳｉＯｂ（電子供給絶縁膜１１）とＡｌＧａＮとの界面には正の電荷が多く誘起されるため、ドリフト領域Ｂではバリア層４ａとチャネル層３ａとの間の界面の２ＤＥＧが増加し、ドリフト領域Ｂにおけるチャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧによるシート抵抗Ｒｓｄｒを１０ｋΩ／ｓｑ以下に低減することが可能となる。これについては後に詳述する。
　一方で、ＡｌＯｃ（ゲート絶縁膜１２ａ）とＡｌＧａＮとの界面にはＳｉＯｂ（電子供給絶縁膜１１）との界面と比較して正の電荷は誘起されにくいため、チャネル領域Ａでは、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧが増加せずシート抵抗Ｒｓｃｈを十分に高い値、すなわち、少なくとも１０ｋΩ／ｓｑ以上の値を維持することが可能となる。これについては後に詳述する。
　このような構成においては、ソース電極７を基準電位と（接地）して、ゲート電極１３に印加する電圧（ゲート電圧）を変化させることで、チャネル領域Ａのバリア層４ａとチャネル層３ａとの界面に発生する２ＤＥＧの濃度を制御できる。すなわち、ゲート電圧を印加しない場合または負の電圧とした場合には、２ＤＥＧの濃度が十分に低い状態に維持され、ドレイン電極８に正の電圧（ドレイン電圧）を印加してもドレイン電極８に電流（ドレイン電流）は流れない。一方で、ゲート電圧を正の電圧とした場合には、２ＤＥＧの濃度が高くなり、ソース電極７からドレイン電極８に至るすべての領域が十分に低い抵抗となるため、ドレイン電極８に正の電圧を印加した際に大きなドレイン電流が得られる。つまりは、トランジスタとしてノーマリオフ動作が実現される。さらに、ゲート電圧を印加していない状態または負の電圧を印加した状態（オフ状態）において、ドレイン電圧を大きくした場合には、ドリフト領域Ｂのバリア層４ａとチャネル層３ａとの間に発生している２ＤＥＧが空乏化されることで、ドリフト領域Ｂにも空乏層が延びることになる。このため、ゲート電極１３とドレイン電極８との間にかかる電圧は、ゲート絶縁膜１２ａだけではなく、ドリフト領域Ｂにも分散されるため、結果として大きなドレイン電圧を印加することが可能となり、オフ時の耐圧が高くなってトランジスタの高電圧動作が可能となる。
　また、ヘテロ接合電界効果型トランジスタ１００においては、ゲート電極１３の下側のチャネル領域Ａよりもドレイン電極８側のドリフト領域Ｂでは、バリア層４ａ上に電子供給絶縁膜１１およびゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成となっている。
　このような構成を採ることによって、ドレイン電極８に高電圧を印加した際にゲート電極１３のドレイン電極８側の端部に集中する電界を緩和することが可能となり、より高い電圧を印加できるようになる。また、電界集中により過渡的にオン抵抗が増加する電流コラプスの発生を抑制することが可能となる。
　また、ヘテロ接合電界効果型トランジスタ１００においては、ゲート電極１３の下側のチャネル領域Ａよりもソース電極７側の領域では、高濃度ｎ型不純物領域５上にＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１とＡｌＯｃのゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成となっている。
　このような構成とすることによって、ドレイン電極８に電圧を印加した際にゲート電極１３のソース電極７側の端部に集中する電界を緩和することが可能となり、この電界集中により発生する電流コラプスを抑制することが可能となる。
　また、ヘテロ接合電界効果型トランジスタ１００においては、ソース電極７およびドレイン電極８がキャップ絶縁膜１０ａで覆われるので、ソース電極７およびドレイン電極８の酸化による劣化を防いで、オン抵抗の増加を抑制できる。
　また、ヘテロ接合電界効果型トランジスタ１００においては、上述したように、ドリフト領域Ｂのバリア層４ａ上に電子供給絶縁膜１１を形成し、その界面に発生する正の電荷により、この領域のバリア層４ａとチャネル層３ａの界面の２ＤＥＧを増加することで、ノーマリオフ動作と高耐圧化の両立を実現している。従って、チャネル領域Ａとドリフト領域Ｂにおけるバリア層４ａとチャネル層３ａに何らかの不純物をドーピングすることなく、ノーマリオフ動作と高耐圧化を実現できる。
　バリア層４ａとチャネル層３ａにドーピングされた不純物は窒化物半導体中のバンドギャップ内に深いエネルギー準位を形成し、電流コラプスを誘発するトラップ準位となるため、バリア層４ａとチャネル層３ａへの不純物のドーピング濃度を十分に低く抑えれば、これらが形成するトラップ準位による電流コラプスの発生を抑制することが可能となる。
　このようなトラップ準位は、準位密度がトランジスタ動作におけるキャリア密度に比べて十分に小さければ、電流コラプスへの影響は無視できるが、同程度の密度で形成されると無視できなくなる。窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、一般的には少なくとも１×１０１２ｃｍ－２以上の２ＤＥＧをキャリアとして用いるため、電流コラプスへの影響を概ね無視できる割合を１％以下とすると、トラップ準位密度は１×１０１０ｃｍ－２以下とすればよいことになる。バリア層４ａの厚さは、上述したシート抵抗の設計値とするために、１０ｎｍ以下とする必要があるため、バリア層４ａのドーピング量は１×１０１６ｃｍ－３以下とすれば、電流コラプスへの影響は無視できることになる。
　次に、上述したドリフト領域Ｂにおいて、電子供給絶縁膜１１がバリア層４ａ上に形成されることにより、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧが増加してシート抵抗Ｒｓｃｈが低下する現象を検証した結果を以下に示す。
　図２は、検証に用いたサンプル９０の断面構成を示す斜視図である。サンプル９０においては、図１に示したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　サンプル９０においては、基板１からソース電極７およびドレイン電極８までの構成はヘテロ接合電界効果型トランジスタ１００と同一であり、ソース電極７およびドレイン電極８と、ソース電極７およびドレイン電極８に覆われていない高濃度ｎ型不純物領域５および６とバリア層４ａの表面を覆うように電子供給絶縁膜１１が形成されている。
　以下にサンプル９０の作製方法を説明する。ＳｉＣの基板１上にＭＯＣＶＤ（metal organic chemical vapor deposition）法によりバッファ層２、チャネル層３ａ、バリア層４ａをこの順に成長させる。この検証では、バリア層４ａとして、Ａｌ組成と厚さがそれぞれ１５％と７ｎｍの場合および２０％と５ｎｍの２種類の構造を用いた。
　続いて、レジストパターンをマスクとして、イオン注入法により注入ドーズ量１×１０１５ｃｍ－２、注入エネルギー５０ｋｅＶの条件で所望の領域にＳｉイオンを打ち込み、ついで、ＲＴＡ（Rapid Thermal Annealing）法により１１５０℃で５分間の熱処理を窒素雰囲気中で行い、ドーピングしたＳｉイオンを活性化させて、高濃度ｎ型不純物領域５および６を形成した。
　続いて、蒸着およびリフトオフ法を用いて金属の多層膜で構成されるソース電極７およびドレイン電極８を形成した。
　続いて、高濃度ｎ型不純物領域５および高濃度ｎ型不純物領域６の外側の領域のチャネル層３ａおよびバリア層４ａに、イオン注入法を用いてＺｎをイオン注入し、素子分離領域９を形成した。
　続いて、高濃度ｎ型不純物領域５および６に挟まれたバリア層４ａ上を含むすべての領域を覆うようにプラズマＣＶＤ法を用いて厚さ１０ｎｍの電子供給絶縁膜１１を形成した。また、電子供給絶縁膜１１を形成した後に、窒素中で３００～９５０℃で３０秒間の熱処理を実施して、サンプル９０を形成した。
　図３および図４は、図２に示すサンプル９０において、ソース電極７とドレイン電極８の間で測定した電流－電圧（Ｉ－Ｖ）特性であり、横軸を電圧（Voltage：単位Ｖ）、縦軸を電流密度（Current density：単位Ａ／ｍｍ）としている。
　図３および図４には、電子供給絶縁膜１１を形成する前での測定結果Ｃ１（Before ＳｉＯ２ deposition）と電子供給絶縁膜１１を形成した後での測定結果Ｃ２（After ＳｉＯ２ deposition）、および８００℃の熱処理を実施した後での測定結果Ｃ３（After 800℃ Anneal）を示している。なお、同一基板上に２つのサンプルを作成して測定しているので、何れの測定結果も２つの特性が示されている。
　高濃度ｎ型不純物領域５および６の幅は１００μｍとし、高濃度ｎ型不純物領域５と６の間の距離は４μｍ（Ｌ＝４μｍ）とした。また、図３はＡｌ組成と厚さがそれぞれ２０％と５ｎｍの場合の特性であり、図４はＡｌ組成と厚さがそれぞれ１５％と７ｎｍの場合の特性である。
　図３および図４から判るようにバリア層４ａのＡｌ組成を２０％とした場合および１５％とした場合の両方において、電子供給絶縁膜１１を形成する前では１×１０－８Ａ／ｍｍとなった。測定に用いた測定器の測定限界値が１×１０－８Ａ／ｍｍであるため、電子供給絶縁膜１１を形成する前の状態の電流値は、少なくとも１×１０－８Ａ／ｍｍ以下であることになる。
　電子供給絶縁膜１１を形成した後は、どちらのＡｌ組成の場合にも、電流値が大きく（４桁以上）増加した。さらに８００℃の熱処理を実施した後には、電流値はさらに増加し、どちらのＡｌ組成の場合にも０．１Ａ／ｍｍ程度の値が得られた。
　これらの結果から、バリア層４ａ（ＡｌＧａＮ）上に電子供給絶縁膜１１（ＳｉＯｂ）を形成した場合には、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧが増加してシート抵抗が低減されることが実験的に確認された。ＳｉＯｂとＡｌＧａＮとの界面に正の電荷が多く誘起されることによって生じた結果と言える。電子供給絶縁膜１１を設けることでシート抵抗が低減され、電流値が増加するのでＳｉＯｂで構成される絶縁膜を電子供給絶縁膜と呼称している。
　なお、電子供給絶縁膜１１をＳｉＯｂとして表しているのは、Ｓｉ（シリコン）とＯ（酸素）の化合物であるが、堆積膜であるので、組成が必ずしも一般的なＳｉＯ２となっているとは限らないためである。これは、ＳｉＮａ、ＡｌＯｃ等についても同様である。
　また、図５には、高濃度ｎ型不純物領域５および６の間の距離が２～２０μｍの範囲で異なったパターンを用いて測定したＩ－Ｖ特性から求めたシート抵抗の熱処理温度依存性を示す。
　図５においては、横軸をアニール温度（Annealing temperature：単位℃）、縦軸をシート抵抗（Sheet resistance：単位Ω／ｓｑ）とし、Ａｌ組成と厚さがそれぞれ２０％と５ｎｍの場合の特性を◇で表し、Ａｌ組成と厚さがそれぞれ１５％と７ｎｍの場合の特性を●で表している。
　図５より、シート抵抗は、電子供給絶縁膜１１の形成後に熱処理することで低減され、５００～９５０℃の熱処理を実施することで、１０ｋΩ／ｓｑ以下に低減されることが確認された。ＳｉＯｂとＡｌＧａＮとの界面に誘起される正の電荷が、熱処理により増加した結果と言える。
　以上説明したように、実施の形態１のヘテロ接合電界効果型トランジスタ１００においては、ノーマリオフ動作と高耐圧動作の両立が実現される。
　　＜製造方法＞
　次に、ヘテロ接合電界効果型トランジスタ１００の製造方法の一例について、製造工程を順に示す図６～図１５を用いて説明する。なお、図６～図１５においては、図１に示したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　まず、図６に示す工程において、ＳｉＣの基板１上にＭＯＣＶＤ法またはＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を用いて、ＡｌＮで構成されるバッファ層２、ＧａＮで構成されるチャネル層３ａおよびＡｌＧａＮで構成されるバリア層４ａをこの順に成長させる。
　次に、図７に示す工程において、レジストパターン等をマスクとして、イオン注入法等用いて、注入ドーズ量１×１０１３～１×１０１６ｃｍ－２、注入エネルギー１０～１０００ｋｅＶの条件で、窒化物半導体においてｎ型不純物となるＳｉ等のイオンを所望の領域にドーピングする。その後、例えばＲＴＡ法などを用いて窒素雰囲気中で８００～１５００℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、高濃度ｎ型不純物領域５および高濃度ｎ型不純物領域６を形成する。
　次に、図８に示す工程において、蒸着およびリフトオフ法を用いて金属の多層膜を所望の領域に堆積し、その後、ＲＴＡ法などを用いて５００～９００℃の温度で熱処理を行い、堆積した多層膜を合金化させて、ソース電極７およびドレイン電極８を形成する。金属の多層膜としては、例えばＴｉ（チタン）とＡｌの多層膜が挙げられるが、高濃度ｎ型不純物領域上に形成する場合は、電極として使用される一般的な金属であれば何でもオーミックコンタクトが得られるので特に限定はない。
　次に、図９に示す工程において、トランジスタを作製する領域外にイオン注入法を用いてＺｎイオンを注入して、バリア層４ａの最表面からバッファ層２内に達する素子分離領域９を形成する。なお、Ｚｎイオンを注入してＧａＮを高抵抗化する技術は周知であり、例えば、Toshiyuki Oishi, Naruhisa Miura, Muneyoshi Suita, Takuma Nanjo, Yuji Abe,and Tatsuo Ozeki J.Appl.Phys.Vol.94,No.3 1662-1666 (2003)に開示されている。
　次に、図１０に示す工程において、ソース電極７およびドレイン電極８が形成されたチャネル層３ａ上に、例えばプラズマＣＶＤ法を用いてＳｉＮａで構成されるキャップ絶縁膜１０ａを堆積する。
　次に、図１１に示す工程において、レジストパターン等をマスクとして、バッファードフッ酸等を用いたウェットエッチング法を用いて、所望の領域のキャップ絶縁膜１０ａを除去する。除去する領域としてはバリア層４ａの一部上部からバリア層４ａに隣接する高濃度ｎ型不純物領域６の端縁部上部にかけての領域である。
　次に、図１２に示す工程において、キャップ絶縁膜１０ａ上およびキャップ絶縁膜１０ａで覆われていない高濃度ｎ型不純物領域６上およびＡｌＧａＮのバリア層４ａ上に、例えばプラズマＣＶＤ法を用いてＳｉＯｂで構成される電子供給絶縁膜１１を堆積する。その後、例えばＲＴＡ法などを用いて窒素雰囲気中で７００～９００℃の熱処理を行い、バリア層４ａと電子供給絶縁膜１１とが接する領域の界面に発生する正の電荷を増加させる。
　次に、図１３に示す工程において、レジストパターン等をマスクとして、バッファードフッ酸等を用いたウェットエッチング法を用いて、所望の領域のキャップ絶縁膜１０ａおよび電子供給絶縁膜１１を除去する。除去する領域としては高濃度ｎ型不純物領域５側のバリア層４ａの一部上部からバリア層４ａに隣接する高濃度ｎ型不純物領域５の端縁部上部にかけての領域である。
　次に、図１４に示す工程において、電子供給絶縁膜１１上および電子供給絶縁膜１１で覆われていない高濃度ｎ型不純物領域５上およびＡｌＧａＮのバリア層４ａ上に、例えば原子層堆積法を用いてＡｌＯｃで構成されるゲート絶縁膜１２ａを堆積する。
　次に、図１５に示す工程において、ゲート絶縁膜１２ａ上にゲート電極１３を形成したい部分が開口部ＯＰとなったレジストマスクＲＭを形成する。その後、レジストマスクＲＭ上および開口部ＯＰ内に蒸着によりＮｉ（ニッケル）で構成される金属膜を形成し、レジストマスクＲＭをリフトオフ法を用いて除去することでゲート電極１３を形成して、図１に示すヘテロ接合電界効果型トランジスタ１００を得る。
　以上説明したヘテロ接合電界効果型トランジスタ１００の製造プロセスでは、図１０および図１１にそれぞれ示したキャップ絶縁膜１０ａの堆積および除去、図１２に示した電子供給絶縁膜１１の堆積と７００～９００℃での熱処理、図１３に示したキャップ絶縁膜１０ａおよび電子供給絶縁膜１１の除去、図１４に示したゲート絶縁膜１２ａの堆積、図１４に示したゲート電極１３の形成を、この順に実施することを特徴とする。
　これにより、図１に示した構成のヘテロ接合電界効果型トランジスタ１００が製造できるだけでなく、以下に示す効果も得られる。
　まず、７００～９００℃の熱処理を、チャネル領域Ａのバリア層４ａがキャップ絶縁膜１０ａで覆われた状態、かつ、ドリフト領域Ｂのバリア層４ａは電子供給絶縁膜１１で覆われた状態で実施できるようになる。
　７００℃以上の高温で熱処理を実施する際に、バリア層４ａが熱処理する際の空間に曝露されていると、バリア層４ａから窒素が離脱し、電子トラップの要因となる窒素空孔がバリア層４ａ中に生じる。特に、チャネル領域Ａにこのような窒素空孔が多く存在すると、リーク電流の増加および電流コラプスといった特性劣化が懸念される。このような熱処理によるＡｌＧａＮ層からの窒素の脱離は、何らかの絶縁膜をＡｌＧａＮ層表面に堆積することにより抑制できるが、完全に抑制されるわけではなく、使用する絶縁膜材料により効果が異なる。ＳｉＮａで構成される絶縁膜はイオン注入後の活性化熱処理時にもキャップ絶縁膜としてよく用いられる材料であり、ＳｉＯｂおよびＡｌＯｃといった他の絶縁膜材料と比較して、ＡｌＧａＮ層からの窒素の脱離を抑制する効果が高い絶縁膜材料である。このため、本製造方法により、窒素空孔を原因とする特性劣化を抑制することが可能となる。
　また、ＡｌＯｃのゲート絶縁膜１２ａは、７００～９００℃の熱処理の後に形成されるので、高温での熱処理を施されることを防ぐことができる。ＡｌＯｃで構成されるゲート絶縁膜は、７００℃以上の高温で熱処理されると、部分的に結晶化が進み、その結晶粒界が電流のリークパスとなることが知られている。ヘテロ接合電界効果型トランジスタ１００でも、ゲート絶縁膜１２ａに７００℃以上の高温での熱処理を施すと、ゲートリーク電流の増加が懸念される。しかし、本製造方法により、高温での熱処理が施されることを防ぐことができるので、低リーク電流が実現される。
　また、ゲート電極１３の下側のドレイン電極８側の領域では、バリア層４ａ上に電子供給絶縁膜とゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成を形成することができる。これにより、ドレイン電極８に高電圧を印加した際にゲート電極１３のドレイン電極８側の端部に電界が集中することを緩和でき、より高い電圧を印加できるようになる。また、電界集中による電流コラプスの発生を抑制することが可能となる。
　また、ゲート電極１３の下側のソース電極７側の領域では、高濃度ｎ型不純物領域５上にキャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成を形成することできる。これにより、ゲート電極１３に電圧を印加した際にゲート電極１３のソース電極７側の端部に電界が集中することを緩和でき、この電界集中による電流コラプスの発生を抑制することが可能となる。
　なお、図１等では、トランジスタとして動作するための必要最小限の構成しか開示していないが、最終的には保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホール等の形成を経てデバイスとして完成する。
　また、図７に示した高濃度ｎ型不純物領域５および６の形成は、必ずしもイオン注入法で行う必要はなく、エッチングとＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を用いて形成しても構わない。
　また、図９に示した素子分離領域９の形成は、必ずしもイオン注入法で行う必要はなく、エッチングを用いてバリア層４ａの最表面からバッファ層２に達する領域を除去して、トランジスタを作製する領域をメサ型の構造とし、除去された領域を素子分離領域９としても構わない。
　また、上述した製造プロセスは必ずしも説明した順に実施する必要はなく、順番を入れ替えても構わない。例えば、図９に示した素子分離領域９の形成を、図７に示した高濃度ｎ型不純物領域５および６の形成後に実施しても構わない。
　＜実施の形態２＞
　図１６は、本発明に係る実施の形態２の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ２００の断面構成を示す斜視図である。なお、図１６においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１に示したヘテロ接合電界効果型トランジスタ１００では、ゲート電極１３の下側のソース電極７側の領域で、高濃度ｎ型不純物領域５上にＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１およびＡｌＯｃのゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成となっているが、図１６に示すヘテロ接合電界効果型トランジスタ２００では、高濃度ｎ型不純物領域５上に電子供給絶縁膜およびゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成となっている。
　このような構成においても、ドレイン電極８に電圧を印加した際にゲート電極１３のソース電極７側の端部に電界が集中することを緩和でき、電界集中による電流コラプスの発生を抑制することが可能となる。
　なお、このような構成は、図１１を用いて説明したレジストパターンを用いたキャップ絶縁膜１０ａの除去時に、ソース電極７からゲート電極１３を形成する領域に至る一部の領域のキャップ絶縁膜１０ａを除去することによって作製が可能となる。
　＜実施の形態３＞
　図１７は、本発明に係る実施の形態３の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ３００の断面構成を示す斜視図である。なお、図１７においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１に示したヘテロ接合電界効果型トランジスタ１００では、ゲート電極１３の下側のソース電極７側の領域で、高濃度ｎ型不純物領域５上にＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１およびＡｌＯｃのゲート絶縁膜１２ａをこの順に介してゲート電極１３が形成された構成となっているが、図１７に示すヘテロ接合電界効果型トランジスタ３００では、ゲート電極１３は高濃度ｎ型不純物領域５のＡｌＧａＮのバリア層４ａ側の端縁部上部からバリア層４ａの中央部上部にかけて延在するように形成されており、幅が狭くなっている。このため、ゲート電極１３のソース電極７側の端縁部は、ゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置している。すなわち、ゲート電極１３の下側のソース電極７側の領域では、チャネル領域Ａであるバリア層４ａ上と同じく、ゲート絶縁膜１２ａ上にゲート電極１３が形成された構成であり、電界緩和構造となっていない。
　従って、図１に示したヘテロ接合電界効果型トランジスタ１００および図１６に示したヘテロ接合電界効果型トランジスタ２００と比較して、ドレイン電極８に電圧を印加した際にゲート電極１３のソース電極７側の端部に電界を集中することを緩和する効果が弱まる。このため、電界集中による電流コラプスの発生を抑制する効果も低減することになる。一方で、ゲート電極１３と高濃度ｎ型不純物領域５とが重なり合う領域を小さくすることができる。ゲート電極１３と高濃度ｎ型不純物領域５が重なり合う領域が大きい場合には、その分だけゲート容量の増加につながり、高速でのスイッチングが難しくなるが、ヘテロ接合電界効果型トランジスタ３００では、ゲート容量を減少することができる。
　なお、ヘテロ接合電界効果型トランジスタ３００においても、ゲート電極１３のドレイン電極８側の端縁部は電子供給絶縁膜１１とゲート絶縁膜１２ａとの積層膜上に位置するので電界緩和構造となっている。これだけで高電圧動作および電流コラプスの発生の抑制が十分な場合には、ゲート容量を低減できる効果が得られる点でヘテロ接合電界効果型トランジスタ３００は有利である。
　所望するトランジスタの動作条件に応じて、ヘテロ接合電界効果型トランジスタ１００～３００の何れかを採用すれば良い。
　なお、ヘテロ接合電界効果型トランジスタ３００を製作するには、図１５を用いて説明したゲート電極１３の形成時に、レジストマスクＲＭの開口部ＯＰの幅を狭くし、ゲート電極１３が高濃度ｎ型不純物領域５のＡｌＧａＮのバリア層４ａ側の端縁部上部からバリア層４ａの中央部上部にかけて形成されるようにすれば良い。
　＜実施の形態４＞
　図１８は、本発明に係る実施の形態４の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ４００の断面構成を示す斜視図である。なお、図１８においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１に示したヘテロ接合電界効果型トランジスタ１００では、ソース電極７およびドレイン電極８はＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１およびＡｌＯｃのゲート絶縁膜１２ａの積層膜で覆われた構成となっているが、ヘテロ接合電界効果型トランジスタ４００では、ソース電極７およびドレイン電極８はゲート絶縁膜１２ａのみで覆われている。
　ただし、ゲート電極１３のソース電極７側の端縁部は、キャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置している。すなわち、ゲート電極１３のソース電極７側の端縁部の下部の高濃度ｎ型不純物領域５上のみに、キャップ絶縁膜１０ａおよび電子供給絶縁膜１１がこの順に積層され、この積層膜をゲート絶縁膜１２ａが覆っている。
　また、ゲート電極１３のドレイン電極８側の端縁部は、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介してバリア層４ａの上部に位置している。
　このような構成のヘテロ接合電界効果型トランジスタ４００においてもヘテロ接合電界効果型トランジスタ１００および２００と同様に、ノーマリオフ動作と高耐圧動作の両立が実現される。
　ヘテロ接合電界効果型トランジスタ４００を製作するには、図１１を用いて説明したレジストパターンを用いたキャップ絶縁膜１０ａの除去時に、ゲート電極１３のソース電極７側の端縁部の下部の高濃度ｎ型不純物領域５上のみにキャップ絶縁膜１０ａが残るようにキャップ絶縁膜１０ａを除去する。そして、図１３を用いて説明したレジストパターンを用いた電子供給絶縁膜１１ａの除去時に、バリア層４ａの上部から高濃度ｎ型不純物領域６の端縁部上部にかけての領域と、高濃度ｎ型不純物領域５上のキャップ絶縁膜１０ａの上部のみに電子供給絶縁膜１１ａが残るように電子供給絶縁膜１１ａを除去するようにすれば良い。
　　＜変形例１＞
　図１９は、本発明に係る実施の形態４の変形例１の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ４０１の断面構成を示す斜視図である。なお、図１９においては、図１８を用いて説明したヘテロ接合電界効果型トランジスタ４００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１８に示したヘテロ接合電界効果型トランジスタ４００では、ゲート電極１３のソース電極７側の端縁部は、キャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置していたが、ヘテロ接合電界効果型トランジスタ４０１では、ゲート電極１３のソース電極７側の端縁部は、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置している。すなわち、ゲート電極１３のソース電極７側の端縁部の下部の高濃度ｎ型不純物領域５上に、電子供給絶縁膜１１が形成され、この電子供給絶縁膜１１をゲート絶縁膜１２ａが覆っている。
　なお、ゲート電極１３のドレイン電極８側の端縁部は、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介してバリア層４ａの上部に位置している構成は、ヘテロ接合電界効果型トランジスタ４００と同じである。
　ヘテロ接合電界効果型トランジスタ４０１を製作するには、図１１を用いて説明したキャップ絶縁膜１０ａの製造工程が不要となり、図１３を用いて説明したレジストパターンを用いた電子供給絶縁膜１１ａの除去時に、バリア層４ａの上部から高濃度ｎ型不純物領域６の端縁部上部にかけての領域と、ゲート電極１３のソース電極７側の端縁部の下部の高濃度ｎ型不純物領域５上のみに電子供給絶縁膜１１が残るように電子供給絶縁膜１１を除去するようにすれば良い。
　　＜変形例２＞
　図２０は、本発明に係る実施の形態４の変形例２の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ４０２の断面構成を示す斜視図である。なお、図２０においては、図１８を用いて説明したヘテロ接合電界効果型トランジスタ４００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１８に示したヘテロ接合電界効果型トランジスタ４００では、ゲート電極１３のソース電極７側の端縁部は、キャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置していたが、ヘテロ接合電界効果型トランジスタ４０２では、ゲート電極１３のソース電極７側の端縁部は、ゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５の上部に位置している。
　なお、ゲート電極１３のドレイン電極８側の端縁部は、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介してバリア層４ａの上部に位置している構成は、ヘテロ接合電界効果型トランジスタ４００と同じである。
　また、ゲート電極１３は、高濃度ｎ型不純物領域５のＡｌＧａＮのバリア層４ａ側の端縁部上部からバリア層４ａの中央部上部にかけて延在するように形成されており、幅が狭くなっている。すなわち、ゲート電極１３のソース電極７側の端縁部を電界緩和構造としないので、ゲート容量を低減するためにゲート電極１３の幅を狭くしている。
　ヘテロ接合電界効果型トランジスタ４０２を製作するには、図１１を用いて説明したキャップ絶縁膜１０ａの製造工程が不要となり、図１３を用いて説明したレジストパターンを用いた電子供給絶縁膜１１ａの除去時に、バリア層４ａの上部から高濃度ｎ型不純物領域６の端縁部上部にかけての領域と、ゲート電極１３のソース電極７側の端縁部の下部の高濃度ｎ型不純物領域５上のみに電子供給絶縁膜１１が残るように電子供給絶縁膜１１を除去するようにすれば良い。
　また、図１５を用いて説明したゲート電極１３の形成時に、レジストマスクＲＭの開口部ＯＰの幅を狭くし、ゲート電極１３が高濃度ｎ型不純物領域５のＡｌＧａＮのバリア層４ａ側の端縁部上部からバリア層４ａの中央部上部にかけて形成されるようにすれば良い。
　なお、以上説明したヘテロ接合電界効果型トランジスタ４００、４０２および４０２の構成は、ソース電極７およびドレイン電極８を構成する材料が、キャップ絶縁膜１０ａおよび電子供給絶縁膜１１を除去する際に用いるフッ酸に対する耐性がある場合に有効な構成となる。
　ソース電極７およびドレイン電極８を構成する材料が、フッ酸に対する耐性がない場合は、実施の形態１～３のヘテロ接合電界効果型トランジスタ１００～３００の構成を採れば良い。
　＜実施の形態５＞
　　＜装置構成＞
　図２１は、本発明に係る実施の形態５の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ５００の断面構成を示す斜視図である。なお、図２１においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１に示したヘテロ接合電界効果型トランジスタ１００では、ソース電極７およびドレイン電極８はＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１およびＡｌＯｃのゲート絶縁膜１２ａの積層膜で覆われた構成となっているが、ヘテロ接合電界効果型トランジスタ５００では、ソース電極７およびドレイン電極８の上面はゲート絶縁膜１２ａのみで覆われており、キャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａの積層膜はソース電極７およびドレイン電極８の側面に接している。この構成以外はヘテロ接合電界効果型トランジスタ１００と同じであり、ヘテロ接合電界効果型トランジスタ１００と同様に、ノーマリオフ動作と高耐圧動作の両立が実現される。
　　＜製造方法＞
　次に、ヘテロ接合電界効果型トランジスタ５００の製造方法の一例について、製造工程を順に示す図６、図７、図２２～図２９を用いて説明する。なお、図２２～図２９においては、図１に示したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　まず、実施の形態１において図６を用いて説明したように、ＳｉＣの基板１上にＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を用いて、ＡｌＮで構成されるバッファ層２、ＧａＮで構成されるチャネル層３ａおよびＡｌＧａＮで構成されるバリア層４ａをこの順に成長させる。
　次に、実施の形態１において図７を用いて説明したように、レジストパターン等をマスクとして、イオン注入法等用いて、注入ドーズ量１×１０１３～１×１０１６ｃｍ－２、注入エネルギー１０～１０００ｋｅＶの条件で、窒化物半導体においてｎ型不純物となるＳｉ等のイオンを所望の領域にドーピングする。その後、例えばＲＴＡ法などを用いて窒素雰囲気中で８００～１５００℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、高濃度ｎ型不純物領域５および高濃度ｎ型不純物領域６を形成する。
　次に、図２２に示す工程において、トランジスタを作製する領域外にイオン注入法を用いてＺｎイオンを注入して、バリア層４ａの最表面からバッファ層２内に達する素子分離領域９を形成する。なお、実施の形態１において説明いたように、Ｚｎイオンを注入してＧａＮを高抵抗化する技術は周知である。
　次に、図２３に示す工程において、素子分離領域９、高濃度ｎ型不純物領域５および６が形成されたチャネル層３ａ上に、例えばプラズマＣＶＤ法を用いてＳｉＮａで構成されるキャップ絶縁膜１０ａを堆積する。
　次に、図２４に示す工程において、レジストパターン等をマスクとして、バッファードフッ酸等を用いたウェットエッチング法を用いて、所望の領域のキャップ絶縁膜１０ａを除去する。除去する領域としてはバリア層４ａの一部上部からバリア層４ａに隣接する高濃度ｎ型不純物領域６の端縁部上部にかけての領域である。
　次に、図２５に示す工程において、キャップ絶縁膜１０ａ上およびキャップ絶縁膜１０ａで覆われていない高濃度ｎ型不純物領域６上およびＡｌＧａＮのバリア層４ａ上に、例えばプラズマＣＶＤ法を用いてＳｉＯｂで構成される電子供給絶縁膜１１を堆積する。
　次に、電子供給絶縁膜１１上に、ソース電極７およびドレイン電極８を形成する領域が開口部となったレジストマスクを形成し、当該レジストマスクをエッチングマスクとして、バッファードフッ酸等を用いたウェットエッチング法を用いて、ソース電極７およびドレイン電極８を形成する領域の電子供給絶縁膜１１およびキャップ絶縁膜１０ａを除去する。
　その後、エッチングマスク上および開口部に蒸着により金属の多層膜を堆積し、エッチングマスクをリフトオフ法を用いて除去することで、ソース電極７およびドレイン電極８を形成する領域に金属の多層膜を残す。その後、図２７に示す工程において、ＲＴＡ法などを用いて窒素雰囲気中で７００～９００℃の温度で熱処理を行い、堆積した多層膜を合金化させて、ソース電極７およびドレイン電極８を形成すると同時に、バリア層４ａと電子供給絶縁膜１１とが接する領域の界面に発生する正の電荷を増加させる。
　金属の多層膜としては、例えばＴｉ（チタン）とＡｌの多層膜が挙げられるが、高濃度ｎ型不純物領域上に形成する場合は、電極として使用される一般的な金属であれば何でもオーミックコンタクトが得られるので特に限定はない。
　次に、図２７に示す工程において、レジストパターン等をマスクとして、バッファードフッ酸等を用いたウェットエッチング法を用いて、所望の領域のキャップ絶縁膜１０ａおよび電子供給絶縁膜１１を除去する。除去する領域としては高濃度ｎ型不純物領域５側のバリア層４ａの一部上部からバリア層４ａに隣接する高濃度ｎ型不純物領域５の端縁部上部にかけての領域である。
　次に、図２８に示す工程において、電子供給絶縁膜１１上および電子供給絶縁膜１１で覆われていないソース電極７およびドレイン電極８の上面、高濃度ｎ型不純物領域５上およびバリア層４ａ上に、例えば原子層堆積法を用いてＡｌＯｃで構成されるゲート絶縁膜１２ａを堆積する。
　次に、図２９に示す工程において、ゲート絶縁膜１２ａ上にゲート電極１３を形成したい部分が開口部ＯＰとなったレジストマスクＲＭを形成する。その後、レジストマスクＲＭ上および開口部ＯＰ内に蒸着によりＮｉで構成される金属膜を形成し、レジストマスクＲＭをリフトオフ法を用いて除去することでゲート電極１３を形成して、図２１に示すヘテロ接合電界効果型トランジスタ５００を得る。
　以上説明したヘテロ接合電界効果型トランジスタ５００の製造プロセスでは、図２６に示したように、ソース電極７およびドレイン電極８の形成を、図２５に示した電子供給絶縁膜１１の堆積後に実施する製造プロセスとなっている。これにより、ソース電極７およびドレイン電極８が、キャップ絶縁膜１０ａおよび電子供給絶縁膜１１を除去する際に用いられるフッ酸に曝されることがなく、ソース電極７およびドレイン電極８を構成する材料が、フッ酸に対する耐性がない場合に適した製造プロセスとなる。
　＜実施の形態６＞
　図３０は、本発明に係る実施の形態６の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ６００の断面構成を示す斜視図である。なお、図３０においては、図１６を用いて説明したヘテロ接合電界効果型トランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図３０に示すヘテロ接合電界効果型トランジスタ６００は、図１に示したヘテロ接合電界効果型トランジスタ１００および図１６に示したヘテロ接合電界効果型トランジスタ２００と比較して、高濃度ｎ型不純物領域５の形成される領域が異なっている。すなわち、ヘテロ接合電界効果型トランジスタ１００および２００では、高濃度ｎ型不純物領域５は、ソース電極７の下側の領域からゲート電極１３の下側に至る領域にかけて形成されているが、ヘテロ接合電界効果型トランジスタ６００では、高濃度ｎ型不純物領域５のゲート電極１３側の端縁部がゲート電極の下側の領域には達しないように形成されている。すなわち、ゲート電極１３のソース電極７側の端縁部の下方には、高濃度ｎ型不純物領域５が形成されていない。
　このような構成のヘテロ接合電界効果型トランジスタ６００においてもヘテロ接合電界効果型トランジスタ１００および２００と同様に、ノーマリオフ動作と高耐圧動作の両立が実現される。
　一方、高濃度ｎ型不純物領域５および６は、イオン注入法またはエピタキシャル成長法で形成されるので、シート抵抗は、バリア層４ａとチャネル層３ａとの間に発生する２ＤＥＧによるシート抵抗と比較して低い値が得られ、高濃度ｎ型不純物領域５がゲート電極１３の下方に達していないヘテロ接合電界効果型トランジスタ６００のオン抵抗は、ヘテロ接合電界効果型トランジスタ１００および２００に比べて高くなる可能性がある。
　しかし、バリア層４ａと電子供給絶縁膜１１との界面に発生する正の電荷量が十分に大きく、この領域のシート抵抗がトランジスタのオン抵抗に影響を与えない程度に十分に低くければヘテロ接合電界効果型トランジスタ１００および２００と同様の動作特性が得られる。
　　＜変形例＞
　図３１は、本発明に係る実施の形態６の変形例の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ６０１の断面構成を示す斜視図である。なお、図３１においては、図３０を用いて説明したヘテロ接合電界効果型トランジスタ６００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図３０に示したヘテロ接合電界効果型トランジスタ６００では、ソース電極７およびドレイン電極８はＳｉＮａのキャップ絶縁膜１０ａ、ＳｉＯｂの電子供給絶縁膜１１およびＡｌＯｃのゲート絶縁膜１２ａの積層膜で覆われた構成となっているが、ヘテロ接合電界効果型トランジスタ６０１では、ソース電極７およびドレイン電極８はゲート絶縁膜１２ａのみで覆われている。
　ただし、ゲート電極１３のソース電極７側の端縁部は、キャップ絶縁膜１０ａ、電子供給絶縁膜１１およびゲート絶縁膜１２ａを介して高濃度ｎ型不純物領域５とバリア層４ａとの境界の上部に位置している。すなわち、ゲート電極１３のソース電極７側の端縁部の下部のみに、キャップ絶縁膜１０ａおよび電子供給絶縁膜１１がこの順に積層され、この積層膜をゲート絶縁膜１２ａが覆っている。
　このような構成のヘテロ接合電界効果型トランジスタ６０１においてもヘテロ接合電界効果型トランジスタ１００および２００と同様に、ノーマリオフ動作と高耐圧動作の両立が実現される。
　また、バリア層４ａと電子供給絶縁膜１１との界面に発生する正の電荷量が十分に大きく、この領域のシート抵抗がトランジスタのオン抵抗に影響を与えない程度に十分に低くければヘテロ接合電界効果型トランジスタ１００および２００と同様の動作特性が得られる。
　＜実施の形態７＞
　　＜装置構成＞
　図３２は、本発明に係る実施の形態７の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ７００の断面構成を示す斜視図である。なお、図３２においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１に示したヘテロ接合電界効果型トランジスタ１００では、ゲート電極１３が形成された領域を除き、最表面にはゲート絶縁膜１２ａが形成された構成となっているが、ヘテロ接合電界効果型トランジスタ７００では、ゲート電極１３およびゲート絶縁膜１２ａがＳｉＮｄで構成される被覆絶縁膜１４ａで覆われた構成となっている。これにより、ゲート電極１３形成後に熱処理を実施する場合のドレイン電流の低下を防ぐことが可能となる。これについては、以下に詳述する。
　本実施の形態７におけるヘテロ接合電界効果型トランジスタ７００では、ゲート電極１３の下側のゲート絶縁膜１２ａとバリア層４ａの間に界面準位が形成されることによるドレイン電流の低下が懸念される。この界面準位は、国際公開第２０１８／０３７５３０号に開示されるように、ゲート電極１３を形成した後に、３００～７００℃で熱処理することで低減が可能である。また、国際公開第２０１８／２２０７４１号に開示されるように、ゲート電極１３を形成したのちに、ゲート電極１３に電圧を印加しながら２５０～３００℃の熱処理を実施することでも低減が可能である。
　しかしながら、本発明に係る実施の形態１～６の図１、図１６～２１に記載のヘテロ接合電界効果型トランジスタにおいては、ゲート電極１３を形成した後のドリフト領域Ｂにおいてゲート絶縁膜１２ａが最表面に形成された状態で熱処理を実施すると、ドリフト領域Ｂにおけるチャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧの濃度が減少し、この領域が高抵抗化する結果、ドレイン電流が低下してしまう。
　次に上述した、ドリフト領域Ｂにおいてゲート絶縁膜１２ａが最表面に形成された状態で熱処理を実施することによりチャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧにおけるシート抵抗Ｒｓｃｈが上昇する現象、およびゲート絶縁膜１２ａがＳｉＮｄで構成される被覆絶縁膜１４ａで覆われた構成とすることによって、このシート抵抗Ｒｓｃｈの上昇が抑制される現象を検証した結果を示す。
　図３３および図３４は、検証に用いたサンプル９１とサンプル９２の断面構成を示す斜視図である。サンプル９１とサンプル９２においては、図２に示したサンプル９０と同一の構成については同一の符号を付し、重複する説明は省略する。
　サンプル９１においては、基板１から電子供給絶縁膜１１までの構成はサンプル９０と同一であり、電子供給絶縁膜１１の表面を覆うようにゲート絶縁膜１２ａが形成されている。
　このような構成は、図２に示されるサンプル９０の表面の電子供給絶縁膜１１上に、例えば原子層堆積法を用いてＡｌＯｃで構成されるゲート絶縁膜１２ａを堆積することによって作製が可能となる。
　サンプル９２においては、基板１からゲート絶縁膜１２ａまでの構成はサンプル９１と同一であり、ゲート絶縁膜１２ａの表面を覆うようにＳｉＮｄで構成される被覆絶縁膜１４ａが形成されている。
　このような構成は、図３３に示されるサンプル９１の表面のゲート絶縁膜１２ａ上に、例えばプラズマＣＶＤ法を用いてＳｉＮｄで構成される被覆絶縁膜１４ａを堆積することによって作製が可能となる。
　図３５および図３６は、それぞれ図３３に示すサンプル９１および図３４に示すサンプル９２において、ソース電極７とドレイン電極８の間で測定した電流－電圧（Ｉ－Ｖ）特性であり、横軸を電圧（Voltage：単位Ｖ）、縦軸を電流密度（Current density：単位Ａ／ｍｍ）としている。
　図３５には、ゲート絶縁膜１２ａを堆積した直後での測定結果Ｃ４（After Ａｌ２Ｏ３ deposition）とゲート絶縁膜１２ａ堆積後に３００℃で５分間熱処理した後での測定結果Ｃ５（After 300℃ Anneal）を示している。なお、同一基板上に２つのサンプルを作成して測定しているので、何れの測定結果も２つの特性が示されている。
　図３６には、被覆絶縁膜１４ａを堆積した直後での測定結果Ｃ６（After ＳｉＮｄ deposition）と被覆絶縁膜１４ａ堆積後に３００℃で５分間熱処理した後での測定結果Ｃ７（After 300℃ Anneal）を示している。なお、同一基板上に２つのサンプルを作成して測定しているので、何れの測定結果も２つの特性が示されている。
　高濃度ｎ型不純物領域５および６の幅は１００μｍとし、高濃度ｎ型不純物領域５と６の間の距離は４μｍ（Ｌ＝４μｍ）とした。また、図３５、図３６にはバリア層４ａのＡｌ組成と厚さがそれぞれ２０％と５ｎｍの場合と、Ａｌ組成と厚さがそれぞれ１５％と７ｎｍの場合の特性が示されている。
　図３５に示すように被覆絶縁膜１４ａを形成しない場合には、３００℃の熱処理によって、電流値が０．０５Ａ／ｍｍ以下に大きく減少する結果となった。これに対して、図３６に示すように被膜絶縁膜１４ａを形成した場合には、３００℃の熱処理によって、電流値が減少したものの、０．２Ａ/ｍｍ以上の値が得られた。
　これらの結果から、ゲート絶縁膜１２ａ（ＡｌＯｃ）上に被覆絶縁膜１４ａ（ＳｉＮｄ）を形成した場合には、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧによるシート抵抗が熱処理により増加する現象が抑制されることが実験的に確認された。
　ゲート絶縁膜１２ａを形成した後の熱処理により、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧによるシート抵抗が熱処理により増加する現象は、ゲート絶縁膜１２ａを形成した後の熱処理により、ＳｉＯｂとＡｌＧａＮとの界面に誘起される正の電荷が減少し、これに伴って、チャネル層３ａとバリア層４ａの界面に発生する２ＤＥＧが減少したことが原因と言える。そして被覆絶縁膜１４ａには、ＳｉＯｂとＡｌＧａＮとの界面に誘起される正の電荷の減少を抑制する効果があると言える。
　なお、被覆絶縁膜１４ａをＳｉＮｄとして表しているのは、Ｓｉ（シリコン）とＮ（窒素）の化合物であるが、堆積膜であるので、組成が必ずしも一般的なＳｉ３Ｎ４となっているとは限らないためである。
　また、図３７および図３８には、高濃度ｎ型不純物領域５と６の間の距離が２～２０μｍの範囲で異なったパターンを用いて測定したＩ－Ｖ特性から求めたシート抵抗（Sheet resistance：単位Ω／ｓｑ）を示す。
　図３７には、図３３に示すサンプル９１における３００℃の熱処理前後のシート抵抗をそれぞれ■と◇として表し、図３８には、図３４に示すサンプル９２における３００℃の熱処理前後のシート抵抗をそれぞれ■と◇として表す。
　図３７より、被覆絶縁膜１４ａを形成しない場合に、３００℃の熱処理によってシート抵抗は１桁程度も増加することが確認された。また図３８より、被覆絶縁膜１４ａを形成した場合には、シート抵抗の増加は大幅に抑制されることが確認された。
　以上説明したように、実施の形態７のヘテロ接合電界効果型トランジスタ７００においては、ノーマリオフ動作と高耐圧動作の両立が実現される。
　　＜製造方法＞
　次に、ヘテロ接合電界効果型トランジスタ７００の製造方法の一例について、製造工程を順に示す図６～図１５、図１、図３２を用いて説明する。
　まず、実施の形態１において図６～図１５を用いて説明したように、図１に示すヘテロ接合電界効果型トランジスタ１００を得る。
　次に、ゲート電極１３とゲート絶縁膜１２ａの上に、例えばプラズマＣＶＤ法を用いてＳｉＮｄで構成される被覆絶縁膜１４ａを堆積して、図３２に示すヘテロ接合電界効果型トランジスタ７００を得る。
　次に、ゲート絶縁膜１２ａとバリア層４ａの間に形成される界面準位を低減する目的で少なくとも３００℃での熱処理を実施する。
　このように、被膜絶縁膜１４ａを形成した後に界面準位を低減するための熱処理を実施することで、この熱処理による電流低下を抑制することができる。
　　＜変形例１＞
　図３９は、本発明に係る実施の形態７の変形例１の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ７０１の断面構成を示す斜視図である。なお、図３９においては、図３２を用いて説明したヘテロ接合電界効果型トランジスタ７００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図３２に示したヘテロ接合電界効果型トランジスタ７００では、被覆絶縁膜１４ａがトランジスタ７００の全領域を覆うように形成されているが、図３９に示したヘテロ接合電界効果型トランジスタ７０１では、被覆絶縁膜１４ａがゲート電極１３の側面からゲート絶縁膜１２ａの段差部分の側面の間を埋め込むように設けられ、ドリフト領域Ｂの上方を覆うように形成されている。なお、このような構成は、ヘテロ接合電界効果型トランジスタ７００を形成した後、被覆絶縁膜１４ａを選択的に除去することで得られる。
　ゲート絶縁膜１２ａ形成後の熱処理によるドレイン電流の低下は、ドリフト領域Ｂにおける抵抗増加によって引き起こされるため、少なくともこの領域が被覆絶縁膜１４ａで覆われていれば、ドレイン電流の低下を抑制することが可能となる。
　　＜変形例２＞
　図４０は、本発明に係る実施の形態７の変形例２の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ７０２の断面構成を示す斜視図である。なお、本変形例は実施の形態６のヘテロ接合電界効果型トランジスタ６００に被覆絶縁膜１４ａを設けた構成としており、図４０においては、図３０を用いて説明したヘテロ接合電界効果型トランジスタ６００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図３０に示すヘテロ接合電界効果型トランジスタ６００は、図１に示したヘテロ接合電界効果型トランジスタ１００および図１６に示したヘテロ接合電界効果型トランジスタ２００と比較して、高濃度ｎ型不純物領域５の形成される領域が異なっている。すなわち、ヘテロ接合電界効果型トランジスタ１００および２００では、高濃度ｎ型不純物領域５は、ソース電極７の下側の領域からゲート電極１３の下側に至る領域にかけて形成されているが、ヘテロ接合電界効果型トランジスタ６００では、高濃度ｎ型不純物領域５のゲート電極１３側の端縁部がゲート電極の下側の領域には達しないように形成されている。すなわち、ゲート電極１３のソース電極７側の端縁部の下方には、高濃度ｎ型不純物領域５が形成されていない。
　このような構成のヘテロ接合電界効果型トランジスタ６００では、ゲート絶縁膜１２ａを形成した後に熱処理を実施することによって、高濃度ｎ型不純物領域５からゲート電極１３の下側までの領域でも抵抗が増加し、ドレイン電流が減少する。これを抑制するために、図４０に示すように、被覆絶縁膜１４ａをヘテロ接合電界効果型トランジスタ７００の全領域を覆うように形成し、上記領域の上方を被覆絶縁膜１４ａで覆っている。
　＜実施の形態８＞
　図４１は、本発明に係る実施の形態８の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ８００の断面構成を示す斜視図である。なお、図４１においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　以上説明した実施の形態１～７のヘテロ接合電界効果型トランジスタにおいては、チャネル層３ａはＧａＮで構成され、バリア層４ａはＡｌＧａＮで構成されるものとして説明したが、必ずしもＧａＮおよびＡｌＧａＮを用いる必要はなく、実施の形態１～７のヘテロ接合電界効果型トランジスタが奏する効果は、チャネル層およびバリア層がＧａＮおよびＡｌＧａＮ以外の窒化物半導体で構成されていても同様に得られる。
　図４１に示すヘテロ接合電界効果型トランジスタ８００は、ＧａＮで構成されるチャネル層３ａおよびＡｌＧａＮで構成されるバリア層４ａを、それぞれ、Ａｌｘ１Ｉｎｙ１Ｇａ１－ｘ１－ｙ１Ｎ（窒化アルミニウムインジウムガリウム）で構成されるチャネル層３およびＡｌｘ２Ｉｎｙ２Ｇａ１－ｘ２－ｙ２Ｎで構成されるバリア層４としている。なお、バリア層４を構成するＡｌｘ２Ｉｎｙ２Ｇａ１－ｘ２－ｙ２Ｎは、チャネル層３を構成するＡｌｘ１Ｉｎｙ１Ｇａ１－ｘ１－ｙ１Ｎよりもバンドギャップが大きいものとする。
　ヘテロ接合電界効果型トランジスタ８００は、図６を用いて説明したチャネル層３ａおよびバリア層４ａの成長の代わりに、ＩｎｚＡｌｘＧａ１－ｘ－ｚＮ（０＜ｘ≦１、０＜ｚ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニア等を流量、圧力および温度（成長条件）を調整してチャネル層３およびバリア層４を成長させることで、それぞれ所望の組成のチャネル層３およびバリア層４を形成することで得られる。
　＜実施の形態９＞
　図４２は、本発明に係る実施の形態９の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ９００の断面構成を示す斜視図である。なお、図４２においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　以上説明した実施の形態１～８のヘテロ接合電界効果型トランジスタにおいては、キャップ絶縁膜１０ａはＳｉＮａで構成されるものとして説明したが、７００℃以上の熱処理を実施する際に、バリア層を構成する窒化物半導体からの窒素の脱離を抑制することができれば、キャップ絶縁膜は必ずしもＳｉＮａで構成される必要はなく、図４２に示すように、例えばＡｌＮｄ（窒化アルミ）またはＢＮｅ（窒化ボロン）等の絶縁膜または半導体膜で構成されたキャップ絶縁膜１０を用いても良い。このような構成を有するヘテロ接合電界効果型トランジスタ９００は、実施の形態１～８のヘテロ接合電界効果型トランジスタが奏する効果と同様の効果を奏する。
　ヘテロ接合電界効果型トランジスタ９００は、図１０を用いて説明したキャップ絶縁膜１０ａの堆積の代わりに、ＡｌまたはＢで構成されるターゲットを用いたスパッタ法等を用いてＡｌＮｄまたはＢＮｅを堆積させてキャップ絶縁膜１０を形成することで得られる。
　＜実施の形態１０＞
　図４３は、本発明に係る実施の形態１０の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１０００の断面構成を示す斜視図である。なお、図４３においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　以上説明した実施の形態１～９のヘテロ接合電界効果型トランジスタにおいては、ゲート絶縁膜１２ａはＡｌＯｃで構成されるものとして説明したが、バリア層がＡｌｘ１Ｉｎｙ１Ｇａ１－ｘ１－ｙ１Ｎで構成される場合は、それよりもバンドギャップが大きい絶縁体または半導体で構成され、かつ、ＳｉＯｂと比較してバリア層との界面に形成される正の電荷が少なくなる材料であれば、必ずしもＡｌＯｃで構成される必要はなく、図４３に示すように、例えば、ＡｌＧａｆＯａＮｇ（酸窒化アルミニウムガリウム）で構成されたゲート絶縁膜１２を用いても良い。
　このような構成を有するヘテロ接合電界効果型トランジスタ１０００は、実施の形態１～９のヘテロ接合電界効果型トランジスタが奏する効果と同様の効果を奏する。
　ヘテロ接合電界効果型トランジスタ１０００は、図１４を用いて説明したゲート絶縁膜１２ａの堆積の代わりに、ゲート絶縁膜の原料ガスとなる、トリメチルアルミニウム、トリメチルガリウム、酸素、オゾンおよび窒素等を流量および圧力、温度（堆積条件）を調整して、ＡｌＧａｆＯａＮｇを堆積させてゲート絶縁膜１２を形成することで得られる。
　＜実施の形態１１＞
　図４４は、本発明に係る実施の形態１１の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１１００の断面構成を示す斜視図である。なお、図４４においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　以上説明した実施の形態７のヘテロ接合電界効果型トランジスタにおいては、被覆絶縁膜１４ａはＳｉＮｄで構成されるものとして説明したが、ゲート絶縁膜１２を形成した後の熱処理により、ＳｉＯｂとＡｌＧａＮとの界面に誘起される正の電荷が減少することを抑制することができれば、必ずしもＳｉＮｄで構成される必要はなく、図４４に示すように、例えばＡｌＮｄ（窒化アルミ）またはＢＮｅ（窒化ボロン）等の絶縁膜または半導体膜で構成された被覆絶縁膜１４を用いても良い。このような構成を有するヘテロ接合電界効果型トランジスタ１１００は、実施の形態７のヘテロ接合電界効果型トランジスタが奏する効果と同様の効果を奏する。
　ヘテロ接合電界効果型トランジスタ１１００は、図３２を用いて説明した被覆絶縁膜１４ａの堆積の代わりに、ＡｌまたはＢで構成されるターゲットを用いたスパッタ法等を用いてＡｌＮｄまたはＢＮｅを堆積させて被覆絶縁膜１４を形成することで得られる。
　＜実施の形態１２＞
　図４５は、本発明に係る実施の形態１２の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１２００の断面構成を示す斜視図である。なお、図４５においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４１に示した実施の形態８のヘテロ接合電界効果型トランジスタ８００においては、チャネル層３がＡｌｘ１Ｉｎｙ１Ｇａ１－ｘ１－ｙ１Ｎで構成されていたが、図４５に示すヘテロ接合電界効果型トランジスタ１２００は、チャネル層３の代わりにＡｌｘ１Ｇａ１－ｘ１Ｎ（ｙ１＝０）で構成されるチャネル層３ｂを備えている。
　このようにＡｌｘ１Ｇａ１－ｘ１Ｎで構成されるチャネル層３ｂを備えることで、４元素で構成されるＡｌｘ１Ｉｎｙ１Ｇａ１－ｘ１－ｙ１Ｎで構成されるチャネル層３を備えた構成と比較して、チャネル層３ｂとバリア層４ａとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が抑制されるため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流の増加が図れる。
　また、Ａｌ組成（ｘ１）が比較的大きい材料を用いれば、バンドギャップが大きくなるため、高電圧を印加しても壊れにくくなり、高電圧動作が可能となる。この場合のｘ１は、原理的にはｘ１＜１の範囲となるが、現実的には、バリア層とのＡｌ組成比の差を数パーセントとする必要があるので、バリア層をＡｌＮとした場合には、ｘ１は０．９７～０．９８の範囲となる。これに加えて、移動度および電子濃度が所望の値となるように調整してｘ１および他の組成を決めることとなる。
　また、チャネル層の構成元素数が減ることで、結晶成長が容易になるため、結晶中の欠陥を低減しやすく、欠陥に起因して発生するリーク電流および電流コラプスといった諸特性の改善が図れる。
　なお、チャネル層の構成元素数に着目すれば、図１に示した実施の形態１のヘテロ接合電界効果型トランジスタ１００では、ＧａＮ（ｘ１＝０、ｙ１＝０）で構成されるチャネル層３ａを備えた構成となっている。このようにＧａＮで構成されるチャネル層３ａを備えることで、３元素で構成されるＡｌｘ１Ｇａ１－ｘ１Ｎで構成されるチャネル層３ｂを備えた構成と比較して、さらに合金散乱が抑制されるため、ヘテロ界面に形成されるチャネルにおける電子の移動度がさらに向上し、さらなるドレイン電流の増加が図れる。また、結晶成長もさらに容易となり、チャネル層３ａに意図せずに混入する不純物も低減できるため、これらの不純物による電子トラップが要因となって生じる電流コラプスを抑制することが可能となる。また、結晶成長がさらに容易になることで、結晶中の欠陥を低減しやすく、欠陥に起因して発生するリーク電流および電流コラプスといった諸特性の改善が図れる。
　なお、本実施の形態では、図４１の構成と図４５の構成、および図１の構成と図４５の構成を対比するようにチャネル層を構成する材料について説明したが、他の実施の形態のチャネル層をチャネル層３ｂと置き換えることで、本実施の形態のヘテロ接合電界効果型トランジスタ１２００と同様の効果を奏することは言うまでもない。
　＜実施の形態１３＞
　図４６は、本発明に係る実施の形態１３の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１３００の断面構成を示す斜視図である。なお、図４６においては、図１を用いて説明したヘテロ接合電界効果型トランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４１に示したヘテロ接合電界効果型トランジスタ８００は、Ａｌｘ２Ｉｎｙ２Ｇａ１－ｘ２－ｙ２Ｎで構成されたバリア層４を備えていたが、図４６に示すヘテロ接合電界効果型トランジスタ１３００は、バリア層４の代わりにＡｌｘ２Ｇａ１－ｘ２Ｎ（ｙ２＝０）で構成されるバリア層４ａを備えている。
　このように、Ａｌｘ２Ｇａ１－ｘ２Ｎで構成されるバリア層４ａを備えることで、チャネル層３とバリア層４ａとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少するため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流の増加が図れる。また、バリア層の構成元素数が減ることで、結晶成長が容易になるため、結晶中の欠陥を低減しやすく、欠陥に起因して発生するリーク電流および電流コラプスといった諸特性の改善が図れる。
　　＜変形例１＞
　図４７は、本発明に係る実施の形態１３の変形例１の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１３０１の断面構成を示す斜視図である。なお、図４７においては、図４６を用いて説明したヘテロ接合電界効果型トランジスタ１１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４１に示したヘテロ接合電界効果型トランジスタ８００は、Ａｌｘ２Ｉｎｙ２Ｇａ１－ｘ２－ｙ２Ｎで構成されたバリア層４を備えていたが、図４７に示すヘテロ接合電界効果型トランジスタ１３０１は、バリア層４の代わりにＩｎｙ２Ａｌｙ２Ｎ（ｘ２＋ｙ２＝１）で構成されるバリア層４ｂを備えている。
　このように、Ｉｎｙ２Ａｌｙ２Ｎで構成されるバリア層４ｂを備えることで、チャネル層３とバリア層４ｂとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少するため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流の増加が図れる。また、バリア層の構成元素数が減ることで、結晶成長が容易になるため、結晶中の欠陥を低減しやすく、欠陥に起因して発生するリーク電流や電流コラプスといった諸特性の改善が図れる。
　　＜変形例２＞
　図４８は、本発明に係る実施の形態１３の変形例２の窒化物半導体で構成されるヘテロ接合電界効果型トランジスタ１３０２の断面構成を示す斜視図である。なお、図４８においては、図４６を用いて説明したヘテロ接合電界効果型トランジスタ１３００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４１に示したヘテロ接合電界効果型トランジスタ８００は、Ａｌｘ２Ｉｎｙ２Ｇａ１－ｘ２－ｙ２Ｎで構成されたバリア層４を備えていたが、図４８に示すヘテロ接合電界効果型トランジスタ１３０２は、バリア層４の代わりにＡｌＮ（ｘ２＝０、ｙ２＝０）で構成されるバリア層４ｃを備えている。
　このように、ＡｌＮで構成されるバリア層４ｃを備えることで、チャネル層３とバリア層４ｃの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱がさらに減少するため、ヘテロ界面に形成されるチャネルにおける電子の移動度がさらに向上する。また、バリア層の構成元素数が減ることで結晶成長が容易になるため、結晶中の欠陥を低減しやすく、欠陥に起因して発生するリーク電流や電流コラプスといった諸特性の改善が図れる。
　なお、本実施の形態では、図４１の構成と図４６～図４８の構成を対比するようにバリア層を構成する材料について説明したが、他の実施の形態のバリア層をバリア層４ｂまたは４ｃと置き換えることで、本実施の形態のヘテロ接合電界効果型トランジスタ１３００～１３０２同様の効果を奏することは言うまでもない。
　＜実施の形態１４＞
　以上説明した実施の形態１～１３のヘテロ接合電界効果型トランジスタは、特に着目すべき構成のみについて説明したが、トランジスタとして動作すれば、以下に示すような構成を採ることができる。
　基板としてチャネル層と異なる材料のＳｉＣまたはＳｉを用いる場合には、バッファ層が必要となるが、基板として、チャネル層と同一材料のＧａＮまたはＡｌＧａＮまたはＡｌＩｎＧａＮを用いる場合には、バッファ層は必ずしも必要ではない。また、バッファ層は必ずしもノンドープとする必要はない。
　また、基板上にチャネル層、バリア層、電子供給絶縁膜、ゲート絶縁膜の４要素が形成されていれば、実施の形態１～１３で説明した最低限の効果は得られ、ノーマリオフ動作と高耐圧動作の両立が実現される。
　また、実施の形態１～１３のヘテロ接合電界効果型トランジスタは、トランジスタとして動作する最小限の半導体層しか記載していないが、トランジスタとして動作すれば、他の半導体層が形成されていても構わない。例えば、チャネル層の下側にチャネル層およびやバリア層とは組成が異なる窒化物半導体層が形成されていても構わない。
　また、チャネル層およびバリア層以外の窒化物半導体層は、必ずしもノンドープである必要はなく、トランジスタ動作に支障がない量であればＳｉ、Ｍｇ（マグネシウム）、Ｆｅ（鉄）、ＣおよびＧｅ（ゲルマニウム）などの不純物が含まれていても構わない。
　また、高濃度ｎ型不純物領域５および高濃度ｎ型不純物領域６にドーピングするｎ型不純物としては、Ｓｉ、Ｇｅ、酸素、および窒素空孔など、窒化物半導体においてｎ型のドーパントとして振舞う不純物であれば良い。
　また、キャップ絶縁膜１０は、バリア層４、高濃度ｎ型不純物領域５、高濃度ｎ型不純物領域６、ソース電極７およびドレイン電極８等の上側に形成された構成となっているが、実施の形態１～１３に記載の電界緩和構造の形成および熱処理時のバリア層表面の保護といった目的を達するための領域に形成されていれば、その他の領域には形成されていても、形成されていなくても構わない。例えば、ソース電極７およびドレイン電極８の上側には、キャップ絶縁膜１０は形成されていても、形成されていなくても、どちらでも構わない。
　また、ＳｉＯｂの電子供給絶縁膜１１は、ドリフト領域Ｂのバリア層４上に形成されてさえいれば、その他の領域には、形成されていても、形成されていなくても構わない。例えば、ソース電極７およびドレイン電極８の上側には、形成されていても、形成されていなくても、どちらでも構わない。
　また、ＳｉＯｂの電子供給絶縁膜１１は、必ずしも１層で構成される必要はなく、バリア層４と接する絶縁膜が、ＳｉＯｂで構成される電子供給絶縁膜であれば、その上にＡｌＧａｃＯａＮｂ、ＡｌＯａＮｂ、ＡｌＯａ、ＳｉＯ２、Ｓｉ３Ｎ４等の材料の異なる複数の層が堆積された構成でも構わない。
　また、ゲート絶縁膜１２ａは、少なくともゲート電極１３の下側の領域に形成されていれば良く、その他の領域には、形成されていても、形成されていなくても構わない。例えば、ソース電極７およびドレイン電極８の上側には、形成されていても、形成されていなくても、どちらでも構わない。
　また、ゲート絶縁膜１２ａは必ずしも１層で構成される必要はなく、バリア層４と接する絶縁膜が、上記の材料で構成される絶縁膜であれば、その上にＡｌＧａｃＯａＮｂ、ＡｌＯａＮｂ、ＡｌＯａ、ＳｉＯ２、Ｓｉ３Ｎ４等の材料が異なる複数の層が堆積された構成でもかまわない。
　また、ＳｉＮｄの被覆絶縁膜１４ａは、ドリフト領域Ｂのバリア層４上、もしくは高濃度ｎ型不純物領域５からゲート電極に至る領域のゲート絶縁膜１２上に形成されてさえいれば、その他の領域には、形成されていても、形成されていなくても構わない。例えば、ソース電極７およびドレイン電極８の上側には、形成されていても、形成されていなくても、どちらでも構わない。
　また、ＳｉＮｄの被覆絶縁膜１４ａは、必ずしも１層で構成される必要はなく、ゲート絶縁膜１２と接する絶縁膜が、ＳｉＯｂで構成される電子供給絶縁膜であれば、その上にＡｌＧａｃＯａＮｂ、ＡｌＯａＮｂ、ＡｌＯａ、ＳｉＯ２、Ｓｉ３Ｎ４等の材料の異なる複数の層が堆積された構成でも構わない。
　また、上記では、トランジスタとして動作する必要最小限の構成しか開示していないが、最終的には、保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホール等が形成されることで半導体装置として用いられる。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (16)

  1. 　基板と、
    　前記基板上に設けられた第１の窒化物半導体で構成されるチャネル層と、
    　前記チャネル層の上層部に設けられ、前記第１の窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２の窒化物半導体で構成されるバリア層と、
    　前記チャネル層の前記上層部に、前記バリア層を間に挟んで互いに間隔を開けて設けられたｎ型の第１の不純物領域およびｎ型の第２の不純物領域と、
    　前記第１の不純物領域および前記第２の不純物領域の上にそれぞれ設けられたソース電極およびドレイン電極と、
    　少なくとも前記バリア層の前記ソース電極側の端縁部を除く領域と接するように設けられた絶縁膜と、
    　前記バリア層の前記端縁部に接すると共に、前記バリア層の前記端縁部を除く前記領域に接して設けられた前記絶縁膜を少なくとも覆うように設けられたゲート絶縁膜と、
    　前記絶縁膜上の一部の領域上と、前記バリア層の前記端縁部の領域上を覆うように、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
    　前記バリア層の前記端縁部は、
    　前記第２の不純物領域とは離間した位置に設けられ、
    　前記バリア層における前記端縁部の前記チャネル層と前記バリア層の界面に発生する２次元電子ガスによるシート抵抗は１０ｋΩ／ｓｑ以上である、半導体装置。
  2. 　前記バリア層の前記絶縁膜と接する領域の前記チャネル層と前記バリア層の界面に発生する前記２次元電子ガスによるシート抵抗は１０ｋΩ／ｓｑ以下である、請求項１記載の半導体装置。
  3. 　前記チャネル層は、窒化アルミニウムインジウムガリウムで構成され、
    　前記バリア層は、窒化アルミニウムガリウムで構成され、
    　前記絶縁膜はシリコン酸化膜で構成され、
    　前記ゲート絶縁膜は、酸化アルミニウムまたは酸窒化アルミニウムガリウムで構成される、請求項１記載の半導体装置。
  4. 　前記チャネル層および前記バリア層は、
    　これらを構成する主要元素以外の元素のドーピング量が、少なくとも１×１０１７ｃｍ－３以下である、請求項１記載の半導体装置。
  5. 　前記ゲート絶縁膜は、
    　前記バリア層の前記端縁部に接すると共に、前記第１の不純物領域の前記バリア層側の端縁部にも接するように設けられる、請求項１記載の半導体装置。
  6. 　前記絶縁膜は、
    　前記第１の不純物領域の一部の領域に接するようにも形成され、
    　前記ゲート絶縁膜は、
    　前記第１の不純物領域の前記バリア層側の端縁部から、前記第１の不純物領域の前記一部の領域に接する前記絶縁膜を覆うように設けられ、
    　前記ゲート電極は、
    　前記第１の不純物領域の前記一部の領域に接する前記絶縁膜を覆う前記ゲート絶縁膜を覆うようにも設けられる、請求項１記載の半導体装置。
  7. 　少なくとも、前記第１の不純物領域の一部に接するように設けられたキャップ絶縁膜を備え、
    　前記絶縁膜は、
    　前記キャップ絶縁膜上にも設けられ、その上に前記ゲート絶縁膜および前記ゲート電極が設けられ、
    　前記キャップ絶縁膜は、
    　窒化シリコン、窒化アルミニウムおよび窒化ボロンの何れかで構成される、請求項１記載の半導体装置。
  8. 　前記キャップ絶縁膜は、
    　前記ソース電極および前記ドレイン電極に接するようにも形成される、請求項７記載の半導体装置。
  9. 　前記チャネル層は、
    　窒化アルミニウムガリウムで構成される、請求項１記載の半導体装置。
  10. 　前記チャネル層は、
    　窒化ガリウムで構成される、請求項１記載の半導体装置。
  11. 　前記バリア層は、
    　窒化アルミニウムガリウムで構成される、請求項１記載の半導体装置。
  12. 　前記ゲート絶縁膜は、
    　酸化アルミニウムで構成される、請求項１記載の半導体装置。
  13. 　少なくとも前記バリア層の前記端縁部を除く前記領域の上方の前記ゲート絶縁膜上を覆うように設けられた被覆絶縁膜をさらに備え、
    　前記被覆絶縁膜は、窒化シリコン、窒化アルミニウムおよび窒化ボロンの何れかで構成される、請求項１から請求項１２の何れか１項に記載の半導体装置。
  14. 　（ａ）基板上に第１の窒化物半導体で構成されるチャネル層を形成する工程と、
    　（ｂ）前記チャネル層の上層部に、前記第１の窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２の窒化物半導体で構成されるバリア層を形成する工程と、
    　（ｃ）前記チャネル層の前記上層部に、前記バリア層を間に挟んで互いに間隔を開けてｎ型の第１の不純物領域およびｎ型の第２の不純物領域を形成する工程と、
    　（ｄ）前記第１の不純物領域および前記第２の不純物領域の上に、それぞれソース電極およびドレイン電極を形成する工程と、
    　（ｅ）少なくとも前記バリア層の前記ソース電極側の端縁部を除く領域と接するように絶縁膜を形成し、７００～９００℃の熱処理を行う工程と、
    　（ｆ）少なくとも前記バリア層の前記端縁部を露出させる工程と、
    　（ｇ）前記工程（ｅ）で露出した前記バリア層の前記端縁部に接すると共に、前記バリア層の前記端縁部を除く前記領域に接して形成された前記絶縁膜を少なくとも覆うようにゲート絶縁膜を形成する工程と、
    　（ｈ）前記絶縁膜上の一部の領域上と、前記バリア層の前記端縁部の領域上を覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備え、
    　前記工程（ｅ）、（ｆ）、（ｇ）および（ｈ）は、この順に実施される、半導体装置の製造方法。
  15. 　前記工程（ｅ）の前に、
    　少なくとも前記バリア層の前記ソース電極側の前記端縁部を除く前記領域を覆うように、キャップ絶縁膜形成する工程を備え、
    　前記キャップ絶縁膜は、窒化シリコン、窒化アルミニウムおよび窒化ボロンの何れかで構成される、請求項１４記載の半導体装置の製造方法。
  16. 　前記工程（ｈ）の後、
    　（ｉ）少なくとも前記バリア層の前記端縁部を除く前記領域の上方の前記ゲート絶縁膜上を覆うように、被覆絶縁膜を形成する工程と、
    　前記工程（ｉ）の後、
    　少なくとも３００℃の熱処理を行う工程と、をさらに備え、
    　前記被覆絶縁膜は、窒化シリコン、窒化アルミニウムおよび窒化ボロンの何れかで構成される、請求項１４または請求項１５記載の半導体装置の製造方法。
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