WO2020213173A1 - 表示装置 - Google Patents

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WO2020213173A1
WO2020213173A1 PCT/JP2019/016893 JP2019016893W WO2020213173A1 WO 2020213173 A1 WO2020213173 A1 WO 2020213173A1 JP 2019016893 W JP2019016893 W JP 2019016893W WO 2020213173 A1 WO2020213173 A1 WO 2020213173A1
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electrode
upper layer
wiring
display device
layer
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PCT/JP2019/016893
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雅貴 山中
屹 孫
貴翁 斉藤
昌彦 三輪
庸輔 神崎
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シャープ株式会社
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Publication date
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Priority to PCT/JP2019/016893 priority patent/WO2020213173A1/ja
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    • G06F2203/04112—Electrode mesh in capacitive digitiser: electrode for touch sensing is formed of a mesh of very fine, normally metallic, interconnected lines that are almost invisible to see. This provides a quite large but transparent electrode surface, without need for ITO or similar transparent conductive material

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a touch panel including a sensing electrode and a shield electrode.
  • the touch panel layer when two upper layer electrodes (first upper layer electrode and second upper layer electrode) adjacent to each other are superposed on the lower layer electrode via an insulating film, the upper layer (metal layer) generated at the step portion of the insulating film. The residue may cause a short circuit between the two upper electrodes.
  • the display device includes a thin film transistor layer, a light emitting element including a first electrode, a functional layer and a second electrode, a sealing layer, and a touch panel layer including a lower layer electrode and a plurality of upper layer electrodes.
  • the lower layer electrode is composed of a plurality of transparent wirings
  • the upper layer electrode is composed of a plurality of upper layer wirings
  • each of the plurality of upper layer electrodes is superimposed on the lower layer electrode via an insulating film.
  • the line width of each transparent wiring is larger than the line width of each upper layer wiring.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the first embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device of the first embodiment
  • FIG. 2 is a cross-sectional view showing the principle of the touch panel.
  • FIG. 3A is a plan view showing the configuration of the upper layer electrode
  • FIGS. 3B and 3C are plan views showing the relationship between the grid wiring of the upper layer electrode and the sub-pixels.
  • FIG. 4A is a plan view showing the configuration of the lower layer electrode
  • FIGS. 4B and 4C are plan views showing the relationship between the grid wiring of the lower layer electrode and the sub-pixels.
  • 5 (a) is a plan view showing the configuration of the display device of the first embodiment
  • FIG. 5 (a) is a plan view showing the configuration of the display device of the first embodiment
  • FIG. 5 (b) is a sectional view taken along the line bb of FIG. 5 (a)
  • FIG. 5 (c) is a sectional view taken along the line bb.
  • 5 is a cross-sectional view taken along the line cc of FIG. 5A.
  • 6 (a) is a plan view showing a configuration of a display device of a comparative example
  • FIG. 6 (b) is a sectional view taken along line bb of FIG. 6 (a)
  • FIG. 6 (c) is a view.
  • 6 (a) is a cc cross-sectional view
  • FIG. 6 (d) is a dd cross-sectional view of FIG. 6 (a)
  • FIG. 6 (e) is an e-e of FIG. 6 (a).
  • FIG. It is explanatory drawing which shows the display device of Embodiment 2. It is explanatory drawing which shows the display device of Embodiment 3. It is explanatory drawing which shows the display device of Embodiment 4.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the first embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device of the first embodiment.
  • a barrier layer 3 a thin film transistor layer 4, a top emission type light emitting element layer 5, an interlayer insulating film 37, a sealing layer 6, a touch panel layer 7, and a functional film 40 are provided on the base material 12 in this order.
  • a plurality of sub-pixel SPs are formed in the display area DA.
  • a terminal portion TA for mounting an electronic circuit board (IC chip, FPC, etc.) is formed in the frame portion NA surrounding the display area DA.
  • the touch panel layer 7 may be an on-cell type formed on the sealing layer 6 or a type bonded on the sealing layer 6.
  • the base material 12 may be a glass substrate or a flexible substrate containing a resin film such as polyimide.
  • a flexible substrate can also be formed by a two-layer resin film and an inorganic insulating film sandwiched between them.
  • a film such as PET may be attached to the lower surface of the base material 12.
  • the barrier layer 3 is a layer that prevents foreign substances such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5, and is, for example, a silicon oxide film, a silicon nitride film, or oxynitride formed by a CVD method. It can be composed of a silicon film or a laminated film thereof.
  • the thin film layer 4 includes a semiconductor layer (including the semiconductor film 15) above the barrier layer 3 and an inorganic insulating film 16 (gate insulating film) above the semiconductor layer.
  • a first metal layer including the gate electrode GE
  • the inorganic insulating film 16 above the first metal layer
  • a second metal layer above the inorganic insulating film 18 (initialization).
  • the inorganic insulating film 20 above the second metal layer
  • the third metal layer including the data signal line DL
  • the flattening film 21 of the upper layer is included.
  • the semiconductor film 15 is composed of, for example, amorphous silicon, LTPS (low temperature polysilicon), or an oxide semiconductor, and the thin film transistor TR is configured so as to include the gate electrode GE and the semiconductor film 15.
  • the thin film transistor TR in the figure has a bottom gate structure, but is not limited to this.
  • a light emitting element X and a pixel circuit are provided for each sub-pixel SP in the display area DA, and a pixel circuit and wiring connected to the pixel circuit are formed in the thin film transistor layer 4.
  • the wiring connected to the pixel circuit includes, for example, the scanning signal line GL and the light emission control line EM formed in the first metal layer, the initialization power supply line IL formed in the second metal layer, and the third metal layer. Examples thereof include a data signal line DL and a high voltage side power supply line PL.
  • the pixel circuit includes a drive transistor for controlling the current of the light emitting element X, a writing transistor connected to the scanning signal line GL, a light emitting control transistor connected to the light emitting control line, and the like.
  • the first metal layer, the second metal layer, and the third metal layer are composed of, for example, a single-layer film or a multi-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. Will be done.
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof formed by a CVD method.
  • the flattening film 21 can be made of a coatable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 is formed on the flattening film 21, has a first electrode (anode) 22, an insulating edge cover film 23 covering the edge of the first electrode 22, and a layer above the edge cover film 23. It includes a functional layer 24 and a second electrode (cathode) 25 above the functional layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning by photolithography.
  • a plurality of light emitting elements X that emit light in a plurality of colors are formed in the light emitting element layer 5, and each light emitting element includes an island-shaped first electrode 22, a functional layer 24, and a second electrode 25.
  • the second electrode 25 is a solid common electrode common to a plurality of light emitting elements.
  • the light emitting element X may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the functional layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer EK, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each sub-pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island shape or a solid shape (common layer). Further, the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may not form one or more layers.
  • the first electrode 22 is, for example, a light reflecting electrode composed of a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the second electrode 25 (cathode) is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the light emitting element X When the light emitting element X is an OLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated thereby transition to the ground state. Light is emitted.
  • the light emitting element X When the light emitting element X is a QLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated by this are the conduction bands of the quantum dots. Light is emitted in the process of transitioning from the conduction band to the valence band.
  • the interlayer insulating film 37 can be composed of, for example, a silicon nitride film, a silicon oxide film, an organic film, or the like.
  • the sealing layer 6 is a layer that prevents foreign substances such as water and oxygen from penetrating into the light emitting element layer 5, and is composed of, for example, two layers of inorganic sealing films and an organic film formed between them. Can be done.
  • the upper electrode JE is composed of, for example, a laminated film containing titanium and aluminum, a single layer film of molybdenum, or a single layer film of titanium.
  • the lower electrode KE is composed of, for example, an ITO film or an IZO film.
  • the lower layer electrode KE has a higher sheet resistance than the upper layer electrode.
  • the functional film 40 has, for example, an optical element function, a protective function, and the like.
  • FIG. 2 is a cross-sectional view showing the principle of the touch panel.
  • the contact object FG for example, a human finger
  • the plurality of upper electrode JEs in the display region DA By periodically acquiring the potential, it is possible to specify the touch position in the display area DA.
  • the edge cover film 23 covering the edge of the first electrode 22 is provided with an opening 23k that exposes the upper surface of the first electrode 22, but the plurality of upper layer electrodes JE do not overlap with the opening 23k. Be distributed. This is because the upper portion of the opening 23k is the light emitting region of the light emitting element X, and when the light-shielding upper layer electrode JE and the opening 23k overlap, the light utilization efficiency decreases.
  • FIG. 3A is a plan view showing the configuration of the upper layer electrode
  • FIGS. 3B and 3C are plan views showing the relationship between the grid wiring of the upper layer electrode and the sub-pixels.
  • FIG. 4A is a plan view showing the configuration of the lower layer electrode
  • FIGS. 4B and 4C are plan views showing the relationship between the grid wiring of the lower layer electrode and the sub-pixels.
  • the touch panel layer 7 of FIGS. 1 and 2 includes a first upper layer electrode JE1 and a second upper layer electrode JE2, a first upper layer electrode JE1 and a second upper layer electrode JE2, which function as sensing electrodes.
  • a lower layer electrode KE that superimposes and functions as a shield electrode.
  • the first upper layer electrode JE1 and the second upper layer electrode JE2 are adjacent to each other and are electrically separated.
  • Each of the first upper layer electrode JE1 and the second upper layer electrode JE2 is a mesh electrode, and is composed of an upper layer lattice wiring wj composed of a plurality of upper layer wirings having a uniform line width.
  • the lower layer electrode KE is provided in common with the first upper layer electrode JE1 and the second upper layer electrode JE2.
  • the lower layer electrode KE is a mesh electrode that overlaps with the first upper layer electrode JE1 and the second upper layer electrode JE2, and is composed of a transparent lattice wiring wk composed of a plurality of transparent wirings having a uniform line width.
  • the transparent grid wiring wk has a larger line width than the upper grid wiring wj.
  • one sub-pixel SP is arranged in each of the lattice wirings wj and wk in a plan view, and the first upper layer electrode JE1 and the second upper layer are arranged.
  • Each of the electrodes JE2 is provided in common to a plurality of sub-pixel SPs.
  • a plurality of sub-pixels SP are arranged in each of the lattice wirings wj and wk in a plan view, and the first upper layer electrode JE1 and the second upper layer are arranged.
  • Each of the electrodes JE2 is provided in common to a plurality of sub-pixel SPs.
  • FIG. 5 (a) is a plan view showing the configuration of the display device of the first embodiment
  • FIG. 5 (b) is a sectional view taken along the line bb of FIG. 5 (a)
  • FIG. 5 (c) is a sectional view taken along the line bb
  • 5 is a cross-sectional view taken along the line cc of FIG. 5A.
  • the first upper layer electrode JE1 includes a first protruding portion Jx1 projecting toward the second upper layer electrode JE2, and the second upper layer electrode JE2 protrudes toward the first upper layer electrode JE1.
  • 2 Includes a protrusion Jx2.
  • the first wiring JL1 included in the first upper layer electrode JE1 and the second wiring JL2 included in the second upper layer electrode JE2 extend in the same direction and face each other.
  • the first protruding portion Jx1 protrudes from the first wiring JL1 toward the second wiring JL2, the second protruding portion Jx2 protrudes from the second wiring JL2 toward the first wiring JL1, and the first protruding portion Jx1 and the second protruding portion Jx1 and the second protruding portion Jx1.
  • the parts Jx2 face each other with a gap Q.
  • the first wiring JL1, the second wiring JL2, the first protrusion Jx1, and the second protrusion Jx2 are the ends of the upper grid wiring wj in FIG. 3, and are sensed by the first protrusion Jx1 and the second protrusion Jx2. Accuracy is improved.
  • the line width Ws of the transparent grid wiring wk is larger than the line width Wu of the upper layer grid wiring wj, and in a plan view, the entire first protruding portion Jx1, the entire second protruding portion Jx2, and the entire first wiring JL1. And the entire second wiring JL2 overlaps with the transparent grid wiring wk. Therefore, as shown in FIG. 5, even if a metal residue Jz is generated between the first wiring JL1 and the second wiring JL2 when the first upper layer electrode JE1 and the second upper layer electrode JE2 are formed, the metal residue Jz is the first. It is separated from the protruding portion Jx1, the second protruding portion Jx2, the first wiring JL1, and the first wiring JL1 and is not connected. As a result, it is possible to prevent a short circuit between the first upper layer electrode JE1 and the second upper layer electrode JE2.
  • FIG. 6 (a) is a plan view showing a configuration of a display device of a comparative example
  • FIG. 6 (b) is a sectional view taken along line bb of FIG. 6 (a)
  • FIG. 6 (c) is a view.
  • 6 (a) is a cc cross-sectional view
  • FIG. 6 (d) is a dd cross-sectional view of FIG. 6 (a)
  • FIG. 6 (e) is an e-e of FIG. 6 (a). It is a sectional view.
  • the metal residue Jz is connected to the first protruding portion 51x and the second protruding portion 52x, and the leak path due to the metal residue Jz (first upper layer electrode). There is a high possibility that a short-circuit path of 51 and the second upper layer electrode 52) will occur.
  • FIG. 7 is a plan view showing the display device of the first embodiment.
  • each of the upper layer grid wiring wj and the transparent grid wiring wk may not overlap with the opening 23k of the edge cover film 23 (corresponding to the light emitting region of the sub-pixel).
  • the upper layer grid wiring wj may not overlap the opening 23k of the edge cover film 23, and the transparent grid wiring wk may overlap the opening 23k of the edge cover film 23.
  • the lower layer electrode KE composed of the transparent lattice wiring wk is suitable for high definition because the light emission is not hindered even if it is overlapped with the opening 23k.
  • FIG. 8 is an explanatory diagram showing the display device of the second embodiment.
  • the upper layer lattice wiring wj constituting the first upper layer electrode JE1 and the second upper layer wiring JE2 is configured to have a parallel or orthogonal relationship with the scanning signal line GL, but the present invention is not limited to this.
  • the upper layer lattice wiring wj constituting the first upper layer electrode JE1 and the second upper layer wiring JE2 may be in an oblique relationship (for example, 45 ° and 135 °) with respect to the scanning signal line GL. ..
  • Both the first upper layer electrode JE1 and the second upper layer wiring JE2 are sensing electrodes, and are adjacent to each other in a direction parallel to or orthogonal to the scanning signal line GL.
  • the lower layer electrode KE is a shield electrode.
  • the first protruding portion Jx1 protruding from the first wiring JL1 which is the end of the first upper layer electrode JE1 toward the second upper layer electrode JE2 and the second wiring JL2 which is the end of the second upper layer electrode JE2.
  • the second protruding portion Jx2 that protrudes from the first upper layer electrode JE1 faces each other with a gap Q.
  • the line width Ws of the transparent grid wiring wk is larger than the line width Wu of the upper layer grid wiring wj, and in a plan view, the entire first protruding portion Jx1, the entire second protruding portion Jx2, and the first wiring JL1.
  • the whole and the whole of the second wiring JL2 overlap with the transparent grid wiring wk. Therefore, even if a metal residue is generated between the first wiring JL1 and the second wiring JL2 when the first upper layer electrode JE1 and the second upper layer electrode JE2 are formed, the metal residue is the first protruding portion Jx1 and the second protruding portion Jx2. ,
  • the first wiring JL1 and the first wiring JL1 are separated and are not connected. As a result, it is possible to prevent a short circuit between the first upper layer electrode JE1 and the second upper layer electrode JE2, which are sensing electrodes.
  • FIG. 9 is an explanatory diagram showing the display device of the third embodiment.
  • the first upper layer electrode JE1 may be a sensing electrode
  • the second upper layer electrode JE2 may be a routing electrode
  • the lower layer electrode KE may be a shield electrode.
  • the second upper layer electrode JE2 is a mesh electrode, and is composed of the upper layer lattice wiring wj in the display area DA.
  • One end of the second upper layer electrode JE2, which is a routing electrode, is connected to the sensing electrode, and the other end is connected to the terminal portion TA formed on the thin film transistor 4 via the routing wiring FW2 in the frame region NA.
  • the first protruding portion Jx1 protruding from the first wiring JL1 which is the end of the first upper layer electrode JE1 toward the second upper layer electrode JE2 and the second wiring JL2 which is the end of the second upper layer electrode JE2.
  • the second protruding portion Jx2 that protrudes from the first upper layer electrode JE1 faces each other with a gap Q.
  • the line width Ws of the transparent grid wiring wk is larger than the line width Wu of the upper layer grid wiring wj, and in a plan view, the entire first protruding portion Jx1, the entire second protruding portion Jx2, and the first wiring JL1.
  • the whole and the whole of the second wiring JL2 overlap with the transparent grid wiring wk. Therefore, even if a metal residue is generated between the first wiring JL1 and the second wiring JL2 when the first upper layer electrode JE1 and the second upper layer electrode JE2 are formed, the metal residue is the first protruding portion Jx1 and the second protruding portion Jx2. ,
  • the first wiring JL1 and the first wiring JL1 are separated and are not connected. As a result, it is possible to prevent a short circuit between the first upper layer electrode JE1 which is a sensing electrode and the second upper layer electrode JE2 which is a routing electrode.
  • FIG. 10 is an explanatory diagram showing the display device of the fourth embodiment.
  • both the first upper layer electrode JE1 and the second upper layer electrode JE2 are used as routing electrodes, and the lower layer electrode KE is used as a shield electrode.
  • Both the first upper layer electrode JE1 and the second upper layer electrode JE2 are mesh electrodes, and are composed of the upper layer lattice wiring wj in the display area DA.
  • One end of the first upper layer electrode JE1 which is a routing electrode is connected to the sensing electrode, and the other end is connected to the terminal portion TA via the routing wiring FW1 in the frame region NA.
  • One end of the second upper layer electrode JE2, which is a routing electrode, is connected to the sensing electrode, and the other end is connected to the terminal portion TA via the routing wiring FW2 in the frame region NA.
  • the line width Ws of the transparent grid wiring wk is larger than the line width Wu of the upper layer grid wiring wj, and in a plan view, the entire first protruding portion Jx1, the entire second protruding portion Jx2, and the first wiring JL1.
  • the whole and the whole of the second wiring JL2 overlap with the transparent grid wiring wk. Therefore, even if a metal residue is generated between the first wiring JL1 and the second wiring JL2 when the first upper layer electrode JE1 and the second upper layer electrode JE2 are formed, the metal residue is the first protruding portion Jx1 and the second protruding portion Jx2. ,
  • the first wiring JL1 and the second wiring JL2 are separated and are not connected. As a result, it is possible to prevent a short circuit between the first upper layer electrode JE1 and the second upper layer electrode JE2, which are the routing electrodes.
  • a display device including a thin film transistor layer, a light emitting element including a first electrode, a functional layer, and a second electrode, a sealing layer, and a touch panel layer including a lower layer electrode and a plurality of upper layer electrodes.
  • the lower layer electrode is composed of a plurality of transparent wires.
  • the upper layer electrode is composed of a plurality of upper layer wirings. Each of the plurality of upper layer electrodes is superimposed on the lower layer electrode via an insulating film, A display device in which the line width of each transparent wiring is larger than the line width of each upper layer wiring.
  • the plurality of upper layer wirings are upper layer lattice wirings.
  • An edge cover film covering the edge of the first electrode is provided.
  • the edge cover film is provided with an opening for exposing the upper surface of the first electrode.
  • the display device according to any one of aspects 1 to 4, wherein each upper layer electrode does not overlap with the opening.
  • the first wiring and the second wiring included in the plurality of upper layer wirings extend in the same direction and face each other.
  • the first protruding portion protrudes from the first wiring toward the second wiring,
  • Each top layer wiring is configured to contain at least one of titanium, aluminum, and molybdenum.
  • the display device according to, for example, any one of aspects 1 to 11, wherein each transparent wiring is configured to include ITO or IZO.
  • a terminal part is provided in the frame area surrounding the display area, A plurality of sensing electrodes are connected to the terminal portion via a plurality of routing electrodes.
  • the display device according to, for example, aspect 10, wherein the plurality of upper layer electrodes include a first upper layer electrode and a second upper layer electrode that are adjacent to each other and one of which functions as a sensing electrode and the other of which functions as a routing electrode.
  • a terminal is provided in the frame area that surrounds the display area.
  • a plurality of sensing electrodes are connected to the terminal portion via a plurality of routing electrodes.
  • the display device according to, for example, aspect 10, wherein the plurality of upper layer electrodes include a first upper layer electrode and a second upper layer electrode that are adjacent to each other and each function as a routing electrode.

Abstract

下層電極（ＫＥ）および複数の上層電極（ＪＥ１・ＪＥ２）を含むタッチパネル層を備えた表示装置であって、下層電極は、複数の透明配線（ｗｋ）で構成され、上層電極は、複数の上層配線（ｗｊ）で構成され、複数の上層電極それぞれが絶縁膜（３８）を介して下層電極と重畳し、透明配線（ｗｋ）は、上層配線（ｗｊ）よりも線幅が大きい。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、センシング電極とシールド電極を備えるタッチパネルが開示されている。
日本国公開特許公報「特開２０１４－１６４３２７号公報（２０１４年９月８日公開）」
　タッチパネル層において、互いに隣接する２つの上層電極（第１上層電極及び第２上層電極）を、絶縁膜を介して下層電極に重ねた場合に、絶縁膜の段差部に生じる上層（金属層）の残渣によって上記２つの上層電極が短絡するおそれがある。 
　本発明の一態様に係る表示装置は、薄膜トランジスタ層と、第１電極、機能層および第２電極を含む発光素子と、封止層と、下層電極および複数の上層電極を含むタッチパネル層とを備えた表示装置であって、前記下層電極は、複数の透明配線で構成され、前記上層電極は、複数の上層配線で構成され、前記複数の上層電極それぞれが絶縁膜を介して前記下層電極と重畳し、各透明配線の線幅は、各上層配線の線幅よりも大きい。
　本発明の一態様によれば、複数の上層電極間の短絡を防ぐことができる。
図１（ａ）は、実施形態１の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、実施形態１の表示装置の構成を示す断面図である。 図２は、タッチパネルの原理を示す断面図である。 図３（ａ）は、上層電極の構成を示す平面図であり、図３（ｂ）・（ｃ）は、上層電極の格子配線とサブ画素との関係を示す平面図である。 図４（ａ）は、下層電極の構成を示す平面図であり、図４（ｂ）・（ｃ）は、下層電極の格子配線とサブ画素との関係を示す平面図である。 図５（ａ）は、実施形態１の表示装置の構成を示す平面図であり、図５（ｂ）は、図５（ａ）のｂ－ｂ断面図であり、図５（ｃ）は、図５（ａ）のｃ－ｃ断面図である。 図６（ａ）は、比較例の表示装置の構成を示す平面図であり、図６（ｂ）は、図６（ａ）のｂ－ｂ断面図であり、図６（ｃ）は、図６（ａ）のｃ－ｃ断面図であり、図６（ｄ）は、図６（ａ）のｄ－ｄ断面図であり、図６（ｅ）は、図６（ａ）のｅ－ｅ断面図である。 実施形態１の表示装置を示す平面図である。 実施形態２の表示装置を示す説明図である。 実施形態３の表示装置を示す説明図である。 実施形態４の表示装置を示す説明図である。
　図１（ａ）は、実施形態１の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、実施形態１の表示装置の構成を示す断面図である。表示装置２では、基材１２上に、バリア層３、薄膜トランジスタ層４、トップエミッション型の発光素子層５、層間絶縁膜３７、封止層６、タッチパネル層７、および機能フィルム４０がこの順に設けられ、表示領域ＤＡに複数のサブ画素ＳＰが形成される。表示領域ＤＡを取り囲む額縁部ＮＡには、電子回路基板（ＩＣチップ、ＦＰＣ等）をマウントするための端子部ＴＡが形成される。タッチパネル層７は、封止層６上に形成されるオンセルタイプでもよいし、封止層６上に接着されるタイプでもよい。
　基材１２は、ガラス基板でもよいし、ポリイミド等の樹脂膜を含む可撓性基板でもよい。２層の樹脂膜およびこれらに挟まれた無機絶縁膜によって可撓性基板を構成することもできる。基材１２の下面にＰＥＴ等のフィルムを貼ってもよい。
　バリア層３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　図１（ｂ）に示すように、薄膜トランジスタ層４は、バリア層３よりも上層の半導体層（半導体膜１５を含む）と、半導体層よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の第１金属層（ゲート電極ＧＥを含む）と、第１金属層よりも上層の無機絶縁膜１８と、無機絶縁膜１８よりも上層の第２金属層（初期化電源線ＩＬを含む）と、第２金属層よりも上層の無機絶縁膜２０と、無機絶縁膜２０よりも上層の第３金属層（データ信号線ＤＬを含む）と、第３金属層よりも上層の平坦化膜２１とを含む。
　半導体膜１５は、例えば、アモルファスシリコン、ＬＴＰＳ（低温ポリシリコン）、又は酸化物半導体で構成され、ゲート電極ＧＥおよび半導体膜１５を含むように、薄膜トランジスタＴＲが構成される。図中の薄膜トランジスタＴＲはボトムゲート構造であるが、これに限定されない。
　表示領域ＤＡには、サブ画素ＳＰごとに発光素子Ｘおよび画素回路が設けられ、薄膜トランジスタ層４には、画素回路およびこれに接続する配線が形成される。画素回路に接続する配線としては、例えば、第１金属層に形成される、走査信号線ＧＬおよび発光制御線ＥＭ、第２金属層に形成される初期化電源線ＩＬ、第３金属層に形成される、データ信号線ＤＬおよび高電圧側電源線ＰＬ等が挙げられる。画素回路には、発光素子Ｘの電流を制御する駆動トランジスタ、走査信号線ＧＬに接続する書き込みトランジスタ、発光制御線に接続する発光制御トランジスタ等が含まれる。
　第１金属層、第２金属層、および第３金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１上に形成される、第１電極（アノード）２２と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層の機能層２４と、機能層２４よりも上層の第２電極（カソード）２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　発光素子層５には、複数色に発光する複数の発光素子Ｘが形成され、各発光素子が、島状の第１電極２２、機能層２４、および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。
　発光素子Ｘは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　機能層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　第１電極２２は、例えば、ＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（陰極）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子ＸがＯＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＸがＱＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　層間絶縁膜３７は、例えば、窒化シリコン膜、酸化シリコン膜、有機膜等で構成することができる。
　封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜とこれらの間に形成される有機膜とで構成することができる。
　タッチパネル層７では、下層電極ＫＥ、絶縁膜３８、複数の上層電極ＪＥ、および絶縁膜３９がこの順に形成されている。上層電極ＪＥは、例えば、チタンとアルミニウムを含む積層膜、またはモリブデンの単層膜あるいはチタンの単層膜で構成される。下層電極ＫＥは、例えば、ＩＴＯ膜、またはＩＺＯ膜で構成される。下層電極ＫＥは、上層電極よりもシート抵抗が大きい。
　機能フィルム４０は、例えば、光学素子機能、保護機能等を有する。
　〔実施形態１〕
　図２は、タッチパネルの原理を示す断面図である。図２のように、第２電極２５と上層電極ＪＥとの間に形成される電界ＥＦは、接触物ＦＧ（例えば、人間の指）によって変化するため、表示領域ＤＡにおける複数の上層電極ＪＥの電位を周期的に取得することで表示領域ＤＡにおけるタッチ位置の特定が可能となる。
　発光素子層５では、第１電極２２のエッジを覆うエッジカバー膜２３に、第１電極２２の上面を露出させる開口２３ｋが設けられるが、複数の上層電極ＪＥは、開口２３ｋと重ならないように配される。開口２３ｋの上部は発光素子Ｘの発光領域であり、遮光性の上層電極ＪＥと開口２３ｋとが重なると光の利用効率が低下するためである。
　図３（ａ）は、上層電極の構成を示す平面図であり、図３（ｂ）・（ｃ）は、上層電極の格子配線とサブ画素との関係を示す平面図である。図４（ａ）は、下層電極の構成を示す平面図であり、図４（ｂ）・（ｃ）は、下層電極の格子配線とサブ画素との関係を示す平面図である。
　図３・４に示すように、図１・２のタッチパネル層７は、センシング電極として機能する、第１上層電極ＪＥ１および第２上層電極ＪＥ２と、第１上層電極ＪＥ１および第２上層電極ＪＥ２と重畳し、シールド電極として機能する下層電極ＫＥとを含む。
　図３（ａ）のように、第１上層電極ＪＥ１および第２上層電極ＪＥ２は隣接し、電気的に分離される。第１上層電極ＪＥ１および第２上層電極ＪＥ２それぞれはメッシュ電極であり、均一な線幅の複数の上層配線からなる上層格子配線ｗｊで構成される。
　図４（ａ）のように、下層電極ＫＥは、第１上層電極ＪＥ１および第２上層電極ＪＥ２に共通して設けられる。下層電極ＫＥは、第１上層電極ＪＥ１および第２上層電極ＪＥ２と重畳するメッシュ電極であり、均一な線幅の複数の透明配線からなる透明格子配線ｗｋで構成される。透明格子配線ｗｋは、上層格子配線ｗｊよりも線幅が大きい。
　図３（ｂ）および図４（ｂ）に示す構成では、平面視において、格子配線ｗｊ・ｗｋの各格子内に１つのサブ画素ＳＰが配されており、第１上層電極ＪＥ１および第２上層電極ＪＥ２それぞれが、複数のサブ画素ＳＰに共通して設けられている。
　図３（ｃ）および図４（ｃ）に示す構成では、平面視において、格子配線ｗｊ・ｗｋの各格子内に複数のサブ画素ＳＰが配されており、第１上層電極ＪＥ１および第２上層電極ＪＥ２それぞれが、複数のサブ画素ＳＰに共通して設けられている。
　図５（ａ）は、実施形態１の表示装置の構成を示す平面図であり、図５（ｂ）は、図５（ａ）のｂ－ｂ断面図であり、図５（ｃ）は、図５（ａ）のｃ－ｃ断面図である。
　図５に示すように、第１上層電極ＪＥ１は、第２上層電極ＪＥ２に向けて突出する第１突出部Ｊｘ１を含み、第２上層電極ＪＥ２は、第１上層電極ＪＥ１に向けて突出する第２突出部Ｊｘ２を含む。具体的には、第１上層電極ＪＥ１に含まれる第１配線ＪＬ１と、第２上層電極ＪＥ２に含まれる第２配線ＪＬ２とが同一方向に延伸し、かつ対向する。第１突出部Ｊｘ１は第１配線ＪＬ１から第２配線ＪＬ２に向けて突出し、第２突出部Ｊｘ２は、第２配線ＪＬ２から第１配線ＪＬ１に向けて突出し、第１突出部Ｊｘ１および第２突出部Ｊｘ２は、間隙Ｑをおいて向かい合う。第１配線ＪＬ１、第２配線ＪＬ２、第１突出部Ｊｘ１、および第２突出部Ｊｘ２は、図３の上層格子配線ｗｊの端部であり、第１突出部Ｊｘ１および第２突出部Ｊｘ２によってセンシング精度が高められる。
　透明格子配線ｗｋの線幅Ｗｓは、上層格子配線ｗｊの線幅Ｗｕよりも大きく、平面視においては、第１突出部Ｊｘ１の全体、第２突出部Ｊｘ２の全体、第１配線ＪＬ１の全体、および第２配線ＪＬ２の全体が透明格子配線ｗｋと重なる。したがって、図５に示すように、第１上層電極ＪＥ１および第２上層電極ＪＥ２形成時に、第１配線ＪＬ１および第２配線ＪＬ２間に金属残渣Ｊｚが生じたとしても、金属残渣Ｊｚは、第１突出部Ｊｘ１、第２突出部Ｊｘ２、第１配線ＪＬ１、および第１配線ＪＬ１から分離され、繋がることがない。これにより、第１上層電極ＪＥ１および第２上層電極ＪＥ２の短絡を防ぐことができる。
　図６（ａ）は、比較例の表示装置の構成を示す平面図であり、図６（ｂ）は、図６（ａ）のｂ－ｂ断面図であり、図６（ｃ）は、図６（ａ）のｃ－ｃ断面図であり、図６（ｄ）は、図６（ａ）のｄ－ｄ断面図であり、図６（ｅ）は、図６（ａ）のｅ－ｅ断面図である。図６のように透明格子配線および上層格子配線の線幅を同一にした場合、金属残渣Ｊｚが、第１突出部５１ｘおよび第２突出部５２ｘに繋がり、金属残渣Ｊｚによるリークパス（第１上層電極５１および第２上層電極５２の短絡経路）が生じるおそれが高い。
　図７は実施形態１の表示装置を示す平面図である。実施形態１では、図７（ａ）のように、上層格子配線ｗｊおよび透明格子配線ｗｋそれぞれがエッジカバー膜２３の開口２３ｋ（サブ画素の発光領域に対応）と重ならない構成でもよいし、図７（ｂ）のように、上層格子配線ｗｊはエッジカバー膜２３の開口２３ｋと重ならず、透明格子配線ｗｋがエッジカバー膜２３の開口２３ｋと重なる構成でもよい。透明格子配線ｗｋで構成される下層電極ＫＥは、開口２３ｋに重ねても光の出射が妨げられることがないため、高精細化に好適である。
　〔実施形態２〕
　図８は実施形態２の表示装置を示す説明図である。実施形態１では、第１上層電極ＪＥ１および第２上層配線ＪＥ２を構成する上層格子配線ｗｊが、走査信号線ＧＬに対して平行あるいは直交の関係になる構成としたがこれに限定されない。図８のように、第１上層電極ＪＥ１および第２上層配線ＪＥ２を構成する上層格子配線ｗｊが、走査信号線ＧＬに対して斜め（例えば、４５°および１３５°）の関係になる構成でもよい。第１上層電極ＪＥ１および第２上層配線ＪＥ２はともにセンシング電極であり、走査信号線ＧＬに対して平行となる方向あるいは直交する方向に隣接する。下層電極ＫＥはシールド電極である。
　図８では、第１上層電極ＪＥ１の端部である第１配線ＪＬ１から第２上層電極ＪＥ２に向けて突出する第１突出部Ｊｘ１と、第２上層電極ＪＥ２の端部である第２配線ＪＬ２から第１上層電極ＪＥ１に向けて突出する第２突出部Ｊｘ２とが間隙Ｑをおいて向かい合う。
　そして、透明格子配線ｗｋの線幅Ｗｓは、上層格子配線ｗｊの線幅Ｗｕよりも大きく、平面視においては、第１突出部Ｊｘ１の全体、第２突出部Ｊｘ２の全体、第１配線ＪＬ１の全体、および第２配線ＪＬ２の全体が、透明格子配線ｗｋと重なる。したがって、第１上層電極ＪＥ１および第２上層電極ＪＥ２形成時に、第１配線ＪＬ１および第２配線ＪＬ２間に金属残渣が生じたとしても、金属残渣は、第１突出部Ｊｘ１、第２突出部Ｊｘ２、第１配線ＪＬ１、および第１配線ＪＬ１から分離され、繋がることがない。これにより、センシング電極である、第１上層電極ＪＥ１および第２上層電極ＪＥ２の短絡を防ぐことができる。
　〔実施形態３〕
　図９は実施形態３の表示装置を示す説明図である。実施形態１・２では、第１上層電極ＪＥ１および第２上層配線ＪＥ２がセンシング電極である構成を説明したが、これに限定
されない。図９のように、第１上層電極ＪＥ１がセンシング電極であり、第２上層電極ＪＥ２が引き回し電極であり、下層電極ＫＥがシールド電極であってもよい。第２上層電極ＪＥ２はメッシュ電極であり、表示領域ＤＡにおいては、上層格子配線ｗｊで構成される。引き回し電極である第２上層電極ＪＥ２は、一端がセンシング電極に接続され、他端が額縁領域ＮＡの引き回し配線ＦＷ２を介して、薄膜トランジスタ４に形成される端子部ＴＡに接続される。
　図９では、第１上層電極ＪＥ１の端部である第１配線ＪＬ１から第２上層電極ＪＥ２に向けて突出する第１突出部Ｊｘ１と、第２上層電極ＪＥ２の端部である第２配線ＪＬ２から第１上層電極ＪＥ１に向けて突出する第２突出部Ｊｘ２とが間隙Ｑをおいて向かい合う。
　そして、透明格子配線ｗｋの線幅Ｗｓは、上層格子配線ｗｊの線幅Ｗｕよりも大きく、平面視においては、第１突出部Ｊｘ１の全体、第２突出部Ｊｘ２の全体、第１配線ＪＬ１の全体、および第２配線ＪＬ２の全体が透明格子配線ｗｋと重なる。したがって、第１上層電極ＪＥ１および第２上層電極ＪＥ２形成時に、第１配線ＪＬ１および第２配線ＪＬ２間に金属残渣が生じたとしても、金属残渣は、第１突出部Ｊｘ１、第２突出部Ｊｘ２、第１配線ＪＬ１、および第１配線ＪＬ１から分離され、繋がることがない。これにより、センシング電極である第１上層電極ＪＥ１と、引き回し電極である第２上層電極ＪＥ２との短絡を防ぐことができる。
　〔実施形態４〕
　図１０は実施形態４の表示装置を示す説明図である。図１０では、第１上層電極ＪＥ１および第２上層電極ＪＥ２がともに引き回し電極とされ、下層電極ＫＥがシールド電極とされる。第１上層電極ＪＥ１および第２上層電極ＪＥ２はともにメッシュ電極であり、表示領域ＤＡにおいては、上層格子配線ｗｊで構成される。引き回し電極である第１上層電極ＪＥ１は、一端がセンシング電極に接続され、他端が額縁領域ＮＡの引き回し配線ＦＷ１を介して端子部ＴＡに接続される。引き回し電極である第２上層電極ＪＥ２は、一端がセンシング電極に接続され、他端が額縁領域ＮＡの引き回し配線ＦＷ２を介して端子部ＴＡに接続される。
　そして、透明格子配線ｗｋの線幅Ｗｓは、上層格子配線ｗｊの線幅Ｗｕよりも大きく、平面視においては、第１突出部Ｊｘ１の全体、第２突出部Ｊｘ２の全体、第１配線ＪＬ１の全体、および第２配線ＪＬ２の全体が透明格子配線ｗｋと重なる。したがって、第１上層電極ＪＥ１および第２上層電極ＪＥ２形成時に、第１配線ＪＬ１および第２配線ＪＬ２間に金属残渣が生じたとしても、金属残渣は、第１突出部Ｊｘ１、第２突出部Ｊｘ２、第１配線ＪＬ１、および第２配線ＪＬ２から分離され、繋がることがない。これにより、引き回し電極である、第１上層電極ＪＥ１および第２上層電極ＪＥ２の短絡を防ぐことができる。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔まとめ〕
　〔態様１〕
　薄膜トランジスタ層と、第１電極、機能層および第２電極を含む発光素子と、封止層と、下層電極および複数の上層電極を含むタッチパネル層とを備えた表示装置であって、
　前記下層電極は、複数の透明配線で構成され、 
　前記上層電極は、複数の上層配線で構成され、 
　前記複数の上層電極それぞれが絶縁膜を介して前記下層電極と重畳し、 
　各透明配線の線幅は、各上層配線の線幅よりも大きい表示装置。
　〔態様２〕
　前記下層電極は、電気的に分離された前記複数の上層電極に共通して設けられる、例えば態様１に記載の表示装置。
　〔態様３〕
　前記複数の上層配線は、上層格子配線であり、
　前記複数の透明配線は、前記上層格子配線と重畳する透明格子配線である、例えば態様１または２に記載の表示装置。
　〔態様４〕
　前記透明格子配線の１つの格子は、１つのサブ画素に対応する、例えば態様３に記載の表示装置。
　〔態様５〕
　前記第１電極のエッジを覆うエッジカバー膜が設けられ、
　前記エッジカバー膜には、前記第１電極の上面を露出させる開口が設けられ、
　各上層電極は前記開口と重ならない、例えば態様１～４のいずれか１つに記載の表示装置。
　〔態様６〕
　各上層電極は複数のサブ画素に共通して設けられている、例えば態様１～５のいずれか１つに記載の表示装置。
　〔態様７〕
　各透明配線の端部が前記開口と重なる、例えば態様５に記載の表示装置。
　〔態様８〕
　前記下層電極は、各上層電極よりもシート抵抗が大きい、例えば態様１～７のいずれか１つに記載の表示装置。
　〔態様９〕
　前記複数の上層配線に含まれる、第１配線および第２配線が同一方向に延伸し、かつ対向し、
　前記第１配線から前記第２配線に向けて第１突出部が突出し、
　前記第２配線から前記第１配線に向けて第２突出部が突出する、例えば態様１～８のいずれか１つに記載の表示装置。
　〔態様１０〕
　前記タッチパネル層においては、前記下層電極がシールド電極として機能する、例えば態様１～９のいずれか１つに記載の表示装置。
　〔態様１１〕
　前記複数の上層電極には、互いに隣接し、それぞれがセンシング電極として機能する、第１上層電極および第２上層電極が含まれる、例えば態様１０に記載の表示装置。
　〔態様１２〕
　各上層配線は、チタン、アルミニウム、およびモリブデンの少なくとも１つを含んで構成され、
　各透明配線は、ＩＴＯまたはＩＺＯを含んで構成される、例えば態様１～１１のいずれか１つに記載の表示装置。
　〔態様１３〕
　表示領域を取り囲む額縁領域に端子部が設けられ、
　複数のセンシング電極が、複数の引き回し電極を介して前記端子部に接続され、
　前記複数の上層電極には、互いに隣接し、一方がセンシング電極として機能するとともに他方が引き回し電極として機能する、第１上層電極および第２上層電極が含まれる、例えば態様１０に記載の表示装置。
　〔態様１４〕
　表示領域を取り囲む額縁領域に端子部を備え、
　複数のセンシング電極が、複数の引き回し電極を介して前記端子部に接続され、
　前記複数の上層電極には、互いに隣接し、それぞれが引き回し電極として機能する、第１上層電極および第２上層電極が含まれる、例えば態様１０に記載の表示装置。
　〔態様１５〕
　平面視においては、各上層配線の全体が、いずれかの透明配線と重畳する、例えば態様１～１４のいずれか１つに記載の表示装置。
　３　　バリア層
　４　　薄膜トランジスタ層
　５　　発光素子層
　６　　封止層
　７　タッチパネル層
　１２　基材
　２１　平坦化膜
　２３　エッジカバー膜
　２４　機能層
　ＴＡ　端子部
　ＪＥ１　第１上層電極
　Ｊｘ１　第１突出部
　ＪＥ２　第２上層電極
　Ｊｘ２　第２突出部
　Ｊｚ　金属残渣
　ＫＥ　下層電極
　Ｑ　間隙
　上層格子配線　ｗｊ
　透明格子配線　ｗｋ
　第１配線　ＪＬ１
　第２配線　ＪＬ２
 

Claims (15)

  1. 　薄膜トランジスタ層と、第１電極、機能層および第２電極を含む発光素子と、封止層と、下層電極および複数の上層電極を含むタッチパネル層とを備えた表示装置であって、
    　前記下層電極は、複数の透明配線で構成され、 
    　前記上層電極は、複数の上層配線で構成され、 
    　前記複数の上層電極それぞれが絶縁膜を介して前記下層電極と重畳し、 
    　各透明配線の線幅は、各上層配線の線幅よりも大きい表示装置。
  2. 　前記下層電極は、電気的に分離された前記複数の上層電極に共通して設けられる請求項１に記載の表示装置。
  3. 　前記複数の上層配線は、上層格子配線であり、
    　前記複数の透明配線は、前記上層格子配線と重畳する透明格子配線である請求項１または２に記載の表示装置。
  4. 　前記透明格子配線の１つの格子は、１つのサブ画素に対応する請求項３に記載の表示装置。
  5. 　前記第１電極のエッジを覆うエッジカバー膜が設けられ、
    　前記エッジカバー膜には、前記第１電極の上面を露出させる開口が設けられ、
    　各上層電極は前記開口と重ならない請求項１～４のいずれか１項に記載の表示装置。
  6. 　各上層電極は複数のサブ画素に共通して設けられている請求項１～５のいずれか１項に記載の表示装置。
  7. 　各透明配線の端部が前記開口と重なる請求項５に記載の表示装置。
  8. 　前記下層電極は、各上層電極よりもシート抵抗が大きい請求項１～７のいずれか１項に記載の表示装置。
  9. 　前記複数の上層配線に含まれる、第１配線および第２配線が同一方向に延伸し、かつ対向し、
    　前記第１配線から前記第２配線に向けて第１突出部が突出し、
    　前記第２配線から前記第１配線に向けて第２突出部が突出する請求項１～８のいずれか１項に記載の表示装置。
  10. 　前記タッチパネル層においては、前記下層電極がシールド電極として機能する請求項１～９のいずれか１項に記載の表示装置。
  11. 　前記複数の上層電極には、互いに隣接し、それぞれがセンシング電極として機能する、第１上層電極および第２上層電極が含まれる請求項１０に記載の表示装置。
  12. 　各上層配線は、チタン、アルミニウム、およびモリブデンの少なくとも１つを含んで構成され、
    　各透明配線は、ＩＴＯまたはＩＺＯを含んで構成される請求項１～１１のいずれか１項に記載の表示装置。
  13. 　表示領域を取り囲む額縁領域に端子部が設けられ、
    　複数のセンシング電極が、複数の引き回し電極を介して前記端子部に接続され、
    　前記複数の上層電極には、互いに隣接し、一方がセンシング電極として機能するとともに他方が引き回し電極として機能する、第１上層電極および第２上層電極が含まれる請求項１０に記載の表示装置。
  14. 　表示領域を取り囲む額縁領域に端子部を備え、
    　複数のセンシング電極が、複数の引き回し電極を介して前記端子部に接続され、
    　前記複数の上層電極には、互いに隣接し、それぞれが引き回し電極として機能する、第１上層電極および第２上層電極が含まれる請求項１０に記載の表示装置。
  15. 　平面視においては、各上層配線の全体が、いずれかの透明配線と重畳する請求項１～１４のいずれか１項に記載の表示装置。
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