WO2020184533A1 - 表示装置及び半導体装置 - Google Patents

Abstract

基板と、ポリシリコン半導体層を有する第１の薄膜トランジスタと、酸化物半導体層を有する第２の薄膜トランジスタと、前記ポリシリコン半導体層と対向する第１の遮光膜と、前記酸化物半導体層と対向する第２の遮光膜と、前記第1の遮光膜の上に位置する第１絶縁膜と、前記第１絶縁膜の上に位置する複数の第２絶縁膜と、前記複数の第２絶縁膜の上に位置する第３絶縁膜と、前記複数の第２絶縁膜の各々を貫通し前記第１絶縁膜と前記第３絶縁膜とを貫通しない第１のスルーホールと、前記第１絶縁膜と前記第３絶縁膜とを貫通する第２のスルーホールと、を有し、前記第１の遮光膜は、前記第２のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第１導電部材と電気的に接続する表示装置。

Description

表示装置及び半導体装置

　本発明は、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴの両者による、ハイブリッド構造を用いた表示装置及び半導体装置に関する。

　液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、薄型化には有利である。

　ポリシリコン半導体は移動度が高いので、駆動回路用ＴＦＴとして適している。一方、酸化物半導体はＯＦＦ抵抗が高く、これを画素内におけるスイッチングＴＦＴとして用いるとＯＦＦ電流を小さくすることが出来る。

　酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いた表示装置を記載したものとして、特許文献１、特許文献２及び特許文献３が挙げられる。特許文献１には、ポリシリコン半導体によるＴＦＴと酸化物半導体によるＴＦＴに同時にスルーホールを形成する場合に、酸化物半導体がスルーホール部分において消失する現象を対策した構成が記載されている。特許文献２には、酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いたＴＦＴを有する表示装置において、酸化物半導体によるＴＦＴをボトムゲートタイプのＴＦＴとすることによって、プロセス工数を低減した構成が記載されている。特許文献３には、有機ＥＬ表示装置において、画素内にポリシリコン半導体によるＴＦＴと酸化物半導体によるＴＦＴを配置した構成が記載されている。

特開２０１７－２０８４７３号公報 特開２０１６－１９４７０３号公報 特表２０１７－５３６６４６号公報

　画素のスイッチングとして用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。しかし酸化物半導体はキャリアの移動度が小さいので、表示装置内に内蔵する駆動回路を、酸化物半導体を用いたＴＦＴで形成することは難しい場合がある。

　一方、ポリシリコン半導体で形成したＴＦＴは移動度が大きいので、駆動回路を、ポリシリコン半導体を用いたＴＦＴで形成することが出来る。しかし、ポリシリコン半導体を画素におけるスイッチングＴＦＴとして使用する場合には、ポリシリコン半導体はリーク電流が大きいので、通常は、２個のポリシリコン半導体を直列にして使用する。

　そこで、表示領域における画素のスイッチングＴＦＴとして酸化物半導体を用い、周辺駆動回路のＴＦＴにポリシリコン半導体を用いれば、合理的である。しかし、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴは別な層に形成する必要がある。プロセス温度条件から、一般には、ポリシリコン半導体を用いたＴＦＴが先に、すなわち、下層に形成され、酸化物半導体を用いたＴＦＴが後に、すなわち、上層に形成される。

　一方、フレキシブル表示装置を形成する場合は、基板をポリイミド等の樹脂で形成する。樹脂は帯電をし易く、帯電した電荷がＴＦＴの動作に対して影響を与える。これを防止するために、ＴＦＴと基板との間にシールドとしての金属層を形成する必要がある。この金属層にシールドとしての役割を持たせるためには、所定の電位、例えばコモン電位を供給する必要がある。したがって、このためのスルーホールが必要になる。なお、この金属層は液晶表示装置等における、バックライトからの光がＴＦＴの動作に影響を及ぼさないようにするための、遮光膜としての役割を有する。

　さらに、同一基板上にポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴを形成すると、配線のために、多くのスルーホールを形成する必要がある。本発明はこのように、構造が複雑で多くのＴＦＴ素子を有する半導体装置において、スルーホールの数を低減し、かつ、製造工程を簡略化することが出来る構成を得ることである。

　本発明は上記問題を克服するものであり、代表的な構成は次のとおりである。すなわち、ポリシリコン半導体を用いた第１のＴＦＴと酸化物半導体を用いた第２のＴＦＴが形成された基板を有する表示装置であって、前記第１のＴＦＴは、第１のドレイン電極と第１のゲート電極と第１のソース電極を有し、前記第２のＴＦＴは、第２のドレイン電極と第２のゲート電極と第２のソース電極を有し、前記第１のＴＦＴは基板側に第１の遮光膜を有し、前記第２のＴＦＴは基板側に第２の遮光膜を有し、前記第１の遮光膜には、前記第１のドレイン電極及び前記第１のソース電極と同じ層に形成され、かつ、同じ材料で形成された電極によって、複数の絶縁膜に形成された第１のスルーホールを介して電圧が供給されていることを特徴とする表示装置。

液晶表示装置の平面図である。 液晶表示装置の表示領域の平面図である。 液晶表示装置の表示領域の構成の例を示す断面図である。 液晶表示装置の表示領域の構成の他の例を示す断面図である。 比較例の途中工程の断面図である。 比較例の途中工程の断面図である。 比較例の代表的断面図である。 図５ＣのＡ部を示す断面図である。 実施例１の途中工程の断面図である。 実施例１の途中工程の断面図である。 実施例１の途中工程の断面図である。 実施例１の途中工程の断面図である。 実施例１の代表的断面図である。 図７ＥのＢ部を示す断面図である。 比較例プロセスと本発明プロセスを示すフローチャートである。 実施例２の途中工程の断面図である。 実施例２の途中工程の断面図である。 実施例２の途中工程の断面図である。 実施例２の途中工程の断面図である。 実施例２の代表的断面図である。 実施例３の途中工程の断面図である。 実施例３の途中工程の断面図である。 実施例３の途中工程の断面図である。 実施例３の途中工程の断面図である。 実施例３の代表的断面図である。 実施例４の途中工程の断面図である。 実施例４の途中工程の断面図である。 実施例４の途中工程の断面図である。 実施例４の途中工程の断面図である。 実施例４の代表的断面図である。 図１２ＢのＤ部の平面図である。 実施例５の途中工程の断面図である。 実施例５の途中工程の断面図である。 実施例５の途中工程の断面図である。 実施例５の途中工程の断面図である。 実施例５の代表的断面図である。 実施例６の途中工程の断面図である。 実施例６の途中工程の断面図である。 実施例６の途中工程の断面図である。 実施例６の途中工程の断面図である。 実施例６の代表的断面図である。 有機ＥＬ表示装置の表示領域の断面図である。 光センサの検出部の断面図である。 光センサの平面図である。

　酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｏｘｉｄｅ）等がある。

　表示装置においては、一般には、ポリシリコン半導体は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって形成したａ-Ｓｉ半導体をエキシマレーザでアニールして形成された、いわゆるＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅａｒｔｕｒｅ　Ｐｏｌｙ－Ｓｉ）が用いられる。

　本明細書では、酸化物半導体を用いたＴＦＴ（以下酸化物半導体ＴＦＴ）とポリシリコン半導体を用いたＴＦＴ（以下ポリシリコン半導体ＴＦＴ）の両方を用いた方式をハイブリッド構成と呼ぶこともある。以下の実施例では主として液晶表示装置を例にとって本発明の内容を説明するが、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置、ＴＦＴを用いた光センサ等の種々の半導体装置にも適用することが出来る。

　図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。表示領域１４の外側には、走査線駆動回路１８が、例えば、ポリシリコン半導体ＴＦＴによって形成されている。

　ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。

　液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトを配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。

　本発明の液晶表示装置では、表示領域１４に用いるＴＦＴには、リーク電流の少ない酸化物半導体ＴＦＴが使用されている。また、シール材付近の額縁部分には、例えば、走査線駆動回路１８が形成されており、走査線駆動回路１８には、移動度の大きい、ポリシリコン半導体ＴＦＴが使用されている。

　図２は、表示領域における画素の平面図である。図２は、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式における、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｔｉｃｈｉｎｇ）と呼ばれる方式の液晶表示装置である。図２では、酸化物半導体１０７を用いたＴＦＴが使用されている。酸化物半導体ＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。

　図２において、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２に囲まれた領域に画素電極１２６が形成されている。図２において、映像信号線１２と画素電極１２６との間に酸化物半導体ＴＦＴが形成されている。酸化物半導体ＴＦＴにおいて、映像信号線１２がドレイン電極を構成し、走査線１１が分岐して酸化物半導体ＴＦＴのゲート電極１１１を構成している。酸化物半導体ＴＦＴのソース電極１２２は画素電極１２６側に延在し、スルーホール１３０を介して画素電極１２６と接続している。

　画素電極１２６は櫛歯状に形成されている。画素の下側には、容量絶縁膜を介してコモン電極１２４が平面状に形成されている。コモン電極１２４は各画素に連続して共通に形成されている。画素電極１２６に映像信号が供給されると、画素電極１２６とコモン電極１２４との間に液晶層を通過する電気力線が形成され、液晶分子を回転させることによって画像を形成する。なお、図２では、ＴＦＴと基板の間に形成される遮光膜（シールド電極）は省略されている。

　図３は、図２に対応する液晶表示装置の断面図の例である。本発明では、後で説明するように、周辺回路を、ポリシリコン半導体ＴＦＴで構成している。ポリシリコン半導体ＴＦＴは酸化物半導体ＴＦＴよりも基板近くに形成される。ポリシリコン半導体ＴＦＴのゲート絶縁膜１０３は表示領域にも形成されている。

　図３において、ガラスあるいはポリイミド等の樹脂で形成されたＴＦＴ基板１００の上にポリイミドあるいはガラスで形成されたＴＦＴ基板１００からの不純物をブロックするための下地膜１０１（第１絶縁膜）が形成されている。下地膜１０１はＳｉＯ膜とＳｉＮ膜の積層構造となっている。下地膜１０１の上に周辺回路で使用されるポリシリコン半導体ＴＦＴのための第１ゲート絶縁膜１０３が形成されている。

　第１ゲート絶縁膜１０３の上には、酸化物半導体１０７に光電流が発生することを防止するために金属によって遮光膜１０５が形成されている。遮光膜１０５の他の重要な役割は、ＴＦＴ基板１００に帯電した電荷の影響を防止することである。特にＴＦＴ基板１００をポリイミド等の樹脂で形成した場合、基板１００に電荷が蓄積されやすく、この電荷によって、ＴＦＴのスレッショルド電圧等が影響される。

　遮光膜１０５に基準電位を印加することによって、ＴＦＴ基板１０５の電荷の影響を防止することが出来る。遮光膜１０５に所定に電圧（例えばコモン電位、固定電位）を印加するために、絶縁膜にスルーホールを形成し、電極を接続する必要がある、図３では複数の絶縁膜にスルーホール２７を形成し、映像信号線と同層で形成したシールド配線２８によって、遮光膜１０５に基準電位を与えている。基準電位にはコモン電位を印加する場合が多い。しかし、遮光膜１０５にゲート電圧を印加することによって、遮光膜１０５の上方に形成される酸化物半導体１０７のゲート電極として使用することも出来る。

　遮光膜１０５を覆って、層間絶縁膜１０６が形成されている。層間絶縁膜１０６はＳｉＯによって形成される。あるいは、下層がＳｉＮ、上層がＳｉＯの２層構造とすることも出来る。層間絶縁膜１０６の上に酸化物半導体１０７が形成される。本実施例では、酸化物半導体１０７は例えばＩＧＺＯによって形成される。酸化物半導体１０７の厚さは、例えば、１０ｎｍ乃至１００ｎｍである。

　酸化物半導体１０７をパターニング後、ドレイン電極１２１とソース電極１２２に対応する部分に保護金属１０８を形成する。ポリシリコン半導体ＴＦＴを形成する際、ポリシリコン半導体ＴＦＴのスルーホールを佛酸(ＨＦ)洗浄する必要がある。同一基板に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴを形成する場合、酸化物半導体１０７に接続したスルーホールを介して佛酸(ＨＦ)が侵入し、酸化物半導体１０７を消失させるので、保護金属１０８によって酸化物半導体１０７を保護する。

　図３において、酸化物半導体１０７を覆って第２ゲート絶縁膜１０９を形成する。第２ゲート絶縁膜１０９はＳｉＯによって形成される。第２ゲート絶縁膜１０９の上に第２ゲート電極１１１を形成する。ところで、酸化物半導体１０７のチャネル部を所定の抵抗に保つためには、酸化物半導体１０７に酸素を供給する必要がある。酸素を供給するために、酸化物半導体１０７と第２ゲート電極１１１との間にＡｌＯ膜１１０（アルミニウム酸化膜）を形成し、このＡｌＯ膜１１０から酸素を酸化物半導体１０７に供給する。ＡｌＯ膜の厚さは例えば１０ｎｍ程度であるがこれより厚くともよい。

　第２ゲート電極１１１を覆って第１無機パッシベーション膜１１２１を例えばＳｉＮによって形成する。第１無機パッシベーション膜１１２１の上に、例えばＳｉＯによって第２無機パッシベーション膜１１２２を形成する。無機パッシベーション膜１２２はＳｉＯかＳｉＮの１層のみによって形成される場合もある。以後、第１無機パッシベーション膜１１２１及び第２無機パッシベーション膜１１２２を纏めて無機パッシベーション膜１２２（第３絶縁膜）と言う。

　各絶縁膜を形成した後、スルーホール２７、１１８、１２０等を形成し、ＴＦＴとドレイン電極１２１、ソース電極１２２、あるいは、遮光膜１０５に対するシールド線２８の接続を可能にする。図３において、ドレイン電極１２１は映像信号線が兼用している。ソース電極１２２は無機パッシベーション膜１１２の上を延在して、スルーホール１３０において、画素電極１２６と接続する。

　ドレイン電極１２１、ソース電極１２２等を覆って有機パッシベーション膜１２３を、例えば、感光性のアクリル樹脂によって形成する。有機パッシベーション膜１２３は、映像信号線とコモン電極等との間の浮遊容量を減少させるために、２乃至４μｍというように、厚く形成される。有機パッシベーション膜１２３には、スルーホール１３０を形成して、ソース電極１２２と画素電極１２６との接続を可能にする。

　図３において、有機パッシベーション膜１２３の上にＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電膜によって、コモン電極１２４を平面状に形成する。コモン電極１２４を覆って容量絶縁膜１２５をＳｉＮによって形成し、その上に画素電極１２６を形成する。画素電極１２６の平面形状の一例が図２に示されている。画素電極１２６とコモン電極１２４の間に容量絶縁膜１２５を挟んで画素容量が形成される。容量絶縁膜１２５にはスルーホール１３０内においてスルーホール１３１が形成され、画素電極１２６とソース電極１２２の接続を可能にする。

　画素電極１２６の上には液晶分子３０１を初期配向させるための配向膜１２７が形成されている。画素電極１２６に映像信号が印加されると、図３に示すような、液晶層３００を通る電気力線が形成され、液晶分子３０１を回転させて、各画素における光の透過率を制御する。これによって、画像を形成する。

　図３において、液晶層３００を挟んで対向基板２００がガラスあるいはポリイミド等の樹脂によって形成される。画素電極１２６に対応する部分には、カラーフィルタ２０１が形成され、カラー画像を形成する。カラーフィルタ２０１が存在しない部分にはブラックマトリクス２０２が形成され、画像のコントラストを向上させる。カラーフィルタ２０１及びブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成される。オーバーコート膜２０３はカラーフィルタ２０１の色素が液晶層３００中に染み出ることを防止する。オーバーコート膜２０３を覆って液晶分子３０１を初期配向させるための配向膜２０４が形成されている。

　図４は、図２に対応する液晶表示装置の断面図の他の例である。図４は図３とほぼ同じであるが、酸化物半導体ＴＦＴがドレイン電極１２１及びソース電極１２２と接続する部分の構成が異なっている。図４においては、ドレイン電極１２１と酸化物半導体１０７、あるいは、ソース電極１２２と酸化物半導体１０７の間に保護金属１０８が形成されておらず、ドレイン電極１２１およびソース電極１２２が直接、酸化物半導体１０７と接続する構成となっている。

　後で説明するように、本発明の構成においては、ポリシリコン半導体に接続するスルーホールを佛酸(ＨＦ)で洗浄する時は、酸化物半導体１０７に接続するスルーホール１１８、１２０等はまだ形成されていないので、保護金属１０８の形成を省略することが出来る。図４のその他の構成は図３で説明したのと同様である。

　図５Ａ乃至図５Ｃは本発明に対する比較例であり、ポリシリコン半導体ＴＦＴと酸化物半導体ＴＦＴを並列して記載した断面図である。図５Ｃは、ポリシリコン半導体ＴＦＴと酸化物半導体ＴＦＴを並列して記載した断面図であり、図５Ａ及び図５Ｂはその途中工程における断面図である。実際の製品では、ポリシリコン半導体ＴＦＴは周辺駆動回路に形成され、酸化物半導体ＴＦＴは表示領域に形成されるので、両者は離れた位置に形成されるが、図５Ｃでは説明のために、並列して記載している。図５Ｃは図３に対応するが、図３における有機パッシベーション膜１２３から上の構成は省略されている。以後の図も同様である。

　ポリシリコン半導体ＴＦＴと酸化物半導体ＴＦＴを同一基板に形成する構成をハイブリッド構成と呼ぶこともある。ハイブリッド構成では、ポリシリコン半導体ＴＦＴを酸化物半導体ＴＦＴよりも前の工程で形成する場合が多い。酸化物半導体ＴＦＴの方が、より高いプロセス温度を必要とするからである。以後ＴＦＴ基板１００はポリイミドによって形成されているとして説明するが、他の樹脂基板あるいはガラス基板の場合も同じ構成をとることが出来る。

　図５Ａにおいて、ＴＦＴ基板１００の上にポリシリコン半導体ＴＦＴのための第１遮光膜９９を形成する。ポリシリコン半導体においてバックライトからの光による光電流の発生を防止するためである。遮光膜９９の他の重要な役割はＴＦＴ基板１００に帯電した電荷からポリシリコン半導体１０２をシールドすることである。このために、遮光膜９９には所定の電位（例えばコモン電位、固定電位）を印加する必要があるので、遮光膜９９の上に形成される下地膜１０１及び第１ゲート絶縁膜１０３にスルーホール２１を形成しておく。

　遮光膜９９の上に下地膜１０１を形成し、その上にポリシリコン半導体１０２を形成する。ポリシリコン半導体１０２は、一般的には低温プロセスで形成される（ＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　ｐｏｌｙ－Ｓｉ）と呼ぶこともある）。すなわち、先ずａ－Ｓｉ半導体をＣＶＤによって形成し、これにエキシマレーザを照射することによってポリシリコン半導体１０２に変換し、パターニングする。ポリシリコン半導体１０２を覆って第１ゲート絶縁膜１０３を形成する。その後、遮光膜９９に所定の電位を供給するためのスルーホール２１を下地膜１０１及び第１ゲート絶縁膜１０３に形成する。

　図５Ｂは図５Ａに続くプロセスにおける構成である。図５Ｂにおいて、第１ゲート絶縁膜１０３の上にポリシリコン半導体ＴＦＴのための第１ゲート電極１０４を形成する。同時に、酸化物半導体ＴＦＴ用遮光膜（第２遮光膜）１０５、及び、ポリシリコン半導体ＴＦＴ用遮光膜（第１遮光膜）９９に電位を与えるための接続配線２２を、同じプロセス、同じ材料によって形成する。第２遮光膜１０５の役割は図３において説明したとおりである。第１ゲート電極１０４等の材料は、例えば、ＭｏＷ合金、Ｔｉ－Ａｌ－Ｔｉの積層膜等が使用される。

　その後、層間絶縁膜１０６をＳｉＯによって形成する。なお、層間絶縁膜１０６はＳｉＮ膜とＳｉＯ膜の２層構造の場合もある。この場合、ＳｉＯ膜が上層で、ＳｉＮ膜が下層となる。層間絶縁膜１０６の上に酸化物半導体１０７を形成する。酸化物半導体１０７をパターニングした後、後の佛酸(ＨＦ)洗浄工程において、酸化物半導体１０７が消失することを防止するための、保護金属１０８を、酸化物半導体１０７のドレイン及びソースを覆うように形成する。保護金属１０８には、例えば、Ｔｉ－Ａｌ－Ｔｉの積層膜等が使用される。

　図５Ｂにおいて、酸化物半導体１０７を覆って、第２ゲート絶縁膜１０９をＳｉＯによって形成する。第２ゲート電極１０９の上にまず、ＡｌＯ膜１１０を形成する。酸化物半導体１０７のチャネル部に酸素を供給するためである。そして、ＡｌＯ膜１１０の上に第２ゲート電極１１１を形成する。第２ゲート電極１１１の材料は第１ゲート電極１０４の材料と同じである。第２ゲート電極１１１を覆って無機パッシベーション膜１１２を形成する。図５Ｂでは、無機パッシベーション膜１１２は１層で形成されているが、２層構造とする場合もある。その時の構成は図３において説明したとおりである。

　図５Ｂにおいて、酸化物半導体ＴＦＴ用スルーホール１１８、１１９、１２０、第２遮光膜１０５用スルーホール２７、ポリシリコンＴＦＴ用スルーホール１１５、１１６、１１７、第１遮光膜９９用スルーホール２３を形成する。ポリシリコン半導体１０２には酸化膜が形成されているので、これを除去するために、スルーホールを形成した後、スルーホール内を佛酸(ＨＦ)によって洗浄する。この時、酸化物半導体用スルーホールにも佛酸(ＨＦ)が侵入し、酸化物半導体１０７が消失してしまう。これを防止するために、酸化物半導体１０７には、スルーホールに対応する部分に保護金属１０８が形成されている。

　図５Ｃは、図５Ｂに続く工程である。図５Ｃにおいて、図５Ｂで形成されたスルーホールに電位を供給するための配線、あるいは電極が形成される。この時形成される電極は、酸化物半導体ＴＦＴ用及びポリシリコン半導体ＴＦＴ用ドレイン電極３１、ゲート電極３２、ソース電極３３、第１遮光膜用シールド配線２４、第２遮光膜用シールド配線２８等である。

　以上で説明した図５Ｃの構成は、次のような問題を有している。第１の問題は、酸化物半導体１０７に形成される保護金属１０８の形成である。保護金属１０８は、酸化物半導体１０７をパターニング後、その上に保護金属１０８を被着し、その後、ドライエッチング等によってパターニングする。保護金属１０８は酸化物半導体１０７を覆うように、スパッタリングによって形成されるが、このスパッタリングによって酸化物半導体１０７が汚染される。

　保護金属１０８がＭｏＷの場合は、フッ素系のガスによってドライエッチングを行い、保護金属１０８がＴｉ－Ａｌ－Ｔｉの場合は塩素系のガスによってドライエッチングを行う。なお、パターニング後に保護金属１０８にテーパを形成したい場合は、ＭｏＷが使用される。保護金属１０８を形成する時に、酸化物半導体１０７のチャネル部が保護金属１０８、及び、ドライエッチングプロセスによって汚染される。そうすると、酸化物半導体ＴＦＴの特性、例えばスレッショルド電圧等にばらつきが生ずる。

　第２の問題は、第１遮光膜９９へ電圧を供給するために、スルーホール及び電極を２回にわたって形成する必要があることである。これは、図５Ａ乃至図５Ｃにおいて、スルーホール２１、２３、シールド配線２２、２４によって示されている。この部分は、図５ＣのＡの領域である。図６は、図５Ｃの領域Ａをより詳細に記載した断面図である。

　図６において、第１遮光膜９９を覆って下地膜１０１及び第１ゲート絶縁膜１０３が形成され、これらの膜にスルーホール２１が形成される。そして、接続配線２２を形成する。その後層間絶縁膜１０６、第２ゲート絶縁膜１０９、無機パッシベーション膜１１２を形成し、スルーホール２３を形成する。スルーホール２３内にシールド配線２４を形成すると、シールド配線２４と第１遮光膜９９が導通する。

　つまり、図６の構成では、スルーホール、シールド配線とも２回のフォトリソグラフィが必要となる。スルーホールのうち、スルーホール２３は、ＴＦＴ用のスルーホール等と同じプロセスで形成することができるが、スルーホール２１の形成工程は、第１遮光膜９９のためだけの工程である。なお、接続配線２２はゲート電極等と同じプロセスで形成することができる。

　図７Ｅは、上記２つの問題点を対策した、本発明によるハイブリッド構成を示す断面図であり、図７Ａ乃至図７Ｄはその途中工程における断面図である。図７Ａは、第２ゲート絶縁膜１０９の上にＡｌＯ膜１１０を形成した状態を示す断面図である。図７Ａが図５Ｂ等と異なる点は、酸化物半導体１０７のドレイン及びソース部分に保護金属１０８が存在していないことである。したがって、保護金属１０８を形成する工程に起因する酸化物半導体１０７の汚染はない。つまり、酸化物半導体ＴＦＴの特性をより安定させることができる。

　第１遮光膜用スルーホール２５（第１のスルーホール）、ポリシリコン半導体ＴＦＴ用スルーホール１１５，１１６，１１７、第２遮光膜用スルーホール２７は同時に形成される。ポリシリコン半導体１０７の表面酸化物を除去するために、これらのスルーホール内を佛酸(ＨＦ)洗浄するが、本実施例では、この時点においては、酸化物半導体ＴＦＴ用のスルーホールは形成されていないので、酸化物半導体１０７が消失することは無い。

　図７Ｂは、第２ゲート電極１１１を形成すると同時に、スルーホール２５，１１６，１１７，２７に電極及び配線を形成した状態である。しかし、第１遮光膜９９のためのスルーホール２５には、接続配線はまだ形成しない。図７Ｃは、図７Ｂの構成を無機パッシベーション膜１１２で覆った状態を示す断面図である。図７Ｄは、無機パッシベーション膜に対してスルーホール２３（第２のスルーホール）、４１（第３のスルーホールの１つ）、４２（第４のスルーホール）、４３（第３のスルーホールの他の１つ）、４４、１１８、１１９（第５のスルーホール）、１２０を形成した状態を示す断面図である。

　図７Ｄは、無機パッシベーション膜１１２に対してスルーホールを形成した状態を示す断面図である。図７Ｄにおいて、スルーホール２３（第２のスルーホール）は無機パッシベーション膜１１２(第３絶縁膜)のみでなく、下地膜１０１（第１絶縁膜）にも形成する。また、スルーホール１１８、１２０は、無機パッシベーション膜１１２のみでなく、第２ゲート絶縁膜にも形成する。図７Ｅは、各スルーホールにおいて、接続用配線（導電部材、電極ともいう）２４、３１、３２、３３、５１、５２、５３、５４を形成した状態を示す断面図である。これによって、ポリシリコン半導体ＴＦＴ、第１遮光膜９９（第１導電膜ともいう）、酸化物半導体ＴＦＴ、第２遮光膜１０５（第２導電膜ともいう）はすべて導通をとることができる。図７Ｅの接続配線２４は第１遮光膜９９と接続する第１導電部材ともいう。接続用配線３１はドレイン電極、接続用配線５１は該ドレイン電極と接続する第１接続配線ともいう。接続用配線３３はソース電極、接続用配線５３は該ソース電極と接続する第１接続配線ともいう。第１ゲート電極１０４と接続する接続用配線３２は第２接続配線、接続用配線５２は該第２接続配線と接続する第１ゲート配線ともいう。第２ゲート電極１１１と接続する接続用配線３２は、第２ゲート配線ともいう。

　このように、本発明の構成によれば、酸化物半導体１０７の上に金属保護膜を形成する必要が無いので、金属保護膜を形成する際に生ずる酸化物半導体の汚染を防止することができる。また、第１遮光膜９９のみのための、スルーホール形成工程を省略することができるので、製造コストを低減することができる。

　図８は、図７ＥのＢで示した領域、すなわち、第１遮光膜９９にシールド配線を接続した状態を示す詳細断面図である。図８において、ＴＦＴ基板１００の上に第１遮光膜９９が形成され、これを覆って下地膜１０１が形成されている。下地膜１０１の上に第１ゲート絶縁膜１０３、層間絶縁膜１０６、第２ゲート絶縁膜１０９、無機パッシベーション膜１１２が形成されている。スルーホール２５は、第１ゲート絶縁膜１０３、層間絶縁膜１０６、第２ゲート絶縁膜１０９に対して同時に形成される。すなわち、スルーホール２５は、少なくとも１つの絶縁膜（第１絶縁膜、例えば下地膜１０１）の上に位置し互いに積層している複数の絶縁膜(複数の第２絶縁膜)の各々を一括で貫通する。スルーホール２３は、無機パッシベーション膜１１２、下地膜１０１に対して同時に形成される。無機パッシベーション膜１１２の一部は、スルーホール２５の中に位置し、スルーホール２３は無機パッシベーション膜１１２の当該一部と下地膜１０１と一括で貫通する。いずれのスルーホール２３、２５もＴＦＴのためのスルーホールと同時に形成されるので、第１遮光膜９９用のスルーホールだけを形成するプロセスは不要である。

　図９は、図５Ａ乃至図５Ｃで説明した比較例と図７Ａ乃至図７Ｅで説明した本発明の構成を対比したプロセスチャートである。図９において、比較プロセスが図５Ａ乃至図５Ｃに対応し、本発明プロセスが図７Ａ乃至図７Ｅに対応する。各プロセスの内容は図５Ａ乃至図５Ｃ、及び、図７Ａ乃至図７Ｅにおいて説明したとおりである。比較プロセスを本発明プロセスと比較すると、本発明プロセスにおいては、第１遮光膜９９と接続するための、太枠で示す接続配線用スルーホール（図５Ａにおける２１に対応する）の形成プロセスが省略されている。本発明プロセスにおいては、太枠で示すシールド配線用スルーホール形成の工程で、無機パッシベーション膜と第１ゲート絶縁膜及び下地膜に対して同時にスルーホールを形成し、第１遮光膜９９が露出される。

　また、比較プロセスの保護金属形成工程が、本発明プロセスでは省略されている。したがって、図９に示す本発明プロセスは、比較プロセスと比べて、プロセスの数を低減することができる。

　図１０Ｅは、本発明による第２の実施例を示す断面図であり、図１０Ａ乃至図１０Ｄは図１０Ｅの構成を実現する途中工程の構成を示す断面図である。図１０Ｅの構成も比較例に対して、酸化物半導体１０７を保護金属形成時の汚染から防止すること、プロセス数を低減することができること、は実施例１等と同じである。実施例２の特徴は、酸化物半導体ＴＦＴ用の第２遮光膜１０５をＴＦＴ基板１００の上に、第１遮光膜９９と同層に形成している点である。

　図１０Ａにおいて、ＴＦＴ基板１００の上に第１遮光膜９９と第２遮光膜１０５が形成されている。したがって、第１ゲート絶縁膜１０３の上には、ポリシリコン半導体ＴＦＴ用の第１ゲート電極１０４のみが形成されている。そして、第２遮光膜１０５に導通を与えるスルーホール２７（第６のスルーホール）は第１遮光膜９９に導通を与えるスルーホール２５と同様、第２ゲート絶縁膜１０９、層間絶縁膜１０６、第１ゲート絶縁膜１０３に対して形成されている。

　図１０Ｂにおいて、ポリシリコン半導体ＴＦＴ用電極３１、３２、３３及び酸化物半導体ＴＦＴ用ゲート電極１１１を形成する。図１０Ｃにおいて、ポリシリコン半導体ＴＦＴ用電極３１、３２、３３及び酸化物半導体ＴＦＴ用ゲート電極１１１を覆って無機パッシベーション膜１１２を形成する。図１０Ｄは、各電極に対応するスルーホール２３、４１、４２、４３、４４（第７のスルーホール）、１１８、１１９、１２０を形成した状態を示す断面図である。図１０Ｅは、各スルーホールに対応して、接続用配線（導電部材、電極ともいう）２４、３１、３２、３３、５１、５２、５３、５４（第２導電部材）を形成して、第１遮光膜９９、ポリシリコン半導体ＴＦＴ、第２遮光膜１０５、酸化物半導体ＴＦＴに電圧を供給出来るようにした断面図である。

　図１０Ｅにおいて、領域Ｂで示す第１遮光膜９９に電圧を供給するためのスルーホールおよび電極形状と領域Ｃで示す第２遮光膜１０５に電圧を供給するためのスルーホールおよび電極形状は同様である。すなわち、図１１Ｅにおける領域Ｂと領域Ｃの詳細断面図は、図８と同様になる。

　図１１Ｅは、本発明による第３の実施例を示す断面図であり、図１１Ａ乃至図１１Ｄは図１１Ｅの構成を実現する途中工程の構成を示す断面図である。実施例３においても、酸化物半導体ＴＦＴ用の第２遮光膜１０５はＴＦＴ基板１００の上に、第１遮光膜９９と同層に形成されている。図１１Ｅの構成も比較例に対して、酸化物半導体を保護金属形成時の汚染から防止すること、プロセス数を低減することができること、は実施例１等と同じである。実施例３の特徴は、層間絶縁膜１０６を省略している点である。

　図１１Ａにおいて、第１ゲート絶縁膜１０３の上に第１ゲート電極１０４と酸化物半導体１０７が形成され、これらを覆って第２ゲート絶縁膜１０９が形成されている。すなわち、層間絶縁膜１０６は省略されている。第１ゲート絶縁膜１０３の上に第１ゲート電極１０４と酸化物半導体１０７が存在しているが、第１ゲート電極１０４を酸化物半導体１０７よりも先に形成することで、酸化物半導体１０７が第１ゲート電極１０４形成時に汚染されることを防止することができる。

　図１１Ｂにおいてポリシリコン半導体ＴＦＴ用電極３１、３２、３３及び酸化物半導体ＴＦＴ用ゲート電極１１１を形成する。図１１Ｃは、ポリシリコン半導体ＴＦＴ用電極３１、３２、３３及び酸化物半導体ＴＦＴ用ゲート電極１１１を覆って無機パッシベーション膜１１２を形成した状態を示す断面図である。

　図１１Ｄは、各電極に対応するスルーホール２３、４１、４２、４３、４４、１１８、１１９、１２０を形成した状態を示す断面図である。図１１Ｅは、各スルーホールに対応して、接続用配線（導電部材、電極ともいう）２４、３１、３２、３３、５１、５２、５３、５４を形成して、第１遮光膜９９、ポリシリコン半導体ＴＦＴ、第２遮光膜１０５、酸化物半導体ＴＦＴ１０７に電圧を供給出来るようにした断面図である。

　実施例３では、実施例１で説明した本発明の特徴に加え、層間絶縁膜１０６を省略しているので、プロセス負荷をさらに低減することができる。

　図１２Ｅは、本発明による第４の実施例を示す断面図であり、図１２Ａ乃至図１２Ｄは図１２Ｅの構成を実現する途中工程の構成を示す断面図である。図１２Ｅの構成も比較例に対して、酸化物半導体１０７を保護金属１０８形成時の汚染から防止すること、プロセス数を低減することができること、は実施例１等と同じである。実施例４の特徴は、酸化物半導体ＴＦＴ用のスルーホールをポリシリコン半導体ＴＦＴ用スルーホールよりも先に形成することである。

　図１２Ａの層構成は実施例１における図７Ａと同じであるが、形成されているスルーホールが異なっている。図１２Ａにおいては、スルーホールは、第１遮光膜９９用スルーホール２５、及び、酸化物半導体ＴＦＴ用スルーホール１１８（第８のコンタクトホール）、１２０（第９のコンタクトホール）のみが形成されている。

　図１２Ｂは酸化物半導体ＴＦＴにドレイン電極３１、ゲート電極１１１ソース電極３３を形成した状態を示す断面図である。図１２Ｂにおいて、ドレイン電極３１はスルーホール１１８を完全には満たしておらず、ソース電極３３はスルーホール１２０を完全に満たしていない。その理由は次のとおりである。

　図１３は、図１２ＢのＤ領域に対応する平面図である。図１３において、ゲート電極１１１の下が酸化物半導体１０７のチャネル部になっている。ドレイン電極３１はスルーホール１１８において酸化物半導体１０７と接続し、ソース電極３３はスルーホール１２０において酸化物半導体１０７と接続している。ドレイン電極３１とソース電極３３の下では、酸化物半導体１０７は金属によって酸素を奪われ、導通状態となっている。

　酸化物半導体１０７において、チャネルとドレイン電極３１の間及びチャネルとソース電極３３の間は、イオンインプランテーション（Ｉ．Ｉ）により、酸化物半導体１０７にイオンを打ち込むことによって導通をとるので、ドレイン領域３１、とソース領域３３のチャネル側はドレイン電極３１とソース電極３３による庇が存在すると、イオンインプランテーションされない部分が生ずる。したがって、ドレイン電極３１およびソース電極３３のチャネル側に電極３１、３３による庇が形成されないようにするために、スルーホール１１８および１２０内に隙間１１８１、１２０１を形成している。

　図１２Ｃは、酸化物半導体ＴＦＴ用電極３１、１１１、３３を覆って無機パッシベーション膜１１２を形成した状態を示す断面図である。図１２Ｄは、無機パッシベーション膜にスルーホール２３、４１、４２、４３、４４、６１、６２、６３、を形成した状態を示す断面図である。図１２Ｅは、各スルーホールにおいて、接続用配線（導電部材、電極ともいう）２４、５１、５２、５３、５４、７１，７２、７３を形成した状態を示す断面図である。これによって、ポリシリコン半導体ＴＦＴ、第１遮光膜９９、酸化物半導体ＴＦＴ、第２遮光膜１０５はすべて導通をとることができる。

　図１４Ｅは、本発明による第５の実施例を示す断面図であり、図１４Ａ乃至図１４Ｄは図１４Ｅの構成を実現するための途中工程の構成を示す断面図である。図１４Ｅの構成も比較例に対して、酸化物半導体１０７を保護金属１０８形成時の汚染から防止すること、プロセス数を低減することができること、は実施例１等と同じである。実施例５においても、酸化物半導体ＴＦＴ用のスルーホールをポリシリコン半導体用スルーホールよりも先に形成することは実施例４と同じである。実施例５が実施例４と異なる点は、酸化物半導体ＴＦＴ用第２遮光膜１０５を第１遮光膜９９と同じ層、すなわち、ＴＦＴ基板１００上に形成している点である。

　図１４Ａの構成は、第２遮光膜１０５がＴＦＴ基板１００上に形成されていること、第２遮光膜１０５用スルーホール２７が第１遮光膜９９用スルーホールと同じ層、すなわち、層間絶縁膜１０６及び第２ゲート絶縁膜１０９に形成されている他は、実施例４における図１２Ａと同じである。

　図１４Ｂは酸化物半導体ＴＦＴにドレイン電極３１、ゲート電極１１１ソース電極３３を形成した状態を示す断面図である。ドレイン電極３１とスルーホール１１８の関係、ソース電極３３とスルーホール１２０の関係は、図１２Ｂ及び図１３で説明したとおりである。

　図１４Ｃは、酸化物半導体ＴＦＴ用電極３１、１１１、３３を覆って無機パッシベーション膜１１２を形成した状態を示す断面図である。図１４Ｄは、無機パッシベーション膜１１２にスルーホール２３、４１、４２、４３、４４、６１、６２、６３、を形成した状態を示す断面図である。図１４Ｅは、各スルーホールにおいて、接続用配線（導電部材、電極ともいう）２４、５１、５２、５３、５４、７１，７２、７３を形成した状態を示す断面図である。これによって、ポリシリコン半導体ＴＦＴ、第１遮光膜９９、酸化物半導体ＴＦＴ、第２遮光膜１０５はすべて導通をとることができる。

　図１５Ｅは、本発明による第６の実施例を示す断面図であり、図１５Ａ乃至図１５Ｄは図１５Ｅの構成を実現する途中工程の構成を示す断面図である。図１５Ｅの構成も比較例に対して、酸化物半導体１０７を保護金属１０８形成時の汚染から防止すること、プロセス数を低減することができること、は実施例１等と同じである。実施例６においても、酸化物半導体ＴＦＴ用のスルーホールをポリシリコン半導体用スルーホールよりも先に形成することは実施例４、実施例５と同じである。実施例６が実施例４及び実施例５と異なる点は、層間絶縁膜１０６が省略されている点である。この点において、実施例６は実施例３と共通している。

　図１５Ａにおいて、酸化物半導体１０７は、第１ゲート電極１０４と同様に、第１ゲート絶縁膜１０３上に形成されている。スルーホール２５及びスルーホール２７は、第２ゲート絶縁膜１０９及び第１ゲート絶縁膜１０３に形成されている。図１５Ｂは、酸化物半導体ＴＦＴにドレイン電極３１、ゲート電極１１１、ソース電極３２を形成した状態を示す断面図である。ドレイン電極３１とスルーホール１１８の関係、ソース電極３３とスルーホール１２０の関係は、図１２Ｂ及び図１３で説明したとおりである。

　図１５Ｃは、酸化物半導体ＴＦＴ用電極３１、１１１、３３を覆って無機パッシベーション膜１１２を形成した状態を示す断面図である。図１５Ｄは、無機パッシベーション膜１１２にスルーホール２３、４１、４２、４３、４４、６１、６２、６３、を形成した状態を示す断面図である。図１５Ｅは、各スルーホールにおいて、接続用配線（導電部材、電極ともいう）２４、５１、５２、５３、５４、７１，７２、７３を形成した状態を示す断面図である。これによって、ポリシリコン半導体ＴＦＴ、第１遮光膜９９、酸化物半導体ＴＦＴ、第２遮光膜１０５はすべて導通をとることができる。本実施例は、冒頭に述べた特徴に加えて、層間絶縁膜１０６を省略しているので、さらに製造コストの低減を図ることができる。

　実施例１乃至実施例６では、本発明を液晶表示装置について説明した。しかし、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置にも適用することができる。図１６は有機ＥＬ表示装置の表示領域の断面図である。図１６の構成は、酸化物半導体ＴＦＴを形成し、これを有機パッシベーション膜１２３で覆い、ＴＦＴと下部電極１５０と導通をとるためのスルーホール１３０を形成するまでは、図４に示す液晶表示装置と同様である。

　図１６において、有機パッシベーション膜の上にアノードとしての下部電極１５０が形成されている。下部電極１５０の上に、ホールを有するバンク１６０が形成されている。バンク１６０のホール内に発光層としての有機ＥＬ層１５１が形成されている。有機ＥＬ層１５１の上にカソードとしての上部電極１５２が形成されている。上部電極１５２は各画素共通に形成されている。上部電極１５２を覆ってＳｉＮ膜等を有する保護膜１５３が形成されている。保護膜１５３の上に外光の反射を防止するための、円偏光板１５５が粘着剤１５４を介して貼り付けられている。

　図１６に示すように、酸化物半導体ＴＦＴ用ドレイン電極１２１、ソース電極１２２、第２遮光膜１０５用のシールド配線２８を形成するまでは、実施例１で説明した液晶表示装置と同じである。また、ポリシリコン半導体ＴＦＴを有する周辺回路の構成も実施例１乃至実施例６で説明したのと同じ構成をとることが出来る。このように、有機ＥＬ表示装置においても本発明を適応することが出来る。

　同一基板に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴを形成したハイブリッド構成は表示装置のみでなく、センサ等の半導体装置にも使用することが出来る。例えば、センサの駆動回路にポリシリコン半導体ＴＦＴを用い、検出領域におけるセンサ素子の制御に酸化物半導体ＴＦＴを用いることが出来る。

　センサは多くの種類が存在する。図１７は、有機ＥＬ表示装置と同様な構成を光センサとして使用した場合の例である。すなわち、有機ＥＬ表示装置を発光素子として使用している。図１７おいては、図１６で説明した有機ＥＬ表示装置の表示領域（発光素子）において、ＴＦＴ基板１００の下面に受光素子５００を配置している。発光素子の上面においては、粘着材６０１を介して、透明なガラス基板または透明な樹脂基板で形成されたフェースプレート６００が配置している。被測定物７００は、フェースプレート６００の上に載置する。

　発光素子において、発光領域は、有機ＥＬ層１５１、下部電極１５０、上部電極１５２で構成される。発光領域の中央部分には、有機ＥＬ層、下部電極、上部電極が存在しないウィンドウ４００となっており、この部分は光が通過することが出来る。なお、下部電極１５０の下層には反射電極が形成され、有機ＥＬ層１５１で発光した光Ｌは上方に向かう。

　図１７において、有機ＥＬ層１５１から出射した光Ｌは被測定物７００で反射して、ウィンドウ４００を通して、ＴＦＴ基板１００の下部に配置した受光素子５００によって受光され、被測定物７００が存在していることを検出する。被測定物７００が存在しない場合は反射光が存在しないので、受光素子５００には電流が流れない。したがって、被測定物７００の存在の有無を測定することが出来る。

　図１８は、図１７に示すセンサ素子をマトリクス状に配置した光センサの平面図である。図１８において、両側に配置した走査回路９５から走査線９１が横方向（ｘ方向）に延在している。下側に配置した信号回路９６から信号線９２が縦方向（ｙ方向）に延在し、上側に配置した電源回路９７から電源線９３が下方向（－ｙ方向）に延在している。走査線９１と信号線９２、あるいは、走査線９１と電源線９３で囲まれた領域がセンサ素子９４である。

　図１８における走査回路９５、信号回路９６等にはポリシリコン半導体ＴＦＴを用い、各センサ素子９４におけるスイッチングＴＦＴには、酸化物半導体ＴＦＴを用いることが出来る。したがって、このような光センサにおいても、実施例１乃至６で説明したようなハイブリッド構成を用いることが出来る。

　なお、本実施例における光センサにおいては、単に、被測定物７００の有無のみでなく、被測定物７００からの反射の強度を測定することによって、２次元画像を読み取ることが出来る。また、色毎にセンシングすることによって、カラー画像、あるいは、分光画像を検出することも出来る。センサの分解能は、図１８におけるセンサ素子９４の大きさによって決まるが、必要に応じて複数のセンサ素子９４を纏めて駆動することによって実効的なセンサ素子の大きさを調整することが出来る。

　図１７及び図１８の例では、有機ＥＬ表示装置と同様な構成を光センサに応用した例であるが、本発明は、このような構成のみでなく、他の検出方法を用いた光センサにも適用することができる。さらに本発明は、光センサのみでなく、例えば容量センサ等、半導体装置基板を用いた他のセンサにも適用することができる。

　以上の実施例では、基板に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴの両方を用いた場合について本発明を説明した。実施例ではポリシリコン半導体ＴＦＴが酸化物半導体ＴＦＴより基板に近い層に配置されているとして説明したが、酸化物半導体ＴＦＴがポリシリコン半導体ＴＦＴより基板に近い層に配置されている構成であってもよい。

　また、本発明は、ポリシリコン半導体ＴＦＴのみ、あるいは、酸化物半導体ＴＦＴのみが基板に形成された構成の半導体装置についても適用することができる。つまり、ポリシリコン半導体ＴＦＴあるいは酸化物半導体ＴＦＴに遮光膜が配置され、この遮光膜にシールドのための電位を供給する構成において、遮光膜を露出するスルーホールの構造および製造プロセスに、本発明を適用することができる。

　１１…走査線、　１２…映像信号線、　１３…画素、　１４…表示領域、　１５…端子領域、　１６…シール材、　１７…フレキシブル配線基板、　１１８…走査線駆動回路、　２１…スルーホール、　２２…接続配線、　２３…スルーホール、　２４…シールド配線、　２５…スルーホール、　２７…スルーホール、　２８…シールド配線、　３１…ドレイン電極、　３２…ゲート配線、　３３…ソース電極、　４１、４２、４３、４４…スルーホール、　５１…ドレイン配線、　５２…ゲート配線、　５３…ソース配線、　５４…シールド配線、　６１、６２、６３…スルーホール、　７１…ドレイン配線、　７２…ゲート配線、　７３…ソース配線、　９０…検出領域、　９１…走査線、　９２…信号線、　９３…電源線、　９４…センサ素子、　９５…走査回路、　９６…信号回路、　９７…電源回路、　９９…第１遮光膜、　１００…ＴＦＴ基板、　１０１…下地膜、　１０２…ポリシリコン半導体、　１０３…第１ゲート絶縁膜、　１０４…第１ゲート電極、　１０５…第２遮光膜、　１０６…層間絶縁膜、　１０７…酸化物半導体、　１０８…保護金属、　１０９…第２ゲート絶縁膜、　１１０…ＡｌＯ膜、　１１１…第２ゲート電極、　１１２…無機パッシベーション膜、　１１８…スルーホール、　１１９…スルーホール、　１２０…スルーホール、　１２１…ドレイン電極、　１２２…ソース電極、　１２３…有機パッシベーション膜、　１２４…コモン電極、　１２５…容量絶縁膜、　１２６…画素電極、　１２７…配向膜、　１３０…スルーホール、　１３１…スルーホール、　１５０…下部電極、　１５１…有機ＥＬ層、　１５２…カソード、　１５３…保護層、　１５４…粘着材、　１５５…偏光板、　１６０…バンク、　２００…対向基板、　２０１…カラーフィルタ、　２０２…ブラックマトリクス、　２０３…オーバーコート膜、　２０４…配向膜、　３００…液晶層、　３０１…液晶分子、　４００…ウィンドウ、　５００…受光素子、　６００…フェースプレート、　６０１…粘着材、　７００…被測定物、　１１２１…第１無機パッシベーション膜、　１１２２…第２無機パッシベーション膜、　１１８１、１２０１…隙間

Claims (20)

1. 　基板と、
   　前記基板上に位置し、ポリシリコン半導体層を有する第１の薄膜トランジスタと、
   　前記基板上に位置し、酸化物半導体層を有する第２の薄膜トランジスタと、
   　前記ポリシリコン半導体層と前記基板との間に位置し、前記ポリシリコン半導体層と対向する第１の遮光膜と、
   　前記酸化物半導体層と前記基板との間に位置し、前記酸化物半導体層と対向する第２の遮光膜と、
   　前記第1の遮光膜の上に位置する少なくとも１つの第１絶縁膜と、
   　前記第１絶縁膜の上に位置し、互いに積層している複数の第２絶縁膜と、
   　前記複数の第２絶縁膜の上に位置する少なくとも１つの第３絶縁膜と、
   　前記第１遮光膜と対向し、前記複数の第２絶縁膜の各々を貫通し、前記第１絶縁膜と前記第３絶縁膜とを貫通しない第１のスルーホールと、
   　前記第１遮光膜と対向し、前記第１絶縁膜と前記第３絶縁膜とを貫通し、一部が前記第１のスルーホールの中に位置する第２のスルーホールと、を有し、
   　前記第１の遮光膜は、前記第２のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第１導電部材と電気的に接続することを特徴とする表示装置。
2. 　前記第３絶縁膜の一部は、前記第１のスルーホールの中に位置し、前記第１の絶縁膜と直に接し、
   　前記第２のスルーホールは、前記第３絶縁膜の前記一部と前記第１の絶縁膜とを一括で貫通することを特徴とする請求項１に記載の表示装置。
3. 　前記第１の遮光膜には、固定電位が印加されることを特徴とする請求項１に記載の表示装置。
4. 　前記第２の遮光膜には、前記固定電位が印加されることを特徴とする請求項３に記載の表示装置。
5. 　画素電極と前記画素電極に対向するコモン電極とを備える複数の画素を有し、
   　前記コモン電極にはコモン電位が供給され、
   　前記固定電位は前記コモン電位であることを特徴とする請求項３に記載の表示装置。
6. 　前記第２の遮光膜は、前記第１の薄膜トランジスタの第１ゲート電極と同層に位置することを特徴とする請求項１に記載の表示装置。
7. 　前記第２の遮光膜と前記第１ゲート電極とは、同じ材料からなることを特徴とする請求項６に記載の表示装置。
8. 　前記第１の薄膜トランジスタは、前記ポリシリコン半導体層と電気的に接続する第１ソース電極と第１ドレイン電極とを有し、
   　前記第１ソース電極の一部と前記第１ドレイン電極の一部とは、前記複数の第２絶縁膜の上に位置し、且つ前記第３絶縁膜で覆われており、
   　前記第３絶縁膜を貫通する第３のスルーホールが、前記第１ソース電極の前記一部と前記第１ドレイン電極の前記一部との一方と重なって位置し、
   　前記一方は、前記第３のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第１接続配線と電気的に接続することを特徴とする請求項１に記載の表示装置。
9. 　前記第１ソース電極の前記一部と前記第２絶縁膜との間には、前記第１ソース電極の前記一部と前記第２絶縁膜とに直に接するアルミニウム酸化膜が位置し、
   　前記第１ドレイン電極の前記一部と前記第２絶縁膜との間には、前記第１ドレイン電極の前記一部と前記第２絶縁膜とに直に接するアルミニウム酸化膜が位置することを特徴とする請求項８に記載の表示装置。
10. 　前記第１の薄膜トランジスタは、第１ゲート電極を有し、
    　前記第１ゲート電極は、前記複数の第２絶縁膜の上に位置し、且つ前記第３絶縁膜で覆われている第２接続配線と電気的に接続し、
    　前記第３絶縁膜を貫通する第４のスルーホールが、前記第２接続配線と重なって位置し、
    　前記第２接続配は、前記第４のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第１ゲート配線と電気的に接続することを特徴とする請求項１に記載の表示装置。
11. 　前記第２接続配線と前記第２絶縁膜との間には、前記第２接続配線と前記第２絶縁膜とに直に接するアルミニウム酸化膜が位置することを特徴とする請求項１０に記載の表示装置。
12. 　前記第２の薄膜トランジスタは、第２ゲート電極を有し、
    　前記第２ゲート電極は、前記複数の第２絶縁膜の上に位置し、且つ前記第３絶縁膜で覆われており、
    　前記第３絶縁膜を貫通する第５のスルーホールが、前記第２ゲート電極と重なって位置し、
    　前記第２ゲート電極は、前記第５のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第２ゲート配線と電気的に接続することを特徴とする請求項１に記載の表示装置。
13. 　前記第１遮光膜と前記第２遮光膜とは、同層に位置し、
    　前記第２遮光膜と対向し、前記複数の第２絶縁膜の各々を貫通し、前記第１絶縁膜と前記第３絶縁膜とを貫通しない第６のスルーホールと、
    　前記第２遮光膜と対向し、前記第１絶縁膜と前記第３絶縁膜とを貫通し、一部が前記第１のスルーホールの中に位置する第７のスルーホールと、を有し、
    　前記第２の遮光膜は、前記第７のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第２導電部材と電気的に接続することを特徴とする請求項１に記載の表示装置。
14. 　前記酸化物半導体層は、前記第１の薄膜トランジスタの第１ゲート電極と同層に位置することを特徴とする請求項１３に記載の表示装置。
15. 　前記第１の薄膜トランジスタは、第１ゲート電極を有し、
    　前記基板と前記酸化物半導体層との間の距離は、前記基板と前記第１ゲート電極との間の距離よりも大きいことを特徴とする請求項１に記載の表示装置。
16. 　前記第２の薄膜トランジスタは、第２ゲート電極と、第２ドレイン電極と、第２ソース電極と、第８のコンタクトホールおよび第９のコンタクトホールを備える第２ゲート絶縁膜と、を有し、
    　前記酸化物半導体層は、前記第８のコンタクトホールを介して前記第２ドレイン電極と接続し、かつ前記第９のコンタクトホールを介して前記第２ソース電極と接続し、
    　前記第８のコンタクトホールの側壁は、前記第２ドレイン電極と接していない第１領域を有し、
    　前記第９のコンタクトホールの側壁は、前記第２ソース電極と接していない第２領域を有することを特徴とする請求項１に記載の表示装置。
17. 　前記第８のコンタクトホールの中において、前記第１領域と前記第２ドレイン電極との間には前記第３絶縁膜が位置し、
    　前記第９のコンタクトホールの中において、前記第２領域と前記第２ソース電極との間には前記第３絶縁膜が位置することを特徴とする請求項１６に記載の表示装置。
18. 　基板と、
    　前記基板上に位置し、ポリシリコン半導体層を有する第１の薄膜トランジスタと、
    　前記基板上に位置し、酸化物半導体層を有する第２の薄膜トランジスタと、
    　前記ポリシリコン半導体層と前記基板との間に位置し、前記ポリシリコン半導体層と対向する第１導電膜と、
    　前記酸化物半導体層と前記基板との間に位置し、前記酸化物半導体層と対向する第２導電膜と、
    　前記第1導電膜と前記第２導電膜との少なくとも一方の導電膜の上に位置する少なくとも１つの第１絶縁膜と、
    　前記第１絶縁膜の上に位置し、互いに積層している複数の第２絶縁膜と、
    　前記複数の第２絶縁膜の上に位置する少なくとも１つの第３絶縁膜と、
    　前記一方の導電膜と対向し、前記複数の第２絶縁膜の各々を貫通し、前記第１絶縁膜と前記第３絶縁膜とを貫通しない第１のスルーホールと、
    　前記一方の導電膜と対向し、前記第１絶縁膜と前記第３絶縁膜とを貫通し、一部が前記第１のスルーホールの中に位置する第２のスルーホールと、を有し、
    　前記一方の導電膜は、前記第２のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第１導電部材と電気的に接続することを特徴とする半導体装置。
19. 　前記第３絶縁膜の一部は、前記第１のスルーホールの中に位置し、前記第１の絶縁膜と直に接し、
    　前記第２のスルーホールは、前記第３絶縁膜の前記一部と前記第１の絶縁膜とを一括で貫通することを特徴とする請求項１８に記載の半導体装置。
20. 　前記第１絶縁膜は、第1導電膜と前記第２導電膜との両方の上に位置し、
    　前記一方の導電膜とは異なる他方の導電膜と対向し、前記複数の第２絶縁膜の各々を貫通し、前記第１絶縁膜と前記第３絶縁膜とを貫通しない第６のスルーホールと、
    　前記他方の導電膜と対向し、前記第１絶縁膜と前記第３絶縁膜とを貫通し、一部が前記第１のスルーホールの中に位置する第７のスルーホールと、を有し、
    　前記他方の導電膜は、前記第７のスルーホールを介して、少なくとも一部が前記第３絶縁膜の上に位置する第２導電部材と電気的に接続することを特徴とする請求項１８に記載の半導体装置。

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