WO2020170715A1 - 半導体集積回路装置 - Google Patents

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local
power supply
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秀幸 小室
智也 鶴田
康広 中岡
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    • H10D84/974—Layout specifications, i.e. inner core regions

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell (hereinafter, also simply referred to as a cell) including a three-dimensional structure transistor.
  • a standard cell hereinafter, also simply referred to as a cell
  • a three-dimensional structure transistor hereinafter, also simply referred to as a cell
  • the standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logic function eg, inverter, latch, flip-flop, full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, by connecting those standard cells with wiring, an LSI chip is designed.
  • the transistor which is a basic component of LSI, has achieved improvement in integration, reduction in operating voltage, and improvement in operating speed by reducing the gate length (scaling).
  • off-current due to excessive scaling and a significant increase in power consumption have become a problem.
  • a three-dimensional transistor in which the transistor structure is changed from a conventional planar type to a three-dimensional type has been actively studied.
  • Non-Patent Documents 1 and 2 disclose, as new devices, a three-dimensional structure device in which a P-type FET and an N-type FET having a three-dimensional structure are stacked in a direction perpendicular to a substrate, and a standard cell using the three-dimensional device.
  • a three-dimensional structure device in which a P-type FET and an N-type FET having a three-dimensional structure are stacked in a direction perpendicular to a substrate is referred to as a CFET (Complementary FET) according to the description in Non-Patent Document 1.
  • CFET Complementary FET
  • the direction perpendicular to the substrate is called the depth direction.
  • the standard cell includes, for example, a cell having a logical function such as a NAND gate and a NOR gate (hereinafter appropriately referred to as a logic cell), and a cell having no logical function.
  • a cell having no logical function there is an “end cell”.
  • Termination cell refers to a cell that does not contribute to the logical function of the circuit block and is used to terminate the circuit block.
  • the present disclosure provides a layout of a semiconductor integrated circuit device including a termination cell using a CFET.
  • a semiconductor integrated circuit device includes a plurality of cell rows each including a plurality of standard cells arranged side by side in a first direction, and a first cell row that is one of the plurality of cell rows. Includes a first standard cell having a logic function and a second standard cell having no logic function, which is disposed at at least one of both ends of the first cell row.
  • the first standard cell extends in the first direction and supplies a first power supply line for supplying a first power supply voltage
  • the second power supply line extends in the first direction and supplies a second power supply voltage different from the first power supply voltage.
  • the second standard cell includes a third power supply line extending in the first direction and supplying the first power supply voltage, and a fourth power supply line extending in the first direction and supplying the second power supply voltage.
  • a dummy gate wiring extending in the second direction and the depth direction and arranged in the same layer as the gate wiring in the depth direction, and the first and second local wirings in the depth direction.
  • a fifth local wiring arranged in the same layer and a sixth local wiring which is arranged in the same layer as the third and fourth local wirings in the depth direction and which overlaps with the fifth local wiring in plan view. With local wiring.
  • the second standard cell having no logic function is arranged at at least one of both ends of the first cell row including the first standard cell having the logic function.
  • the dummy gate wiring of the second standard cell is arranged in the same layer as the gate wiring of the first standard cell in the depth direction.
  • the fifth local wiring of the second standard cell is arranged in the same layer as the first and second local wirings of the first standard cell in the depth direction.
  • the sixth local wire of the second standard cell is arranged in the same layer as the third and fourth local wires of the first standard cell in the depth direction.
  • the gate wirings and the local wirings including the dummy gate wirings are regularly arranged.
  • variations in the finished shape of the layout pattern of the standard cells arranged inside the second standard cells can be suppressed, and variations in manufacturing of the semiconductor integrated circuit device can be suppressed, yield can be improved, and reliability can be improved. be able to.
  • a semiconductor integrated circuit device in a second aspect of the present disclosure, includes a plurality of cell rows each including a plurality of standard cells arranged side by side in a first direction, and a first cell row that is one of the plurality of cell rows. Includes a first standard cell having a logic function and a second standard cell having no logic function, which is disposed at at least one of both ends of the first cell row.
  • the first standard cell extends in the first direction and supplies a first power supply line that supplies a first power supply voltage
  • the second standard cell extends in the first direction and supplies a second power supply voltage different from the first power supply voltage.
  • the second standard cell includes a third power supply line extending in the first direction and supplying the first power supply voltage, and a fourth power supply line extending in the first direction and supplying the second power supply voltage.
  • a first dummy transistor which is the first-conductivity-type three-dimensional structure transistor disposed in the same layer as the first transistor in the depth direction, and a second dummy transistor in the same layer in the depth direction.
  • a second dummy transistor which is the second conductive type three-dimensional structure transistor arranged, and extending in the second direction and the depth direction, and arranged in the same layer as the gate wiring in the depth direction.
  • a dummy gate wiring that serves as the gates of the first and second dummy transistors, and extends in the second direction, and is arranged in the same layer as the first and second local wirings in the depth direction.
  • a fifth local wiring connected to either the source or the drain of the first dummy transistor and extending in the second direction and arranged in the same layer as the third and fourth local wirings in the depth direction.
  • a sixth local wire connected to either the source or the drain of the second dummy transistor. The sixth local wiring has an overlap with the fifth local wiring in a plan view.
  • the second standard cell having no logic function is arranged at at least one of both ends of the first cell row including the first standard cell having the logic function.
  • the first and second dummy transistors of the second standard cell are arranged in the same layer as the first and second transistors of the first standard cell in the depth direction.
  • the dummy gate wiring of the second standard cell is arranged in the same layer as the gate wiring of the first standard cell in the depth direction.
  • the fifth local wiring of the second standard cell is arranged in the same layer as the first and second local wirings of the first standard cell in the depth direction.
  • the sixth local wire of the second standard cell is arranged in the same layer as the third and fourth local wires of the first standard cell in the depth direction.
  • a transistor including the dummy transistor, a gate wiring including the dummy gate wiring, and a local wiring are provided.
  • the wiring is regularly arranged.
  • a semiconductor integrated circuit device includes a plurality of standard cells arranged side by side in a first direction, and a plurality of cell rows arranged side by side in a second direction perpendicular to the first direction. Equipped with.
  • the plurality of cell columns are arranged at either one of both ends in the second direction of the first cell column including a first standard cell having a logic function, and have a logic function.
  • a second cell column including two standard cells.
  • the first standard cell extends in the first direction and supplies a first power supply line that supplies a first power supply voltage
  • the second standard cell extends in the first direction and supplies a second power supply voltage different from the first power supply voltage.
  • the second standard cell extends in the first direction, and is disposed in the same layer as the first transistor in the depth direction and a third power supply line that supplies the first or second power supply voltage.
  • a first dummy transistor which is a first-conductivity-type three-dimensional transistor
  • a second dummy transistor which is the second-conductivity-type three-dimensional transistor, which is arranged in the same layer as the second transistor in the depth direction.
  • a dummy gate wiring extending in the second direction and the depth direction, arranged in the same layer as the gate wiring in the depth direction, and serving as a gate of the first and second dummy transistors.
  • the sixth local wiring has an overlap with the fifth local wiring in a plan view.
  • the second cell row including the second standard cell having no logic function has the plurality of cell rows including the first cell row including the first standard cell having the logic function in both ends in the second direction. It is arranged in either one of.
  • the first and second dummy transistors of the second standard cell are arranged in the same layer as the first and second transistors of the first standard cell in the depth direction.
  • the dummy gate wiring of the second standard cell is arranged in the same layer as the gate wiring of the first standard cell in the depth direction.
  • the fifth local wire of the second standard cell is arranged in the same layer as the first and second local wires of the first standard cell.
  • the sixth local wire of the second standard cell is arranged in the same layer as the third and fourth local wires of the first standard cell.
  • a dummy transistor, a dummy gate wiring, and a local wiring are provided in the second standard cell arranged in the second cell row at either one of the two ends in the second direction, so that the transistor including the dummy transistor is provided.
  • Gate wirings including dummy gate wirings and local wirings are regularly arranged.
  • FIG. 3 is a plan view showing an example of a layout structure of a circuit block using standard cells.
  • (A), (b) is a top view which shows the layout structure of the standard cell which concerns on 1st Embodiment.
  • (A), (b) is sectional drawing in the planar view horizontal direction of the layout structure of FIG.
  • (A)-(h) is a top view which shows the variation of the termination
  • (A), (b) is a top view which shows the other layout structure of the termination
  • FIG. 6 is a plan view showing an example of a layout structure of a circuit block using the termination cell of FIG. 5.
  • (A), (b) is a top view which shows the layout structure of the standard cell which concerns on 2nd Embodiment.
  • 9A to 9H are plan views showing variations of the termination cell according to the second embodiment.
  • (A), (b) is a top view which shows the other layout structure of the termination
  • (A), (b) is a top view which shows the layout structure of the standard cell which concerns on 3rd Embodiment.
  • (A), (b) is a top view which shows the other layout structure of the termination
  • (A), (b) is a top view which shows the other layout structure of the termination
  • Sectional drawing which shows the structure of the semiconductor device provided with CFET. Sectional drawing which shows the structure of the semiconductor device provided with CFET. Sectional drawing which shows the structure of the semiconductor device provided with CFET. Sectional drawing which shows the structure of the semiconductor device provided with CFET.
  • the semiconductor integrated circuit device includes a plurality of standard cells (herein, simply referred to as cells), and at least a part of the plurality of standard cells is a CFET, that is, a three-dimensional structure.
  • a three-dimensional structure device in which a P-type FET and an N-type FET having a structure are stacked in a direction perpendicular to a substrate is provided.
  • FIG. 13 to 16 are views showing the structure of a semiconductor device having a CFET.
  • FIG. 13 is a sectional view in the X direction
  • FIG. 14 is a sectional view of a gate portion in the Y direction
  • FIG. 15 is a source/drain in the Y direction.
  • FIG. 16 is a plan view of a part of the cross section.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gates extend
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 13 to 16 are schematic views, and the dimensions and positions of the respective parts are not necessarily aligned.
  • an element isolation region 502 is formed on the surface of a semiconductor substrate 501 such as a silicon (Si) substrate, and the element isolation region 502 defines an element active region 50a.
  • the N-type FET is formed on the P-type FET.
  • the stacked transistor structure 590a is formed on the semiconductor substrate 501 in the element active region 50a.
  • the stacked transistor structure 590a includes a gate structure 591 formed on the semiconductor substrate 501.
  • the gate structure 591 includes a gate electrode 556, a plurality of nanowires 558, a gate insulating film 555, and an insulating film 557.
  • the gate electrode 556 extends in the Y direction and rises in the Z direction.
  • the nanowires 558 penetrate the gate electrode 556 in the X direction and are arranged in the Y direction and the Z direction.
  • the gate insulating film 555 is formed between the gate electrode 556 and the nanowire 558.
  • the gate electrode 556 and the gate insulating film 555 are formed at positions retracted from both ends of the nanowire 558 in the X direction, and the insulating film 557 is formed at the recessed portions.
  • An insulating film 516 is formed on the semiconductor substrate 501 on both sides of the insulating film 557.
  • 521 and 522 are interlayer insulating films.
  • the gate electrode 556 is connected to the wiring in the upper layer by the via 585 provided in the opening 575.
  • titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 556.
  • a high dielectric constant material such as hafnium oxide, aluminum oxide, or hafnium and aluminum oxide can be used.
  • silicon or the like can be used for the nanowire 558.
  • silicon oxide, silicon nitride, or the like can be used for the insulating films 516 and 557.
  • the number of nanowires 558 arranged in the Z direction is 4, and in the element active region 50a, the p-type semiconductor layer 531p is formed at each end of the two nanowires 558 on the semiconductor substrate 501 side. ..
  • Two local wirings 586 in contact with the p-type semiconductor layer 531p are formed so as to sandwich the gate structure 591 in the X direction.
  • an n-type semiconductor layer 541n is formed at each end of the two nanowires 558 on the side separated from the semiconductor substrate 501.
  • Two local wirings 588 that are in contact with the n-type semiconductor layer 541n are formed so as to sandwich the gate structure 591 in the X direction.
  • An insulating film 532 is formed between the local wiring 586 and the local wiring 588.
  • An insulating film 589 is formed on the local wiring 588.
  • the p-type semiconductor layer 531p is a p-type SiGe layer and the n-type semiconductor layer 541n is an n-type Si layer.
  • the insulating film 532 can be formed using silicon oxide, silicon nitride, or the like.
  • the local wiring 588 is connected to the embedded wiring 5101 via the via 5071.
  • the local wiring 586 is connected to the embedded wiring 5102 via the via 5072.
  • the stacked transistor structure 590a has the P-type FET including the gate electrode 556, the nanowire 558, the gate insulating film 555, and the P-type semiconductor layer 531p.
  • one P-type semiconductor layer 531p functions as a source region
  • the other P-type semiconductor layer 531p functions as a drain region
  • the nanowire 558 functions as a channel.
  • the stacked transistor structure 590a also has an N-type FET including a gate electrode 556, nanowires 558, a gate insulating film 555, and an N-type semiconductor layer 541n.
  • one N-type semiconductor layer 541n functions as a source region
  • the other N-type semiconductor layer 541n functions as a drain region
  • the nanowire 558 functions as a channel.
  • wirings between transistors and the like are performed by using vias and metal wirings in the layers above the laminated transistor structure, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is not limited to this. It is not something that can be done. Further, the P-type FET and the N-type FET may have different numbers of nanowires.
  • a semiconductor layer portion that is formed at both ends of a nanowire and constitutes a terminal that serves as a source or a drain of a transistor is referred to as a “pad”.
  • the p-type semiconductor layer 531p and the n-type semiconductor layer 541n correspond to the pads.
  • FIG. 1 is a plan view showing a layout structure of a circuit block using standard cells. In FIG. 1, only the power supply wirings arranged in the standard cells are shown, and the others are omitted.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is It is set to the Z direction (corresponding to the depth direction).
  • Dotted lines running vertically and horizontally in the plan view of FIG. 1 and the like indicate grids used for arranging components at the time of design.
  • the grids are arranged at equal intervals in the X direction and also arranged at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • a plurality of cells arranged in the X direction form a cell column CR.
  • a plurality of cell columns CR (six columns in FIG. 1) are arranged side by side in the Y direction.
  • Power supply wirings are formed at both ends of each cell in the Y direction, and each cell receives power supply potentials VDD and VSS from the outside through the power supply wirings.
  • each cell is arranged so that the entire cell is inverted in the Y direction for each cell column so that the power supply wiring that supplies the power supply potentials VDD and VSS is inverted in the Y direction for each cell column.
  • the plurality of cells include a cell having a logical function such as a NAND gate and a NOR gate (including an inverter cell C1 having a logical function of an inverter, which will be described later), and a terminal cell having no logical function.
  • a cell having a logical function such as a NAND gate and a NOR gate (including an inverter cell C1 having a logical function of an inverter, which will be described later), and a terminal cell having no logical function.
  • the “terminal cell” refers to a cell that is arranged at the end of the circuit block without contributing to the logical function of the circuit block.
  • the term “terminal of the circuit block” refers to both ends (here, both ends in the X direction) of a cell row forming the circuit block, and the top row and the bottom row of the circuit block (here, cell rows at both ends in the Y direction). ) And so on. That is, the “terminating cell” is arranged at both ends of the circuit block in the X direction or both ends in the Y direction, which are the ends of the circuit block.
  • dummy gate wiring is arranged in the termination cell.
  • the "dummy gate wiring” refers to a gate wiring that does not form a transistor and a gate wiring that forms a transistor but does not contribute to the logical function of the circuit.
  • a rectangular logic unit LC including a logic cell having a logic function and realizing the circuit function is arranged in the center of the circuit block.
  • a terminal cell portion is formed along the outer edge of the circuit block so as to surround the logic portion LC.
  • the inverter cell C1 is arranged in the logic section LC, and the termination cells C11, C11a to C11c, C31, C31a, C41, C41a to C41c are arranged in the termination cell section.
  • the termination cells C11a, C11b, C11c are obtained by arranging the termination cell C11 in the Y direction, the X direction, the X direction, and the Y direction, respectively.
  • the termination cell C31a is an arrangement in which the termination cell C31 is inverted in the Y direction.
  • the termination cells C41 and C41a to C41c have the same configuration as the termination cells C11 and C11a to C11c, respectively. That is, the termination cells C41a, C41b, C41c are obtained by inverting the termination cell C41 in the Y direction, the X direction, the X direction, and the Y direction, respectively.
  • the terminating cell C41a is arranged at the left end of the drawing
  • the terminating cell C41c is arranged at the right end of the drawing
  • a plurality of terminating cells C41a, C41c are arranged. End cells C31 are arranged side by side in the X direction.
  • the termination cell C41 is arranged at the left end of the drawing and the termination cell C41b is arranged at the right end of the drawing, and the plurality of termination cells C31a are arranged between the termination cells C41 and C41b.
  • a termination cell C11 is arranged at the left end of the drawing, a termination cell C11b is arranged at the right end of the drawing, and a termination cell C11a is arranged at the left end of the drawing, and at the right end of the drawing.
  • the cell column CRC in which the terminal cell C11c is arranged is alternately arranged in the Y direction. Further, cells forming the logic unit LC are arranged between the end cells C11, C11a and the end cells C11b, C11c. Therefore, in FIG.
  • a termination cell having the same structure as the termination cell C11 is arranged along the left end and the right end of the drawing of the logic unit LC, and the termination cell C31 is arranged along the top end and the bottom end of the drawing of the logic unit LC.
  • a termination cell having the same configuration as is arranged.
  • terminal cells having the same configuration as the terminal cell C41 are arranged at the corners (four corners of the circuit block) of the circuit block.
  • FIG. 2 is an enlarged view of the portion W1 in FIG. 1, and is a plan view showing the layout structure of the standard cell in this embodiment.
  • FIG. 3 is a sectional view of FIG. Specifically, FIG. 2A shows a lower portion, that is, a portion including a three-dimensional structure transistor (here, P-type nanowire FET) formed on the side close to the substrate, and FIG. 2B shows an upper portion, that is, from the substrate. A portion including a three-dimensional structure transistor (here, N-type nanowire FET) formed on the far side is shown.
  • 3A is a cross section taken along line X1-X1′ in FIG. 2
  • FIG. 3B is a cross section taken along line X2-X2′ in FIG.
  • the inverter cell C1 is arranged at the left end of the logic section LC in the drawing, and the termination cell C11 is arranged adjacent to the left side thereof.
  • the inverter cell C1 is provided with power supply wirings 11 and 12 extending in the X direction at both ends in the Y direction. Both the power supply lines 11 and 12 are embedded power supply lines (BPR:Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • Wirings 71 and 72 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 71 corresponds to the input A and the wiring 72 corresponds to the output Y.
  • the nanowires 21 extending in the X direction are formed in the lower portion of the cell, and the nanowires 26 extending in the X direction are formed in the upper portion of the cell.
  • the nanowires 21 and 26 overlap each other in a plan view.
  • Pads 22 a and 22 b doped with a P-type semiconductor are formed on both ends of the nanowire 21.
  • N-type semiconductor-doped pads 27 a and 27 b are formed on both ends of the nanowire 26.
  • the nanowire 21 constitutes a channel portion of the P-type transistor P1, and the pads 22a and 22b constitute terminals which serve as a source or a drain of the P-type transistor P1.
  • the nanowire 26 forms a channel portion of the N-type transistor N1, and the pads 27a and 27b form a terminal that serves as a source or a drain of the N-type transistor N1.
  • the N-type transistor N1 is formed at a position higher than the P-type transistor P1 in the Z direction.
  • the gate wiring 31 extends in the Y direction at approximately the center in the X direction, and extends in the Z direction from the lower part of the cell to the upper part.
  • the gate wiring 31 becomes the gates of the P-type transistor P1 and the N-type transistor N1. That is, the nanowire 21, the gate wiring 31, and the pads 22a and 22b form the P-type transistor P1.
  • the nanowire 26, the gate wiring 31, and the pads 27a and 27b form an N-type transistor N1.
  • Dummy gate wirings 35a and 35b are formed on both ends of the cell in the X direction. Like the gate line 31, the dummy gate lines 35a and 35b extend in the Y direction and the Z direction.
  • the gate wiring 31 and the dummy gate wirings 35a and 35b are arranged at the same pitch Pg in the X direction.
  • the gate wiring 31 and the dummy gate wirings 35a and 35b are formed to have the same length Lg in the Y direction and have the same width Wg in the X direction.
  • local interconnects (LI) 41 and 42 extending in the Y direction are formed.
  • the local wiring 41 is connected to the pad 22a.
  • the local wiring 42 is connected to the pad 22b.
  • Local wirings 51 and 52 extending in the Y direction are formed in the upper portion of the cell.
  • the local wiring 51 is connected to the pad 27a.
  • the local wiring 52 is connected to the pad 27b.
  • the local wiring 41 extends to a position where it overlaps the power supply wiring 11 in a plan view, and is connected to the power supply wiring 11 via a contact 61.
  • the contact 61 is formed at a position where the power supply wiring 11 and the local wiring 41 overlap each other in a plan view.
  • the local wiring 51 extends to a position overlapping the power wiring 12 in a plan view, and is connected to the power wiring 12 via a contact 62.
  • the contact 62 is formed at a position where the power supply wiring 12 and the local wiring 51 overlap each other in a plan view.
  • the local wirings 42 and 52 are connected via a contact 63.
  • the contact 63 is formed at a position where the local wiring 42 and the local wiring 52 overlap each other in plan view.
  • the local wirings 41, 42, and 52 are arranged such that the ends on the upper side of the drawing in the Y direction are at the same position.
  • the ends of the local wirings 41, 42, 52 on the upper side in the drawing in the Y direction correspond to one end of the local wirings 41, 42, 51, 52 farthest from the P-type transistor P1 and the N-type transistor N1.
  • An end of the local wiring 51 on the lower side in the drawing in the Y direction corresponds to the other end of the local wirings 41, 42, 51, and 52 farthest from the P-type transistor P1 and the N-type transistor N1.
  • the wiring 71 (input A) is connected to the gate wiring 31 via the contact 81.
  • the wiring 72 (output Y) is connected to the local wiring 52 via the contact 82.
  • the inverter cell C1 has the P-type transistor P1 and the N-type transistor N1 and realizes an input A and output Y inverter circuit. That is, the inverter cell C1 is a standard cell having a logical function.
  • the terminating cell C11 is arranged at the left end in the X direction of the cell column CRC.
  • the termination cell C11 is provided with power supply wirings 111 and 112 extending in the X direction at both ends in the Y direction.
  • the power supply lines 111 and 112 are both embedded power supply lines (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wiring 111 supplies the same power supply voltage VDD as the power supply wiring 11, and the power supply wiring 112 supplies the same power supply voltage VSS as the power supply wiring 12.
  • Dummy gate wirings 131 and 134 extending in the Z direction from the upper portion to the lower portion of the cell and extending in the Y direction are formed at both ends of the cell in the X direction. Further, between the dummy gate wirings 131 and 134, dummy gate wirings 132 and 133 extending in the Z direction and the Y direction are formed similarly to the dummy gate wirings 131 and 134.
  • the dummy gate wiring arranged at the boundary between the inverter cell C1 and the terminal cell C11 corresponds to the dummy gate wiring 35a of the inverter cell C1 and the dummy gate wiring 131 of the terminal cell C11.
  • Local wirings 141 and 142 extending in the Y direction are formed in the lower portion of the cell.
  • the local wiring 141 is arranged between the dummy gate wirings 131 and 132, and the local wiring 142 is arranged between the dummy gate wirings 132 and 133.
  • Local wirings 151 and 152 extending in the Y direction are formed in the upper portion of the cell.
  • the local wiring 151 is arranged between the dummy gate wirings 131 and 132, and the local wiring 152 is arranged between the dummy gate wirings 132 and 133.
  • the local wirings 141, 142, 151, 152 extend to positions overlapping the power supply wirings 111, 112 in plan view, respectively.
  • the local wirings 141 and 142 respectively overlap the local wirings 151 and 152 in a plan view.
  • none of the dummy gate wirings 131 to 134 and the local wirings 141, 142, 151, 152 are connected to other wirings.
  • the termination cell C11 does not have a transistor. That is, the termination cell C11 is a standard cell having no logic function.
  • the gate wiring 31 and the dummy gate wirings 35a (131), 35b, 132 to 134 are each formed to have the same length Lg in the Y direction and in the X direction. They are formed with the same width Wg.
  • the gate wiring 31 and the dummy gate wirings 35a (131), 35b, and 132 to 134 are arranged at the same pitch Pg in the X direction and in the same layer in the Z direction.
  • the local wirings 41, 42, 141, 142 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 51, 52, 151, 152 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 141, 142, 151, 152 are arranged so that the end on the upper side of the drawing in the Y direction is at the same position as the end of the local wirings 41, 42, 52 on the upper side in the drawing in the Y direction.
  • the local wirings 141, 142, 151, 152 are arranged such that the end on the lower side of the drawing in the Y direction is the same position as the end of the local wiring 51 on the lower side in the drawing in the Y direction.
  • an inverter cell C1 having a logical function and a termination cell C11 having no logical function are arranged in the cell column CRC.
  • the terminal cell C11 is arranged at the left end of the cell column CRC.
  • the dummy gate wirings 131 to 134 of the termination cell C11 are arranged in the same layer as the gate wiring 31 of the inverter cell C1 in the Z direction.
  • the local wirings 141 and 142 of the terminal cell C11 are arranged in the same layer as the local wirings 41 and 42 of the inverter cell C1 in the Z direction.
  • the local wirings 151 and 152 of the terminal cell C11 are arranged in the same layer as the local wirings 51 and 52 of the inverter cell C1 in the Z direction.
  • the gate wiring and the local wiring including the dummy gate wiring are regularly arranged.
  • the gate wiring and the local wiring including the dummy gate wiring are regularly arranged.
  • the dummy gate wirings 131 to 134 are formed to have the same length Lg in the Y direction as the gate wiring 31 and the dummy gate wirings 35a (131) and 35b. As a result, it is possible to suppress variations in the finished shape of the layout pattern, and to suppress variations in the manufacturing of the semiconductor integrated circuit device.
  • the local wirings 141, 142, 151, 152 are arranged so that the end on the upper side of the drawing in the Y direction is at the same position as the end of the local wirings 41, 42, 52 on the upper side in the drawing in the Y direction.
  • the local wirings 141, 142, 151, 152 are arranged such that the end on the lower side of the drawing in the Y direction is the same position as the end of the local wiring 51 on the lower side in the drawing in the Y direction. That is, the upper end of the drawing in the Y direction of the local wiring arranged in the termination cell is aligned with the farthest from the transistor among the upper ends of the drawing in the Y direction of the local wiring arranged in the cells forming the logic unit LC.
  • the lower end of the drawing in the Y direction of the local wiring arranged in the termination cell is aligned with the farthest from the transistor among the lower ends of the local wiring arranged in the cells forming the logic unit LC in the Y direction.
  • the distance from the logic unit LC to the closest local wiring can be made constant, so that the performance predictability of the cells arranged in the logic unit LC can be improved.
  • the dummy gate wirings and the local wirings are arranged.
  • the number of wirings is not limited to this. However, in the terminal cell C11, the number of dummy gate wirings and local wirings necessary for suppressing the variation in the finished dimension of the end portion of the logic portion are arranged. Further, the number of local wirings arranged above and below the cell of the termination cell C11 may be different. Further, the cell width (dimension in the X direction) of the termination cell C11 may be changed depending on the number of dummy gate wirings and local wirings arranged in the termination cell C11.
  • the gate wiring 31, the dummy gate wirings 35a (131), 35b, and 132 to 134 are formed to have the same length Lg in the Y direction, but the present invention is not limited to this. However, when the gate wiring 31 and the dummy gate wirings 35a (131), 35b, and 132 to 134 are formed to have the same length in the Y direction, the manufacturing variation of the circuit block can be further suppressed.
  • the local wirings 141, 142, 151, 152 are arranged such that the ends on the upper side of the drawing in the Y direction are located at the same positions as the ends of the local wirings 41, 42, 52 on the upper side of the drawing in the Y direction.
  • the lower end is arranged at the same position as the lower end of the drawing in the Y direction of the local wiring 51, but the invention is not limited to this.
  • a termination cell C11b which is the termination cell C11 inverted in the X direction, is arranged at the right end of the cell column CRC in the drawing.
  • FIG. 4 is a plan view showing a variation of the termination cell according to this embodiment. Specifically, FIGS. 4(a) and 4(b) show the termination cell C12, FIGS. 4(c) and 4(d) show the termination cell C13, and FIGS. 4(e) and 4(f) show the termination cell C14. 4(g) and 4(h) show the termination cell C15. 4(a), (c), (e) and (g) show the lower part of each cell, and FIGS. 4(b), (d), (f) and (h) show the upper part of each cell.
  • the termination cell C12 has three local wirings arranged at the top and bottom of the cell, respectively.
  • the local wiring 143 extending in the Y direction is formed between the dummy gate wirings 133 and 134 in the lower portion of the cell.
  • the local wirings 141, 142, 143 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 141, 142, 143 are arranged such that their ends on the upper side and the lower side in the drawing in the Y direction are at the same position.
  • the local wiring 153 extending in the Y direction is arranged between the dummy gate wirings 133 and 134 in the upper portion of the cell.
  • the local wirings 151, 152, 153 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 151, 152, 153 are arranged such that their ends on the upper side and the lower side in the drawing in the Y direction are at the same position.
  • the local wiring 153 has an overlap with the local wiring 143 in a plan view.
  • the termination cell C13 is configured almost similarly to the termination cell C12, but the dummy gate wiring 134 is not provided at the left end in the X direction of the cell.
  • the terminal cell C14 is different from the terminal cell C11 in cell width (dimension in the X direction). Specifically, the cell width of the termination cell C11 is (3 ⁇ Pg), whereas the cell width of the termination cell C14 is (2 ⁇ Pg). Further, the dummy gate wiring 134 is not provided in the termination cell C14.
  • the termination cell C15 is configured almost similarly to the termination cell C14, but the local wiring 152 is not provided.
  • FIG. 5 is a plan view showing another layout structure of the termination cell.
  • FIG. 5A shows the lower portion of the cell
  • FIG. 5B shows the upper portion of the cell.
  • the termination cell C16 is configured almost the same as the termination cell C11, but the local wiring is connected to the power supply wiring via the contact.
  • contacts 161 to 164 are formed in the termination cell C16.
  • the contacts 161 and 163 overlap the power supply wiring 111 in a plan view.
  • the contacts 162 and 164 overlap the power supply wiring 112 in a plan view.
  • the local wiring 141 is connected to the power supply wiring 111 via the contact 161.
  • the local wiring 142 is connected to the power supply wiring 112 via the contact 162.
  • the local wiring 151 is connected to the local wiring 141 via the contact 163.
  • the local wiring 152 is connected to the local wiring 142 via the contact 164. That is, the power supply potential VDD is supplied from the power supply wiring 111 to the local wirings 141 and 151, and the power supply potential VSS is supplied from the power supply wiring 112 to the local wirings 142 and 152.
  • the local wirings 141 and 151 are connected to the power supply wiring 111, and the local wirings 142 and 152 are connected to the power supply wiring 112, but not limited to this.
  • the local wirings 141 and 151 may be connected to the power supply wiring 112, and the local wirings 142 and 152 may be connected to the power supply wiring 111. Further, all the local wirings 141, 142, 151, 152 may be connected to only one of the power supply wirings 111, 112. Further, the local wirings 141, 142, 151, 152 may be partially or entirely connected to the power supply wiring 111 or the power supply wiring 112.
  • FIG. 6 is a plan view showing a layout structure of a circuit block using the termination cell of FIG. Specifically, FIG. 6 is an enlarged view of the left side of the circuit block in the X direction. Note that FIG. 6 illustrates only the power supply wiring arranged in each cell, and the local wiring and contacts arranged under the termination cells C16 and C16a.
  • the termination cell C16a is the termination cell C16 which is inverted in the Y direction. Further, FIG. 5 corresponds to an enlarged view of the portion W2 of FIG.
  • the terminating cells C16 and C16a are alternately arranged every other column in the Y direction. That is, the termination cells C16 and C16a are arranged adjacent to each other at the left end of the circuit block in the drawing.
  • the local wirings 141 of the terminal cells C16 and C16a arranged adjacent to each other in the Y direction are connected to each other, and the local wirings 142 are connected to each other. Therefore, in the terminal cells arranged side by side in the Y direction, the power supply wiring extending in the Y direction is formed. That is, in the circuit block of FIG. 6, the power supply wirings 111 that are separated from each other are connected to each other via the contact 161 and the connected local wiring 141. Further, the power supply wirings 112 that are separated from each other are connected to each other via the contact 162 and the connected local wiring 142. As a result, the power supply of the circuit block can be strengthened without increasing the wiring structure or wiring area in the circuit block.
  • the local wirings 151 of the termination cells C16 and C16a are connected to each other, and the local wirings 152 are connected to each other. Therefore, the power supply wiring extending in the Y direction is also formed above the termination cell. That is, the power supply wirings 111 that are separated from each other are connected to each other through the contacts 161, 163 and the connected local wiring 151. Further, the power supply wirings 112 that are separated from each other are connected to each other via the contacts 162 and 164 and the connected local wiring 152. As a result, the power supply of the circuit block can be strengthened without increasing the wiring structure or wiring area in the circuit block.
  • FIG. 7 is a plan view showing the layout structure of the standard cell according to the second embodiment.
  • FIG. 7A shows the lower part of the cell
  • FIG. 7B shows the upper part of the cell.
  • the termination cell C21 is arranged adjacent to the left side of the inverter cell C1 in the drawing. Further, in FIG. 1, the termination cell C21 is arranged at the left end of the drawing of the cell column CRC, instead of the termination cell C11.
  • power supply wirings 211 and 212 extending in the X direction are provided at both ends in the Y direction. Both the power supply lines 211 and 212 are embedded power supply lines (BPR) formed in the embedded wiring layer.
  • the power supply wiring 211 supplies the same power supply voltage VDD as the power supply wiring 11.
  • the power supply line 212 supplies the same power supply voltage VSS as the power supply line 12.
  • the nanowire 221 extending in the X direction is formed in the lower part of the cell, and the nanowire 226 extending in the X direction is formed in the upper part of the cell.
  • the nanowires 221 and 226 overlap each other in a plan view.
  • P-type semiconductor-doped dummy pads 223a and 223b are formed on both ends of the nanowire 221.
  • N-type semiconductor-doped dummy pads 228a and 228b are formed at both ends of the nanowire 226.
  • the nanowire 221 configures the channel portion of the P-type dummy transistor P21, and the dummy pads 223a and 223b configure the terminal that serves as the source or drain of the P-type dummy transistor P21.
  • the nanowire 226 forms the channel portion of the N-type dummy transistor N21, and the dummy pads 228a and 228b form the terminal that serves as the source or drain of the N-type dummy transistor N21.
  • the N-type dummy transistor N21 is formed at a position higher than the P-type dummy transistor P21 in the Z direction.
  • Dummy gate wirings 231 and 234 that extend in the Z direction from the upper part of the cell to the lower part of the cell and extend in the Y direction are formed at both ends of the cell in the X direction. Further, between the dummy gate wirings 231 and 234, dummy gate wirings 232 and 233 extending in the Y direction and the Z direction are formed similarly to the dummy gate wirings 231 and 234.
  • the dummy gate wirings arranged at the boundary between the inverter cell C1 and the termination cell C21 correspond to the dummy gate wiring 35a of the inverter cell C1 and the dummy gate wiring 231 of the termination cell C21.
  • the dummy gate wiring 232 serves as the gates of the P-type dummy transistor P21 and the N-type dummy transistor N21. That is, the nanowire 221, the dummy gate wiring 232, and the dummy pads 223a and 223b configure the P-type dummy transistor P21. The nanowire 226, the dummy gate wiring 232, and the dummy pads 228a and 228b form an N-type dummy transistor N21.
  • Local wirings 241 and 242 extending in the Y direction are formed in the lower portion of the cell.
  • the local wirings 241 and 242 are connected to the dummy pads 223a and 223b, respectively.
  • Local wirings 251 and 252 extending in the Y direction are formed in the upper portion of the cell.
  • the local wirings 251 and 252 are connected to the dummy pads 228a and 228b, respectively.
  • the local wirings 241, 242, 251, 252 extend to positions overlapping the power supply wirings 211, 212 in a plan view, respectively.
  • the local wirings 241 and 242 respectively overlap the local wirings 251 and 252 in a plan view.
  • none of the dummy gate wirings 231 to 234 and the local wirings 241, 242, 251, 252 are connected to other wirings.
  • the termination cell C21 has the P-type dummy transistor P21 and the N-type dummy transistor N21. That is, the termination cell C21 is a standard cell having no logic function.
  • the nanowires 221 and 226 are arranged at the same positions in the Y direction as the nanowires 21 and 26, and are arranged in the same layer in the Z direction. That is, the P-type dummy transistor P21 and the N-type dummy transistor N21 are arranged side by side with the P-type transistor P1 and the N-type transistor N1 in the X direction and in the same layer in the Z direction.
  • the gate wiring 31 and the dummy gate wirings 35a (231), 35b, 232 to 234 are formed with the same width Wg in the X direction and with the same length Lg in the Y direction.
  • the gate wiring 31 and the dummy gate wirings 35a (231), 35b, 232 to 234 are arranged in the same layer in the Z direction and arranged at the same pitch Pg in the X direction.
  • the local wirings 41, 42, 241, 242 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 51, 52, 251, 252 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 241, 242, 251, 252 are arranged such that the end on the upper side in the drawing in the Y direction is at the same position as the end on the upper side in the drawing in the Y direction of the local wirings 41, 42, 52.
  • the local wirings 241, 242, 251, 252 are arranged such that the end on the lower side of the drawing in the Y direction is at the same position as the end of the local wiring 51 on the lower side in the drawing in the Y direction.
  • an inverter cell C1 having a logical function and a termination cell C21 having no logical function are arranged in the cell column CRC.
  • the termination cell C21 is arranged at the left end of the cell column CRC.
  • the dummy gate wirings 231 to 234 of the termination cell C21 are arranged in the same layer as the gate wiring 31 of the inverter cell C1 in the Z direction.
  • the local wirings 241 and 242 of the terminal cell C21 are arranged in the same layer as the local wirings 41 and 42 of the inverter cell C1 in the Z direction.
  • the local wirings 251 and 252 of the terminal cell C21 are arranged in the same layer as the local wirings 51 and 52 of the inverter cell C1 in the Z direction.
  • the gate wiring and the local wiring including the dummy gate wiring are regularly arranged.
  • the gate wiring and the local wiring including the dummy gate wiring are regularly arranged.
  • the dummy gate wirings 231 to 234 are formed to have the same length Lg as the gate wiring 31 and the dummy gate wirings 35a (231) and 35b in the Y direction. As a result, it is possible to suppress variations in the finished shape of the layout pattern, and to suppress variations in the manufacturing of the semiconductor integrated circuit device.
  • the local wirings 241, 242, 251, 252 are arranged such that the end on the upper side of the drawing in the Y direction is at the same position as the end of the local wirings 41, 42, 52 on the upper side in the drawing in the Y direction. Further, the local wirings 241, 242, 251, 252 are arranged such that the end on the lower side in the drawing in the Y direction is at the same position as the end on the lower side in the drawing in the Y direction of the local wiring 51. That is, the upper end of the local wiring arranged in the termination cell in the Y direction is aligned with the farthest from the transistor among the upper ends of the local wiring arranged in the cells forming the logic unit LC in the Y direction.
  • the lower end of the drawing in the Y direction of the local wiring arranged in the termination cell is aligned with the farthest from the transistor among the lower ends of the local wiring arranged in the cells forming the logic unit LC in the Y direction.
  • the distance from the logic unit LC to the nearest local wiring can be made constant, so that the performance predictability of the cells arranged in the logic unit LC can be improved.
  • a P-type dummy transistor P21 and an N-type dummy transistor N21 are formed in the termination cell C21.
  • the P-type dummy transistor P21 and the N-type dummy transistor N21 are arranged in the same layer as the P-type transistor P1 and the N-type transistor N1 of the inverter cell C1 in the Z direction, respectively.
  • the layout patterns of the transistors can be made uniform, and manufacturing variations can be suppressed.
  • the P-type dummy transistor P21 and the N-type dummy transistor N21 are arranged close to the dummy gate wiring 35a (231) arranged at the boundary between the termination cell C21 and the inverter cell C1. That is, by providing the P-type and N-type dummy transistors in the termination cell, the distance from the cell arranged at the end of the logic section to the closest transistor can be made constant, so that the performance predictability of the logic section can be improved. Can be improved.
  • the termination cell C21 is provided with one P-type transistor and one N-type dummy transistor (P-type dummy transistor P21 and N-type dummy transistor N21). Not limited. However, the number of P-type and N-type dummy transistors necessary for suppressing the manufacturing variation of the circuit block is arranged in the termination cell.
  • a termination cell C21 is arranged instead of the termination cell C11. Further, instead of the termination cells C11a, C11b, C11c, the termination cell C21 may be arranged by reversing in the X direction, the Y direction, the X direction and the Y direction.
  • FIG. 8 is a plan view showing a variation of the termination cell of FIG. Specifically, FIGS. 8A and 8B show the termination cell C22, FIGS. 8C and 8D show the termination cell C23, and FIGS. 8E and 8F show the termination cell C24. 8(g) and 8(h) show the termination cell C25. 8(a), (c), (e), and (g) show the lower part of each terminal cell, and FIGS. 8(b), (d), (f), and (h) show the upper part of each terminal cell. Show.
  • the termination cell C22 As shown in FIGS. 8A and 8B, in the termination cell C22, three local wirings and two nanowires are arranged at the upper and lower portions of the cell, respectively.
  • nanowires 222 extending in the X direction are formed in the lower portion of the cell, and nanowires 227 extending in the X direction are formed in the upper portion of the cell.
  • the nanowires 222 and 227 overlap each other in a plan view.
  • the nanowires 222 and 227 are arranged at the same positions in the Y direction as the nanowires 221 and 226, respectively, and are arranged in the same layer in the Z direction.
  • a dummy pad 223c doped with a P-type semiconductor is formed on the left side of the nanowire 222 in the drawing, and a dummy pad 223b is formed on the right side of the nanowire 222 in the drawing.
  • a dummy pad 228c doped with an N-type semiconductor is formed on the left side of the nanowire 227 in the drawing, and a dummy pad 228b is formed on the right side of the nanowire 227 in the drawing.
  • the nanowire 222 forms the channel portion of the P-type dummy transistor P22, and the dummy pads 223b and 223c form the terminal that serves as the source or drain of the P-type dummy transistor P22.
  • the nanowire 227 forms the channel portion of the N-type dummy transistor N22, and the dummy pads 228b and 228c form the terminal that serves as the source or drain of the N-type dummy transistor N22.
  • the N-type dummy transistor N22 is formed at a position higher than the P-type dummy transistor P22 in the Z direction.
  • the dummy gate wiring 233 becomes the gates of the P-type dummy transistor P22 and the N-type dummy transistor N22. That is, the nanowire 222, the dummy gate wiring 233, and the dummy pads 223b and 223c form the P-type dummy transistor P22. The nanowire 227, the dummy gate wiring 233, and the dummy pads 228b and 228c form an N-type dummy transistor N22.
  • a local wire 243 extending in the Y direction is formed in the lower part of the cell.
  • the local wiring 243 is connected to the dummy pad 223c.
  • a local wire 253 extending in the Y direction is formed in the upper part of the cell.
  • the local wiring 253 is connected to the dummy pad 228c.
  • the local wirings 243 and 253 respectively extend to positions overlapping the power supply wirings 211 and 212 in plan view. Further, the local wirings 243 and 253 have an overlap in a plan view.
  • the local wirings 241, 242, 243 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction. Further, the local wirings 241, 242, 243 are arranged such that their ends on the upper side and the lower side in the drawing in the Y direction are the same as each other.
  • the local wirings 251, 252, 253 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction. Further, the local wirings 251, 252, 253 are arranged such that their ends on the upper side and the lower side in the drawing in the Y direction are at the same position.
  • local wirings 243 and 253 are formed in the upper and lower portions of the cell, respectively, and a dummy gate wiring 234 is formed at the left end in the X direction of the cell. It has not been.
  • the terminal cell C24 has a shorter cell width than the terminal cell C21 (2 ⁇ Pg).
  • the dummy cell 234 is not provided in the termination cell C24.
  • the termination cell C25 is configured almost similarly to the termination cell C24, but the nanowire 226, the dummy pads 228a and 228b, and the local wiring 252 are not provided.
  • the end cells C22 to C25 can obtain the same effect as the end cell C21.
  • FIG. 9 is a plan view showing another layout structure of the termination cell of FIG. 9A shows the lower part of the cell, and FIG. 9B shows the upper part of the cell.
  • a contact is formed and a wiring is formed in the M1 wiring layer.
  • a local wiring 244 extending in the Y direction is formed at the bottom of the cell.
  • the local wiring 244 is connected to the dummy pad 223b.
  • the local wiring 244 overlaps the power supply wiring 211 but does not overlap the power supply wiring 212 in a plan view.
  • a local wiring 254 extending in the Y direction is formed on the upper part of the cell.
  • the local wiring 254 is connected to the dummy pad 228a.
  • the local wiring 254 overlaps with the power supply wiring 212, but does not overlap with the power supply wiring 211 in a plan view.
  • contacts 261 to 263, 281 and 282 are formed in the terminal cell C26.
  • Each of the contacts 261, 262, 281 has an overlap with the power supply wiring 211 in a plan view.
  • Each of the contacts 263 and 282 has an overlap with the power supply wiring 212 in a plan view.
  • the local wiring 241 and the power supply wiring 211 are connected to each other via a contact 261.
  • the local wiring 244 and the power supply wiring 211 are connected to each other via a contact 262.
  • the local wiring 252 and the power supply wiring 212 are connected to each other via a contact 263.
  • the local wiring 254 is not directly connected to any of the power supply wirings 211 and 212.
  • Wirings 271 and 272 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 271 is connected to the local wiring 241 via the contact 281.
  • the wiring 272 is connected to the local wiring 252 via the contact 282.
  • the wiring 271 has an overlap with the local wiring 241 and the contacts 261 and 281 in a plan view.
  • the wiring 272 has an overlap with the local wiring 252 and the contact 263 in a plan view.
  • the end cell C26 can obtain the same effect as the end cell C21.
  • the power supply potential VDD is supplied from the power supply wiring 211 to the dummy pad 223a via the local wiring 241 and the contact 261.
  • the power supply potential VDD is supplied from the power supply wiring 211 to the dummy pad 223b through the local wiring 244 and the contact 262. That is, the same power supply potential VDD is supplied to the source and drain of the P-type dummy transistor P21.
  • the power supply potential VSS is supplied from the power supply wiring 212 to the dummy pad 228b via the local wiring 252 and the contact 263.
  • the dummy pad 228a is not supplied with the power supply potential from any of the power supply wirings 211 and 212. That is, the N-type dummy transistor N21 is in a floating state because the power supply potential VSS is supplied to one of the source and the drain and the power supply potential is not supplied to the other. As a result, it is possible to prevent different power supply potentials from being supplied to the source and drain of the N-type dummy transistor, and it is possible to avoid a short circuit between the power supplies.
  • wirings 271 and 272 are formed in the M1 wiring layer.
  • the power supply potential VDD can be supplied to the embedded wiring layer from the upper layer including the M1 wiring layer through the wiring 271, the local wiring 241, and the contacts 281, 261.
  • the power supply potential VSS can be supplied to the embedded wiring layer from the upper layer including the M1 wiring layer through the wiring 272, the local wiring 252, and the contacts 282 and 263. As a result, the power supply of the embedded wiring layer can be strengthened.
  • the dummy gate wiring 232 is not connected to other wiring, but is not limited to this.
  • the dummy gate wiring 232 may be fixed to the power supply potential VSS or the power supply potential VDD by connecting to the power supply wiring 211 or the power supply wiring 212 via a contact.
  • the P-type dummy transistor P21 is turned on, and the P-type dummy transistor P21 can function as a capacitor.
  • the N-type dummy transistor N21 is turned on and the N-type dummy transistor N21 can function as a capacitor.
  • the power supply potential VDD is supplied to the dummy pads 223a and 223b, and the power supply potential VSS is supplied to the dummy pad 228b, but not limited to this.
  • a contact may be formed in the termination cell C26 so that the power supply potential VSS is supplied to the dummy pads 223a and 223b and the power supply potential VDD is supplied to the dummy pad 228b.
  • FIG. 10 is an enlarged view of the portion W3 in FIG. 1, and is a plan view showing the layout structure of the standard cell according to the present embodiment.
  • FIG. 10A shows the lower part of the cell
  • FIG. 10B shows the upper part of the cell.
  • the terminal cell C31 is arranged in the cell row CRT arranged in the uppermost row in the Y direction of the circuit block. Further, the termination cell C31 is arranged adjacent to the upper side of the inverter cell C1 in the drawing, which is arranged at the upper end of the logic section LC in the drawing.
  • the terminal cell C31 is provided with power supply wirings 311 and 312 extending in the X direction at both ends in the Y direction.
  • Both the power supply lines 311 and 312 are embedded power supply lines (BPR) formed in the embedded wiring layer.
  • the power supply wiring 311 supplies the same power supply voltage VDD as the power supply wiring 11.
  • the power supply wiring 312 supplies the same power supply voltage VSS as the power supply wiring 12.
  • Nanowires 321 and 322 extending in the X direction are formed in the lower portion of the cell, and nanowires 326 and 327 extending in the X direction are formed in the upper portion of the cell.
  • the nanowires 321 and 322 respectively overlap with the nanowires 326 and 327 in a plan view. Further, the nanowires 321 and 322 are arranged at the same position in the Y direction and in the same layer in the Z direction.
  • the nanowires 326 and 327 are arranged at the same position in the Y direction and in the same layer in the Z direction.
  • a dummy pad 323a doped with a P-type semiconductor is formed on the left side of the nanowire 321 in the drawing.
  • a dummy pad 323b doped with a P-type semiconductor is formed between the nanowires 321 and 322.
  • a dummy pad 323c doped with a P-type semiconductor is formed on the right side of the nanowire 322 in the drawing.
  • a dummy pad 328a doped with an N-type semiconductor is formed on the left side of the nanowire 326 in the drawing.
  • a dummy pad 328b doped with an N-type semiconductor is formed between the nanowires 326 and 327.
  • a dummy pad 328c doped with an N-type semiconductor is formed on the right side of the nanowire 327 in the drawing.
  • the nanowire 321 configures the channel portion of the P-type dummy transistor P31, and the dummy pads 323a and 323b configure the terminal that serves as the source or drain of the P-type dummy transistor P31.
  • the nanowires 322 form the channel portion of the P-type dummy transistor P32, and the dummy pads 323b and 323c form the terminals that are the source or drain of the P-type dummy transistor P32.
  • the nanowire 326 forms the channel portion of the N-type dummy transistor N31, and the dummy pads 328a and 328b form the terminal that serves as the source or drain of the N-type dummy transistor N31.
  • the nanowire 327 forms a channel portion of the N-type dummy transistor N32, and the dummy pads 328b and 328c form a terminal that serves as a source or a drain of the N-type dummy transistor N32.
  • the N-type dummy transistors N31 and N32 are formed at positions higher than the P-type dummy transistors P31 and P32 in the Z direction.
  • Dummy gate wirings 331 and 334 extending in the Z direction from the upper part of the cell to the lower part of the cell and extending in the Y direction are formed at both ends of the cell in the X direction. Between the dummy gate wirings 331 and 334, dummy gate wirings 332 and 333 extending in the Y direction and the Z direction are formed similarly to the dummy gate wirings 331 and 334.
  • the dummy gate wirings 331 to 334 are arranged at the same pitch Pg in the X direction.
  • the dummy gate wiring 332 becomes the gates of the P-type dummy transistor P31 and the N-type dummy transistor N31. That is, the nanowire 321, the dummy gate wiring 332, and the dummy pads 323a and 323b configure the P-type dummy transistor P31.
  • the dummy gate wiring 333 serves as the gates of the P-type dummy transistor P32 and the N-type dummy transistor N32.
  • the nanowire 322, the dummy gate wiring 333, and the dummy pads 323b and 323c form the P-type dummy transistor P32.
  • the nanowire 327, the dummy gate wiring 333, and the dummy pads 328b and 328c form an N-type dummy transistor N32.
  • Local wires 341, 342, 343 extending in the Y direction are formed in the lower part of the cell.
  • the local wirings 341, 342, 343 are connected to the dummy pads 323a, 323b, 323c, respectively.
  • Local wirings 351, 352, 353 extending in the Y direction are formed in the upper portion of the cell.
  • the local wirings 351, 352, 353 are connected to the dummy pads 328a, 328b, 328c, respectively.
  • the local wirings 341 to 343 and 351 to 353 respectively extend to positions overlapping the power supply wirings 311 and 312 in a plan view.
  • the local wirings 341, 342, and 343 respectively overlap the local wirings 351, 352, and 353 in plan view.
  • the local wirings 341, 342, 343 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 351, 352, 353 are arranged at the same pitch Pl in the X direction and in the same layer in the Z direction.
  • the local wirings 341, 342, 343 are arranged such that the ends on the upper side and the lower side of the drawing in the Y direction are at the same position.
  • the local wirings 351, 352, 353 are arranged such that their ends on the upper side and the lower side in the drawing in the Y direction are at the same position.
  • none of the dummy gate wirings 331 to 334 and the local wirings 341 to 343 and 351 to 353 are connected to other wirings.
  • the termination cell C31 has the P-type dummy transistors P31 and P32 and the N-type dummy transistors N31 and N32. That is, the termination cell C31 is a standard cell having no logic function.
  • the nanowires 21 and 321 are arranged at the same position in the X direction. Further, the nanowires 21, 321, 322 are arranged in the same layer in the Z direction. That is, the P-type transistor P1 and the P-type dummy transistors P31 and P32 are arranged in the same layer in the Z direction. The P-type transistor P1 and the P-type dummy transistor P31 are arranged side by side in the Y direction.
  • the nanowires 26 and 326 are arranged at the same position in the X direction. Further, the nanowires 26, 326, 327 are arranged in the same layer in the Z direction. That is, the N-type transistor N1 and the N-type dummy transistors N31 and N32 are arranged in the same layer in the Z direction. The N-type transistor N1 and the N-type dummy transistor N31 are arranged side by side in the Y direction.
  • the gate wiring 31 and the dummy gate wirings 35a, 35b, 331 to 334 are formed to have the same width Wg in the X direction and the same length Lg in the Y direction.
  • the gate wiring 31 and the dummy gate wirings 35a, 35b, 331 to 334 are arranged in the same layer in the Z direction.
  • the dummy gate wirings 331, 332, 333 are arranged at the same positions as the dummy gate wiring 35a, the gate wiring 31, and the dummy gate wiring 35b in the X direction.
  • the local wirings 41, 42, 341 to 343 are arranged in the same layer in the Z direction.
  • the local wirings 341 and 342 are arranged at the same positions as the local wirings 41 and 42 in the X direction.
  • the local wirings 51, 52, 351 to 353 are arranged in the same layer in the Z direction.
  • the local wirings 351 and 352 are arranged at the same positions as the local wirings 51 and 52 in the X direction.
  • the terminal cell C31 having no logical function is arranged adjacent to the inverter cell C1 having a logical function in the cell column CRT in the uppermost row in the Y direction of the circuit block.
  • the P-type dummy transistors P31 and P32 of the termination cell C31 are arranged in the same layer as the P-type transistor P1 of the inverter cell C1.
  • the N-type dummy transistors N31 and N32 of the termination cell C31 are arranged in the same layer as the N-type transistor N1 of the inverter cell C1.
  • the local wirings 341 to 343 of the termination cell C31 are arranged in the same layer as the local wirings 41 and 42 of the inverter cell C1.
  • the local wirings 351 to 353 of the terminal cell C31 are arranged in the same layer as the local wirings 51 and 52 of the inverter cell C1. That is, by providing the dummy transistor, the dummy gate wiring, and the local wiring in the termination cell, the transistor including the dummy transistor, the gate wiring including the dummy gate wiring, and the local wiring are regularly arranged. As a result, in the circuit block, it is possible to suppress variations in the finished shape of the layout pattern of cells arranged inside the terminating cell, and to suppress variations in manufacturing semiconductor integrated circuit devices, improve yield, and improve reliability. Can be planned.
  • the nanowires 321 and 326 are arranged at the same positions as the nanowires 21 and 26 in the X direction.
  • the dummy gate wirings 331 to 333 are arranged at the same positions as the dummy gate wiring 35a, the gate wiring 31, and the dummy gate wiring 35b in the X direction.
  • the local wirings 341, 342, 351, 352 are arranged at the same positions as the local wirings 41, 42, 51, 52 in the X direction. That is, in the termination cell C31, the dummy transistor, the dummy gate wiring, and the local wiring are formed over the entire cell width.
  • the cell width of the terminal cell C31 is (3 ⁇ Pg), but is not limited to this.
  • the termination cell C31 has P-type dummy transistors P31 and P32 and N-type dummy transistors N31 and N32, but is not limited thereto.
  • the termination cell C31 may not include some or all of the P-type dummy transistors P31 and P32 and the N-type dummy transistors N31 and N32.
  • manufacturing variations of the semiconductor integrated circuit device can be suppressed.
  • a terminal cell C31a which is the terminal cell C31 inverted in the Y direction, is arranged in the cell row CRB at the bottom row in the Y direction of the circuit block.
  • FIG. 11 is a plan view showing another layout structure of the termination cell.
  • FIG. 11A shows the lower part of the cell
  • FIG. 11B shows the upper part of the cell.
  • the terminal cell C32 has a lower cell height (dimension in the Y direction) than the terminal cell C31, and the power supply wiring 312 is not formed.
  • dummy gate wirings 335 to 338 extending in the Y direction and the Z direction are arranged at the same pitch Pg in the X direction.
  • the dummy gate wirings 335 and 338 are arranged at both ends of the cell in the X direction.
  • the dummy gate wiring 336 becomes the gates of the P-type dummy transistor P31 and the N-type dummy transistor N31
  • the dummy gate wiring 337 becomes the gates of the P-type dummy transistor P32 and the N-type dummy transistor N32.
  • the dummy gate wirings 335 to 338 are formed to have the same length in the Y direction and have the same width Wg in the X direction.
  • the dummy gate wirings 335 to 338 are formed so that the length in the Y direction is shorter than the length Lg in the Y direction of the dummy gate wirings 331 to 334 of the termination cell C31.
  • local wirings 344 to 346 extending in the Y direction are formed in the lower portion of the cell.
  • the local wirings 344 to 346 are connected to the dummy pads 323a to 323c, respectively.
  • Local wirings 354 to 356 extending in the Y direction are formed in the upper portion of the cell.
  • the local wirings 354 to 356 are connected to the dummy pads 328a to 328c, respectively.
  • the local wirings 344 to 346 and 354 to 356 have an overlap with the power supply wiring 311 in a plan view.
  • Both ends of the local wirings 344 to 346 in the Y direction are arranged at the same position as each other.
  • the lengths of the local wirings 344 to 346 in the Y direction are shorter than the lengths of the local wirings 341 to 343 of the terminal cell C31 in the Y direction.
  • Both ends of the local wirings 354 to 356 in the Y direction are arranged at the same position.
  • the lengths of the local wirings 354 to 356 in the Y direction are shorter than the lengths of the local wirings 351 to 353 of the terminal cell C31 in the Y direction.
  • the dummy gate wirings 335 to 338 and the local wirings 344 to 346 and 354 to 356 are formed such that the lengths in the Y direction thereof are the lengths necessary for suppressing the manufacturing variation of the logic portion. To be done. As a result, the same effect as that of the termination cell C31 can be obtained.
  • the terminal cell C32 has a lower cell height than the terminal cell C31, it is possible to reduce the area of the circuit block.
  • the cell width of the terminal cell C32 is (3 ⁇ Pg), but is not limited to this.
  • the termination cell C32 is provided with the P-type dummy transistors P31 and P32 and the N-type dummy transistors N31 and N32, it is not limited to this.
  • the termination cell C32 may not be provided with some or all of the P-type dummy transistors P31 and P32 and the N-type dummy transistors N31 and N32.
  • providing the P-type dummy transistors P31 and P32 and the N-type dummy transistors N31 and N32 in the termination cell C32 can suppress manufacturing variations of the semiconductor integrated circuit device.
  • the terminal cell C32 when the terminal cell C32 is arranged in the cell row CRB which is the lowest row in the Y direction of the circuit block, the terminal cell C32 may be inverted in the Y direction.
  • part of the local wiring, the dummy gate wiring, and the power supply wiring may be deleted from the termination cell C32.
  • FIG. 12 is a plan view showing another layout structure of the termination cell.
  • FIG. 12A shows the lower part of the cell
  • FIG. 12B shows the upper part of the cell.
  • the termination cell C42 has the same cell height as the termination cell C32, and is arranged at the left end in the X direction in the cell row CRB in the bottom row of the circuit block. That is, the termination cell C42 is arranged in the lower left corner of the circuit block in the drawing instead of the termination cell C41 in FIG.
  • the termination cell C42 is obtained by deleting the P-type dummy transistor P31 and the N-type dummy transistor N31 from the termination cell C32 and arranging them in the Y direction. Specifically, in the termination cell C42, the nanowires 321, 326, the dummy pads 323a, 328a, and the local wirings 344, 354 are not formed.
  • the terminating cell C42 is arranged in the lower left corner of the circuit block, the terminating cell C32 is inverted in the Y direction on the right side of the terminating cell C42 in the drawing, and the terminating cell C42 is arranged on the upper side in the drawing. It is assumed that an inverted C21 in the Y direction is arranged. In this case, in FIG. 1, instead of the termination cell C41, the termination cell C42 is arranged at the lower left of the circuit block in the drawing. Further, instead of the terminating cell C31a, the terminating cell C32 inverted in the Y direction is arranged in the cell row CRB arranged at the bottom row in the Y direction of the circuit block.
  • the terminal cell C21 inverted in the Y direction is arranged at the left end of the cell column CRC in the drawing.
  • the dummy gate wiring arranged at the boundary between the termination cell C42 and the termination cell C32 corresponds to the dummy gate wiring 335 of the termination cell C32 and the dummy gate wiring 338 of the termination cell C42.
  • the terminal cell C42 having no logic function is arranged at the corner of the circuit block. That is, the terminating cell C42 is arranged adjacent to the terminating cell C32 having no logical function in the X direction at the left end of the cell row CRB arranged in the bottom row in the Y direction.
  • the termination cell C42 is arranged adjacent to the termination cell C21 arranged at the left end of the cell column CRC in the Y direction.
  • the P-type dummy transistor P32 of the termination cell C42 is arranged in the same layer as the P-type dummy transistor P21 of the termination cell C21 and the P-type dummy transistors P31 and P32 of the termination cell C32 in the Z direction.
  • the N-type dummy transistor N32 of the termination cell C42 is arranged in the same layer as the N-type dummy transistor N21 of the termination cell C21 and the N-type dummy transistors N31 and N32 of the termination cell C32 in the Z direction. That is, by providing the dummy transistor, the dummy gate wiring, and the local wiring in the termination cell, the transistor including the dummy transistor, the gate wiring including the dummy gate wiring, and the local wiring are regularly arranged. As a result, in the circuit block, it is possible to suppress variations in the finished shape of the layout pattern of the cells arranged inside the terminating cell, to suppress variations in the manufacturing of the semiconductor integrated circuit device, improve yield, and improve reliability. Can be planned.
  • the transistor is provided with one nanowire in each of the cell upper portion and the cell lower portion, but a part or all of the transistor may be provided with a plurality of nanowires. ..
  • a plurality of nanowires may be provided in the Y direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in each of the Y direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper portion and the lower portion of the cell.
  • the nanowire FET is described as an example of the three-dimensional structure transistor, but the present invention is not limited to this.
  • the transistor formed under each termination cell may be a fin type transistor.
  • a P-type transistor including a P-type dummy transistor is formed in the lower portion of the cell, and an N-type transistor including an N-type dummy transistor is formed in the upper portion of the cell.
  • the present invention is not limited to this.
  • a P-type transistor and an N-type transistor may be formed under the cell.
  • the power supply wiring arranged in each terminal cell is embedded wiring, but is not limited to this.
  • the power supply wiring of each terminal cell may be arranged in the M1 wiring layer.
  • the end cells arranged at the corners of the circuit block are not limited to the end cells C41 and C42. Any of the above-mentioned termination cells may be arranged at the corner of the circuit block.
  • circuit block is rectangular in FIG. 1, the circuit block is not limited to this. Further, in FIG. 1 and FIG. 6, six cell rows are arranged in the circuit block, but the number is not limited to this.
  • the present disclosure can be applied to a semiconductor integrated circuit device provided with a standard cell using a CFET, it is possible to suppress manufacturing variations of the semiconductor integrated circuit device, improve yield, and improve reliability.

Landscapes

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Abstract

セル列（ＣＲＣ）には、論理機能を有するインバータセル（Ｃ１）と論理機能を有さない終端セル（Ｃ１１）とが配置される。終端セル（Ｃ１１）は、セル列（ＣＲＣ）の両端のいずれか一方に配置される。ゲート配線（３１）およびダミーゲート配線（３５ａ，３５ｂ，１３１～１３４）は、Ｚ方向において、同層に配置される。ローカル配線（４１，４２，１４１，１４２）は、Ｚ方向に同層に配置される。ローカル配線（５１，５２，１５１，１５２）は、Ｚ方向に同層に配置される。

Description

半導体集積回路装置
　本開示は、立体構造トランジスタを含むスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関するものである。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　ここで、スタンダードセルには、例えば、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（以下、適宜、論理セルという）の他に、論理機能を有さないセルが含まれる。論理機能を有さないセルとして、「終端セル」が挙げられる。「終端セル」とは、回路ブロックの論理機能に寄与せず、回路ブロックを終端させるために用いられるセルのことをいう。終端セルを配置することによって、終端セルより内側にあるセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　これまで、ＣＦＥＴを用いた終端セルの構造や、ＣＦＥＴを用いた終端セルを含む半導体集積回路装置のレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、ＣＦＥＴを用いた終端セルを含む半導体集積回路装置のレイアウトを提供するものである。
　本開示の第１態様では、半導体集積回路装置は、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、前記複数のセル列の１つである第１セル列は、論理機能を有する第1スタンダードセルと、前記第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備える。前記第1スタンダードセルは、前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、前記第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線とを備える。前記第２スタンダードセルは、前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、前記第２方向および前記深さ方向に延びており、深さ方向において、前記ゲート配線と同層に配置されたダミーゲート配線と、前記深さ方向において、前記第１および第２ローカル配線と同層に配置された第５ローカル配線と、前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、平面視において、前記第５ローカル配線と重なりを有する第６ローカル配線とを備える。
　この態様によると、論理機能を有さない第２スタンダードセルは、論理機能を有する第１スタンダードセルを備える第１セル列の両端の少なくとも一方に配置される。第２スタンダードセルのダミーゲート配線は、深さ方向において、第１スタンダードセルのゲート配線と同層に配置される。また、第２スタンダードセルの第５ローカル配線は、深さ方向において、第１スタンダードセルの第１および第２ローカル配線と同層に配置される。第２スタンダードセルの第６ローカル配線は、深さ方向において、第１スタンダードセルの第３および第４ローカル配線と同層に配置される。すなわち、第１セル列の両端の少なくとも一方に配置される第２スタンダードセルに、ダミーゲート配線およびローカル配線を設けることによって、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、第２スタンダードセルより内側に配置されたスタンダードセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本開示の第２態様では、半導体集積回路装置は、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、前記複数のセル列の１つである第１セル列は、論理機能を有する第1スタンダードセルと、前記第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備える。前記第１スタンダードセルは、前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、前記第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線とを備える。前記第２スタンダードセルは、前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、前記深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、前記第２方向および前記深さ方向に延びており、前記深さ方向において、前記ゲート配線と同層に配置され、かつ、前記第１および第２ダミートランジスタのゲートとなる、ダミーゲート配線と、前記第２方向に延び、前記深さ方向において、前記第１および第２ローカル配線と同層に配置されており、前記第１ダミートランジスタのソースまたはドレインのいずれか一方に接続された第５ローカル配線と、前記第２方向に延び、前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、前記第２ダミートランジスタのソースまたはドレインのいずれか一方に接続された第６ローカル配線とを備える。前記第６ローカル配線は、平面視において、前記第５ローカル配線と重なりを有する。
　この態様によると、論理機能を有さない第２スタンダードセルは、論理機能を有する第１スタンダードセルを備える第１セル列の両端の少なくとも一方に配置される。第２スタンダードセルの第１および第２ダミートランジスタは、深さ方向において、第１スタンダードセルの第１および第２トランジスタとそれぞれ同層に配置される。第２スタンダードセルのダミーゲート配線は、深さ方向において、第１スタンダードセルのゲート配線と同層に配置される。また、第２スタンダードセルの第５ローカル配線は、深さ方向において、第１スタンダードセルの第１および第２ローカル配線と同層に配置される。第２スタンダードセルの第６ローカル配線は、深さ方向において、第１スタンダードセルの第３および第４ローカル配線と同層に配置される。すなわち、第１セル列の両端の少なくとも一方に配置される第２スタンダードセルに、ダミートランジスタ、ダミーゲート配線およびローカル配線を設けることによって、ダミートランジスタを含むトランジスタ、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、第２スタンダードセルより内側に配置されたスタンダードセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本開示の第３態様では、半導体集積回路装置は、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と垂直をなす第２方向に並べて配置された複数のセル列を備える。前記複数のセル列は、論理機能を有する第１スタンダードセルを含む第１セル列と、前記複数のセル列において、前記第２方向両端のいずれか一方に配置され、論理機能を有さない第２スタンダードセルを含む第２セル列と、を含む。前記第１スタンダードセルは、前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、前記第２方向に延び、前記第１トランジスタのソースおよびドレインのそれぞれに接続された第１および第２ローカル配線と、前記第２方向に延び、前記第２トランジスタのソースおよびドレインのそれぞれに接続された第３および第４ローカル配線と、を備える。前記第２スタンダードセルは、前記第１方向に延伸され、前記第１または第２電源電圧を供給する第３電源配線と、前記深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、前記第２方向および前記深さ方向に延びており、前記深さ方向において、前記ゲート配線と同層に配置され、かつ、前記第１および第２ダミートランジスタのゲートとなる、ダミーゲート配線と、前記第２方向に延び、前記深さ方向において、前記第１および第２ローカル配線と同層に配置されており、前記第１ダミートランジスタのソースまたはドレインのいずれか一方に接続された第５ローカル配線と、前記第２方向に延び、前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、前記第２ダミートランジスタのソースまたはドレインのいずれか一方に接続された第６ローカル配線とを備える。前記第６ローカル配線は、平面視において、前記第５ローカル配線と重なりを有する。
　この態様によると、論理機能を有さない第２スタンダードセルを含む第２セル列は、論理機能を有する第１スタンダードセルを含む第１セル列が含まれる複数のセル列において、第２方向両端のいずれか一方に配置される。第２スタンダードセルの第１および第２ダミートランジスタは、深さ方向において、第１スタンダードセルの第１および第２トランジスタと同層に配置される。第２スタンダードセルのダミーゲート配線は、深さ方向において、第１スタンダードセルのゲート配線と同層に配置される。第２スタンダードセルの第５ローカル配線は、第１スタンダードセルの第１および第２ローカル配線と同層に配置される。第２スタンダードセルの第６ローカル配線は、第１スタンダードセルの第３および第４ローカル配線と同層に配置される。すなわち、複数のセル列において、第２方向両端のいずれか一方における第２セル列に配置される第２スタンダードセルに、ダミートランジスタ、ダミーゲート配線およびローカル配線を設けることによって、ダミートランジスタを含むトランジスタ、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、第２スタンダードセルより内側に配置されたスタンダードセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本開示によると、ＣＦＥＴを用いた半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
スタンダードセルを用いた回路ブロックのレイアウト構造の例を示す平面図。 （ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造を示す平面図。 （ａ），（ｂ）は図２のレイアウト構造の平面視横方向における断面図。 （ａ）～（ｈ）は第１実施形態に係る終端セルのバリエーションを示す平面図。 （ａ），（ｂ）は第１実施形態に係る終端セルの他のレイアウト構造を示す平面図。 図５の終端セルを用いた回路ブロックのレイアウト構造の例を示す平面図。 （ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造を示す平面図。 （ａ）～（ｈ）は第２実施形態に係る終端セルのバリエーションを示す平面図。 （ａ），（ｂ）は第２実施形態に係る終端セルの他のレイアウト構造を示す平面図。 （ａ），（ｂ）は第３実施形態に係るスタンダードセルのレイアウト構造を示す平面図。 （ａ），（ｂ）は第３実施形態に係る終端セルの他のレイアウト構造を示す平面図。 （ａ），（ｂ）は第３実施形態に係る終端セルの他のレイアウト構造を示す平面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。 ＣＦＥＴを備えた半導体装置の構造を示す断面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
　まず、ＣＦＥＴの基本構造について説明する。図１３～図１６はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１３はＸ方向における断面図、図１４はＹ方向におけるゲート部分の断面図、図１５はＹ方向におけるソース・ドレイン部分の断面図、図１６は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１３～図１６は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板５０１の表面に素子分離領域５０２が形成されており、素子分離領域５０２により、素子活性領域５０ａが画定されている。素子活性領域５０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域５０ａでは、半導体基板５０１上に積層トランジスタ構造５９０ａが形成されている。積層トランジスタ構造５９０ａは、半導体基板５０１上に形成されたゲート構造５９１を含む。ゲート構造５９１は、ゲート電極５５６、複数のナノワイヤ５５８、ゲート絶縁膜５５５、絶縁膜５５７を含む。ゲート電極５５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ５５８は、Ｘ方向でゲート電極５５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜５５５は、ゲート電極５５６とナノワイヤ５５８との間に形成されている。ゲート電極５５６及びゲート絶縁膜５５５は、Ｘ方向において、ナノワイヤ５５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜５５７が形成されている。半導体基板５０１上に、絶縁膜５５７の両脇において、絶縁膜５１６が形成されている。５２１，５２２は層間絶縁膜である。
　また、図１５に示すように、ゲート電極５５６は、開口部５７５に設けられたビア５８５によって、上層の配線と接続される。
　例えば、ゲート電極５５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜５５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ５５８にはシリコン等を用いることができる。例えば、絶縁膜５１６、絶縁膜５５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ５５８の本数は４であり、素子活性領域５０ａでは、半導体基板５０１側の２本のナノワイヤ５５８の各端部にｐ型半導体層５３１ｐが形成されている。ｐ型半導体層５３１ｐに接する２つのローカル配線５８６がＸ方向でゲート構造５９１を挟むようにして形成されている。また、半導体基板５０１から離間する側の２本のナノワイヤ５５８の各端部にｎ型半導体層５４１ｎが形成されている。ｎ型半導体層５４１ｎに接する２つのローカル配線５８８がＸ方向でゲート構造５９１を挟むようにして形成されている。ローカル配線５８６とローカル配線５８８との間に絶縁膜５３２が形成されている。ローカル配線５８８の上に絶縁膜５８９が形成されている。例えば、ｐ型半導体層５３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層５４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜５３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図１６に示すように、ローカル配線５８８は、ビア５０７１を介して、埋め込み配線５１０１と接続される。ローカル配線５８６は、ビア５０７２を介して、埋め込み配線５１０２と接続される。
　このように、積層トランジスタ構造５９０ａは、ゲート電極５５６、ナノワイヤ５５８、ゲート絶縁膜５５５及びＰ型半導体層５３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層５３１ｐがソース領域として機能し、他方のＰ型半導体層５３１ｐがドレイン領域として機能し、ナノワイヤ５５８がチャネルとして機能する。積層トランジスタ構造５９０ａは、ゲート電極５５６、ナノワイヤ５５８、ゲート絶縁膜５５５及びＮ型半導体層５４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層５４１ｎがソース領域として機能し、他方のＮ型半導体層５４１ｎがドレイン領域として機能し、ナノワイヤ５５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層５３１ｐおよびｎ型半導体層５４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（回路ブロックの構成）
　図１はスタンダードセルを用いた回路ブロックのレイアウト構造を示す平面図である。図１では、スタンダードセルに配置されている電源配線のみを示し、それ以外を省略して図示している。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。
　また、以下の説明では、同じ記号を付すものは同じものを指し、説明を省略することがある。
　図１のレイアウトでは、Ｘ方向に並ぶ複数のセルが、セル列ＣＲを構成している。そして、複数のセル列ＣＲ（図１では、６列）が、Ｙ方向に並べて配置されている。各セルにはＹ方向両端に電源配線が形成されており、この電源配線を介して、各セルは外部から電源電位ＶＤＤ，ＶＳＳの供給を受ける。また、各セルは、電源電位ＶＤＤ，ＶＳＳを供給する電源配線がセル列ごとにＹ方向に反転するように、セル全体がセル列ごとにＹ方向に反転して配置されている。
　複数のセルには、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（後述する、インバータの論理機能を有するインバータセルＣ１を含む。）と、論理機能を有さない終端セルとが含まれる。
　ここで、「終端セル」は、回路ブロックの論理機能に寄与せず、回路ブロックの終端に配置されるセルのことをいう。ここで、「回路ブロックの終端」とは、回路ブロックを構成するセル列の両端（ここではＸ方向における両端）、ならびに、回路ブロックの最上列および最下列（ここではＹ方向における両端のセル列）などである。すなわち、「終端セル」は、回路ブロックの終端である、セル列のＸ方向両端や、Ｙ方向両端のセル列などに配置される。終端セルを配置することによって、終端セルより内側にあるセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　本実施形態では、終端セルに、ダミーゲート配線が配置されている。ここで、「ダミーゲート配線」とは、トランジスタを形成しないゲート配線、および、トランジスタを形成するが、回路の論理機能に寄与しないトランジスタを形成するゲート配線のことをいう。
　図１のレイアウトでは、回路ブロックの中央部に、論理機能を有する論理セルを含み、回路機能を実現する矩形の論理部ＬＣが配置されている。この論理部ＬＣを囲むように、回路ブロックの外辺に沿って終端セル部が形成されている。
　図１では、論理部ＬＣにインバータセルＣ１が配置され、終端セル部に終端セルＣ１１，Ｃ１１ａ～Ｃ１１ｃ，Ｃ３１，Ｃ３１ａ，Ｃ４１，Ｃ４１ａ～Ｃ４１ｃが配置されている。終端セルＣ１１ａ，Ｃ１１ｂ，Ｃ１１ｃは、終端セルＣ１１を、Ｙ方向、Ｘ方向、Ｘ方向およびＹ方向に、それぞれ反転して配置したものである。終端セルＣ３１ａは、終端セルＣ３１をＹ方向に反転して配置したものである。終端セルＣ４１、Ｃ４１ａ～Ｃ４１ｃは、終端セルＣ１１，Ｃ１１ａ～Ｃ１１ｃとそれぞれ同様の構成のセルである。すなわち、終端セルＣ４１ａ，Ｃ４１ｂ，Ｃ４１ｃは、終端セルＣ４１を、Ｙ方向、Ｘ方向、Ｘ方向およびＹ方向に、それぞれ反転して配置したものである。
　具体的には、回路ブロックのＹ方向最上列に配置されたセル列ＣＲＴでは、図面左端に終端セルＣ４１ａが配置され、図面右端に終端セルＣ４１ｃが配置され、終端セルＣ４１ａ，Ｃ４１ｃの間に複数の終端セルＣ３１がＸ方向に並んで配置されている。また、回路ブロックのＹ方向最下列に配置されたセル列ＣＲＢでは、図面左端に終端セルＣ４１、図面右端に終端セルＣ４１ｂが配置されており、終端セルＣ４１，Ｃ４１ｂの間に複数の終端セルＣ３１ａがＸ方向に並んで配置されている。また、セル列ＣＲＴ，ＣＲＢの間には、図面左端に終端セルＣ１１が配置され、図面右端に終端セルＣ１１ｂが配置されたセル列ＣＲＣと、図面左端に終端セルＣ１１ａが配置され、図面右端に終端セルＣ１１ｃが配置されたセル列ＣＲＣとがＹ方向に交互に配置されている。また、終端セルＣ１１，Ｃ１１ａと終端セルＣ１１ｂ，Ｃ１１ｃとの間に論理部ＬＣを構成するセルが配置されている。したがって、図１では、論理部ＬＣの図面左端および図面右端に沿って、終端セルＣ１１と同様の構成を有する終端セルが配置され、論理部ＬＣの図面上端および図面下端に沿って、終端セルＣ３１と同様の構成を有する終端セルが配置される。また、回路ブロックの角部（回路ブロックの四隅）には、終端セルＣ４１と同様の構成を有する終端セルが配置される。
　（第１実施形態）
　図２は図１における部分Ｗ１の拡大図であり、本実施形態におけるスタンダードセルのレイアウト構造を示す平面図である。図３は図２における断面図である。具体的には、図２（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図２（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図３（ａ）は図２の線Ｘ１－Ｘ１’における断面であり、図３（ｂ）は図２の線Ｘ２－Ｘ２’における断面である。
　図１～図３に示すように、インバータセルＣ１は、論理部ＬＣの図面左端に配置されており、その左側に終端セルＣ１１が隣接して配置されている。
　（インバータセルの構成）
　図２（ａ）に示すように、インバータセルＣ１には、Ｙ方向両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
　Ｍ１配線層には、Ｘ方向に延びる配線７１，７２が形成されている。配線７１は入力Ａ、配線７２は出力Ｙに相当する。
　セル下部には、Ｘ方向に延びるナノワイヤ２１が形成されており、セル上部には、Ｘ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＰ型トランジスタＰ１のチャネル部を構成し、パッド２２ａ，２２ｂがＰ型トランジスタＰ１のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＮ１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＮ１のソースまたはドレインとなる端子を構成する。Ｎ型トランジスタＮ１は、Ｚ方向においてＰ型トランジスタＰ１よりも高い位置に形成されている。
　ゲート配線３１は、Ｘ方向におけるほぼ中央においてＹ方向に延びており、かつ、セル下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２６、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。また、セルのＸ方向両端に、それぞれ、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。
　また、ゲート配線３１およびダミーゲート配線３５ａ，３５ｂは、Ｘ方向において、同一ピッチＰｇで配置されている。また、ゲート配線３１およびダミーゲート配線３５ａ，３５ｂは、Ｙ方向において、同一の長さＬｇで形成され、かつ、Ｘ方向において、同一の幅Ｗｇで形成されている。
　セル下部において、Ｙ方向に延びるローカル配線(Local Interconnect:LI)４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されている。ローカル配線４２は、パッド２２ｂと接続されている。セル上部において、Ｙ方向に延びるローカル配線５１，５２が形成されている。ローカル配線５１は、パッド２７ａと接続されている。ローカル配線５２は、パッド２７ｂと接続されている。
　ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト６１を介して、電源配線１１と接続されている。コンタクト６１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線５１は、電源配線１２と平面視で重なる位置まで延びており、コンタクト６２を介して、電源配線１２と接続されている。コンタクト６２は、平面視で電源配線１２とローカル配線５１とが重なる位置に形成されている。ローカル配線４２，５２は、コンタクト６３を介して接続されている。コンタクト６３は、平面視でローカル配線４２とローカル配線５２とが重なる位置に形成されている。
　なお、ローカル配線４１，４２，５２は、Ｙ方向における図面上側の端が互いに同じ位置に配置されている。このローカル配線４１，４２，５２のＹ方向における図面上側の端が、ローカル配線４１，４２，５１，５２のうちＰ型トランジスタＰ１およびＮ型トランジスタＮ１から最も遠い一端に相当する。また、ローカル配線５１のＹ方向における図面下側の端が、ローカル配線４１，４２，５１，５２のうちＰ型トランジスタＰ１およびＮ型トランジスタＮ１から最も遠い他端に相当する。
　図２に示すように、配線７１（入力Ａ）は、コンタクト８１を介して、ゲート配線３１と接続されている。配線７２（出力Ｙ）は、コンタクト８２を介して、ローカル配線５２と接続されている。
　以上のように、インバータセルＣ１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。すなわち、インバータセルＣ１は、論理機能を有するスタンダードセルである。
　（終端セルの構成）
　図１に示すように、終端セルＣ１１は、セル列ＣＲＣにおいて、Ｘ方向左端に配置される。
　図２（ａ）に示すように、終端セルＣ１１には、Ｙ方向両端において、Ｘ方向に延びる電源配線１１１，１１２がそれぞれ設けられている。電源配線１１１，１１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１１は電源配線１１と同一の電源電圧ＶＤＤを供給し、電源配線１１２は電源配線１２と同一の電源電圧ＶＳＳを供給する。
　セルのＸ方向両端には、セル上部から下部にかけてＺ方向に延び、かつ、Ｙ方向に延びるダミーゲート配線１３１，１３４が形成されている。また、ダミーゲート配線１３１，１３４の間には、ダミーゲート配線１３１，１３４と同様に、Ｚ方向およびＹ方向に延びるダミーゲート配線１３２，１３３が形成されている。なお、インバータセルＣ１と終端セルＣ１１との境界に配置されたダミーゲート配線は、インバータセルＣ１のダミーゲート配線３５ａ、および、終端セルＣ１１のダミーゲート配線１３１に相当する。
　セル下部において、Ｙ方向に延びるローカル配線１４１，１４２が形成されている。ローカル配線１４１は、ダミーゲート配線１３１，１３２の間に配置されており、ローカル配線１４２は、ダミーゲート配線１３２，１３３の間に配置されている。セル上部において、Ｙ方向に延びるローカル配線１５１，１５２が形成されている。ローカル配線１５１は、ダミーゲート配線１３１，１３２の間に配置されており、ローカル配線１５２は、ダミーゲート配線１３２，１３３の間に配置されている。ローカル配線１４１，１４２，１５１，１５２は、それぞれ、電源配線１１１，１１２と平面視で重なる位置まで延びている。また、ローカル配線１４１，１４２は、平面視において、ローカル配線１５１，１５２とそれぞれ重なりを有する。
　また、ダミーゲート配線１３１～１３４およびローカル配線１４１，１４２，１５１，１５２は、いずれも他の配線と接続されていない。
　以上のように、終端セルＣ１１は、トランジスタを有さない。すなわち、終端セルＣ１１は、論理機能を有さないスタンダードセルである。
　図２および図３に示すように、ゲート配線３１およびダミーゲート配線３５ａ（１３１），３５ｂ，１３２～１３４は、それぞれ、Ｙ方向において、同一の長さＬｇで形成され、かつ、Ｘ方向において、同一の幅Ｗｇで形成されている。また、ゲート配線３１およびダミーゲート配線３５ａ（１３１），３５ｂ，１３２～１３４は、Ｘ方向において、同一ピッチＰｇで配置され、かつ、Ｚ方向において、同層に配置されている。
　また、ローカル配線４１，４２，１４１，１４２は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置されている。また、ローカル配線５１，５２，１５１，１５２は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置されている。
　また、ローカル配線１４１，１４２，１５１，１５２は、Ｙ方向における図面上側の端が、ローカル配線４１，４２，５２のＹ方向における図面上側の端と同じ位置になるように配置されている。また、ローカル配線１４１，１４２，１５１，１５２は、Ｙ方向における図面下側の端が、ローカル配線５１のＹ方向における図面下側の端と同じ位置になるように配置されている。
　以上の構成により、セル列ＣＲＣには、論理機能を有するインバータセルＣ１と、論理機能を有しない終端セルＣ１１とが配置される。終端セルＣ１１は、セル列ＣＲＣの左端に配置される。終端セルＣ１１のダミーゲート配線１３１～１３４は、Ｚ方向において、インバータセルＣ１のゲート配線３１と同層に配置される。終端セルＣ１１のローカル配線１４１，１４２は、Ｚ方向において、インバータセルＣ１のローカル配線４１，４２と同層に配置される。終端セルＣ１１のローカル配線１５１，１５２は、Ｚ方向において、インバータセルＣ１のローカル配線５１，５２と同層に配置される。すなわち、終端セルにダミーゲート配線およびローカル配線を設けることによって、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、終端セルより回路ブロックの内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ダミーゲート配線１３１～１３４は、Ｙ方向において、ゲート配線３１およびダミーゲート配線３５ａ（１３１），３５ｂと同一の長さＬｇで形成されている。これにより、レイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制することができる。
　また、ローカル配線１４１，１４２，１５１，１５２は、Ｙ方向における図面上側の端が、ローカル配線４１，４２，５２のＹ方向における図面上側の端と同じ位置になるように配置されている。また、ローカル配線１４１，１４２，１５１，１５２は、Ｙ方向における図面下側の端が、ローカル配線５１のＹ方向における図面下側の端と同じ位置になるように配置されている。すなわち、終端セルに配置されたローカル配線のＹ方向における図面上端が、論理部ＬＣを構成するセルに配置されたローカル配線のＹ方向における図面上端のうちトランジスタから最も遠いものに揃っている。また、終端セルに配置されたローカル配線のＹ方向における図面下端が、論理部ＬＣを構成するセルに配置されたローカル配線のＹ方向における図面下端のうちトランジスタから最も遠いものに揃っている。これにより、論理部ＬＣから最も近いローカル配線までの距離を一定化できるため、論理部ＬＣに配置されたセルの性能予測性を向上させることができる。
　なお、終端セルＣ１１には、ダミーゲート配線が４本（ダミーゲート配線１３１～１３４）、ローカル配線が４本（ローカル配線１４１，１４２，１５１，１５２）配置されているが、ダミーゲート配線およびローカル配線の本数は、これに限られない。ただし、終端セルＣ１１には、論理部の端部の仕上がり寸法のばらつきを抑制するために必要となる本数のダミーゲート配線およびローカル配線が配置される。また、終端セルＣ１１のセル上部およびセル下部に配置されるローカル配線の本数が異なってもよい。また、終端セルＣ１１に配置されるダミーゲート配線およびローカル配線の本数により、終端セルＣ１１のセル幅（Ｘ方向における寸法）を変更してもよい。
　また、ゲート配線３１、ダミーゲート配線３５ａ（１３１），３５ｂ，１３２～１３４は、Ｙ方向において、同一の長さＬｇで形成されるとしたが、これに限られない。ただし、ゲート配線３１およびダミーゲート配線３５ａ（１３１），３５ｂ，１３２～１３４をＹ方向に同じ長さで形成した方が、回路ブロックの製造ばらつきをより抑えることができる。
　また、ローカル配線１４１，１４２，１５１，１５２は、Ｙ方向における図面上側の端が、ローカル配線４１，４２，５２のＹ方向における図面上側の端と同じ位置に配置されており、Ｙ方向における図面下側の端が、ローカル配線５１のＹ方向における図面下側の端と同じ位置に配置されているが、これに限られない。ただし、終端セルＣ１１のローカル配線のＹ方向における図面上側および図面下側の端を、インバータセルＣ１のローカル配線のＹ方向における図面上側および図面下側の端とそれぞれ揃えた方が、回路ブロックの製造ばらつきをより抑えることができる。
　また、図１において、セル列ＣＲＣの図面右端には、終端セルＣ１１をＸ方向に反転させた終端セルＣ１１ｂが配置される。
　（終端セルのバリエーション）
　図４は本実施形態に係る終端セルのバリエーションを示す平面図である。具体的に、図４（ａ），（ｂ）は終端セルＣ１２を示し、図４（ｃ），（ｄ）は終端セルＣ１３を示し、図４（ｅ），（ｆ）は終端セルＣ１４を示し、図４（ｇ），（ｈ）は終端セルＣ１５を示す。図４（ａ），（ｃ），（ｅ），（ｇ）は各セルの下部を示し、図４（ｂ），（ｄ），（ｆ），（ｈ）は各セルの上部を示す。
　終端セルＣ１２は、セル上部および下部に、それぞれ、ローカル配線が３本ずつ配置されている。
　図４（ａ）に示すように、セル下部において、ダミーゲート配線１３３，１３４の間に、Ｙ方向に延びるローカル配線１４３が形成されている。ローカル配線１４１，１４２，１４３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置される。ローカル配線１４１，１４２，１４３は、Ｙ方向における図面上側および図面下側の端が、互いに同じ位置に配置されている。
　図４（ｂ）に示すように、セル上部において、ダミーゲート配線１３３，１３４の間に、Ｙ方向に延びるローカル配線１５３が配置されている。ローカル配線１５１，１５２，１５３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置される。ローカル配線１５１，１５２，１５３は、Ｙ方向における図面上側および図面下側の端が、互いに同じ位置に配置されている。ローカル配線１５３は、平面視において、ローカル配線１４３と重なりを有する。
　図４（ｃ），（ｄ）に示すように、終端セルＣ１３は、終端セルＣ１２とほぼ同様に構成されるが、セルのＸ方向左端にダミーゲート配線１３４が設けられていない。
　図４（ｅ），（ｆ）に示すように、終端セルＣ１４は、終端セルＣ１１とセル幅（Ｘ方向における寸法）が異なる。具体的には、終端セルＣ１１のセル幅が（３×Ｐｇ）であるのに対して、終端セルＣ１４のセル幅は（２×Ｐｇ）である。また、終端セルＣ１４には、ダミーゲート配線１３４が設けられていない。
　図４（ｇ），（ｈ）に示すように、終端セルＣ１５は、終端セルＣ１４とほぼ同様に構成されるが、ローカル配線１５２が設けられていない。
　図１において、終端セルＣ１１に代えて終端セルＣ１２～Ｃ１５を配置することによって、終端セルＣ１１と同様の効果を得ることができる。
　（終端セルの変形例）
　図５は終端セルの他のレイアウト構造を示す平面図である。図５（ａ）はセル下部を示し、図５（ｂ）はセル上部を示す。終端セルＣ１６は、終端セルＣ１１とほぼ同様に構成されるが、ローカル配線がコンタクトを介して電源配線と接続されている。
　具体的には、終端セルＣ１６には、コンタクト１６１～１６４が形成されている。コンタクト１６１，１６３は、平面視において、電源配線１１１と重なりを有する。コンタクト１６２，１６４は、平面視において、電源配線１１２と重なりを有する。
　ローカル配線１４１は、コンタクト１６１を介して、電源配線１１１と接続されている。ローカル配線１４２は、コンタクト１６２を介して、電源配線１１２と接続されている。ローカル配線１５１は、コンタクト１６３を介して、ローカル配線１４１と接続されている。ローカル配線１５２は、コンタクト１６４を介して、ローカル配線１４２と接続されている。すなわち、ローカル配線１４１，１５１には、電源配線１１１から電源電位ＶＤＤが供給され、ローカル配線１４２，１５２には、電源配線１１２から電源電位ＶＳＳが供給される。
　図１において、終端セルＣ１１に代えて終端セルＣ１６を配置することによって、終端セルＣ１１と同様の効果を得ることができる。
　なお、ローカル配線１４１，１５１は電源配線１１１と接続され、ローカル配線１４２，１５２は電源配線１１２と接続されているが、これに限られない。ローカル配線１４１，１５１を電源配線１１２と接続し、ローカル配線１４２，１５２を電源配線１１１と接続してもよい。また、ローカル配線１４１，１４２，１５１，１５２の全てが、電源配線１１１，１１２のいずれか一方のみと接続されていてもよい。また、ローカル配線１４１，１４２，１５１，１５２は、その一部または全部が電源配線１１１または電源配線１１２と接続されてもよい。
　図６は図５の終端セルを用いた回路ブロックのレイアウト構造を示す平面図である。具体的に、図６は回路ブロックのＸ方向左側の拡大図である。なお、図６では、各セルに配置されている電源配線、および、終端セルＣ１６，Ｃ１６ａの下部に配置されたローカル配線およびコンタクトのみを図示している。終端セルＣ１６ａは、終端セルＣ１６をＹ方向に反転して配置したものである。また、図５は図６の部分Ｗ２の拡大図に相当する。
　セル列ＣＲＣの図面左端では、終端セルＣ１６，Ｃ１６ａが、Ｙ方向において、一列おきに交互に配置されている。すなわち、回路ブロックの図面左端において、終端セルＣ１６，Ｃ１６ａが互いに隣接して配置されている。
　図６では、Ｙ方向に隣接して配置された終端セルＣ１６，Ｃ１６ａのローカル配線１４１同士が互いに接続されており、ローカル配線１４２同士が互いに接続されている。このため、Ｙ方向に並んで配置された終端セルにおいて、Ｙ方向に延びる電源配線が形成される。すなわち、図６の回路ブロックでは、コンタクト１６１および接続されたローカル配線１４１を介して、互いに離間する電源配線１１１同士が接続される。また、コンタクト１６２および接続されたローカル配線１４２を介して、互いに離間する電源配線１１２同士が接続される。これにより、回路ブロックに配線構造や配線領域を増やすことなく、回路ブロックの電源を強化することができる。
　また、図示は省略するが、終端セルＣ１６およびＣ１６ａのローカル配線１５１同士、およびローカル配線１５２同士が互いに接続されている。このため、終端セル上部においても、Ｙ方向に延びる電源配線が形成される。すなわち、コンタクト１６１，１６３および接続されたローカル配線１５１を介して、互いに離間する電源配線１１１同士が接続される。また、コンタクト１６２，１６４および接続されたローカル配線１５２を介して、互いに離間する電源配線１１２同士が接続される。これにより、回路ブロックに配線構造や配線領域を増やすことなく、回路ブロックの電源を強化することができる。
　（第２実施形態）
　図７は第２実施形態に係るスタンダードセルのレイアウト構造を示す平面図である。図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示す。図７に示すように、終端セルＣ２１は、インバータセルＣ１の図面左側に隣接して配置される。また、図１において、終端セルＣ２１は、終端セルＣ１１に代えて、セル列ＣＲＣの図面左端に配置される。
　図７（ａ）に示すように、終端セルＣ２１では、Ｙ方向両端部において、Ｘ方向に延びる電源配線２１１，２１２がそれぞれ設けられている。電源配線２１１，２１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線２１１は、電源配線１１と同一の電源電圧ＶＤＤを供給する。電源配線２１２は、電源配線１２と同一の電源電圧ＶＳＳを供給する。
　セル下部には、Ｘ方向に延びるナノワイヤ２２１が形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２２６が形成されている。ナノワイヤ２２１，２２６は、平面視で重なっている。ナノワイヤ２２１の両端に、Ｐ型半導体がドーピングされたダミーパッド２２３ａ，２２３ｂが形成されている。ナノワイヤ２２６の両端に、Ｎ型半導体がドーピングされたダミーパッド２２８ａ，２２８ｂが形成されている。ナノワイヤ２２１がＰ型ダミートランジスタＰ２１のチャネル部を構成し、ダミーパッド２２３ａ，２２３ｂがＰ型ダミートランジスタＰ２１のソースまたはドレインとなる端子を構成する。ナノワイヤ２２６がＮ型ダミートランジスタＮ２１のチャネル部を構成し、ダミーパッド２２８ａ，２２８ｂがＮ型ダミートランジスタＮ２１のソースまたはドレインとなる端子を構成する。Ｎ型ダミートランジスタＮ２１は、Ｚ方向において、Ｐ型ダミートランジスタＰ２１よりも高い位置に形成されている。
　セルのＸ方向両端には、セル上部からセル下部にかけてＺ方向に延び、かつ、Ｙ方向に延びるダミーゲート配線２３１，２３４が形成されている。また、ダミーゲート配線２３１，２３４の間には、ダミーゲート配線２３１，２３４と同様にＹ方向およびＺ方向に延びるダミーゲート配線２３２，２３３が形成されている。なお、インバータセルＣ１と終端セルＣ２１との境界に配置されたダミーゲート配線は、インバータセルＣ１のダミーゲート配線３５ａ、および、終端セルＣ２１のダミーゲート配線２３１に相当する。
　また、ダミーゲート配線２３２は、Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１のゲートとなる。すなわち、ナノワイヤ２２１、ダミーゲート配線２３２、およびダミーパッド２２３ａ，２２３ｂによって、Ｐ型ダミートランジスタＰ２１が構成される。ナノワイヤ２２６、ダミーゲート配線２３２、およびダミーパッド２２８ａ，２２８ｂによって、Ｎ型ダミートランジスタＮ２１が構成される。
　セル下部において、Ｙ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１，２４２は、ダミーパッド２２３ａ，２２３ｂとそれぞれ接続されている。セル上部において、Ｙ方向に延びるローカル配線２５１，２５２が形成されている。ローカル配線２５１，２５２は、ダミーパッド２２８ａ，２２８ｂとそれぞれ接続されている。
　また、ローカル配線２４１，２４２，２５１，２５２は、それぞれ、電源配線２１１，２１２と平面視で重なる位置まで延びている。また、ローカル配線２４１，２４２は、平面視において、ローカル配線２５１，２５２とそれぞれ重なりを有する。
　また、ダミーゲート配線２３１～２３４およびローカル配線２４１，２４２，２５１，２５２は、いずれも、他の配線と接続されていない。
　以上のように、終端セルＣ２１は、Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１を有する。すなわち、終端セルＣ２１は、論理機能を有さないスタンダードセルである。
　図７に示すように、ナノワイヤ２２１，２２６は、ナノワイヤ２１，２６と、Ｙ方向において、それぞれ同じ位置に配置され、かつ、Ｚ方向において、それぞれ同層に配置される。すなわち、Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１と、Ｘ方向において、それぞれ並んで配置され、かつ、Ｚ方向において、それぞれ同層に配置される。
　また、ゲート配線３１およびダミーゲート配線３５ａ（２３１），３５ｂ，２３２～２３４は、Ｘ方向において、同一の幅Ｗｇで形成され、かつ、Ｙ方向において、同一の長さＬｇで形成される。また、ゲート配線３１およびダミーゲート配線３５ａ（２３１），３５ｂ，２３２～２３４は、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＰｇで配置される。
　また、ローカル配線４１，４２，２４１，２４２は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置されている。また、ローカル配線５１，５２，２５１，２５２は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置される。
　また、ローカル配線２４１，２４２，２５１，２５２は、Ｙ方向における図面上側の端が、ローカル配線４１，４２，５２のＹ方向における図面上側の端と同じ位置となるように配置されている。また、ローカル配線２４１，２４２，２５１，２５２は、Ｙ方向における図面下側の端が、ローカル配線５１のＹ方向における図面下側の端と同じ位置となるように配置されている。
　以上の構成により、セル列ＣＲＣには、論理機能を有するインバータセルＣ１と、論理機能を有しない終端セルＣ２１とが配置される。終端セルＣ２１は、セル列ＣＲＣの左端に配置される。終端セルＣ２１のダミーゲート配線２３１～２３４は、インバータセルＣ１のゲート配線３１と、Ｚ方向において、同層に配置される。終端セルＣ２１のローカル配線２４１，２４２は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置される。終端セルＣ２１のローカル配線２５１，２５２は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置される。すなわち、終端セルにダミーゲート配線およびローカル配線を設けることによって、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、終端セルより回路ブロックの内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ダミーゲート配線２３１～２３４は、Ｙ方向において、ゲート配線３１およびダミーゲート配線３５ａ（２３１），３５ｂと同一の長さＬｇで形成されている。これにより、レイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制することができる。
　また、ローカル配線２４１，２４２，２５１，２５２は、Ｙ方向における図面上側の端が、ローカル配線４１，４２，５２のＹ方向における図面上側の端と同じ位置になるように配置されている。また、ローカル配線２４１，２４２，２５１，２５２は、Ｙ方向における図面下側の端が、ローカル配線５１のＹ方向における図面下側の端と同じ位置になるように配置されている。すなわち、終端セルに配置されたローカル配線のＹ方向における図面上端が、論理部ＬＣを構成するセルに配置されたローカル配線のＹ方向における図面上端のうちトランジスタから最も遠いものに揃っている。また、終端セルに配置されたローカル配線のＹ方向における図面下端が、論理部ＬＣを構成するセルに配置されたローカル配線のＹ方向における図面下端のうちトランジスタから最も遠いものに揃っている。これにより、論理部ＬＣから最も近いローカル配線までの距離を一定化できるため、論理部ＬＣに配置されたセルの性能予測性を向上させることができる。
　また、終端セルＣ２１には、Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１が形成されている。Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１は、Ｚ方向において、インバータセルＣ１のＰ型トランジスタＰ１およびＮ型トランジスタＮ１とそれぞれ同層に配置されている。これにより、トランジスタについてもレイアウトパタンの均一化を図ることができ、製造ばらつきを抑制することができる。
　また、Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１は、終端セルＣ２１およびインバータセルＣ１の境界に配置されたダミーゲート配線３５ａ（２３１）に近接して配置される。すなわち、終端セルにＰ型およびＮ型ダミートランジスタを備えることによって、論理部の端部に配置されたセルから最近接するトランジスタまでの距離を一定化することができるため、論理部の性能予測性を向上させることができる。
　なお、終端セルＣ２１には、Ｐ型およびＮ型ダミートランジスタが１個ずつ（Ｐ型ダミートランジスタＰ２１およびＮ型ダミートランジスタＮ２１）設けられているが、Ｐ型およびＮ型トランジスタの個数は、これに限られない。ただし、終端セルには、回路ブロックの製造ばらつきを抑えるために必要となる個数のＰ型およびＮ型ダミートランジスタが配置される。
　また、図１において、終端セルＣ１１に代えて終端セルＣ２１を配置する。また、終端セルＣ１１ａ，Ｃ１１ｂ，Ｃ１１ｃに代えて、終端セルＣ２１を、Ｘ方向、Ｙ方向、Ｘ方向およびＹ方向にそれぞれ反転したものを配置してもよい。
　（終端セルのバリエーション）
　図８は図７の終端セルのバリエーションを示す平面図である。具体的に、図８（ａ），（ｂ）は終端セルＣ２２を示し、図８（ｃ），（ｄ）は終端セルＣ２３を示し、図８（ｅ），（ｆ）は終端セルＣ２４を示し、図８（ｇ），（ｈ）は終端セルＣ２５を示す。図８（ａ），（ｃ），（ｅ），（ｇ）は各終端セルの下部を示し、図８（ｂ），（ｄ），（ｆ），（ｈ）は各終端セルの上部を示す。
　図８（ａ），（ｂ）に示すように、終端セルＣ２２は、セルの上部および下部に、それぞれ、ローカル配線が３本、ナノワイヤが２本配置されている。
　具体的に、セル下部において、Ｘ方向に延びるナノワイヤ２２２が形成されており、セル上部において、Ｘ方向に延びるナノワイヤ２２７が形成されている。ナノワイヤ２２２，２２７は、平面視で重なっている。また、ナノワイヤ２２２，２２７は、ナノワイヤ２２１，２２６と、Ｙ方向において、それぞれ同じ位置に配置され、かつ、Ｚ方向において、それぞれ同層に配置されている。
　ナノワイヤ２２２の図面左側に、Ｐ型半導体がドーピングされたダミーパッド２２３ｃが形成されており、ナノワイヤ２２２の図面右側にダミーパッド２２３ｂが形成されている。ナノワイヤ２２７の図面左側に、Ｎ型半導体がドーピングされたダミーパッド２２８ｃが形成されており、ナノワイヤ２２７の図面右側にダミーパッド２２８ｂが形成されている。ナノワイヤ２２２がＰ型ダミートランジスタＰ２２のチャネル部を構成し、ダミーパッド２２３ｂ，２２３ｃがＰ型ダミートランジスタＰ２２のソースまたはドレインとなる端子を構成する。ナノワイヤ２２７がＮ型ダミートランジスタＮ２２のチャネル部を構成し、ダミーパッド２２８ｂ，２２８ｃがＮ型ダミートランジスタＮ２２のソースまたはドレインとなる端子を構成する。Ｎ型ダミートランジスタＮ２２は、Ｚ方向において、Ｐ型ダミートランジスタＰ２２よりも高い位置に形成されている。
　また、ダミーゲート配線２３３は、Ｐ型ダミートランジスタＰ２２およびＮ型ダミートランジスタＮ２２のゲートとなる。すなわち、ナノワイヤ２２２、ダミーゲート配線２３３、およびダミーパッド２２３ｂ，２２３ｃによって、Ｐ型ダミートランジスタＰ２２が構成される。ナノワイヤ２２７、ダミーゲート配線２３３、およびダミーパッド２２８ｂ，２２８ｃによって、Ｎ型ダミートランジスタＮ２２が構成される。
　また、セル下部において、Ｙ方向に延びるローカル配線２４３が形成されている。ローカル配線２４３は、ダミーパッド２２３ｃと接続されている。セル上部において、Ｙ方向に延びるローカル配線２５３が形成されている。ローカル配線２５３は、ダミーパッド２２８ｃと接続されている。ローカル配線２４３，２５３は、それぞれ、電源配線２１１，２１２と平面視で重なる位置まで延びている。また、ローカル配線２４３，２５３は、平面視において、重なりを有する。
　また、ローカル配線２４１，２４２，２４３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置される。また、ローカル配線２４１，２４２，２４３は、Ｙ方向における図面上側および下側の端が、互いに同じ位置に配置されている。
　ローカル配線２５１，２５２，２５３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置される。また、ローカル配線２５１，２５２，２５３は、Ｙ方向における図面上側および下側の端が、互いに同じ位置に配置されている。
　図８（ｃ），（ｄ）に示すように、終端セルＣ２３には、セル上部および下部において、ローカル配線２４３，２５３がそれぞれ形成されており、セルのＸ方向左端にダミーゲート配線２３４が形成されていない。
　図８（ｅ），（ｆ）に示すように、終端セルＣ２４は、終端セルＣ２１よりもセル幅が短い（２×Ｐｇ）。また、終端セルＣ２４には、ダミーゲート配線２３４が設けられていない。
　図８（ｇ），（ｈ）に示すように、終端セルＣ２５は、終端セルＣ２４とほぼ同様に構成されるが、ナノワイヤ２２６、ダミーパッド２２８ａ，２２８ｂおよびローカル配線２５２が設けられていない。
　終端セルＣ２２～Ｃ２５によって、終端セルＣ２１と同様の効果を得ることができる。
　（終端セルの変形例）
　図９は図７の終端セルの他のレイアウト構造を示す平面図である。図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示す。終端セルＣ２６では、コンタクトが形成されており、Ｍ１配線層に配線が形成されている。
　具体的に、セル下部には、Ｙ方向に延びるローカル配線２４４が形成されている。ローカル配線２４４は、ダミーパッド２２３ｂに接続されている。ローカル配線２４４は、平面視において、電源配線２１１と重なりを有するが、電源配線２１２と重なりを有さない。
　セル上部には、Ｙ方向に延びるローカル配線２５４が形成されている。ローカル配線２５４は、ダミーパッド２２８ａに接続されている。ローカル配線２５４は、平面視において、電源配線２１２と重なりを有するが、電源配線２１１と重なりを有さない。
　また、終端セルＣ２６には、コンタクト２６１～２６３，２８１，２８２が形成されている。コンタクト２６１，２６２，２８１は、それぞれ、平面視において、電源配線２１１と重なりを有する。コンタクト２６３，２８２は、それぞれ、平面視において、電源配線２１２と重なりを有する。
　ローカル配線２４１および電源配線２１１は、コンタクト２６１を介して、互いに接続されている。ローカル配線２４４および電源配線２１１は、コンタクト２６２を介して、互いに接続されている。ローカル配線２５２および電源配線２１２は、コンタクト２６３を介して、互いに接続されている。ローカル配線２５４は、電源配線２１１，２１２のいずれとも直接接続されていない。
　Ｍ１配線層には、Ｘ方向に延びる配線２７１，２７２が形成されている。配線２７１は、コンタクト２８１を介して、ローカル配線２４１と接続されている。配線２７２は、コンタクト２８２を介して、ローカル配線２５２と接続されている。配線２７１は、平面視において、ローカル配線２４１およびコンタクト２６１，２８１と重なりを有する。配線２７２は、平面視において、ローカル配線２５２およびコンタクト２６３と重なりを有する。
　終端セルＣ２６によって、終端セルＣ２１と同様の効果を得ることができる。
　また、ダミーパッド２２３ａには、ローカル配線２４１およびコンタクト２６１を介して、電源配線２１１から電源電位ＶＤＤが供給される。ダミーパッド２２３ｂには、ローカル配線２４４およびコンタクト２６２を介して、電源配線２１１から電源電位ＶＤＤが供給される。すなわち、Ｐ型ダミートランジスタＰ２１のソースおよびドレインには同一の電源電位ＶＤＤが供給される。これにより、Ｐ型ダミートランジスタのソースおよびドレインに異なる電源電位が供給されることを防止することができ、電源間のショートを回避することができる。
　また、ダミーパッド２２８ｂには、ローカル配線２５２およびコンタクト２６３を介して、電源配線２１２から電源電位ＶＳＳが供給される。ダミーパッド２２８ａは、電源配線２１１，２１２のいずれからも電源電位の供給を受けない。すなわち、Ｎ型ダミートランジスタＮ２１は、ソースおよびドレインの一方に電源電位ＶＳＳが供給され、他方は電源電位が供給されず、フローティング状態となる。これにより、Ｎ型ダミートランジスタのソースおよびドレインに異なる電源電位が供給されることを防止することができ、電源間のショートを回避することができる。
　また、終端セルＣ２６では、Ｍ１配線層に、配線２７１，２７２が形成されている。Ｍ１配線層を含む上層から、配線２７１、ローカル配線２４１およびコンタクト２８１，２６１を介して、埋め込み配線層に電源電位ＶＤＤの供給を行うことができる。また、Ｍ１配線層を含む上層から、配線２７２、ローカル配線２５２およびコンタクト２８２，２６３を介して、埋め込み配線層に電源電位ＶＳＳの供給を行うことができる。これにより、埋め込み配線層の電源の強化を行うことができる。
　なお、ダミーゲート配線２３２は、他の配線と接続されていないが、これに限られない。ダミーゲート配線２３２を、コンタクトを介して、電源配線２１１または電源配線２１２と接続して、電源電位ＶＳＳまたは電源電位ＶＤＤに固定してもよい。ダミーゲート配線２３２を電源電位ＶＳＳに固定した場合、Ｐ型ダミートランジスタＰ２１がオン状態となり、Ｐ型ダミートランジスタＰ２１を容量として働かせることができる。また、ダミーゲート配線２３２を電源電位ＶＤＤに固定した場合、Ｎ型ダミートランジスタＮ２１がオン状態となり、Ｎ型ダミートランジスタＮ２１を容量として働かせることができる。
　また、ダミーパッド２２３ａ，２２３ｂに電源電位ＶＤＤが供給され、ダミーパッド２２８ｂに電源電位ＶＳＳが供給されるが、これに限られない。たとえば、ダミーパッド２２３ａ，２２３ｂに電源電位ＶＳＳが供給され、ダミーパッド２２８ｂに電源電位ＶＤＤが供給されるように、終端セルＣ２６にコンタクトを形成してもよい。
　（第３実施形態）
　図１０は図１における部分Ｗ３の拡大図であり、本実施形態に係るスタンダードセルのレイアウト構造を示す平面図である。図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示す。
　図１に示すように、終端セルＣ３１は、回路ブロックのＹ方向最上列に配置されたセル列ＣＲＴに配置されている。また、終端セルＣ３１は、論理部ＬＣの図面上端に配置されたインバータセルＣ１の図面上側に隣接して配置されている。
　図１０（ａ）に示すように、終端セルＣ３１には、Ｙ方向両端部において、Ｘ方向に延びる電源配線３１１，３１２がそれぞれ設けられている。電源配線３１１，３１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線３１１は、電源配線１１と同一の電源電圧ＶＤＤを供給する。電源配線３１２は、電源配線１２と同一の電源電圧ＶＳＳを供給する。
　セル下部には、Ｘ方向に延びるナノワイヤ３２１，３２２が形成されており、セル上部には、Ｘ方向に延びるナノワイヤ３２６，３２７が形成されている。ナノワイヤ３２１，３２２は、平面視において、ナノワイヤ３２６，３２７とそれぞれ重なっている。また、ナノワイヤ３２１，３２２は、Ｙ方向において、同じ位置に配置され、かつ、Ｚ方向において、同層に配置される。ナノワイヤ３２６，３２７は、Ｙ方向において、同じ位置に配置され、かつ、Ｚ方向において、同層に配置される。
　ナノワイヤ３２１の図面左側に、Ｐ型半導体がドーピングされたダミーパッド３２３ａが形成されている。ナノワイヤ３２１，３２２の間に、Ｐ型半導体がドーピングされたダミーパッド３２３ｂが形成されている。ナノワイヤ３２２の図面右側に、Ｐ型半導体がドーピングされたダミーパッド３２３ｃが形成されている。ナノワイヤ３２６の図面左側に、Ｎ型半導体がドーピングされたダミーパッド３２８ａが形成されている。ナノワイヤ３２６，３２７の間に、Ｎ型半導体がドーピングされたダミーパッド３２８ｂが形成されている。ナノワイヤ３２７の図面右側に、Ｎ型半導体がドーピングされたダミーパッド３２８ｃが形成されている。ナノワイヤ３２１がＰ型ダミートランジスタＰ３１のチャネル部を構成し、ダミーパッド３２３ａ，３２３ｂがＰ型ダミートランジスタＰ３１のソースまたはドレインとなる端子を構成する。ナノワイヤ３２２がＰ型ダミートランジスタＰ３２のチャネル部を構成し、ダミーパッド３２３ｂ，３２３ｃがＰ型ダミートランジスタＰ３２のソースまたはドレインとなる端子を構成する。ナノワイヤ３２６がＮ型ダミートランジスタＮ３１のチャネル部を構成し、ダミーパッド３２８ａ，３２８ｂがＮ型ダミートランジスタＮ３１のソースまたはドレインとなる端子を構成する。ナノワイヤ３２７がＮ型ダミートランジスタＮ３２のチャネル部を構成し、ダミーパッド３２８ｂ，３２８ｃがＮ型ダミートランジスタＮ３２のソースまたはドレインとなる端子を構成する。Ｎ型ダミートランジスタＮ３１，Ｎ３２は、Ｚ方向において、Ｐ型ダミートランジスタＰ３１，Ｐ３２よりもそれぞれ高い位置に形成されている。
　セルのＸ方向両端には、セル上部からセル下部にかけてＺ方向に延び、かつ、Ｙ方向に延びるダミーゲート配線３３１，３３４が形成されている。また、ダミーゲート配線３３１，３３４の間には、ダミーゲート配線３３１，３３４と同様にＹ方向およびＺ方向に延びるダミーゲート配線３３２，３３３が形成されている。ダミーゲート配線３３１～３３４は、Ｘ方向において、同一ピッチＰｇで配置される。
　また、ダミーゲート配線３３２は、Ｐ型ダミートランジスタＰ３１およびＮ型ダミートランジスタＮ３１のゲートとなる。すなわち、ナノワイヤ３２１、ダミーゲート配線３３２、およびダミーパッド３２３ａ，３２３ｂによって、Ｐ型ダミートランジスタＰ３１が構成される。ナノワイヤ３２６、ダミーゲート配線３３２、およびダミーパッド３２８ａ，３２８ｂによって、Ｎ型ダミートランジスタＮ３１が構成される。ダミーゲート配線３３３は、Ｐ型ダミートランジスタＰ３２およびＮ型ダミートランジスタＮ３２のゲートとなる。すなわち、ナノワイヤ３２２、ダミーゲート配線３３３、およびダミーパッド３２３ｂ，３２３ｃによって、Ｐ型ダミートランジスタＰ３２が構成される。ナノワイヤ３２７、ダミーゲート配線３３３、およびダミーパッド３２８ｂ，３２８ｃによって、Ｎ型ダミートランジスタＮ３２が構成される。
　セル下部において、Ｙ方向に延びるローカル配線３４１，３４２，３４３が形成されている。ローカル配線３４１，３４２，３４３は、ダミーパッド３２３ａ，３２３ｂ，３２３ｃとそれぞれ接続されている。セル上部において、Ｙ方向に延びるローカル配線３５１，３５２，３５３が形成されている。ローカル配線３５１，３５２，３５３は、ダミーパッド３２８ａ，３２８ｂ，３２８ｃとそれぞれ接続されている。
　ローカル配線３４１～３４３，３５１～３５３は、それぞれ、電源配線３１１，３１２と平面視で重なる位置まで延びている。また、ローカル配線３４１，３４２，３４３は、平面視において、ローカル配線３５１，３５２，３５３とそれぞれ重なりを有する。
　また、ローカル配線３４１，３４２，３４３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置されている。ローカル配線３５１，３５２，３５３は、Ｘ方向において、同一ピッチＰｌで配置され、かつ、Ｚ方向において、同層に配置されている。
　また、ローカル配線３４１，３４２，３４３は、Ｙ方向における図面上側および図面下側の端が、互いに同じ位置に配置されている。ローカル配線３５１，３５２，３５３は、Ｙ方向における図面上側および図面下側の端が、互いに同じ位置に配置されている。
　また、ダミーゲート配線３３１～３３４およびローカル配線３４１～３４３，３５１～３５３は、いずれも他の配線と接続されていない。
　以上のように、終端セルＣ３１は、Ｐ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２を有する。すなわち、終端セルＣ３１は、論理機能を有さないスタンダードセルである。
　図１０（ａ）に示すように、ナノワイヤ２１，３２１は、Ｘ方向において、同じ位置に配置される。また、ナノワイヤ２１，３２１，３２２は、Ｚ方向において、同層に配置される。すなわち、Ｐ型トランジスタＰ１およびＰ型ダミートランジスタＰ３１，Ｐ３２は、Ｚ方向において、同層に配置される。また、Ｐ型トランジスタＰ１およびＰ型ダミートランジスタＰ３１は、Ｙ方向において、並んで配置される。
　図１０（ｂ）に示すように、ナノワイヤ２６，３２６は、Ｘ方向において、同じ位置に配置される。また、ナノワイヤ２６，３２６，３２７は、Ｚ方向において、同層に配置される。すなわち、Ｎ型トランジスタＮ１およびＮ型ダミートランジスタＮ３１，Ｎ３２は、Ｚ方向において、同層に配置される。Ｎ型トランジスタＮ１およびＮ型ダミートランジスタＮ３１は、Ｙ方向において、並んで配置される。
　また、ゲート配線３１およびダミーゲート配線３５ａ，３５ｂ，３３１～３３４は、Ｘ方向において、同一の幅Ｗｇで形成され、かつ、Ｙ方向において、同一の長さＬｇで形成される。また、ゲート配線３１およびダミーゲート配線３５ａ，３５ｂ，３３１～３３４は、Ｚ方向において、同層に配置される。また、ダミーゲート配線３３１，３３２，３３３は、Ｘ方向において、ダミーゲート配線３５ａ、ゲート配線３１およびダミーゲート配線３５ｂとそれぞれ同じ位置に配置される。
　また、ローカル配線４１，４２，３４１～３４３は、Ｚ方向において、同層に配置されている。ローカル配線３４１，３４２は、Ｘ方向において、ローカル配線４１，４２とそれぞれ同じ位置に配置されている。
　また、ローカル配線５１，５２，３５１～３５３は、Ｚ方向において、同層に配置されている。ローカル配線３５１，３５２は、Ｘ方向において、ローカル配線５１，５２とそれぞれ同じ位置に配置されている。
　以上の構成により、論理機能を有さない終端セルＣ３１は、回路ブロックのＹ方向最上列のセル列ＣＲＴにおいて、論理機能を有するインバータセルＣ１に隣接して配置される。終端セルＣ３１のＰ型ダミートランジスタＰ３１，Ｐ３２は、インバータセルＣ１のＰ型トランジスタＰ１と同層に配置される。終端セルＣ３１のＮ型ダミートランジスタＮ３１，Ｎ３２は、インバータセルＣ１のＮ型トランジスタＮ１と同層に配置される。終端セルＣ３１のローカル配線３４１～３４３は、インバータセルＣ１のローカル配線４１，４２と同層に配置される。終端セルＣ３１のローカル配線３５１～３５３は、インバータセルＣ１のローカル配線５１，５２と同層に配置される。すなわち、終端セルにダミートランジスタ、ダミーゲート配線およびローカル配線を設けることによって、ダミートランジスタを含むトランジスタ、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、回路ブロックにおいて、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　また、ナノワイヤ３２１，３２６は、Ｘ方向において、ナノワイヤ２１，２６とそれぞれ同じ位置に配置されている。また、ダミーゲート配線３３１～３３３は、Ｘ方向において、ダミーゲート配線３５ａ、ゲート配線３１およびダミーゲート配線３５ｂとそれぞれ同じ位置に配置されている。また、ローカル配線３４１，３４２，３５１，３５２は、Ｘ方向において、ローカル配線４１，４２，５１，５２とそれぞれ同じ位置に配置されている。すなわち、終端セルＣ３１には、セル幅全体にわたって、ダミートランジスタ、ダミーゲート配線、およびローカル配線が形成されている。これにより、回路ブロックにおいて、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　なお、終端セルＣ３１のセル幅は、（３×Ｐｇ）であるが、これに限られない。
　また、終端セルＣ３１は、Ｐ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２を有するが、これに限られない。終端セルＣ３１は、Ｐ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２の一部または全部を有さなくてもよい。ただし、終端セルＣ３１にＰ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２を形成した方が、半導体集積回路装置の製造ばらつきを抑制できる。
　また、図１に示すように、回路ブロックのＹ方向最下列のセル列ＣＲＢには、終端セルＣ３１をＹ方向に反転した終端セルＣ３１ａが配置される。
　（終端セルの変形例その１）
　図１１は終端セルの他のレイアウト構造を示す平面図である。図１１（ａ）はセル下部を示し、図１１（ｂ）はセル上部を示す。終端セルＣ３２は、終端セルＣ３１よりもセル高（Ｙ方向における寸法）が低く、電源配線３１２が形成されていない。
　具体的に、終端セルＣ３２には、Ｙ方向およびＺ方向に延びるダミーゲート配線３３５～３３８が、Ｘ方向において、同一ピッチＰｇで配置されている。ダミーゲート配線３３５，３３８は、セルのＸ方向両端に配置されている。また、ダミーゲート配線３３６は、Ｐ型ダミートランジスタＰ３１およびＮ型ダミートランジスタＮ３１のゲートとなり、ダミーゲート配線３３７は、Ｐ型ダミートランジスタＰ３２およびＮ型ダミートランジスタＮ３２のゲートとなる。
　ダミーゲート配線３３５～３３８は、Ｙ方向において、同一の長さで形成され、かつ、Ｘ方向において、同一の幅Ｗｇで形成されている。ダミーゲート配線３３５～３３８は、Ｙ方向の長さが、終端セルＣ３１のダミーゲート配線３３１～３３４のＹ方向の長さＬｇよりも短く形成されている。
　また、セル下部において、Ｙ方向に延びるローカル配線３４４～３４６が、形成されている。ローカル配線３４４～３４６は、ダミーパッド３２３ａ～３２３ｃとそれぞれ接続されている。セル上部において、Ｙ方向に延びるローカル配線３５４～３５６が、形成されている。ローカル配線３５４～３５６は、ダミーパッド３２８ａ～３２８ｃとそれぞれ接続されている。ローカル配線３４４～３４６，３５４～３５６は、平面視において、電源配線３１１と重なりを有する。
　ローカル配線３４４～３４６は、Ｙ方向における両端が、互いに同じ位置に配置されている。ローカル配線３４４～３４６は、Ｙ方向の長さが、終端セルＣ３１のローカル配線３４１～３４３のＹ方向における長さよりも短い。
　ローカル配線３５４～３５６は、Ｙ方向における両端が、互いに同じ位置に配置されている。ローカル配線３５４～３５６は、Ｙ方向の長さが、終端セルＣ３１のローカル配線３５１～３５３のＹ方向における長さよりも短い。
　終端セルＣ３２では、ダミーゲート配線３３５～３３８およびローカル配線３４４～３４６，３５４～３５６は、それぞれのＹ方向の長さが、論理部の製造ばらつき抑制するために必要な長さになるように形成される。これにより、終端セルＣ３１と同様の効果を得ることができる。
　また、終端セルＣ３２は、終端セルＣ３１よりもセル高が低いので、回路ブロックの小面積化を行うことができる。
　なお、終端セルＣ３２のセル幅は、（３×Ｐｇ）であるが、これに限られない。
　また、終端セルＣ３２には、Ｐ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２が設けられているが、これに限られない。終端セルＣ３２には、Ｐ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２の一部または全部を設けなくてもよい。ただし、終端セルＣ３２にＰ型ダミートランジスタＰ３１，Ｐ３２およびＮ型ダミートランジスタＮ３１，Ｎ３２を設けた方が、半導体集積回路装置の製造ばらつきを抑制することができる。
　また、終端セルＣ３２を回路ブロックのＹ方向最下列のセル列ＣＲＢに配置する場合、終端セルＣ３２をＹ方向に反転したものを配置すればよい。
　また、終端セルＣ３２から、ローカル配線、ダミーゲート配線および電源配線の一部を削除してもよい。
　（終端セルの変形例その２）
　図１２は終端セルの他のレイアウト構造を示す平面図である。図１２（ａ）はセル下部を示し、図１２（ｂ）はセル上部を示す。終端セルＣ４２は、終端セルＣ３２と同じセル高を有し、回路ブロックの最下列のセル列ＣＲＢにおいて、Ｘ方向における左端に配置される。すなわち、終端セルＣ４２は、図１において、終端セルＣ４１に代えて、回路ブロックの図面左下の角部に配置される。
　終端セルＣ４２は、終端セルＣ３２からＰ型ダミートランジスタＰ３１およびＮ型ダミートランジスタＮ３１を削除し、Ｙ方向に反転して配置したものである。具体的には、終端セルＣ４２には、ナノワイヤ３２１，３２６、ダミーパッド３２３ａ，３２８ａおよびローカル配線３４４，３５４が形成されていない。
　ここで、回路ブロックの左下の角部に終端セルＣ４２を配置し、終端セルＣ４２の図面右側に、終端セルＣ３２をＹ方向に反転したものが配置され、終端セルＣ４２の図面上側に、終端セルＣ２１をＹ方向に反転したものが配置されたとする。この場合、図１では、終端セルＣ４１に代えて、終端セルＣ４２が回路ブロックの図面左下に配置される。また、終端セルＣ３１ａに代えて、終端セルＣ３２をＹ方向に反転したものが、回路ブロックのＹ方向最下列に配置されたセル列ＣＲＢに配置される。また、終端セルＣ１１ａに代えて、終端セルＣ２１をＹ方向に反転したものが、セル列ＣＲＣの図面左端に配置される。なお、終端セルＣ４２と終端セルＣ３２との境界に配置されたダミーゲート配線は、終端セルＣ３２のダミーゲート配線３３５、および、終端セルＣ４２のダミーゲート配線３３８に相当する。
　以上の構成により、論理機能を有さない終端セルＣ４２は、回路ブロックの角部に配置される。すなわち、終端セルＣ４２は、Ｙ方向最下列に配置されるセル列ＣＲＢの左端において、論理機能を有さない終端セルＣ３２と、Ｘ方向に隣接して配置される。また、終端セルＣ４２は、セル列ＣＲＣの左端に配置された終端セルＣ２１と、Ｙ方向に隣接して配置される。終端セルＣ４２のＰ型ダミートランジスタＰ３２は、Ｚ方向において、終端セルＣ２１のＰ型ダミートランジスタＰ２１および終端セルＣ３２のＰ型ダミートランジスタＰ３１，Ｐ３２と同層に配置される。終端セルＣ４２のＮ型ダミートランジスタＮ３２は、Ｚ方向において、終端セルＣ２１のＮ型ダミートランジスタＮ２１および終端セルＣ３２のＮ型ダミートランジスタＮ３１，Ｎ３２と同層に配置される。すなわち、終端セルにダミートランジスタ、ダミーゲート配線およびローカル配線を設けることによって、ダミートランジスタを含むトランジスタ、ダミーゲート配線を含むゲート配線およびローカル配線が規則的に配置される。これにより、回路ブロックにおいて、終端セルより内側に配置されたセルのレイアウトパタンの仕上がり形状のばらつきを抑制することができ、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　なお、上述の各実施形態および変形例では、セル上部と下部とにおいて、トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、各終端セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　また、インバータセルＣ１および各終端セルでは、セル下部にＰ型ダミートランジスタを含むＰ型トランジスタ、セル上部にＮ型ダミートランジスタを含むＮ型トランジスタが形成されるが、これに限られず、セル上部にＰ型トランジスタ、セル下部にＮ型トランジスタが形成されてもよい。
　また、各終端セルに配置される電源配線は、埋め込み配線であるが、これに限られない。例えば、各終端セルの電源配線をＭ１配線層に配線してもよい。
　また、回路ブロックの角部に配置される終端セルは、終端セルＣ４１，Ｃ４２に限られない。回路ブロックの角部に、上述した終端セルのいずれかを配置してもよい。
　また、図１では、回路ブロックを矩形としているがこれに限られない。また、図１および図６では、６列のセル列が回路ブロックに配置されているが、これに限られない。
　本開示では、ＣＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置に適用することができるので、半導体集積回路装置の製造ばらつきの抑制、歩留まりの向上、信頼性の向上を図ることができる。
　１１，１２　電源配線
　２１，２６　ナノワイヤ
　３１　ゲート配線
　３５ａ，３５ｂ　ダミーゲート配線
　４１，４２，５１，５２　ローカル配線
　１１１，１１２，２１１，２１２，３１１，３１２　電源配線
　２２１，２２２，３２１，３２２　ナノワイヤ
　１３１～１３４，２３１～２３４，３３１～３３８　ダミーゲート配線
　１４１～１４３，１５１～１５３，２４１～２４４，２５１～２５４，３４１～３４８，３５１～３５８　ローカル配線
　Ｃ１　インバータセル
　Ｃ１１～Ｃ１６，Ｃ２１～Ｃ２６，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２　終端セル
　Ｐ１　Ｐ型トランジスタ
　Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２　Ｐ型ダミートランジスタ
　Ｎ１　Ｎ型トランジスタ
　Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２　Ｎ型ダミートランジスタ

Claims (18)

  1. 　第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、
    　前記複数のセル列の１つである第１セル列は、論理機能を有する第1スタンダードセルと、前記第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備え、
    　前記第1スタンダードセルは、
    　　前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、
    　　前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    　　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　　深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、
    　　前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、
    　　前記第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、
    　　前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線とを備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、
    　　前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、
    　　前記第２方向および前記深さ方向に延びており、深さ方向において、前記ゲート配線と同層に配置されたダミーゲート配線と、
    　　前記深さ方向において、前記第１および第２ローカル配線と同層に配置された第５ローカル配線と、
    　　前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、平面視において、前記第５ローカル配線と重なりを有する第６ローカル配線とを備えることを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記ゲート配線および前記ダミーゲート配線は、前記第２方向において、同一の長さで形成されていることを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２トランジスタは、平面視において、同じ位置にあり、
    　前記第５および第６ローカル配線は、前記第２方向に延びており、かつ、前記第２方向において、一端が前記第１～第４ローカル配線の一端のうち前記第１および第２トランジスタから最も遠いものと同じ位置にあり、他端が前記第１～第４ローカル配線の他端のうち前記第１および第２トランジスタから最も遠いものと同じ位置にあることを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、前記第１スタンダードセルと隣接して配置され、
    　前記第１スタンダードセルと前記第２スタンダードセルとの境界において、前記第２方向および前記深さ方向において延びるように、第２ダミーゲート配線が設けられており、
    　前記ゲート配線、前記ダミーゲート配線、および前記第２ダミーゲート配線は、前記第１方向において、同一ピッチで配置されることを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、前記第１スタンダードセルと隣接して配置され、
    　前記第１、第２および第５ローカル配線は、前記第１方向において、同一ピッチで配置され、
    　前記第３、第４および第６ローカル配線は、前記第１方向において、同一ピッチで配置されることを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第５および第６ローカル配線は、前記第３電源配線と接続されていることを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第２スタンダードセルと前記第２方向において隣接するように配置され、論理機能を有さない第３スタンダードセルを備え、
    　前記第３スタンダードセルは、
    　　前記第１方向に延伸され、前記第１電源電圧を供給する第５電源配線と、
    　　前記第１方向に延伸され、前記第２電源電圧を供給する第６電源配線と、
    　　前記深さ方向において、前記第１および第２ローカル配線と同層に配置された第７ローカル配線と、
    　　前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、平面視において、前記第７ローカル配線と重なりを有する第８ローカル配線とを備え、
    　前記第７および第８ローカル配線は、前記第５電源配線と接続されており、
    　前記第５ローカル配線と前記第７ローカル配線とは接続されており、前記第６ローカル配線と前記第８ローカル配線とは接続されている
    ことを特徴とする半導体集積回路装置。
  8. 　第１方向に並べて配置された複数のスタンダードセルをそれぞれ備える複数のセル列を備え、
    　前記複数のセル列の１つである第１セル列は、論理機能を有する第1スタンダードセルと、前記第１セル列の両端の少なくとも一方に配置され、論理機能を有さない第２スタンダードセルとを備え、
    　前記第１スタンダードセルは、
    　　前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、
    　　前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    　　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　　深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、
    　　前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、
    　　前記第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、
    　　前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線とを備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、
    　　前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、
    　　前記深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、
    　　前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、
    　　前記第２方向および前記深さ方向に延びており、前記深さ方向において、前記ゲート配線と同層に配置され、かつ、前記第１および第２ダミートランジスタのゲートとなる、ダミーゲート配線と、
    　　前記第２方向に延び、前記深さ方向において、前記第１および第２ローカル配線と同層に配置されており、前記第１ダミートランジスタのソースまたはドレインのいずれか一方に接続された第５ローカル配線と、
    　　前記第２方向に延び、前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、前記第２ダミートランジスタのソースまたはドレインのいずれか一方に接続された第６ローカル配線とを備え、
    　前記第６ローカル配線は、平面視において、前記第５ローカル配線と重なりを有することを特徴とする半導体集積回路装置。
  9. 　請求項８記載の半導体集積回路装置において、
    　前記第１ダミートランジスタのチャネル部は、前記第２方向において、前記第１トランジスタのチャネル部と同じ位置に配置され、
    　前記第２ダミートランジスタのチャネル部は、前記第２方向において、前記第２トランジスタのチャネル部と同じ位置に配置されていることを特徴とする半導体集積回路装置。
  10. 　請求項８記載の半導体集積回路装置において、
    　前記第５ローカル配線は、前記第３電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
  11. 　請求項８記載の半導体集積回路装置において、
    　前記ダミーゲート配線は、前記第２電源電圧が供給されている
    ことを特徴とする半導体集積回路装置。
  12. 　請求項８記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　前記深さ方向において、前記第６ローカル配線よりも高い位置に形成され、平面視において、前記第５ローカル配線と重なりを有する第１配線を備え、
    　前記第１配線は、コンタクトを介して、前記第５ローカル配線と接続されていることを特徴とする半導体集積回路装置。
  13. 　第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と垂直をなす第２方向に並べて配置された複数のセル列を備え、
    　前記複数のセル列は、論理機能を有する第１スタンダードセルを含む第１セル列と、前記複数のセル列において、前記第２方向両端のいずれか一方に配置され、論理機能を有さない第２スタンダードセルを含む第２セル列と、を含み、
    　前記第１スタンダードセルは、
    　　前記第１方向に延伸され、第１電源電圧を供給する第１電源配線と、
    　　前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    　　第１導電型の立体構造トランジスタである、第１トランジスタと、
    　　深さ方向において、前記第１トランジスタよりも高い位置に形成された第２導電型の立体構造トランジスタである、第２トランジスタと、
    　　前記第１方向と垂直をなす第２方向および前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線と、
    　　前記第２方向に延び、前記第１トランジスタのソースおよびドレインのそれぞれに接続された第１および第２ローカル配線と、
    　　前記第２方向に延び、前記第２トランジスタのソースおよびドレインのそれぞれに接続された第３および第４ローカル配線と、を備え、
    　前記第２スタンダードセルは、
    　　前記第１方向に延伸され、前記第１または第２電源電圧を供給する第３電源配線と、
    　　前記深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、
    　　前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、
    　　前記第２方向および前記深さ方向に延びており、前記深さ方向において、前記ゲート配線と同層に配置され、かつ、前記第１および第２ダミートランジスタのゲートとなる、ダミーゲート配線と、
    　　前記第２方向に延び、前記深さ方向において、前記第１および第２ローカル配線と同層に配置されており、前記第１ダミートランジスタのソースまたはドレインのいずれか一方に接続された第５ローカル配線と、
    　　前記第２方向に延び、前記深さ方向において、前記第３および第４ローカル配線と同層に配置されており、前記第２ダミートランジスタのソースまたはドレインのいずれか一方に接続された第６ローカル配線とを備え、
    　前記第６ローカル配線は、平面視において、前記第５ローカル配線と重なりを有することを特徴とする半導体集積回路装置。
  14. 　請求項１３記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、前記第２方向における寸法が前記第１スタンダードセルよりも短いことを特徴とする半導体集積回路装置。
  15. 　請求項１３記載の半導体集積回路装置において、
    　前記ダミーゲート配線は、前記第２方向における長さが、前記ゲート配線の前記第２方向における長さよりも短いことを特徴とする半導体集積回路装置。
  16. 　請求項１３記載の半導体集積回路装置において、
    　前記第１ダミートランジスタのチャネル部は、前記第１方向において、前記第１トランジスタのチャネル部と同じ位置に配置され、
    　前記第２ダミートランジスタのチャネル部は、前記第１方向において、前記第２トランジスタのチャネル部と同じ位置に配置されていることを特徴とする半導体集積回路装置。
  17. 　請求項１３記載の半導体集積回路装置において、
    　前記ゲート配線および前記ダミーゲート配線は、前記第１方向において、同じ位置に配置されていることを特徴とする半導体集積回路装置。
  18. 　請求項１３記載の半導体集積回路装置において、
    　前記第５ローカル配線は、前記第１方向において、前記第１または第２ローカル配線のいずれか一方と同じ位置に配置されており、前記第６ローカル配線は、前記第１方向において、前記第３または第４ローカル配線のいずれか一方と同じ位置に配置されていることを特徴とする半導体集積回路装置。
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