WO2020157554A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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transistor
semiconductor device
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水上翔太
大貫達也
山崎舜平
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Semiconductor Energy Laboratory Co Ltd
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    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • One embodiment of the present invention relates to a transistor, a semiconductor device, and an electronic device. Further, one embodiment of the present invention relates to a method for manufacturing a semiconductor device. Further, one embodiment of the present invention relates to a semiconductor wafer and a module.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one mode of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like has a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Further, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device in which a channel length is effectively increased by forming a channel in a U-shaped groove provided on a surface of a semiconductor substrate in order to suppress the occurrence of a short channel effect due to miniaturization of a transistor is disclosed. (See Patent Document 1).
  • transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • the miniaturization and high integration of semiconductor devices included in electronic devices are required.
  • the distance between the source and the drain is shortened, the short channel effect may occur.
  • the short-channel effect is the deterioration of electrical characteristics that becomes apparent with the miniaturization of transistors (channel length reduction).
  • the short channel effect is due to the effect of the electric field of the drain reaching the source.
  • Specific examples of the short channel effect include a decrease in threshold voltage, an increase in subthreshold swing value (S value), and an increase in leakage current.
  • the S value refers to the amount of change in the gate voltage in the subthreshold region where the drain current is changed by one digit at a constant drain voltage.
  • one object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device in which variations in transistor characteristics are small. Another object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • One embodiment of the present invention is a semiconductor device including a transistor, in which the transistor includes a first conductor, a first insulator over the first conductor, and a groove portion over the first insulator. Between the provided oxide, the second conductor and the third conductor which are arranged in a region of the oxide which does not overlap with the groove portion, and between the second conductor and the third conductor, And a second insulator disposed in the oxide groove and a fourth conductor on the second insulator, and the bottom surface of the fourth conductor is the second conductor. It is lower than the bottom surface and the bottom surface of the third conductor, and the end portion of the bottom surface of the groove has a curvature in a cross-sectional view in the channel length direction of the transistor.
  • the groove depth is preferably 5 nm or more and 30 nm or less.
  • Another embodiment of the present invention is a semiconductor device including a transistor, the transistor including a first conductor, a first insulator over the first conductor, and a first insulator over the first insulator.
  • the second oxide has a first groove
  • the third insulator has a second groove
  • the side wall of the first groove has a second groove.
  • the bottom surface of the fourth conductor is lower than the bottom surface of the second conductor and the bottom surface of the third conductor, and the bottom surface of the fourth conductor is lower than the bottom surface of the third conductor.
  • the end of the bottom surface of the groove has a curvature.
  • the depth of the first groove portion is preferably 5 nm or more and 30 nm or less.
  • the second oxide contains indium
  • the third oxide contains indium
  • an element M M is gallium, aluminum, yttrium, or tin
  • zinc It is preferable to have.
  • the atomic ratio of indium to the metal element which is the main component is preferably higher than the atomic ratio of indium to the metal element which is the main component in the third oxide.
  • a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with less variation in transistor characteristics can be provided. Further, according to one embodiment of the present invention, a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
  • FIG. 1A to 1C are cross-sectional views of transistors according to one embodiment of the present invention.
  • FIG. 2A is a diagram showing the relationship between the effective channel length and the Vsh of the transistor.
  • FIG. 2B is a diagram showing the relationship between the effective channel length and the maximum value of the gm of the transistor.
  • FIG. 2C is a diagram showing the relationship between the effective channel length and the S value of the transistor.
  • FIG. 3 is a diagram showing the relationship between the effective channel length and the DIBL of the transistor.
  • FIG. 4 is a diagram showing the relationship between the effective channel length and the ⁇ Vsh/ ⁇ Vbg of the transistor.
  • FIG. 5A is a diagram showing the relationship between the depth of the groove and Vsh of the transistor.
  • FIG. 5B is a diagram showing the relationship between the depth of the groove and the maximum value of gm of the transistor.
  • FIG. 5C is a diagram showing the relationship between the depth of the groove and the S value of the transistor.
  • FIG. 6 is a diagram showing the relationship between the depth of the groove and the DIBL of the transistor.
  • FIG. 7A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 7B to 7D are cross-sectional views of a semiconductor device which is one embodiment of the present invention.
  • FIG. 8A is a diagram illustrating classification of crystal structures of IGZO.
  • FIG. 8B is a diagram illustrating an XRD spectrum of quartz glass.
  • FIG. 8C is a diagram illustrating an XRD spectrum of crystalline IGZO.
  • FIG. 9A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 9B to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 10A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 10B to 10D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 11A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 11B to 11D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 10A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 11B to 11D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 12A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 12B to 12D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 13A is a top view illustrating a manufacturing method of a semiconductor device which is one embodiment of the present invention.
  • 13B to 13D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 14A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 14B to 14D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 15A is a top view illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 15B to 15D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • 16A is a top view illustrating a manufacturing method of a semiconductor device which is one embodiment of the present invention.
  • 16B to 16D are cross-sectional views illustrating a method for manufacturing a semiconductor device which is one embodiment of the present invention.
  • FIG. 17A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 17B to 17D are cross-sectional views of a semiconductor device which is one embodiment of the present invention.
  • 18A and 18B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 19 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 20 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 21 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 22 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 23A and 23B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 24 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 25 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 26A is a block diagram illustrating a structural example of a storage device according to one embodiment of the present invention.
  • FIG. 26B is a perspective view illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 27A to 27H are circuit diagrams each illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 28 is a diagram showing various storage devices layer by layer.
  • 29A and 29B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • 30A and 30B are diagrams illustrating an example of an electronic component.
  • 31A to 31E are schematic views of a memory device according to one embodiment of the present invention.
  • 32A to 32H are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • FIG. 33A is a diagram showing a configuration of a cross-section observation sample.
  • FIG. 33B and FIG. 33C are diagrams showing the selected area diffraction pattern of the cross-section observation sample.
  • FIG. 34 is a diagram showing a bright-field image of a cross-section observation sample.
  • FIG. 35A is a diagram showing a selected area diffraction pattern of a cross-section observation sample.
  • 35B to 35D are diagrams showing dark-field images near the surface of the metal oxide film using the spot of the diffracted wave (009).
  • FIG. 36A is a diagram showing a selected area diffraction pattern of a cross-section observation sample.
  • 36B to 36D are diagrams showing dark field images near the silicon oxide film using the spots of the diffracted wave (009).
  • FIG. 37A is a diagram showing a selected area diffraction pattern of a planar observation sample.
  • 37B to 37D are diagrams showing dark field images of the metal oxide film using the spots of the diff
  • the size, the layer thickness, or the region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but this may not be reflected in the drawing for easy understanding.
  • the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof may be omitted.
  • the hatch patterns may be the same and may not be given a reference numeral in particular.
  • top views also referred to as “plan views”
  • perspective views description of some components may be omitted.
  • description of some hidden lines may be omitted.
  • the ordinal numbers given as the first, second, etc. are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, “first” can be replaced with “second” or “third” as appropriate.
  • the ordinal numbers described in this specification and the like may be different from the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function
  • the case where they are electrically connected and the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region (hereinafter also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), A current can flow between the source and the drain via the channel formation region.
  • a channel formation region refers to a region in which a current mainly flows.
  • the functions of the source and drain may be switched when adopting transistors of different polarities or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be interchanged in some cases.
  • the channel length means, for example, in a top view of a transistor, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other, or a source in a channel formation region.
  • the channel length does not necessarily have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, in a top view of a transistor, a region in which a semiconductor (or a portion in the semiconductor in which a current flows) and a gate electrode overlap each other in a top view, or a vertical direction with reference to a channel length direction. Is the length of the channel forming region. Note that in one transistor, the channel width does not necessarily have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a channel width shown in a top view of the transistor. (Hereinafter, also referred to as “apparent channel width”).
  • the effective channel width becomes larger than the apparent channel width, and the effect thereof may not be negligible.
  • the proportion of the channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when simply described as channel width, it may indicate an apparent channel width.
  • channel width when simply described as a channel width, it may indicate an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurities of the semiconductor refer to, for example, components other than the main constituents of the semiconductor.
  • an element whose concentration is less than 0.1 atomic% can be said to be an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor and a decrease in crystallinity.
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity.
  • oxygen vacancies may be referred to as V 2 O ) may be formed in the oxide semiconductor due to the mixture of impurities.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition. Further, silicon oxynitride has a composition that contains more nitrogen than oxygen.
  • the term “insulator” can be restated as an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, a case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees or more and 30 degrees or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when the term “OS transistor” is used, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per 1 ⁇ m of the channel width flowing in the transistor is 1 ⁇ 10 ⁇ at room temperature. 20 a or less, refers to 1 ⁇ 10- 18 a or less it, or at 1 ⁇ 10- 16 a or less at 125 ° C. at 85 ° C..
  • ⁇ Structure example 1 of transistor> 1A to 1C are cross-sectional views of transistors according to one embodiment of the present invention.
  • a transistor includes a conductor 205 provided over a substrate (not shown), an insulator 224 provided over the conductor 205, and an insulator. 224 disposed on the oxide 230a, the oxide 230b disposed on the oxide 230a, the conductor 242a and the conductor 242b disposed on the oxide 230b, the oxide 230b, and the conductor 242a.
  • the insulator 250 is provided between the insulator 250 and the conductor 242b, and the conductor 260 is provided over the insulator 250.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 250 functions as a first gate insulator and the insulator 224 functions as a second gate insulator.
  • the conductor 242a functions as one of a source and a drain, and the conductor 242b functions as the other of a source and a drain.
  • the oxide 230b functions as a channel formation region. Note that the channel formation region of the transistor is formed in the oxide 230b near the interface with the insulator 250. In addition, the channel formation region may be formed in the oxide 230a.
  • the above transistor has a top gate and a back gate.
  • a threshold voltage of a transistor having a top gate and a back gate can be controlled by applying different potentials to the top gate and the back gate. For example, by applying a negative potential to the back gate, the threshold voltage of the transistor can be increased and the off-state current can be reduced. That is, by applying a negative potential to the back gate, the drain current when the potential applied to the top gate is 0 V can be reduced.
  • a metal oxide functioning as a semiconductor hereinafter also referred to as an oxide semiconductor
  • a transistor including an oxide semiconductor in a channel formation region has extremely low leakage current in a non-conducting state, so that a semiconductor device with low power consumption can be provided.
  • the oxide semiconductor can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
  • an oxide semiconductor When an oxide semiconductor is used for a channel formation region of a transistor, it is preferable to use an i-type (intrinsic) or substantially i-type oxide semiconductor having a low carrier concentration.
  • an oxide semiconductor having a low carrier concentration in a channel formation region of a transistor By using an oxide semiconductor having a low carrier concentration in a channel formation region of a transistor, off-state current of the transistor can be suppressed low and reliability of the transistor can be improved. Note that the oxide semiconductor will be described in detail in Embodiment 2.
  • a groove (sometimes referred to as a trench, an opening, or the like) is provided in the oxide 230b in a cross-sectional view in the channel length direction of the transistor, and the insulator 250 and the conductor 260 are provided in the groove. Is preferably embedded.
  • the insulator 250 is arranged to cover the inner wall (side wall and bottom surface) of the groove, and the conductor 260 is arranged to fill the groove via the insulator 250.
  • the oxide 230b may have a concave shape and the insulator 250 and the conductor 260 may be embedded along the concave shape.
  • the top surface of the oxide 230b in a region which does not overlap with the conductor 242a and the conductor 242b is lower than the top surface of the oxide 230b in a region which overlaps with the conductor 242a or the conductor 242b, so that the conductor 242a and the conductor 242b are
  • the insulator 250 and the conductor 260 may be provided over the oxide 230b in the non-overlapping region.
  • the channel length can be effectively made longer than the channel length of the transistor in plan view. This makes it possible to increase the effective channel length (also referred to as the effective channel length) while keeping the source-drain distance short. Therefore, the short channel effect can be reduced, and a semiconductor device having favorable electrical characteristics can be provided. Further, a semiconductor device which can be miniaturized or highly integrated can be provided.
  • the transistor having the above structure can have higher back gate controllability than a transistor having a structure in which a groove is not provided in the oxide 230b (sometimes referred to as a planar structure). Therefore, a semiconductor device with less variation in transistor characteristics can be provided. In addition, a semiconductor device with favorable reliability can be provided.
  • the space between the side wall of the groove and the bottom surface of the groove (also referred to as the end of the bottom of the groove or the lower end of the side wall of the groove) may be curved or have a curvature.
  • the oxide 230b may be provided with a concave curved surface shape.
  • the insulator 250 is provided in the groove portion whose bottom end has a curvature, at least a part of a lower portion of the insulator 250 has a curvature in a cross-sectional view in the channel length direction of the transistor of one embodiment of the present invention. Have. Alternatively, the insulator 250 has a curved surface shape that is convex downward. In addition, since the conductor 260 is embedded in the groove via the insulator 250, at least a part of the lower portion of the conductor 260 may have a curvature. Alternatively, the conductor 260 on the oxide 230b side may have a curved surface shape which is convex downward.
  • the lower portion of the conductor 260 on the oxide 230b side may not have the curvature.
  • the conductor 260 on the oxide 230b side may have a shape that is convex downward.
  • the center of curvature of the curvature of the bottom end of the groove is C and the radius of curvature is R.
  • the bottom end of the groove may be expressed as having a radius of curvature R.
  • the depth of the groove provided in the oxide 230b is D1 in the cross-sectional view of the transistor in the channel length direction. Note that the depth D1 is also a difference between the top surface of the oxide 230b in a region overlapping with the conductor 242a or the conductor 242b and the top surface of the oxide 230b in a region overlapping with the conductor 260.
  • the depth D1 is preferably larger than 0 nm, and more preferably larger than the film thickness of the insulator 250. Specifically, the thickness is preferably greater than 0 nm and 100 nm or less, more preferably 2 nm or more and 50 nm or less, and further preferably 5 nm or more and 30 nm or less.
  • the electric field of the drain is shielded by the gate electrode, so that the short channel effect can be reduced and a semiconductor device having favorable electric characteristics can be provided. Further, a semiconductor device which can be miniaturized or highly integrated can be provided.
  • the thickness (film thickness) of the oxide 230b in a region overlapping with the conductor 260 is D2 in a cross-sectional view in the channel length direction of the transistor. That is, the thickness of the oxide 230b in the region overlapping with the conductor 242a or the conductor 242b is the sum of the depth D1 and the thickness D2. The difference between the bottom surface of the conductor 242a or the conductor 242b and the bottom surface of the conductor 260 is D3.
  • the bottom surface of the conductor 260 may be lower than the bottom surface of the conductor 242a or the conductor 242b. That is, D3 may be larger than 0 nm. This facilitates the electric field of the conductor 260 functioning as the first gate electrode to act on the oxide 230b near the sidewall of the groove. Therefore, the on-current of the transistor can be increased and the frequency characteristics can be improved.
  • the width of the groove provided in the oxide 230b is L1 in the cross-sectional view of the transistor in the channel length direction.
  • the width L1 is also the distance between the conductor 242a and the conductor 242b.
  • the length of the non-curved region on the bottom surface of the groove portion provided in the oxide 230b is L2.
  • the radius of curvature R is preferably greater than 0 nm and less than or equal to the width L1 or less than or equal to the depth D1. Since the radius of curvature is larger than 0 nm, that is, the bottom end of the groove has a curvature, the coverage of the insulator 250 and the conductor 260 formed in a later step on the groove can be improved.
  • the groove portion provided in the oxide 230b may have a taper shape in a cross-sectional view in the channel length direction of the transistor. Since the groove has a tapered shape, even if the radius of curvature R is small, coverage of the insulator 250 and the conductor 260 formed in a later step on the groove can be improved.
  • each of the side surface of the conductor 242a facing the conductor 242b and the side surface of the conductor 242b facing the conductor 242a may have a tapered shape with respect to the substrate surface.
  • the side surface of the conductor 242a may be substantially aligned with the sidewall of the groove of the oxide 230b.
  • the side surface of the conductor 242b may be substantially aligned with the side wall of the groove portion of the oxide 230b.
  • the end portion of the bottom surface of the groove provided in the oxide 230b may have a sharp shape in a cross-sectional view in the channel length direction of the transistor.
  • the radius of curvature is zero, and the curvature cannot be defined.
  • the bottom of the groove has a curvature.
  • the transistor having a sharp shape can have a longer effective channel length than the transistor having a. Therefore, the short channel effect can be reduced, and a semiconductor device having favorable electrical characteristics can be provided. Further, a semiconductor device which can be miniaturized or highly integrated can be provided.
  • the insulator 250 functioning as the first gate insulator and the conductor 260 functioning as the first gate electrode are replaced with the oxide 230b.
  • the structure embedded in the groove may be referred to as a U-shaped structure.
  • a channel in which an effective channel length is ensured by the structure having a bent line or a curved line may be referred to as a buried channel, a recess channel, or the like.
  • the said shape may be called a U-shaped shape.
  • the channel has a U-shape.
  • gm is the amount of change in drain current with respect to the amount of change in gate voltage Vg, and is defined as ⁇ Id/ ⁇ Vg. The unit of gm is [S].
  • DIBL is a phenomenon that the threshold voltage at high drain voltage decreases (shifts to the negative direction) when the channel length becomes short, and is a kind of short channel effect. This phenomenon is said to occur because when the channel length becomes shorter, the influence of the drain electric field on the gate electric field cannot be ignored and the potential barrier of carriers between the source and the drain is easily lowered by the drain electric field. There is.
  • transistors 1A to 9A in which the depth D1 of the groove provided in the oxide 230b is different, and the distance between the conductors 242a and 242b (width L1 Corresponding to the above), transistors having a planar structure (transistors 1B to 9B) are prepared.
  • the transistors 1A to 9A are U-shaped transistors.
  • the width L1 of the groove is 20 nm and the radius of curvature R is 10 nm.
  • the length L2 becomes 0 nm.
  • the thickness D2 is set to 15 nm.
  • the width of the conductor 260 is 10 nm.
  • the effective channel length is the length of the interface between the insulator 250 and the oxide 230b. That is, the effective channel lengths of the transistors 1A to 9A are calculated from the depth D1 and the radius of curvature R. Specifically, the effective channel length of the transistors 1A to 9A is 2(D1-R)+ ⁇ R.
  • the insulator 250 has a thickness of 5 nm and the conductor 260 has a thickness of 15 nm.
  • the thickness D2 is 15 nm.
  • the effective channel length is the length of the interface between the insulator 250 and the oxide 230b. That is, the effective channel length in the transistors 1B to 9B is the length L1.
  • FIG. 2A shows Vsh calculated for each of the transistors 1A to 9A and the transistors 1B to 9B.
  • the horizontal axis represents the effective channel length [nm] and the vertical axis represents Vsh [mV]. Note that the values of Vsh in the U-shaped transistors (transistors 1A to 9A) are plotted in black diamonds. In addition, the values of Vsh in the planar structure transistors (transistors 1B to 9B) are plotted by white triangles.
  • a U-shape having an effective channel length of 41.4 nm or more as compared with the Vsh value ( ⁇ 3244 mV) of the planar structure transistor (transistor 1B) having a length L1 of 31.4 nm.
  • the value of Vsh of a transistor having a mold structure (transistors 2A to 9A) is large. That is, in a U-shaped transistor having a length L1 of 20 nm, a depth D1 of 15 nm or more can suppress a decrease in Vsh more than that of the transistor 1B. Therefore, when the transistor has a U-shaped structure, the transistor can be miniaturized and the Vsh can be prevented from being reduced more than in the planar structure. The same can be said for other effective channel lengths.
  • FIG. 2B shows the maximum value of gm calculated for each of the transistors 1A to 9A and the transistors 1B to 9B.
  • the horizontal axis represents the effective channel length [nm]
  • the vertical axis represents the maximum value of gm [S]. Note that the maximum value of gm in a U-shaped transistor (transistor 1A to transistor 9A) is plotted with a black rhombus. In addition, the maximum value of gm in the planar structure transistors (transistors 1B to 9B) is plotted by white triangles.
  • the maximum value of the gm of the transistor is larger in the U-shaped structure than in the planar structure. Therefore, by making the structure of the transistor a U-shaped structure, the value of gm can be improved and the on-state current can be improved.
  • FIG. 2C shows the S value calculated for each of the transistors 1A to 9A and the transistors 1B to 9B.
  • the horizontal axis represents the effective channel length [nm]
  • the vertical axis represents the S value [mV/dec. ].
  • the S values of the U-shaped transistors are plotted as black diamonds.
  • the S values of the transistors having a planar structure are plotted by white triangles. From the same discussion as the result of Vsh shown in FIG. 2A, by adopting a U-shaped structure, miniaturization of the transistor and suppression of an increase in S value can be achieved as compared with the planar structure.
  • FIG. 3 shows DIBL calculated for each of the transistors 1A to 9A and the transistors 1B to 9B.
  • the horizontal axis represents the effective channel length [nm] and the vertical axis represents DIBL [mV].
  • DIBL in the U-shaped transistors is plotted with black diamonds.
  • DIBL in the planar structure transistors is plotted by white triangles. From the same discussion as the result of Vsh shown in FIG. 2A, by adopting a U-shaped structure, miniaturization of the transistor and suppression of increase in DIBL can be achieved as compared with the planar structure.
  • the back gate voltage dependency of the Id-Vg characteristic of the transistor is calculated, and ⁇ Vsh is calculated. / ⁇ Vbg is calculated.
  • ⁇ Vsh/ ⁇ Vbg is the change amount of Vsh when the back gate voltage Vbg changes by 1 V, and the unit is [V/V]. That is, the larger the absolute value of ⁇ Vsh/ ⁇ Vbg, the larger the change amount of Vsh with respect to the change amount of the potential applied to the back gate. Therefore, the larger the absolute value of ⁇ Vsh/ ⁇ Vbg, the higher the controllability of the back gate.
  • the values of the parameters of the transistors 1A to 9A and the transistors 1B to 9B set by calculation using a device simulator are values shown in Tables 1 to 3.
  • FIG. 4 shows ⁇ Vsh/ ⁇ Vbg calculated for each of the transistors 1A to 9A and the transistors 1B to 9B.
  • the horizontal axis is the effective channel length [nm]
  • the values of ⁇ Vsh/ ⁇ Vbg in the U-shaped transistors (transistors 1A to 9A) are plotted in black diamonds. Further, the values of ⁇ Vsh/ ⁇ Vbg in the transistors having the planar structure (transistors 1B to 9B) are plotted by white triangles.
  • the depth D1 of the transistor 10A is 0 nm. That is, the transistor 10A is a planar structure transistor in which a groove is not provided in the oxide 230b.
  • the effective channel length at this time is equal to the length L1. Further, when the film thickness of the insulator 250 is 5 nm, the film thickness of the conductor 260 is 15 nm.
  • the maximum value, S value, and DIBL are calculated.
  • FIG. 5A shows Vsh calculated for each of the transistors 1A to 10A.
  • the horizontal axis represents the depth D1 [nm]
  • the vertical axis represents Vsh [mV].
  • FIG. 5B shows the maximum value of gm calculated for each of the transistors 1A to 10A.
  • the horizontal axis represents the depth D1 [nm] and the vertical axis represents the maximum value [S] of gm.
  • FIG. 5C shows the S value calculated for each of the transistors 1A to 10A.
  • the horizontal axis represents the depth D1 [nm]
  • the vertical axis represents the S value [mV/dec. ].
  • FIG. 6 shows DIBL calculated for each of the transistors 1A to 10A.
  • the horizontal axis is the depth D1 [nm]
  • the vertical axis is DIBL [mV]. From FIG. 6, it can be seen that the larger the depth D1, the smaller the DIBL. Therefore, by making the structure of the transistor a U-shaped structure, an increase in DIBL can be suppressed.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with less variation in transistor characteristics can be provided.
  • a semiconductor device with favorable reliability can be provided.
  • a semiconductor device with a large on-state current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • Embodiment 2 In this embodiment, an example of a semiconductor device including the transistor 200 of one embodiment of the present invention and a manufacturing method thereof will be described. Note that in the transistor 200 described in this embodiment, components having the same functions as those of the transistors included in the above embodiments have the same reference numerals.
  • FIG. 7A to 7D are a top view and a cross-sectional view of a semiconductor device including the transistor 200.
  • FIG. 7A is a top view of the semiconductor device.
  • 7B to 7D are cross-sectional views of the semiconductor device.
  • FIG. 7B is a cross-sectional view of a portion indicated by dashed-dotted line A1-A2 in FIG. 7A and also a cross-sectional view of the transistor 200 in the channel length direction.
  • 7C is a cross-sectional view of a portion indicated by dashed-dotted line A3-A4 in FIG. 7A, which is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 7D is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 7A.
  • some elements are omitted for the sake of clarity.
  • a semiconductor device of one embodiment of the present invention includes an insulator 211 over a substrate (not shown), an insulator 212 over the insulator 211, an insulator 214 over the insulator 212, and a transistor 200 over the insulator 214. And an insulator 280 over the transistor 200, an insulator 282 over the insulator 280, an insulator 283 over the insulator 282, and an insulator 284 over the insulator 283.
  • the insulator 211, the insulator 212, the insulator 214, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 function as an interlayer film.
  • the conductor 240 (the conductor 240a and the conductor 240b) which is electrically connected to the transistor 200 and serves as a plug is included.
  • the insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with the side surface of the conductor 240 which functions as a plug.
  • a conductor 246 (a conductor 246a and a conductor 246b) which is electrically connected to the conductor 240 and serves as a wiring is provided over the insulator 284 and the conductor 240.
  • An insulator 286 is provided over the conductor 246 and the insulator 284.
  • the insulator 241a is provided in contact with the inner walls of the openings of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284, and the conductor 240a is provided in contact with the side surface of the insulator 241a.
  • the first conductor is provided, and the second conductor of the conductor 240a is further provided inside.
  • the insulator 241b is provided in contact with the inner walls of the openings of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284, and the conductor is provided in contact with the side surface of the insulator 241b.
  • the first conductor of 240b is provided, and the second conductor of the conductor 240b is provided further inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 284 in a region overlapping with the conductor 246 can be approximately the same.
  • the transistor 200 has a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, the present invention is not limited to this.
  • the conductor 240 may have a single-layer structure or a stacked structure including three or more layers. When the structure has a laminated structure, an ordinal number may be given in order of formation to distinguish them.
  • a transistor 200 includes an insulator 216 over an insulator 214, an insulator 214, or a conductor 205 (a conductor 205a and a conductor 205) provided so as to be embedded in the insulator 216.
  • oxide 205b insulator 216 and insulator 222 on conductor 205, insulator 224 on insulator 222, oxide 230a on insulator 224, oxide 230b on oxide 230a, The oxide 243 over the oxide 230b (the oxide 243a and the oxide 243b) and the oxide 230c, the conductor 242a over the oxide 243a, the conductor 242b over the oxide 243b, and the oxide 230c.
  • the insulator 250, the conductor 260 (the conductor 260a and the conductor 260b) which is located over the insulator 250, and overlaps with part of the oxide 230c, part of the top surface of the insulator 224, and the side surface of the oxide 230a.
  • the oxide 230c is in contact with the side surface of the conductor 242a and the side surface of the conductor 242b, respectively.
  • the upper surface of the conductor 260 is arranged so as to substantially coincide with the upper surfaces of the insulator 250 and the oxide 230c.
  • the insulator 282 is in contact with the top surfaces of the conductor 260, the insulator 250, the oxide 230c, and the insulator 280, respectively.
  • An opening reaching the oxide 230b is provided in the insulator 280, the insulator 273, and the insulator 272.
  • the oxide 230c, the insulator 250, and the conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the conductor 260, the insulator 250, and the oxide 230c are provided between the conductor 242a and the conductor 242b.
  • the insulator 250 has a region overlapping with a side surface of the conductor 260 and a region overlapping with a bottom surface of the conductor 260.
  • the oxide 230c includes a region in contact with the oxide 230b, a region overlapping with a side surface of the conductor 260 with the insulator 250 interposed therebetween, and a bottom surface of the conductor 260 with the insulator 250 interposed therebetween. And a region overlapping with.
  • a groove is provided in the oxide 230b, and the oxide 230c, the insulator 250, and the conductor 260 (the conductor 260a and the conductor 260b) are embedded in the groove.
  • the oxide 230c is arranged so as to cover the inner wall (side wall and bottom surface) of the groove portion
  • the insulator 250 is arranged so as to cover the inner wall of the groove portion through the oxide 230c.
  • 260 is arranged so as to fill the groove through the oxide 230c and the insulator 250.
  • the side wall of the groove portion substantially coincides with the side wall of the opening.
  • the upper portion of the oxide 230b may be slightly scraped when the conductor 242a and the conductor 242b are processed, specifically, etched.
  • the oxide 230b in order to increase the effective channel length, is processed using the insulator provided over the conductors 242a and 242b as a mask to form a groove portion.
  • the depth D1 of the groove may be larger than the thickness (film thickness) of the conductor 242a and the conductor 242b or the thickness (film thickness) of the insulator 250, for example.
  • the depth D1 of the groove is 5 nm or more and 50 nm or less, preferably 10 nm or more and 30 nm or less.
  • the depth D1 of the groove depends on the thickness of the conductor 242a and the conductor 242b, the thickness of the insulator 250, the distance between the conductor 242a and the conductor 242b, and the like, and is not limited to the above value. ..
  • the oxide 230c has a shape that is convex downward.
  • the oxide 230c has a curved shape that is convex downward.
  • the oxide 230b has a concave curved surface shape in a cross-sectional view of the transistor 200 in the channel length direction.
  • the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction, has a convex curved surface shape. That is, it can be said that the oxide 230b in the region in contact with the oxide 230c and the region in the vicinity thereof has a saddle-like shape. Note that for ease of description, the groove portion of the oxide 230b may be referred to as a region of the oxide 230b.
  • FIG. 7C in a cross-sectional view of the transistor 200 in the channel width direction, it is preferable to have a curved surface between the side surface of the oxide 230b and the upper surface of the oxide 230b. That is, it is preferable that the end portion of the side surface and the end portion of the upper surface are curved (hereinafter, also referred to as round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm and smaller than the film thickness of the oxide 230b in the region overlapping with the conductor 242, or smaller than half the length of the region without the curved surface.
  • the radius of curvature on the curved surface is greater than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 including the channel formation region (the oxide 230a, the oxide 230b, and the oxide 230c). ..
  • the band gap of the metal oxide that functions as a semiconductor is preferably 2 eV or more, more preferably 2.5 eV or more.
  • a transistor using a metal oxide in a channel formation region has a very small leak current in a non-conduction state, so that a semiconductor device with low power consumption can be provided. Since the metal oxide can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
  • an In-M-Zn oxide containing indium, element M, and zinc (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • the oxide 230 an In—Ga oxide or an In—Zn oxide may be used.
  • the oxide 230 is disposed over the insulator 224, the oxide 230b, the oxide 230b, the oxide 230b, the oxide 230b, and the oxide 230b.
  • the oxide 230c in contact with the groove portion is preferable.
  • diffusion of impurities into the oxide 230b from a structure formed below the oxide 230a can be suppressed.
  • diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked; however, the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a laminated structure.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element as a main component in addition to oxygen. Accordingly, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxide 230 preferably has a laminated structure due to oxides having different chemical compositions.
  • the atomic ratio of the element M to the metal element serving as the main component of the metal oxide used for the oxide 230b corresponds to that of the element M to the metal element serving as the main component. It is preferably larger than the atomic number ratio.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • an In—Zn oxide for the oxide 230.
  • an In—Zn oxide for the oxide 230, for example, a stacked-layer structure using an In—Zn oxide for the oxide 230a and an In—M—Zn oxide for the oxide 230b and the oxide 230c, or an oxide is used.
  • a stacked structure in which an In-M-Zn oxide is used for the object 230a and an In-Zn oxide is used for either one of the oxide 230b and the oxide 230c can be given.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS c-axis aligned crystalline oxide semiconductor
  • An oxide having crystallinity such as CAAC-OS has few impurities and defects (such as oxygen vacancies) and has a high crystallinity and a dense structure. Therefore, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, extraction of oxygen from the oxide 230b can be reduced even when heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • CAAC-OS As the oxide 230c, it is preferable to use CAAC-OS as the oxide 230c, and it is preferable that a c-axis of a crystal included in the oxide 230c is oriented substantially perpendicular to a formation surface or an upper surface of the oxide 230c.
  • the CAAC-OS has a property of easily moving oxygen in a direction perpendicular to the c-axis. Therefore, the oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b.
  • the conduction band lower ends of the oxides 230a and 230c be closer to the vacuum level than the conduction band lower ends of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than that of the oxide 230b.
  • the oxide 230c is preferably a metal oxide that can be used for the oxide 230a.
  • the main path of carriers is the oxide 230b.
  • the lower end of the conduction band changes gently at the junction of the oxide 230a, the oxide 230b, and the oxide 230c.
  • the bottoms of the conduction bands at the junctions of the oxide 230a, the oxide 230b, and the oxide 230c are continuously changed or continuously joined.
  • the oxide 230a and the oxide 230b and the oxide 230b and the oxide 230c have a common element as a main component in addition to oxygen, whereby a mixed layer with low defect level density can be formed. ..
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • the above metal oxide may be used.
  • indium oxide may be used as the oxide 230b.
  • a material that can be used for the oxide 230b may be applied to the oxide 230c and the oxide 230c may be provided as a single layer or a stacked layer.
  • the oxide 230b and the oxide 230c increasing the proportion of indium in the film is preferable because the on-state current of the transistor, the field-effect mobility, or the like can be increased. Further, the above-mentioned composition in the vicinity includes a range of ⁇ 30% of a desired atomic number ratio.
  • the atomic ratio described above is not limited to the atomic ratio of the formed metal oxide and the atomic ratio of a sputtering target used for forming the metal oxide. May be
  • the oxide 230a and the oxide 230c having the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the insulator 211, the insulator 212, the insulator 214, the insulator 272, the insulator 273, the insulator 282, the insulator 283, the insulator 284, and the insulator 286 contain impurities such as water and hydrogen from the substrate side. Alternatively, it preferably functions as a barrier insulating film which suppresses diffusion from above the transistor 200 into the transistor 200. Therefore, the insulator 211, the insulator 212, the insulator 214, the insulator 272, the insulator 273, the insulator 282, the insulator 283, the insulator 284, and the insulator 286 are hydrogen atoms, hydrogen molecules, water molecules, and nitrogen.
  • an insulating material having a function of suppressing diffusion of impurities such as atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms (the above impurities are difficult to permeate).
  • impurities such as atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms (the above impurities are difficult to permeate).
  • an insulating material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules
  • silicon nitride or the like is used for the insulator 211, the insulator 212, the insulator 283, and the insulator 284, and aluminum oxide or the like is used for the insulator 214, the insulator 272, the insulator 273, and the insulator 282.
  • impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side through the insulator 211, the insulator 212, and the insulator 214.
  • oxygen contained in the insulator 224 and the like can be suppressed from diffusing to the substrate side through the insulator 211, the insulator 212, and the insulator 214.
  • the transistor 200 is insulated from the insulator 211, the insulator 212, the insulator 214, the insulator 272, the insulator 273, the insulator 282, and the insulator which have a function of suppressing diffusion of impurities such as water and hydrogen, and oxygen. It is preferable that the structure surrounds the body 283 and the insulator 284.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 it may be preferable to reduce the resistivity of the insulator 211, the insulator 284, and the insulator 286.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 212 and the insulator 284 are formed by a chemical vapor deposition (CVD) method using a compound gas that does not contain hydrogen atoms or has a low hydrogen atom content
  • CVD chemical vapor deposition
  • the insulator 211 and the insulator 284 do not necessarily have to be provided.
  • the insulators 216 and 280 preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, empty Silicon oxide having holes may be used as appropriate.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260. Further, the conductor 205 is preferably provided by being embedded in the insulator 214 or the insulator 216.
  • the conductor 205 is preferably provided larger than the size of a region of the oxide 230 which does not overlap with the conductor 242a and the conductor 242b.
  • the conductor 205 is preferably extended also in a region outside the end portion of the oxide 230 which intersects with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode electrically surrounds the channel formation region of the oxide 230.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate and a second gate is referred to as a surrounded channel (S-channel) structure.
  • a transistor having an S-channel structure refers to a transistor structure in which a channel formation region is electrically surrounded by electric fields of one and the other of a pair of gate electrodes.
  • the side surface and the periphery of the oxide 230 which is in contact with the conductors 242a and 242b functioning as a source electrode and a drain electrode are i-type like the channel formation region. It has characteristics.
  • the side surface and the periphery of the oxide 230 which is in contact with the conductor 242a and the conductor 242b is in contact with the insulator 280 and thus can be i-type like the channel formation region.
  • type I can be treated as the same as high-purity intrinsic which will be described later.
  • the S-channel structure disclosed in this specification and the like is different from the Fin-type structure and the planar-type structure. By adopting the S-channel structure, resistance to a short channel effect can be increased, that is, a transistor in which a short channel effect is hard to occur can be obtained.
  • the conductor 205 is extended so that it also functions as a wiring.
  • the present invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 has a structure in which the conductor 205a and the conductor 205b are stacked; however, the present invention is not limited to this.
  • the conductor 205 may have a single-layer structure or a stacked structure including three or more layers.
  • an ordinal number may be given in order of formation to distinguish them.
  • the conductor 205a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use a conductive material that has. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the conductor 205a By using a conductive material having a function of suppressing diffusion of oxygen for the conductor 205a, it is possible to prevent the conductivity of the conductor 205b from being reduced by oxidation.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used. Therefore, the conductor 205a may be a single layer or a stacked layer of the above conductive material.
  • the conductor 205a may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the conductor 205b is illustrated as a single layer, it may have a laminated structure, for example, a laminate of titanium or titanium nitride and the conductive material.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of hydrogen atoms and hydrogen molecules).
  • the insulator 222 preferably has a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules).
  • the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen as compared with the insulator 224.
  • an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials, may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Function as a layer that suppresses Therefore, by providing the insulator 222, diffusion of impurities such as hydrogen into the inside of the transistor 200 and generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the conductor 205 can be prevented from reacting with the insulator 224 and oxygen contained in the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba,Sr)TiO 3 (BST), or the like.
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer.
  • a three-layer stack in which zirconium oxide, aluminum oxide, and zirconium oxide is sequentially formed, zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed.
  • a four-layer stack formed in order may be used.
  • the insulator 222 may be a compound containing hafnium and zirconium.
  • problems such as leakage current of transistors and capacitors may occur due to thinning of the gate insulator and the dielectric used for the capacitors.
  • a high-k material for a gate insulator and an insulator functioning as a dielectric used for a capacitor reduction in gate potential during operation of a transistor and securing of capacitance of the capacitor while maintaining a physical film thickness can be achieved. It will be possible.
  • the insulator 224 in contact with the oxide 230 desorb oxygen by heating.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating that is, an insulator material having an excess oxygen region is preferably used.
  • An oxide film that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules/cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, in TDS (Thermal Desorption Spectroscopy) analysis. /Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules/cm 3 or more, or 3.0 ⁇ 10 20 molecules/cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • one or more treatments of heat treatment, microwave treatment, and RF treatment may be performed by contacting the oxide 230 with the insulator having the excess oxygen region.
  • water or hydrogen in the oxide 230 can be removed.
  • a reaction bond defects that contains hydrogen to an oxygen vacancy (V O H) is cut occurs, a reaction occurs that when other words "V O H ⁇ V O + H", dehydrogenation Can be converted.
  • Part of the hydrogen generated at this time may be combined with oxygen and converted into H 2 O, which is removed from the oxide 230 or the insulator in the vicinity of the oxide 230.
  • part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 242.
  • the microwave treatment it is preferable to use, for example, a device having a power source for generating high-density plasma or a device having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be generated.
  • the pressure may be 133 Pa or higher, preferably 200 Pa or higher, more preferably 400 Pa or higher.
  • oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more 30 % Or less is recommended.
  • heat treatment is preferably performed with the surface of the oxide 230 exposed in the manufacturing process of the transistor 200.
  • the heat treatment may be performed at 100 °C to 450 °C inclusive, more preferably 350 °C to 400 °C inclusive, for example.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230 to reduce oxygen vacancies.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher in order to supplement desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or higher, 1% or higher, or 10% or higher, and then heat treatment may be continuously performed in a nitrogen gas or inert gas atmosphere.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the conductor 242 (the conductor 242a and the conductor 242b) is provided on the oxide 230b.
  • the conductor 242a and the conductor 242b each function as a source electrode or a drain electrode of the transistor 200.
  • a nitride containing tantalum for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum
  • a nitride containing titanium and aluminum it is preferable to use a nitride containing titanium and aluminum.
  • nitride containing tantalum is particularly preferable.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when absorbing oxygen.
  • a curved surface between the side surface of the conductor 242 and the upper surface of the conductor 242. That is, the side end and the upper end may be curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end portion of the conductor 242.
  • the oxide 243 (oxide 243a and oxide 243b) preferably has a function of suppressing permeation of oxygen.
  • the oxide 243 having a function of suppressing permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, electrical conductivity between the conductor 242 and the oxide 230b can be obtained. It is preferable because the resistance is reduced. With such a structure, electric characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • a metal oxide containing the element M may be used.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • the oxide 243 preferably has a higher concentration of the element M than the oxide 230b.
  • gallium oxide may be used as the oxide 243.
  • a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and further preferably 1 nm or more and 2 nm or less. Further, the oxide 243 preferably has crystallinity. When the oxide 243 has crystallinity, release of oxygen in the oxide 230 can be preferably suppressed. For example, if the oxide 243 has a hexagonal crystal structure or the like, release of oxygen in the oxide 230 can be suppressed in some cases.
  • the insulator 272 is provided in contact with the top surface of the conductor 242 and preferably functions as a barrier layer. With such a structure, absorption of excess oxygen in the insulator 280 by the conductor 242 can be suppressed. Further, by suppressing the oxidation of the conductor 242, an increase in contact resistance between the transistor 200 and the wiring can be suppressed. Therefore, the transistor 200 can have favorable electrical characteristics and reliability.
  • the insulator 272 has a function of suppressing diffusion of oxygen.
  • the insulator 272 preferably has a function of suppressing diffusion of oxygen as compared with the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an insulator containing aluminum nitride may be used.
  • oxygen can be supplied to the insulator 224 when the insulator 272 is formed. Since the insulator 224 is sealed by the insulator 272 and the insulator 273, oxygen supplied to the insulator 224 can be prevented from diffusing outward and can be efficiently supplied to the oxide 230. .. Further, hydrogen in the insulator 224 may be absorbed by the insulator 273, which is preferable.
  • the insulator 272 and the insulator 273 may not be provided, and an insulator functioning as a barrier layer may be provided between the top surface of the conductor 242 and the insulator 280.
  • an insulator functioning as a barrier layer may be provided between the top surface of the conductor 242 and the insulator 280.
  • the insulator has a function of suppressing diffusion of oxygen.
  • the insulator preferably has a function of suppressing diffusion of oxygen as compared with the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an aluminum oxide film by an atomic layer deposition (ALD: Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • a dense film can be formed in which defects such as cracks and pinholes are reduced or which has a uniform thickness.
  • an insulator containing aluminum nitride may be used.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with at least part of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, vacant silicon oxide, or the like is used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating As the insulator 250 in contact with at least part of the oxide 230c, oxygen is effectively supplied to the channel formation region of the oxide 230b and the oxide 230b is removed. Oxygen deficiency in the channel formation region can be reduced. Therefore, it is possible to provide a transistor which suppresses variation in electric characteristics, has stable electric characteristics, and has improved reliability.
  • the concentration of impurities such as water and hydrogen in the insulator 250 be reduced.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • the insulator 250 is shown as a single layer in FIG. 7B, it may have a laminated structure of two or more layers.
  • the lower layer of the insulator 250 is formed using an insulator from which oxygen is released by heating, and the upper layer of the insulator 250 has a function of suppressing diffusion of oxygen. It is preferable to use an insulator that has. With such a structure, diffusion of oxygen contained in the lower layer of the insulator 250 to the conductor 260 can be suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • the lower layer of the insulator 250 can be provided using a material that can be used for the insulator 250 described above, and the upper layer of the insulator 250 can be provided using a material similar to that of the insulator 222.
  • an insulating material which is a high-k material with a high relative dielectric constant may be used for the upper layer of the insulator 250.
  • the gate insulator has a stacked structure of a lower layer of the insulator 250 and an upper layer of the insulator 250, a stacked structure having high heat stability and a high relative dielectric constant can be obtained. Therefore, the gate potential applied during the operation of the transistor can be reduced while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as the gate insulator.
  • EOT equivalent oxide film thickness
  • a metal oxide that can be used as the object or the oxide 230 can be used.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • oxygen diffusion from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the metal oxide preferably has a function as a part of the first gate electrode.
  • a metal oxide that can be used as the oxide 230 can be used as the above metal oxide.
  • the electric resistance value of the metal oxide can be reduced to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the on-current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260.
  • the leakage current between the conductor 260 and the oxide 230 can be maintained. Can be suppressed.
  • the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be reduced. It can be easily adjusted appropriately.
  • the conductor 260 functions as the first gate electrode of the transistor 200.
  • the conductor 260 preferably includes a conductor 260a and a conductor 260b provided over the conductor 260a.
  • the conductor 260a is preferably arranged so as to surround the bottom surface and the side surface of the conductor 260b.
  • the top surface of the conductor 260 is substantially flush with the top surface of the insulator 250 and the top surface of the oxide 230c.
  • the conductor 260 is illustrated as a two-layer structure of the conductor 260a and the conductor 260b in FIG. 7B, it may have a single-layer structure or a stacked structure of three or more layers.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductivity of the conductor 260b from being reduced due to the oxygen contained in the insulator 250 from oxidizing the conductor 260b.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the conductor 260 is formed in a self-aligned manner so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without alignment.
  • the bottom surface of the region of the conductor 260 where the conductor 260 and the oxide 230b do not overlap is preferably lower than the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b with the insulator 250 or the like interposed therebetween, whereby the electric field of the conductor 260 is changed to the channel formation region of the oxide 230b. It becomes easy to act on the whole. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b do not overlap with the conductor 260 and the height of the bottom surface of the oxide 230b, based on the bottom surface of the insulator 222.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 273. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant.
  • the insulator 280 is preferably provided using a material similar to that of the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having pores is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 be reduced.
  • the insulator 280 preferably has a low hydrogen concentration and has an excess oxygen region or excess oxygen, and may be provided using a material similar to that of the insulator 216, for example.
  • the insulator 280 may have a structure in which the above materials are stacked, for example, a stacked structure of silicon oxide formed by a sputtering method and silicon oxynitride formed thereover by a CVD method. do it. Further, silicon nitride may be further stacked thereover.
  • the insulator 282 or the insulator 283 preferably functions as a barrier insulating film which suppresses diffusion of impurities such as water and hydrogen from above into the insulator 280. Further, the insulator 282 or the insulator 283 preferably functions as a barrier insulating film which suppresses permeation of oxygen.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used, for example.
  • aluminum oxide having a high blocking property with respect to oxygen may be used as the insulator 282
  • silicon nitride having a high blocking property with respect to hydrogen may be used as the insulator 283.
  • the conductor 240a and the conductor 240b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the insulator 284, the insulator 283, the insulator 282, the insulator 280, the insulator 273, and the conductor in contact with the insulator 272 contain impurities such as water and hydrogen. It is preferable to use a conductive material having a function of suppressing transmission. For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like. In addition, the conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used as a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b.
  • impurities such as water and hydrogen contained in a layer above the insulator 284 can be prevented from entering the oxide 230 through the conductors 240a and 240b.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 273 and the insulator 272, impurities such as water and hydrogen contained in the insulator 280 and the like are transferred to the oxide 230 through the conductor 240a and the conductor 240b. Mixing can be suppressed.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • the conductors 246 (the conductors 246a and 246b) which function as wirings may be provided in contact with the top surfaces of the conductors 240a and 240b.
  • the conductor 246 is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • the insulator 286 is provided on the conductor 246 and the insulator 284. Accordingly, the top surface of the conductor 246 and the side surface of the conductor 246 are in contact with the insulator 286, and the bottom surface of the conductor 246 is in contact with the insulator 284. That is, the conductor 246 can be configured to be surrounded by the insulator 284 and the insulator 286. With such a structure, permeation of oxygen from the outside can be suppressed and oxidation of the conductor 246 can be prevented. In addition, impurities such as water and hydrogen can be prevented from diffusing from the conductor 246 to the outside, which is preferable.
  • ⁇ substrate As a substrate for forming the transistor 200, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulating region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, or the like can be given.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate provided with an element may be used.
  • the elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • the insulator examples include an insulating oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide.
  • the gate insulator may cause problems such as leakage current.
  • a high-k material for the insulator functioning as a gate insulator it is possible to reduce the voltage during transistor operation while maintaining the physical film thickness.
  • a material having a low relative dielectric constant for the insulator functioning as the interlayer film it is possible to reduce the parasitic capacitance generated between the wirings. Therefore, the material may be selected depending on the function of the insulator.
  • gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium, are used. And the like, or a nitride containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, empty Silicon oxide having holes, resin, or the like is used as the insulator having a low relative dielectric constant.
  • a transistor using a metal oxide can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium.
  • the insulator containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or as a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the structure in which silicon oxide or silicon oxynitride having a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • ⁇ conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, and the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. It is preferable. Further, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even when absorbing oxygen is preferable.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined may be used.
  • a stacked structure in which a material containing the above metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • metal oxide As the oxide 230, a metal oxide (oxide semiconductor) which functions as a semiconductor is preferably used.
  • the metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • the element M it may be acceptable to combine a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor other than the single crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And an amorphous oxide semiconductor.
  • CAAC-OS has a crystal structure having c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where the plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon. Note that in the CAAC-OS, it is difficult to confirm a clear crystal grain boundary (grain boundary) even in the vicinity of strain. That is, it is found that the distortion of the lattice arrangement suppresses the formation of crystal grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to substitution with a metal element, or the like. This is because.
  • the crystal structure in which a clear grain boundary is confirmed is called a so-called polycrystal.
  • the crystal grain boundaries serve as recombination centers, and carriers are likely to be captured, which leads to a decrease in on-current of the transistor or a decrease in field-effect mobility. Therefore, the CAAC-OS in which clear crystal grain boundaries are not confirmed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming the CAAC-OS.
  • In-Zn oxide and In-Ga-Zn oxide are preferable because they can suppress generation of crystal grain boundaries more than In oxide.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure). Note that indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer. When the indium in the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • the crystallinity of a metal oxide may be reduced due to entry of impurities, generation of defects, and the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities or defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide containing CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, and thus a smaller crystal (for example, the above-mentioned nanocrystal) is used than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • CAC Cloud-Aligned Composite
  • CAC-OS has a conductive function in a part of the material, an insulating function in a part of the material, and a semiconductor function in the whole material. Note that when the CAC-OS is used for an active layer of a transistor, a conductive function is a function of allowing electrons (or holes) serving as carriers to flow, and an insulating function is a function of not allowing electrons serving as carriers to flow. is there.
  • the CAC-OS can be provided with a switching function (On/Off function) by causing the conductive function and the insulating function to act in a complementary manner. By separating each function in the CAC-OS, both functions can be maximized.
  • the CAC-OS has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed by blurring the periphery and connecting in a cloud shape.
  • the conductive region and the insulating region may be dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less.
  • CAC-OS is composed of components having different band gaps.
  • it is composed of a CAC-OS, a component having a wide gap due to the insulating region, and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows in the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above CAC-OS is used for a channel formation region of a transistor, a high current drivability, that is, a large on-current and a high field-effect mobility can be obtained when the transistor is on.
  • the CAC-OS can also be referred to as a matrix composite material or a metal matrix composite material.
  • FIG. 8A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal. Moreover, completeness amorphous is included in Amorphous. In addition, CAAC, nc, and CAC are included in Crystalline. In addition, single crystal and poly crystal are included in Crystal.
  • the structure in the thick frame shown in FIG. 8A belongs to the New crystalline phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be said that the energetically unstable Amorphous and Crstalline are completely different structures.
  • the crystal structure of the film or substrate can be evaluated by using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD spectra of quartz glass and IGZO also referred to as crystalline IGZO
  • FIGS. 8B and 8C XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 8B and 8C.
  • the horizontal axis represents 2 ⁇ [deg. ]
  • the vertical axis represents intensity [a. u. ].
  • FIG. 8B is a quartz glass
  • FIG. 8C is an XRD spectrum of crystalline IGZO.
  • the crystalline IGZO shown in FIG. 8C has a thickness of 500 nm.
  • the peak of the XRD spectrum of quartz glass is almost symmetrical.
  • the peak of the XRD spectrum is asymmetric.
  • the left-right asymmetry of the XRD spectrum peaks clearly indicates the presence of crystals. In other words, unless the peak of the XRD spectrum is symmetrical, it cannot be said to be Amorphous.
  • the transistor When impurities are mixed in the oxide semiconductor, defect levels or oxygen vacancies may be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to change and reliability may be deteriorated. If the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics (a characteristic that a channel exists and current flows in the transistor even if voltage is not applied to the gate electrode).
  • Transistors using metal oxides tend to have normally-on characteristics because their electrical characteristics fluctuate due to impurities and oxygen vacancies in the metal oxides.
  • the transistor is driven in a state where excess amount of oxygen exceeds an appropriate amount in the metal oxide, the valence of excess oxygen atoms is changed and the electrical characteristics of the transistor are changed. , Reliability may deteriorate.
  • the transistor it is preferable to use a metal oxide having a low carrier concentration in the channel formation region.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic. Note that in this specification and the like, the case where the carrier concentration of the metal oxide in the channel formation region is 1 ⁇ 10 16 cm ⁇ 3 or less is defined as substantially high-purity intrinsic.
  • the carrier concentration of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, and 1 ⁇ 10 16 cm ⁇ 3. It is more preferably the following or less, still more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to be water, which may cause oxygen vacancies in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Further, when containing the hydrogen to oxygen vacancies in the metal oxide, there is a case where oxygen vacancies and hydrogen combine to form a V O H. Defects containing hydrogen to an oxygen vacancy (V O H) serves as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics. Further, hydrogen in the metal oxide easily moves due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the metal oxide, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced metal oxide, to remove moisture in the metal oxide, the impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • Defects containing hydrogen to an oxygen vacancy can function as a donor of the metal oxide.
  • the metal oxide may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases. Further, the “carrier concentration” described in this specification and the like can be restated as the “carrier density”.
  • the hydrogen concentration obtained by secondary ion mass spectroscopy is less than 1 ⁇ 10 20 atoms/cm 3 , preferably 1 ⁇ 10 19 atoms/cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the above defect levels may include trap levels.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide having a high trap level density in a channel formation region may have unstable electrical characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the stability or reliability of the transistor tends to be deteriorated.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the impurity obtained by SIMS is 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the concentration of the impurity obtained by element analysis using energy scattering X-ray spectroscopy is 1.0 atomic%.
  • the concentration ratio of the impurity to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05. Less than Here, the concentration of the element M used when calculating the concentration ratio may be the concentration in the same region as the region in which the concentration of the impurities is calculated, or may be the concentration in the oxide semiconductor.
  • the trap level density may be low.
  • the oxide semiconductor may have low resistance.
  • the electrical characteristics are likely to fluctuate, and the reliability may deteriorate.
  • silicon has a larger binding energy with oxygen than indium and zinc.
  • oxygen contained in the oxide semiconductor is taken away by the silicon, so that oxygen near the indium or zinc is generated. Defects may be formed.
  • a leakage current (parasitic channel) between a source electrode and a drain electrode of the transistor is generated in the low resistance region.
  • parasitic channel defective characteristics of the transistor are likely to occur such as normally-on of the transistor, increase of leak current, and variation (shift) of threshold voltage due to stress application.
  • the parasitic channel varies from transistor to transistor, resulting in variations in transistor characteristics.
  • the impurities and oxygen vacancies in the channel formation region of the oxide semiconductor and the vicinity thereof be reduced as much as possible.
  • the semiconductor material that can be used for the oxide 230 is not limited to the above metal oxide.
  • a semiconductor material having a band gap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a simple element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance functioning as a semiconductor (also referred to as an atomic layer substance, a two-dimensional material, or the like) is preferably used as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • the layered crystal structure is a structure in which layers formed by a covalent bond or an ionic bond are stacked via a bond weaker than the covalent bond or the ionic bond, such as Van der Waals force.
  • the layered material has high electric conductivity in the unit layer, that is, two-dimensional electric conductivity.
  • Layered substances include graphene, silicene, chalcogenides, etc.
  • a chalcogenide is a compound containing chalcogen.
  • Chalcogen is a general term for elements belonging to Group 16 and includes oxygen, sulfur, selenium, tellurium, polonium, and livermolium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide that functions as a semiconductor is preferably used.
  • Specific examples of the transition metal chalcogenide applicable as the oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically HFSE 2
  • the sulfide zirconium typically ZrS 2 is
  • the selenide zirconium typically ZrSe 2
  • FIGS. 9A, 10A, 11A, 12A, 13A, 14A, 15A, and 16A show top views. Further, FIGS. 9B, 10B, 11B, 12B, 13B, 14B, 15B, and 16B are shown in FIGS. 9A, 10A, 11A, 12A, 13A, 14A, and 15A, respectively.
  • 16A is a cross-sectional view corresponding to a portion indicated by dashed-dotted line A1-A2 in FIG. 16A, and is also a cross-sectional view in the channel length direction of the transistor 200.
  • 9C, 10C, 11C, 12C, 13C, 14C, 15C, and 16C are shown in FIGS.
  • FIG. 16B is a cross-sectional view corresponding to a portion indicated by dashed-dotted line A3-A4 in FIG. 16A, which is also a cross-sectional view in the channel width direction of the transistor 200.
  • 9D, FIG. 10D, FIG. 11D, FIG. 12D, FIG. 13D, FIG. 14D, FIG. 15D, and FIG. 16D are respectively FIG. 9A, FIG. 10A, FIG. 11A, FIG. 12A, FIG. 13A, FIG. FIG. 16B is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 16A.
  • FIGS. 9A, 10A, 11A, 12A, 13A, 14A, 15A, and 16A some elements are omitted for clarity.
  • the insulator 211 can be formed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE: Molecular Beam Epitaxy) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD method using plasma (PECVD: Plasma Enhanced CVD) method, a thermal CVD method using heat (TCVD: Thermal CVD) method, an optical CVD method using light (Photo CVD) method, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and a metal organic CVD (MOCVD: Metal Organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD optical CVD method using light
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature.
  • the thermal CVD method is a film forming method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device might be charged up by receiving electric charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • the thermal CVD method since plasma damage does not occur during film formation, a film with few defects can be obtained.
  • a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactant is performed only with thermal energy, a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactant, and the like can be used.
  • the ALD method utilizes the self-controllability, which is a property of atoms, and can deposit atoms one by one, so that it is possible to form an extremely thin film and to form a film with a high aspect ratio. It is possible to form a film with few defects such as holes, form a film with excellent coverage, and form a film at a low temperature.
  • the PEALD (Plasma Enhanced ALD) method it is sometimes preferable that the film can be formed at a lower temperature by using plasma.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film formed by the ALD method may contain a large amount of impurities such as carbon as compared with a film formed by another film formation method.
  • the impurities can be quantified by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike the film forming method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has a good step coverage.
  • the ALD method since the ALD method has excellent step coverage and excellent thickness uniformity, it is suitable for coating the surface of the opening having a high aspect ratio.
  • the ALD method has a relatively low film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas during film formation.
  • silicon nitride is formed as the insulator 211 by a CVD method.
  • the insulator 212 is formed over the insulator 211.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon nitride film is formed as the insulator 212 by a sputtering method.
  • the insulator 214 is formed over the insulator 212.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is used as the insulator 214.
  • the hydrogen concentration of the insulator 212 is preferably lower than the hydrogen concentration of the insulator 211, and the hydrogen concentration of the insulator 214 is preferably lower than the hydrogen concentration of the insulator 212.
  • silicon nitride As the insulator 212 by a sputtering method, silicon nitride having a lower hydrogen concentration than the insulator 211 that deposits silicon nitride by a CVD method can be formed.
  • the insulator 214 is aluminum oxide, the hydrogen concentration can be lower than that of the insulator 212.
  • a film near the transistor 200 preferably has relatively low hydrogen concentration, and a film having relatively high hydrogen concentration is remote from the transistor 200. It is preferable to arrange them.
  • the insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxynitride is used as the insulator 216.
  • the insulator 216 is preferably formed by a film formation method using a gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 216 can be reduced.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the openings include, for example, grooves and slits.
  • the area where the opening is formed may be referred to as an opening.
  • the openings may be formed by wet etching, but dry etching is preferable for fine processing.
  • As the insulator 214 it is preferable to select an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove. For example, when silicon oxide or silicon oxynitride is used for the insulator 216 which forms the groove, silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator 214.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as a dry etching device.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrodes may be configured to apply a high frequency voltage to one of the parallel plate type electrodes.
  • a plurality of different high frequency voltages may be applied to one of the parallel plate electrodes.
  • the high frequency voltage of the same frequency may be applied to each of the parallel plate electrodes.
  • a configuration may be adopted in which high frequency voltages having different frequencies are applied to the parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus can be used as a dry etching apparatus having a high-density plasma source.
  • a conductive film to be the conductor 205a is formed.
  • the conductive film preferably contains a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of a conductor having a function of suppressing permeation of oxygen and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 205a has a multi-layer structure.
  • tantalum nitride is deposited by a sputtering method, and titanium nitride is laminated on the tantalum nitride.
  • a conductive film to be the conductor 205b is formed.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as the conductive film.
  • CMP treatment is performed to remove part of the conductive film to be the conductor 205a and the conductive film to be the conductor 205b, so that the insulator 216 is exposed.
  • the conductors 205a and 205b remain only in the openings. Accordingly, the conductor 205 whose top surface is flat can be formed (see FIGS. 9A to 9C).
  • the insulator 216 may be partly removed by the CMP treatment.
  • the conductor 205 is formed so as to be embedded in the opening of the insulator 216 in the above, the present embodiment is not limited to this.
  • the conductor 205 is formed over the insulator 214, the insulator 216 is formed over the conductor 205, and the insulator 216 is subjected to CMP treatment, whereby part of the insulator 216 is removed and the conductor 216 is removed.
  • the surface of 205 may be exposed.
  • the insulator 222 is formed over the insulator 216 and the conductor 205.
  • an insulator containing one or both oxides of aluminum and hafnium may be formed.
  • An insulator containing an oxide of one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 are suppressed from diffusing into the inside of the transistor 200 through the insulator 222. The generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be performed at 250 °C to 650 °C inclusive, preferably 300 °C to 500 °C inclusive, and more preferably 320 °C to 450 °C inclusive.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more in order to supplement desorbed oxygen. May be.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400° C. for one hour, and then continuously in an oxygen atmosphere at a temperature of 400° C. for one hour. Perform processing.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed. Further, the heat treatment can be performed at a timing after the insulator 224 is formed.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film or a silicon oxynitride film is formed as the insulator 224 by a CVD method.
  • the insulator 224 is preferably formed by a film formation method using a gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 224 can be reduced. Since the insulator 224 becomes the insulator 224 that is in contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration be reduced in this manner.
  • plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves, for example.
  • the substrate side may have a power source for applying RF (Radio Frequency).
  • RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently introduced into the insulator 224. it can.
  • plasma treatment containing an inert gas may be performed using this apparatus, and then plasma treatment containing oxygen may be performed to supplement desorbed oxygen.
  • impurities such as water and hydrogen contained in the insulator 224 can be removed by selecting appropriate conditions for the plasma treatment. In that case, heat treatment may not be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be planarized and smoothed.
  • the end point of the CMP process can be easily detected.
  • part of the insulator 224 may be polished by the CMP treatment to reduce the thickness of the insulator 224, the thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by depositing aluminum oxide over the insulator 224 by a sputtering method, which is preferable.
  • an oxide film 230A and an oxide film 230B are sequentially formed over the insulator 224 (see FIGS. 9A to 9D).
  • the oxide film 230A and the oxide film 230B are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposing it to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be prevented. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the formed oxide film can be increased.
  • the above oxide film is formed by the sputtering method
  • the above In-M-Zn oxide target or the like can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • the oxide film 230B is formed by a sputtering method
  • the proportion of oxygen contained in the sputtering gas is greater than 30% and 100% or less, preferably 70% or more and 100% or less
  • oxygen-excessive oxidation is performed.
  • a physical semiconductor is formed.
  • a transistor including an oxygen-excess type oxide semiconductor in a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method, if the proportion of oxygen contained in the sputtering gas is 1% to 30% inclusive, preferably 5% to 20% inclusive, an oxygen-deficient oxide semiconductor is formed. It A transistor including an oxygen-deficient oxide semiconductor in a channel formation region can have relatively high field-effect mobility. Further, by forming the film while heating the substrate, the crystallinity of the oxide film can be improved.
  • In:Ga:Zn 5:1:3 [atomic ratio]
  • In:Ga are formed by a sputtering method.
  • :Zn 10:1:3 [atomic ratio]
  • In:Zn 2:1 [atomic ratio]
  • In:Zn 5:1 [atomic ratio]
  • Ratio] or an indium oxide target is used for film formation.
  • each oxide film may be formed in accordance with characteristics required for the oxide 230a and the oxide 230b by appropriately selecting film formation conditions and atomic ratios.
  • an oxide film 243A is formed on the oxide film 230B (see FIGS. 9A to 9D).
  • the oxide film 243A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 243A preferably has an atomic ratio of Ga to In that is larger than an atomic ratio of Ga to In of the oxide film 230B.
  • the insulator 222, the insulator 224, the oxide film 230A, the oxide film 230B, and the oxide film 243A be formed without being exposed to the air.
  • a multi-chamber deposition apparatus may be used.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the oxide film 230A, the oxide film 230B, and the oxide film 243A can be removed.
  • a treatment at a temperature of 400° C. for 1 hour is continuously performed in an oxygen atmosphere.
  • a conductive film 242A is formed over the oxide film 243A (see FIGS. 9A to 9D).
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • heat treatment may be performed before the formation of the conductive film 242A.
  • the heat treatment may be performed under reduced pressure, and the conductive film 242A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 243A or the like is removed, and the moisture concentration and hydrogen concentration in the oxide film 230A, the oxide film 230B, and the oxide film 243A are further reduced. be able to.
  • the temperature of the heat treatment is preferably 100°C or higher and 400°C or lower. In this embodiment mode, the temperature of the heat treatment is 200° C.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape by a lithography method to form the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B.
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A may be processed under different conditions. Note that in this step, the thickness of a region of the insulator 224 which does not overlap with the oxide 230a may be thin.
  • the resist is exposed through a mask.
  • the exposed area is removed or left with a developing solution to form a resist mask.
  • the conductor, the semiconductor, the insulator, and the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens to perform exposure.
  • an electron beam or an ion beam may be used instead of the above-mentioned light.
  • the resist mask can be removed by performing dry etching treatment such as ashing, performing wet etching treatment, performing wet etching treatment after dry etching treatment, or performing dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the conductive film 242A, a resist mask is formed thereover, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the conductive film 242A may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. After etching the conductive film 242A, the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are formed so that at least part of them overlaps with the conductor 205.
  • the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are preferably substantially perpendicular to the top surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are substantially perpendicular to the top surface of the insulator 222, the area and the size of the transistor 200 can be reduced when the plurality of transistors 200 are provided. Densification is possible.
  • the angle between the side surface of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B and the top surface of the insulator 222 may be low.
  • the angle formed by the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B and the upper surface of the insulator 222 is preferably greater than or equal to 60 degrees and less than 70 degrees.
  • a curved surface is provided between the side surface of the conductive layer 242B and the upper surface of the conductive layer 242B. That is, it is preferable that the end of the side surface and the end of the upper surface are curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end portion of the conductive layer 242B.
  • an insulator 272 is formed over the insulator 224, the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B (see FIGS. 11B to 11D).
  • the insulator 272 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a film of aluminum oxide is formed as the insulator 272 by a sputtering method. By forming an aluminum oxide film by a sputtering method, oxygen can be injected into the insulator 224.
  • the insulator 273 is formed over the insulator 272.
  • the insulator 273 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed by a sputtering method (see FIGS. 11B to 11D).
  • an insulating film to be the insulator 280 is formed over the insulator 273.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by a sputtering method and a silicon oxide film may be formed thereover by a PEALD method or a thermal ALD method.
  • the insulating film is preferably formed by a film formation method using a gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 280 can be reduced. Note that heat treatment may be performed before the formation of the insulating film.
  • the heat treatment may be performed under reduced pressure, and the insulating film may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the insulator 273 and the like are removed, and the moisture concentration in the oxide 230a, the oxide 230b, the oxide layer 243B, and the insulator 224 and The hydrogen concentration can be reduced.
  • the heat treatment conditions described above can be used.
  • CMP treatment is performed on the insulating film to form an insulator 280 having a flat upper surface (see FIGS. 11B to 11D).
  • aluminum oxide may be formed over the insulator 280 by, for example, a sputtering method, and CMP treatment may be performed until the insulator 280 is reached.
  • part of the insulator 280, part of the insulator 273, part of the insulator 272, part of the conductive layer 242B, and part of the oxide layer 243B are processed to reach the oxide 230b.
  • the opening is preferably formed so as to overlap with the conductor 205. By forming the opening, the conductor 242a, the conductor 242b, the oxide 243a, and the oxide 243b are formed (see FIGS. 12A to 12D).
  • the upper portion of the oxide 230b may be slightly removed when forming the opening.
  • part of the oxide 230b is processed using the insulator provided over the conductors 242a and 242b as a mask in order to increase the effective channel length.
  • a groove is formed in the oxide 230b. Note that the groove may be formed in the step of forming the opening or in a step different from the step of forming the opening, depending on the depth of the groove.
  • part of the insulator 280, part of the insulator 273, part of the insulator 272, part of the conductive layer 242B, part of the oxide layer 243B, and part of the oxide 230b are dry.
  • An etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing. Further, the processing may be performed under different conditions. For example, part of the insulator 280 is processed by a dry etching method, part of the insulator 273 is processed by a wet etching method, part of the insulator 272 is processed by a dry etching method, and one of the oxide layers 243B is processed.
  • the portion, a part of the conductive layer 242B, and a part of the oxide 230b may be processed by a dry etching method. Further, part of the oxide layer 243B and part of the conductive layer 242B may be processed under different conditions from part of the oxide 230b.
  • impurities caused by the etching gas or the like may adhere to the surface of the oxide 230a or the oxide 230b or diffuse into the surface.
  • impurities include fluorine and chlorine.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in appropriate combination.
  • cleaning treatment may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, etc. diluted with carbonated water or pure water, pure water, or carbonated water. Further, ultrasonic cleaning using these aqueous solutions, pure water, or carbonated water may be performed. In addition, these washings may be combined appropriately.
  • the film thickness of the insulator 224 may be thin in a region which overlaps with the opening and does not overlap with the oxide 230b.
  • an oxide film 230C is formed (see FIGS. 13A to 13D).
  • Heat treatment may be performed before the oxide film 230C is formed, and the heat treatment is preferably performed under reduced pressure and the oxide film 230C is continuously formed without being exposed to the air. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such treatment, moisture and hydrogen adsorbed on the surface of the oxide 230b or the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably 100°C or higher and 400°C or lower. In this embodiment mode, the temperature of the heat treatment is 200° C.
  • the oxide film 230C includes at least the inner wall of the groove formed in the oxide 230b, part of the side surface of the oxide 243, part of the side surface of the conductor 242, part of the side surface of the insulator 272, and the insulator 273. Is preferably provided so as to be in contact with a part of the side surface of the insulator 280 and a part of the side surface of the insulator 280. Since the conductor 242 is surrounded by the oxide 243, the insulator 272, the insulator 273, and the oxide film 230C, the decrease in conductivity due to the oxidation of the conductor 242 in the subsequent steps can be suppressed.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed by a film formation method similar to that of the oxide film 230A or the oxide film 230B depending on the characteristics required for the oxide film 230C.
  • the oxide film 230C may be a laminated layer.
  • In:Ga:Zn 10:. 1:3 [atomic ratio]
  • In:Zn 2:1 [atomic ratio]
  • In:Zn 5:1 [atomic ratio]
  • In:Zn 10:1 [atomic ratio]
  • part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 280 when the oxide film 230C is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • the insulating film 250A is formed (see FIGS. 13A to 13D).
  • Heat treatment may be performed before the formation of the insulating film 250A, and the heat treatment may be performed under reduced pressure and the insulating film 250A may be continuously formed without being exposed to the air. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such a treatment, moisture and hydrogen adsorbed on the surface of the oxide film 230C or the like are removed, and moisture concentration and hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are further reduced. be able to.
  • the temperature of the heat treatment is preferably 100°C or higher and 400°C or lower.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 250A is preferably formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulating film 250A can be reduced. Since the insulating film 250A becomes the insulator 250 that is in contact with the oxide 230c in a later step, it is preferable that the hydrogen concentration be reduced in this manner.
  • the insulating film which is a lower layer of the insulator 250 and the insulating film which is an upper layer of the insulator 250 may be formed successively without being exposed to an atmospheric environment. preferable.
  • the film without exposing to the atmosphere it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the insulating film which is the lower layer of the insulator 250 and the insulating film which is the upper layer of the insulator 250.
  • the vicinity of the interface between the insulating film which is the lower layer of the insulator 250 and the insulating film which is the upper layer of the insulator 250 can be kept clean.
  • microwave treatment may be performed in an atmosphere containing oxygen and under reduced pressure.
  • an electric field due to microwaves is applied to the insulating film 250A, the oxide film 230C, the oxide 230b, the oxide 230a, and the like, so that V in the oxide film 230C, the oxide 230b, and the oxide 230a is reduced.
  • OH can be divided into V 2 O and hydrogen.
  • part of the hydrogen which is separated may be combined with oxygen and converted into H 2 O, which is removed from the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a.
  • part of hydrogen may be gettered to the conductor 242 (the conductor 242a and the conductor 242b).
  • the microwave treatment By thus performing the microwave treatment, the hydrogen concentration in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be reduced.
  • oxygen is supplied to V O that may exist after the V O H in the oxide 230a, the oxide 230b, and V O H in the oxide film 230C is divided into V O and hydrogen, so that V O is repaired or supplemented. can do.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be efficiently removed.
  • part of hydrogen may be gettered to the conductor 242 (the conductor 242a and the conductor 242b).
  • the step of performing heat treatment may be repeated a plurality of times while maintaining the reduced pressure state after the microwave treatment. By repeating the heat treatment, hydrogen in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably higher than or equal to 300 °C and lower than or equal to 500 °C.
  • the quality of the insulating film 250A is modified, so that diffusion of hydrogen, water, impurities, and the like can be suppressed. Therefore, hydrogen, water, impurities, or the like diffuse into the oxide 230b, the oxide 230a, or the like through the insulator 250 by a post-process such as formation of a conductive film to be the conductor 260 or a post-treatment such as heat treatment. Can be suppressed.
  • a conductive film 260A and a conductive film 260B are sequentially formed (see FIGS. 14A to 14D).
  • the conductive films 260A and 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by an ALD method
  • the conductive film 260B is formed by a CVD method.
  • the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished by CMP treatment until the insulator 280 is exposed.
  • the body 260a and the conductor 260b) are formed (see FIGS. 15A to 15D). Accordingly, the oxide 230c is arranged so as to cover the opening reaching the oxide 230b and the inner wall (side wall and bottom surface) of the groove portion of the oxide 230b.
  • the insulator 250 is arranged so as to cover the opening and the inner wall of the groove via the oxide 230c.
  • the conductor 260 is arranged so as to fill the opening and the groove portion with the oxide 230c and the insulator 250 interposed therebetween.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • moisture concentration and hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the insulator 282 may be continuously formed without being exposed to the air.
  • an insulator 282 is formed over the oxide 230c, the insulator 250, the conductor 260, and the insulator 280 (see FIGS. 16B to 16D).
  • the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by a sputtering method.
  • oxygen can be added to the insulator 280 while forming the film. At this time, it is preferable to form the insulator 282 while heating the substrate.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 260 in heat treatment performed later, which is preferable. ..
  • an insulator 283 is formed over the insulator 282 (see FIGS. 16B to 16D).
  • the insulator 283 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride or silicon nitride oxide is preferably formed.
  • the insulator 283 may have a multi-layer structure. For example, a silicon nitride film may be formed by a sputtering method, and a silicon nitride film may be formed by a CVD method over the silicon nitride.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • oxygen added by forming the insulator 282 can be diffused into the insulator 280 and further supplied to the oxide 230a and the oxide 230b through the oxide 230c.
  • the heat treatment is not limited to after the insulator 283 is formed, and may be performed after the insulator 282 is formed.
  • the insulator 284 may be formed over the insulator 283.
  • the insulator 284 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon nitride film is preferably formed by a sputtering method.
  • openings are formed in the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 to reach the conductor 242a and the conductor 242b.
  • the opening may be formed by using a lithography method.
  • an insulating film to be the insulator 241 (the insulator 241a and the insulator 241b) is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • a dry etching method may be used as the anisotropic etching of the insulating film that becomes the insulator 241.
  • a dry etching method may be used.
  • permeation of oxygen from the outside can be suppressed and oxidation of the conductor 240a and the conductor 240b which are formed next can be prevented.
  • impurities such as water and hydrogen can be prevented from diffusing outside from the conductor 240a and the conductor 240b.
  • the conductive film preferably has a stacked-layer structure including a conductor having a function of suppressing permeation of impurities such as water and hydrogen.
  • a stacked layer of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • CMP treatment is performed to remove part of the conductive films to be the conductors 240a and 240b and expose the insulator 284.
  • the conductor 240a and the conductor 240b whose top surfaces are flat can be formed by leaving the conductive film only in the openings (see FIGS. 7A to 7D).
  • part of the insulator 284 may be removed by the CMP treatment.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 246 is processed by a lithography method to form a conductor 246a in contact with the top surface of the conductor 240a and a conductor 246b in contact with the top surface of the conductor 240b (see FIGS. 7A to 7D).
  • the insulator 284 in a region where the conductor 246a and the conductor 246b do not overlap with the insulator 284 may be removed.
  • an insulator 286 is formed over the conductor 246 and the insulator 284 (see FIGS. 7A to 7D).
  • the insulator 286 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the insulator 286 may have a multi-layer structure. For example, a silicon nitride film may be formed by a sputtering method, and a silicon nitride film may be formed by a CVD method over the silicon nitride.
  • a semiconductor device including the transistor 200 illustrated in FIGS. 7A to 7D can be manufactured.
  • the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
  • FIG. 17A shows a top view of the semiconductor device.
  • FIG. 17B is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A1-A2 in FIG. 17A.
  • 17C is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A3-A4 in FIG. 17A.
  • FIG. 17D is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A5-A6 in FIG. 17A.
  • some elements have been omitted for clarity.
  • FIGS. 17A to 17D structures having the same functions as those of the semiconductor device structure shown in ⁇ Semiconductor device configuration example 2> are denoted by the same reference numerals. Also in this item, as the constituent material of the semiconductor device, the materials described in detail in ⁇ Structure example 2 of semiconductor device> can be used.
  • the semiconductor device shown in FIGS. 17A to 17D is a modification of the semiconductor device shown in FIGS. 7A to 7D.
  • the semiconductor devices illustrated in FIGS. 17A to 17D are different from the semiconductor devices illustrated in FIGS. 7A to 7D in shapes of an insulator 283 and an insulator 284.
  • an insulator 274 and an insulator 287 are different.
  • a structure in which the oxide 230c is provided as a two-layer stacked structure is shown.
  • the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, and the insulator 282 are patterned.
  • the insulator 287 is provided in contact with the side surfaces of the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, and the insulator 282.
  • the insulator 283 and the insulator 284 are the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, the insulator 282, and the insulator.
  • the structure covers the body 287. That is, the insulator 283 is in contact with the top surface of the insulator 282, the top surface and side surfaces of the insulator 287, and the top surface of the insulator 211, and the insulator 284 is in contact with the top surface and side surfaces of the insulator 283.
  • the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, the insulator 282, and the insulator 287 including the oxide 230 and the like. are isolated from the outside by the insulator 283, the insulator 284, and the insulator 211.
  • the transistor 200 is arranged in a region sealed with the insulator 283 and the insulator 284 and the insulator 211.
  • the insulator 212, the insulator 214, the insulator 287, and the insulator 282 are formed using a material having a function of capturing hydrogen and fixing hydrogen, and the insulator 211, the insulator 283, and the insulator 284. Is preferably formed using a material having a function of suppressing diffusion of hydrogen and oxygen.
  • aluminum oxide can be used for the insulator 212, the insulator 214, the insulator 287, and the insulator 282.
  • silicon nitride can be used for the insulator 211, the insulator 283, and the insulator 284.
  • the transistor 200 illustrated in FIGS. 17A to 17D has a structure in which the insulator 211, the insulator 283, and the insulator 284 are provided as a single layer, the present invention is not limited to this.
  • the insulator 211, the insulator 283, and the insulator 284 may each have a stacked structure of two or more layers.
  • the insulator 274 functions as an interlayer film.
  • the insulator 274 preferably has a lower dielectric constant than the insulator 214.
  • the insulator 274 can be provided using, for example, a material similar to that of the insulator 280.
  • the oxide 230c has a structure in which the oxide 230c1 and the oxide 230c2 are stacked.
  • the oxide 230c2 preferably contains at least one of the metal elements constituting the metal oxide used for the oxide 230c1, and more preferably contains all the metal elements.
  • an In—Ga—Zn oxide or an In—Zn oxide may be used as the oxide 230c1
  • an In—Ga—Zn oxide, a Ga—Zn oxide, or gallium oxide may be used as the oxide 230c2. Accordingly, the density of defect states at the interface between the oxide 230c1 and the oxide 230c2 can be reduced.
  • the conduction band lower ends of the oxide 230a and the oxide 230c2 are closer to the vacuum level than the conduction band lower ends of the oxide 230b and the oxide 230c1.
  • the electron affinity of the oxide 230a and the oxide 230c2 is preferably smaller than the electron affinity of the oxide 230b and the oxide 230c1.
  • the oxide 230c2 be a metal oxide that can be used for the oxide 230a and the oxide 230c1 be a metal oxide that can be used for the oxide 230b.
  • the oxide 230c1 may be a main carrier route.
  • An oxide or an In—Zn oxide is used
  • the oxide 230c2 is preferably a metal oxide that suppresses diffusion or permeation of oxygen as compared with the oxide 230c1.
  • oxygen contained in the insulator 280 can be prevented from diffusing into the insulator 250. Therefore, the oxygen can be efficiently supplied to the oxide 230b through the oxide 230c1.
  • the atomic ratio of In to the metal element serving as the main component is smaller than the atomic ratio of In to the metal element serving as the main component in the metal oxide used for the oxide 230c1.
  • In can be suppressed from diffusing to the insulator 250 side.
  • the insulator 250 functions as a gate insulator; therefore, when In is mixed in the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, by providing the oxide 230c2 between the oxide 230c1 and the insulator 250, a highly reliable semiconductor device can be provided.
  • the oxide 230c1 may be provided for each transistor 200. That is, the oxide 230c1 of the transistor 200 and the oxide 230c1 of the transistor 200 adjacent to the transistor 200 do not need to be in contact with each other. Further, the oxide 230c1 of the transistor 200 and the oxide 230c1 of the transistor 200 adjacent to the transistor 200 may be separated from each other. In other words, the oxide 230c1 may not be provided between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxides 230c are independently provided in the transistor 200. Therefore, a parasitic transistor can be prevented from being generated between the transistor 200 and the transistor 200 adjacent to the transistor 200, and the above leakage path can be suppressed. Therefore, it is possible to provide a semiconductor device having good electric characteristics and capable of being miniaturized or highly integrated.
  • W 1 is made larger than 0 nm.
  • the value of the ratio of W 1 for W 2 is preferably greater than 0 less than 1, more preferably 0.1 to 0.9, more preferably 0.2 to 0.8 Is.
  • W 2 may be a distance between the side end portion of the oxide 230b of the transistor 200 and the side end portion of the oxide 230b of the transistor 200 which is adjacent to the transistor 200 and face each other.
  • oxides 230c1 is a transistor 200, the positional deviation of the arrangement that are not regions between the transistors 200 adjacent to the transistor 200 Even if it occurs, the oxide 230c1 of the transistor 200 and the oxide 230c1 of the transistor 200 adjacent to the transistor 200 can be separated from each other.
  • the transistor 200 by increasing the ratio of W 1 for the above W 2 (W 1 / W 2 ), the transistor 200, even by narrowing the interval between the transistor 200 adjacent to the transistor 200, the width of the minimum feature size This can be ensured, and further miniaturization or higher integration of the semiconductor device can be achieved.
  • each of the conductor 260, the insulator 250, and the oxide 230c2 may be commonly used between the adjacent transistors 200. That is, the conductor 260 of the transistor 200 has a region provided so as to be continuous with the conductor 260 of the transistor 200 which is adjacent to the transistor 200. In addition, the insulator 250 of the transistor 200 has a region which is provided so as to be continuous with the insulator 250 of the transistor 200 which is adjacent to the transistor 200. In addition, the oxide 230c2 of the transistor 200 has a region continuous with the oxide 230c2 of the transistor 200 which is adjacent to the transistor 200.
  • the oxide 230c2 has a region in contact with the insulator 224 between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxide 230c2 of the transistor 200 and the oxide 230c2 of the transistor 200 adjacent to the transistor 200 may be separated from each other.
  • the insulator 250 has a region in contact with the insulator 224 between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • ⁇ Application example of semiconductor device> a semiconductor device including the transistor 200 according to one embodiment of the present invention, which is different from those described in ⁇ Structure example 2 of semiconductor device> and ⁇ Modification example of semiconductor device> with reference to FIGS. An example will be described.
  • a structure having the same function as a structure included in the semiconductor device (see FIGS. 17A to 17D) described in ⁇ Modification of Semiconductor Device> is denoted by the same reference numeral.
  • the constituent material of the transistor 200 the materials described in detail in ⁇ Structure example 2 of semiconductor device> and ⁇ Modification example of semiconductor device> can be used.
  • 18A and 18B show a structure in which a plurality of transistors (transistors 200_1 to 200_n) are collectively sealed with an insulator 283, an insulator 284, and an insulator 211.
  • the plurality of transistors appear to be aligned in the channel length direction, but the invention is not limited to this.
  • the plurality of transistors may be arranged in the channel width direction or may be arranged in a matrix. Further, they may be arranged without regularity depending on the design.
  • a portion where the insulator 283 and the insulator 211 are in contact with each other (hereinafter, may be referred to as a sealing portion 265) is formed. ..
  • the sealing portion 265 is formed so as to surround a plurality of transistors (also referred to as a transistor group). With such a structure, a plurality of transistors can be wrapped with the insulator 283 and the insulator 211. Therefore, a plurality of transistor groups surrounded by the sealing portion 265 are provided on the substrate.
  • a dicing line (may be referred to as a scribe line, a dividing line, or a cutting line) may be provided so as to overlap the sealing portion 265. Since the substrate is divided in the dicing line, the transistor group surrounded by the sealing portion 265 is taken out as one chip.
  • FIG. 18A shows an example in which a plurality of transistors (transistors 200_1 to 200_n) are surrounded by one sealing portion 265, the present invention is not limited to this.
  • a plurality of transistors may be surrounded by a plurality of sealing portions.
  • the plurality of transistors are surrounded by the sealing portion 265a and further surrounded by the outer sealing portion 265b.
  • the dicing line may be provided so as to overlap the sealing portion 265a or the sealing portion 265b, or the dicing line may be provided between the sealing portion 265a and the sealing portion 265b.
  • a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device with less variation in transistor characteristics can be provided. Further, according to one embodiment of the present invention, a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a semiconductor device with low power consumption can be provided.
  • FIG. 19 illustrates an example of a semiconductor device (memory device) according to one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that the transistor 200 described in any of the above embodiments can be used as the transistor 200.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the stored content can be held for a long time by using the transistor 200 in a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the memory device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300 and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a first gate of the transistor 200, and the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. ..
  • the memory devices shown in FIG. 19 can be arranged in a matrix to form a memory cell array.
  • the transistor 300 is provided over the substrate 311 and includes a conductor 316 which functions as a gate, an insulator 315 which functions as a gate insulator, a semiconductor region 313 which is a part of the substrate 311, and a low region which functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween. Note that the conductor 316 may be formed using a material whose work function is adjusted. Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion. Further, although the case where a part of the semiconductor substrate is processed to form the convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 illustrated in FIG. 19 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric.
  • the insulator 130 is preferably an insulator that can be used as the insulator 286 described in the above embodiment.
  • the conductor 112 provided on the conductor 246 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 112 and the conductor 110 each have a single-layer structure in FIG. 19, the structure is not limited to this structure and may have a stacked structure of two or more layers.
  • a conductor having a barrier property and a conductor having high adhesion to the conductor having high conductivity may be formed between the conductor having barrier property and the conductor having high conductivity.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. Etc. may be used, and they can be provided as a laminated layer or a single layer.
  • the capacitor 100 has an insulator having a high dielectric constant (high-k), so that a sufficient capacity can be secured, and an insulator having a large dielectric strength improves the dielectric strength and the capacitance. Electrostatic breakdown of the device 100 can be suppressed.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant), gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, , An oxide containing silicon and hafnium, an oxynitride containing silicon and hafnium, or a nitride containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon and nitrogen are used. Examples thereof include added silicon oxide, silicon oxide having pores, or resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as an interlayer film over the transistor 300. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328, a conductor 330, and the like which are electrically connected to the capacitor 100 or the transistor 200. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded in the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 has a function as a plug or a wiring which is electrically connected to the capacitor 100 or the transistor 300.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 functioning as a plug.
  • the insulator 217 is provided in contact with the inner walls of the openings formed in the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surface of the conductor 205 in some cases.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. Since the insulator 217 is provided in contact with the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen are transferred from the insulator 210 or the insulator 216, or the like. Mixing into the oxide 230 through the body 218 can be suppressed.
  • silicon nitride is preferable because it has a high blocking property against hydrogen. Further, oxygen contained in the insulator 210 or the insulator 216 can be prevented from being absorbed by the conductor 218.
  • the insulator 217 can be formed by a method similar to that of the insulator 241.
  • a PEALD method may be used to form a silicon nitride film and anisotropic etching may be used to form an opening reaching the conductor 356.
  • the insulators that can be used as the interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, metal nitride oxides, etc., which have insulating properties.
  • the material may be selected depending on the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like have insulators with low relative permittivity.
  • the insulator may include silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, silicon oxide having holes, or a resin.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or silicon oxide having holes. And a laminated structure of a resin.
  • silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, for the insulator 214, the insulator 211, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium.
  • the insulator containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or as a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium.
  • a material containing at least one metal element selected from ruthenium, ruthenium, and the like can be used.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material for example, as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like, a metal material, an alloy material, a metal nitride material, a metal oxide material, or the like formed using any of the above materials.
  • the conductive material of can be used as a single layer or a laminate. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the insulator 241 is preferably provided between the insulator 240 and the insulator 280 having excess oxygen and the conductor 240.
  • the insulator 241 is provided in contact with the insulator 222, the insulator 272, the insulator 273, the insulator 282, the insulator 283, and the insulator 284, the insulator 224 and the transistor 200 have barrier properties.
  • a structure for sealing can be formed with the insulator.
  • the excess oxygen contained in the insulator 224 and the insulator 280 can be suppressed from being absorbed by the conductor 240. Further, with the insulator 241, hydrogen, which is an impurity, can be suppressed from diffusing into the transistor 200 through the conductor 240.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferable.
  • silicon nitride silicon nitride oxide, aluminum oxide, hafnium oxide, or the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide can be used.
  • the transistor 200 is preferably sealed with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. .. With such a structure, hydrogen contained in the insulator 274, the insulator 150, and the like can be prevented from entering the insulator 280 and the like.
  • the conductor 240 penetrates the insulator 284, the insulator 283, and the insulator 282, and the conductor 218 penetrates the insulator 214, the insulator 212, and the insulator 211.
  • the insulator 241 is provided in contact with the conductor 240
  • the insulator 217 is provided in contact with the conductor 218. Accordingly, hydrogen mixed in the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 through the conductor 240 and the conductor 218 is reduced. can do.
  • the transistor 200 is more reliably sealed with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, the insulator 284, the insulator 241, and the insulator 217.
  • impurities such as hydrogen contained in the insulator 274 and the like can be prevented from entering from the outside.
  • the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 are formed by a film formation method using a gas in which hydrogen atoms are reduced or removed as described in the above embodiment. It is preferably formed. Accordingly, the hydrogen concentration of the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 can be reduced.
  • the hydrogen concentration of the silicon-based insulating film near the transistor 200 can be reduced and the hydrogen concentration of the oxide 230 can be reduced.
  • a dicing line (may be referred to as a scribe line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, first, after forming a groove (dicing line) for dividing a semiconductor element on a substrate, cutting may be performed at the dicing line to divide (divide) into a plurality of semiconductor devices.
  • the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, and the insulator 216 are provided in the vicinity of a region serving as a dicing line which is provided on the outer edge of the memory cell including the plurality of transistors 200. Openings are provided in the insulator 214 and the insulator 212.
  • openings are provided in the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and the insulator 212, the insulator 211, It contacts the insulator 283.
  • openings are provided in the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, and the insulator 214 so that the insulator 212 and the insulator 283 are in contact with each other. May be.
  • the insulator 212 and the insulator 283 may be formed using the same material and the same method.
  • adhesion can be improved.
  • the transistor 200 can be wrapped with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • At least one of the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 has a function of suppressing diffusion of oxygen, hydrogen, and water. Therefore, by dividing the substrate for each circuit region in which the semiconductor element described in this embodiment is formed, even when processed into a plurality of chips, impurities such as hydrogen or water are generated from the side surface direction of the divided substrate. It is possible to prevent the contamination and the diffusion to the transistor 200.
  • the oxide in which the channel in the transistor 200 is formed can be an oxide semiconductor with low density of defect states and stable characteristics. That is, variation in electrical characteristics of the transistor 200 can be suppressed and reliability can be improved.
  • the shape of the capacitor 100 is a planar type, but the memory device described in this embodiment is not limited to this.
  • the shape of the capacitive element 100 may be a cylinder type.
  • the memory device illustrated in FIG. 20 is similar to the semiconductor device illustrated in FIG. 19 in the structure below the insulator 150.
  • the capacitor element 100 illustrated in FIG. 20 includes an insulator 150 over the insulator 130, an insulator 142 over the insulator 150, and a conductor 115 arranged in the insulator 150 and an opening formed in the insulator 142. And an insulator 145 over the conductor 115 and the insulator 142, a conductor 125 over the insulator 145, and an insulator 152 over the conductor 125 and the insulator 145.
  • at least a part of the conductor 115, the insulator 145, and the conductor 125 is placed in the openings formed in the insulator 150 and the insulator 142.
  • the conductor 115 functions as a lower electrode of the capacitor 100
  • the conductor 125 functions as an upper electrode of the capacitor 100
  • the insulator 145 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode face each other across the dielectric not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 142 preferably functions as an etching stopper when the opening of the insulator 150 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the opening formed in the insulator 150 and the insulator 142 as viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a shape in which corners are curved in the polygonal shape.
  • the shape may be circular including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap with each other in the top view is large. With such a structure, the area occupied by the semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
  • the conductor 115 is arranged in contact with the openings formed in the insulator 142 and the insulator 150. It is preferable that the top surface of the conductor 115 substantially match the top surface of the insulator 142. Further, the lower surface of the conductor 115 is in contact with the conductor 110 through the opening of the insulator 130.
  • the conductor 115 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used as the conductor 205 may be used.
  • the insulator 145 is arranged so as to cover the conductor 115 and the insulator 142.
  • the insulator 145 is preferably formed by an ALD method, a CVD method, or the like.
  • the insulator 145 includes, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and nitride.
  • Hafnium or the like may be used and can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material having a large dielectric strength such as silicon oxynitride or a material having a high dielectric constant (high-k) for the insulator 145.
  • a stacked structure of a material having high dielectric strength and a high dielectric constant (high-k) material may be used.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant)
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium is used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like there are silicon oxide, resin, and the like.
  • an insulating film in which silicon nitride formed by an ALD method, silicon oxide formed by a PEALD method, and silicon nitride formed by an ALD method are stacked in this order can be used. By using such an insulator having a large dielectric strength, the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 125 is arranged so as to fill the openings formed in the insulator 142 and the insulator 150.
  • the conductor 125 is electrically connected to the wiring 1005 through the conductor 140 and the conductor 153.
  • the conductor 125 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used as the conductor 205 may be used.
  • the conductor 153 is provided on the insulator 154 and covered with the insulator 156.
  • a conductor that can be used for the conductor 112 may be used, and for the insulator 156, an insulator that can be used for the insulator 152 may be used.
  • the conductor 153 is in contact with the top surface of the conductor 140 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • FIG. 21 illustrates an example of a memory device using the semiconductor device which is one embodiment of the present invention.
  • the memory device illustrated in FIG. 21 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the negative potential of the second gate of the transistor 200 is held in this structure, the first gate-source voltage and the second gate-source voltage of the transistor 400 are 0V.
  • the second gate voltage of the transistor 200 can be reduced without supplying power to the transistor 200 and the transistor 400.
  • the negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold the memory content for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a first gate of the transistor 200, and the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. ..
  • the wiring 1007 is electrically connected to the source of the transistor 400
  • the wiring 1008 is electrically connected to the first gate of the transistor 400
  • the wiring 1009 is electrically connected to the second gate of the transistor 400
  • the wiring 1010. Are electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 21 can form a memory cell array by arranging the memory device in a matrix, like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 may be provided in a smaller number than the transistor 200. Further, in the memory device illustrated in FIG. 21, as in the memory device illustrated in FIG. 19, the transistor 200 and the transistor 400 are replaced with an insulator 211, an insulator 212, an insulator 214, an insulator 287, an insulator 282, It can be sealed with the insulator 283 and the insulator 284.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) which functions as a first gate, a conductor 405 which functions as a second gate, an insulator 222 which functions as a gate insulating layer, and an insulator. 224 and the insulator 450, the oxide 430c having a channel formation region, the conductor 442a, the oxide 443a, the oxide 431a, and the oxide 431b which function as a source, and the conductor 442b and the oxide which function as a drain. 443b, the oxide 432a, and the oxide 432b.
  • a conductor functioning as a plug is provided in contact with the conductors 442a and 442b.
  • the conductor 405 and the conductor 205 are formed in the same layer.
  • the oxide 431a and the oxide 432a and the oxide 230a are formed in the same layer, and the oxide 431b and the oxide 432b and the oxide 230b are formed in the same layer.
  • the conductor 442a, the conductor 442b, and the conductor 242 are formed in the same layer.
  • the oxide 443a, the oxide 443b, and the oxide 243 are formed in the same layer.
  • the oxide 430c and the oxide 230c are formed in the same layer.
  • the insulator 450 and the insulator 250 are formed in the same layer.
  • the conductor 460 and the conductor 260 are formed in the same layer.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water. Accordingly, the threshold voltage of the transistor 400 can be increased, the off-state current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely reduced.
  • FIG. 22 illustrates an example of a semiconductor device (memory device) according to one embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of a semiconductor device having the memory device 290.
  • the memory device 290 illustrated in FIG. 22 includes a capacitor device 292 in addition to the transistor 200 illustrated in FIGS. 7A to 7D. 22 corresponds to a cross-sectional view of the transistor 200 in the channel length direction.
  • the capacitive device 292 includes a conductor 242b, an insulator 272 provided over the conductor 242b, an insulator 273, and a conductor 294 provided over the insulator 273. That is, the capacitance device 292 constitutes a MIM (Metal-Insulator-Metal) capacitance. Note that one of the pair of electrodes included in the capacitor device 292, that is, the conductor 242b can also serve as a source electrode or a drain electrode of the transistor. The dielectric layer included in the capacitor device 292 can also serve as a protective layer provided in the transistor, that is, the insulator 272 and the insulator 273.
  • MIM Metal-Insulator-Metal
  • part of the manufacturing process of the transistor 200 can be used in the manufacturing process of the capacitor device 292, so that the semiconductor device can have high productivity.
  • one of the pair of electrodes included in the capacitor device 292, that is, the conductor 242b also serves as a source electrode or a drain electrode of the transistor 200; thus, the area where the transistor 200 and the capacitor device 292 are provided can be reduced. Is possible.
  • conductor 294 for example, a material that can be used for the conductor 242 may be used.
  • FIG. 23A is a cross-sectional view in the channel length direction of a semiconductor device 600 including the transistor 200a, the transistor 200b, the capacitive device 292a, and the capacitive device 292b.
  • the semiconductor device 600 has a line-symmetrical structure with the dashed-dotted line A3-A4 as the axis of symmetry.
  • the conductor 242c serves as one of a source electrode and a drain electrode of the transistor 200a and one of a source electrode and a drain electrode of the transistor 200b.
  • the conductor 246 which functions as a wiring and the conductor 240 which also functions as a plug also serve as a connection between the transistor 200a and the transistor 200b.
  • the two transistors, the two capacitive devices, and the connection between the wiring and the plug are configured as described above, whereby a semiconductor device which can be miniaturized or highly integrated can be provided.
  • the configuration example of the semiconductor device illustrated in FIGS. 7A to 7D and FIG. 22 can be referred to.
  • the transistor 200a, the transistor 200b, the capacitor device 292a, and the capacitor device 292b are given as examples of the structure of the semiconductor device in the above, the semiconductor device described in this embodiment is not limited to this.
  • the semiconductor device 600 and a semiconductor device having a structure similar to that of the semiconductor device 600 may be connected to each other through a capacitor portion.
  • a semiconductor device including the transistor 200a, the transistor 200b, the capacitor device 292a, and the capacitor device 292b is referred to as a cell.
  • the above description of the transistor 200a, the transistor 200b, the capacitor device 292a, and the capacitor device 292b can be referred to.
  • 23B is a cross-sectional view in which a semiconductor device 600 including the transistor 200a, the transistor 200b, the capacitor device 292a, and the capacitor device 292b, and a cell having a structure similar to that of the semiconductor device 600 are connected to each other through a capacitor portion.
  • the conductor 294b functioning as one electrode of the capacitor device 292b included in the semiconductor device 600 also serves as one electrode of the capacitor device included in the semiconductor device 601 having the same structure as the semiconductor device 600.
  • the conductor 294a which functions as one electrode of the capacitor device 292a included in the semiconductor device 600 is provided on the left side of the semiconductor device 600, that is, in one of the capacitor devices of the semiconductor device which are adjacent to each other in the A1 direction in FIG. 23B. Also serves as an electrode.
  • the right side of the semiconductor device 601, that is, the cell in the A2 direction in FIG. 23B has the same configuration. That is, a cell array (also referred to as a memory device layer) can be formed.
  • the interval between adjacent cells can be reduced, so that the projected area of the cell array can be reduced and high integration can be achieved.
  • the transistor 200a, the transistor 200b, the capacitor device 292a, and the capacitor device 292b with the structure described in this embodiment, the area of the cell is reduced and a semiconductor device including a cell array is downsized or improved. It can be integrated.
  • FIG. 24 shows a cross-sectional view of a structure in which the cell array 610 is laminated in n layers. As shown in FIG. 24, by stacking a plurality of cell arrays (cell arrays 610_1 to 610_n), the cells can be integrated and arranged without increasing the area occupied by the cell arrays. That is, a 3D cell array can be configured.
  • ⁇ Modification 3 of Memory Device>> 25 illustrates an example in which the memory unit 470 includes a transistor layer 413 including a transistor 200T and four memory device layers 415 (memory device layers 415_1 to 415_4).
  • Each of the memory device layers 415_1 to 415_4 has a plurality of memory devices 420.
  • the memory device 420 is electrically connected to the memory device 420 included in the different memory device layer 415 and the transistor 200T included in the transistor layer 413 through the conductor 424 and the conductor 205.
  • the memory unit 470 is sealed by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 (hereinafter, referred to as a sealing structure for convenience). ).
  • An insulator 274 is provided around the insulator 284.
  • a conductor 440 is provided in the insulator 274, the insulator 284, the insulator 283, and the insulator 211, and is electrically connected to the element layer 411.
  • an insulator 280 is provided inside the sealing structure.
  • the insulator 280 has a function of releasing oxygen by heating.
  • the insulator 280 has an excess oxygen region.
  • the insulator 211, the insulator 283, and the insulator 284 are preferably materials having a function of high blocking property against hydrogen. Further, the insulator 214, the insulator 282, and the insulator 287 are preferably a material having a function of trapping hydrogen or fixing hydrogen.
  • silicon nitride, silicon nitride oxide, or the like can be given as the material having the function of having a high blocking property against hydrogen.
  • silicon nitride, silicon nitride oxide, or the like can be given as the material having the function of having a high blocking property against hydrogen.
  • the material having a function of capturing hydrogen or fixing hydrogen include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the barrier property is a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • a crystal structure of a material used for the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 may be used.
  • an amorphous aluminum oxide film is preferably used as a material having a function of capturing hydrogen or fixing hydrogen.
  • Amorphous aluminum oxide may have a larger amount of trapping and fixing hydrogen than aluminum oxide having high crystallinity.
  • excess oxygen in the insulator 280 can be modeled as follows with respect to diffusion of hydrogen in the oxide semiconductor in contact with the insulator 280.
  • Hydrogen existing in the oxide semiconductor diffuses to another structure through the insulator 280 which is in contact with the oxide semiconductor.
  • the hydrogen reacts with excess oxygen in the insulator 280 to form an OH bond, and diffuses in the insulator 280 as OH.
  • a hydrogen atom having an OH bond is an atom in the insulator 282 (e.g., a metal atom, etc.) when reaching a material (typically, the insulator 282) having a function of trapping hydrogen or fixing hydrogen. ), and is trapped or fixed in the insulator 282.
  • the excess oxygen having the OH bond remains in the insulator 280 as excess oxygen. That is, it is highly possible that excess oxygen in the insulator 280 plays a bridging role in the diffusion of hydrogen.
  • the semiconductor device manufacturing process is one of the important factors.
  • the insulator 280 having excess oxygen is formed over the oxide semiconductor, and then the insulator 282 is formed.
  • heat treatment is preferably performed. Specifically, the heat treatment is performed in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen at a temperature of 350° C. or higher, preferably 400° C. or higher.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, more preferably 8 hours or longer.
  • hydrogen in the oxide semiconductor can diffuse outward through the insulator 280, the insulator 282, and the insulator 287. That is, the absolute amount of hydrogen existing in the oxide semiconductor and in the vicinity of the oxide semiconductor can be reduced.
  • the insulator 283 and the insulator 284 are formed. Since the insulator 283 and the insulator 284 are materials having a high blocking property with respect to hydrogen, the hydrogen diffused outward or the hydrogen existing outside is treated inside, specifically, an oxide semiconductor or an insulator. It is possible to suppress entry into the body 280 side.
  • the above heat treatment has been described as an example of the structure performed after the insulator 282 is formed; however, the present invention is not limited to this.
  • the above heat treatment may be performed after each of the transistor layer 413 and the memory device layers 415_1 to 415_3.
  • hydrogen is diffused outward by the above heat treatment, hydrogen is diffused above or in the lateral direction of the transistor layer 413.
  • heat treatment is performed after formation of the memory device layers 415_1 to 415_3, hydrogen is diffused upward or laterally.
  • the insulator 211 and the insulator 283 are bonded to each other, whereby the above-described sealing structure is formed.
  • a semiconductor device using an oxide semiconductor with reduced hydrogen concentration can be provided. Therefore, a highly reliable semiconductor device can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided.
  • an OS transistor in some cases
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 26A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 has, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from the memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470 and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as the data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has a row decoder, a word line driver circuit, and the like, for example, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400 as power supply voltages. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the memory device 1400.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) input from the outside to generate control signals for the row decoder and the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the structure of the memory cell MC, the number of memory cells MC in one column, and the like. Further, the number of wirings that connect the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cells MC in one row, and the like.
  • FIG. 26A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • [DOSRAM] 27A to 27C show examples of circuit configurations of memory cells of DRAM.
  • a DRAM including a 1-OS transistor 1-capacitive element memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 illustrated in FIG. 27A includes the transistor M1 and the capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 is connected.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable to apply a low-level potential to the wiring CAL at the time of writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 27A corresponds to the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200 and the capacitor CA corresponds to the capacitor device 292.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the back gate of the transistor M1 may be connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG. 27C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leak current of the transistor M1 can be made extremely small. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the sense amplifier is provided so as to overlap under the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced and the storage capacity of the memory cell can be reduced.
  • [NOSRAM] 27D to 27G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 27D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a top gate (may be simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitor CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 is connected.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable to apply a low-level potential to the wiring CAL during data writing, during data retention, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 shown in FIG. 27D corresponds to the storage device shown in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 1003, the wiring WOL is the wiring 1004, the wiring BGL is the wiring 1006, and the wiring CAL is the wiring. 1005, the wiring RBL corresponds to the wiring 1002, and the wiring SL corresponds to the wiring 1001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the back gate of the transistor M2 may be connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG. 27F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are integrated into one wiring BIL like the memory cell 1477 illustrated in FIG. 27G.
  • the transistor 200 can be used as the transistor M2
  • the transistor 300 can be used as the transistor M3
  • the capacitor 100 can be used as the capacitor CB.
  • an OS transistor as the transistor M2
  • the leak current of the transistor M2 can be made extremely small. Accordingly, the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is very small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in the channel formation region (hereinafter, also referred to as Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be formed using only n-type transistors.
  • FIG. 27H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 27H includes transistors M4 to M6 and a capacitor CC.
  • the capacitive element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring which gives a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be formed using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5, M6, and the capacitor 100 can be used as the capacitor CC.
  • the leak current of the transistor M4 can be made extremely small.
  • peripheral circuit 1411 the memory cell array 1470, and the like shown in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIG. 28 shows various storage devices layer by layer.
  • a storage device located in the upper layer is required to have a high access speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • a memory, an SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), and a 3D NAND memory that are mixedly mounted as a register in an arithmetic processing unit such as a CPU are shown in order from the top layer.
  • the memory that is embedded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and so is frequently accessed by the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used for cache, for example.
  • the cache has a function of copying a part of the information held in the main memory and holding it. By duplicating frequently used data in the cache, the access speed to the data can be increased.
  • the DRAM is used as, for example, a main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of DRAM is approximately 0.1 to 0.3 Gbit/mm 2 .
  • the 3D NAND memory is used for storage, for example.
  • the storage has a function of holding data that needs to be stored for a long time, various programs used in the arithmetic processing device, and the like. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the storage density of a storage device used for storage is approximately 0.6 to 6.0 Gbit/mm 2 .
  • the storage device of one embodiment of the present invention has high operation speed and can hold data for a long time.
  • the storage device of one embodiment of the present invention can be preferably used as a storage device located in a boundary area 901 including both a hierarchy where a cache is located and a hierarchy where a main memory is located. Further, the storage device of one embodiment of the present invention can be favorably used as a storage device located in the boundary area 902 including both the hierarchy where the main memory is located and the hierarchy where the storage is located.
  • the storage device can be suitably used as a storage device used for servers, notebook PCs, smartphones, game machines, image sensors, IoT (Internet of Things), healthcare, and the like.
  • FIGS. 29A and 29B An example of a chip 1200 in which a semiconductor device of the present invention is mounted is shown with reference to FIGS. 29A and 29B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • the technique of integrating a plurality of circuits (systems) on a single chip in this manner may be referred to as a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200, and is connected to a first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 29B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the mother board 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in any of the above embodiments can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided in the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories included in the CPU 1211 and the GPU 1212, Further, after the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog-calculation unit 1213 may be provided with the product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network).
  • a circuit for network security may be included.
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be called a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. Moreover, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, portable (carry-out) game machines, and the like. Further, a product-sum operation circuit using the GPU 1212 allows deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), self-encoders, deep Boltzmann machines (DBM), deep belief networks ( The chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • This embodiment mode shows an example of an electronic component and an electronic device in which the memory device or the like described in the above embodiment mode is incorporated.
  • FIG. 30A shows a perspective view of electronic component 700 and a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 30A has a storage device 720 in a mold 711.
  • FIG. 30A is partially omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 outside the mold 711.
  • the land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the memory device 720 by the wire 714.
  • the electronic component 700 is mounted on the printed board 702, for example.
  • the mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them to each other on the printed board 702.
  • the storage device 720 has a drive circuit layer 721 and a storage circuit layer 722.
  • FIG. 30B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package board 732 (printed board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the storage device 720 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, a GPU, or an FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided over the interposer 731 to an electrode provided over the package substrate 732.
  • an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • the interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since the silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • a heat sink heat dissipation plate
  • the heights of the integrated circuits provided on the interposer 731 are uniform.
  • the memory device 720 and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 to mount the electronic component 730 on another substrate.
  • FIG. 30B shows an example in which the electrode 733 is formed of a solder ball.
  • BGA All Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another board by using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-adhesive method
  • QFN Quad-on-Flade
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (eg, an SD card), a USB memory, an SSD (solid state drive), and the like.
  • 31A to 31E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 31A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 31B is a schematic diagram of the external appearance of the SD card
  • FIG. 31C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 31D is a schematic diagram of the external appearance of the SSD
  • FIG. 31E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • the semiconductor device according to one embodiment of the present invention can be used for a processor such as a CPU or a GPU, or a chip.
  • 32A to 32H illustrate specific examples of electronic devices each including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic device include a relatively large screen such as a television device, a monitor for a desktop or notebook information terminal, a digital signage (digital signage), a large game machine such as a pachinko machine, and the like.
  • electronic devices including, a digital camera, a digital video camera, a digital photo frame, an electronic book reader, a mobile phone, a portable game machine, a personal digital assistant, a sound reproducing device, and the like.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving the signal with the antenna, images, information, and the like can be displayed on the display portion.
  • the antenna may be used for contactless power transmission.
  • the electronic device includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It has a function of measuring voltage, electric power, radiation, flow rate, humidity, gradient, vibration, odor or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), wireless communication It can have a function, a function of reading a program or data recorded in a recording medium, and the like.
  • 32A to 32H show examples of electronic devices.
  • FIG. 32A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102.
  • a touch panel is provided in the display portion 5102 and a button is provided in the housing 5101 as an input interface.
  • the information terminal 5100 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5102, recognizes a character or a figure input by a user on a touch panel included in the display unit 5102, An application displayed on the display portion 5102, an application for biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 32B shows a notebook information terminal 5200.
  • the laptop information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the notebook information terminal 5200, new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are shown as examples of the electronic device in FIGS. 32A and 32B, but information terminals other than the smartphone and the notebook information terminal can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDA (Personal Digital Assistant), desktop information terminals, workstations, and the like.
  • FIG. 32C shows a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housings 5302 and 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. This allows a plurality of players to play the game at the same time.
  • the chip described in any of the above embodiments can be incorporated in chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 32D shows a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a game machine with low power consumption can be realized.
  • low power consumption can reduce heat generation from a circuit, so that the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the mobile game machine 5300 having artificial intelligence can be realized.
  • the artificial intelligence can configure the game player as an anthropomorphic person. You can play games.
  • 32C and 32D illustrate a portable game machine and a stationary game machine as examples of the game machine
  • the game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a batting practice pitching machine installed in a sports facility, or the like. Are listed.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 32E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 32F is a diagram showing a rack mount computer 5502 included in the super computer 5500.
  • the super computer 5500 has a rack 5501 and a plurality of rack mount computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in any of the above embodiments can be mounted on the substrates.
  • Super computer 5500 is a large computer mainly used for scientific and technological calculations. Scientific calculation requires high-speed processing of a huge amount of calculation, resulting in high power consumption and high chip heat generation.
  • the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized.
  • low power consumption can reduce heat generation from a circuit, so that the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 32E and 32F show a supercomputer as an example of a large computer, but a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • Examples of large-sized computers to which the GPU or chip of one embodiment of the present invention is applied include computers (servers) that provide services, large-sized general-purpose computers (mainframes), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving object and around the driver's seat of the automobile.
  • FIG. 32G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a moving body. 32G, in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard, the display panel 5704 attached to the pillar is illustrated.
  • the display panels 5701 to 5703 can provide various other information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like.
  • the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided outside the automobile, the blind spot can be compensated and the safety can be improved. In addition, by displaying an image that complements the invisible portion, it is possible to confirm the safety more naturally and comfortably.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile.
  • the chip can be used for a system that performs road guidance, danger prediction, and the like.
  • Information such as road guidance and risk prediction may be displayed on the display panels 5701 to 5704.
  • a car is described as an example of the moving body, but the moving body is not limited to the car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • FIG. 32H shows an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the food items stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuff, and the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature to match the food.
  • an electric refrigerator-freezer is described as an example of the electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner including an air conditioner, Examples include washing machines, dryers and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, the application example of the artificial intelligence, the effect, and the like can be appropriately combined with the description of other electronic devices.
  • the aggregation morphology of the metal oxide film was analyzed. Specifically, Selected Area Electron Diffraction (SAED) was performed on the sample having the metal oxide film. Further, the sample was observed using a dark field observation method and a bright field observation method.
  • SAED Selected Area Electron Diffraction
  • the sample includes a substrate 800, an oxide film 801 over the substrate 800, and a metal oxide film 802 over the oxide film 801.
  • the substrate 800 is a substrate containing silicon.
  • the oxide film 801 is a 100-nm-thick silicon oxide film formed by heat-treating the surface of the substrate 800 in a hydrogen chloride (HCl) atmosphere.
  • the metal oxide film 802 is an IGZO film with a thickness of 3 ⁇ m formed by a sputtering method.
  • the film forming pressure was 0.4 Pa
  • the film forming power was 500 W
  • the substrate temperature was 200° C.
  • the distance between the target and the substrate was 60 nm.
  • FIB Focused Ion Beam
  • SAED was performed on the cross-section observation sample.
  • a transmission electron microscope "H-9500” manufactured by Hitachi High Technologies was used for SAED.
  • the diameter of the SAED measurement region (sometimes referred to as the restricted visual field region) is about 3 ⁇ m.
  • the intensity of the electron beam spot can be increased in the selected area diffraction pattern obtained by performing SAED.
  • FIG. 33B and 33C show selected area diffraction patterns of the cross-section observation sample obtained by performing SAED.
  • the selected-field regions of the selected-field diffraction pattern are a region 810 and a region 811 indicated by a dotted circle in FIG. 33A, respectively. That is, FIG. 33B is a selected-area diffraction pattern when the selected-area is located on the metal oxide film 802. Further, FIG. 33C is a selected area diffraction pattern in the case where the selected area is over the metal oxide film 802, the oxide film 801, and the substrate 800.
  • the spot observed at the center is the spot of the transmitted wave (000).
  • the arcuate spot observed above the center shown in the area surrounded by the dotted line in FIG. 33B is the spot of the diffracted wave (009). From FIG. 33B, it is found that the metal oxide film 802 is a CAAC-IGZO film.
  • the bright field electron microscope image (also called bright field image) of the cross-section observation sample was observed using the bright field observation method, which is a method of extracting transmitted light and forming an image.
  • the transmitted wave used for imaging is extracted by arranging an objective diaphragm so that the transmitted wave is transmitted and the diffracted wave is blocked.
  • a transmission electron microscope "H-9500” manufactured by Hitachi High-Technologies Corporation was used for the observation of the bright field image.
  • FIG. 34 shows the bright-field image of the cross-section observation sample.
  • FIG. 34 is a bright-field image of the metal oxide film 802 and the oxide film 801.
  • the metal oxide film 802 had regions each having a size of several tens nm and different alignment order.
  • a dark field observation method that is a method of extracting and forming an image of a specific diffracted wave is used, and An electron microscope image (also referred to as a dark field image) was observed.
  • the diffracted wave used for imaging is extracted by arranging an objective diaphragm so that the diffracted wave is transmitted and the transmitted wave is blocked.
  • the dark-field image may be a dark-field image when the spot of the diffracted wave observed in the selected-field diffraction pattern is extracted by the objective diaphragm. ..
  • a transmission electron microscope "H-9500" manufactured by Hitachi High-Technologies Corporation was used for the observation of the dark field image.
  • FIG. 35A shows the selected area electron diffraction pattern of the cross-section observation sample.
  • FIG. 35A is a selected area diffraction pattern of a cross-section observation sample near the surface of the metal oxide film 802.
  • FIGS. 35B to 35D dark field images of the cross-section observation sample are shown in FIGS. 35B to 35D.
  • 35B to 35D are dark-field images near the surface of the metal oxide film 802, which utilize the spots of the diffracted wave (009) observed in the selected-area diffraction pattern shown in FIG. 35A.
  • FIG. 35B is a dark-field image in the case where a region 820 (on the left side of the spot of the diffracted wave (009)) indicated by a dotted line in FIG. 35A is extracted by the objective aperture.
  • FIG. 35C is a dark-field image when the region 821 (the center of the spot of the diffracted wave (009) and its periphery) indicated by the dotted line in FIG. 35A is extracted by the objective aperture.
  • FIG. 35D is a dark field image when the region 822 (on the right side of the spot of the diffracted wave (009)) shown by the dotted line in FIG. 35A is extracted by the objective aperture. Note that the dark-field images shown in FIGS. 35B to 35D are formed in the vicinity of the surface of the metal oxide film 802, which is the uppermost portion, and have the same visual field.
  • FIG. 36A shows the selected area diffraction pattern of the thinned cross-section observation sample.
  • FIG. 36A is a selected area diffraction pattern of a thin section observation sample near the oxide film 801.
  • FIGS. 36B to 36D dark field images of the thinned cross-section observation sample are shown in FIGS. 36B to 36D.
  • 36B to 36D are dark field images in the vicinity of the oxide film 801 using the spot of the diffracted wave (009) observed in the selected area diffraction pattern shown in FIG. 36A.
  • FIG. 36B is a dark field image when the area 830 (on the left side of the spot of the diffracted wave (009)) shown by the dotted line in FIG. 36A is extracted by the objective aperture.
  • FIG. 36C is a dark-field image when the area 831 (the center of the spot of the diffracted wave (009) and its periphery) shown by the dotted line in FIG. 36A is extracted by the objective aperture.
  • FIG. 36D is a dark field image when the region 832 (right side of the spot of the diffracted wave (009)) indicated by the dotted line in FIG. 36A is extracted by the objective aperture. Note that the dark-field images shown in FIGS. 36B to 36D are formed in the vicinity of the oxide film 801, and all have the same visual field.
  • a strip-shaped contrast having a width of about 10 nm and showing an alignment region extending in the direction normal to the substrate surface was obtained. Furthermore, in the metal oxide film 802, the growth of the crystal layer starts at a point where the distance from the interface with the oxide film 801 is less than 1 nm, and the metal oxide film 802 is oriented with an inclination of 2 to 3 degrees in the normal direction to the substrate surface. I was able to confirm that.
  • the spot of the diffraction wave (100) of the plane observation sample was extracted with the objective aperture.
  • the dark field image of the case was observed.
  • an atomic resolution analytical electron microscope “JEM-ARM200F” manufactured by JEOL Ltd. was used for the observation of the selected area electron diffraction pattern and the dark field image of the flat surface observation sample.
  • FIG. 37A shows a selected area electron diffraction pattern of the sample for plane observation.
  • FIG. 37A is a selected area diffraction pattern of a sample for planar observation of the metal oxide film 802.
  • FIGS. 37B to 37D are dark-field images of the metal oxide film 802 using spots of the diffracted wave (100) observed in the selected-area diffraction pattern shown in FIG. 37A.
  • FIG. 37B is a dark-field image when the region 840 indicated by the dotted line in FIG. 37A (on the left side of the spot of one diffracted wave (100)) is extracted by the objective aperture.
  • FIG. 37C is a dark-field image when the area 841 (the center of the spot of one diffracted wave (100) and its periphery) shown by the dotted line in FIG. 37A is extracted by the objective aperture.
  • FIG. 37B is a dark-field image when the region 840 indicated by the dotted line in FIG. 37A (on the left side of the spot of one diffracted wave (100)) is extracted by the objective aperture.
  • FIG. 37C is a dark-field image when the area 841 (the center of the spot of one diffracted wave (100) and its periphery
  • FIG. 37D is a dark field image when the region 842 (on the right side of the spot of one diffracted wave (100)) indicated by the dotted line in FIG. 37A is extracted by the objective aperture.
  • the dark field images shown in FIGS. 37B to 37D all have the same field of view.
  • the alignment order represented by the spots of the diffracted wave (100) is distributed with a size of about 100 nm, and the alignment region inclined by several degrees is connected to the vertical alignment region. It was observed as the contrast of the dark field image.
  • Troll logic circuit 1470: memory cell array, 1471: memory cell, 1472: memory cell, 1473: memory cell, 1474: memory cell, 1475: memory cell, 1476: memory cell, 1477: memory cell, 1478: memory cell, 5100.

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

微細化または高集積化が可能な半導体装置を提供する。 トランジスタを有する半導体装置であって、トランジスタは、第１の導電体と、第１の導電体上の 第１の絶縁体と、第１の絶縁体上の、溝部が設けられた酸化物と、酸化物の、溝部と重ならない領 域に配置される、第２の導電体、および第３の導電体と、第２の導電体および第３の導電体の間に、 かつ、酸化物の溝部に配置される第２の絶縁体と、第２の絶縁体上の第４の導電体と、を有し、第 ４の導電体の底面は、第２の導電体の底面、および第３の導電体の底面よりも低く、トランジスタ のチャネル長方向の断面視において、溝部の底面の端部は、曲率を有する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。トランジスタを高密度に集積する手段の一つとして、トランジスタの微細化に対する開発が進められている。しかしながら、トランジスタを微細化することで、短チャネル効果が発現する懸念がある。
　トランジスタの微細化による短チャネル効果の発現を抑制するために、半導体基板表面に設けたＵ字型の溝にチャネルを形成することで、チャネル長が実効的に長くなる半導体装置が開示されている（特許文献１参照）。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
特開平９−１４８５７６
　電子機器の小型化、軽量化に伴い、電子機器が有する半導体装置の微細化、高集積化が要求されている。半導体装置の微細化、高集積化を図るには、半導体装置が有するトランジスタの占有面積を縮小する必要がある。トランジスタの占有面積を縮小するには、例えば、ソース−ドレイン間距離を近づけることが有効である。しかしながら、ソース−ドレイン間距離を近づけると、短チャネル効果が発現する可能性がある。
　短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　そこで、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、トランジスタ特性のばらつきが少ない半導体装置を提供することを課題の一とする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、溝部が設けられた酸化物と、酸化物の、溝部と重ならない領域に配置される、第２の導電体、および第３の導電体と、第２の導電体および第３の導電体の間に、かつ、酸化物の溝部に配置される第２の絶縁体と、第２の絶縁体上の第４の導電体と、を有し、第４の導電体の底面は、第２の導電体の底面、および第３の導電体の底面よりも低く、トランジスタのチャネル長方向の断面視において、溝部の底面の端部は、曲率を有する。
　上記半導体装置において、溝部の深さは、５ｎｍ以上３０ｎｍ以下である、ことが好ましい。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の酸化物と、第１の酸化物上の、第２の酸化物と、第２の酸化物上の、第２の導電体、第３の導電体、および、第２の導電体と第３の導電体との間に配置される第３の酸化物と、第３の酸化物上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、第２の導電体、および、第３の導電体上の、第３の絶縁体と、を有し、第４の導電体の上面は、第２の絶縁体の上面、および、第３の酸化物の上面と、略一致し、第２の酸化物は、第１の溝部を有し、第３の絶縁体は、第２の溝部を有し、第１の溝部の側壁は、第２の溝部の側壁と、略一致し、第４の導電体の底面は、第２の導電体の底面、および第３の導電体の底面よりも低く、トランジスタのチャネル長方向の断面視において、第１の溝部の底面の端部は、曲率を有する。
　上記半導体装置において、第１の溝部の深さは、５ｎｍ以上３０ｎｍ以下である、ことが好ましい。
　また、上記半導体装置において、第２の酸化物は、インジウムを有し、第３の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、または錫）と、亜鉛と、を有する、ことが好ましい。また、第２の酸化物において、主成分である金属元素に対するインジウムの原子数比は、第３の酸化物における、主成分である金属元素に対するインジウムの原子数比より大きい、ことが好ましい。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｃは、本発明の一態様に係るトランジスタの断面図である。
図２Ａは、実効チャネル長と、トランジスタのＶｓｈとの関係を示す図である。図２Ｂは、実効チャネル長と、トランジスタのｇｍの最大値との関係を示す図である。図２Ｃは、実効チャネル長と、トランジスタのＳ値との関係を示す図である。
図３は、実効チャネル長と、トランジスタのＤＩＢＬとの関係を示す図である。
図４は、実効チャネル長と、トランジスタの∂Ｖｓｈ／∂Ｖｂｇとの関係を示す図である。
図５Ａは、溝部の深さと、トランジスタのＶｓｈとの関係を示す図である。図５Ｂは、溝部の深さと、トランジスタのｇｍの最大値との関係を示す図である。図５Ｃは、溝部の深さと、トランジスタのＳ値との関係を示す図である。
図６は、溝部の深さと、トランジスタのＤＩＢＬとの関係を示す図である。
図７Ａは、本発明の一態様である半導体装置の上面図である。図７Ｂ乃至図７Ｄは、本発明の一態様である半導体装置の断面図である。
図８Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図８Ｂは、石英ガラスのＸＲＤスペクトルを説明する図である。図８Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図９Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図９Ｂ乃至図９Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１０Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１０Ｂ乃至図１０Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１１Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１１Ｂ乃至図１１Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１２Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１２Ｂ乃至図１２Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１３Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１３Ｂ乃至図１３Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１４Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１４Ｂ乃至図１４Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１５Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１５Ｂ乃至図１５Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１６Ａは、本発明の一態様である半導体装置の作製方法を示す上面図である。図１６Ｂ乃至図１６Ｄは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図１７Ａは、本発明の一態様である半導体装置の上面図である。図１７Ｂ乃至図１７Ｄは、本発明の一態様である半導体装置の断面図である。
図１８Ａおよび図１８Ｂは、本発明の一態様に係る半導体装置の断面図である。
図１９は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図２０は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図２１は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図２２は、本発明の一態様に係る半導体装置の断面図である。
図２３Ａおよび図２３Ｂは、本発明の一態様に係る半導体装置の断面図である。
図２４は、本発明の一態様に係る半導体装置の断面図である。
図２５は、本発明の一態様に係る半導体装置の断面図である。
図２６Ａは、本発明の一態様に係る記憶装置の構成例を示すブロック図である。図２６Ｂは、本発明の一態様に係る記憶装置の構成例を示す斜視図である。
図２７Ａ乃至図２７Ｈは、本発明の一態様に係る記憶装置の構成例を示す回路図である。
図２８は、各種の記憶装置を階層ごとに示す図である。
図２９Ａおよび図２９Ｂは、本発明の一態様に係る半導体装置の模式図である。
図３０Ａおよび図３０Ｂは、電子部品の一例を説明する図である。
図３１Ａ乃至図３１Ｅは、本発明の一態様に係る記憶装置の模式図である。
図３２Ａ乃至図３２Ｈは、本発明の一態様に係る電子機器を示す図である。
図３３Ａは、断面観察用サンプルの構成を示す図である。図３３Ｂ、図３３Ｃは、断面観察用サンプルの制限視野回折パターンを示す図である。
図３４は、断面観察用サンプルの明視野像を示す図である。
図３５Ａは、断面観察用サンプルの制限視野回折パターンを示す図である。図３５Ｂ乃至図３５Ｄは、回折波（００９）のスポットを利用した、金属酸化物膜表面付近の暗視野像を示す図である。
図３６Ａは、断面観察用サンプルの制限視野回折パターンを示す図である。図３６Ｂ乃至図３６Ｄは、回折波（００９）のスポットを利用した、酸化シリコン膜付近の暗視野像を示す図である。
図３７Ａは、平面観察用サンプルの制限視野回折パターンを示す図である。図３７Ｂ乃至図３７Ｄは、回折波（１００）のスポットを利用した、金属酸化物膜の暗視野像を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯと表記する場合がある。）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様に係るトランジスタを有する半導体装置の一例について説明する。
＜トランジスタの構成例１＞
　本発明の一態様に係るトランジスタの断面図を、図１Ａ乃至図１Ｃに示す。
　図１Ａに示すように、本発明の一態様に係るトランジスタは、基板（図示せず。）の上に配置された導電体２０５と、導電体２０５上に配置された絶縁体２２４と、絶縁体２２４上に配置された酸化物２３０ａと、酸化物２３０ａ上に配置された酸化物２３０ｂと、酸化物２３０ｂ上に配置された導電体２４２ａおよび導電体２４２ｂと、酸化物２３０ｂ上、かつ導電体２４２ａと導電体２４２ｂとの間に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０と、を有する。
　導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２４は、第２のゲート絶縁体として機能する。また、導電体２４２ａは、ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物２３０ｂはチャネル形成領域として機能する。なお、トランジスタのチャネル形成領域は、絶縁体２５０との界面近傍の酸化物２３０ｂに形成される。また、チャネル形成領域は、酸化物２３０ａに形成されてもよい。
　上記トランジスタは、トップゲートおよびバックゲートを有する。トップゲートおよびバックゲートを有するトランジスタは、トップゲートとバックゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、バックゲートに負の電位を印加することにより、トランジスタのしきい値電圧をより大きくし、オフ電流を低減することができる。つまり、バックゲートに負の電位を印加することにより、トップゲートに印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　上記トランジスタは、チャネル形成領域に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　酸化物半導体をトランジスタのチャネル形成領域に用いる場合、キャリア濃度が低い、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。キャリア濃度が低い酸化物半導体をトランジスタのチャネル形成領域に用いることで、当該トランジスタのオフ電流を小さく抑えることができる、また、当該トランジスタの信頼性を向上させることができる。なお、酸化物半導体については、実施の形態２で詳細に説明する。
　本発明の一態様に係るトランジスタでは、トランジスタのチャネル長方向の断面視において、酸化物２３０ｂに溝部（トレンチ、開口などと呼ぶ場合がある。）を設け、当該溝部に絶縁体２５０および導電体２６０を埋め込むことが好ましい。このとき、絶縁体２５０は、当該溝部の内壁（側壁、および底面）を覆うように配置され、導電体２６０は、絶縁体２５０を介して、当該溝部を埋め込むように配置される。
　また、本発明の一態様に係るトランジスタでは、酸化物２３０ｂに、凹状の形状を設け、当該凹状の形状に沿って、絶縁体２５０および導電体２６０を埋め込む構成としてもよい。または、導電体２４２ａおよび導電体２４２ｂと重ならない領域の酸化物２３０ｂの上面を、導電体２４２ａまたは導電体２４２ｂと重なる領域の酸化物２３０ｂの上面よりも低くし、導電体２４２ａおよび導電体２４２ｂと重ならない領域の酸化物２３０ｂ上に、絶縁体２５０および導電体２６０を設ける構成としてもよい。
　上記構成にすることで、トランジスタの平面視におけるチャネル長よりも、チャネル長を実効的に長くすることができる。これにより、ソース−ドレイン間距離を短く保持したまま、実効的なチャネル長（実効チャネル長ともいう。）を長くすることができる。したがって、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
　また、上記構造を有するトランジスタは、酸化物２３０ｂに溝部を設けない構造（平面型構造と呼ぶ場合がある。）を有するトランジスタと比較して、バックゲートの制御性を高めることができる。よって、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。
　なお、上記溝部の側壁と上記溝部の底面との間（上記溝部の底面の端部、または、上記溝部の側壁の下端部ともいう。）は、湾曲していてもよく、曲率を有してもよい。また、酸化物２３０ｂに、凹状の曲面形状を設けてもよい。
　底面の端部が曲率を有する上記溝部に、絶縁体２５０が設けられることで、本発明の一態様に係るトランジスタのチャネル長方向の断面視において、絶縁体２５０の下部の少なくとも一部は、曲率を有する。または、絶縁体２５０は、下に凸となる曲面形状を有する。また、導電体２６０は絶縁体２５０を介して上記溝部に埋め込まれることで、導電体２６０の下部の少なくとも一部は、曲率を有する場合がある。または、酸化物２３０ｂ側の導電体２６０は、下に凸となる曲面形状を有する場合がある。なお、絶縁体２５０の下部における曲率が小さいとき、酸化物２３０ｂ側の導電体２６０の下部は、曲率を有さない場合がある。または、酸化物２３０ｂ側の導電体２６０は、下に凸となる形状を有する場合がある。
　ここで、図１Ａに示すように、トランジスタのチャネル長方向の断面視において、上記溝部の底面の端部が有する曲率の、曲率中心をＣとし、曲率半径をＲとする。このとき、上記溝部の底面の端部が、曲率半径Ｒで湾曲していると表現する場合がある。
　また、図１Ａに示すように、トランジスタのチャネル長方向の断面視において、酸化物２３０ｂに設けられた溝部の深さを、Ｄ１とする。なお、深さＤ１は、導電体２４２ａまたは導電体２４２ｂと重なる領域の、酸化物２３０ｂの上面と、導電体２６０と重なる領域の、酸化物２３０ｂの上面と、の差でもある。
　深さＤ１は、０ｎｍより大きい方が好ましく、絶縁体２５０の膜厚よりも大きい方がより好ましい。具体的には、好ましくは０ｎｍより大きく１００ｎｍ以下、より好ましくは２ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上３０ｎｍ以下とする。当該構成にすることで、ドレインの電界がゲート電極に遮蔽されるため、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
　また、図１Ａに示すように、トランジスタのチャネル長方向の断面視において、導電体２６０と重なる領域の、酸化物２３０ｂの厚さ（膜厚）を、Ｄ２とする。つまり、導電体２４２ａまたは導電体２４２ｂと重なる領域の、酸化物２３０ｂの膜厚は、深さＤ１と厚さＤ２との和となる。また、導電体２４２ａまたは導電体２４２ｂの底面と、導電体２６０の底面と、の差を、Ｄ３とする。
　本発明の一態様に係るトランジスタでは、導電体２６０の底面は、導電体２４２ａまたは導電体２４２ｂの底面よりも低くしてもよい。つまり、Ｄ３は、０ｎｍより大きくしてもよい。これにより、第１のゲート電極として機能する導電体２６０の電界を、溝部の側壁近傍の酸化物２３０ｂに作用させやすくなる。したがって、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
　また、図１Ａに示すように、トランジスタのチャネル長方向の断面視において、酸化物２３０ｂに設けられた溝部の幅を、Ｌ１とする。なお、幅Ｌ１は、導電体２４２ａと導電体２４２ｂとの間の距離でもある。また、酸化物２３０ｂに設けられた溝部の底面において、湾曲していない領域の長さを、Ｌ２とする。
　曲率半径Ｒは、大きい方が好ましい。例えば、曲率半径Ｒは、好ましくは０ｎｍより大きく、幅Ｌ１以下または深さＤ１以下とする。曲率半径が０ｎｍより大きい、すなわち、上記溝部の底面の端部が曲率を有することで、後の工程で形成する絶縁体２５０および導電体２６０の、当該溝部への被覆性を高めることができる。
　また、図１Ｂに示すように、トランジスタのチャネル長方向の断面視において、酸化物２３０ｂに設ける溝部は、テーパー形状を有してもよい。当該溝部がテーパー形状を有することで、曲率半径Ｒが小さくても、後の工程で形成する絶縁体２５０および導電体２６０の、当該溝部への被覆性を高めることができる。
　なお、導電体２４２ａの、導電体２４２ｂと向かい合う側面、および、導電体２４２ｂの、導電体２４２ａと向かい合う側面のそれぞれは、基板面に対してテーパー形状を有していてもよい。このとき、導電体２４２ａの当該側面は、酸化物２３０ｂの溝部の側壁と略一致してもよい。また、導電体２４２ｂの当該側面は、酸化物２３０ｂの溝部の側壁と略一致してもよい。
　また、図１Ｃに示すように、トランジスタのチャネル長方向の断面視において、酸化物２３０ｂに設ける溝部の底面の端部は、尖った形状を有してもよい。なお、当該形状では、曲率半径はゼロであり、曲率は定義できない。上記溝部の底面の端部が曲率を有するトランジスタと上記溝部の底面の端部が尖った形状を有するトランジスタとにおいて、溝部の深さＤ１が同じである場合、当該溝部の底面の端部が曲率を有するトランジスタと比較して、尖った形状を有するトランジスタでは、実効チャネル長をより長くすることができる。したがって、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
　なお、本明細書において、上記溝部の底面の端部の形状に関わらず、第１のゲート絶縁体として機能する絶縁体２５０および第１のゲート電極として機能する導電体２６０を、酸化物２３０ｂの溝部に埋め込む構造をＵ字型構造（Ｕ−ｓｈａｐｅｄ　ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、当該構造により、チャネルの形状が折れ線や曲線となることで、実効的なチャネル長が確保されたチャネルを、埋め込みチャネル、リセスチャネルなどと呼ぶ場合がある。また、当該形状を、Ｕ字型の形状と呼ぶ場合がある。このとき、酸化物２３０ｂに溝部を有するトランジスタにおいて、チャネルの形状は、Ｕ字型の形状である。
　以下では、デバイスシミュレータを用いた計算による、酸化物２３０ｂに溝部を有するトランジスタ（Ｕ字型構造のトランジスタともいう。）の電気特性について説明する。なお、以下の説明では、比較のために、酸化物２３０ｂに溝部が設けられていないトランジスタ（平面型構造のトランジスタともいう。）に対しても計算を行う。
＜Ｕ字型構造のトランジスタと平面型構造のトランジスタとの電気特性の比較＞
　はじめに、デバイスシミュレータを用いた計算により、Ｕ字型構造のトランジスタと平面型構造のトランジスタとの電気特性を比較する。トランジスタの電気特性として、具体的には、トランジスタのシフト電圧（Ｖｓｈ）、ｇｍの最大値、Ｓ値、およびＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）を算出する。なお、デバイスシミュレータに用いた計算で仮定したトランジスタの構成は、図１Ａに示すトランジスタの構成と同じである。
　ここで、Ｖｓｈは、トランジスタのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）において、Ｉｄ−Ｖｇカーブ上の傾きが最大である点における接線が、Ｉｄ＝１ｐＡの直線と交差するＶｇと定義される。また、ｇｍは、ゲート電圧Ｖｇの変化量に対する、ドレイン電流の変化量であり、∂Ｉｄ／∂Ｖｇと定義される。なお、ｇｍの単位は［Ｓ］である。
　また、ＤＩＢＬとは、チャネル長が短くなると、高ドレイン電圧におけるしきい値電圧が低下（負方向へシフト）する現象であり、短チャネル効果の一種である。該現象は、チャネル長が短くなると、ゲート電界に対してドレイン電界の影響が無視できなくなり、ソースとドレインとの間のキャリアのポテンシャルの障壁がドレイン電界によって低下しやすくなるために発現するとされている。
　なお、以下の説明では、ＤＩＢＬを、ドレイン電圧Ｖｄ＝０．１ＶにおけるＶｓｈの値から、ドレイン電圧Ｖｄ＝１．２ＶにおけるＶｓｈの値を引いた値とする。
　本計算では、酸化物２３０ｂに設けられた溝部の深さＤ１が異なる、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）、および、導電体２４２ａと導電体２４２ｂとの間の距離（幅Ｌ１に相当する。）が異なる、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）を用意した。
　デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ１Ａ乃至トランジスタ９Ａの間で異なるパラメータの値を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　トランジスタ１Ａ乃至トランジスタ９Ａの深さＤ１はいずれも０ｎｍより大きいため、トランジスタ１Ａ乃至トランジスタ９Ａは、Ｕ字型構造のトランジスタである。トランジスタ１Ａ乃至トランジスタ９Ａでは、上記溝部の幅Ｌ１を２０ｎｍとし、曲率半径Ｒを１０ｎｍとする。このとき、長さＬ２は０ｎｍとなる。また、厚さＤ２を１５ｎｍとする。また、絶縁体２５０の膜厚を５ｎｍとすると、導電体２６０の幅は１０ｎｍとなる。
　また、実効チャネル長は、絶縁体２５０と酸化物２３０ｂとの界面の長さとする。つまり、トランジスタ１Ａ乃至トランジスタ９Ａの実効チャネル長は、深さＤ１と、曲率半径Ｒから算出される。具体的には、トランジスタ１Ａ乃至トランジスタ９Ａにおける、実効チャネル長は、２（Ｄ１−Ｒ）＋πＲとなる。
　デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ１Ｂ乃至トランジスタ９Ｂの間で異なるパラメータの値を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　トランジスタ１Ｂ乃至トランジスタ９Ｂでは、絶縁体２５０の膜厚は５ｎｍとし、導電体２６０の膜厚は１５ｎｍとする。また、厚さＤ２は１５ｎｍとする。なお、実効チャネル長は、絶縁体２５０と酸化物２３０ｂとの界面の長さとする。つまり、トランジスタ１Ｂ乃至トランジスタ９Ｂにおける実効チャネル長は、長さＬ１となる。
　トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂに対して、デバイスシミュレータを用いた計算を行い、各トランジスタの電気特性を算出した。デバイスシミュレータとして、シルバコ社製デバイスシミュレータＡｔｌａｓを使用した。デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂに共通するパラメータの値を表３に示す。
Figure JPOXMLDOC01-appb-T000003
　トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂに対して、ドレイン電圧Ｖｄ＝１．２Ｖ、バックゲート電圧Ｖｂｇ＝０．０Ｖ、ソース電圧Ｖｓ＝０．０ＶにおけるＩｄ−Ｖｇ特性を計算し、Ｖｓｈ、ｇｍの最大値、およびＳ値を算出する。また、ＤＩＢＬを算出するため、ドレイン電圧Ｖｄ＝０．１Ｖ、バックゲート電圧Ｖｂｇ＝０．０Ｖ、ソース電圧Ｖｓ＝０．０ＶにおけるＩｄ−Ｖｇ特性も計算する。
　図２Ａに、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂのそれぞれについて算出されたＶｓｈを示す。図２Ａにおいて、横軸は、実効チャネル長［ｎｍ］であり、縦軸は、Ｖｓｈ［ｍＶ］である。なお、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）におけるＶｓｈの値を黒菱形でプロットしている。また、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）におけるＶｓｈの値を白三角でプロットしている。
　図２Ａにおいて、例えば、長さＬ１が３１．４ｎｍである平面型構造のトランジスタ（トランジスタ１Ｂ）のＶｓｈの値（＝−３２４４ｍＶ）と比較して、実効チャネル長が４１．４ｎｍ以上であるＵ字型構造のトランジスタ（トランジスタ２Ａ乃至トランジスタ９Ａ）のＶｓｈの値は、大きい。つまり、長さＬ１が２０ｎｍであるＵ字型構造のトランジスタでは、深さＤ１を１５ｎｍ以上とすることで、トランジスタ１Ｂよりも、Ｖｓｈの低下を抑制することができる。したがって、トランジスタをＵ字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、Ｖｓｈの低下の抑制を図ることができる。なお、他の実効チャネル長においても同様のことが言える。
　図２Ｂに、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂのそれぞれについて算出されたｇｍの最大値を示す。図２Ｂにおいて、横軸は、実効チャネル長［ｎｍ］であり、縦軸は、ｇｍの最大値［Ｓ］である。なお、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）におけるｇｍの最大値を黒菱形でプロットしている。また、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）におけるｇｍの最大値を白三角でプロットしている。
　図２Ｂから、同一実効チャネル長において、トランジスタのｇｍの最大値は、平面型構造と比べて、Ｕ字型構造の方が大きいことが分かる。よって、トランジスタの構造をＵ字型構造にすることで、ｇｍの値を向上させ、オン電流の向上を図ることができる。
　図２Ｃに、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂのそれぞれについて算出されたＳ値を示す。図２Ｃにおいて、横軸は、実効チャネル長［ｎｍ］であり、縦軸は、Ｓ値［ｍＶ／ｄｅｃ．］である。なお、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）におけるＳ値を黒菱形でプロットしている。また、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）におけるＳ値を白三角でプロットしている。図２Ａに示すＶｓｈの結果と同様の議論から、Ｕ字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、Ｓ値の増大の抑制を図ることができる。
　図３に、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂのそれぞれについて算出されたＤＩＢＬを示す。図３において、横軸は、実効チャネル長［ｎｍ］であり、縦軸は、ＤＩＢＬ［ｍＶ］である。なお、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）におけるＤＩＢＬを黒菱形でプロットしている。また、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）におけるＤＩＢＬを白三角でプロットしている。図２Ａに示すＶｓｈの結果と同様の議論から、Ｕ字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、ＤＩＢＬの増大の抑制を図ることができる。
　次に、Ｕ字型構造のトランジスタおよび平面型構造のトランジスタの、同一実効チャネル長におけるバックゲートの制御性を評価するため、トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を計算し、∂Ｖｓｈ／∂Ｖｂｇを算出する。
　∂Ｖｓｈ／∂Ｖｂｇは、バックゲート電圧Ｖｂｇが１Ｖ変化したときの、Ｖｓｈの変化量であり、単位は［Ｖ／Ｖ］である。つまり、∂Ｖｓｈ／∂Ｖｂｇの絶対値が大きいほど、バックゲートに印加した電位の変化量に対して、Ｖｓｈの変化量が大きいことをさす。よって、∂Ｖｓｈ／∂Ｖｂｇの絶対値が大きいほど、バックゲートの制御性が高いことを意味する。
　トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂに対して、ドレイン電圧１．２Ｖ、ソース電圧Ｖｓ＝０．０ＶにおけるＩｄ−Ｖｇ特性のバックゲート電圧依存性を計算し、∂Ｖｓｈ／∂Ｖｂｇを算出した。なお、デバイスシミュレータを用いた計算で設定した、トランジスタ１Ａ乃至トランジスタ９Ａ、およびトランジスタ１Ｂ乃至トランジスタ９Ｂの各パラメータの値は、表１乃至表３に示す値とする。
　図４に、トランジスタ１Ａ乃至トランジスタ９Ａ、トランジスタ１Ｂ乃至トランジスタ９Ｂのそれぞれについて算出された∂Ｖｓｈ／∂Ｖｂｇを示す。図４において、横軸は、実効チャネル長［ｎｍ］であり、縦軸は、Ｖｂｇ＝０Ｖにおける∂Ｖｓｈ／∂Ｖｂｇ［Ｖ／Ｖ］である。なお、Ｕ字型構造のトランジスタ（トランジスタ１Ａ乃至トランジスタ９Ａ）における∂Ｖｓｈ／∂Ｖｂｇの値を黒菱形でプロットしている。また、平面型構造のトランジスタ（トランジスタ１Ｂ乃至トランジスタ９Ｂ）における∂Ｖｓｈ／∂Ｖｂｇの値を白三角でプロットしている。
　図４から、同一実効チャネル長における∂Ｖｓｈ／∂Ｖｂｇの絶対値は、Ｕ字型構造のトランジスタの方が、平面型構造のトランジスタよりも大きいことが分かる。以上より、同一チャネル長におけるバックゲートの制御性は、Ｕ字型構造のトランジスタの方が、平面型構造のトランジスタよりも高いことが分かる。
＜トランジスタの電気特性の、溝部の深さＤ１依存性＞
　次に、トランジスタの電気特性の、酸化物２３０ｂに設けられた溝部の深さＤ１依存性について、デバイスシミュレータを用いた計算により評価する。具体的には、トランジスタのＶｓｈ、ｇｍの最大値、およびＳ値を算出する。なお、デバイスシミュレータに用いた計算で仮定したトランジスタの構成は、図１Ａに示すトランジスタの構成と同じである。また、デバイスシミュレータを用いた計算で設定した、トランジスタ１Ａ乃至トランジスタ１０Ａの各パラメータの値は、表１および表３に示す値とする。
　なお、トランジスタ１０Ａは、深さＤ１が０ｎｍとする。つまり、トランジスタ１０Ａは、酸化物２３０ｂに溝部が設けられていない、平面型構造のトランジスタである。このときの実効チャネル長は、長さＬ１と等しい。また、絶縁体２５０の膜厚を５ｎｍとすると、導電体２６０の膜厚は１５ｎｍとなる。
　トランジスタ１Ａ乃至トランジスタ１０Ａに対して、ドレイン電圧Ｖｄ＝０．１Ｖまたは１．２Ｖ、バックゲート電圧Ｖｂｇ＝０．０Ｖ、ソース電圧Ｖｓ＝０．０ＶにおけるＩｄ−Ｖｇ特性を計算し、Ｖｓｈ、ｇｍの最大値、Ｓ値、およびＤＩＢＬを算出する。
　図５Ａに、トランジスタ１Ａ乃至トランジスタ１０Ａのそれぞれについて算出されたＶｓｈを示す。図５Ａにおいて、横軸は、深さＤ１［ｎｍ］であり、縦軸は、Ｖｓｈ［ｍＶ］である。なお、ドレイン電圧Ｖｄ＝０．１ＶにおけるＶｓｈの値を黒丸でプロットしている。また、ドレイン電圧Ｖｄ＝１．２ＶにおけるＶｓｈの値を白四角でプロットしている。図５Ａから、深さＤ１の値が大きいほど、Ｖｓｈが大きくなることが分かる。よって、トランジスタの構造をＵ字型構造にすることで、Ｖｓｈの低下を抑制することができる。
　図５Ｂに、トランジスタ１Ａ乃至トランジスタ１０Ａのそれぞれについて算出されたｇｍの最大値を示す。なお、ドレイン電圧Ｖｄ＝０．１Ｖにおけるｇｍの最大値を黒丸でプロットしている。また、ドレイン電圧Ｖｄ＝１．２Ｖにおけるｇｍの最大値を白四角でプロットしている。図５Ｂにおいて、横軸は、深さＤ１［ｎｍ］であり、縦軸は、ｇｍの最大値［Ｓ］である。
　図５Ｃに、トランジスタ１Ａ乃至トランジスタ１０Ａのそれぞれについて算出されたＳ値を示す。図５Ｃにおいて、横軸は、深さＤ１［ｎｍ］であり、縦軸は、Ｓ値［ｍＶ／ｄｅｃ．］である。なお、ドレイン電圧Ｖｄ＝０．１ＶにおけるＳ値の値を黒丸でプロットしている。また、ドレイン電圧Ｖｄ＝１．２ＶにおけるＳ値の値を白四角でプロットしている。図５Ｃから、深さＤ１の値が大きいほど、Ｓ値が小さくなることが分かる。よって、トランジスタの構造をＵ字型構造にすることで、Ｓ値の増大を抑制することができる。
　図６に、トランジスタ１Ａ乃至トランジスタ１０Ａのそれぞれについて算出されたＤＩＢＬを示す。図６において、横軸は、深さＤ１［ｎｍ］であり、縦軸は、ＤＩＢＬ［ｍＶ］である。図６から、深さＤ１の値が大きいほど、ＤＩＢＬが小さくなることが分かる。よって、トランジスタの構造をＵ字型構造にすることで、ＤＩＢＬの増大を抑制することができる。
　以上より、Ｕ字型構造のトランジスタでは、トランジスタの占有面積が同じでも、酸化物２３０ｂに設けられた溝部の深さＬ１を大きくすることで、実効的なチャネル長が確保され、Ｖｓｈのマイナスシフト、Ｓ値の増大、ＤＩＢＬの増大などを抑制し、短チャネル効果を低減することができる。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、オン電流が大きい半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例、およびその作製方法について説明する。なお、本実施の形態に示すトランジスタ２００において、先の実施の形態に示したトランジスタを構成する構成要素と同機能を有する構成要素には、同符号を付記する。
＜半導体装置の構成例２＞
　図７Ａ乃至図７Ｄは、トランジスタ２００を有する半導体装置の上面図および断面図である。図７Ａは、当該半導体装置の上面図である。また、図７Ｂ乃至図７Ｄは、当該半導体装置の断面図である。ここで、図７Ｂは、図７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図７Ｃは、図７ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図７Ｄは、図７ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１１と、絶縁体２１１上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２８４と、を有する。絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４は層間膜として機能する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。また、絶縁体２８４上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。また、導電体２４６上、および絶縁体２８４上には、絶縁体２８６が設けられる。
　絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４の開口の内壁に接して絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａの第１の導電体が設けられ、さらに内側に導電体２４０ａの第２の導電体が設けられている。また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４の開口の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂの第１の導電体が設けられ、さらに内側に導電体２４０ｂの第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、導電体２４６と重なる領域の、絶縁体２８４の上面の高さと、は同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図７Ａ乃至図７Ｄに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４または絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）、および酸化物２３０ｃと、酸化物２４３ａ上の導電体２４２ａと、酸化物２４３ｂ上の導電体２４２ｂと、酸化物２３０ｃ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｃの一部と重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２４の上面の一部、酸化物２３０ａの側面の一部、酸化物２３０ｂの側面の一部、酸化物２４３の側面の一部、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面と接する絶縁体２７２と、絶縁体２７２上の絶縁体２７３と、を有する。また、酸化物２３０ｃは、導電体２４２ａの側面および導電体２４２ｂの側面とそれぞれ接する。ここで、図７Ｂに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致して配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５０、酸化物２３０ｃ、および絶縁体２８０のそれぞれの上面と接する。
　絶縁体２８０、絶縁体２７３、および絶縁体２７２には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、酸化物２３０ｃ、絶縁体２５０、および導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、導電体２４２ａおよび導電体２４２ｂの間に導電体２６０、絶縁体２５０、および酸化物２３０ｃが設けられている。絶縁体２５０は、導電体２６０の側面と重なる領域と、導電体２６０の底面と重なる領域と、を有する。また、酸化物２３０ｂと重なる領域において、酸化物２３０ｃは、酸化物２３０ｂと接する領域と、絶縁体２５０を介して導電体２６０の側面と重なる領域と、絶縁体２５０を介して導電体２６０の底面と重なる領域と、を有する。
　トランジスタ２００のチャネル長方向の断面視において、酸化物２３０ｂに溝部が設けられ、当該溝部に酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）が埋め込まれる。このとき、酸化物２３０ｃは、当該溝部の内壁（側壁、および底面）を覆うように配置され、絶縁体２５０は、酸化物２３０ｃを介して、当該溝部の内壁を覆うように配置され、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、当該溝部を埋め込むように配置される。また、トランジスタ２００のチャネル長方向の断面視において、当該溝部の側壁は、上記開口の側壁と略一致している。
　なお、上記溝部は、導電体２４２ａおよび導電体２４２ｂを加工、具体的にはエッチングする際に、酸化物２３０ｂの上部がわずかに削れる場合がある。しかしながら、本発明の一態様においては、実効チャネル長を長くするために、導電体２４２ａおよび導電体２４２ｂの上部に設けられた絶縁体をマスクとして、酸化物２３０ｂを加工し溝部を形成する。溝部の深さＤ１は、例えば、導電体２４２ａおよび導電体２４２ｂの厚さ（膜厚）、または絶縁体２５０の厚さ（膜厚）よりも大きくするとよい。代表的には、溝部の深さＤ１は５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下である。ただし、溝部の深さＤ１は導電体２４２ａおよび導電体２４２ｂの厚さ、または絶縁体２５０の厚さ、導電体２４２ａと導電体２４２ｂとの間の距離などに依存するため、上記数値に限定されない。
　また、酸化物２３０ｃは、下に凸となる形状を有する。特に、上記溝部の底面の端部が曲率を有する場合、酸化物２３０ｃは、下に凸となる曲面形状を有する。
　なお、図７Ｂに示すように、トランジスタ２００のチャネル長方向の断面視において、酸化物２３０ｂは、凹状の曲面形状を有する。他方、図７Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂは、凸状の曲面形状を有する。つまり、酸化物２３０ｃと接する領域およびその近傍の領域の酸化物２３０ｂは、鞍のような形状を有する、ともいえる。なお、説明を容易にするため、酸化物２３０ｂの溝部は、酸化物２３０ｂの当該領域を指す場合がある。
　また、図７Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有することが好ましい。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、当該側面と当該上面との間に電界が集中することを抑制し、トランジスタ特性の変動を抑制することができる。また、上記湾曲面を有さない領域の長さの減少を防ぎ、トランジスタ２００のオン電流、移動度の低下を抑制することができる。したがって、良好な電気特性を有する半導体装置を提供することができる。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上であることが好ましく、２．５ｅＶ以上であることがより好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　チャネル形成領域に金属酸化物を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　酸化物２３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの溝部に接する酸化物２３０ｃと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　また、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することが好ましい。これにより、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　なお、トランジスタ２００のオン電流を増大したい場合においては、酸化物２３０にＩｎ−Ｚｎ酸化物を用いると好適である。酸化物２３０にＩｎ−Ｚｎ酸化物を用いる場合、例えば、酸化物２３０ａにＩｎ−Ｚｎ酸化物を用い、酸化物２３０ｂおよび酸化物２３０ｃにＩｎ−Ｍ−Ｚｎ酸化物を用いる積層構造、または、酸化物２３０ａにＩｎ−Ｍ−Ｚｎ酸化物を用い、酸化物２３０ｂおよび酸化物２３０ｃのいずれか一方にＩｎ−Ｚｎ酸化物を用いる積層構造などが挙げられる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃが有する結晶のｃ軸が、酸化物２３０ｃの被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物２３０ｃが有する酸素を、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端は、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力は、酸化物２３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂとなる。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、インジウム酸化物を用いてもよい。
　また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。
　また、酸化物２３０ｂ、酸化物２３０ｃとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８６は、水、水素などの不純物が、基板側から、または、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８６は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４として、窒化シリコンなどを用い、絶縁体２１４、絶縁体２７２、絶縁体２７３、および絶縁体２８２として、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２１１、絶縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。また、絶縁体２２４などに含まれる酸素が、絶縁体２１１、絶縁体２１２、および絶縁体２１４を介して基板側に、拡散するのを抑制することができる。また、水、水素などの不純物が絶縁体２７３よりも上方に配置されている絶縁体２８０、導電体２４６などから絶縁体２７２および絶縁体２７３を介してトランジスタ２００側に拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８４で取り囲む構造とすることが好ましい。
　また、絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１１、絶縁体２８４、および絶縁体２８６が、導電体２０５、導電体２４２、導電体２６０、または導電体２４６のチャージアップを緩和することができる場合がある。絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　なお、絶縁体２１２、および絶縁体２８４を、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する場合、絶縁体２１１、および絶縁体２８４は、必ずしも設けなくともよい。
　また、絶縁体２１６、および絶縁体２８０は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、導電体２０５は、図７Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図７Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０の側面及び周辺は、絶縁体２８０と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図７Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５は、導電体２０５ａと導電体２０５ｂとを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５ａは、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物２３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物２３０中の水、または水素を除去することができる。例えば、酸化物２３０において、酸素欠損に水素が入った欠陥（ＶＯＨ）の結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物２３０、または酸化物２３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体２４２に拡散または捕獲（ゲッタリングともいう）される場合がある。
　上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物２３０、または酸化物２３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　導電体２４２（導電体２４２ａ、および導電体２４２ｂ）は、酸化物２３０ｂ上に設けられる。導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
　導電体２４２（導電体２４２ａ、および導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面を有する場合がある。つまり、側面の端部と上面の端部は、湾曲している場合がある。湾曲面は、例えば、導電体２４２の端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、好ましくは０．５ｎｍ以上５ｎｍ以下、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましくは１ｎｍ以上２ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　絶縁体２７２は、導電体２４２の上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　したがって、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　また、絶縁体２７２形成時に絶縁体２２４に酸素を供給することができる場合がある。絶縁体２２４に供給された酸素は、絶縁体２７２および絶縁体２７３によって、絶縁体２２４が封止されるので、外方へ拡散することを抑制し、酸化物２３０へ効率良く供給することができる。また、絶縁体２２４中の水素が絶縁体２７３に吸収される場合があり、好ましい。
　なお、絶縁体２７２、および絶縁体２７３を設けず、導電体２４２の上面と絶縁体２８０との間に、バリア層として機能する絶縁体を設けてもよい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　したがって、上記絶縁体は、酸素の拡散を抑制する機能を有することが好ましい。例えば、上記絶縁体は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。
　上記絶縁体としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により酸化アルミニウムを成膜するとよい。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。また、上記絶縁体としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの少なくとも一部に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの少なくとも一部に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　なお、図７Ｂでは、絶縁体２５０を単層で図示したが、２層以上の積層構造としてもよい。絶縁体２５０を２層の積層構造とする場合、絶縁体２５０の下層は、加熱により酸素が放出される絶縁体を用いて形成し、絶縁体２５０の上層は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０の下層に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の下層に含まれる酸素による導電体２６０の酸化を抑制することができる。例えば、絶縁体２５０の下層は、上述した絶縁体２５０に用いることができる材料を用いて設け、絶縁体２５０の上層は、絶縁体２２２と同様の材料を用いて設けることができる。
　なお、絶縁体２５０の下層に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体２５０の上層は、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体２５０の下層と絶縁体２５０の上層との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　絶縁体２５０の上層として、具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、もしくは二種以上が含まれた金属酸化物、または酸化物２３０として用いることができる金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、第１のゲート電極の一部としての機能を有することが好ましい。例えば、酸化物２３０として用いることができる金属酸化物を、上記金属酸化物として用いることができる。その場合、導電体２６０ａをスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図７Ｂに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。なお、図７Ｂでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図７Ｃに示すように、トランジスタ２００のチャネル幅方向において、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面は、酸化物２３０ｂの底面より低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２７３上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。また、絶縁体２８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
　絶縁体２８２または絶縁体２８３は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体２８２または絶縁体２８３は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２および絶縁体２８３としては、例えば、酸化アルミニウム、窒化シリコン、窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体２８２として、酸素に対してブロッキング性が高い酸化アルミニウムを用い、絶縁体２８３として、水素に対してブロッキング性が高い窒化シリコンを用いればよい。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、絶縁体２８４、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８４より上層に含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２７３および絶縁体２７２に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　絶縁体２８６は、導電体２４６上、および絶縁体２８４上に設けられる。これにより、導電体２４６の上面、および導電体２４６の側面は、絶縁体２８６と接し、導電体２４６の下面は、絶縁体２８４と接する。つまり、導電体２４６は、絶縁体２８４、および絶縁体２８６で包まれる構成とすることができる。この様な構成とすることで、外方からの酸素の透過を抑制し、導電体２４６の酸化を防止することができる。また、導電体２４６から、水、水素などの不純物が外部に拡散することを防ぐことができるので好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。なお、明確な結晶粒界（グレインバウンダリ−）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
　また、上述の酸化物半導体以外として、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いてもよい。
　ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。ＣＡＣ−ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図８Ａを用いて説明を行う。図８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ、ｎｃ、及びＣＡＣが含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図８Ａに示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図８Ｂおよび図８Ｃに示す。図８Ｂおよび図８Ｃでは、横軸は２θ［ｄｅｇ．］であり、縦軸はＩｎｔｅｎｓｉｔｙ［ａ．ｕ．］である。また、図８Ｂが石英ガラス、図８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図８Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図８Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
　図８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ左右対称である。一方で、図８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが左右非対称である。ＸＲＤスペクトルのピークが左右非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
　金属酸化物を用いたトランジスタは、金属酸化物中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性となりやすい。また、金属酸化物中に、適量値を超えた過剰な酸素を有した状態で、該トランジスタを駆動した場合、過剰な酸素原子の価数が変化し、該トランジスタの電気特性が変動することで、信頼性が悪くなる場合がある。
　したがって、トランジスタには、キャリア濃度の低い金属酸化物をチャネル形成領域に用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、本明細書等においては、チャネル形成領域の金属酸化物のキャリア濃度が１×１０１６ｃｍ−３以下の場合を実質的に高純度真性として定義する。
　また、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。酸素欠損に水素が入った欠陥（ＶＯＨ）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　本発明の一態様においては、酸化物２３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥（ＶＯＨ）は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。また、本明細書等に記載の「キャリア濃度」は、「キャリア密度」と言い換えることができる。
　よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、エネルギー散乱型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、当該酸化物半導体が低抵抗化する場合がある。また、電気特性が変動しやすく、信頼性が悪くなる場合がある。
　例えば、シリコンは、酸素との結合エネルギーが、インジウムおよび亜鉛よりも大きい。例えば、酸化物半導体としてＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、当該酸化物半導体にシリコンが混入すると、当該酸化物半導体に含まれる酸素がシリコンに奪われることによって、インジウムまたは亜鉛の近傍に酸素欠損が形成される場合がある。
　チャネル形成領域に酸化物半導体を用いたトランジスタにおいては、チャネル形成領域に低抵抗領域が形成されると、当該低抵抗領域にトランジスタのソース電極とドレイン電極との間のリーク電流（寄生チャネル）が発生しやすい。また、当該寄生チャネルによって、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動（シフト）など、トランジスタの特性不良が起こりやすくなる。また、トランジスタの加工精度が低いと、当該寄生チャネルがトランジスタ毎にばらつくことで、トランジスタ特性にばらつきが生じてしまう。
　したがって、酸化物半導体のチャネル形成領域およびその近傍において、当該不純物および酸素欠損はできる限り低減されていることが好ましい。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜半導体装置の作製方法＞
　次に、図７Ａ乃至図７Ｄに示す、本発明の一態様である半導体装置の作製方法を、図９Ａ乃至図１６Ｄを用いて説明する。
　図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６Ａは上面図を示す。また、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、および図１６Ｂはそれぞれ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、および図１６Ｃはそれぞれ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図９Ｄ、図１０Ｄ、図１１Ｄ、図１２Ｄ、図１３Ｄ、図１４Ｄ、図１５Ｄ、および図１６Ｄはそれぞれ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１１を成膜する。絶縁体２１１の成膜は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などを用いることができる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。ＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１１として、ＣＶＤ法によって窒化シリコンを成膜する。
　次に、絶縁体２１１上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、スパッタリング法によって窒化シリコンを成膜する。
　このように、絶縁体２１１、および絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１１より下層（図示せず。）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１１、および絶縁体２１２を介して上方に拡散するのを抑制することができる。また、窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体２１１より下層に含まれる水、水素などの不純物の拡散を抑制することができる。
　次に、絶縁体２１２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、酸化アルミニウムを用いる。
　絶縁体２１２の水素濃度は、絶縁体２１１の水素濃度より低く、絶縁体２１４の水素濃度は、絶縁体２１２の水素濃度より低いことが好ましい。絶縁体２１２としてスパッタリング法によって窒化シリコンを成膜することで、ＣＶＤ法によって窒化シリコンを成膜する絶縁体２１１よりも水素濃度が低い窒化シリコンを形成することができる。また、絶縁体２１４を酸化アルミニウムとすることで、絶縁体２１２よりも水素濃度を低くすることができる。
　この後の工程にて絶縁体２１４上に、トランジスタ２００を形成するが、トランジスタ２００に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置することが好ましい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体２１６は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２１６の水素濃度を低減することができる。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ａとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体２０５ｂの下層に用いることにより、後述する導電体２０５ｂとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５ａから外に拡散するのを防ぐことができる。
　次に、導電体２０５ｂとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜、および導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａおよび導電体２０５ｂが残存する。これにより、上面が平坦な、導電体２０５を形成することができる（図９Ａ乃至図９Ｃ参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
　なお、上記においては、導電体２０５を絶縁体２１６の開口に埋め込むように形成したが、本実施の形態はこれに限られるものではない。例えば、絶縁体２１４上に導電体２０５を形成し、導電体２０５上に絶縁体２１６を成膜し、絶縁体２１６にＣＭＰ処理を行うことで、絶縁体２１６の一部を除去し、導電体２０５の表面を露出させればよい。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化シリコンまたは酸化窒化シリコン膜を成膜する。絶縁体２２４は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２２４の水素濃度を低減することができる。絶縁体２２４は、後の工程で酸化物２３０ａと接する絶縁体２２４となるので、このように水素濃度が低減されていることが好適である。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図９Ａ乃至図９Ｄ参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］、Ｉｎ：Ｚｎ＝２：１［原子数比］、Ｉｎ：Ｚｎ＝５：１［原子数比］、Ｉｎ：Ｚｎ＝１０：１［原子数比］、またはインジウムの酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０ａ、および酸化物２３０ｂに求める特性に合わせて形成するとよい。
　次に、酸化膜２３０Ｂ上に酸化膜２４３Ａを成膜する（図９Ａ乃至図９Ｄ参照）。酸化膜２４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。
　なお、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２４３Ａ上に導電膜２４２Ａを成膜する（図９Ａ乃至図９Ｄ参照。）。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、導電膜２４２Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２４３Ａの表面などに吸着している水分および水素を除去し、さらに酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、リソグラフィー法を用いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂを形成する（図１０Ａ乃至図１０Ｄ参照。）。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａの加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜２４２Ａのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４２Ａのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角は６０度以上７０度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２７２などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電層２４２Ｂの側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの上に、絶縁体２７２を成膜する（図１１Ｂ乃至図１１Ｄ参照。）。絶縁体２７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２７２として、スパッタリング法によって、酸化アルミニウムを成膜する。スパッタリング法によって、酸化アルミニウムを成膜することで、絶縁体２２４へ酸素を注入することができる。
　次に、絶縁体２７２上に絶縁体２７３を成膜する。絶縁体２７３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。実施の形態では、絶縁体２７３として、スパッタリング法によって、窒化シリコンを成膜する（図１１Ｂ乃至図１１Ｄ参照）。
　次に、絶縁体２７３上に、絶縁体２８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にＰＥＡＬＤ法または熱ＡＬＤ法を用いて酸化シリコン膜を成膜すればよい。また、当該絶縁膜は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２８０の水素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２７３の表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および絶縁体２２４中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　次に、上記絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図１１Ｂ乃至図１１Ｄ参照。）。なお、絶縁体２２４と同様に、絶縁体２８０上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、絶縁体２８０に達するまで、ＣＭＰ処理を行ってもよい。
　次に、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、導電層２４２Ｂの一部、および酸化物層２４３Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４２ａ、導電体２４２ｂ、酸化物２４３ａ、および酸化物２４３ｂを形成する（図１２Ａ乃至図１２Ｄ参照。）。
　なお、上記開口を形成する際に、酸化物２３０ｂの上部がわずかに除去される場合がある。しかしながら、本発明の一態様においては、実効的なチャネル長を長くするために、導電体２４２ａおよび導電体２４２ｂの上部に設けられた絶縁体をマスクとして、酸化物２３０ｂの一部を加工し、酸化物２３０ｂに溝部を形成する。なお、当該溝部は、溝部の深さによって、上記開口の形成工程で形成してもよいし、上記開口の形成工程と異なる工程で形成してもよい。
　また、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、導電層２４２Ｂの一部、酸化物層２４３Ｂの一部、および酸化物２３０ｂの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁体２７３の一部をウェットエッチング法で加工し、絶縁体２７２の一部をドライエッチング法で加工し、酸化物層２４３Ｂの一部、導電層２４２Ｂの一部、および酸化物２３０ｂの一部をドライエッチング法で加工してもよい。また、酸化物層２４３Ｂの一部および導電層２４２Ｂの一部の加工と、酸化物２３０ｂの一部の加工とは、異なる条件で行ってもよい。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散することがある。不純物としては、例えば、フッ素、塩素などがある。
　上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
　このとき、当該開口と重なり、かつ酸化物２３０ｂと重ならない領域の、絶縁体２２４の膜厚が薄くなる場合がある。
　これまでドライエッチングなどの加工、または上記洗浄処理によって、上記開口と重なり、かつ酸化物２３０ｂと重ならない領域の、絶縁体２２４の膜厚が、酸化物２３０ｂと重なる領域の、絶縁体２２４の膜厚より薄くなる場合がある。
　次に、酸化膜２３０Ｃを成膜する（図１３Ａ乃至図１３Ｄ参照）。酸化膜２３０Ｃの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ｂに形成された溝部の内壁、酸化物２４３の側面の一部、導電体２４２の側面の一部、絶縁体２７２の側面の一部、絶縁体２７３の側面の一部、および絶縁体２８０の側面の一部と接するように設けられることが好ましい。導電体２４２は、酸化物２４３、絶縁体２７２、絶縁体２７３、および酸化膜２３０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑制することができる。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］、Ｉｎ：Ｚｎ＝２：１［原子数比］、Ｉｎ：Ｚｎ＝５：１［原子数比］、Ｉｎ：Ｚｎ＝１０：１［原子数比］、またはインジウムの酸化物ターゲットを用いて成膜する。
　なお、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］、Ｉｎ：Ｚｎ＝２：１［原子数比］、Ｉｎ：Ｚｎ＝５：１［原子数比］、Ｉｎ：Ｚｎ＝１０：１［原子数比］、またはインジウムの酸化物ターゲットを用いて成膜して、連続してＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の酸化物ターゲットを用いて成膜してもよい。
　酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。または、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に絶縁膜２５０Ａを成膜する（図１３Ａ乃至図１３Ｄ参照）。絶縁膜２５０Ａの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。また、絶縁膜２５０Ａは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜２５０Ａの水素濃度を低減することができる。絶縁膜２５０Ａは、後の工程で酸化物２３０ｃと接する絶縁体２５０となるので、このように水素濃度が低減されていることが好適である。
　なお、絶縁体２５０を２層の積層構造とする場合、絶縁体２５０の下層となる絶縁膜および絶縁体２５０の上層となる絶縁膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁体２５０の下層となる絶縁膜、および絶縁体２５０の上層となる絶縁膜上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体２５０の下層となる絶縁膜と絶縁体２５０の上層となる絶縁膜との界面近傍を清浄に保つことができる。
　ここで、絶縁膜２５０Ａを成膜後に、酸素を含む雰囲気下、および減圧下にて、マイクロ波処理を行ってもよい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁膜２５０Ａ、酸化膜２３０Ｃ、酸化物２３０ｂ、酸化物２３０ａなどに与えられ、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中のＶＯＨをＶＯと水素とに分断することができる。この時分断された水素の一部は、酸素と結合してＨ２Ｏとして、絶縁膜２５０Ａ、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａから除去される場合がある。また、水素の一部は、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）にゲッタリングされる場合がある。このように、マイクロ波処理を行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素濃度を低減することができる。また、酸化物２３０ａ中、酸化物２３０ｂ中、および酸化膜２３０Ｃ中のＶＯＨをＶＯと水素とに分断した後に存在しうるＶＯに酸素が供給されることでＶＯを修復または補填することができる。
　また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素を効率よく除去することができる。また、水素の一部は、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）にゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。
　また、マイクロ波処理を行うことにより、絶縁膜２５０Ａの膜質を改質することで、水素、水、不純物等の拡散を抑制することができる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５０を介して、水素、水、不純物等が、酸化物２３０ｂ、酸化物２３０ａなどへ拡散することを抑制することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する（図１４Ａ乃至図１４Ｄ参照。）。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１５Ａ乃至図１５Ｄ参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口および酸化物２３０ｂの溝部の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口および上記溝部の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃ、および絶縁体２５０を介して、上記開口および上記溝部を埋め込むように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
　次に、酸化物２３０ｃ上、絶縁体２５０上、導電体２６０上、および絶縁体２８０上に、絶縁体２８２を形成する（図１６Ｂ乃至図１６Ｄ参照。）。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。また、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい。
　次に、絶縁体２８２上に絶縁体２８３を成膜する（図１６Ｂ乃至図１６Ｄ参照。）。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８３として、窒化シリコン、または窒化酸化シリコンを成膜することが好ましい。また、絶縁体２８３は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、ＣＶＤ法を用いて窒化シリコンを成膜してもよい。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２８２の成膜によって添加された酸素を絶縁体２８０へ拡散させ、さらに酸化物２３０ｃを介して、酸化物２３０ａ、および酸化物２３０ｂへ供給することができる。なお、当該加熱処理は、絶縁体２８３の成膜後に限らず、絶縁体２８２の成膜後に行ってもよい。
　次に絶縁体２８３上に、絶縁体２８４を成膜してもよい。絶縁体２８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８４としては、例えば、スパッタリング法によって、窒化シリコンを成膜することが好ましい。
　次に、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４に、導電体２４２ａおよび導電体２４２ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
　また、絶縁体２４１となる絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８４を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図７Ａ乃至図７Ｄ参照。）。なお、当該ＣＭＰ処理により、絶縁体２８４の一部が除去される場合がある。
　次に、導電体２４６となる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａの上面と接する導電体２４６ａ、および導電体２４０ｂの上面と接する導電体２４６ｂを形成する（図７Ａ乃至図７Ｄ参照。）。このとき、導電体２４６ａおよび導電体２４６ｂと、絶縁体２８４とが重ならない領域の絶縁体２８４が除去されることがある。
　次に、導電体２４６上、および絶縁体２８４上に、絶縁体２８６を成膜する（図７Ａ乃至図７Ｄ参照）。絶縁体２８６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体２８６は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、ＣＶＤ法を用いて窒化シリコンを成膜してもよい。
　以上により、図７Ａ乃至図７Ｄに示すトランジスタ２００を有する半導体装置を作製することができる。図９Ａ乃至図１６Ｄに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
＜半導体装置の変形例＞
　以下では、図１７Ａ乃至図１７Ｄを用いて、本発明の一態様である半導体装置の一例について説明する。
　図１７Ａは半導体装置の上面図を示す。また、図１７Ｂは、図１７ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図１７Ｃは、図１７ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、図１７Ｄは、図１７ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。図１７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１７Ａ乃至図１７Ｄに示す半導体装置において、＜半導体装置の構成例２＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例２＞で詳細に説明した材料を用いることができる。
　図１７Ａ乃至図１７Ｄに示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置の変形例である。図１７Ａ乃至図１７Ｄに示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置とは、絶縁体２８３、および絶縁体２８４の形状が異なる。また、絶縁体２７４、および絶縁体２８７を有することが異なる。また、酸化物２３０ｃを、２層の積層構造として設ける構成について示している。
　図１７Ａ乃至図１７Ｄに示す半導体装置では、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２がパターニングされており、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２の側面に接して、絶縁体２８７が設けられる。また、絶縁体２８３、および絶縁体２８４は、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、および絶縁体２８７を覆う構造になっている。つまり、絶縁体２８３は、絶縁体２８２の上面と、絶縁体２８７の上面および側面と、絶縁体２１１の上面に接し、絶縁体２８４は、絶縁体２８３の上面および側面に接する。これにより、酸化物２３０などを含む、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、および絶縁体２８７は、絶縁体２８３および絶縁体２８４と、絶縁体２１１とによって、外部から隔離される。別言すると、トランジスタ２００は、絶縁体２８３および絶縁体２８４と絶縁体２１１とで封止された領域内に配置される。
　例えば、絶縁体２１２、絶縁体２１４、絶縁体２８７、および絶縁体２８２を、水素を捕獲および水素を固着する機能を有する材料を用いて形成し、絶縁体２１１、絶縁体２８３、および絶縁体２８４を水素および酸素に対する拡散を抑制する機能を有する材料を用いて形成すると好ましい。代表的には、絶縁体２１２、絶縁体２１４、絶縁体２８７、および絶縁体２８２としては、酸化アルミニウムを用いることができる。また、代表的には、絶縁体２１１、絶縁体２８３、および絶縁体２８４としては、窒化シリコンを用いることができる。
　上記構成にすることで、上記封止された領域外に含まれる水素が、上記封止された領域内に混入することを抑制することができる。
　また、図１７Ａ乃至図１７Ｄに示すトランジスタ２００では、絶縁体２１１、絶縁体２８３、および絶縁体２８４を、単層として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２１１、絶縁体２８３、および絶縁体２８４のそれぞれを２層以上の積層構造として設ける構成にしてもよい。
　絶縁体２７４は、層間膜として機能する。絶縁体２７４は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２７４は、例えば、絶縁体２８０と同様の材料を用いて設けることができる。
　また、図１７Ａ乃至図１７Ｄに示すトランジスタ２００では、酸化物２３０ｃは、酸化物２３０ｃ１と酸化物２３０ｃ２とを積層する構成について示している。
　酸化物２３０ｃ２は、酸化物２３０ｃ１に用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃ１として、Ｉｎ−Ｇａ−Ｚｎ酸化物またはＩｎ−Ｚｎ酸化物を用い、酸化物２３０ｃ２として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物２３０ｃ１と酸化物２３０ｃ２との界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ａおよび酸化物２３０ｃ２の伝導帯下端が、酸化物２３０ｂおよび酸化物２３０ｃ１の伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃ２の電子親和力は、酸化物２３０ｂおよび酸化物２３０ｃ１の電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃ２は、酸化物２３０ａに用いることができる金属酸化物を用い、酸化物２３０ｃ１は、酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂだけでなく、酸化物２３０ｃ１もキャリアの主たる経路となる場合がある。酸化物２３０ｂに用いることができる金属酸化物を酸化物２３０ｃ１に用いることで、チャネル形成領域の上面における実効チャネル長が大きくなるのを抑制し、トランジスタ２００のオン電流の低下を抑制することができる。
　具体的には、酸化物２３０ｃ１として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物、または、Ｉｎ−Ｚｎ酸化物を用い、酸化物２３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物、または、酸化ガリウムを用いればよい。
　また、酸化物２３０ｃ２は、酸化物２３０ｃ１より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃ１との間に酸化物２３０ｃ２を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃ１を介して、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ｃ２に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃ１に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃ１と絶縁体２５０との間に酸化物２３０ｃ２を設けることで、信頼性の高い半導体装置を提供することが可能となる。
　なお、酸化物２３０ｃ１は、トランジスタ２００毎に設けてもよい。つまり、トランジスタ２００の酸化物２３０ｃ１と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ１と、は、接しなくてもよい。また、トランジスタ２００の酸化物２３０ｃ１と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ１と、を、離隔してもよい。別言すると、酸化物２３０ｃ１が、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間に配置されない構成としてもよい。
　複数のトランジスタ２００がチャネル幅方向に配置されている半導体装置において、上記構成にすることで、トランジスタ２００に酸化物２３０ｃがそれぞれ独立して設けられる。よって、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間に、寄生トランジスタが生じるのを抑制し、上記リークパスが生じるのを抑制することができる。したがって、良好な電気特性を有し、かつ、微細化または高集積化が可能な半導体装置を提供することができる。
　例えば、トランジスタ２００のチャネル幅方向において、互いに向かい合う、トランジスタ２００の酸化物２３０ｃ１の側端部と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ１の側端部との距離をＷ１として表すと、Ｗ１を０ｎｍよりも大きくする。また、トランジスタ２００のチャネル幅方向において、互いに向かい合う、トランジスタ２００の酸化物２３０ａの側端部と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ａの側端部との距離をＷ２として表すと、Ｗ２に対するＷ１の比（Ｗ１／Ｗ２）の値は、好ましくは０より大きく１未満、より好ましくは０．１以上０．９以下、さらに好ましくは０．２以上０．８以下である。なお、Ｗ２は、互いに向かい合う、トランジスタ２００の酸化物２３０ｂの側端部と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｂの側端部との距離であってもよい。
　上記のＷ２に対するＷ１の比（Ｗ１／Ｗ２）を小さくすることで、酸化物２３０ｃ１が、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間に配置されない領域の位置ずれが生じても、トランジスタ２００の酸化物２３０ｃ１と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ１と、を、離隔することができる。
　また、上記のＷ２に対するＷ１の比（Ｗ１／Ｗ２）を大きくすることで、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間隔を狭めても、最小加工寸法の幅を確保することができ、半導体装置のさらなる微細化または高集積化を図ることができる。
　なお、導電体２６０、絶縁体２５０、酸化物２３０ｃ２のそれぞれは、隣接するトランジスタ２００間で共通して用いられてもよい。つまり、トランジスタ２００の導電体２６０は、当該トランジスタ２００に隣接するトランジスタ２００の導電体２６０と連続して設けられた領域を有する。また、トランジスタ２００の絶縁体２５０は、当該トランジスタ２００に隣接するトランジスタ２００の絶縁体２５０と連続して設けられた領域を有する。また、トランジスタ２００の酸化物２３０ｃ２は、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ２と連続して設けられた領域を有する。
　また、上記構成とすることで、酸化物２３０ｃ２は、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間に、絶縁体２２４に接する領域を有する。
　なお、酸化物２３０ｃ１と同様に、トランジスタ２００の酸化物２３０ｃ２と、当該トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃ２と、は、離隔してもよい。このとき、絶縁体２５０は、トランジスタ２００と、当該トランジスタ２００に隣接するトランジスタ２００との間に、絶縁体２２４に接する領域を有する。
＜半導体装置の応用例＞
　以下では、図１８Ａおよび図１８Ｂを用いて、＜半導体装置の構成例２＞および＜半導体装置の変形例＞で示したものとは異なる、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。なお、図１８Ａおよび図１８Ｂに示す半導体装置において、＜半導体装置の変形例＞に示した半導体装置（図１７Ａ乃至図１７Ｄ参照。）を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ２００の構成材料については＜半導体装置の構成例２＞および＜半導体装置の変形例＞で詳細に説明した材料を用いることができる。
　図１８Ａおよび図１８Ｂに、複数のトランジスタ（トランジスタ２００＿１乃至トランジスタ２００＿ｎ）を、絶縁体２８３および絶縁体２８４と絶縁体２１１で、包括して封止した構成について示す。なお、図１８Ａおよび図１８Ｂにおいて、複数のトランジスタは、チャネル長方向に並んでいるように見えるが、これにかぎられるものではない。複数のトランジスタは、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
　図１８Ａに示すように、複数のトランジスタ（トランジスタ２００＿１乃至トランジスタ２００＿ｎ）の外側において、絶縁体２８３と絶縁体２１１が接する部分（以下、封止部２６５と呼ぶ場合がある。）が形成されている。封止部２６５は、複数のトランジスタ（トランジスタ群ともいう。）を囲むように形成されている。このような構造にすることで、複数のトランジスタを絶縁体２８３と絶縁体２１１で包み込むことができる。よって封止部２６５に囲まれたトランジスタ群が、基板上に複数設けられることになる。
　また、封止部２６５に重ねてダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）を設けてもよい。上記基板はダイシングラインにおいて分断されるので、封止部２６５に囲まれたトランジスタ群が１チップとして取り出されることになる。
　また、図１８Ａでは、複数のトランジスタ（トランジスタ２００＿１乃至トランジスタ２００＿ｎ）を一つの封止部２６５で囲む例について示したが、これに限られるものではない。図１８Ｂに示すように、複数のトランジスタを複数の封止部で囲む構成にしてもよい。図１８Ｂでは、複数のトランジスタを封止部２６５ａで囲み、さらに外側の封止部２６５ｂでも囲む構成にしている。
　このように、複数の封止部で複数のトランジスタトランジスタ（２００＿１乃至トランジスタ２００＿ｎ）を囲む構成にすることで、絶縁体２８３と絶縁体２１１が接する部分が増えるので、絶縁体２８３と絶縁体２１１の密着性をより向上させることができる。これにより、より確実に複数のトランジスタを封止することができる。
　この場合、封止部２６５ａまたは封止部２６５ｂに重ねてダイシングラインを設けてもよいし、封止部２６５ａと封止部２６５ｂの間にダイシングラインを設けてもよい。
　本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図１９乃至図２５を用いて説明する。
［記憶装置１］
　本発明の一態様に係る半導体装置（記憶装置）の一例を図１９に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１９に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図１９に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図１９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０とを有する。ここで、絶縁体１３０は、上記実施の形態に示す絶縁体２８６として用いることができる絶縁体を用いることが好ましい。
　また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図１９では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　同様に、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
　ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が形成される場合もある。
　絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
　絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１１、絶縁体２１２および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１９では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８４とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
　また、上記実施の形態と同様に、トランジスタ２００は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で封止されることが好ましい。このような構成とすることで、絶縁体２７４、絶縁体１５０などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
　ここで、絶縁体２８４、絶縁体２８３、および絶縁体２８２には導電体２４０が、絶縁体２１４、絶縁体２１２、および絶縁体２１１には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０および導電体２１８を介して、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４の内側に混入する水素を低減することができる。このようにして、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、絶縁体２８４、絶縁体２４１、および絶縁体２１７でトランジスタ２００をより確実に封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。
　また、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４は、先の実施の形態に示すように、水素原子が低減または除去されたガスを用いた成膜方法で形成されることが好ましい。これにより、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４の水素濃度を低減することができる。
　このようにして、トランジスタ２００近傍のシリコン系絶縁膜の水素濃度を低減し、酸化物２３０の水素濃度を低減することができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図１９に示すように、絶縁体２８３と、絶縁体２１１とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、および絶縁体２１２に開口を設ける。
　つまり、上記絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、および絶縁体２１２に設けた開口において、絶縁体２１１と、絶縁体２８３とが接する。また、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、および絶縁体２１４に開口を設け、絶縁体２１２と絶縁体２８３が接する構成にしてもよい。例えば、このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
　当該構造により、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で、トランジスタ２００を包み込むことができる。絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２８０、および絶縁体２２４の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０、および絶縁体２２４の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　なお、図１９に示す記憶装置では、容量素子１００の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、図２０に示すように、容量素子１００の形状をシリンダ型にしてもよい。なお、図２０に示す記憶装置は、絶縁体１５０より下の構成は、図１９に示す半導体装置と同様である。
　図２０に示す容量素子１００は、絶縁体１３０上の絶縁体１５０と、絶縁体１５０上の絶縁体１４２と、絶縁体１５０および絶縁体１４２に形成された開口の中に配置された導電体１１５と、導電体１１５および絶縁体１４２上の絶縁体１４５と、絶縁体１４５上の導電体１２５と、導電体１２５および絶縁体１４５上の絶縁体１５２と、を有する。ここで、絶縁体１５０および絶縁体１４２に形成された開口の中に導電体１１５、絶縁体１４５、および導電体１２５の少なくとも一部が配置される。
　導電体１１５は容量素子１００の下部電極として機能し、導電体１２５は容量素子１００の上部電極として機能し、絶縁体１４５は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１５０および絶縁体１４２の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１５２は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４２は、絶縁体１５０の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１５０および絶縁体１４２に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１５は、絶縁体１４２、および絶縁体１５０に形成された開口に接して配置される。導電体１１５の上面は、絶縁体１４２の上面と略一致することが好ましい。また、導電体１１５の下面は、絶縁体１３０の開口を介して導電体１１０に接する。導電体１１５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１４５は、導電体１１５および絶縁体１４２を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１４５を成膜することが好ましい。絶縁体１４５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１４５として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１４５には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１４５を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１４５を厚くすることにより、導電体１１５と導電体１２５の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン、ＰＥＡＬＤ法を用いて成膜した酸化シリコン、ＡＬＤ法を用いて成膜した窒化シリコンの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２５は、絶縁体１４２および絶縁体１５０に形成された開口を埋めるように配置される。また、導電体１２５は、導電体１４０、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、導電体１５３は、絶縁体１５４上に設けられており、絶縁体１５６に覆われている。導電体１５３は、導電体１１２に用いることができる導電体を用いればよく、絶縁体１５６は、絶縁体１５２に用いることができる絶縁体を用いればよい。ここで、導電体１５３は導電体１４０の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図２１に示す。図２１に示す記憶装置は、図１９で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図２１において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図２１に示す記憶装置は、図１９に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。また、また、図２１に示す記憶装置は、図１９に示す記憶装置と同様に、トランジスタ２００、およびトランジスタ４００を、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で封止することができる。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲートとして機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲートとして機能する導電体４０５と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネル形成領域を有する酸化物４３０ｃと、ソースとして機能する導電体４４２ａ、酸化物４４３ａ、酸化物４３１ａ、および酸化物４３１ｂと、ドレインとして機能する導電体４４２ｂ、酸化物４４３ｂ、酸化物４３２ａ、および酸化物４３２ｂと、を有する。また、トランジスタ２００と同様に、プラグとして機能する導電体が、導電体４４２ａと、導電体４４２ｂに接して設けられる。
　導電体４０５と、導電体２０５とは、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａとは、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂとは、同じ層に形成される。導電体４４２ａ、および導電体４４２ｂと、導電体２４２とは、同じ層に形成される。酸化物４４３ａ、および酸化物４４３ｂと、酸化物２４３とは、同じ層に形成される。酸化物４３０ｃと、酸化物２３０ｃとは、同じ層に形成される。絶縁体４５０と、絶縁体２５０とは、同じ層に形成される。導電体４６０と、導電体２６０とは、同じ層に形成される。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素、水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
［記憶装置３］
　本発明の一態様に係る半導体装置（記憶装置）の一例を図２２に示す。
＜メモリデバイスの構成例＞
　図２２は、メモリデバイス２９０を有する半導体装置の断面図である。図２２に示すメモリデバイス２９０は、図７Ａ乃至図７Ｄに示すトランジスタ２００に加えて、容量デバイス２９２を有する。図２２は、トランジスタ２００のチャネル長方向の断面図に相当する。
　容量デバイス２９２は、導電体２４２ｂと、導電体２４２ｂ上に設けられた絶縁体２７２、および絶縁体２７３と、絶縁体２７３上に設けられた導電体２９４と、を有する。すなわち、容量デバイス２９２は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。なお、容量デバイス２９２が有する一対の電極の一方、すなわち導電体２４２ｂは、トランジスタのソース電極またはドレイン電極を兼ねることができる。また、容量デバイス２９２が有する誘電体層は、トランジスタに設けられる保護層、すなわち絶縁体２７２、および絶縁体２７３を兼ねることができる。したがって、容量デバイス２９２の作製工程において、トランジスタ２００の作製工程の一部を兼用することができるため、生産性の高い半導体装置とすることができる。また、容量デバイス２９２が有する一対の電極の一方、すなわち導電体２４２ｂは、トランジスタ２００のソース電極またはドレイン電極と兼ねているため、トランジスタ２００と、容量デバイス２９２とが配置される面積を低減させることが可能となる。
　なお、導電体２９４としては、例えば、導電体２４２に用いることのできる材料を用いればよい。
＜メモリデバイスの変形例＞
　以下では、図２３Ａ、図２３Ｂ、図２４、および図２５を用いて、先の＜メモリデバイスの構成例＞で示したものとは異なる、本発明の一態様に係るトランジスタ２００、および容量デバイス２９２を有する半導体装置の一例について説明する。なお図２３Ａ、図２３Ｂ、図２４、および図２５に示す半導体装置において、先の実施の形態および＜メモリデバイスの構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ２００、および容量デバイス２９２の構成材料については、先の実施の形態および＜メモリデバイスの構成例＞で詳細に説明した材料を用いることができる。
＜＜メモリデバイスの変形例１＞＞
　以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置６００の一例について図２３Ａを用いて説明する。
　図２３Ａは、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置６００のチャネル長方向の断面図である。半導体装置６００は、図２３Ａに示すように、Ａ３−Ａ４の一点鎖線を対称軸とした線対称の構成となっている。トランジスタ２００ａのソース電極またはドレイン電極の一方と、トランジスタ２００ｂのソース電極またはドレイン電極の一方は、導電体２４２ｃが兼ねる構成となっている。また、配線として機能する導電体２４６と、トランジスタ２００ａ、およびトランジスタ２００ｂとの接続もプラグとして機能する導電体２４０が、兼ねる構成となっている。このように、２つのトランジスタと、２つの容量デバイスと、配線とプラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
　トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂのそれぞれの構成および効果については、図７Ａ乃至図７Ｄ、および図２２に示す半導体装置の構成例を参酌することができる。
＜＜メモリデバイスの変形例２＞＞
　上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２３Ｂに示すように半導体装置６００と、半導体装置６００と同様の構成を有する半導体装置が容量部を介して接続されている構成としてもよい。本明細書では、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置をセルと称する。トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂの構成については、上述のトランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂに係る記載を参酌することができる。
　図２３Ｂは、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａ、および容量デバイス２９２ｂを有する半導体装置６００と、半導体装置６００と同様の構成を有するセルが容量部を介して接続されている断面図である。
　図２３Ｂに示すように、半導体装置６００が有する容量デバイス２９２ｂの一方の電極として機能する導電体２９４ｂは、半導体装置６００と同様の構成を有する半導体装置６０１が有する容量デバイスの一方の電極を兼ねる構成となっている。また、図示しないが、半導体装置６００が有する容量デバイス２９２ａの一方の電極として機能する導電体２９４ａが、半導体装置６００の左側、つまり図２３Ｂにおいて、Ａ１方向に隣接する半導体装置の容量デバイスの一方の電極を兼ねている。また、半導体装置６０１の右側、つまり、図２３Ｂにおいて、Ａ２方向のセルについても同様の構成となっている。つまりセルアレイ（メモリデバイス層ともいう。）を構成することができる。この様なセルアレイの構成とすることで、隣り合うセルの間隔を小さくすることができるので、セルアレイの投影面積を小さくすることができ、高集積化が可能となる。また、図２３Ｂに示すセルアレイの構成を、マトリクス状に配置することで、マトリクス状のセルアレイを構成することができる。
　上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２００ｂ、容量デバイス２９２ａおよび容量デバイス２９２ｂを形成することにより、セルの面積を低減し、セルアレイを有する半導体装置の微細化または高集積化を図ることができる。
　また、上記セルアレイを平面のみでなく積層する構成としてもよい。図２４にセルアレイ６１０をｎ層積層する構成の断面図を示す。図２４に示すように、複数のセルアレイ（セルアレイ６１０＿１乃至セルアレイ６１０＿ｎ）を積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。
＜＜メモリデバイスの変形例３＞＞
　図２５は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４）を有する例を示す。
　メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４は、それぞれ複数のメモリデバイス４２０を有する。
　メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
　メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される（便宜的に、以下では封止構造と呼ぶ）。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４４０が設けられ、素子層４１１と電気的に接続する。
　また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、加熱により酸素を放出する機能を有する。または、絶縁体２８０は、過剰酸素領域を有する。
　なお、絶縁体２１１、絶縁体２８３、及び絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体２１４、絶縁体２８２、及び絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
　例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などが挙げられる。
　なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
　ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
　酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素は、絶縁体２８０中の過剰酸素と反応しＯＨ結合となり、ＯＨとして絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着される。一方、ＯＨ結合を有していた過剰酸素は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
　上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
　一例として、酸化物半導体上に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
　上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、及び当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
　上記加熱処理のあと、絶縁体２８３、及び絶縁体２８４を形成する。絶縁体２８３、及び絶縁体２８４は、水素に対するブロッキング性が高い材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
　なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３の形成後に、それぞれ上記加熱処理を行っても良い。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
　なお、上記の作製プロセスとすることで、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
　以上のように、上記の構造、及び上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
　本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図２６Ａ、図２６Ｂおよび図２７Ａ乃至図２７Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図２６ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図２６Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図２６Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２７Ａ乃至図２７Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２７Ａ乃至図２７Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２７Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図２７Ａに示すメモリセル１４７１は、図２２に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量デバイス２９２に対応している。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２７Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２７Ｃに示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図２７Ｄ乃至図２７Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２７Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図２７Ｄに示すメモリセル１４７４は、図１９に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に、配線ＲＢＬは配線１００２に、配線ＳＬは配線１００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２７Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２７Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２７Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図２７Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２７Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図２８に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２８では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
　発明の一態様の記憶装置は、サーバ、ノートＰＣ、スマートフォン、ゲーム機、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケアなどに用いる記憶装置として好適に用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、図２９Ａおよび図２９Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２９Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２９Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図３０Ａおよび図３０Ｂを用いて説明を行う。
　図３０Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３０Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図３０Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図３０Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。
　電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３１Ａ乃至図３１Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３１ＢはＳＤカードの外観の模式図であり、図３１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３１ＤはＳＳＤの外観の模式図であり、図３１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図３２Ａ乃至図３２Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３２Ａ乃至図３２Ｈに、電子機器の例を示す。
［情報端末］
　図３２Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図３２Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図３２Ａ、図３２Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図３２Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図３２Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３２Ｃ、図３２Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図３２Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３２Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図３２Ｅ、図３２Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図３２Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図３２Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図３２Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、金属酸化物膜の凝集形態の解析を行った。具体的には、金属酸化物膜を有するサンプルに対して、制限視野電子回折（ＳＡＥＤ：Ｓｅｌｅｃｔｅｄ　Ａｒｅａ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）を行った。また、暗視野観察法、および明視野観察法を用いて、当該サンプルの観察を行った。
　はじめに、本実施例で用いるサンプルについて説明する。
　まず、試料を作製する。図３３Ａに示すように、当該試料は、基板８００と、基板８００上の酸化膜８０１と、酸化膜８０１上の金属酸化物膜８０２と、を有する。基板８００は、シリコンを含む基板である。酸化膜８０１は、基板８００の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理することで形成された、膜厚が１００ｎｍの酸化シリコン膜である。金属酸化物膜８０２は、スパッタリング法により成膜された、膜厚が３μｍのＩＧＺＯ膜である。金属酸化物膜８０２の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、アルゴンガス３０ｓｃｃｍおよび酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との距離を６０ｎｍとした。
　次に、上記試料を収束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）を用いて加工し、断面観察用サンプル、および平面観察用サンプルを作製した。
　以上が、本実施例で用いるサンプルの説明である。
　金属酸化物膜８０２の結晶構造を調べるために、断面観察用サンプルに対して、ＳＡＥＤを行った。なお、ＳＡＥＤには、日立ハイテクノロジーズ製透過電子顕微鏡「Ｈ−９５００」を用いた。また、ＳＡＥＤの測定領域（制限視野領域と呼ぶ場合がある。）の直径は、約３μｍである。
　なお、金属酸化物膜８０２は、膜厚が厚いため、ＳＡＥＤを行うことで得られる制限視野回折パターンにおいて、電子線のスポットの強度を高くすることができる。
　ＳＡＥＤを行うことで取得した、断面観察用サンプルの制限視野回折パターンを図３３Ｂ、および図３３Ｃに示す。なお、図３３Ｂ、図３３Ｃに示す制限視野回折パターンの制限視野領域は、それぞれ、図３３Ａに点線の円で示す領域８１０、領域８１１である。つまり、図３３Ｂは、制限視野領域が金属酸化物膜８０２に位置する場合の制限視野回折パターンである。また、図３３Ｃは、制限視野領域が金属酸化物膜８０２、酸化膜８０１、および基板８００に亘る場合の制限視野回折パターンである。
　図３３Ｂ、および図３３Ｃに示す制限視野回折パターンにおいて、中心に観察されるスポットは、透過波（０００）のスポットである。また、図３３Ｂに点線で囲む領域に示す、中心より上方に観察されている弓状のスポットは、回折波（００９）のスポットである。図３３Ｂより、金属酸化物膜８０２は、ＣＡＡＣ−ＩＧＺＯ膜であることがわかる。
　次に、透過波を抽出して結像する手法である明視野観察法を用いて、断面観察用サンプルの明視野の電子顕微鏡像（明視野像ともいう。）の観察を行った。なお、結像に用いられる透過波は、当該透過波が透過し、かつ、回折波が遮断されるように、対物絞りを配置することで抽出される。明視野像の観察には、日立ハイテクノロジーズ製透過電子顕微鏡「Ｈ−９５００」を用いた。
　断面観察用サンプルの明視野像を、図３４に示す。図３４は、金属酸化物膜８０２、および酸化膜８０１の明視野像である。
　図３４に示すように、断面観察用サンプルの明視野像において、金属酸化物膜８０２に特異なコントラストがみられた。このコントラストは、異なる結晶配向に起因する情報を含んでいると推測される。そのため、金属酸化物膜８０２中に、大きさが数十ｎｍで配向秩序の異なる領域が存在していることが示唆された。
　次に、金属酸化物膜８０２の部分的な配向状態を捉えるために、特定の回折波を抽出して結像する手法である暗視野観察法を用いて、断面観察用サンプルの、暗視野の電子顕微鏡像（暗視野像ともいう。）の観察を行った。なお、結像に用いられる回折波は、当該回折波が透過し、かつ、透過波が遮断されるように、対物絞りを配置することで抽出される。また、回折波は、制限視野回折パターンではスポットとして観察されるため、暗視野像は、制限視野回折パターンで観察される回折波のスポットを対物絞りで抽出した場合の暗視野像ということがある。暗視野像の観察には、日立ハイテクノロジーズ製透過電子顕微鏡「Ｈ−９５００」を用いた。
　断面観察用サンプルの制限視野電子回折パターンを図３５Ａに示す。図３５Ａは、金属酸化物膜８０２表面付近の、断面観察用サンプルの制限視野回折パターンである。
　また、断面観察用サンプルの暗視野像を図３５Ｂ乃至図３５Ｄに示す。図３５Ｂ乃至図３５Ｄは、図３５Ａに示す制限視野回折パターンで観察される回折波（００９）のスポットを利用した、金属酸化物膜８０２表面付近の暗視野像である。図３５Ｂは、図３５Ａに点線で示す領域８２０（回折波（００９）のスポットの左側）を対物絞りで抽出した場合の暗視野像である。また、図３５Ｃは、図３５Ａに点線で示す領域８２１（回折波（００９）のスポットの中央およびその周辺）を対物絞りで抽出した場合の暗視野像である。また、図３５Ｄは、図３５Ａに点線で示す領域８２２（回折波（００９）のスポットの右側）を対物絞りで抽出した場合の暗視野像である。なお、図３５Ｂ乃至図３５Ｄに示す暗視野像は、金属酸化物膜８０２の最上部である表面付近で結像がなされており、全て同一視野である。
　図３５Ｃから、領域８２１を抽出した場合の暗視野像では、特異な配向状態をもつ領域は明確には観察されない。他方、図３５Ｂ、および図３５Ｄから、領域８２０または領域８２２を抽出した場合の暗視野像では、帯状のコントラストが、基板面の法線方向からわずかに傾いて観察された。なお、この断面観察では、ＦＩＢ加工で作製した試料の厚みの情報が奥行き方向の情報として入ってしまうため、ＣＡＡＣ構造の配向秩序が基板面の法線方向にも傾きながら結晶層を形成している可能性がある。
　次に、奥行き方向の情報をできるだけ少なくするために、奥行き方向に限り薄く加工した（薄片化した）断面観察用サンプルを作製し、当該断面観察用サンプルに対して、制限視野回折パターン、および暗視野像の観察を行った。
　薄片化した断面観察用サンプルの制限視野回折パターンを図３６Ａに示す。図３６Ａは、酸化膜８０１付近の、薄片化した断面観察用サンプルの制限視野回折パターンである。
　また、薄片化した断面観察用サンプルの暗視野像を図３６Ｂ乃至図３６Ｄに示す。図３６Ｂ乃至図３６Ｄは、図３６Ａに示す制限視野回折パターンで観察される回折波（００９）のスポットを利用した、酸化膜８０１付近の暗視野像である。図３６Ｂは、図３６Ａに点線で示す領域８３０（回折波（００９）のスポットの左側）を対物絞りで抽出した場合の暗視野像である。また、図３６Ｃは、図３６Ａに点線で示す領域８３１（回折波（００９）のスポットの中央およびその周辺）を対物絞りで抽出した場合の暗視野像である。また、図３６Ｄは、図３６Ａに点線で示す領域８３２（回折波（００９）のスポットの右側）を対物絞りで抽出した場合の暗視野像である。なお、図３６Ｂ乃至図３６Ｄに示す暗視野像は、酸化膜８０１付近で結像がなされており、全て同一視野である。
　図３６Ｂ乃至図３６Ｄより、幅が１０ｎｍ程度で、基板面の法線方向に伸長した配向領域を示す帯状のコントラストが得られた。さらに、金属酸化物膜８０２は、酸化膜８０１との界面からの距離が１ｎｍ未満の地点から結晶層の成長が始まり、基板面の法線方向に２度から３度程度傾いて配向していることも確認できた。
　薄片化した断面観察用サンプルにおける、帯状のコントラストとして観測された長距離秩序を有する結晶層の分布を評価するために、平面観察用サンプルの、回折波（１００）のスポットを対物絞りで抽出した場合の暗視野像の観察を行った。なお、平面観察用サンプルの、制限視野電子回折パターンおよび暗視野像の観察には、日本電子株式会社製原子分解能分析電子顕微鏡「ＪＥＭ−ＡＲＭ２００Ｆ」を用いた。
　平面観察用サンプルの制限視野電子回折パターンを図３７Ａに示す。図３７Ａは、金属酸化物膜８０２の、平面観察用サンプルの制限視野回折パターンである。
　また、平面観察用サンプルの暗視野像を図３７Ｂ乃至図３７Ｄに示す。図３７Ｂ乃至図３７Ｄは、図３７Ａに示す制限視野回折パターンで観察される回折波（１００）のスポットを利用した、金属酸化物膜８０２の暗視野像である。図３７Ｂは、図３７Ａに点線で示す領域８４０（一つの回折波（１００）のスポットの左側）を対物絞りで抽出した場合の暗視野像である。また、図３７Ｃは、図３７Ａに点線で示す領域８４１（一つの回折波（１００）のスポットの中央およびその周辺）を対物絞りで抽出した場合の暗視野像である。また、図３７Ｄは、図３７Ａに点線で示す領域８４２（一つの回折波（１００）のスポットの右側）を対物絞りで抽出した場合の暗視野像である。なお、図３７Ｂ乃至図３７Ｄに示す暗視野像は、全て同一視野である。
　図３７Ｂ乃至図３７Ｄより、金属酸化物膜８０２において、回折波（１００）のスポットで示される配向秩序が、約１００ｎｍの大きさで分布し、数度傾斜した配向領域とこの垂直配向領域が連結するように暗視野像のコントラストとして観測された。
　以上より、ＣＡＡＣ−ＩＧＺＯ膜は、原子レベルよりも大きいナノからバルクの中間の領域（所謂メゾスコピックな領域）においても結晶の配向性が連続的に繋がっていることが分かった。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００：容量素子、１１０：導電体、１１２：導電体、１１５：導電体、１２０：導電体、１２５：導電体、１３０：絶縁体、１４０：導電体、１４２：絶縁体、１４５：絶縁体、１５０：絶縁体、１５２：絶縁体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、２００：トランジスタ、２００＿ｎ：トランジスタ、２００＿１：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０ｃ１：酸化物、２３０ｃ２：酸化物、２３０Ｃ：酸化膜、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電層、２４２ｃ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３Ａ：酸化膜、２４３ｂ：酸化物、２４３Ｂ：酸化物層、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２６５：封止部、２６５ａ：封止部、２６５ｂ：封止部、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８６：絶縁体、２８７：絶縁体、２９０：メモリデバイス、２９２：容量デバイス、２９２ａ：容量デバイス、２９２ｂ：容量デバイス、２９４：導電体、２９４ａ：導電体、２９４ｂ：導電体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４１１：素子層、４１３：トランジスタ層、４１５：メモリデバイス層、４１５＿１：メモリデバイス層、４１５＿３：メモリデバイス層、４１５＿４：メモリデバイス層、４２０：メモリデバイス、４２４：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４２ａ：導電体、４４２ｂ：導電体、４４３ａ：酸化物、４４３ｂ：酸化物、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、４７０：メモリユニット、６００：半導体装置、６０１：半導体装置、６１０：セルアレイ、６１０＿１：セルアレイ、６１０＿ｎ：セルアレイ、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、８００：基板、８０１：酸化膜、８０２：金属酸化物膜、８１０：領域、８１１：領域、８２０：領域、８２１：領域、８２２：領域、８３０：領域、８３１：領域、８３２：領域、８４０：領域、８４１：領域、８４２：領域、９０１：境界領域、９０２：境界領域、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (6)

  1. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　第１の導電体と、
    　前記第１の導電体上の第１の絶縁体と、
    　前記第１の絶縁体上の、溝部が設けられた酸化物と、
    　前記酸化物の、前記溝部と重ならない領域に配置される、第２の導電体、および第３の導電体と、
    　前記第２の導電体および前記第３の導電体の間に、かつ、前記酸化物の前記溝部に配置される第２の絶縁体と、
    　前記第２の絶縁体上の第４の導電体と、を有し、
    　前記第４の導電体の底面は、前記第２の導電体の底面、および前記第３の導電体の底面よりも低く、
    　前記トランジスタのチャネル長方向の断面視において、前記溝部の底面の端部は、曲率を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記溝部の深さは、５ｎｍ以上３０ｎｍ以下である、
    　半導体装置。
  3. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　第１の導電体と、
    　前記第１の導電体上の第１の絶縁体と、
    　前記第１の絶縁体上の、第１の酸化物と、
    　前記第１の酸化物上の、第２の酸化物と、
    　前記第２の酸化物上の、第２の導電体、第３の導電体、および、前記第２の導電体と前記第３の導電体との間に配置される第３の酸化物と、
    　前記第３の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第４の導電体と、
    　前記第２の導電体、および、前記第３の導電体上の、第３の絶縁体と、を有し、
    　前記第４の導電体の上面は、前記第２の絶縁体の上面、および、前記第３の酸化物の上面と、略一致し、
    　前記第２の酸化物は、第１の溝部を有し、
    　前記第３の絶縁体は、第２の溝部を有し、
    　前記第１の溝部の側壁は、前記第２の溝部の側壁と、略一致し、
    　前記第４の導電体の底面は、前記第２の導電体の底面、および前記第３の導電体の底面よりも低く、
    　前記トランジスタのチャネル長方向の断面視において、前記第１の溝部の底面の端部は、曲率を有する、
    　半導体装置。
  4. 　請求項３において、
    　前記第１の溝部の深さは、５ｎｍ以上３０ｎｍ以下である、
    　半導体装置。
  5. 　請求項３または請求項４において、
    　前記第２の酸化物は、インジウムを有し、
    　前記第３の酸化物は、インジウムと、元素Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、または錫）と、亜鉛と、を有する、
    　半導体装置。
  6. 　請求項５において、
    　前記第２の酸化物において、主成分である金属元素に対する前記インジウムの原子数比は、前記第３の酸化物における、主成分である金属元素に対する前記インジウムの原子数比より大きい、
    　半導体装置。
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