WO2020149188A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2020149188A1
WO2020149188A1 PCT/JP2020/000276 JP2020000276W WO2020149188A1 WO 2020149188 A1 WO2020149188 A1 WO 2020149188A1 JP 2020000276 W JP2020000276 W JP 2020000276W WO 2020149188 A1 WO2020149188 A1 WO 2020149188A1
Authority
WO
WIPO (PCT)
Prior art keywords
cover
tip
pattern
semiconductor device
substrate
Prior art date
Application number
PCT/JP2020/000276
Other languages
English (en)
French (fr)
Inventor
友洋 谷下
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2020566383A priority Critical patent/JP7019840B2/ja
Publication of WO2020149188A1 publication Critical patent/WO2020149188A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties

Definitions

  • the present disclosure relates to a semiconductor device including a semiconductor element and a method for manufacturing the semiconductor device.
  • Patent Document 1 discloses a configuration in which a semiconductor element is covered with a cap (cover) (hereinafter, also referred to as “related configuration A”).
  • the dam-like member which is a resist having a protrusion shape, is provided on the substrate so that the inflow of the adhesive does not occur.
  • the dam-shaped member is a member for stopping the flow of the adhesive material when the cap is mounted.
  • the present disclosure has been made in order to solve such a problem, and an object thereof is to provide a semiconductor device or the like that can realize a reduction in the size of a substrate.
  • a semiconductor device includes a substrate on which a semiconductor element is mounted, and a cover having an internal space for housing the semiconductor element, and the cover includes The cover is made of metal, and the substrate has conductivity, and a pattern to be joined with the cover is formed, and the cover is formed so that the semiconductor element exists in the internal space.
  • the cover is joined to the pattern by a joining material, the cover has a tip portion joined to the pattern by the joining material, and the tip portion has a tip in contact with the pattern.
  • the tip portion is configured such that a region of the tip portion closer to the tip of the tip portion has a smaller cross-sectional area.
  • the tip portion has a first tapered surface in contact with a part of the tip of the tip portion and a second tapered surface in contact with another portion of the tip of the tip portion.
  • the semiconductor device includes a substrate and a cover.
  • a pattern is formed on the substrate.
  • the cover is joined to the pattern with a joining material.
  • the cover has a tip portion that is joined to the pattern by the joining material.
  • the tip has a tip that is in contact with the pattern.
  • the tip portion is configured such that a region of the tip portion closer to the tip of the tip portion has a smaller cross-sectional area.
  • the area of the pattern that is in contact with the tip of the tip of the cover can be reduced. Therefore, the size of the substrate on which the pattern is formed can be reduced.
  • FIG. 3 is a perspective view showing the external appearance of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device taken along the line A1-A2 of FIG. 1.
  • FIG. 6 is an enlarged view for explaining a tip end portion of the cover according to the first embodiment.
  • FIG. 5 is a diagram for explaining the configuration of the inner surface of the cover according to the first embodiment.
  • 6 is a flowchart of the manufacturing method Pr according to the first embodiment.
  • FIG. 9 is a cross-sectional view for explaining each step in the manufacturing method Pr. It is a perspective view showing the appearance of a semiconductor device provided with a ventilation port.
  • FIG. 9 is a cross-sectional view of a semiconductor device having the configuration of Modification 1.
  • FIG. 1 is a perspective view showing the external appearance of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device taken along the line A1-A2 of FIG. 1.
  • FIG. 6 is an
  • FIG. 9 is an enlarged view for explaining a tip end portion of a cover according to Modification 1.
  • FIG. 13 is a cross-sectional view of a semiconductor device having a configuration of Modification 2.
  • FIG. 8 is an enlarged view for explaining a pattern in modification 2;
  • FIG. 11 is a cross-sectional view for explaining each step in the manufacturing method Pr according to the modified example 2.
  • FIG. 1 is a perspective view showing the external appearance of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 is, for example, a device used in a communication device that performs communication.
  • the bonding material 5 described later is not shown in order to make the configuration of the cover 40 described later easier to understand.
  • the X direction, the Y direction, and the Z direction are orthogonal to each other.
  • the X direction, Y direction and Z direction shown in the following figures are also orthogonal to each other.
  • a direction including the X direction and the opposite direction ( ⁇ X direction) to the X direction is also referred to as “X axis direction”.
  • a direction including the Y direction and a direction ( ⁇ Y direction) opposite to the Y direction is also referred to as “Y axis direction”.
  • a direction including the Z direction and the opposite direction ( ⁇ Z direction) to the Z direction is also referred to as “Z axis direction”.
  • a plane including the X-axis direction and the Y-axis direction is also referred to as “XY plane”.
  • a plane including the X-axis direction and the Z-axis direction is also referred to as “XZ plane”.
  • a plane including the Y-axis direction and the Z-axis direction will also be referred to as “YZ plane”.
  • FIG. 2 is a cross-sectional view of the semiconductor device 100 taken along the line A1-A2 of FIG.
  • semiconductor device 100 includes substrate 12, semiconductor element S1, cover 40, and wire W1.
  • the substrate 12 is, for example, a laminated substrate.
  • the substrate 12 is not limited to the laminated substrate.
  • the substrate 12 may be, for example, a single layer substrate.
  • the substrate 12 is made of a material suitable as a transmission material.
  • the substrate 12 has an upper surface 12s.
  • the semiconductor element S1 is mounted on the board 12, which will be described in detail later. Further, the pattern 6 is formed on the substrate 12. Below, the upper surface 12s side of the substrate 12 is also referred to as “upper surface portion of the substrate 12”.
  • a plurality of patterns 6 are formed on the upper surface of the substrate 12.
  • Each pattern 6 functions as an electric transmission path.
  • Each pattern 6 has conductivity.
  • Each pattern 6 is made of a material having high electrical conductivity.
  • Each pattern 6 is made of, for example, gold, copper, gold plating, or the like.
  • Each pattern 6 suppresses the flow of the bonding material within the pattern 6.
  • a resist is formed on a region of the upper surface of the substrate 12 where the pattern 6 is not formed.
  • pattern 6 to which the cover 40 is joined is also referred to as “pattern 6a”.
  • pattern 6 that is the bonding target of the semiconductor element S1 is also referred to as “pattern 6b”.
  • pattern 6c the pattern 6 that is the connection target of the wire W1 is also referred to as “pattern 6c”.
  • the patterns 6a, 6b, 6c are provided on the upper surface of the substrate 12.
  • the shape of the pattern 6a in a plan view (XY plane) is, for example, a closed loop shape.
  • the pattern 6a is grounded.
  • the semiconductor element S1 is a semiconductor chip.
  • the semiconductor element S1 is made of, for example, GaN.
  • the semiconductor element S1 is mounted on the substrate 12 in a region where the pattern 6b exists via a bonding material. Further, the semiconductor element S1 is connected to the pattern 6c of the substrate 12 via the wire W1.
  • the wire W1 is made of a material having high electrical conductivity.
  • the wire W1 is made of, for example, metal, gold, silver or the like.
  • the cover 40 is called a cover or a lid.
  • the cover 40 has a box shape.
  • the cover 40 has an internal space Sp1.
  • the internal space Sp1 is a space for housing the semiconductor element S1.
  • the central portion of internal space Sp1 in plan view (XY plane) is also referred to as “central portion of internal space Sp1”.
  • the semiconductor element S1 exists in the center of the internal space Sp1.
  • the cover 40 has an outer surface 4a as an outer wall and an inner surface 4b as an inner wall.
  • the outer surface 4a is an outer surface of the cover 40.
  • the inner surface 4b is an inner surface of the cover 40.
  • the inner surface 4b is in contact with the internal space Sp1.
  • the cover 40 has electromagnetic shielding properties.
  • the cover 40 is made of metal.
  • a part of the cover 40 is made of metal.
  • the outer portion of the cover 40 is made of metal, metal plating, shield material, or the like.
  • the entire cover 40 may be made of metal.
  • the cover 40 is bonded to the pattern 6a of the substrate 12 by the bonding material 5 as an adhesive so that the semiconductor element S1 exists in the internal space Sp1.
  • the bonding material 5 is, for example, solder.
  • the bonding material 5 is not limited to solder.
  • the bonding material 5 may be, for example, a material having metal particles other than solder.
  • the metal-based particles are, for example, silver particles. That is, the bonding material 5 may be silver paste.
  • the cover 40 has a tip portion 40e.
  • the shape of the tip portion 40e in plan view (XY plane) is the same as the shape of the pattern 6a in plan view.
  • the tip portion 40e is joined to the pattern 6a of the substrate 12 by the joining material 5.
  • the cover bonding state is a state in which the tip end 40e of the cover 40 is bonded to the pattern 6a of the substrate 12 by the bonding material 5.
  • the bonding material 5 in the cover bonded state functions as a material that provides an electromagnetic shielding property between the cover 40 and the substrate 12.
  • the semiconductor device 100 in the cover-bonded state has an electromagnetic shield structure, that is, an electromagnetic shield property. Further, the semiconductor device 100 in the cover-bonded state has a heat sink structure.
  • FIG. 3 is an enlarged view for explaining the tip portion 40e of the cover 40 according to the first embodiment.
  • the tip portion 40e has a configuration for preventing the joining material 5 from flowing into the central portion of the internal space Sp1. The configuration will be described below.
  • the tip 40e has a tip 40es. In the cover joined state, the tip 40es is in contact with the pattern 6a. Of the tip portion 40e, the tip portion 40e is configured such that the closer to the tip 40es of the tip portion 40e, the smaller the cross-sectional area of the area.
  • the tip portion 40e has tapered surfaces Tp1 and Tp2 that are slopes.
  • the tapered surface Tp1 is a part of the outer surface 4a (outer wall) of the cover 40.
  • the tapered surface Tp1 contacts a part of the tip 40es.
  • the tapered surface Tp2 is a part of the inner surface 4b (inner wall) of the cover 40.
  • the tapered surface Tp2 is in contact with another part of the tip 40es.
  • the joining material 5 is in contact with each of the tapered surfaces Tp1 and Tp2.
  • the tapered surface Tp1 is configured so that a fillet is formed on the bonding material 5 that is in contact with the tapered surface Tp1 in the cover bonded state.
  • the tapered surface Tp2 is configured so that a fillet is formed on the bonding material 5 that is in contact with the tapered surface Tp2 in the cover bonded state.
  • the gradient of the tapered surface Tp1 is larger than the gradient of the tapered surface Tp2.
  • the acute angle formed by the tapered surface Tp1 and the horizontal plane is also referred to as “outer angle ⁇ ” or “ ⁇ ”.
  • an acute angle formed by the tapered surface Tp2 and the horizontal plane is also referred to as “inner angle ⁇ ” or “ ⁇ ”.
  • each of the outer angle ⁇ and the inner angle ⁇ is an angle included in the range of 60 degrees to 85 degrees.
  • each of the outer angle ⁇ and the inner angle ⁇ is an angle included in the range of 70 degrees to 80 degrees.
  • the outer angle ⁇ is larger than the inner angle ⁇ .
  • the outer angle ⁇ is, for example, an angle larger than the inner angle ⁇ by 5 degrees or more.
  • FIG. 4 is a diagram for explaining the configuration of the inner surface 4b of the cover 40 according to the first embodiment.
  • the inner surface 4b has a plurality of grooves D1.
  • Each groove D1 extends to the tip 40es of the tip 40e.
  • FIG. 5 is a flowchart of the manufacturing method Pr according to the first embodiment.
  • FIG. 5 shows only main steps included in the plurality of steps of the manufacturing method Pr.
  • FIG. 6 is a cross-sectional view for explaining each step in the manufacturing method Pr.
  • a pattern forming step is performed (S110).
  • the pattern 6 (patterns 6a, 6b, 6c) is formed on the substrate 12 (see FIG. 6A).
  • the pattern 6a is formed such that the shape of the pattern 6a in plan view (XY plane) is the same as the shape of the tip portion 40e in plan view. Further, the patterns 6b and 6c are formed so that each of the patterns 6b and 6c has a preset shape.
  • the element mounting process is performed (S120).
  • the semiconductor element S1 is mounted on the substrate 12 (see FIG. 6B).
  • a bonding material is used to mount the semiconductor element S1.
  • the bonding material is, for example, silver paste, solder, or the like.
  • the bonding material is an adhesive or a silver paste.
  • the bonding material is applied to the substrate 12 by the dispenser.
  • the semiconductor element S1 is mounted on the bonding material, and a drying process for drying the bonding material is performed. As a result, the semiconductor element S1 is mounted on the substrate 12.
  • the joining material is solder.
  • solder is printed on the substrate 12 in the element mounting process. Then, after the semiconductor element S1 is mounted on the substrate 12 via solder, reflow is performed. As a result, the semiconductor element S1 is mounted on the substrate 12.
  • the semiconductor element S1 is connected to the pattern 6c of the substrate 12 via the wire W1.
  • the wire W1 may not be used.
  • the wire W1 may be used.
  • the cover joining step is a step of joining the cover 40 to the pattern 6a with the joining material 5. Specifically, in the cover joining step, the tip 40e of the cover 40 is joined to the pattern 6a of the substrate 12 by the joining material 5 (see FIG. 2). The cover 40 is joined by, for example, flow soldering or reflow soldering. With the above, the manufacturing of the semiconductor device 100 is completed.
  • the semiconductor device 100 includes the substrate 12 and the cover 40.
  • a pattern 6a is formed on the substrate 12.
  • the cover 40 is joined to the pattern 6a by the joining material 5.
  • the cover 40 has a tip portion 40e joined to the pattern 6a by the joining material 5.
  • the tip portion 40e has a tip 40es that is in contact with the pattern 6a.
  • the tip portion 40e is configured such that the closer to the tip 40es of the tip portion 40e, the smaller the cross-sectional area of the area.
  • the area of the pattern 6a in contact with the tip 40es of the tip 40e of the cover 40 can be reduced. Therefore, the size of the substrate on which the pattern is formed can be reduced.
  • the cover 40 made of metal is joined to the pattern 6a of the substrate 12 by the joining material 5. Therefore, the semiconductor device 100 in the cover-bonded state has an electromagnetic shield structure (electromagnetic shield property).
  • the gradient of the tapered surface Tp1 which is a part of the outer surface 4a is larger than the gradient of the tapered surface Tp2 which is a part of the inner surface 4b. Therefore, the bonding material 5 easily accumulates in the region between the tapered surface Tp1 and the pattern 6a. Therefore, the flow of the bonding material 5 can be suppressed. As a result, the effect that the bonding material 5 can be prevented from flowing to the central portion of the internal space Sp1 of the cover 40 is obtained.
  • the amount of the bonding material 5 applied to the substrate 12 and the amount of the bonding material 5 seen from the outside of the cover 40 are used to estimate the amount of the bonding material 5 present on the inner surface 4b side. be able to.
  • the shape of the bonding material 5 existing on the inner surface 4b side can be estimated from the shape of the bonding material 5 seen from the outside of the cover 40.
  • the formation state of the fillet of the bonding material 5 existing on the inner surface 4b side can be estimated from the formation state of the fillet of the bonding material 5 seen from the outside of the cover 40. Therefore, according to the present embodiment, it is not necessary to divide the semiconductor device and observe the cross section of the semiconductor device as in the conventional case.
  • the plurality of grooves D1 are present on the inner surface 4b of the cover 40.
  • Each groove D1 extends to the tip 40es of the tip 40e. Therefore, due to the capillary phenomenon, the excess bonding material 5 is scooped up on the inner surface 4b. As a result, the bonding material 5 is likely to stay near the tip portion 40e of the cover 40. As a result, it is possible to prevent the bonding material 5 from flowing to the central portion of the internal space Sp1 of the cover 40.
  • the semiconductor device 100 of the present embodiment has a configuration for achieving the above effects. Therefore, the semiconductor device 100 according to the present embodiment can solve the above problems. Therefore, according to the present embodiment, for example, it is not necessary to provide the substrate with a dam-shaped member that is a resist having a protrusion shape.
  • the semiconductor device 100 may be provided with a ventilation port H1.
  • the ventilation port H1 is formed, for example, by performing the above-described cover joining process in a situation where a notch exists in a part of the pattern 6a and a part of the tip 40e of the cover 40.
  • the ventilation port H1 is provided, for example, when the semiconductor device 100 does not have to have electromagnetic shielding properties. Further, for example, when the semiconductor device 100 needs to have an electromagnetic shield property, the width and length of the ventilation port H1 are set so that the electromagnetic shield property is hardly affected by a high frequency signal, for example. .. By providing the ventilation port H1, it is possible to cope with a semiconductor package that does not require airtightness.
  • FIG. 8 is a cross-sectional view of the semiconductor device 100 having the configuration of the first modification.
  • the configuration of the first modification is different from the configuration of the first embodiment in the shape of the tip portion 40e of the cover 40.
  • FIG. 9 is an enlarged view for explaining the tip portion 40e of the cover 40 in the first modification. It should be noted that FIG. 9 shows, as an example, the tip portion 40e having a configuration in which the outside angle ⁇ is the same as the inside angle ⁇ .
  • the shape of the tip portion 40e of the cover 40 is a W shape (forked shape). Specifically, the depression 40 is present at the tip 40es of the tip 40e.
  • the configuration of the depression V1 of this modification may be applied to the tip portion 40e of the first embodiment.
  • the manufacturing method Pr in Modification 1 will be described with reference to FIG.
  • the pattern forming step (S110) is performed as in the first embodiment (see FIG. 6A).
  • the element mounting step (S120) is performed as in the first embodiment (see FIG. 6B).
  • the cover joining step (S130) is performed. This completes the manufacture of the semiconductor device 100 according to the first modification (see FIG. 8).
  • the structure of this modification has a larger bonding strength between the tip portion 40e and the pattern 6a than the structure of the first embodiment. Therefore, it is possible to sufficiently prevent the cover 40 from coming off the pattern 6a.
  • the same effect as in the first embodiment can be obtained.
  • the formation state of the fillet of the bonding material 5 existing on the inner surface 4b side can be estimated from the formation state of the fillet of the bonding material 5 seen from the outside of the cover 40. Therefore, it is not necessary to divide the semiconductor device and observe the cross section of the semiconductor device as in the conventional case.
  • FIG. 10 is a cross-sectional view of the semiconductor device 100 having the configuration of Modification 2.
  • the configuration of the modified example 2 is different from the configuration of the first embodiment in the shape of the pattern 6a.
  • FIG. 11 is an enlarged view for explaining the pattern 6a in the second modification. Note that FIG. 11 shows, as an example, the tip portion 40e having a configuration in which the outside angle ⁇ is the same as the inside angle ⁇ .
  • the pattern 6a has a depression V2.
  • the recess V2 is configured such that the recess V2 accommodates the tip 40es side of the tip portion 40e in the cover joined state.
  • the tip 40es of the tip portion 40e is joined to the recess V2 by the joining material 5.
  • the depression V2 is formed in the pattern 6a in advance.
  • the recess V2 is formed as follows, for example. For example, a process of applying pressure to the pattern 6a so as to form the depression V2 in the pattern 6a and deforming the pattern 6a is performed. As a result, the depression V2 is formed in the pattern 6a.
  • the tip 40es of the tip 40e of the cover 40 is joined to the pattern 6a of the substrate 12 by the joining material 5 (see FIGS. 10 and 11).
  • the manufacturing method Pr in Modification 2 will be described with reference to FIGS. 5 and 12.
  • the pattern forming step (S110) is performed as in the first embodiment (see FIG. 6A).
  • a process of applying pressure to the pattern 6a to deform the pattern 6a is performed so that the depression V2 is formed in the pattern 6a.
  • the depression V2 is formed in the pattern 6a (see FIG. 12A).
  • the element mounting step (S120) is performed as in the first embodiment (see FIG. 12B).
  • the cover joining step (S130) is performed.
  • the tip 40es of the tip 40e of the cover 40 is joined to the depression V2 of the pattern 6a by the joining material 5. This completes the manufacture of the semiconductor device 100 according to Modification 2 (see FIG. 10).
  • the joining material 5 when the cover joining step of the manufacturing method Pr is performed, the joining material 5 accumulates in the depression V2 of the pattern 6a. Therefore, it is possible to prevent the bonding material 5 from flowing to the central portion of the internal space Sp1 of the cover 40.
  • the presence of the depression V2 allows the tip portion 40e of the cover 40 to be fixed to the pattern 6a with high accuracy. Thereby, the assembling accuracy of the semiconductor device 100 can be improved.
  • the same effect as in the first embodiment can be obtained.
  • the formation state of the fillet of the bonding material 5 existing on the inner surface 4b side can be estimated from the formation state of the fillet of the bonding material 5 seen from the outside of the cover 40. Therefore, it is not necessary to divide the semiconductor device and observe the cross section of the semiconductor device as in the conventional case.
  • the configuration of the recess V1 of the modified example 1 may be applied to the tip portion 40e of the first embodiment.
  • the configuration of the depression V2 of the modified example 2 may be applied to the pattern 6a of the first embodiment.
  • the configuration of the depression V1 of the modified example 1 is applied to the tip portion 40e of the first embodiment, and the configuration of the depression V2 of the modified example 2 is applied to the pattern 6a of the first embodiment. Good.
  • the configuration of the depression V2 of the modification 2 may be applied to the pattern 6a of the modification 1.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Die Bonding (AREA)

Abstract

半導体装置１００は、基板１２と、カバー４０とを備える。基板１２には、パターン６ａが形成されている。カバー４０は、接合材５により、パターン６ａに接合されている。カバー４０は、接合材５により、パターン６ａに接合されている先端部４０ｅを有する。先端部４０ｅは、パターン６ａに接触している先端４０ｅｓを有する。先端部４０ｅのうち、当該先端部４０ｅの先端４０ｅｓに近い領域程、当該領域の断面積が小さくなるように、当該先端部４０ｅは構成されている。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体素子を含む半導体装置、および、半導体装置の製造方法に関する。
　半導体装置には、基板に実装された半導体素子を、カバー（リッド）により保護する構成を有するものもある。例えば、特許文献１では、半導体素子を、キャップ（カバー）で覆う構成（以下、「関連構成Ａ」ともいう）が開示されている。
　具体的には、関連構成Ａでは、キャップを、接着材により、基板に接合する場合に、当該接着材の流入が発生しないように、当該基板に、突起状のレジストであるダム状部材が設けられる。当該ダム状部材は、キャップが実装される際に、接着材の流れをとめるための部材である。
特開２０１１－１１４１９２号公報
　近年、半導体装置が、高周波信号を使用する状況が増えつつある。そこで、基板の半導体素子を保護するために、当該基板に形成された、導電性を有するパターンに、金属で構成されたカバーを接合することが求められる。
　また、近年では、上記の半導体装置の小型化も求められている。そのため、カバーの接合対象となるパターンが形成された基板のサイズの小型化が要求される。なお、関連構成Ａでは、金属ではない樹脂で構成されたキャップが使用される。そのため、関連構成Ａでは、この要求を満たすことはできない。
　本開示は、このような問題を解決するためになされたものであり、基板のサイズの小型化を実現可能な半導体装置等を提供することを目的とする。
　上記目的を達成するために、本開示の一態様に係る半導体装置は、半導体素子が実装されている基板と、前記半導体素子を収容するための内部空間を有するカバーとを備え、前記カバーは、金属で構成されており、前記基板には、導電性を有し、かつ、前記カバーの接合対象となるパターンが形成されており、前記内部空間に前記半導体素子が存在するように、前記カバーは、接合材により、前記パターンに接合されており、前記カバーは、前記接合材により、前記パターンに接合されている先端部を有し、前記先端部は、前記パターンに接触している先端を有し、前記先端部のうち、当該先端部の先端に近い領域程、当該領域の断面積が小さくなるように、当該先端部は構成されている。前記先端部は、当該先端部の先端の一部に接する第１テーパー面と、当該先端部の先端の別の一部に接する第２テーパー面とを有する。
　本開示によれば、半導体装置は、基板と、カバーとを備える。前記基板には、パターンが形成されている。前記カバーは、接合材により、前記パターンに接合されている。前記カバーは、前記接合材により、前記パターンに接合されている先端部を有する。前記先端部は、前記パターンに接触している先端を有する。前記先端部のうち、当該先端部の先端に近い領域程、当該領域の断面積が小さくなるように、当該先端部は構成されている。
　これにより、カバーの先端部の先端に接触しているパターンの面積を小さくすることができる。そのため、パターンが形成された基板のサイズの小型化を実現することができる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の外観を示す斜視図である。 図１のＡ１－Ａ２線に沿った、半導体装置の断面図である。 実施の形態１に係るカバーの先端部を説明するための拡大図である。 実施の形態１に係るカバーの内面の構成を説明するための図である。 実施の形態１に係る製造方法Ｐｒのフローチャートである。 製造方法Ｐｒにおける各工程を説明するための断面図である。 換気口が設けられた半導体装置の外観を示す斜視図である。 変形例１の構成を有する半導体装置の断面図である。 変形例１におけるカバーの先端部を説明するための拡大図である。 変形例２の構成を有する半導体装置の断面図である。 変形例２におけるパターンを説明するための拡大図である。 変形例２に係る製造方法Ｐｒにおける各工程を説明するための断面図である。
　以下、図面を参照しつつ、実施の形態について説明する。以下の図面では、同一の各構成要素には同一の符号を付してある。同一の符号が付されている各構成要素の名称および機能は同じである。したがって、同一の符号が付されている各構成要素の一部についての詳細な説明を省略する場合がある。
　なお、実施の形態において例示される各構成要素の寸法、材質、形状、当該各構成要素の相対配置などは、装置の構成、各種条件等により適宜変更されてもよい。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
　＜実施の形態１＞
　図１は、実施の形態１に係る半導体装置１００の外観を示す斜視図である。半導体装置１００は、例えば、通信を行う通信装置において使用される装置である。なお、図１では、後述のカバー４０の構成を分かりやすくするために、後述の接合材５は示していない。
　図１において、Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。以下の図に示されるＸ方向、Ｙ方向およびＺ方向も、互いに直交する。以下においては、Ｘ方向と、当該Ｘ方向の反対の方向（－Ｘ方向）とを含む方向を「Ｘ軸方向」ともいう。また、以下においては、Ｙ方向と、当該Ｙ方向の反対の方向（－Ｙ方向）とを含む方向を「Ｙ軸方向」ともいう。また、以下においては、Ｚ方向と、当該Ｚ方向の反対の方向（－Ｚ方向）とを含む方向を「Ｚ軸方向」ともいう。
　また、以下においては、Ｘ軸方向およびＹ軸方向を含む平面を、「ＸＹ面」ともいう。また、以下においては、Ｘ軸方向およびＺ軸方向を含む平面を、「ＸＺ面」ともいう。また、以下においては、Ｙ軸方向およびＺ軸方向を含む平面を、「ＹＺ面」ともいう。
　図２は、図１のＡ１－Ａ２線に沿った、半導体装置１００の断面図である。図１および図２を参照して、半導体装置１００は、基板１２と、半導体素子Ｓ１と、カバー４０と、ワイヤＷ１とを備える。
　基板１２は、例えば、積層基板である。なお、基板１２は、積層基板に限定されない。基板１２は、例えば、単層基板であってもよい。基板１２は、伝送材として適している材料で構成される。基板１２は、上面１２ｓを有する。
　詳細は後述するが、基板１２には、半導体素子Ｓ１が実装されている。また、基板１２には、パターン６が形成されている。以下においては、基板１２の上面１２ｓ側を、「基板１２の上面部」ともいう。
　具体的には、基板１２の上面部には、複数のパターン６が形成されている。各パターン６は、電気の伝送経路として機能する。各パターン６は、導電性を有する。各パターン６は、高い電気伝導性を有する材料で構成されている。各パターン６は、例えば、金、銅、金メッキ等で構成される。各パターン６は、接合材の流動を当該パターン６内に抑える。なお、基板１２の上面部のうち、パターン６が形成されていない領域にはレジストが形成されている。
　以下においては、カバー４０の接合対象となるパターン６を、「パターン６ａ」ともいう。また、以下においては、半導体素子Ｓ１の接合対象となるパターン６を、「パターン６ｂ」ともいう。また、以下においては、ワイヤＷ１の接続対象となるパターン６を、「パターン６ｃ」ともいう。
　基板１２の上面部には、パターン６ａ，６ｂ，６ｃが設けられている。平面視（ＸＹ面）におけるパターン６ａの形状は、例えば、閉ループ状である。なお、パターン６ａは、接地されている。
　半導体素子Ｓ１は、半導体チップである。半導体素子Ｓ１は、例えば、ＧａＮで構成されている。半導体素子Ｓ１は、接合材を介して、基板１２のうち、パターン６ｂが存在する領域に実装されている。また、半導体素子Ｓ１は、ワイヤＷ１を介して、基板１２のパターン６ｃに接続されている。ワイヤＷ１は、高い電気伝導性を有する材料で構成されている。ワイヤＷ１は、例えば、金属、金、銀等で構成される。
　カバー４０は、覆いまたはリッドと呼ばれる。カバー４０の形状は、箱形である。カバー４０は、内部空間Ｓｐ１を有する。内部空間Ｓｐ１は、半導体素子Ｓ１を収容するための空間である。以下においては、平面視（ＸＹ面）における内部空間Ｓｐ１の中央部を、「内部空間Ｓｐ１の中央部」ともいう。内部空間Ｓｐ１の中央部には、半導体素子Ｓ１が存在する。
　カバー４０は、外壁としての外面４ａと、内壁としての内面４ｂとを有する。外面４ａは、カバー４０の外側の面である。内面４ｂは、カバー４０の内側の面である。内面４ｂは、内部空間Ｓｐ１に触れている。
　カバー４０は、電磁シールド性を有する。カバー４０は、金属で構成されている。例えば、カバー４０の一部は、金属で構成されている。また、例えば、カバー４０の外側部は、金属、金属めっき、シールド材料等で構成されている。なお、カバー４０全体が、金属で構成されていてもよい。
　内部空間Ｓｐ１に半導体素子Ｓ１が存在するように、カバー４０は、接着剤としての接合材５により、基板１２のパターン６ａに接合されている。接合材５は、例えば、はんだである。なお、接合材５は、はんだに限定されない。接合材５は、例えば、はんだ以外の金属系粒子を有する材料であってもよい。当該金属系粒子は、例えば、銀粒子である。すなわち、接合材５は、銀ペーストであってもよい。
　カバー４０は、先端部４０ｅを有する。平面視（ＸＹ面）における先端部４０ｅの形状は、平面視におけるパターン６ａの形状と同等の形状である。先端部４０ｅは、接合材５により、基板１２のパターン６ａに接合されている。
　以下においては、カバー４０が、接合材５により、基板１２のパターン６ａに接合されている状態を、「カバー接合状態」ともいう。カバー接合状態は、カバー４０における先端部４０ｅが、接合材５により、基板１２のパターン６ａに接合されている状態である。カバー接合状態における接合材５は、カバー４０と基板１２との間に電磁シールド性をもたらす材料として機能する。
　また、カバー接合状態の半導体装置１００は、電磁シールド構造、すなわち、電磁シールド性を有する。また、カバー接合状態の半導体装置１００は、ヒートシンク構造を有する。
　次に、本実施の形態の特徴的な構成について説明する。図３は、実施の形態１に係るカバー４０の先端部４０ｅを説明するための拡大図である。先端部４０ｅは、接合材５が、内部空間Ｓｐ１の中央部に流入することを防ぐための構成を有する。以下、当該構成について説明する。
　先端部４０ｅは、先端４０ｅｓを有する。カバー接合状態において、先端４０ｅｓは、パターン６ａに接触している。先端部４０ｅのうち、当該先端部４０ｅの先端４０ｅｓに近い領域程、当該領域の断面積が小さくなるように、当該先端部４０ｅは構成されている。
　具体的には、先端部４０ｅは、斜面であるテーパー面Ｔｐ１，Ｔｐ２を有する。テーパー面Ｔｐ１は、カバー４０の外面４ａ（外壁）の一部である。テーパー面Ｔｐ１は、先端４０ｅｓの一部に接する。テーパー面Ｔｐ２は、カバー４０の内面４ｂ（内壁）の一部である。テーパー面Ｔｐ２は、先端４０ｅｓの別の一部に接する。
　カバー接合状態では、テーパー面Ｔｐ１，Ｔｐ２の各々に、接合材５が接触している。また、カバー接合状態においてテーパー面Ｔｐ１に接触している接合材５にフィレットが形成されるように、テーパー面Ｔｐ１は構成されている。また、カバー接合状態においてテーパー面Ｔｐ２に接触している接合材５にフィレットが形成されるように、テーパー面Ｔｐ２は構成されている。テーパー面Ｔｐ１の勾配は、テーパー面Ｔｐ２の勾配より大きい。
　以下においては、テーパー面Ｔｐ１と水平面（ＸＹ面）とから構成される鋭角を、「外側角度α」または「α」ともいう。また、以下においては、テーパー面Ｔｐ２と水平面とから構成される鋭角を、「内側角度β」または「β」ともいう。
　外側角度αおよび内側角度βの各々は、６０度から８５度の範囲に含まれる角度である。好ましくは、外側角度αおよび内側角度βの各々は、７０度から８０度の範囲に含まれる角度である。なお、本実施の形態では、外側角度αは、内側角度βより大きい。具体的には、外側角度αは、例えば、内側角度βより５度以上大きい角度である。
　また、カバー４０の内面４ｂには、溝Ｄ１が存在する。図４は、実施の形態１に係るカバー４０の内面４ｂの構成を説明するための図である。図４を参照して、内面４ｂには、複数の溝Ｄ１が存在する。各溝Ｄ１は、先端部４０ｅの先端４０ｅｓまで延在している。
　（製造方法）
　以下においては、半導体装置１００の製造方法を、「製造方法Ｐｒ」ともいう。次に、製造方法Ｐｒについて説明する。図５は、実施の形態１に係る製造方法Ｐｒのフローチャートである。図５では、製造方法Ｐｒの複数の工程に含まれる、主要な工程のみを示している。図６は、製造方法Ｐｒにおける各工程を説明するための断面図である。
　図５および図６を参照して、製造方法Ｐｒでは、パターン形成工程が行われる（Ｓ１１０）。パターン形成工程では、基板１２にパターン６（パターン６ａ，６ｂ，６ｃ）が形成される（図６（ａ）参照）。
　なお、パターン形成工程では、平面視（ＸＹ面）におけるパターン６ａの形状が、平面視における先端部４０ｅの形状と同等の形状になるように、当該パターン６ａは形成される。また、パターン６ｂ，６ｃの各々が予め設定された形状を有するように、当該パターン６ｂ，６ｃは形成される。
　次に、素子実装工程が行われる（Ｓ１２０）。素子実装工程では、基板１２に半導体素子Ｓ１が実装される（図６（ｂ）参照）。なお、半導体素子Ｓ１の実装には、接合材が使用される。当該接合材は、例えば、銀ペースト、はんだ等である。
　ここで、接合材が接着剤または銀ペーストであると仮定する。この場合、素子実装工程では、ディスペンサにより、基板１２に接合材が塗布される。次に、接合材に半導体素子Ｓ１が搭載され、当該接合材を乾燥させるための乾燥処理が行われる。これにより、半導体素子Ｓ１が基板１２に実装される。
　また、接合材がはんだであると仮定する。この場合、素子実装工程では、基板１２に、はんだが印刷される。そして、半導体素子Ｓ１が、はんだを介して、基板１２に搭載された後、リフローが行われる。これにより、半導体素子Ｓ１が基板１２に実装される。
　その後、半導体素子Ｓ１が、ワイヤＷ１を介して、基板１２のパターン６ｃに接続される。なお、ワイヤＷ１は使用されなくてもよい。ワイヤＷ１が必要な場合に、当該ワイヤＷ１が使用されればよい。
　次に、カバー接合工程が行われる（Ｓ１３０）。カバー接合工程は、カバー４０を、接合材５により、パターン６ａに接合する工程である。具体的には、カバー接合工程では、カバー４０の先端部４０ｅが、接合材５により、基板１２のパターン６ａに接合される（図２参照）。なお、カバー４０の接合は、例えば、フローはんだ付けまたはリフローはんだ付けにより行われる。以上により、半導体装置１００の製造が完了する。
　（まとめ）
　以上説明したように、本実施の形態によれば、半導体装置１００は、基板１２と、カバー４０とを備える。基板１２には、パターン６ａが形成されている。カバー４０は、接合材５により、パターン６ａに接合されている。カバー４０は、接合材５により、パターン６ａに接合されている先端部４０ｅを有する。先端部４０ｅは、パターン６ａに接触している先端４０ｅｓを有する。先端部４０ｅのうち、当該先端部４０ｅの先端４０ｅｓに近い領域程、当該領域の断面積が小さくなるように、当該先端部４０ｅは構成されている。
　これにより、カバー４０の先端部４０ｅの先端４０ｅｓに接触しているパターン６ａの面積を小さくすることができる。そのため、パターンが形成された基板のサイズの小型化を実現することができる。
　また、本実施の形態によれば、金属で構成されているカバー４０は、接合材５により、基板１２のパターン６ａに接合されている。そのため、カバー接合状態の半導体装置１００は、電磁シールド構造（電磁シールド性）を有する。
　また、本実施の形態によれば、外面４ａの一部であるテーパー面Ｔｐ１の勾配は、内面４ｂの一部であるテーパー面Ｔｐ２の勾配より大きい。そのため、テーパー面Ｔｐ１とパターン６ａとの間の領域に接合材５がたまりやすい。したがって、接合材５の流動を抑制することができる。その結果、接合材５が、カバー４０の内部空間Ｓｐ１の中央部へ流れることを防ぐことができるという効果が得られる。
　この構成により、カバー接合状態において、基板１２に塗布された接合材５の量と、カバー４０の外側から見える接合材５の量とにより、内面４ｂ側に存在する接合材５の量を推定することができる。
　また、カバー４０の外側から見える接合材５の形状から、内面４ｂ側に存在する接合材５の形状を推定することができる。また、カバー４０の外側から見える接合材５のフィレットの形成状態から、内面４ｂ側に存在する接合材５のフィレットの形成状態を推定することができる。そのため、本実施の形態によれば、従来のように、半導体装置を分割し、当該半導体装置の断面を観察する行為を行う必要がない。
　また、本実施の形態によれば、カバー４０の内面４ｂには、複数の溝Ｄ１が存在する。各溝Ｄ１は、先端部４０ｅの先端４０ｅｓまで延在している。そのため、毛細管現象により、内面４ｂにおいて、過剰な接合材５がすいあげられる。これにより、カバー４０の先端部４０ｅ付近に接合材５が滞留しやすくなる。その結果、接合材５が、カバー４０の内部空間Ｓｐ１の中央部へ流れることを防ぐことができる。
　なお、前述の関連構成Ａでは、基板において、ダム状部材を設ける領域が、さらに、必要となる。そのため、基板のサイズが大きくなるという問題がある。そこで、本実施の形態の半導体装置１００は、上記の効果を奏するための構成を有する。そのため、本実施の形態の半導体装置１００により、上記の問題を解決することができる。したがって、本実施の形態によれば、例えば、突起状のレジストであるダム状部材を基板に設ける必要がない。
　なお、図７のように、半導体装置１００には、換気口Ｈ１が設けられてもよい。換気口Ｈ１は、例えば、パターン６ａの一部、および、カバー４０の先端部４０ｅ一部に、切欠きが存在する状況で前述のカバー接合工程が行われることにより、形成される。
　換気口Ｈ１は、例えば、半導体装置１００が電磁シールド性を有さなくてもよい場合に、設けられる。また、例えば、半導体装置１００が電磁シールド性を有する必要がある場合、換気口Ｈ１の幅および長さは、例えば、高周波信号による、電磁シールド性への影響をほとんど受けないように、設定される。換気口Ｈ１を設けることにより、気密性を必要としない半導体パッケージにも対応することができる。
　＜変形例１＞
　本変形例の構成は、実施の形態１に適用される。図８は、変形例１の構成を有する半導体装置１００の断面図である。変形例１の構成は、実施の形態１の構成と比較して、カバー４０の先端部４０ｅの形状が異なる。図９は、変形例１におけるカバー４０の先端部４０ｅを説明するための拡大図である。なお、図９では、一例として、外側角度αが内側角度βと同じである構成を有する先端部４０ｅを示している。
　図９を参照して、本変形例では、カバー４０の先端部４０ｅの形状は、Ｗ字状（二股状）である。具体的には、先端部４０ｅの先端４０ｅｓには、くぼみＶ１が存在する。
　なお、本変形例のくぼみＶ１の構成を、実施の形態１の先端部４０ｅに適用してもよい。
　次に、変形例１における製造方法Ｐｒについて、図５を用いて説明する。変形例１における製造方法Ｐｒでは、実施の形態１と同様に、パターン形成工程（Ｓ１１０）が行われる（図６（ａ）参照）。次に、実施の形態１と同様に、素子実装工程（Ｓ１２０）が行われる（図６（ｂ）参照）。次に、実施の形態１と同様に、カバー接合工程（Ｓ１３０）が行われる。これにより、変形例１における半導体装置１００の製造が完了する（図８参照）。
　以上説明したように、本変形例によれば、製造方法Ｐｒのカバー接合工程が行われる場合、くぼみＶ１に接合材５がたまる。そのため、接合材５が、カバー４０の内部空間Ｓｐ１の中央部へ流れることを防ぐことができる。
　また、本変形例の構成は、実施の形態１の構成よりも、先端部４０ｅとパターン６ａとの接合強度が大きい。そのため、カバー４０が、パターン６ａから剥がれることを、十分に抑制することができる。
　なお、本変形例においても、実施の形態１と同じ効果が得られる。例えば、カバー４０の外側から見える接合材５のフィレットの形成状態から、内面４ｂ側に存在する接合材５のフィレットの形成状態を推定することができる。そのため、従来のように、半導体装置を分割し、当該半導体装置の断面を観察する行為を行う必要がない。
　＜変形例２＞
　本変形例の構成は、実施の形態１、および、変形例１の全てまたは一部に適用される。図１０は、変形例２の構成を有する半導体装置１００の断面図である。変形例２の構成は、実施の形態１の構成と比較して、パターン６ａの形状が異なる。図１１は、変形例２におけるパターン６ａを説明するための拡大図である。なお、図１１では、一例として、外側角度αが内側角度βと同じである構成を有する先端部４０ｅを示している。
　図１１を参照して、本変形例では、パターン６ａには、くぼみＶ２が存在する。カバー接合状態において、くぼみＶ２が先端部４０ｅの先端４０ｅｓ側を収容するように、当該くぼみＶ２は構成されている。本変形例では、くぼみＶ２には、接合材５により、先端部４０ｅの先端４０ｅｓが接合されている。
　くぼみＶ２は、予め、パターン６ａに形成されている。くぼみＶ２は、例えば、以下のようにして形成される。例えば、パターン６ａにくぼみＶ２が形成されるように、当該パターン６ａに圧力をかけて、当該パターン６ａを変形させる処理が行われる。これにより、パターン６ａにくぼみＶ２が形成される。
　カバー４０の先端部４０ｅの先端４０ｅｓは、接合材５により、基板１２のパターン６ａに接合されている（図１０および図１１参照）。
　次に、変形例２における製造方法Ｐｒについて、図５および図１２を用いて説明する。変形例２における製造方法Ｐｒでは、実施の形態１と同様に、パターン形成工程（Ｓ１１０）が行われる（図６（ａ）参照）。次に、パターン６ａにくぼみＶ２が形成されるように、当該パターン６ａに圧力をかけて、当該パターン６ａを変形させる処理が行われる。これにより、パターン６ａにくぼみＶ２が形成される（図１２（ａ）参照）。
　次に、実施の形態１と同様に、素子実装工程（Ｓ１２０）が行われる（図１２（ｂ）参照）。次に、実施の形態１と同様に、カバー接合工程（Ｓ１３０）が行われる。カバー接合工程では、カバー４０の先端部４０ｅの先端４０ｅｓが、接合材５により、パターン６ａのくぼみＶ２に接合される。これにより、変形例２における半導体装置１００の製造が完了する（図１０参照）。
　以上説明したように、本変形例によれば、製造方法Ｐｒのカバー接合工程が行われる場合、パターン６ａのくぼみＶ２に接合材５がたまる。そのため、接合材５が、カバー４０の内部空間Ｓｐ１の中央部へ流れることを防ぐことができる。
　また、くぼみＶ２の存在により、カバー４０の先端部４０ｅを、高精度に、パターン６ａに固定することができる。これにより、半導体装置１００の組み立て精度を向上させることができる。
　なお、本変形例においても、実施の形態１と同じ効果が得られる。例えば、カバー４０の外側から見える接合材５のフィレットの形成状態から、内面４ｂ側に存在する接合材５のフィレットの形成状態を推定することができる。そのため、従来のように、半導体装置を分割し、当該半導体装置の断面を観察する行為を行う必要がない。
　なお、実施の形態、各変形例を自由に組み合わせたり、実施の形態、各変形例を適宜、変形、省略することが可能である。
　例えば、実施の形態１の先端部４０ｅに、変形例１のくぼみＶ１の構成を適用してもよい。
　また、例えば、実施の形態１のパターン６ａに、変形例２のくぼみＶ２の構成を適用してもよい。
　また、例えば、実施の形態１の先端部４０ｅに、変形例１のくぼみＶ１の構成を適用し、かつ、実施の形態１のパターン６ａに、変形例２のくぼみＶ２の構成を適用してもよい。
　また、例えば、変形例１のパターン６ａに、変形例２のくぼみＶ２の構成を適用してもよい。
　本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。
　５　接合材、６，６ａ，６ｂ，６ｃ　パターン、１２　基板、４０　カバー、４０ｅ　先端部、４０ｅｓ　先端、１００　半導体装置、Ｄ１　溝、Ｈ１　換気口、Ｓ１　半導体素子、Ｓｐ１　内部空間。

Claims (6)

  1. 　半導体素子が実装されている基板と、
    　前記半導体素子を収容するための内部空間を有するカバーとを備え、
    　前記カバーは、金属で構成されており、
    　前記基板には、導電性を有し、かつ、前記カバーの接合対象となるパターンが形成されており、
    　前記内部空間に前記半導体素子が存在するように、前記カバーは、接合材により、前記パターンに接合されており、
    　前記カバーは、前記接合材により、前記パターンに接合されている先端部を有し、
    　前記先端部は、前記パターンに接触している先端を有し、
    　前記先端部のうち、当該先端部の先端に近い領域程、当該領域の断面積が小さくなるように、当該先端部は構成されており、
    　前記先端部は、
    　　当該先端部の先端の一部に接する第１テーパー面と、
    　　当該先端部の先端の別の一部に接する第２テーパー面とを有する
    　半導体装置。
  2. 　前記第１テーパー面は、前記カバーの外側の面の一部であり、
    　前記第２テーパー面は、前記カバーの内側の面の一部であり、
    　前記第１テーパー面と水平面とから構成される第１鋭角は、前記第２テーパー面と当該水平面とから構成される第２鋭角より大きい
    　請求項１に記載の半導体装置。
  3. 　前記先端部の先端には、第１くぼみが存在する
    　請求項１または２に記載の半導体装置。
  4. 　前記パターンには、第２くぼみが存在し、
    　前記第２くぼみには、前記先端部の先端が接合されている
    　請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記カバーは、当該カバーの内側の面である内面を有し、
    　前記内面には、溝が存在し、
    　前記溝は、前記先端部の先端まで延在している
    　請求項１から４のいずれか１項に記載の半導体装置。
  6. 　半導体装置の製造方法であって、
    　前記半導体装置は、
    　半導体素子が実装されている基板と、
    　前記半導体素子を収容するための内部空間を有するカバーとを備え、
    　前記カバーは、金属で構成されており、
    　前記基板には、導電性を有し、かつ、前記カバーの接合対象となるパターンが形成されており、
    　前記内部空間に前記半導体素子が存在するように、前記カバーは、接合材により、前記パターンに接合されており、
    　前記カバーは、前記接合材により、前記パターンに接合されている先端部を有し、
    　前記先端部は、前記パターンに接触している先端を有し、
    　前記先端部のうち、当該先端部の先端に近い領域程、当該領域の断面積が小さくなるように、当該先端部は構成されており、
    　前記先端部は、
    　　当該先端部の先端の一部に接する第１テーパー面と、
    　　当該先端部の先端の別の一部に接する第２テーパー面とを有し、
    　前記製造方法は、
    　　前記カバーを、前記接合材により、前記パターンに接合する工程を含む
    　半導体装置の製造方法。
PCT/JP2020/000276 2019-01-17 2020-01-08 半導体装置および半導体装置の製造方法 WO2020149188A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020566383A JP7019840B2 (ja) 2019-01-17 2020-01-08 半導体装置および半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019005746 2019-01-17
JP2019-005746 2019-03-19

Publications (1)

Publication Number Publication Date
WO2020149188A1 true WO2020149188A1 (ja) 2020-07-23

Family

ID=71613876

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/000276 WO2020149188A1 (ja) 2019-01-17 2020-01-08 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP7019840B2 (ja)
WO (1) WO2020149188A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02130120U (ja) * 1989-03-31 1990-10-26
JPH04212439A (ja) * 1990-03-30 1992-08-04 Hitachi Ltd 電子回路装置
JPH059026U (ja) * 1991-07-12 1993-02-05 テイーデイーケイ株式会社 電子部品
JPH0590429A (ja) * 1991-09-27 1993-04-09 Nec Corp 半導体装置
JPH10242315A (ja) * 1997-02-28 1998-09-11 Kinseki Ltd 電子部品の収納容器
JP2006093232A (ja) * 2004-09-21 2006-04-06 Toshiba Corp 半導体装置
JP2014150333A (ja) * 2013-01-31 2014-08-21 Kyocera Corp 圧電部品
WO2016199634A1 (ja) * 2015-06-10 2016-12-15 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212439B2 (ja) 2003-09-12 2009-01-21 三洋電機株式会社 リチウム二次電池の使用方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02130120U (ja) * 1989-03-31 1990-10-26
JPH04212439A (ja) * 1990-03-30 1992-08-04 Hitachi Ltd 電子回路装置
JPH059026U (ja) * 1991-07-12 1993-02-05 テイーデイーケイ株式会社 電子部品
JPH0590429A (ja) * 1991-09-27 1993-04-09 Nec Corp 半導体装置
JPH10242315A (ja) * 1997-02-28 1998-09-11 Kinseki Ltd 電子部品の収納容器
JP2006093232A (ja) * 2004-09-21 2006-04-06 Toshiba Corp 半導体装置
JP2014150333A (ja) * 2013-01-31 2014-08-21 Kyocera Corp 圧電部品
WO2016199634A1 (ja) * 2015-06-10 2016-12-15 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP7019840B2 (ja) 2022-02-15
JPWO2020149188A1 (ja) 2021-09-30

Similar Documents

Publication Publication Date Title
US7880314B2 (en) Wiring substrate and electronic component mounting structure
JP4858541B2 (ja) 中継基板および電子回路実装構造体
JP4186843B2 (ja) 立体的電子回路装置
WO2019156051A1 (ja) 高周波モジュール
TWI459521B (zh) 半導體封裝件及其製法
JP2010067989A (ja) モジュール部品
JP6199601B2 (ja) 半導体装置
JP2008147572A (ja) シールドケース付パッケージ
US6700204B2 (en) Substrate for accommodating passive component
JP2007207802A (ja) 電子回路モジュールとその製造方法
KR100236889B1 (ko) 전자부품 탑재용 기판 및 그 제조방법
KR100277509B1 (ko) 전자부품탑재용기판
JP6943959B2 (ja) 電子回路基板
JP5353153B2 (ja) 実装構造体
WO2020149188A1 (ja) 半導体装置および半導体装置の製造方法
JP2009218258A (ja) 高周波モジュール
US10750609B2 (en) Structure and method for mounting shielded module on printed wiring board, and shielded module
JP2012221992A (ja) 電子部品パッケージ
KR101480554B1 (ko) 인쇄회로기판 조립체
KR20050115439A (ko) 반도체 장치
US20240096772A1 (en) Terminal structure and electronic component
JP2901941B2 (ja) 高周波電力用半導体装置
US6560121B1 (en) Method for surface mounting of a microwave package on a printed circuit and package and printed circuit for implementing said method
WO2015129185A1 (ja) 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP2000082757A (ja) 表面実装部品の外部端子構造

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20741369

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020566383

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20741369

Country of ref document: EP

Kind code of ref document: A1