WO2020149128A1 - 太陽電池の製造方法 - Google Patents

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semiconductor layer
type semiconductor
forming step
optical adjustment
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貴久 藤本
寛隆 石橋
足立　大輔
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Kaneka Corp
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Kaneka Corp
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    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/16—Photovoltaic cells having only PN heterojunction potential barriers
    • H10F10/164—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells
    • H10F10/165—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells
    • H10F10/166—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells the Group IV-IV heterojunctions being heterojunctions of crystalline and amorphous materials, e.g. silicon heterojunction [SHJ] photovoltaic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/20—Electrodes

Definitions

  • the present invention relates to a method for manufacturing a back electrode type (back contact type) solar cell.
  • a solar cell using a semiconductor substrate there are a double-sided electrode type solar cell in which electrodes are formed on both the light-receiving surface side and the back surface side, and a back electrode type solar cell in which electrodes are formed only on the back surface side.
  • a double-sided electrode type solar cell since an electrode is formed on the light receiving surface side, sunlight is blocked by this electrode.
  • the back surface electrode type solar cell since no electrode is formed on the light receiving surface side, the light receiving rate of sunlight is higher than that in the double sided electrode type solar cell.
  • Patent Documents 1 and 2 disclose back electrode type solar cells.
  • the solar cell described in Patent Document 1 includes a semiconductor substrate that functions as a photoelectric conversion layer, a first intrinsic semiconductor layer, a first conductivity type semiconductor layer, and a first electrode layer that are sequentially stacked on a part of the back surface side of the semiconductor substrate. And a second intrinsic semiconductor layer, a second conductivity type semiconductor layer, and a second electrode layer, which are sequentially stacked on another portion on the back surface side of the semiconductor substrate.
  • the solar cell also includes a third intrinsic semiconductor layer and an optical adjustment layer, which are sequentially stacked on the light-receiving surface side of the semiconductor substrate.
  • the optical adjustment layer functions as an antireflection layer that reduces reflection of incident light.
  • an etching method using a photolithography technique is used.
  • an alkaline solution as the solution for stripping the photoresist.
  • the alkaline solution will dissolve the third intrinsic semiconductor layer via the pinholes in the optical adjustment layer. Therefore, the lifetime of the carrier is reduced and the performance of the solar cell is reduced.
  • Patent Document 1 describes a technique of forming a protective layer on the optical adjustment layer on the light-receiving surface side of a semiconductor substrate.
  • the protective layer remains on the light receiving surface side of the solar cell, the effect of reducing the reflection of incident light is reduced, and the performance of the solar cell is reduced.
  • Patent Document 2 describes a technique of forming an optical adjustment layer on the light receiving surface side of a semiconductor substrate after patterning the first conductivity type semiconductor layer and patterning the second conductivity type semiconductor layer.
  • An object of the present invention is to provide a method for manufacturing a solar cell, which can reduce the cost of the solar cell and suppress the performance deterioration.
  • a method for manufacturing a solar cell according to the present invention includes a semiconductor substrate, a first intrinsic semiconductor layer, and a first conductivity type semiconductor layer, which are sequentially stacked on a part of the other main surface side opposite to the one main surface side of the semiconductor substrate.
  • a back electrode type solar cell including a first electrode layer, a second intrinsic semiconductor layer, a second conductivity type semiconductor layer, and a second electrode layer, which are sequentially stacked on another part of the other main surface side of the semiconductor substrate.
  • a sacrificial layer, the sacrificial layer is a third intrinsic semiconductor layer from a solution for removing a resist used for patterning in at least one of the first conductive type semiconductor layer forming step and the second conductive type semiconductor layer forming step. While protecting the optical adjustment layer, a part is removed in the first conductive type semiconductor layer forming step, the second conductive type semiconductor layer forming step, or the electrode layer forming step, and all are removed after the electrode layer forming step. There is.
  • FIG. 1 is a view of the solar cell according to the present embodiment as viewed from the back surface side.
  • the solar cell 1 shown in FIG. 1 is a back electrode type solar cell.
  • the solar cell 1 includes an n-type (second conductivity type) semiconductor substrate 11 having two main surfaces, and a p-type (first conductivity type) region 7 and an n-type (second conductivity type) on the main surface of the semiconductor substrate 11. ) Region 8 and.
  • the p-type region 7 has a so-called comb shape, and has a plurality of finger portions 7f corresponding to comb teeth and a bus bar portion 7b corresponding to a supporting portion of the comb teeth.
  • the bus bar portion 7b extends in the first direction (X direction) along one side portion of the semiconductor substrate 11, and the finger portion 7f extends from the bus bar portion 7b in the first direction (X direction).
  • the n-type region 8 has a so-called comb shape, and has a plurality of finger portions 8f corresponding to comb teeth and a bus bar portion 8b corresponding to a supporting portion for the comb teeth.
  • the bus bar portion 8b extends in the first direction (X direction) along the other side portion facing the one side portion of the semiconductor substrate 11, and the finger portion 8f extends from the bus bar portion 8b in the second direction (Y direction). Direction).
  • the finger portions 7f and the finger portions 8f are alternately provided in the first direction (X direction).
  • the p-type region 7 and the n-type region 8 may be formed in stripes.
  • the p-type semiconductor layer and the n-type semiconductor layer overlap with each other, as described later.
  • the solar cell 1 includes an intrinsic semiconductor layer (third intrinsic semiconductor layer) 13 sequentially stacked on the light receiving surface side which is one of the main surfaces of the semiconductor substrate 11 on the light receiving side. And an optical adjustment layer 15.
  • the solar cell 1 has an intrinsic semiconductor layer sequentially laminated on a part (mainly, p-type region 7) of the back surface which is the other main surface of the main surface of the semiconductor substrate 11 opposite to the light receiving surface.
  • a (first intrinsic semiconductor layer) 23, a p-type (first conductivity type) semiconductor layer 25, and a first electrode layer 27 are provided.
  • the solar cell 1 includes an intrinsic semiconductor layer (second intrinsic semiconductor layer) 33 and an n-type (second conductive layer) that are sequentially stacked on another part (mainly, the n-type region 8) on the back surface side of the semiconductor substrate 11.
  • (Type) semiconductor layer 35 and a second electrode layer 37 are sequentially stacked on another part (mainly, the n-type region 8) on the back surface side of the semiconductor substrate 11.
  • the semiconductor substrate 11 is formed of a crystalline silicon material such as single crystal silicon or polycrystalline silicon.
  • the semiconductor substrate 11 is, for example, an n-type semiconductor substrate in which a crystalline silicon material is doped with an n-type dopant. Examples of the n-type dopant include phosphorus (P).
  • the semiconductor substrate 11 functions as a photoelectric conversion substrate that absorbs incident light from the light receiving surface side and generates photocarriers (electrons and holes).
  • crystalline silicon as a material of the semiconductor substrate 11
  • the intrinsic semiconductor layer 13 is formed on the light receiving surface side of the semiconductor substrate 11.
  • the intrinsic semiconductor layer 23 is formed in the p-type region 7 and the boundary region 9 on the back surface side of the semiconductor substrate 11.
  • the intrinsic semiconductor layer 33 is formed in the n-type region 8 and the boundary region 9 on the back surface side of the semiconductor substrate 11.
  • the intrinsic semiconductor layers 13, 23, 33 are formed of, for example, a material whose main component is intrinsic (i-type) amorphous silicon.
  • the intrinsic semiconductor layers 13, 23, 33 function as so-called passivation layers, suppress recombination of carriers generated in the semiconductor substrate 11, and improve carrier recovery efficiency.
  • the optical adjustment layer 15 is formed on the intrinsic semiconductor layer 13 on the light receiving surface side of the semiconductor substrate 11.
  • the optical adjustment layer 15 functions as an antireflection layer that prevents reflection of incident light, and also functions as a protective layer that protects the light receiving surface side of the semiconductor substrate 11 and the intrinsic semiconductor layer 13.
  • the optical adjustment layer 15 is formed of an insulating material such as silicon oxide (SiO), silicon nitride (SiN), or a composite material thereof such as silicon oxynitride (SiON).
  • the optical adjustment layer 15 is a layer that remains when the solar cell is completed, although it may be dissolved to some extent by etching because it is protected by the sacrificial layers 41 and 43 described later.
  • the p-type semiconductor layer 25 is formed on the intrinsic semiconductor layer 23, that is, in the p-type region 7 and the boundary region 9 on the back surface side of the semiconductor substrate 11.
  • the p-type semiconductor layer 25 is made of, for example, an amorphous silicon material.
  • the p-type semiconductor layer 25 is, for example, a p-type semiconductor layer obtained by doping an amorphous silicon material with a p-type dopant. Examples of p-type dopants include boron (B).
  • the n-type semiconductor layer 35 is formed on the intrinsic semiconductor layer 33, that is, in the n-type region 8 and the boundary region 9 on the back surface side of the semiconductor substrate 11.
  • the n-type semiconductor layer 35 is formed of, for example, an amorphous silicon material.
  • the n-type semiconductor layer 35 is, for example, an n-type semiconductor layer in which an amorphous silicon material is doped with an n-type dopant (for example, phosphorus (P) described above).
  • the first electrode layer 27 is formed on the p-type semiconductor layer 25, and the second electrode layer 37 is formed on the n-type semiconductor layer 35.
  • the first electrode layer 27 has a transparent electrode layer 28 and a metal electrode layer 29 that are sequentially stacked on the p-type semiconductor layer 25.
  • the second electrode layer 37 has a transparent electrode layer 38 and a metal electrode layer 39 which are sequentially stacked on the n-type semiconductor layer 35.
  • the transparent electrode layers 28 and 38 are made of a transparent conductive material. Examples of the transparent conductive material include ITO (Indium Tin Oxide: composite oxide of indium oxide and tin oxide).
  • the metal electrode layers 29 and 39 are formed of a conductive paste material containing a metal powder such as silver.
  • FIG. 6A is a diagram showing a part of an optical adjustment layer forming step and a first conductivity type semiconductor layer forming step in a conventional solar cell manufacturing method
  • FIGS. 6B to 6D show a conventional solar cell manufacturing method. It is a figure which shows the remainder of the 1st conductivity type semiconductor layer formation process
  • 6E and 6F are diagrams showing a second conductivity type semiconductor layer forming step in the conventional solar cell manufacturing method
  • FIGS. 6G to 6I are electrode layer forming steps in the conventional solar cell manufacturing method.
  • FIG. 7 and 8 are diagrams for explaining the first problem and the second problem in the conventional method for manufacturing a solar cell, respectively.
  • the intrinsic semiconductor layer material film 23ZX and the p-type semiconductor layer material film 25ZX are sequentially stacked on the entire rear surface of the semiconductor substrate 11X by using, for example, a CVD method (chemical vapor deposition method). (Film formation) (first conductivity type semiconductor layer forming step). Further, an insulating layer such as SiO may be laminated on the p-type semiconductor layer material film 25ZX.
  • the intrinsic semiconductor layer 13X and the optical adjustment layer 15X are sequentially laminated (formed into a film) on the entire light-receiving surface side of the semiconductor substrate 11X by using, for example, the CVD method (optical adjustment layer forming step).
  • the order of forming the intrinsic semiconductor layer material film 23ZX and the p-type semiconductor layer material film 25ZX, and the intrinsic semiconductor layer 13X and the optical adjustment layer 15X is not limited.
  • the intrinsic semiconductor layer material film 23ZX and the p-type semiconductor layer material film 25ZX in the n-type region 8 are removed on the back surface side of the semiconductor substrate 11X by using the photolithography method.
  • the intrinsic semiconductor layer 23X and the p-type semiconductor layer 25X are patterned (first conductivity type semiconductor layer forming step).
  • the photoresist 90X in the n-type region 8 on the back surface side is exposed and developed to be removed.
  • the intrinsic semiconductor layer 23X and the p-type semiconductor layer 25X are patterned by using an etching method using the photoresist 90X as a mask.
  • an etching solution for the p-type semiconductor layer material film for example, an acidic solution such as a mixed solution of hydrofluoric acid and nitric acid is used.
  • the photoresist 90X is removed.
  • An inexpensive alkaline solution is used as an etching solution for the photoresist 90X. At this time, the first problem occurs (details will be described later).
  • the p-type semiconductor layer 25X is patterned so that part or all of the intrinsic semiconductor layer material film 23ZX in the n-type region 8 on the back surface side of the semiconductor substrate 11X is left. Good.
  • first cleaning step both sides of the semiconductor substrate 11X are cleaned.
  • hydrofluoric acid treatment includes not only hydrofluoric acid but also treatment with a mixture of hydrofluoric acid and another type of acid (for example, hydrochloric acid in the first washing step).
  • the second problem occurs (details will be described later).
  • the intrinsic semiconductor layer material film 33ZX and the n-type semiconductor layer material film 35ZX are sequentially laminated (film formation) on the entire rear surface of the semiconductor substrate 11X by using, for example, the CVD method. Second conductive type semiconductor layer forming step).
  • the intrinsic semiconductor layer material film 33ZX and the n-type semiconductor layer material film 35ZX in the p-type region 7 are removed on the back surface side of the semiconductor substrate 11X.
  • the intrinsic semiconductor layer 33X and the n-type semiconductor layer 35X are patterned (second conductivity type semiconductor layer forming step).
  • etching is performed using an alkaline solution with the photoresist 90X as a mask, and then the photoresist 90X is peeled off using an organic solvent.
  • the second conductivity type semiconductor layer forming step may include the intrinsic semiconductor layer material.
  • the n-type semiconductor layer 35X may be patterned without stacking (depositing) the film.
  • the first conductivity type semiconductor layer forming step when a part of the intrinsic semiconductor layer material film 23ZX in the n-type region 8 on the back surface side of the semiconductor substrate 11X remains, it is removed in the second conductivity type semiconductor layer forming step.
  • the intrinsic semiconductor layer material film may be stacked (formed) by the amount, and the intrinsic semiconductor layer and the n-type semiconductor layer 35X may be patterned.
  • a transparent electrode layer material film 28ZX is laminated (film formation) on the entire back surface side of the semiconductor substrate 11X by using a PVD method (physical vapor deposition method) such as a sputtering method. (Electrode layer forming step).
  • the transparent electrode layers 28X and 38X are patterned by removing a part of the transparent electrode layer material film 28ZX by using, for example, an etching method using an etching paste (electrode layer). Forming process).
  • an etching method using an etching paste (electrode layer). Forming process).
  • the etching solution for the transparent electrode layer material film for example, hydrochloric acid or ferric chloride aqueous solution is used.
  • a metal electrode layer 29X is formed on the transparent electrode layer 28X and a metal electrode layer 39X is formed on the transparent electrode layer 38X by using, for example, a printing method or a coating method.
  • the first electrode layer 27X and the second electrode layer 37X are formed.
  • the conventional back electrode type solar cell 1X is completed.
  • the pin of the optical adjustment layer 15X is formed.
  • the dissolution of the intrinsic semiconductor layer 13X through the holes 15h is suppressed, the cost is increased.
  • .Thickening the thickness of the optical adjustment layer, or .Multilayered optical adjustment layer Is possible. However, a clean film forming environment (work in a clean room) requires a large capital investment cost. Increasing the thickness of the optical adjustment layer is not preferable in terms of solar cell performance. Multilayering of the optical adjustment layer is not easy because of an increase in manufacturing process and cost.
  • the inventors of the present application protect the intrinsic semiconductor layer 13 and the optical adjustment layer 15 during the manufacturing process of the solar cell 1 and protect the sacrificial layer that is naturally removed during the manufacturing process from the light receiving surface side. It was devised to form it on the optical adjustment layer 15.
  • FIG. 3A is a diagram showing a part of the optical adjustment layer forming step, the sacrificial layer forming step, and the first conductivity type semiconductor layer forming step in the method for manufacturing a solar cell according to the present embodiment
  • FIGS. 3B to 3D are It is a figure which shows the remainder of the 1st conductivity type semiconductor layer formation process in the manufacturing method of the solar cell which concerns on this embodiment.
  • 3E is a diagram showing a first cleaning step in the method for manufacturing a solar cell according to this embodiment, and FIGS.
  • 3F and 3G are second conductivity type semiconductors in the method for manufacturing a solar cell according to this embodiment. It is a figure which shows a layer formation process. 3H and 3I are diagrams showing an electrode layer forming step in the method for manufacturing the solar cell according to the present embodiment.
  • the intrinsic semiconductor layer material film 23Z and the p-type semiconductor layer material film 25Z are sequentially laminated (film-formed) on the entire back surface of the semiconductor substrate 11 by using, for example, a CVD method. 1-conductivity type semiconductor layer forming step).
  • the intrinsic semiconductor layer 13 and the optical adjustment layer 15 are sequentially stacked (formed) on the entire surface of the semiconductor substrate 11 on the light receiving surface side by using, for example, the CVD method (optical adjustment layer forming step).
  • the lower sacrifice layer 41 and the upper sacrifice layer 43 are sequentially laminated (film formation) on the entire surface of the semiconductor substrate 11 on the light receiving surface side, specifically, on the entire surface of the optical adjustment layer 15 by using the CVD method.
  • the lower sacrificial layer 41 is formed of a material whose main component is silicon.
  • the lower sacrificial layer 41 has resistance to acid treatment, for example, hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid), and the lower sacrificial layer 41 can be easily treated with an alkaline solution. To be removed.
  • the upper sacrificial layer 43 is formed of a material such as silicon oxide (SiO), silicon nitride (SiN), or a composite thereof such as silicon oxynitride (SiON). As a result, the upper sacrificial layer 43 has resistance to an alkaline solution and is easily removed by hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid).
  • the film thickness of the upper sacrificial layer 43 is preferably, for example, 5 nm or more and 300 nm or less.
  • the intrinsic semiconductor layer material film 23Z and the p-type semiconductor layer material film 25Z in the n-type region 8 are removed on the back surface side of the semiconductor substrate 11 by using a photolithography method.
  • the intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are patterned. That is, the patterned intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are formed on the back surface side of the semiconductor substrate 11 (first conductivity type semiconductor layer forming step).
  • the photoresist 90 in the n-type region 8 is exposed and developed on the back surface side to be removed.
  • the intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are patterned by using the etching method using the photoresist 90 as a mask.
  • the etching solution for the p-type semiconductor layer material film for example, an acidic solution such as a mixed solution of hydrofluoric acid and nitric acid is used.
  • the photoresist 90 is removed.
  • An inexpensive alkaline solution is used as an etching solution for the photoresist 90.
  • the upper sacrificial layer 43 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that removes the photoresist 90. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed.
  • the p-type semiconductor layer 25 is patterned so as to leave a part or all of the intrinsic semiconductor layer material film 23Z in the n-type region 8 on the back surface side of the semiconductor substrate 11. Good.
  • both surface sides of the semiconductor substrate 11 are cleaned (first cleaning step).
  • first cleaning step for example, after performing ozone treatment, hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid) is performed.
  • the upper sacrificial layer 43 is removed by the hydrofluoric acid treatment.
  • the lower sacrificial layer 41 protects the surface of the optical adjustment layer 15 from the hydrofluoric acid treatment. Therefore, the etching of the surface of the optical adjustment layer 15 is suppressed.
  • the intrinsic semiconductor layer material film 33Z and the n-type semiconductor layer material film 35Z are sequentially laminated (formed) on the entire back surface side of the semiconductor substrate 11 by using, for example, a CVD method ( Second conductive type semiconductor layer forming step).
  • the intrinsic semiconductor layer material film 33Z and the n-type semiconductor layer material film 35Z in the p-type region 7 are removed on the back surface side of the semiconductor substrate 11 by using a photolithography method.
  • the intrinsic semiconductor layer 33 and the n-type semiconductor layer 35 are patterned. That is, the patterned intrinsic semiconductor layer 33 and the n-type semiconductor layer 35 are formed on the back surface side of the semiconductor substrate 11 (second conductivity type semiconductor layer forming step).
  • etching is performed using an alkaline solution with the photoresist 90 as a mask, and then the photoresist 90 is peeled off using an organic solvent. At this time, the lower sacrificial layer 41 is removed by an alkaline solution that performs etching.
  • the alkaline concentration of the alkaline solution for etching the n-type semiconductor layer 35 is lower than the alkaline concentration of the alkaline solution for stripping the photoresist 90 in the above-described first conductivity type semiconductor layer forming step (for example, n.
  • the alkaline concentration of the alkaline solution for etching the semiconductor layer is less than half the alkaline concentration of the alkaline solution for stripping the photoresist. Therefore, it is not necessary to protect the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution for etching the n-type semiconductor layer 35.
  • the second conductive type semiconductor layer forming step may include the intrinsic semiconductor layer material.
  • the n-type semiconductor layer 35 may be patterned without stacking (forming) the films. Further, in the first conductivity type semiconductor layer forming step, when a part of the intrinsic semiconductor layer material film 23Z in the n-type region 8 on the back surface side of the semiconductor substrate 11 remains, it is removed in the second conductivity type semiconductor layer forming step.
  • the intrinsic semiconductor layer material film may be stacked (formed) by the amount and the intrinsic semiconductor layer and the n-type semiconductor layer 35 may be patterned.
  • the transparent electrode layer material film 28Z is laminated (formed) on the entire rear surface of the semiconductor substrate 11 by PVD method such as sputtering method (electrode layer forming step). ..
  • the transparent electrode layers 28 and 38 are patterned by removing a part of the transparent electrode layer material film 28Z by using an etching method using an etching paste, for example. That is, the patterned transparent electrode layers 28 and 38 are formed (electrode layer forming step).
  • the etching solution for the transparent electrode layer material film for example, hydrochloric acid or ferric chloride aqueous solution is used.
  • the metal electrode layer 29 is formed on the transparent electrode layer 28 and the metal electrode layer 39 is formed on the transparent electrode layer 38 by using, for example, a printing method or a coating method, whereby the first electrode layer 27 and The second electrode layer 37 is formed.
  • the back electrode type solar cell 1 of the present embodiment shown in FIG. 2 is obtained.
  • the sacrificial layers 41 and 43 are formed on the optical adjustment layer 15 on the light receiving surface side of the semiconductor substrate 11, and the sacrificial layers 41 and 43 are In the one-conductivity-type semiconductor layer forming step, the intrinsic semiconductor layer 13 and the optical adjustment layer 15 are protected from an alkaline solution that removes the photoresist. Thereby, even if the optical adjustment layer 15 has a pinhole, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed. Therefore, the decrease in the carrier lifetime is suppressed, and the deterioration in the performance of the solar cell is suppressed. Moreover, since an inexpensive alkaline solution can be used as a solution for removing the photoresist, the cost of the solar cell can be reduced.
  • the sacrificial layers 41 and 43 are partially removed in the first conductive type semiconductor layer forming step, the first cleaning step, the second conductive type semiconductor layer forming step or the electrode layer forming step, and all are removed after the electrode layer forming step. Have been removed. In this way, since the sacrificial layers 41 and 43 are removed during the existing manufacturing process, the performance degradation of the solar cell is suppressed without increasing the number of processes as much as possible.
  • the sacrificial layers 41, 43 are formed by the hydrofluoric acid treatment (hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid in the cleaning treatment in the first cleaning step.
  • Surface treatment to protect the surface of the optical adjustment layer 15.
  • the sacrificial layer may be formed of a single layer including only the sacrificial layer 41.
  • the sacrificial layer 41 may be an intrinsic semiconductor layer containing silicon as a main component, a p-type semiconductor layer in which silicon is doped with a p-type dopant, or an n-type semiconductor layer in which silicon is doped with an n-type dopant.
  • the thickness of the sacrificial layer 41 is preferably 5 nm or more and 300 nm or less.
  • the sacrificial layer 41 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that removes the photoresist. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed. Further, a part of the sacrificial layer 41 in the stacking direction of each layer is removed by the alkaline solution.
  • the rest of the sacrificial layer 41 protects the surface of the optical adjustment layer 15 from hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid). Therefore, the etching of the surface of the optical adjustment layer 15 is suppressed.
  • the rest of the sacrificial layer 41 is removed by an alkaline solution for etching.
  • a second cleaning step of cleaning both main surfaces of the semiconductor substrate 11 may be provided after the second conductivity type semiconductor layer forming step and before the electrode layer forming step. Also in the second conductive type semiconductor layer forming step, an inexpensive alkaline solution may be used as a solution for removing the photoresist 90. Further, in the electrode layer forming step, an alkaline solution may be used in the developing step when patterning the transparent conductive layer.
  • FIG. 5A is a diagram showing a part of the optical adjustment layer forming step, the sacrifice layer forming step, and the first conductivity type semiconductor layer forming step in the method for manufacturing a solar cell according to the modification of the present embodiment
  • FIG. 5D is a diagram showing the rest of the first conductivity type semiconductor layer forming step in the method for manufacturing the solar cell according to the modification of the present embodiment
  • FIG. 5E is a diagram showing a first cleaning step in the method for manufacturing a solar cell according to the modification of the present embodiment
  • FIG. 5F and 5G are the method for manufacturing a solar cell according to the modification of the present embodiment.
  • FIG. 6 is a diagram showing a step of forming a second conductivity type semiconductor layer in FIG.
  • FIG. 5H is a diagram showing a second cleaning step in the method for manufacturing a solar cell according to the modification of the present embodiment
  • FIGS. 5I and 5J are the method for manufacturing a solar cell according to the modification of the present embodiment.
  • FIG. 6 is a diagram showing an electrode layer forming step in FIG.
  • the intrinsic semiconductor layer material film 23Z and the p-type semiconductor layer material film 25Z are formed on the entire back surface of the semiconductor substrate 11 by using, for example, the CVD method.
  • the layers are sequentially laminated (film formation) (first conductivity type semiconductor layer forming step).
  • the intrinsic semiconductor layer 13 and the optical adjustment layer 15 are sequentially laminated (film formation) on the entire light-receiving surface side of the semiconductor substrate 11 by using, for example, the CVD method (optical adjustment layer). Forming process).
  • the lower sacrifice layer 41 and the upper sacrifice layer 41 are formed on the entire surface of the semiconductor substrate 11 on the light-receiving surface side, specifically, on the entire surface of the optical adjustment layer 15 by using, for example, the CVD method.
  • the layers 43 are sequentially laminated (film formation) (sacrifice layer forming step).
  • the upper sacrificial layer 43 is thicker than the upper sacrificial layer 43 of the above-described embodiment.
  • the intrinsic semiconductor layer material films 23Z and p in the n-type region 8 are formed on the back surface side of the semiconductor substrate 11 by using the photolithography method.
  • the type semiconductor layer material film 25Z By removing the type semiconductor layer material film 25Z, the intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are patterned. That is, the patterned intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are formed on the back surface side of the semiconductor substrate 11 (first conductivity type semiconductor layer forming step).
  • the photoresist 90 in the n-type region 8 on the back surface side is exposed and developed to be removed.
  • the intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are patterned using an etching method using the photoresist 90 as a mask.
  • the photoresist 90 is peeled off using an inexpensive alkaline solution.
  • the upper sacrificial layer 43 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that removes the photoresist 90. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed.
  • the p-type semiconductor layer 25 is left so as to leave a part or all of the intrinsic semiconductor layer material film 23Z in the n-type region 8 on the back surface side of the semiconductor substrate 11. Patterning may be performed.
  • both surface sides of the semiconductor substrate 11 are cleaned (first cleaning step), as in the above-described present embodiment.
  • first cleaning step for example, after performing ozone treatment, hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid) is performed.
  • hydrofluoric acid treatment treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid
  • a part of the upper sacrificial layer 43 in the stacking direction of each layer is removed by hydrofluoric acid treatment.
  • the rest of the upper sacrificial layer 43 protects the surface of the optical adjustment layer 15 from the hydrofluoric acid treatment. Therefore, the etching of the surface of the optical adjustment layer 15 is reduced.
  • the intrinsic semiconductor layer material film 33Z and the n-type semiconductor layer material film 35Z are formed on the entire rear surface of the semiconductor substrate 11 by using, for example, the CVD method.
  • the CVD method are sequentially laminated (film formation) (second conductivity type semiconductor layer forming step).
  • a layer which has resistance to an alkaline solution for peeling the photoresist 90 described later and which can be removed in the second cleaning step described later may be laminated (not shown).
  • Examples of the material of this layer include SiO and SiN.
  • a PVD method such as a CVD method or a sputtering method can be used.
  • the intrinsic semiconductor layer material film 33Z and the n-type semiconductor layer in the p-type region 7 are formed on the back surface side of the semiconductor substrate 11 by using the photolithography method.
  • the intrinsic semiconductor layer 33 and the n-type semiconductor layer 35 are patterned by removing the material film 35Z. That is, the patterned intrinsic semiconductor layer 33 and the n-type semiconductor layer 35 are formed on the back surface side of the semiconductor substrate 11 (second conductivity type semiconductor layer forming step).
  • etching is performed using an alkaline solution with the photoresist 90 as a mask, and then the photoresist 90 is peeled off using an inexpensive alkaline solution. ..
  • the rest of the upper sacrificial layer 43 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that removes the photoresist 90. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed.
  • the second conductivity type semiconductor layer forming step when all of the intrinsic semiconductor layer material film 23Z in the n-type region 8 on the back surface side of the semiconductor substrate 11 remains in the first conductivity type semiconductor layer forming step, in the second conductivity type semiconductor layer forming step.
  • the n-type semiconductor layer 35 may be patterned without stacking (forming) the intrinsic semiconductor layer material film.
  • the first conductivity type semiconductor layer forming step when a part of the intrinsic semiconductor layer material film 23Z in the n-type region 8 on the back surface side of the semiconductor substrate 11 remains, it is removed in the second conductivity type semiconductor layer forming step.
  • the intrinsic semiconductor layer material film may be stacked (formed) by the amount and the intrinsic semiconductor layer and the n-type semiconductor layer 35 may be patterned.
  • both surface sides of the semiconductor substrate 11 are cleaned (second cleaning step).
  • the second cleaning step for example, after performing ozone treatment, hydrofluoric acid treatment (treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid) is performed.
  • hydrofluoric acid treatment treatment with hydrofluoric acid or a mixture of hydrofluoric acid and another type of acid
  • the rest of the upper sacrificial layer 43 is removed by the hydrofluoric acid treatment.
  • the lower sacrificial layer 41 protects the surface of the optical adjustment layer 15 from the hydrofluoric acid treatment. Therefore, the etching of the surface of the optical adjustment layer 15 is reduced.
  • a transparent electrode layer material film 28Z is laminated (formed) on the entire rear surface of the semiconductor substrate 11 by PVD method such as sputtering method (electrode layer forming step). ..
  • the transparent electrode layers 28 and 38 are patterned by removing a part of the transparent electrode layer material film 28Z by using, for example, an etching method using an etching paste. That is, the patterned transparent electrode layers 28 and 38 are formed (electrode layer forming step).
  • the etching solution for the transparent electrode layer material film for example, hydrochloric acid or ferric chloride aqueous solution is used.
  • the lower sacrificial layer 41 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution used in the developing step when patterning the transparent conductive layer. Further, the lower sacrificial layer 41 is removed by the alkaline solution.
  • the metal electrode layer 29 is formed on the transparent electrode layer 28 and the metal electrode layer 39 is formed on the transparent electrode layer 38 by using, for example, a printing method or a coating method.
  • the first electrode layer 27 and the second electrode layer 37 are formed.
  • the back electrode type solar cell 1 of the present embodiment shown in FIG. 2 is obtained.
  • the sacrificial layers 41 and 43 are provided on the optical adjustment layer 15 on the light receiving surface side of the semiconductor substrate 11 in the same manner as in the solar cell manufacturing method of the present embodiment.
  • the formed sacrificial layers 41 and 43 protect the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that strips the photoresist in the first conductive type semiconductor layer forming step.
  • the intrinsic semiconductor layer 13 and the optical adjustment layer 15 are protected from the alkaline solution that strips the photoresist even in the second conductive type semiconductor layer forming step.
  • the optical adjustment layer 15 has a pinhole, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed. Therefore, the decrease in the carrier lifetime is suppressed, and the deterioration in the performance of the solar cell is suppressed. Moreover, since an inexpensive alkaline solution can be used as a solution for removing the photoresist, the cost of the solar cell can be reduced.
  • the sacrifice layers 41 and 43 are partially removed in the first conductivity type semiconductor layer forming step, the first cleaning step, the second conductivity type semiconductor layer forming step, the second cleaning step or the electrode layer forming step, so that the electrode layer All have been removed after the forming process. In this way, since the sacrificial layers 41 and 43 are removed during the existing manufacturing process, the performance degradation of the solar cell is suppressed without increasing the number of processes as much as possible.
  • the sacrificial layers 41 and 43 are treated with hydrofluoric acid (hydrofluoric acid or other types of hydrofluoric acid and other types in the cleaning process in the first cleaning process and the second cleaning process.
  • Hydrofluoric acid hydrofluoric acid or other types of hydrofluoric acid and other types in the cleaning process in the first cleaning process and the second cleaning process.
  • Surface of the optical adjustment layer 15 is protected from the treatment with a mixture with an acid). Thereby, the etching of the surface of the optical adjustment layer 15 is reduced, and the appearance defect of the light receiving surface of the solar cell is improved.
  • the sacrificial layer may be formed of a single layer including only the sacrificial layer 41.
  • the sacrificial layer 41 may be an intrinsic semiconductor layer containing silicon as a main component, a p-type semiconductor layer in which silicon is doped with a p-type dopant, or an n-type semiconductor layer in which silicon is doped with an n-type dopant.
  • the thickness of the sacrificial layer 41 is preferably 5 nm or more and 300 nm or less.
  • the sacrificial layer 41 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution that removes the photoresist 90. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed. Further, a part of the sacrificial layer 41 in the stacking direction of each layer is removed by the alkaline solution.
  • the rest of the sacrificial layer 41 protects the surface of the optical adjustment layer 15 from the hydrofluoric acid treatment. Therefore, the etching of the surface of the optical adjustment layer 15 is suppressed.
  • the rest of the sacrificial layer 41 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from an alkaline solution that removes the photoresist. Therefore, even if the optical adjustment layer 15 has pinholes, dissolution of the intrinsic semiconductor layer 13 by the alkaline solution is suppressed.
  • the remaining part of the sacrificial layer 41 in the stacking direction of the layers is removed by an alkaline solution for etching and an alkaline solution for removing the photoresist.
  • the rest of the sacrificial layer 41 protects the surface of the optical adjustment layer 15 from the hydrofluoric acid treatment. Therefore, the etching of the surface of the optical adjustment layer 15 is reduced.
  • the rest of the sacrificial layer 41 protects the intrinsic semiconductor layer 13 and the optical adjustment layer 15 from the alkaline solution used in the developing step when patterning the transparent conductive layer. Further, the rest of the sacrificial layer 41 is removed by the alkaline solution.
  • the present invention is not limited to the above-described embodiments, and various changes and modifications can be made.
  • the intrinsic semiconductor layer 23 and the p-type semiconductor layer 25 are patterned using a photoresist (photolithography method) that can be stripped with an alkaline solution in the first conductive type semiconductor layer forming step.
  • the form to perform is illustrated.
  • the present invention is not limited to this, and can be applied to a mode in which the intrinsic semiconductor layer and the p-type semiconductor layer are patterned using various resists such as a printing resist that can be peeled off with an alkaline solution.
  • a mode in which an alkaline solution is used as a solution for stripping the resist is illustrated only in the first conductive type semiconductor layer forming step.
  • the embodiment in which the alkaline solution is used as the solution for stripping the resist is illustrated in both the first conductive type semiconductor layer forming step and the second conductive type semiconductor layer forming step.
  • the present invention is not limited to this, and is applicable to a mode in which an alkaline solution is used as a solution for stripping the resist in at least one of the first conductive type semiconductor layer forming step and the second conductive type semiconductor layer forming step. is there.
  • an organic solvent is used as a solution for removing the resist
  • an alkaline solution is used as a solution for removing the resist. ..
  • the first conductivity type semiconductor layer 25 is the n-type semiconductor layer
  • the second conductivity type semiconductor layer 35 is the p-type semiconductor layer
  • the first conductivity type region 7 is the n-type region
  • the second conductivity type region is 8 is a p-type region
  • the first conductivity type semiconductor layer 25 is a p-type semiconductor layer
  • the second conductivity type semiconductor layer 35 is an n-type semiconductor layer
  • the first conductivity type region 7 is a p-type region
  • the region 8 may be replaced with an n-type region.
  • the method for manufacturing the heterojunction solar cell 1 is illustrated as shown in FIG. 2, but the feature of the present invention is not limited to the heterojunction solar cell, but is a homojunction solar cell. It is applicable to various solar cell manufacturing methods such as batteries.
  • the semiconductor substrate 11 is a p-type semiconductor in which a crystalline silicon material is doped with a p-type dopant (for example, the above-described boron (B)). It may be a substrate.
  • a p-type dopant for example, the above-described boron (B)
  • a solar cell having the crystalline silicon substrate is illustrated, but the present invention is not limited to this.
  • a solar cell may have a gallium arsenide (GaAs) substrate.
  • GaAs gallium arsenide
  • 1,1X Solar cell 7 1st conductivity type area

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Abstract

太陽電池の低コスト化および性能低下の抑制が可能な太陽電池の製造方法を提供する。太陽電池の製造方法は、裏面電極型の太陽電池の製造方法であって、半導体基板１１の一方主面側に真性半導体層１３および光学調整層１５を順に形成する工程と、光学調整層１５上に犠牲層４１，４３を形成する工程と、半導体基板１１の他方主面側にパターン化された第１導電型半導体層２５を形成する工程と、半導体基板１１の他方主面側にパターン化された第２導電型半導体層を形成する工程とを含み、犠牲層４１，４３は、第１および第２導電型半導体層形成工程の少なくとも一方において、フォトレジスト９０を剥離する溶液から真性半導体層１３および光学調整層１５を保護しつつ、第１または第２導電型半導体層形成工程または電極層形成工程において一部が除去され、電極層形成工程後には全てが除去されている。

Description

太陽電池の製造方法
　本発明は、裏面電極型（バックコンタクト型）の太陽電池の製造方法に関する。
　半導体基板を用いた太陽電池として、受光面側および裏面側の両面に電極が形成された両面電極型の太陽電池と、裏面側のみに電極が形成された裏面電極型の太陽電池とがある。両面電極型の太陽電池では、受光面側に電極が形成されるため、この電極により太陽光が遮蔽されてしまう。一方、裏面電極型の太陽電池では、受光面側に電極が形成されないため、両面電極型の太陽電池と比較して太陽光の受光率が高い。特許文献１および２には、裏面電極型の太陽電池が開示されている。
　特許文献１に記載の太陽電池は、光電変換層として機能する半導体基板と、半導体基板の裏面側の一部に順に積層された第１真性半導体層、第１導電型半導体層および第１電極層と、半導体基板の裏面側の他の一部に順に積層された第２真性半導体層、第２導電型半導体層および第２電極層とを備える。また、この太陽電池は、半導体基板の受光面側に順に積層された第３真性半導体層および光学調整層を備える。光学調整層は、入射光の反射を低減する反射防止層として機能する。
特開２０１３－２６２６９号公報 国際公開第２０１２／１３２８３６号
　一般に、第１導電型半導体層のパターニング、および、第２導電型半導体層のパターニングのうちの少なくとも第１導電型半導体層のパターニングにおいて、フォトリソグラフィ技術を用いたエッチング法が用いられる。その際、コストダウンの観点から、フォトレジストを剥離する溶液としてアルカリ溶液を使用することが考えられる。
　しかし、半導体基板の受光面側の光学調整層に複数のピンホールが形成されていると、アルカリ溶液が光学調整層のピンホールを介して第３真性半導体層を溶解してしまう。そのため、キャリアのライフタイムが低下し、太陽電池の性能が低下してしまう。
　特許文献１には、半導体基板の受光面側の光学調整層上に保護層を形成する技術が記載されている。しかし、この技術では、太陽電池の受光面側に保護層が残り、入射光の反射低減効果が低下し、太陽電池の性能が低下してしまう。
　特許文献２には、第１導電型半導体層のパターニング、および、第２導電型半導体層のパターニングの後に、半導体基板の受光面側に光学調整層を形成する技術が記載されている。
　本発明は、太陽電池の低コスト化および性能低下の抑制が可能な太陽電池の製造方法を提供することを目的とする。
　本発明に係る太陽電池の製造方法は、半導体基板と、半導体基板の一方主面側と反対側の他方主面側の一部に順に積層された第１真性半導体層、第１導電型半導体層および第１電極層と、半導体基板の他方主面側の他の一部に順に積層された第２真性半導体層、第２導電型半導体層および第２電極層とを備える裏面電極型の太陽電池の製造方法であって、半導体基板の一方主面側に第３真性半導体層および光学調整層を順に形成する光学調整層形成工程と、半導体基板の一方主面側の光学調整層上に犠牲層を形成する犠牲層形成工程と、半導体基板の他方主面側に、パターン化された第１導電型半導体層を形成する第１導電型半導体層形成工程と、半導体基板の他方主面側に、パターン化された第２導電型半導体層を形成する第２導電型半導体層形成工程と、半導体基板の他方主面側に、パターン化された第１電極層および第２電極層を形成する電極層形成工程とを含み、犠牲層は、第１導電型半導体層形成工程および第２導電型半導体層形成工程の少なくとも一方の工程において、パターン化に使用するレジストを剥離する溶液から第３真性半導体層および光学調整層を保護しつつ、第１導電型半導体層形成工程、第２導電型半導体層形成工程、または電極層形成工程において一部が除去され、電極層形成工程後には全てが除去されている。
　本発明によれば、太陽電池の低コスト化および性能低下の抑制が可能となる。
本実施形態に係る太陽電池を背面側からみた図である。 図１の太陽電池におけるII-II線断面図である。 本実施形態に係る太陽電池の製造方法における光学調整層形成工程、犠牲層形成工程および第１導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第１洗浄工程を示す図である。 本実施形態に係る太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における電極層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における電極層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における犠牲層形成工程を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における光学調整層形成工程、犠牲層形成工程および第１導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第１洗浄工程を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２洗浄工程を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における電極層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における電極層形成工程の一部を示す図である。 従来の太陽電池の製造方法における光学調整層形成工程および第１導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第１導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 従来の太陽電池の製造方法における電極層形成工程の一部を示す図である。 従来の太陽電池の製造方法における電極層形成工程の一部を示す図である。 従来の太陽電池の製造方法における電極層形成工程の一部を示す図である。 従来の太陽電池の製造方法における第１の課題を説明するための図である。 従来の太陽電池の製造方法における第２の課題を説明するための図である。
　以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。また、便宜上、ハッチングや部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。
（太陽電池）
　図１は、本実施形態に係る太陽電池を裏面側からみた図である。図１に示す太陽電池１は、裏面電極型の太陽電池である。太陽電池１は、２つの主面を備えるｎ型（第２導電型）半導体基板１１を備え、半導体基板１１の主面においてｐ型（第１導電型）領域７とｎ型（第２導電型）領域８とを有する。
　ｐ型領域７は、いわゆる櫛型の形状をなし、櫛歯に相当する複数のフィンガー部７ｆと、櫛歯の支持部に相当するバスバー部７ｂとを有する。バスバー部７ｂは、半導体基板１１の一方の辺部に沿って第１方向（Ｘ方向）に延在し、フィンガー部７ｆは、バスバー部７ｂから、第１方向（Ｘ方向）に交差する第２方向（Ｙ方向）に延在する。
　同様に、ｎ型領域８は、いわゆる櫛型の形状であり、櫛歯に相当する複数のフィンガー部８ｆと、櫛歯の支持部に相当するバスバー部８ｂとを有する。バスバー部８ｂは、半導体基板１１の一方の辺部に対向する他方の辺部に沿って第１方向（Ｘ方向）に延在し、フィンガー部８ｆは、バスバー部８ｂから、第２方向（Ｙ方向）に延在する。
　フィンガー部７ｆとフィンガー部８ｆとは、第１方向（Ｘ方向）に交互に設けられている。
　なお、ｐ型領域７およびｎ型領域８は、ストライプ状に形成されてもよい。
　ｐ型領域７とｎ型領域８との間の境界領域９では、後述するように、ｐ型半導体層とｎ型半導体層とが重なり合っている。
　図２は、図１の太陽電池におけるII－II線断面図である。図２に示すように、太陽電池１は、半導体基板１１の主面のうちの受光する側の一方の主面である受光面側に順に積層された真性半導体層（第３真性半導体層）１３および光学調整層１５を備える。また、太陽電池１は、半導体基板１１の主面のうちの受光面の反対側の他方の主面である裏面側の一部（主に、ｐ型領域７）に順に積層された真性半導体層（第１真性半導体層）２３、ｐ型（第１導電型）半導体層２５および第１電極層２７を備える。また、太陽電池１は、半導体基板１１の裏面側の他の一部（主に、ｎ型領域８）に順に積層された真性半導体層（第２真性半導体層）３３、ｎ型（第２導電型）半導体層３５、および第２電極層３７を備える。
　半導体基板１１は、単結晶シリコンまたは多結晶シリコン等の結晶シリコン材料で形成される。半導体基板１１は、例えば結晶シリコン材料にｎ型ドーパントがドープされたｎ型の半導体基板である。ｎ型ドーパントとしては、例えばリン（Ｐ）が挙げられる。
　半導体基板１１は、受光面側からの入射光を吸収して光キャリア（電子および正孔）を生成する光電変換基板として機能する。
　半導体基板１１の材料として結晶シリコンが用いられることにより、暗電流が比較的に小さく、入射光の強度が低い場合であっても比較的高出力（照度によらず安定した出力）が得られる。
　真性半導体層１３は、半導体基板１１の受光面側に形成されている。真性半導体層２３は、半導体基板１１の裏面側のｐ型領域７および境界領域９に形成されている。真性半導体層３３は、半導体基板１１の裏面側のｎ型領域８および境界領域９に形成されている。真性半導体層１３，２３，３３は、例えば真性（ｉ型）アモルファスシリコンを主成分とする材料で形成される。
　真性半導体層１３，２３，３３は、いわゆるパッシベーション層として機能し、半導体基板１１で生成されたキャリアの再結合を抑制し、キャリアの回収効率を高める。
　光学調整層１５は、半導体基板１１の受光面側の真性半導体層１３上に形成されている。光学調整層１５は、入射光の反射を防止する反射防止層として機能するとともに、半導体基板１１の受光面側および真性半導体層１３を保護する保護層として機能する。光学調整層１５は、例えば酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、または酸窒化珪素（ＳｉＯＮ）のようなそれらの複合物等の絶縁体材料で形成される。なお、光学調整層１５は、後に詳述する犠牲層４１，４３により保護されることで、エッチングにより多少溶解する可能性はあるものの、太陽電池完成時に残存する層である。
　ｐ型半導体層２５は、真性半導体層２３上に、すなわち半導体基板１１の裏面側のｐ型領域７および境界領域９に形成されている。ｐ型半導体層２５は、例えばアモルファスシリコン材料で形成される。ｐ型半導体層２５は、例えばアモルファスシリコン材料にｐ型ドーパントがドープされたｐ型の半導体層である。ｐ型ドーパントとしては、例えばホウ素（Ｂ）が挙げられる。
　ｎ型半導体層３５は、真性半導体層３３上に、すなわち半導体基板１１の裏面側のｎ型領域８および境界領域９に形成されている。ｎ型半導体層３５は、例えばアモルファスシリコン材料で形成される。ｎ型半導体層３５は、例えばアモルファスシリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型半導体層である。
　ｎ型半導体層３５および真性半導体層３３の一部は、境界領域９において、隣接するｐ型半導体層２５および真性半導体層２３の一部の上に重なっている。
　第１電極層２７は、ｐ型半導体層２５上に形成されており、第２電極層３７は、ｎ型半導体層３５上に形成されている。
　第１電極層２７は、ｐ型半導体層２５上に順に積層された透明電極層２８と金属電極層２９とを有する。第２電極層３７は、ｎ型半導体層３５上に順に積層された透明電極層３８と金属電極層３９とを有する。
　透明電極層２８，３８は、透明な導電性材料で形成される。透明導電性材料としては、ＩＴＯ（Indium Tin Oxide：酸化インジウムおよび酸化スズの複合酸化物）等が挙げられる。金属電極層２９，３９は、銀等の金属粉末を含有する導電性ペースト材料で形成される。
（従来の太陽電池の製造方法）
　次に、図６Ａ～図６Ｉ、図７および図８を参照して、図１に示す本実施形態の太陽電池１と同様の構成を有する従来の太陽電池１Ｘの製造方法、およびその課題について説明する。図６Ａは、従来の太陽電池の製造方法における光学調整層形成工程および第１導電型半導体層形成工程の一部を示す図であり、図６Ｂ～図６Ｄは、従来の太陽電池の製造方法における第１導電型半導体層形成工程の残りを示す図である。また、図６Ｅおよび図６Ｆは、従来の太陽電池の製造方法における第２導電型半導体層形成工程を示す図であり、図６Ｇ～図６Ｉは、従来の太陽電池の製造方法における電極層形成工程を示す図である。
　また、図７および図８は、それぞれ、従来の太陽電池の製造方法における第１の課題および第２の課題を説明するための図である。
　まず、図６Ａに示すように、例えばＣＶＤ法（化学気相堆積法）を用いて、半導体基板１１Ｘの裏面側の全面に、真性半導体層材料膜２３ＺＸおよびｐ型半導体層材料膜２５ＺＸを順に積層（製膜）する（第１導電型半導体層形成工程）。また、ｐ型半導体層材料膜２５ＺＸの上にＳｉＯのような絶縁層を積層してもよい。
　また、例えばＣＶＤ法を用いて、半導体基板１１Ｘの受光面側の全面に、真性半導体層１３Ｘおよび光学調整層１５Ｘを順に積層（製膜）する（光学調整層形成工程）。なお、真性半導体層材料膜２３ＺＸおよびｐ型半導体層材料膜２５ＺＸと、真性半導体層１３Ｘおよび光学調整層１５Ｘとの製膜の順序は限定されない。
　次に、図６Ｂ～図６Ｄに示すように、フォトリソグラフィ法を用いて、半導体基板１１Ｘの裏面側において、ｎ型領域８における真性半導体層材料膜２３ＺＸおよびｐ型半導体層材料膜２５ＺＸを除去することにより、真性半導体層２３Ｘおよびｐ型半導体層２５Ｘのパターニングを行う（第１導電型半導体層形成工程）。
　具体的には、図６Ｂに示すように、半導体基板１１Ｘの両面側の全面にフォトレジスト９０を塗布した後に、裏面側においてｎ型領域８におけるフォトレジスト９０Ｘを露光および現像して除去する。その後、図６Ｃに示すように、フォトレジスト９０Ｘをマスクとしたエッチング法を用いて、真性半導体層２３Ｘおよびｐ型半導体層２５Ｘのパターニングを行う。ｐ型半導体層材料膜に対するエッチング溶液としては、例えばフッ酸と硝酸との混合液等の酸性溶液が用いられる。
　その後、図６Ｄに示すように、フォトレジスト９０Ｘを剥離する。フォトレジスト９０Ｘに対するエッチング溶液としては、安価なアルカリ溶液が用いられる。このとき、第１の課題が生じる（詳細は後述する）。
　なお、第１導電型半導体層形成工程では、半導体基板１１Ｘの裏面側のｎ型領域８における真性半導体層材料膜２３ＺＸの一部または全部を残すように、ｐ型半導体層２５Ｘのパターニングを行ってもよい。
　次に、半導体基板１１Ｘの両面側をクリーニングする（第１洗浄工程）。第１洗浄工程では、例えばオゾン処理を行った後、フッ酸処理が行われる。フッ酸処理とは、フッ酸のみならず、フッ酸に他の種類の酸（第１洗浄工程では、例えば塩酸）を含めた混合物での処理も含むものとする。このとき、第２の課題が生じる（詳細は後述する）。
　次に、図６Ｅに示すように、例えばＣＶＤ法を用いて、半導体基板１１Ｘの裏面側の全面に、真性半導体層材料膜３３ＺＸおよびｎ型半導体層材料膜３５ＺＸを順に積層（製膜）する（第２導電型半導体層形成工程）。
　次に、図６Ｆに示すように、フォトリソグラフィ法を用いて、半導体基板１１Ｘの裏面側において、ｐ型領域７における真性半導体層材料膜３３ＺＸおよびｎ型半導体層材料膜３５ＺＸを除去することにより、真性半導体層３３Ｘおよびｎ型半導体層３５Ｘのパターニングを行う（第２導電型半導体層形成工程）。
　具体的には、上述した第１導電型半導体層形成工程と同様に、フォトレジスト９０Ｘをマスクとしてアルカリ溶液を用いてエッチングが行われ、その後、有機溶剤を用いてフォトレジスト９０Ｘを剥離する。
　なお、第１導電型半導体層形成工程において、半導体基板１１Ｘの裏面側のｎ型領域８における真性半導体層材料膜２３ＺＸの全部が残る場合、第２導電型半導体層形成工程では、真性半導体層材料膜の積層（製膜）を行わず、ｎ型半導体層３５Ｘのパターニングを行えばよい。また、第１導電型半導体層形成工程において、半導体基板１１Ｘの裏面側のｎ型領域８における真性半導体層材料膜２３ＺＸの一部が残る場合、第２導電型半導体層形成工程では、除去された分だけ真性半導体層材料膜の積層（製膜）を行い、真性半導体層およびｎ型半導体層３５Ｘのパターニングを行えばよい。
　次に、図６Ｇに示すように、例えばスパッタリング法等のＰＶＤ法（物理気相成長法）を用いて、半導体基板１１Ｘの裏面側の全面に、透明電極層材料膜２８ＺＸを積層（製膜）する（電極層形成工程）。
　次に、図６Ｈに示すように、例えばエッチングペーストを用いたエッチング法を用いて、透明電極層材料膜２８ＺＸの一部を除去することにより、透明電極層２８Ｘ，３８Ｘのパターニングを行う（電極層形成工程）。透明電極層材料膜に対するエッチング溶液としては、例えば塩酸または塩化第二鉄水溶液が用いられる。
　次に、図６Ｉに示すように、例えば印刷法または塗布法を用いて、透明電極層２８Ｘ上に金属電極層２９Ｘを形成し、透明電極層３８Ｘの上に金属電極層３９Ｘを形成することにより、第１電極層２７Ｘおよび第２電極層３７Ｘを形成する。
　以上の工程により、従来の裏面電極型の太陽電池１Ｘが完成する。
（第１の課題）
　一般に、ｐ型半導体層２５Ｘのパターニング、および、ｎ型半導体層３５Ｘのパターニングのうちの少なくともｐ型半導体層２５Ｘのパターニングにおいて、フォトリソグラフィ技術を用いたエッチング法が用いられる。その際、コストダウンの観点から、フォトレジスト９０Ｘを剥離する溶液としてアルカリ溶液を使用することが考えられる。
　しかし、図７に示すように、半導体基板１１Ｘの受光面側の光学調整層１５Ｘに複数のピンホール１５ｈが形成されていると、アルカリ溶液が光学調整層１５Ｘのピンホールを介して真性半導体層１３Ｘを溶解してしまう。そのため、キャリアのライフタイムが低下し、太陽電池の性能が低下してしまう。
　ｐ型半導体層２５Ｘのパターニング、および、ｎ型半導体層３５Ｘのパターニングのうちの少なくともｐ型半導体層２５Ｘのパターニングのためのフォトレジスト９０の剥離において、有機溶剤を用いると、光学調整層１５Ｘのピンホール１５ｈを介した真性半導体層１３Ｘの溶解が抑制されるが、コストが高くなる。
　また、光学調整層１５Ｘのピンホール１５ｈを介した真性半導体層１３Ｘの溶解を抑制するためには、光学調整層１５Ｘにおけるピンホール１５ｈの発生を抑制することが考えられる。光学調整層１５Ｘにおけるピンホール１５ｈの発生を抑制するためには、
・クリーンルーム内で作業し、製造プロセス中の異物の付着を回避すること、
・光学調整層の膜厚を厚くすること、または、
・光学調整層を多層化すること、
が考えられる。しかし、製膜環境のクリーン化（クリーンルーム内での作業）は、設備投資コストが大きい。光学調整層の厚膜化は、太陽電池の性能面で好ましくない。光学調整層の多層化は、製造プロセスの増加およびコスト面で容易ではない。
（第２の課題）
　また、第２導電型半導体層形成工程におけるｎ型半導体層３５Ｘの製膜前のクリーニングにおいて、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）を行うと、図８に示すように、光学調整層１５Ｘの表面がエッチングされ、視認できるくらいのエッチングムラが生じる。そのため、太陽電池１Ｘの受光面側の外観が悪化する。
　これらの課題に関し、本願発明者らは、太陽電池１の製造プロセス中に真性半導体層１３および光学調整層１５を保護するとともに、製造プロセス中に自然に除去される犠牲層を、受光面側の光学調整層１５上に形成することを考案した。
（本実施形態の太陽電池の製造方法）
　以下、図３Ａ～図３Ｉを参照して、図２に示す本実施形態の太陽電池１の製造方法について説明する。図３Ａは、本実施形態に係る太陽電池の製造方法における光学調整層形成工程、犠牲層形成工程および第１導電型半導体層形成工程の一部を示す図であり、図３Ｂ～図３Ｄは、本実施形態に係る太陽電池の製造方法における第１導電型半導体層形成工程の残りを示す図である。また、図３Ｅは、本実施形態に係る太陽電池の製造方法における第１洗浄工程を示す図であり、図３Ｆおよび図３Ｇは、本実施形態に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図である。また、図３Ｈおよび図３Ｉは、本実施形態に係る太陽電池の製造方法における電極層形成工程を示す図である。
　まず、図３Ａに示すように、例えばＣＶＤ法を用いて、半導体基板１１の裏面側の全面に、真性半導体層材料膜２３Ｚおよびｐ型半導体層材料膜２５Ｚを順に積層（製膜）する（第１導電型半導体層形成工程）。
　また、例えばＣＶＤ法を用いて、半導体基板１１の受光面側の全面に、真性半導体層１３および光学調整層１５を順に積層（製膜）する（光学調整層形成工程）。
　更に、例えばＣＶＤ法を用いて、半導体基板１１の受光面側の全面に、具体的には光学調整層１５上の全面に、下側犠牲層４１および上側犠牲層４３を順に積層（製膜）する（犠牲層形成工程）。
　下側犠牲層４１は、シリコンを主成分とする材料で形成される。これにより、下側犠牲層４１は、酸処理、例えばフッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）に対して耐性を有し、アルカリ溶液で容易に除去される。
　上側犠牲層４３は、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、または酸窒化珪素（ＳｉＯＮ）のようなそれらの複合物等の材料で形成される。これにより、上側犠牲層４３は、アルカリ溶液に対して耐性を有し、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）で容易に除去される。上側犠牲層４３の膜厚は、例えば５ｎｍ以上３００ｎｍ以下であると好ましい。
　次に、図３Ｂ～図３Ｄに示すように、フォトリソグラフィ法を用いて、半導体基板１１の裏面側において、ｎ型領域８における真性半導体層材料膜２３Ｚおよびｐ型半導体層材料膜２５Ｚを除去することにより、真性半導体層２３およびｐ型半導体層２５のパターニングを行う。すなわち、半導体基板１１の裏面側に、パターン化された真性半導体層２３およびｐ型半導体層２５を形成する（第１導電型半導体層形成工程）。
　具体的には、図３Ｂに示すように、半導体基板１１の両面側の全面にフォトレジスト９０を塗布した後に、裏面側においてｎ型領域８におけるフォトレジスト９０を露光および現像して除去する。その後、図３Ｃに示すように、フォトレジスト９０をマスクとしたエッチング法を用いて、真性半導体層２３およびｐ型半導体層２５のパターニングを行う。ｐ型半導体層材料膜に対するエッチング溶液としては、例えばフッ酸と硝酸の混合液等の酸性溶液が用いられる。
　その後、図３Ｄに示すように、フォトレジスト９０を剥離する。フォトレジスト９０に対するエッチング溶液としては、安価なアルカリ溶液が用いられる。
　このとき、上側犠牲層４３は、フォトレジスト９０を剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。
　なお、第１導電型半導体層形成工程では、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの一部または全部を残すように、ｐ型半導体層２５のパターニングを行ってもよい。
　次に、図３Ｅに示すように、半導体基板１１の両面側をクリーニングする（第１洗浄工程）。第１洗浄工程では、例えばオゾン処理を行った後、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）が行われる。
　このとき、上側犠牲層４３はフッ酸処理によって除去される。また、下側犠牲層４１は、フッ酸処理から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが抑制される。
　次に、図３Ｆに示すように、例えばＣＶＤ法を用いて、半導体基板１１の裏面側の全面に、真性半導体層材料膜３３Ｚおよびｎ型半導体層材料膜３５Ｚを順に積層（製膜）する（第２導電型半導体層形成工程）。
　次に、図３Ｇに示すように、フォトリソグラフィ法を用いて、半導体基板１１の裏面側において、ｐ型領域７における真性半導体層材料膜３３Ｚおよびｎ型半導体層材料膜３５Ｚを除去することにより、真性半導体層３３およびｎ型半導体層３５のパターニングを行う。すなわち、半導体基板１１の裏面側に、パターン化された真性半導体層３３およびｎ型半導体層３５を形成する（第２導電型半導体層形成工程）。
　具体的には、上述した第１導電型半導体層形成工程と同様に、フォトレジスト９０をマスクとしてアルカリ溶液を用いてエッチングが行われ、その後、有機溶剤を用いてフォトレジスト９０を剥離する。
　このとき、下側犠牲層４１は、エッチングを行うアルカリ溶液によって除去される。
　なお、ｎ型半導体層３５のエッチングのためのアルカリ溶液のアルカリ濃度は、上述した第１導電型半導体層形成工程におけるフォトレジスト９０の剥離のためのアルカリ溶液のアルカリ濃度よりも低い（例えば、ｎ型半導体層のエッチングのためのアルカリ溶液のアルカリ濃度は、フォトレジストの剥離のためのアルカリ溶液のアルカリ濃度の半分以下である。）。そのため、ｎ型半導体層３５のエッチングのためのアルカリ溶液から、真性半導体層１３および光学調整層１５を保護する必要はない。
　なお、第１導電型半導体層形成工程において、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの全部が残る場合、第２導電型半導体層形成工程では、真性半導体層材料膜の積層（製膜）を行わず、ｎ型半導体層３５のパターニングを行えばよい。また、第１導電型半導体層形成工程において、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの一部が残る場合、第２導電型半導体層形成工程では、除去された分だけ真性半導体層材料膜の積層（製膜）を行い、真性半導体層およびｎ型半導体層３５のパターニングを行えばよい。
　次に、図３Ｈに示すように、例えばスパッタリング法等のＰＶＤ法を用いて、半導体基板１１の裏面側の全面に、透明電極層材料膜２８Ｚを積層（製膜）する（電極層形成工程）。
　次に、図３Ｉに示すように、例えばエッチングペーストを用いたエッチング法を用いて、透明電極層材料膜２８Ｚの一部を除去することにより、透明電極層２８，３８のパターニングを行う。すなわち、パターン化された透明電極層２８，３８を形成する（電極層形成工程）。透明電極層材料膜に対するエッチング溶液としては、例えば塩酸または塩化第二鉄水溶液が用いられる。
　次に、例えば印刷法または塗布法を用いて、透明電極層２８上に金属電極層２９を形成し、透明電極層３８の上に金属電極層３９を形成することにより、第１電極層２７および第２電極層３７を形成する。
　以上の工程により、図２に示す本実施形態の裏面電極型の太陽電池１が得られる。
　以上説明したように、本実施形態の太陽電池の製造方法によれば、半導体基板１１の受光面側の光学調整層１５上に犠牲層４１，４３を形成し、犠牲層４１，４３は、第１導電型半導体層形成工程において、真性半導体層１３および光学調整層１５を、フォトレジストを剥離するアルカリ溶液から保護する。これにより、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。そのため、キャリアのライフタイムの低下が抑制され、太陽電池の性能低下が抑制される。
　また、フォトレジストを剥離する溶液として安価なアルカリ溶液を使用することができるので、太陽電池の低コスト化が可能である。
　また、犠牲層４１，４３は、第１導電型半導体層形成工程、第１洗浄工程、第２導電型半導体層形成工程または電極層形成工程において一部が除去され、電極層形成工程後には全てが除去されている。このように、既存の製造プロセスの途中で犠牲層４１，４３が除去されるので、極力プロセスを増やすことなく、太陽電池の性能低下が抑制される。
　また、本実施形態の太陽電池の製造方法によれば、犠牲層４１，４３は、第１洗浄工程において、クリーニング処理におけるフッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）から光学調整層１５の表面を保護する。これにより、光学調整層１５の表面のエッチングが低減され、太陽電池の受光面の外観不良が改善される。
（変形例１）
　本実施形態において、図４に示すように、犠牲層は、犠牲層４１のみの単数層で形成されていてもよい。犠牲層４１は、シリコンを主成分とする真性半導体層、シリコンにｐ型ドーパントがドープされたｐ型半導体層、またはシリコンにｎ型ドーパントがドープされたｎ型半導体層であってもよい。なお、犠牲層４１の膜厚は、例えば５ｎｍ以上３００ｎｍ以下であると好ましい。
　この場合、第１導電型半導体層形成工程において、犠牲層４１は、フォトレジストを剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。また、各層の積層方向における犠牲層４１の一部はアルカリ溶液によって除去される。
　次に、第１洗浄工程において、犠牲層４１の残りは、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが抑制される。
　次に、第２導電型半導体層形成工程において、犠牲層４１の残りは、エッチングを行うアルカリ溶液によって除去される。
（変形例２）
　本実施形態において、第２導電型半導体層形成工程後であって電極層形成工程前に、半導体基板１１の両主面をクリーニングする第２洗浄工程を備えてもよい。また、第２導電型半導体層形成工程においても、フォトレジスト９０を剥離する溶液として安価なアルカリ溶液を用いてもよい。また、電極層形成工程において、透明導電層のパターニング時の現像工程においてアルカリ溶液を用いてもよい。
　以下、図５Ａ～図５Ｊを参照して、本実施形態の変形例の太陽電池１の製造方法について説明する。図５Ａは、本実施形態の変形例に係る太陽電池の製造方法における光学調整層形成工程、犠牲層形成工程および第１導電型半導体層形成工程の一部を示す図であり、図５Ｂ～図５Ｄは、本実施形態の変形例に係る太陽電池の製造方法における第１導電型半導体層形成工程の残りを示す図である。また、図５Ｅは、本実施形態の変形例に係る太陽電池の製造方法における第１洗浄工程を示す図であり、図５Ｆおよび図５Ｇは、本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図である。また、図５Ｈは、本実施形態の変形例に係る太陽電池の製造方法における第２洗浄工程を示す図であり、図５Ｉおよび図５Ｊは、本実施形態の変形例に係る太陽電池の製造方法における電極層形成工程を示す図である。
　まず、上述した本実施形態と同様に、図５Ａに示すように、例えばＣＶＤ法を用いて、半導体基板１１の裏面側の全面に、真性半導体層材料膜２３Ｚおよびｐ型半導体層材料膜２５Ｚを順に積層（製膜）する（第１導電型半導体層形成工程）。
　また、上述した本実施形態と同様に、例えばＣＶＤ法を用いて、半導体基板１１の受光面側の全面に、真性半導体層１３および光学調整層１５を順に積層（製膜）する（光学調整層形成工程）。
　更に、上述した本実施形態と同様に、例えばＣＶＤ法を用いて、半導体基板１１の受光面側の全面に、具体的には光学調整層１５上の全面に、下側犠牲層４１および上側犠牲層４３を順に積層（製膜）する（犠牲層形成工程）。なお、上側犠牲層４３の膜厚は、上述した実施形態の上側犠牲層４３の膜厚よりも厚い。
　次に、上述した本実施形態と同様に、図５Ｂ～図５Ｄに示すように、フォトリソグラフィ法を用いて、半導体基板１１の裏面側において、ｎ型領域８における真性半導体層材料膜２３Ｚおよびｐ型半導体層材料膜２５Ｚを除去することにより、真性半導体層２３およびｐ型半導体層２５のパターニングを行う。すなわち、半導体基板１１の裏面側に、パターン化された真性半導体層２３およびｐ型半導体層２５を形成する（第１導電型半導体層形成工程）。
　具体的には、図５Ｂに示すように、半導体基板１１の両面側の全面にフォトレジスト９０を塗布した後に、裏面側においてｎ型領域８におけるフォトレジスト９０を露光および現像して除去する。その後、図５Ｃに示すように、フォトレジスト９０をマスクとしたエッチング法を用いて、真性半導体層２３およびｐ型半導体層２５のパターニングを行う。
　その後、図５Ｄに示すように、安価なアルカリ溶液を用いて、フォトレジスト９０を剥離する。
　このとき、上側犠牲層４３は、フォトレジスト９０を剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。
　なお、上述したように、第１導電型半導体層形成工程では、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの一部または全部を残すように、ｐ型半導体層２５のパターニングを行ってもよい。
　次に、上述した本実施形態と同様に、図５Ｅに示すように、半導体基板１１の両面側をクリーニングする（第１洗浄工程）。第１洗浄工程では、例えばオゾン処理を行った後、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）が行われる。
　このとき、各層の積層方向における上側犠牲層４３の一部はフッ酸処理によって除去される。また、上側犠牲層４３の残りは、フッ酸処理から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが低減される。
　次に、上述した本実施形態と同様に、図５Ｆに示すように、例えばＣＶＤ法を用いて、半導体基板１１の裏面側の全面に、真性半導体層材料膜３３Ｚおよびｎ型半導体層材料膜３５Ｚを順に積層（製膜）する（第２導電型半導体層形成工程）。
　このとき、ｎ型半導体層材料膜３５Ｚ上に、後述するフォトレジスト９０を剥離するアルカリ溶液に耐性を有し、かつ、後述する第２洗浄工程で除去できる層を積層してもよい（図示省略）。この層の材料としては、ＳｉＯまたはＳｉＮ等が挙げられる。また、この層の形成方法としては、ＣＶＤ法またはスパッタリング法等のＰＶＤ法が挙げられる。
　次に、上述した本実施形態と同様に、図５Ｇに示すように、フォトリソグラフィ法を用いて、半導体基板１１の裏面側において、ｐ型領域７における真性半導体層材料膜３３Ｚおよびｎ型半導体層材料膜３５Ｚを除去することにより、真性半導体層３３およびｎ型半導体層３５のパターニングを行う。すなわち、半導体基板１１の裏面側に、パターン化された真性半導体層３３およびｎ型半導体層３５を形成する（第２導電型半導体層形成工程）。
　具体的には、上述した第１導電型半導体層形成工程と同様に、フォトレジスト９０をマスクとしてアルカリ溶液を用いてエッチングが行われ、その後、安価なアルカリ溶液を用いてフォトレジスト９０を剥離する。
　このとき、上側犠牲層４３の残りは、フォトレジスト９０を剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。
　なお、上述したように、第１導電型半導体層形成工程において、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの全部が残る場合、第２導電型半導体層形成工程では、真性半導体層材料膜の積層（製膜）を行わず、ｎ型半導体層３５のパターニングを行えばよい。また、第１導電型半導体層形成工程において、半導体基板１１の裏面側のｎ型領域８における真性半導体層材料膜２３Ｚの一部が残る場合、第２導電型半導体層形成工程では、除去された分だけ真性半導体層材料膜の積層（製膜）を行い、真性半導体層およびｎ型半導体層３５のパターニングを行えばよい。
　次に、図５Ｈに示すように、半導体基板１１の両面側をクリーニングする（第２洗浄工程）。第２洗浄工程では、例えばオゾン処理を行った後、フッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）が行われる。
　このとき、上側犠牲層４３の残りはフッ酸処理によって除去される。また、下側犠牲層４１は、フッ酸処理から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが低減される。
　次に、図５Ｉに示すように、例えばスパッタリング法等のＰＶＤ法を用いて、半導体基板１１の裏面側の全面に、透明電極層材料膜２８Ｚを積層（製膜）する（電極層形成工程）。
　次に、図５Ｊに示すように、例えばエッチングペーストを用いたエッチング法を用いて、透明電極層材料膜２８Ｚの一部を除去することにより、透明電極層２８，３８のパターニングを行う。すなわち、パターン化された透明電極層２８，３８を形成する（電極層形成工程）。透明電極層材料膜に対するエッチング溶液としては、例えば塩酸または塩化第二鉄水溶液が用いられる。
　このとき、下側犠牲層４１は、透明導電層のパターニング時の現像工程において用いられるアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。また、下側犠牲層４１はアルカリ溶液によって除去される。
　次に、上述した本実施形態と同様に、例えば印刷法または塗布法を用いて、透明電極層２８上に金属電極層２９を形成し、透明電極層３８の上に金属電極層３９を形成することにより、第１電極層２７および第２電極層３７を形成する。
　以上の工程により、図２に示す本実施形態の裏面電極型の太陽電池１が得られる。
　以上説明したように、変形例２の太陽電池の製造方法でも、本実施形態の太陽電池の製造方法と同様に、半導体基板１１の受光面側の光学調整層１５上に犠牲層４１，４３を形成し、犠牲層４１，４３は、第１導電型半導体層形成工程において、真性半導体層１３および光学調整層１５を、フォトレジストを剥離するアルカリ溶液から保護する。更に、変形例２の太陽電池の製造方法によれば、第２導電型半導体層形成工程においても、真性半導体層１３および光学調整層１５を、フォトレジストを剥離するアルカリ溶液から保護する。これにより、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。そのため、キャリアのライフタイムの低下が抑制され、太陽電池の性能低下が抑制される。
　また、フォトレジストを剥離する溶液として安価なアルカリ溶液を使用することができるので、太陽電池の低コスト化が可能である。
　また、犠牲層４１，４３は、第１導電型半導体層形成工程、第１洗浄工程、第２導電型半導体層形成工程、第２洗浄工程または電極層形成工程において一部が除去され、電極層形成工程後には全てが除去されている。このように、既存の製造プロセスの途中で犠牲層４１，４３が除去されるので、極力プロセスを増やすことなく、太陽電池の性能低下が抑制される。
　また、本実施形態の太陽電池の製造方法によれば、犠牲層４１，４３は、第１洗浄工程および第２洗浄工程において、クリーニング処理におけるフッ酸処理（フッ酸、またはフッ酸と他の種類の酸との混合物での処理）から光学調整層１５の表面を保護する。これにより、光学調整層１５の表面のエッチングが低減され、太陽電池の受光面の外観不良が改善される。
（変形例３）
　変形例２においても、変形例１と同様に、犠牲層は、犠牲層４１のみの単数層で形成されていてもよい。犠牲層４１は、シリコンを主成分とする真性半導体層、シリコンにｐ型ドーパントがドープされたｐ型半導体層、またはシリコンにｎ型ドーパントがドープされたｎ型半導体層であってもよい。なお、犠牲層４１の膜厚は、例えば５ｎｍ以上３００ｎｍ以下であると好ましい。
　この場合、第１導電型半導体層形成工程において、犠牲層４１は、フォトレジスト９０を剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。また、各層の積層方向における犠牲層４１の一部はアルカリ溶液によって除去される。
　次に、第１洗浄工程において、犠牲層４１の残りは、フッ酸処理から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが抑制される。
　次に、第２導電型半導体層形成工程において、犠牲層４１の残りは、フォトレジストを剥離するアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。そのため、光学調整層１５にピンホールがあっても、アルカリ溶液による真性半導体層１３の溶解が抑制される。また、各層の積層方向における犠牲層４１の残りの一部は、エッチングを行うアルカリ溶液およびフォトレジストを剥離するアルカリ溶液によって除去される。
　次に、第２洗浄工程において、犠牲層４１の残りは、フッ酸処理から光学調整層１５の表面を保護する。そのため、光学調整層１５の表面のエッチングが低減される。
　次に、電極層形成工程において、犠牲層４１の残りは、透明導電層のパターニング時の現像工程において用いられるアルカリ溶液から真性半導体層１３および光学調整層１５を保護する。また、犠牲層４１の残りはアルカリ溶液によって除去される。
　以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、種々の変更および変形が可能である。例えば、上述した実施形態および変形例では、第１導電型半導体層形成工程において、アルカリ溶液で剥離可能なフォトレジスト（フォトリソグラフィ法）を用いて真性半導体層２３およびｐ型半導体層２５のパターニングを行う形態を例示した。しかし、本発明はこれに限定されず、アルカリ溶液で剥離可能な印刷レジスト等の種々のレジストを用いて真性半導体層およびｐ型半導体層のパターニングを行う形態にも適用可能である。
　また、上述した変形例２および３では、第２導電型半導体層形成工程において、アルカリ溶液で剥離可能なフォトレジスト（フォトリソグラフィ法）を用いて真性半導体層３３およびｐ型半導体層３５のパターニングを行う形態を例示した。しかし、本発明はこれに限定されず、アルカリ溶液で剥離可能な印刷レジスト等の種々のレジストを用いて真性半導体層およびｎ型半導体層のパターニングを行う形態にも適用可能である。
　また、上述した実施形態および変形例１では、第１導電型半導体層形成工程のみにおいて、レジストを剥離する溶液としてアルカリ溶液を用いる形態を例示した。また、上述した変形例２および３では、第１導電型半導体層形成工程および第２導電型半導体層形成工程の両方において、レジストを剥離する溶液としてアルカリ溶液を用いる形態を例示した。しかし、本発明はこれに限定されず、第１導電型半導体層形成工程および第２導電型半導体層形成工程の少なくとも一方の工程において、レジストを剥離する溶液としてアルカリ溶液を用いる形態に適用可能である。例えば、第１導電型半導体層形成工程では、レジストを剥離する溶液として有機溶剤を用い、第２導電型半導体層形成工程において、レジストを剥離する溶液としてアルカリ溶液を用いる形態にも適用可能である。
　また、上述した実施形態では、第１導電型半導体層２５をｎ型半導体層、第２導電型半導体層３５をｐ型半導体層、第１導電型領域７をｎ型領域、第２導電型領域８をｐ型領域としたが、第１導電型半導体層２５をｐ型半導体層、第２導電型半導体層３５をｎ型半導体層、第１導電型領域７をｐ型領域、第２導電型領域８をｎ型領域に置き換えてもよい。
　また、上述した実施形態では、図２に示すようにヘテロ接合型の太陽電池１の製造方法を例示したが、本発明の特徴は、ヘテロ接合型の太陽電池に限らず、ホモ接合型の太陽電池等の種々の太陽電池の製造方法に適用可能である。
　また、上述した実施形態では、半導体基板１１としてｎ型半導体基板を例示したが、半導体基板１１は、結晶シリコン材料にｐ型ドーパント（例えば、上述したホウ素（Ｂ））がドープされたｐ型半導体基板であってもよい。
　また、上述した実施形態では、結晶シリコン基板を有する太陽電池を例示したが、これに限定されない。例えば、太陽電池は、ガリウムヒ素（ＧａＡｓ）基板を有していてもよい。
　１，１Ｘ　太陽電池
　７　第１導電型領域
　７ｂ，８ｂ　バスバー部
　７ｆ，８ｆ　フィンガー部
　８　第２導電型領域
　９　境界領域
　１１，１１Ｘ　半導体基板
　１３，１３Ｘ　真性半導体層（第３真性半導体層）
　１５，１５Ｘ　光学調整層
　２３，２３Ｘ　真性半導体層（第１真性半導体層）
　２３Ｚ，２３ＺＸ，３３Ｚ，３３ＺＸ　真性半導体層材料膜
　２５，２５Ｘ　第１導電型半導体層
　２５Ｚ，２５ＺＸ　第１導電型半導体層材料膜
　２７，２７Ｘ　第１電極層
　２８，２８Ｘ，３８，３８Ｘ　透明電極層
　２８Ｚ，２８Ｚ　透明電極層材料膜
　２９，２９Ｘ，３９，３９Ｘ　金属電極層
　３３，３３Ｘ　真性半導体層（第２真性半導体層）
　３５，３５Ｘ　第２導電型半導体層
　３５Ｚ，３５Ｚ　第２導電型半導体層材料膜
　３７，３７Ｘ　第２電極層
　４１　下層犠牲層（犠牲層）
　４３　上層犠牲層（犠牲層）

Claims (15)

  1. 　半導体基板と、前記半導体基板の一方主面側と反対側の他方主面側の一部に順に積層された第１真性半導体層、第１導電型半導体層および第１電極層と、前記半導体基板の前記他方主面側の他の一部に順に積層された第２真性半導体層、第２導電型半導体層および第２電極層とを備える裏面電極型の太陽電池の製造方法であって、
    　前記半導体基板の前記一方主面側に第３真性半導体層および光学調整層を順に形成する光学調整層形成工程と、
    　前記半導体基板の前記一方主面側の前記光学調整層上に犠牲層を形成する犠牲層形成工程と、
    　前記半導体基板の前記他方主面側に、パターン化された前記第１導電型半導体層を形成する第１導電型半導体層形成工程と、
    　前記半導体基板の前記他方主面側に、パターン化された前記第２導電型半導体層を形成する第２導電型半導体層形成工程と、
    　前記半導体基板の前記他方主面側に、パターン化された前記第１電極層および前記第２電極層を形成する電極層形成工程と、
    を含み、
    　前記犠牲層は、
    　前記第１導電型半導体層形成工程および前記第２導電型半導体層形成工程の少なくとも一方の工程において、前記パターン化に使用するレジストを剥離する溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、
    　前記第１導電型半導体層形成工程、前記第２導電型半導体層形成工程、または前記電極層形成工程において一部が除去され、前記電極層形成工程後には全てが除去されている、
    太陽電池の製造方法。
  2. 　前記第３真性半導体層は、シリコンを主成分とする材料を含み、
    　前記光学調整層は、酸化珪素、窒化珪素、またはそれらの複合物を主成分とする材料を含み、
    　前記第１導電型半導体層形成工程および前記第２導電型半導体層形成工程の少なくとも一方の工程において、レジストを剥離する溶液はアルカリ溶液であり、
    　前記犠牲層は、シリコンを主成分とする単数層で構成される、
    請求項１に記載の太陽電池の製造方法。
  3. 　前記第１導電型半導体層形成工程において、前記犠牲層は、前記レジストを剥離するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、各層の積層方向における前記犠牲層の一部は当該アルカリ溶液によって除去され、
    　前記第２導電型半導体層形成工程において、前記犠牲層の残りは、前記第２導電型半導体層のパターニングのためのエッチング溶液であるアルカリ溶液によって除去される、
    請求項２に記載の太陽電池の製造方法。
  4. 　前記第１導電型半導体層形成工程後であって前記第２導電型半導体層形成工程前に、前記半導体基板の両主面をクリーニングする第１洗浄工程を更に備え、
    　前記第１導電型半導体層形成工程では、レジストを用いたエッチングにより前記第１真性半導体層および前記第１導電型半導体層をパターニングし、
    　前記第２導電型半導体層形成工程では、レジストを用いたエッチングにより前記第２真性半導体層および前記第２導電型半導体層をパターニングし、
    　前記犠牲層は、
    　前記第１洗浄工程において、クリーニング処理から前記光学調整層の表面を保護しつつ、
    　前記第１導電型半導体層形成工程、前記第１洗浄工程、前記第２導電型半導体層形成工程または前記電極層形成工程において一部が除去され、前記電極層形成工程後には全てが除去されている、
    請求項１に記載の太陽電池の製造方法。
  5. 　前記第３真性半導体層は、シリコンを主成分とする材料を含み、
    　前記光学調整層は、酸化珪素、窒化珪素、またはそれらの複合物を主成分とする材料を含み、
    　前記第１導電型半導体層形成工程および前記第２導電型半導体層形成工程の少なくとも一方の工程において、レジストを剥離する溶液はアルカリ溶液であり、
    　前記第１洗浄工程は、フッ酸処理を含み、
    　前記犠牲層は、シリコンを主成分とする単数層で構成される、
    請求項４に記載の太陽電池の製造方法。
  6. 　前記第１導電型半導体層形成工程において、前記犠牲層は、レジストを剥離するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、各層の積層方向における前記犠牲層の一部は当該アルカリ溶液によって除去され、
    　前記第１洗浄工程において、前記犠牲層の残りはフッ酸処理から前記光学調整層の表面を保護し、
    　前記第２導電型半導体層形成工程において、前記犠牲層の残りは、前記第２導電型半導体層のパターニングのためのエッチング溶液であるアルカリ溶液によって除去される、
    請求項５に記載の太陽電池の製造方法。
  7. 　前記犠牲層は、シリコンを主成分とする下側犠牲層と、酸化珪素、窒化珪素またはそれらの複合物を主成分とする上側犠牲層との複数層で構成される、請求項５に記載の太陽電池の製造方法。
  8. 　前記第１導電型半導体層形成工程において、前記上側犠牲層は、レジストを剥離するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護し、
    　前記第１洗浄工程において、前記上側犠牲層はフッ酸処理によって除去されつつ、前記下側犠牲層は当該フッ酸処理から前記光学調整層の表面を保護し、
    　前記第２導電型半導体層形成工程において、前記下側犠牲層は、前記第２導電型半導体層のパターニングのためのエッチング溶液であるアルカリ溶液によって除去される、
    請求項７に記載の太陽電池の製造方法。
  9. 　前記第２導電型半導体層形成工程後であって前記電極層形成工程前に、前記半導体基板の両主面をクリーニングする第２洗浄工程を更に備え、
    　前記第２導電型半導体層形成工程では、レジストを用いたエッチングにより前記第２真性半導体層および前記第２導電型半導体層をパターニングし、
    　前記電極層形成工程では、レジストを用いたエッチングにより前記第１電極層または前記第２電極層をパターニングし、
    　前記犠牲層は、
    　前記第２導電型半導体層形成工程においても、前記レジストを剥離する溶液から前記第３真性半導体層および前記光学調整層を保護し、
    　前記第２洗浄工程において、クリーニング処理から前記光学調整層の表面を保護しつつ、
    　前記第１導電型半導体層形成工程、前記第１洗浄工程、前記第２導電型半導体層形成工程、前記第２洗浄工程または前記電極層形成工程において一部が除去され、前記電極層形成工程後には全てが除去されている、
    請求項４に記載の太陽電池の製造方法。
  10. 　前記第３真性半導体層は、シリコンを主成分とする材料を含み、
    　前記光学調整層は、酸化珪素、窒化珪素、またはそれらの複合物を主成分とする材料を含み、
    　前記第１導電型半導体層形成工程および前記第２導電型半導体層形成工程の少なくとも一方の工程において、レジストを剥離する溶液はアルカリ溶液であり、
    　前記第１洗浄工程および前記第２洗浄工程は、フッ酸処理を含み、
    　前記電極層形成工程において、パターニングにおける現像において用いられる溶液はアルカリ溶液であり、
    　前記犠牲層は、シリコンを主成分とする単数層で構成される、
    請求項９に記載の太陽電池の製造方法。
  11. 　前記第１導電型半導体層形成工程において、前記犠牲層は、レジストを剥離するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、各層の積層方向における前記犠牲層の一部は当該アルカリ溶液によって除去され、
    　前記第１洗浄工程において、前記犠牲層の残りはフッ酸処理から前記光学調整層の表面を保護し、
    　前記第２導電型半導体層形成工程において、前記犠牲層の残りは、レジストを剥離する溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、前記積層方向における前記犠牲層の残りの一部は当該溶液によって除去され、
    　前記第２洗浄工程において、前記犠牲層の残りはフッ酸処理から前記光学調整層の表面を保護し、
    　前記電極層形成工程において、前記犠牲層の残りは、パターニングで使用するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、当該アルカリ溶液によって除去される、
    請求項１０に記載の太陽電池の製造方法。
  12. 　前記犠牲層は、シリコンを主成分とする下側犠牲層と、酸化珪素、窒化珪素またはそれらの複合物を主成分とする上側犠牲層との複数層で構成される、請求項１０に記載の太陽電池の製造方法。
  13. 　前記第１導電型半導体層形成工程において、前記上側犠牲層は、レジストを剥離するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護し、
    　前記第１洗浄工程において、各層の積層方向における前記上側犠牲層の一部はフッ酸処理によって除去されつつ、前記上側犠牲層の残りは当該フッ酸処理から前記光学調整層の表面を保護し、
    　前記第２導電型半導体層形成工程において、前記上側犠牲層の残りは、レジストを剥離する溶液から前記第３真性半導体層および前記光学調整層を保護し、
    　前記第２洗浄工程において、前記上側犠牲層の残りはフッ酸処理によって除去されつつ、前記下側犠牲層は当該フッ酸処理から前記光学調整層の表面を保護し、
    　前記電極層形成工程において、前記下側犠牲層は、パターニングで使用するアルカリ溶液から前記第３真性半導体層および前記光学調整層を保護しつつ、当該アルカリ溶液によって除去される、
    請求項１２に記載の太陽電池の製造方法。
  14. 　前記犠牲層の膜厚は、５ｎｍ以上３００ｎｍ以下である、請求項２、５または１０に記載の太陽電池の製造方法。
  15. 　前記上側犠牲層の膜厚は、５ｎｍ以上３００ｎｍ以下である、請求項７または１２に記載の太陽電池の製造方法。
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