WO2020144997A1 - 表示装置 - Google Patents

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WO2020144997A1
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connection electrode
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metal layer
display device
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田中　仁
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株式会社ジャパンディスプレイ
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Definitions

  • Embodiments of the present invention relate to a display device.
  • a technique of combining a first switching element including an oxide semiconductor layer and a second switching element including a polycrystalline silicon semiconductor layer has been proposed.
  • the first switching element is provided in each pixel, and the second switching element is provided in the peripheral circuit.
  • the brightness may be reduced due to the reduction of the opening portion that contributes to the display.
  • Increasing the brightness of the lighting device to compensate for such a decrease in brightness leads to an increase in power consumption.
  • the purpose of this embodiment is to provide a display device capable of suppressing an increase in power consumption.
  • An oxide semiconductor layer a protective metal layer that covers a part of the oxide semiconductor layer, a first inorganic insulating film that covers the oxide semiconductor layer and the protective metal layer, and a first inorganic insulating film.
  • a gate electrode a second inorganic insulating film provided on the first inorganic insulating film and covering the gate electrode, and a first opening penetrating the first inorganic insulating film and the second inorganic insulating film.
  • a first connection electrode in contact with the protective metal layer, a first organic insulation film provided on the second inorganic insulation film and covering the first connection electrode, and a second opening penetrating the first organic insulation film.
  • a second connection electrode in contact with the first connection electrode, a second organic insulation film provided on the first organic insulation film and covering the second connection electrode, and a third opening penetrating the second organic insulation film.
  • a third connecting electrode that is in contact with the second connecting electrode in a portion, a third inorganic insulating film that is provided on the second organic insulating film and covers the third connecting electrode, and a third inorganic insulating film that penetrates the third inorganic insulating film.
  • a pixel electrode that is in contact with the third connection electrode at four openings, and the second opening is located above the first opening.
  • FIG. 1 is a plan view showing the configuration of the display device DSP according to this embodiment.
  • FIG. 2 is a plan view showing a main part of the first switching element SW1.
  • FIG. 3 is a plan view showing the pixel electrode PE connected to the first switching element SW1 shown in FIG.
  • FIG. 4 is a cross-sectional view of the display panel PNL taken along the line AB shown in FIG.
  • FIG. 5 is a cross-sectional view of the first substrate SUB1 taken along the line CD shown in FIG.
  • FIG. 6 is a plan view for explaining the layout of the first switching element SW1 and the light shielding layer BM of this embodiment.
  • FIG. 7 is a sectional view showing the second switching element SW2.
  • a liquid crystal display device will be described as an example of the display device.
  • the main configuration disclosed in the present embodiment is a self-luminous display device having an organic electroluminescence display element or the like, an electronic paper type display device having an electrophoretic element, a MEMS (Micro Electro Mechanical Systems).
  • the present invention can also be applied to a display device to which it is applied or a display device to which electrochromism is applied.
  • FIG. 1 is a plan view showing the configuration of the display device DSP according to the present embodiment.
  • the display device DSP includes a display panel PNL and an illumination device IL.
  • the display panel PNL includes a first substrate SUB1, a second substrate SUB2, and a liquid crystal layer LC.
  • the liquid crystal layer LC is an example of a display function layer, and is enclosed between the first substrate SUB1 and the second substrate SUB2.
  • the display panel PNL includes a display area DA for displaying an image and a peripheral area SA around the display area DA in an area where the first substrate SUB1 and the second substrate SUB2 overlap each other.
  • the display panel PNL includes a plurality of pixels PX in the display area DA. The plurality of pixels PX are arranged in a matrix.
  • the first substrate SUB1 includes a plurality of scanning lines G and a plurality of signal lines S in the display area DA.
  • the scanning lines G extend in the first direction X and are arranged in the second direction Y.
  • the signal lines S extend in the second direction Y and are arranged in the first direction X.
  • the scanning lines G and the signal lines S are shown by straight lines, but the scanning lines G and the signal lines S may be bent or meandered.
  • the first substrate SUB1 includes a scanning line drive circuit GD and a signal line drive circuit SD in the peripheral area SA.
  • the scanning line G is electrically connected to the scanning line driving circuit GD.
  • the signal line S is electrically connected to the signal line drive circuit SD.
  • the pixel PX has a plurality of sub-pixels SP.
  • Each sub-pixel SP corresponds to, for example, a region partitioned by two adjacent scanning lines G and two adjacent signal lines S. Note that in the present disclosure, the subpixel may be simply referred to as a pixel.
  • one pixel PX includes three sub-pixels SP(R), SP(G) and SP(B).
  • the sub-pixel SP(R) displays red
  • the sub-pixel SP(G) displays green
  • the sub-pixel SP(B) displays blue.
  • the pixel PX may include more sub-pixels SP.
  • the colors displayed by the sub-pixels SP are not limited to red, green, and blue, and may be other colors such as white and yellow.
  • the first substrate SUB1 includes the first switching element SW1 and the pixel electrode PE.
  • the first switching element SW1 is electrically connected to the scanning line G and the signal line S.
  • the pixel electrode PE is electrically connected to the first switching element SW1.
  • the first substrate SUB1 also includes a common electrode CE.
  • the common electrode CE is provided commonly to the plurality of sub-pixels SP.
  • the common electrode CE may be provided on the second substrate SUB2.
  • the first substrate SUB1 has a terminal area TA that does not overlap with the second substrate SUB2.
  • the IC chip 1 and the flexible printed circuit board 2 are mounted in the terminal area TA.
  • the IC chip 1 may be mounted on the flexible printed circuit board 2.
  • the IC chip 1 is electrically connected to the common electrode CE, the scanning line driving circuit GD, and the signal line driving circuit SD.
  • the IC chip 1 supplies the common voltage Vcom to the common electrode CE.
  • the IC chip 1 supplies various signals to the scanning line drive circuit GD and the signal line drive circuit SD.
  • the signal line drive circuit SD supplies a video signal to each signal line S.
  • the scanning line drive circuit GD includes a plurality of vertical circuits 40.
  • each vertical circuit 40 includes a shift register and a buffer.
  • the vertical circuit 40 supplies a scanning signal to the scanning line G.
  • the vertical circuit 40 includes a second switching element SW2 described later.
  • another circuit provided in the peripheral area SA such as the signal line drive circuit SD may include the second switching element SW2.
  • the first substrate SUB1 includes the first switching element SW1 provided in the display area DA and the second switching element SW2 provided in the peripheral area SA.
  • the first switching element SW1 includes an oxide semiconductor layer and the second switching element SW2 includes a polycrystalline silicon semiconductor layer.
  • the illumination device IL is provided on the back side of the display panel PNL and illuminates the display area DA. Although details of the illuminator IL are omitted, the illuminator IL includes a flat light guide plate and a plurality of light sources arranged along the end surface of the light guide plate.
  • FIG. 2 is a plan view showing a main part of the first switching element SW1.
  • the first switching element SW1 is electrically connected to the scanning line G1 and the signal line S2.
  • the first switching element SW1 of the example shown in FIG. 2 has a single gate structure.
  • the first switching element SW1 includes an oxide semiconductor layer SC1, a first connection electrode CN1 and a second connection electrode CN2.
  • the oxide semiconductor layer SC1 is provided so that a part thereof overlaps the signal line S2, and the other part extends between the signal lines S1 and S2.
  • the oxide semiconductor layer SC1 has an intersection (channel region) SCC that intersects the scanning line G1 between the signal lines S1 and S2.
  • the intersecting portion SCC corresponds to a shaded area in the drawing.
  • a region of the scan line G1 which overlaps with the oxide semiconductor layer SC1 (or the intersection SCC) functions as the gate electrode GE.
  • the oxide semiconductor layer SC1 has one end SCA covered with the protective metal layer PMA and the other end SCB covered with the protective metal layer PMB.
  • the intersection SCC is located between the one end SCA and the other end SCB. Note that the shape of the oxide semiconductor layer SC1 is not limited to that shown in FIG.
  • the first connection electrode CN1 and the second connection electrode CN2 are formed in an island shape between the signal lines S1 and S2, respectively.
  • the first connection electrode CN1 is provided so as to overlap the protective metal layer PMA, and is in contact with the protective metal layer PMA in the first opening OP1.
  • the second connection electrode CN2 is provided so as to overlap the first connection electrode CN1 and is in contact with the first connection electrode CN1 in the second opening OP2.
  • the second connection electrode CN2 also overlaps the protective metal layer PMA.
  • the shield wiring SLD extends in the first direction X along the scanning line G1.
  • the shield wiring SLD is provided below the scanning line G1.
  • the shield wiring SLD is electrically connected to the scanning line G1.
  • the width of the shield wiring SLD in the second direction Y is larger than the width of the scanning line G1 in the second direction Y.
  • the shield wiring SLD overlaps the entire scanning line G1.
  • the width of the shield wiring SLD and the width of the scanning line G1 do not have to be constant as shown.
  • the shield wiring SLD and the scanning line G1 may be partially expanded in the second direction Y, or may be partially contracted in the second direction Y.
  • the oxide semiconductor layer SC1 is provided between the shield wiring SLD and the scanning line G1. That is, the intersecting portion SCC of the oxide semiconductor layer SC1 overlaps the shield wiring SLD in plan view. That is, the shield wiring SLD has a function as a light shielding film that shields the light traveling from the illumination device IL toward the intersection SCC. Therefore, it is possible to suppress the current leakage of the first switching element SW1 due to the irradiation of the intersection SCC with light.
  • the metal wiring M1 extends along the signal line S1.
  • the metal wiring M2 extends along the signal line S2.
  • the above-mentioned first connection electrode CN1 is located in the same layer as the signal lines S1 and S2, and is made of the same material as the signal line S1 and the like.
  • the second connection electrode CN2 is located in the same layer as the metal wirings M1 and M2, and is formed of the same material as the metal wiring M1 and the like.
  • the size of the first opening OP1 is smaller than the size of the second opening OP2.
  • the second opening OP2 is formed so as to overlap the first opening OP1.
  • the entire circumference of the first edge defining the first opening OP1 is located inside the second edge defining the second opening OP2.
  • a part of the first edge may be overlapped with the second edge.
  • a part of the first edge may intersect with the second edge, but in this case, the area of the first opening OP1 surrounded by the second edge is the first opening OP1 outside the second edge. It is desirable that the area is smaller than the area.
  • the light-shielding layer BM which will be described later, is indicated by a chain line in FIG.
  • the light shielding layer BM is provided so as to overlap the scanning line G1, the shield wiring SLD, the signal lines S1 and S2, the metal wirings M1 and M2, the first connection electrode CN1 and the second connection electrode CN2.
  • FIG. 3 is a plan view showing the pixel electrode PE connected to the first switching element SW1 shown in FIG. Note that in FIG. 3, the oxide semiconductor layer SC1 and the first connection electrode CN1 illustrated in FIG. 2 are omitted.
  • the first switching element SW1 further includes a third connection electrode CN3. Similar to the second connection electrode CN2, the third connection electrode CN3 is formed in an island shape between the signal lines S1 and S2. The third connection electrode CN3 is provided so as to overlap the second connection electrode CN2, and is in contact with the second connection electrode CN2 in the third opening OP3. In a plan view, the third connection electrode CN3 overlaps the first opening OP1 and the second opening OP2.
  • the pixel electrode PE includes a base portion BS and a plurality of strip electrodes PA.
  • the base BS and the strip electrode PA are integrally formed.
  • the base BS overlaps the second connection electrode CN2 and the third connection electrode CN3.
  • the base BS also overlaps the first connection electrode CN1 shown in FIG.
  • the base BS is in contact with the third connection electrode CN3 at the fourth opening OP4.
  • the pixel electrode PE is electrically connected to the first switching element SW1.
  • the number of strip electrodes PA is three, but it may be two or less, or four or more.
  • the strip electrode PA overlaps the common electrode CE.
  • the common electrode CE also overlaps the signal lines S1 and S2 and the metal wirings M1 and M2.
  • the third connection electrode CN3 is located in the same layer as the common electrode CE and is made of the same material as the common electrode CE.
  • the size of the third opening OP3 is smaller than the size of the fourth opening OP4.
  • the fourth opening OP4 is formed so as to overlap the third opening OP3.
  • the entire circumference of the third edge defining the third opening OP3 is located inside the fourth edge defining the fourth opening OP4.
  • a part of the third edge may be overlapped with the fourth edge.
  • a part of the third edge may intersect with the fourth edge.
  • the third opening OP3 and the fourth opening OP4 are formed between the second opening OP2 and the scanning line G1.
  • FIG. 4 is a cross-sectional view of the display panel PNL taken along the line AB shown in FIG.
  • the illustrated example corresponds to an example in which the FFS (Fringe Field Switching) mode, which is one of the display modes using the lateral electric field, is applied.
  • FFS Flexible Field Switching
  • the first substrate SUB1 includes the insulating substrate 10, the insulating films 11 to 18, the shield wiring SLD, the oxide semiconductor layer SC1, the protective metal layer PMA, the gate electrode GE, the first connection electrode CN1, the second connection electrode CN2, and the third connection.
  • An electrode CN3, a common electrode CE, a pixel electrode PE, an alignment film AL1 and the like are provided.
  • the insulating film 11 is provided on the insulating substrate 10.
  • the insulating film 12 is provided on the insulating film 11.
  • the shield wiring SLD is provided on the insulating film 12.
  • the insulating film 13 is provided on the insulating film 12 and covers the shield wiring SLD.
  • the oxide semiconductor layer SC1 is provided on the insulating film 13.
  • the protective metal layer PMA covers a part (one end SCA) of the oxide semiconductor layer SC1.
  • the insulating film 14 is provided on the insulating film 13 and directly covers the protective metal layer PMA.
  • the insulating film 14 directly covers the oxide semiconductor layer SC1 exposed from the protective metal layer PMA.
  • the gate electrode GE integrated with the scanning line G1 is provided on the insulating film 14.
  • the insulating film 15 is provided on the insulating film 14 and covers the gate electrode GE.
  • the first connection electrode CN1 is provided on the insulating film 15 and is in contact with the protective metal layer PMA at the first opening OP1 penetrating the insulating films 14 and 15.
  • the insulating film 16 is provided on the insulating film 15 and covers the first connection electrode CN1.
  • the second connection electrode CN2 is provided on the insulating film 16 and is in contact with the first connection electrode CN1 at the second opening OP2 penetrating the insulating film 16.
  • the second opening OP2 is located directly above the first opening OP1.
  • the insulating film 17 is provided on the insulating film 16 and covers the second connection electrode CN2.
  • the third connection electrode CN3 is provided on the insulating film 17, and is in contact with the second connection electrode CN2 at the third opening OP3 penetrating the insulating film 17.
  • the insulating film 18 is provided on the insulating film 17 and covers the third connection electrode CN3.
  • the pixel electrode PE is provided on the insulating film 18 and is in contact with the third connection electrode CN3 at the fourth opening OP4 penetrating the insulating film 18.
  • the fourth opening OP4 is located directly above the third opening OP3.
  • the signal lines S1 and S2 (not shown) are provided on the insulating film 15, and the metal wirings M1 and M2 are provided on the insulating film 16.
  • the common electrode CE is provided on the insulating film 17.
  • the insulating film 18 covers the common electrode CE.
  • the pixel electrode PE is superposed on the common electrode CE via the insulating film 18.
  • the alignment film AL1 is provided on the insulating film 18 and covers the pixel electrode PE.
  • the insulating substrate 10 is a light transmissive substrate such as a glass substrate or a flexible resin substrate.
  • the insulating films 11 to 15 and the insulating film 18 are transparent inorganic insulating films formed of an insulating material such as silicon oxide, silicon nitride, and silicon oxynitride, and may have a single-layer structure. It may have a multilayer structure.
  • the insulating films 16 and 17 are transparent organic insulating films formed of an insulating material such as acrylic resin, for example.
  • the insulating film 14 corresponds to the first inorganic insulating film
  • the insulating film 15 corresponds to the second inorganic insulating film
  • the insulating film 16 corresponds to the first organic insulating film
  • the insulating film 17 corresponds to the second inorganic insulating film.
  • the insulating film 18 corresponds to an organic insulating film
  • the insulating film 18 corresponds to a third inorganic insulating film.
  • the insulating film 17 is thinner than the insulating film 16.
  • the insulating film 16 immediately below the common electrode CE, the insulating film 16 has a film thickness T16, the insulating film 17 has a film thickness T17, and the film thickness T17 is smaller than the film thickness T16.
  • the shield wiring SLD, the gate electrode GE, and the scanning line G1 are formed of, for example, molybdenum-tungsten alloy.
  • the protective metal layer PMA is formed of, for example, titanium (Ti).
  • the first connection electrode CN1 is a metal electrode composed of a first laminated body in which a plurality of metal layers are laminated.
  • a second layer L12 containing aluminum (Al) and a third layer L13 containing titanium (Ti) are arranged in this order in the third direction Z. It is laminated.
  • the signal lines S1 and S2 are also formed of the same first stacked body as the first connection electrode CN1.
  • the second connection electrode CN2 is a metal electrode composed of a second laminated body in which a plurality of metal layers are laminated.
  • a fourth layer L14 containing titanium (Ti), a fifth layer L15 containing aluminum (Al), and a sixth layer L16 containing titanium (Ti) are arranged in this order in the third direction Z. It is laminated.
  • the metal wirings M1 and M2 are also formed of the same second laminated body as the second connection electrode CN2.
  • the third connection electrode CN3 and the common electrode CE are transparent electrodes formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the pixel electrode PE is a transparent electrode made of ITO or IZO.
  • the third opening OP3 is located between the gate electrode GE and the second opening OP2 along the second direction Y. That is, the second opening OP2 and the third opening OP3 are provided so as to be displaced in the second direction Y.
  • the second opening OP2 formed in the insulating film 16 which is the first organic insulating film and the third opening OP3 formed in the insulating film 17 which is the second organic insulating film overlap with each other It is possible to reduce the step difference along the third direction Z.
  • the third connection electrode CN3 extends right above the second opening OP2.
  • the insulating film 17 is provided directly above the second opening OP2 and between the second connection electrode CN2 and the third connection electrode CN3. That is, the insulating film 17 is provided so as to fill the recess formed by the first opening OP1 and the second opening OP2. Therefore, the step difference due to the first opening OP1 and the second opening OP2 can be reduced.
  • the protective metal layer PMA on the oxide semiconductor layer SC1, the first connection electrode CN1, the second connection electrode CN2, And the insulating film 17 is laminated in this order.
  • the insulating film 16 is provided immediately below the third opening OP3. Further, the insulating film 16 is in contact with the insulating film 15 immediately below the third opening OP3.
  • the protective metal layer PMA has an end portion PME closer to the gate electrode GE than the first connection electrode CN1 along the second direction Y.
  • the end CNE of the first connection electrode CN1 is located directly above the protective metal layer PMA.
  • the insulating film 14, the insulating film 15, the insulating film 16, and the second connection electrode CN2 are stacked in this order between the end portion PME and the third opening OP3 along the third direction Z.
  • the third opening OP3, the second connection electrode CN2, the third connection electrode CN3, and the pixel electrode PE on the insulating film 16 are stacked in this order along the third direction Z.
  • the first connection electrode CN1 and the second connection electrode CN2 are stacked along the third direction Z immediately above the protective metal layer PMA.
  • the protective metal layer PMA, the first connection electrode CN1, and the second connection electrode CN2 include similar metal layers. That is, in the above example, the protective metal layer PMA is formed of titanium, the first connection electrode CN1 includes the first layer L11 and the third layer L13 containing titanium, and the second connection electrode CN2 is the fourth layer containing titanium. L14 and the sixth layer L16 are included. At the interface between the protective metal layer PMA and the first connection electrode CN1, the protective metal layer PMA and the first layer L11 are in contact with each other. At the interface between the first connection electrode CN1 and the second connection electrode CN2, the third layer L13 and the fourth layer L14 are in contact with each other.
  • the second substrate SUB2 includes an insulating substrate 20, a light shielding layer BM, a color filter layer CF, an overcoat layer OC, an alignment film AL2 and the like.
  • the insulating substrate 20 is a light-transmissive substrate such as a glass substrate or a resin substrate.
  • the light shielding layer BM and the color filter layer CF are provided between the insulating substrate 20 and the first substrate SUB1.
  • the light-shielding layer BM in the third direction Z includes the scan line G1 including the gate electrode GE, the oxide semiconductor layer SC1, the protective metal layer PMA, the first connection electrode CN1, the second connection electrode CN2, and the third connection electrode CN3. It is provided so as to overlap with.
  • the light shielding layer BM is not provided in the region where the common electrode CE and the pixel electrode PE overlap.
  • the overcoat layer OC covers the color filter layer CF.
  • the alignment film AL2 covers the overcoat layer OC.
  • the alignment films AL1 and AL2 are formed of, for example, a material exhibiting horizontal alignment.
  • the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2, and is provided between the alignment films AL1 and AL2.
  • the illumination device IL shown in FIG. 1 is provided below the insulating substrate 10, but is not shown. Further, in a normal transmissive liquid crystal display device, polarizing plates are adhered to the insulating substrates 10 and 20, respectively, but not shown.
  • FIG. 5 is a cross-sectional view of the first substrate SUB1 taken along the line CD shown in FIG.
  • the other end SCB of the oxide semiconductor layer SC1 is covered with the protective metal layer PMB as described above.
  • the signal line S2 is provided on the insulating film 15 and is in contact with the protective metal layer PMB at the opening OP11 penetrating the insulating films 14 and 15. As a result, the signal line S2 is electrically connected to the first switching element SW1.
  • the insulating film 16 covers the signal line S2.
  • the metal wiring M2 is provided on the insulating film 16.
  • the insulating film 17 is provided on the insulating film 16 and covers the metal wiring M2.
  • the common electrode CE is provided on the insulating film 17 and is in contact with the metal wiring M2 in the opening OP12 penetrating the insulating film 17. As a result, the common electrode CE is electrically connected to the metal wiring M2.
  • FIG. 6 is a plan view for explaining the layout of the first switching element SW1 and the light shielding layer BM of this embodiment.
  • the main part of the first switching element SW1 of the present embodiment is shown on the right side
  • the main part of the first switching element SW1 of the comparative example is shown on the left side. Comparing this embodiment with the comparative example, the positions of the first opening OP1 and the second opening OP2 are different. That is, in the present embodiment, as described above, the second opening OP2 overlaps the first opening OP1, whereas in the comparative example, the second opening OP2 includes the scanning line G1 and the first opening OP2. It is located between OP1.
  • the first connection electrode CN1 is in contact with the protective metal layer PMA in the first opening OP1 and is in contact with the second connection electrode CN2 in the second opening OP2. Therefore, the first connection electrode CN1 extends so as to overlap with both the first opening OP1 and the second opening OP2. Therefore, in the comparative example in which the first opening OP1 and the second opening OP2 are arranged in the second direction Y, the first connection electrode CN1 is different from the first connection electrode CN1 of the present embodiment in the second direction Y. Has been extended to. In other words, according to the present embodiment, since the second opening OP2 overlaps the first opening OP1, the width of the first connection electrode CN1 along the second direction Y is reduced.
  • the width of the first connection electrode CN1 along the second direction Y is reduced as in the present embodiment, so that light-shielding is performed.
  • the width of the layer BM along the second direction Y can also be reduced. Therefore, when the present embodiment is compared with the comparative example, the present embodiment can enlarge the opening portion that contributes to the display per pixel, as compared with the comparative example. Therefore, comparing the luminance of the lighting device required to equalize the luminance per pixel between the present embodiment and the comparative example, the present embodiment suppresses the luminance of the lighting device more than the comparative example. It is possible to suppress an increase in power consumption.
  • the third opening OP3 is located between the gate electrode GE and the second opening OP2, and the insulating film 17 is the second opening.
  • the insulating film 16 is provided directly above OP2, and is provided directly below the third opening OP3. Therefore, the steps caused by the first to fourth openings OP1 to OP4 are alleviated. Therefore, the alignment failure of the liquid crystal molecules due to the first to fourth openings OP1 to OP4 can be suppressed.
  • the misalignment right above the second opening OP2 is suppressed, even if the distance between the end of the light shielding layer BM and the second opening OP2 along the second direction Y is shortened, the misalignment is caused. It is possible to suppress the light leakage caused by the light, and further, the deterioration of the contrast ratio due to the light leakage.
  • FIG. 7 is a sectional view showing the second switching element SW2.
  • the second switching element SW2 includes a semiconductor layer SC2, a gate electrode GE2, a source electrode SE2, and a drain electrode DE2.
  • the semiconductor layer SC2 is made of polycrystalline silicon.
  • the semiconductor layer SC2 is provided on the insulating film 11 and covered with the insulating film 12.
  • the gate electrode GE2 is provided on the insulating film 12 and covered with the insulating film 13.
  • the gate electrode GE2 is located in the same layer as the shield wiring SLD shown in FIG. 4 and is made of the same material as the shield wiring SLD.
  • the source electrode SE2 and the drain electrode DE2 are provided on the insulating film 15 and covered with the insulating film 16.
  • the source electrode SE2 is in contact with the semiconductor layer SC2 in the opening OP21 penetrating the insulating films 12 to 15.
  • the drain electrode DE2 is in contact with the semiconductor layer SC2 in the opening OP21 penetrating the insulating films 12 to 15.
  • the source electrode SE2 and the drain electrode DE2 are located in the same layer as the first connection electrode CN1 shown in FIG. 4 and are made of the same material as the first connection electrode CN1.
  • the insulating films 16 to 18 and the alignment film AL1 are provided immediately above the second switching element SW2.
  • the first opening OP1 shown in FIG. 4, the opening OP11 shown in FIG. 5, and the openings OP21 and OP22 shown in FIG. 7 can be formed by the same etching process, for example.
  • the surface of the semiconductor layer SC2 exposed by the openings OP21 and OP22 should be exposed before forming these electrodes. It is necessary to wash with an aqueous acid solution. During this cleaning, the insides of the first opening OP1 and the opening OP11 are also exposed to the hydrofluoric acid aqueous solution.
  • the oxide semiconductor layer SC1 can be eroded by a hydrofluoric acid aqueous solution, but in the present embodiment, the protective metal layers PMA and PMB are provided on the surface of the oxide semiconductor layer SC1. Therefore, the oxide semiconductor layer SC1 can be protected from the hydrofluoric acid aqueous solution.
  • DSP Wireless Personal Area Network
  • Display device PNL Display panel
  • IL Illumination device
  • LC Liquid crystal layer
  • BM Light shielding layer
  • PE Pixel electrode
  • PMA Protective metal layer
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Abstract

本実施形態の目的は、消費電力の増加を抑制することが可能な表示装置を提供することにある。　本実施形態の表示装置は、酸化物半導体層と、保護金属層と、酸化物半導体層及び保護金属層を覆う第１無機絶縁膜と、ゲート電極と、ゲート電極を覆う第２無機絶縁膜と、第１無機絶縁膜及び第２無機絶縁膜を貫通した第１開口部において保護金属層に接する第１接続電極と、第１接続電極を覆う第１有機絶縁膜と、第１有機絶縁膜を貫通した第２開口部において第１接続電極に接する第２接続電極と、第２接続電極を覆う第２有機絶縁膜と、第２有機絶縁膜を貫通した第３開口部において第２接続電極に接する第３接続電極と、第３接続電極を覆う第３無機絶縁膜と、第３無機絶縁膜を貫通した第４開口部において第３接続電極に接する画素電極と、を備え、第２開口部は第１開口部の上に位置している。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　液晶表示装置などの表示装置において、酸化物半導体層を備えた第１スイッチング素子と、多結晶シリコン半導体層を備えた第２スイッチング素子とを組み合わせる技術が提案されている。例えば、第１スイッチング素子は各画素に設けられ、第２スイッチング素子は周辺回路に設けられている。　
　近年の表示装置においては、さらなる高精細化の要望が高まり、一画素のサイズが縮小する一方で配線の本数が増加する傾向にある。このため、各画素において、表示に寄与する開口部の縮小により、輝度の低下を招くおそれがある。このような輝度の低下を補うために、照明装置の輝度を増加させると、消費電力の増加を招く。
特開２０１０－３９８１０号公報
　本実施形態の目的は、消費電力の増加を抑制することが可能な表示装置を提供することにある。
　本実施形態によれば、
　酸化物半導体層と、前記酸化物半導体層の一部を覆う保護金属層と、前記酸化物半導体層及び前記保護金属層を覆う第１無機絶縁膜と、前記第１無機絶縁膜上に設けられたゲート電極と、前記第１無機絶縁膜上に設けられ、前記ゲート電極を覆う第２無機絶縁膜と、前記第１無機絶縁膜及び前記第２無機絶縁膜を貫通した第１開口部において前記保護金属層に接する第１接続電極と、前記第２無機絶縁膜上に設けられ、前記第１接続電極を覆う第１有機絶縁膜と、前記第１有機絶縁膜を貫通した第２開口部において前記第１接続電極に接する第２接続電極と、前記第１有機絶縁膜上に設けられ、前記第２接続電極を覆う第２有機絶縁膜と、前記第２有機絶縁膜を貫通した第３開口部において前記第２接続電極に接する第３接続電極と、前記第２有機絶縁膜上に設けられ、前記第３接続電極を覆う第３無機絶縁膜と、前記第３無機絶縁膜を貫通した第４開口部において前記第３接続電極に接する画素電極と、を備え、前記第２開口部は、前記第１開口部の上に位置している、表示装置が提供される。
　本実施形態によれば、消費電力の増加を抑制することが可能な表示装置を提供することができる。
図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。 図２は、第１スイッチング素子ＳＷ１の主要部を示す平面図である。 図３は、図２に示した第１スイッチング素子ＳＷ１に接続された画素電極ＰＥを示す平面図である。 図４は、図３に示したＡ－Ｂ線に沿った表示パネルＰＮＬの断面図である。 図５は、図２に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の断面図である。 図６は、本実施形態の第１スイッチング素子ＳＷ１と遮光層ＢＭとのレイアウトを説明するための平面図である。 図７は、第２スイッチング素子ＳＷ２を示す断面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　本実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
　図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。表示装置ＤＳＰは、表示パネルＰＮＬと、照明装置ＩＬと、を備えている。表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層ＬＣと、を備えている。液晶層ＬＣは、表示機能層の一例であり、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に封入されている。
　表示パネルＰＮＬは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重なる領域において、画像を表示する表示領域ＤＡと、表示領域ＤＡの周囲の周辺領域ＳＡと、を備えている。表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、マトリクス状に配置されている。
　第１基板ＳＵＢ１は、表示領域ＤＡにおいて、複数本の走査線Ｇと、複数本の信号線Ｓと、を備えている。走査線Ｇは、各々第１方向Ｘに延出し、第２方向Ｙに並んでいる。信号線Ｓは、各々第２方向Ｙに延出し、第１方向Ｘに並んでいる。図１に示した例では、走査線Ｇ及び信号線Ｓを直線で示しているが、走査線Ｇ及び信号線Ｓは屈曲或いは蛇行していてもよい。また、第１基板ＳＵＢ１は、周辺領域ＳＡにおいて、走査線駆動回路ＧＤと、信号線駆動回路ＳＤと、を備えている。走査線Ｇは、走査線駆動回路ＧＤと電気的に接続されている。信号線Ｓは、信号線駆動回路ＳＤと電気的に接続されている。
　画素ＰＸは、複数の副画素ＳＰを備えている。各副画素ＳＰは、例えば、隣り合う２本の走査線Ｇと隣り合う２本の信号線Ｓとによって区画された領域に相当する。なお、本開示においては、副画素を単に画素と呼ぶことがある。図１に示した例では、１つの画素ＰＸは、３つの副画素ＳＰ（Ｒ）、ＳＰ（Ｇ）、ＳＰ（Ｂ）を備えている。副画素ＳＰ（Ｒ）は赤を表示し、副画素ＳＰ（Ｇ）は緑を表示し、副画素ＳＰ（Ｂ）は青を表示する。但し、画素ＰＸは、より多くの副画素ＳＰを備えてもよい。また、副画素ＳＰが表示する色は、赤、緑、青に限られず、白や黄などの他の色であってもよい。
　各副画素ＳＰにおいて、第１基板ＳＵＢ１は、第１スイッチング素子ＳＷ１と、画素電極ＰＥと、を備えている。第１スイッチング素子ＳＷ１は、走査線Ｇ及び信号線Ｓと電気的に接続されている。画素電極ＰＥは、第１スイッチング素子ＳＷ１と電気的に接続されている。また、第１基板ＳＵＢ１は、共通電極ＣＥを備えている。共通電極ＣＥは、複数の副画素ＳＰに対して共通に設けられている。なお、共通電極ＣＥは、第２基板ＳＵＢ２に設けられていてもよい。
　第１基板ＳＵＢ１は、第２基板ＳＵＢ２と重ならない端子領域ＴＡを備えている。図１に示した例において、ＩＣチップ１及びフレキシブルプリント回路基板２は、端子領域ＴＡに実装されている。なお、ＩＣチップ１は、フレキシブルプリント回路基板２に実装されていてもよい。例えば、ＩＣチップ１は、共通電極ＣＥ、走査線駆動回路ＧＤ及び信号線駆動回路ＳＤと電気的に接続されている。ＩＣチップ１は、共通電極ＣＥに対して、コモン電圧Ｖｃｏｍを供給する。ＩＣチップ１は、走査線駆動回路ＧＤ及び信号線駆動回路ＳＤに対して、各種信号を供給する。信号線駆動回路ＳＤは、各信号線Ｓに映像信号を供給する。走査線駆動回路ＧＤは、複数の垂直回路４０を備えている。例えば、各垂直回路４０は、シフトレジスタやバッファを備えている。垂直回路４０は、走査線Ｇに走査信号を供給する。垂直回路４０は、後述する第２スイッチング素子ＳＷ２を備えている。なお、信号線駆動回路ＳＤなどの周辺領域ＳＡに設けられた他の回路が第２スイッチング素子ＳＷ２を備えてもよい。このように、第１基板ＳＵＢ１は、表示領域ＤＡに設けられた第１スイッチング素子ＳＷ１と、周辺領域ＳＡに設けられた第２スイッチング素子ＳＷ２と、を備えている。後述するが、第１スイッチング素子ＳＷ１は酸化物半導体層を備え、第２スイッチング素子ＳＷ２は多結晶シリコン半導体層を備えている。
　照明装置ＩＬは、表示パネルＰＮＬの背面側に設けられ、表示領域ＤＡを照明する。照明装置ＩＬの詳細は省略するが、照明装置ＩＬは、平板状の導光板と、導光板の端面に沿って配列された複数の光源と、を備えている。
　図２は、第１スイッチング素子ＳＷ１の主要部を示す平面図である。第１スイッチング素子ＳＷ１は、走査線Ｇ１及び信号線Ｓ２と電気的に接続されている。図２に示した例の第１スイッチング素子ＳＷ１は、シングルゲート構造を有している。第１スイッチング素子ＳＷ１は、酸化物半導体層ＳＣ１と、第１接続電極ＣＮ１と、第２接続電極ＣＮ２と、を備えている。酸化物半導体層ＳＣ１は、その一部分が信号線Ｓ２と重なるように設けられ、他の部分が信号線Ｓ１及びＳ２の間に延出している。酸化物半導体層ＳＣ１は、信号線Ｓ１及びＳ２の間において走査線Ｇ１と交差する交差部（チャネル領域）ＳＣＣを有している。交差部ＳＣＣは、図中に斜線で示した領域に相当する。走査線Ｇ１において、酸化物半導体層ＳＣ１（あるいは交差部ＳＣＣ）と重畳する領域がゲート電極ＧＥとして機能する。酸化物半導体層ＳＣ１は、保護金属層ＰＭＡによって覆われた一端部ＳＣＡと、保護金属層ＰＭＢによって覆われた他端部ＳＣＢと、を有している。交差部ＳＣＣは、一端部ＳＣＡと他端部ＳＣＢとの間に位置している。なお、酸化物半導体層ＳＣ１の形状は、図２に示すものに限られない。
　第１接続電極ＣＮ１及び第２接続電極ＣＮ２は、それぞれ信号線Ｓ１及びＳ２の間において、島状に形成されている。第１接続電極ＣＮ１は、保護金属層ＰＭＡに重畳するように設けられ、第１開口部ＯＰ１において保護金属層ＰＭＡに接している。第２接続電極ＣＮ２は、第１接続電極ＣＮ１に重畳するように設けられ、第２開口部ＯＰ２において第１接続電極ＣＮ１に接している。また、第２接続電極ＣＮ２は、保護金属層ＰＭＡにも重畳している。
　シールド配線ＳＬＤは、走査線Ｇ１に沿って第１方向Ｘに延出している。シールド配線ＳＬＤは、走査線Ｇ１の下方に設けられている。詳述しないが、シールド配線ＳＬＤは、走査線Ｇ１と電気的に接続されている。シールド配線ＳＬＤの第２方向Ｙにおける幅は、走査線Ｇ１の第２方向Ｙにおける幅よりも大きい。平面視において、シールド配線ＳＬＤは、走査線Ｇ１の全体と重畳している。なお、シールド配線ＳＬＤの幅、及び、走査線Ｇ１の幅は、図示したように一定である必要はない。シールド配線ＳＬＤ及び走査線Ｇ１は、部分的に第２方向Ｙに拡張されてもよいし、部分的に第２方向Ｙに縮小されてもよい。
　酸化物半導体層ＳＣ１は、シールド配線ＳＬＤと走査線Ｇ１との間に設けられている。すなわち、酸化物半導体層ＳＣ１の交差部ＳＣＣは、平面視において、シールド配線ＳＬＤと重畳している。つまり、シールド配線ＳＬＤは、照明装置ＩＬから交差部ＳＣＣに向かう光を遮光する遮光膜としての機能を有している。このため、光が交差部ＳＣＣに照射されることに起因した第１スイッチング素子ＳＷ１の電流リークを抑制することができる。
　金属配線Ｍ１は、信号線Ｓ１に沿って延出している。金属配線Ｍ２は、信号線Ｓ２に沿って延出している。上記の第１接続電極ＣＮ１は、信号線Ｓ１及びＳ２と同一層に位置し、信号線Ｓ１等と同一材料によって形成されている。上記の第２接続電極ＣＮ２は、金属配線Ｍ１及びＭ２と同一層に位置し、金属配線Ｍ１等と同一材料によって形成されている。
　第１開口部ＯＰ１のサイズは、第２開口部ＯＰ２のサイズより小さい。第２開口部ＯＰ２は、第１開口部ＯＰ１に重畳するように形成されている。平面視において、第１開口部ＯＰ１を規定する第１エッジの全周は、第２開口部ＯＰ２を規定する第２エッジの内側に位置している。なお、第１エッジの一部が第２エッジに重畳してもよい。また、第１エッジの一部が第２エッジと交差してもよいが、この場合、第２エッジで囲まれた第１開口部ＯＰ１の面積は、第２エッジの外側の第１開口部ＯＰ１の面積よりも小さいことが望ましい。
　後述する遮光層ＢＭは、図２において一点鎖線で示している。遮光層ＢＭは、走査線Ｇ１、シールド配線ＳＬＤ、信号線Ｓ１及びＳ２、金属配線Ｍ１及びＭ２、第１接続電極ＣＮ１及び第２接続電極ＣＮ２と重畳するように設けられている。
　図３は、図２に示した第１スイッチング素子ＳＷ１に接続された画素電極ＰＥを示す平面図である。なお、図３では、図２に示した酸化物半導体層ＳＣ１及び第１接続電極ＣＮ１の図示を省略している。
　第１スイッチング素子ＳＷ１は、さらに、第３接続電極ＣＮ３を備えている。第３接続電極ＣＮ３は、第２接続電極ＣＮ２と同様に、信号線Ｓ１及びＳ２の間において、島状に形成されている。第３接続電極ＣＮ３は、第２接続電極ＣＮ２に重畳するように設けられ、第３開口部ＯＰ３において第２接続電極ＣＮ２に接している。平面視において、第３接続電極ＣＮ３は、第１開口部ＯＰ１及び第２開口部ＯＰ２に重畳している。
　画素電極ＰＥは、基部ＢＳと、複数の帯電極ＰＡと、を備えている。基部ＢＳ及び帯電極ＰＡは、一体的に形成されている。基部ＢＳは、第２接続電極ＣＮ２及び第３接続電極ＣＮ３に重畳している。また、基部ＢＳは、図２に示した第１接続電極ＣＮ１にも重畳している。基部ＢＳは、第４開口部ＯＰ４において第３接続電極ＣＮ３に接している。これにより、画素電極ＰＥは、第１スイッチング素子ＳＷ１と電気的に接続される。図３に示した例では、帯電極ＰＡは、３本であるが、２本以下であってもよいし、４本以上であってもよい。帯電極ＰＡは、共通電極ＣＥに重畳している。共通電極ＣＥは、信号線Ｓ１及びＳ２、及び、金属配線Ｍ１及びＭ２にも重畳している。第３接続電極ＣＮ３は、共通電極ＣＥと同一層に位置し、共通電極ＣＥと同一材料によって形成されている。
　第３開口部ＯＰ３のサイズは、第４開口部ＯＰ４のサイズより小さい。第４開口部ＯＰ４は、第３開口部ＯＰ３に重畳するように形成されている。平面視において、第３開口部ＯＰ３を規定する第３エッジの全周は、第４開口部ＯＰ４を規定する第４エッジの内側に位置している。なお、第３エッジの一部が第４エッジに重畳してもよい。また、第３エッジの一部が第４エッジと交差してもよい。第３開口部ＯＰ３及び第４開口部ＯＰ４は、第２開口部ＯＰ２と走査線Ｇ１との間に形成されている。
　図４は、図３に示したＡ－Ｂ線に沿った表示パネルＰＮＬの断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。
　第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１８、シールド配線ＳＬＤ、酸化物半導体層ＳＣ１、保護金属層ＰＭＡ、ゲート電極ＧＥ、第１接続電極ＣＮ１、第２接続電極ＣＮ２、第３接続電極ＣＮ３、共通電極ＣＥ、画素電極ＰＥ、配向膜ＡＬ１などを備えている。
　絶縁膜１１は、絶縁基板１０の上に設けられている。絶縁膜１２は、絶縁膜１１の上に設けられている。シールド配線ＳＬＤは、絶縁膜１２の上に設けられている。絶縁膜１３は、絶縁膜１２の上に設けられ、シールド配線ＳＬＤを覆っている。
　酸化物半導体層ＳＣ１は、絶縁膜１３の上に設けられている。保護金属層ＰＭＡは、酸化物半導体層ＳＣ１の一部（一端部ＳＣＡ）を覆っている。絶縁膜１４は、絶縁膜１３の上に設けられ、保護金属層ＰＭＡを直接覆っている。また、絶縁膜１４は、保護金属層ＰＭＡから露出した酸化物半導体層ＳＣ１を直接覆っている。走査線Ｇ１と一体のゲート電極ＧＥは、絶縁膜１４の上に設けられている。絶縁膜１５は、絶縁膜１４の上に設けられ、ゲート電極ＧＥを覆っている。　
　第１接続電極ＣＮ１は、絶縁膜１５の上に設けられ、絶縁膜１４及び１５を貫通した第１開口部ＯＰ１において保護金属層ＰＭＡに接している。絶縁膜１６は、絶縁膜１５の上に設けられ、第１接続電極ＣＮ１を覆っている。第２接続電極ＣＮ２は、絶縁膜１６の上に設けられ、絶縁膜１６を貫通した第２開口部ＯＰ２において第１接続電極ＣＮ１に接している。第２開口部ＯＰ２は、第１開口部ＯＰ１の直上に位置している。　
　絶縁膜１７は、絶縁膜１６の上に設けられ、第２接続電極ＣＮ２を覆っている。第３接続電極ＣＮ３は、絶縁膜１７の上に設けられ、絶縁膜１７を貫通した第３開口部ＯＰ３において第２接続電極ＣＮ２に接している。絶縁膜１８は、絶縁膜１７の上に設けられ、第３接続電極ＣＮ３を覆っている。画素電極ＰＥは、絶縁膜１８の上に設けられ、絶縁膜１８を貫通した第４開口部ＯＰ４において第３接続電極ＣＮ３に接している。第４開口部ＯＰ４は、第３開口部ＯＰ３の直上に位置している。
　図示しない信号線Ｓ１及びＳ２は絶縁膜１５の上に設けられ、金属配線Ｍ１及びＭ２は絶縁膜１６の上に設けられている。共通電極ＣＥは、絶縁膜１７の上に設けられている。絶縁膜１８は、共通電極ＣＥを覆っている。画素電極ＰＥは、絶縁膜１８を介して共通電極ＣＥに重畳している。配向膜ＡＬ１は、絶縁膜１８の上に設けられ、画素電極ＰＥを覆っている。
　絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁膜１１乃至１５、及び、絶縁膜１８は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁材料によって形成された透明な無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。絶縁膜１６及び１７は、例えば、アクリル樹脂などの絶縁材料によって形成された透明な有機絶縁膜である。図示した例において、絶縁膜１４は第１無機絶縁膜に相当し、絶縁膜１５は第２無機絶縁膜に相当し、絶縁膜１６は第１有機絶縁膜に相当し、絶縁膜１７は第２有機絶縁膜に相当し、絶縁膜１８は第３無機絶縁膜に相当する。絶縁膜１７は、絶縁膜１６より薄い。例えば、共通電極ＣＥの直下において、絶縁膜１６は膜厚Ｔ１６を有し、絶縁膜１７は膜厚Ｔ１７を有し、膜厚Ｔ１７は膜厚Ｔ１６より小さい。
　シールド配線ＳＬＤ、ゲート電極ＧＥ及び走査線Ｇ１は、例えば、モリブデン－タングステン合金によって形成されている。保護金属層ＰＭＡは、例えば、チタン（Ｔｉ）によって形成されている。
　第１接続電極ＣＮ１は、複数の金属層が積層された第１積層体によって構成された金属電極である。第１積層体は、例えば、チタン（Ｔｉ）を含む第１層Ｌ１１、アルミニウム（Ａｌ）を含む第２層Ｌ１２、及び、チタン（Ｔｉ）を含む第３層Ｌ１３がこの順に第３方向Ｚに積層されたものである。信号線Ｓ１及びＳ２も、第１接続電極ＣＮ１と同一の第１積層体によって構成されている。
　第２接続電極ＣＮ２は、複数の金属層が積層された第２積層体によって構成された金属電極である。第２積層体は、例えば、チタン（Ｔｉ）を含む第４層Ｌ１４、アルミニウム（Ａｌ）を含む第５層Ｌ１５、及び、チタン（Ｔｉ）を含む第６層Ｌ１６がこの順に第３方向Ｚに積層されたものである。金属配線Ｍ１及びＭ２も、第２接続電極ＣＮ２と同一の第２積層体によって構成されている。
　第３接続電極ＣＮ３及び共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。画素電極ＰＥも同様に、ＩＴＯやＩＺＯによって形成された透明電極である。
　第２開口部ＯＰ２及び第３開口部ＯＰ３に着目すると、第３開口部ＯＰ３は、第２方向Ｙに沿って、ゲート電極ＧＥと第２開口部ＯＰ２との間に位置している。つまり、第２開口部ＯＰ２及び第３開口部ＯＰ３は、第２方向Ｙにずれて設けられている。第１有機絶縁膜である絶縁膜１６に形成された第２開口部ＯＰ２と、第２有機絶縁膜である絶縁膜１７に形成された第３開口部ＯＰ３とが重畳する場合と比較して、第３方向Ｚに沿った段差を緩和することができる。
　第２開口部ＯＰ２に着目すると、第３接続電極ＣＮ３は、第２開口部ＯＰ２の直上に延在している。絶縁膜１７は、第２開口部ＯＰ２の直上において、第２接続電極ＣＮ２と第３接続電極ＣＮ３との間に設けられている。つまり、絶縁膜１７は、第１開口部ＯＰ１及び第２開口部ＯＰ２によって形成された凹部を埋めるように設けられている。このため、第１開口部ＯＰ１及び第２開口部ＯＰ２による段差を緩和することができる。
　第１開口部ＯＰ１及び第２開口部ＯＰ２が重畳する領域では、第３方向Ｚに沿って、酸化物半導体層ＳＣ１の上の保護金属層ＰＭＡ、第１接続電極ＣＮ１、第２接続電極ＣＮ２、及び、絶縁膜１７がこの順に積層されている。
　第３開口部ＯＰ３に着目すると、絶縁膜１６は、第３開口部ＯＰ３の直下に設けられている。また、絶縁膜１６は、第３開口部ＯＰ３の直下において、絶縁膜１５に接している。
　保護金属層ＰＭＡは、第２方向Ｙに沿って、第１接続電極ＣＮ１よりもゲート電極ＧＥに近接した端部ＰＭＥを有している。第１接続電極ＣＮ１の端部ＣＮＥは、保護金属層ＰＭＡの直上に位置している。端部ＰＭＥと第３開口部ＯＰ３との間では、第３方向Ｚに沿って、絶縁膜１４、絶縁膜１５、絶縁膜１６、及び、第２接続電極ＣＮ２がこの順に積層されている。第３開口部ＯＰ３においては、第３方向Ｚに沿って、絶縁膜１６の上の第２接続電極ＣＮ２、第３接続電極ＣＮ３、及び、画素電極ＰＥがこの順に積層されている。
　図４において拡大して示すように、保護金属層ＰＭＡの直上において、第１接続電極ＣＮ１及び第２接続電極ＣＮ２は、第３方向Ｚに沿って積層されている。保護金属層ＰＭＡ、第１接続電極ＣＮ１、及び、第２接続電極ＣＮ２は、同系の金属層を含んでいる。つまり、上記の例では、保護金属層ＰＭＡはチタンによって形成され、第１接続電極ＣＮ１はチタンを含む第１層Ｌ１１及び第３層Ｌ１３を含み、第２接続電極ＣＮ２はチタンを含む第４層Ｌ１４及び第６層Ｌ１６を含んでいる。保護金属層ＰＭＡと第１接続電極ＣＮ１との界面においては、保護金属層ＰＭＡと第１層Ｌ１１とが接している。第１接続電極ＣＮ１と第２接続電極ＣＮ２との界面においては、第３層Ｌ１３と第４層Ｌ１４とが接している。
　第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。　
　絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタ層ＣＦは、絶縁基板２０と第１基板ＳＵＢ１との間に設けられている。遮光層ＢＭは、第３方向Ｚにおいて、ゲート電極ＧＥを含む走査線Ｇ１、酸化物半導体層ＳＣ１、保護金属層ＰＭＡ、第１接続電極ＣＮ１、第２接続電極ＣＮ２、及び、第３接続電極ＣＮ３に重畳するように設けられている。一方で、遮光層ＢＭは、共通電極ＣＥと画素電極ＰＥとが重畳する領域には設けられていない。　
　オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
　液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に設けられている。
　図１に示した照明装置ＩＬは、絶縁基板１０の下方に設けられるが、図示を省略している。また、通常の透過型の液晶表示装置においては、絶縁基板１０及び２０にそれぞれ偏光板が接着されているが、図示を省略している。
　図５は、図２に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の断面図である。酸化物半導体層ＳＣ１の他端部ＳＣＢは、上記の通り、保護金属層ＰＭＢによって覆われている。信号線Ｓ２は、絶縁膜１５の上に設けられ、絶縁膜１４及び１５を貫通した開口部ＯＰ１１において保護金属層ＰＭＢに接している。これにより、信号線Ｓ２は、第１スイッチング素子ＳＷ１と電気的に接続される。絶縁膜１６は、信号線Ｓ２を覆っている。　
　金属配線Ｍ２は、絶縁膜１６の上に設けられている。絶縁膜１７は、絶縁膜１６の上に設けられ、金属配線Ｍ２を覆っている。共通電極ＣＥは、絶縁膜１７の上に設けられ、絶縁膜１７を貫通した開口部ＯＰ１２において金属配線Ｍ２に接している。これにより、共通電極ＣＥは、金属配線Ｍ２と電気的に接続される。
　図６は、本実施形態の第１スイッチング素子ＳＷ１と遮光層ＢＭとのレイアウトを説明するための平面図である。図６において、右側に本実施形態の第１スイッチング素子ＳＷ１の主要部を示し、左側に比較例の第１スイッチング素子ＳＷ１の主要部を示している。本実施形態と比較例とを対比すると、第１開口部ＯＰ１及び第２開口部ＯＰ２の位置が相違している。すなわち、本実施形態では、上記の通り、第２開口部ＯＰ２が第１開口部ＯＰ１と重畳しているのに対して、比較例では、第２開口部ＯＰ２が走査線Ｇ１と第１開口部ＯＰ１との間に位置している。
　第１接続電極ＣＮ１は、第１開口部ＯＰ１において保護金属層ＰＭＡに接するとともに、第２開口部ＯＰ２において第２接続電極ＣＮ２に接する。このため、第１接続電極ＣＮ１は、第１開口部ＯＰ１及び第２開口部ＯＰ２の双方に重畳するように延在している。したがって、第１開口部ＯＰ１及び第２開口部ＯＰ２が第２方向Ｙに並んだ比較例では、第１接続電極ＣＮ１は、本実施形態の第１接続電極ＣＮ１と比較して、第２方向Ｙに拡張されている。換言すると、本実施形態によれば、第２開口部ＯＰ２が第１開口部ＯＰ１と重畳しているため、第１接続電極ＣＮ１の第２方向Ｙに沿った幅が縮小される。
　遮光層ＢＭが第１接続電極ＣＮ１の全体を覆うように設けられる構成例では、本実施形態のように、第１接続電極ＣＮ１の第２方向Ｙに沿った幅が縮小されることにより、遮光層ＢＭの第２方向Ｙに沿った幅も縮小することができる。したがって、本実施形態と比較例とを対比した場合、本実施形態は、比較例よりも、一画素あたりの表示に寄与する開口部を拡大することができる。このため、本実施形態と比較例とで、一画素あたりの輝度を同一化するのに必要な照明装置の輝度を比較すると、本実施形態は、比較例よりも、照明装置の輝度を抑制することができ、消費電力の増加を抑制することができる。
　また、本実施形態によれば、図４を参照して説明したように、第３開口部ＯＰ３はゲート電極ＧＥと第２開口部ＯＰ２との間に位置し、絶縁膜１７は第２開口部ＯＰ２の直上に設けられ、絶縁膜１６は第３開口部ＯＰ３の直下に設けられている。このため、第１乃至第４開口部ＯＰ１乃至ＯＰ４に起因した段差が緩和される。したがって、第１乃至第４開口部ＯＰ１乃至ＯＰ４に起因した液晶分子の配向不良を抑制することができる。また、第２開口部ＯＰ２の直上での配向不良が抑制されるため、第２方向Ｙに沿って遮光層ＢＭの端部と第２開口部ＯＰ２との距離が短縮したとしても、配向不良に起因した光抜け、さらには、光抜けによるコントラスト比の低下を抑制することができる。
　図７は、第２スイッチング素子ＳＷ２を示す断面図である。第２スイッチング素子ＳＷ２は、半導体層ＳＣ２と、ゲート電極ＧＥ２と、ソース電極ＳＥ２と、ドレイン電極ＤＥ２と、を備えている。半導体層ＳＣ２は、多結晶シリコンによって形成されている。半導体層ＳＣ２は、絶縁膜１１の上に設けられ、絶縁膜１２によって覆われている。ゲート電極ＧＥ２は、絶縁膜１２の上に設けられ、絶縁膜１３によって覆われている。ゲート電極ＧＥ２は、図４に示したシールド配線ＳＬＤと同一層に位置し、シールド配線ＳＬＤと同一材料によって形成されている。　
　ソース電極ＳＥ２及びドレイン電極ＤＥ２は、絶縁膜１５の上に設けられ、絶縁膜１６によって覆われている。ソース電極ＳＥ２は、絶縁膜１２乃至１５を貫通した開口部ＯＰ２１において、半導体層ＳＣ２に接している。ドレイン電極ＤＥ２は、絶縁膜１２乃至１５を貫通した開口部ＯＰ２１において、半導体層ＳＣ２に接している。ソース電極ＳＥ２及びドレイン電極ＤＥ２は、図４に示した第１接続電極ＣＮ１と同一層に位置し、第１接続電極ＣＮ１と同一材料によって形成されている。　
　このような第２スイッチング素子ＳＷ２の直上には、絶縁膜１６乃至１８及び配向膜ＡＬ１が設けられている。
　図４に示した第１開口部ＯＰ１、図５に示した開口部ＯＰ１１、図７に示した開口部ＯＰ２１及びＯＰ２２は、例えば同一のエッチングプロセスで形成することができる。多結晶シリコンからなる半導体層ＳＣ２とソース電極ＳＥ２及びドレイン電極ＤＥ２とのコンタクト抵抗を低減するためには、これら電極を形成する前に、開口部ＯＰ２１及びＯＰ２２により露出した半導体層ＳＣ２の表面をフッ酸水溶液により洗浄する必要がある。この洗浄に際しては、第１開口部ＯＰ１及び開口部ＯＰ１１の内部もフッ酸水溶液に晒される。酸化物半導体層ＳＣ１は、フッ酸水溶液に浸食され得るが、本実施形態では酸化物半導体層ＳＣ１の表面には保護金属層ＰＭＡ及びＰＭＢが設けられている。したがって、酸化物半導体層ＳＣ１をフッ酸水溶液から保護することができる。
　以上説明したように、本実施形態によれば、消費電力の増加を抑制することが可能な表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　ＤＳＰ…表示装置　ＰＮＬ…表示パネル　ＩＬ…照明装置
　ＬＣ…液晶層　ＢＭ…遮光層　ＰＥ…画素電極　ＣＥ…共通電極
　ＳＷ１…第１スイッチング素子　ＳＣ１…酸化物半導体層　ＰＭＡ…保護金属層
　ＣＮ１…第１接続電極　ＣＮ２…第２接続電極　ＣＮ３…第３接続電極
　ＯＰ１…第１開口部　ＯＰ２…第２開口部　ＯＰ３…第３開口部　ＯＰ４…第４開口部
　ＧＥ…ゲート電極　Ｍ１…金属配線　Ｍ２…金属配線

Claims (15)

  1. 　酸化物半導体層と、
    　前記酸化物半導体層の一部を覆う保護金属層と、
    　前記酸化物半導体層及び前記保護金属層を覆う第１無機絶縁膜と、
    　前記第１無機絶縁膜上に設けられたゲート電極と、
    　前記第１無機絶縁膜上に設けられ、前記ゲート電極を覆う第２無機絶縁膜と、
    　前記第１無機絶縁膜及び前記第２無機絶縁膜を貫通した第１開口部において前記保護金属層に接する第１接続電極と、
    　前記第２無機絶縁膜上に設けられ、前記第１接続電極を覆う第１有機絶縁膜と、
    　前記第１有機絶縁膜を貫通した第２開口部において前記第１接続電極に接する第２接続電極と、
    　前記第１有機絶縁膜上に設けられ、前記第２接続電極を覆う第２有機絶縁膜と、
    　前記第２有機絶縁膜を貫通した第３開口部において前記第２接続電極に接する第３接続電極と、
    　前記第２有機絶縁膜上に設けられ、前記第３接続電極を覆う第３無機絶縁膜と、
    　前記第３無機絶縁膜を貫通した第４開口部において前記第３接続電極に接する画素電極と、を備え、
    　前記第２開口部は、前記第１開口部の上に位置している、表示装置。
  2. 　平面視において、前記第１開口部を規定する第１エッジの全周は、前記第２開口部を規定する第２エッジの内側に位置している、請求項１に記載の表示装置。
  3. 　前記第２有機絶縁膜は、前記第１有機絶縁膜より薄い、請求項１または２に記載の表示装置。
  4. 　前記第１接続電極は、複数の金属層が積層された第１積層体によって構成され、
    　前記第２接続電極は、複数の金属層が積層された第２積層体によって構成され、
    　前記第３接続電極は、透明な導電材料によって形成されている、請求項１乃至３のいずれか１項に記載の表示装置。
  5. 　前記第３開口部は、前記ゲート電極と前記第２開口部との間に位置している、請求項１乃至４のいずれか１項に記載の表示装置。
  6. 　前記第３接続電極は、前記第２開口部の上に設けられ、
    　前記第２有機絶縁膜は、前記第２開口部の上において、前記第２接続電極と前記第３接続電極との間に設けられている、請求項５に記載の表示装置。
  7. 　前記第１有機絶縁膜は、前記第３開口部の下に設けられている、請求項５または６に記載の表示装置。
  8. 　前記第１有機絶縁膜は、前記第３開口部の下において、前記第２無機絶縁膜に接している、請求項７に記載の表示装置。
  9. 　前記保護金属層は、前記第１接続電極よりも前記ゲート電極に近接した端部を有している、請求項１乃至８のいずれか１項に記載の表示装置。
  10. 　前記保護金属層の上において、前記第１接続電極及び前記第２接続電極が積層され、
    　前記保護金属層、前記第１接続電極、及び、前記第２接続電極は、同系の金属層を含み、
    　前記保護金属層と前記第１接続電極との界面、及び、前記第１接続電極と前記第２接続電極との界面において、前記同系の金属層が接している、請求項１乃至９のいずれか１項に記載の表示装置。
  11. 　平面視において、前記第３開口部を規定する第３エッジの全周は、前記第４開口部を規定する第４エッジの内側に位置している、請求項１に記載の表示装置。
  12. 　前記保護金属層、前記第１接続電極、及び、前記第２接続電極は、この順に積層された積層体を形成し、
    　前記積層体は、第１金属材料を含む第１乃至第３金属層と、前記第１金属材料とは異なる第２金属材料を含む第４及び第５金属層と、を備え、
    　前記第４金属層は、前記第１金属層と前記第２金属層との間に位置し、
    　前記第５金属層は、前記第２金属層と前記第３金属層との間に位置している、請求項１に記載の表示装置。
  13. 　さらに、
    　前記第１無機絶縁膜及び前記第２無機絶縁膜を貫通した第５開口部において前記酸化物半導体層と電気的に接続され、前記第１有機絶縁膜によって覆われた信号線と、
    　前記第１有機絶縁膜上に設けられた金属配線と、
    　前記第２有機絶縁膜上に設けられ、前記第２有機絶縁膜を貫通した第６開口部において前記金属配線に接する共通電極と、を備え、
    　前記第６開口部は、前記第５開口部の上に位置している、請求項１に記載の表示装置。
  14. 　前記酸化物半導体層と前記信号線との間に介在した金属層を備えている、請求項１３に記載の表示装置。
  15. 　前記金属層は、前記保護金属層と同一材料によって形成され、
    　前記信号線は、前記第１接続電極と同一材料によって形成され、
    　前記金属配線は、前記第２接続電極と同一材料によって形成され、
    　前記共通電極は、前記第３接続電極と同一材料によって形成されている、請求項１４に記載の表示装置。
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