WO2020141757A1 - 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 - Google Patents

트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 Download PDF

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    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only

Definitions

  • the present disclosure relates to a transistor element, a ternary inverter device comprising the same, and a method for manufacturing the same.
  • the problem to be solved is to provide a transistor element having a constant current independent from the gate voltage.
  • the problem to be solved is to provide a ternary inverter device having a constant current independent from the input voltage.
  • the problem to be solved is to provide a method of manufacturing a transistor element having a constant current independent from a gate voltage.
  • the substrate A source region provided on the substrate; A drain region spaced apart from the source region in a direction parallel to the upper surface of the substrate; A pair of constant current forming patterns provided adjacent to the source region and the drain region in the substrate; A gate electrode provided on the substrate between the source region and the drain region; And a gate insulating film interposed between the gate electrode and the substrate, wherein the pair of constant current forming patterns form a constant current between the drain region and the substrate, and the constant current is a gate voltage applied to the gate electrode.
  • a transistor element independent from can be provided.
  • Each of the pair of constant current forming patterns may be provided between a channel formed on the substrate and a bottom surface of the drain region.
  • the substrate and the pair of constant current forming patterns have a first conductivity type, the source region and the drain region have a second conductivity type different from the first conductivity type, and each of the pair of constant current forming patterns
  • the doping concentration may be higher than the doping concentration of the substrate.
  • the doping concentration of each of the pair of constant current forming patterns may be 3 X 10 18 cm -3 or more.
  • An electric field is formed between the drain region and a constant current formation pattern provided immediately adjacent to the lower portion of the drain region, and the intensity of the electric field may be 10 6 V/cm or more.
  • the substrate and the source region may have the same voltage.
  • the NMOS (NMOS) transistor device comprising: a well region; A source region and a drain region spaced from each other in a direction parallel to an upper surface of the well region in the well region; And a pair of constant current forming patterns provided adjacent to the source region and the drain region, respectively, in the well region, wherein the pair of constant current forming patterns are between the drain region and the lower portion of the well region.
  • a constant current is formed in the drain region of the NMOS transistor element and the drain region of the PMOS transistor element are electrically connected, and a ternary inverter device having the same voltage may be provided.
  • Each of the NMOS transistor element and the PMOS transistor element includes: a gate electrode provided on the well region; And a gate insulating layer interposed between the gate electrode and the upper surface of the well region, wherein the constant current may be independent from the gate voltage applied to the gate electrode.
  • the source region of the NMOS transistor element is electrically connected to the well region of the NMOS transistor element, and has the same voltage as the well region of the NMOS transistor element, and the source region of the PMOS transistor element is The well region of the PMOS transistor element may be electrically connected to have the same voltage as the well region of the PMOS transistor element.
  • the drain region of the NMOS transistor element and the drain region of the PMOS transistor element are: when the NMOS transistor element has a channel current that is superior to the constant current and the PMOS transistor element has the constant current that is superior to the channel current. , Having a first voltage, when the NMOS transistor element has the constant current that is superior to the channel current and the PMOS transistor element has the channel current that is superior to the constant current, has a second voltage, and the NMOS transistor element And when each of the PMOS transistor elements has the constant current that is superior to the channel current, a third voltage is provided, wherein the second voltage is greater than the first voltage, and the third voltage is the first voltage and the first voltage. It can have a value between 2 voltages.
  • each doping concentration of the pair of constant current forming patterns is the well region It may be higher than the doping concentration.
  • the doping concentration of each of the pair of constant current forming patterns may be 3 X 10 18 cm -3 or more.
  • forming a pair of constant current forming patterns on the upper portion of the substrate Forming a gate structure on the substrate; And forming a source region and a drain region adjacent to each of the pair of constant current forming patterns on the upper portion of the substrate, wherein the gate structure includes a gate insulating film and a gate electrode sequentially stacked on the substrate, And a pair of spacers provided on side surfaces of the gate electrode, wherein the pair of constant current forming patterns form a constant current between the drain region and the substrate, and the constant current is a gate voltage applied to the gate electrode.
  • the substrate and the pair of constant current forming patterns may be provided with a method of manufacturing a transistor device having the same conductivity type.
  • Forming the pair of constant current forming patterns may include: implanting impurities into the upper portion of the substrate to form a pair of halo doped regions; And heat-treating the substrate, wherein the impurities may be implanted between the channel and the bottom surface of the drain region.
  • the thermal budget of the heat treatment process is controlled to control the size of the constant current.
  • the present disclosure can provide a transistor device having a constant current independent from the gate voltage.
  • the present disclosure can provide a ternary inverter device having a constant current independent from the input voltage.
  • the present disclosure can provide a method of manufacturing a transistor device having a constant current independent from the gate voltage.
  • FIG. 1 is a diagram of a transistor device in accordance with example embodiments.
  • FIG. 2 shows gate voltage-drain current graphs of NMOS transistor elements and conventional NMOS transistor elements according to the present disclosure.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistor elements of the present disclosure and the conventional PMOS transistor elements.
  • FIG. 4 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • FIG. 5 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • FIG. 6 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • FIG. 7 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • FIG. 8 is a diagram of a ternary inverter device according to example embodiments.
  • FIG. 9 is a circuit diagram of the ternary inverter device of FIG. 8.
  • FIG. 10 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • FIG. 11 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • FIG. 12 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • FIG. 13 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • FIG. 14 shows a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.
  • Vout 15 shows a graph of input voltage (Vin)-output voltage (Vout) of a ternary inverter device and a binary inverter device of the present disclosure.
  • top or “top” may include not only the one that is directly above and in contact, but also one that is not contacted.
  • FIG. 1 is a diagram of a transistor device in accordance with example embodiments.
  • a transistor element 10 may be provided.
  • the transistor device 10 includes a substrate 100, a well region 110, a pair of device isolation regions 120, a pair of source/drain regions SD, and a pair of constant current formation patterns 400. , A gate electrode 210, a gate insulating layer 220, and a pair of spacers 300.
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (SiGe) substrate.
  • the substrate 100 may be an intrinsic semiconductor substrate.
  • the well region 110 may be provided in the substrate 100.
  • the well region 110 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the well region 110 may include a group V element (eg, P, As) as an impurity.
  • the conductivity type of the well region 110 is p-type, the well region 110 may include a group III element (eg, B, In) as an impurity.
  • a pair of device isolation regions 120 spaced apart from each other in the first direction DR1 parallel to the upper surface of the substrate 100 may be provided on the well region 110.
  • the pair of device isolation regions 120 may extend in a second direction DR2 perpendicular to the top surface of the substrate 100.
  • the pair of device isolation regions 120 may include an insulating material.
  • the pair of device isolation regions 120 may include silicon oxide (eg, SiO 2 ).
  • a pair of source/drain regions SD spaced apart from each other along the first direction DR1 may be provided on the well region 110.
  • One of the pair of source/drain regions SD may be a source of a transistor device.
  • the other of the pair of source/drain regions SD may be the drain of the transistor element.
  • the pair of source/drain regions SD may have a second conductivity type different from the first conductivity type.
  • the first conductivity type is n-type
  • the second conductivity type may be p-type.
  • the pair of source/drain regions SD may include a group III element (eg, B, In) as an impurity. .
  • the second conductivity type may be n-type.
  • the conductivity type of the pair of source/drain regions SD is n-type, the pair of source/drain regions SD may include a group V element (eg, P, As) as an impurity. .
  • a pair of constant current forming patterns 400 may be provided on the well region 110.
  • the pair of constant current forming patterns 400 may be spaced apart from each other along the first direction DR1.
  • a pair of constant current forming patterns 400 may be provided between a pair of source/drain regions SD.
  • the pair of constant current forming patterns 400 may be electrically connected to a pair of source/drain regions SD, respectively.
  • the pair of constant current forming patterns 400 may directly contact the lower portions of the pair of source/drain regions SD.
  • the pair of constant current forming patterns 400 may overlap the lower portions of the pair of source/drain regions SD along the first direction DR1.
  • the pair of constant current forming patterns 400 may be formed under a channel (not shown) of the transistor element 10.
  • the constant current forming patterns 400 may be provided between the bottom surface of the channel and the bottom surfaces of the source/drain regions SD.
  • the channel may be formed between the pair of constant current forming patterns 400 and the top surface of the substrate 100 when the transistor element 10 has an on state.
  • the pair of constant current forming patterns 400 may have a first conductivity type.
  • the pair of constant current forming patterns 400 may include a group V element (eg, P, As) as an impurity.
  • the conductivity type of the pair of constant current forming patterns 400 is p-type, the pair of constant current forming patterns 400 may include a group III element (eg, B, In) as an impurity.
  • the doping concentration of each of the pair of constant current forming patterns 400 may be higher than the doping concentration of the well region 110.
  • the doping concentration of each of the pair of constant current forming patterns 400 may be lower than the doping concentration of each of the pair of source/drain regions SD.
  • each doping concentration of the pair of constant current forming patterns 400 may be 3 X 10 18 cm -3 or more.
  • An electric field may be formed between the constant current forming patterns 400 and the source/drain regions SD immediately adjacent to each other.
  • the intensity of the electric field may be 10 6 V/cm or more.
  • a constant current may be formed between the source/drain region SD, which is the drain of the transistor element, and the well region 110 of the pair of source/drain regions SD by the pair of constant current forming patterns 400.
  • the constant current may be a BTBT (Band-To-Band Tunneling) current flowing between the drain source/drain region SD and the constant current forming pattern 400 immediately adjacent thereto.
  • the constant current may be independent from the gate voltage applied to the gate electrode 210. That is, the constant current can flow regardless of the gate voltage.
  • the transistor element 10 is an NMOS transistor element
  • the constant current may flow from the drain source/drain region SD to the well region 110 through the constant current formation pattern 400 immediately adjacent thereto.
  • the transistor element 10 is a PMOS transistor element
  • the constant current may flow from the well region 110 to the drain/source/drain region SD passing through the constant current forming patterns 400 immediately adjacent thereto.
  • the gate electrode 210 may be provided on the well region 110.
  • the gate electrode 210 may include an electrically conductive material.
  • the gate electrode may include metal (eg, Cu) or doped-poly Si.
  • a gate insulating layer 220 may be provided between the gate electrode 210 and the top surface of the substrate 100.
  • the gate insulating layer 220 may electrically insulate the gate electrode 210 and the well region 110 from each other.
  • the gate insulating layer 220 may separate the gate electrode 210 and the substrate 100 from each other.
  • the gate insulating layer 220 may include an electrical insulating material.
  • the gate insulating layer 220 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a pair of spacers 300 may be provided on both side walls of the gate electrode 210, respectively.
  • the pair of spacers 300 may extend on both sidewalls of the gate insulating layer 220, respectively.
  • the pair of spacers 300 may include an electrically insulating material.
  • the pair of spacers 300 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a pair of low concentration doped regions may be provided on the pair of source/drain regions SD in the well region 110.
  • a pair of low concentration doped regions may be disposed between a pair of source/drain regions SD and a pair of spacers 300 immediately adjacent thereto.
  • Each of the pair of low concentration doped regions may extend along the first direction DR1 to contact the pair of device isolation regions 120.
  • the pair of low-concentration doped regions may have a second conductivity type.
  • the doping concentration of the pair of low concentration doping regions may be lower than the doping concentration of the pair of source/drain regions SD.
  • the pair of low concentration doped regions can reduce the occurrence of short channel effect and hot carrier effect. Accordingly, the electrical characteristics of the transistor element 10 can be improved.
  • the present disclosure may provide a transistor element 10 in which a constant current flows between the drain source/drain region SD and the well region 110.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistor elements of the present disclosure and the conventional PMOS transistor elements.
  • gate voltage-drain current graphs RGR1 and RGR2 of conventional PMOS transistor elements and gate voltage-drain current graphs RGR3, RGR4, and RGR5 of PMOS transistor elements of the present disclosure are illustrated. Became.
  • the drain currents of the conventional PMOS transistor elements do not have a constant current component flowing irrespective of the gate voltage.
  • the drain currents of the PMOS transistor elements of the present disclosure had a constant current component flowing irrespective of the gate voltage. For example, even when the PMOS transistor elements of the present disclosure have an OFF state, a constant current flows through the PMOS transistor elements of the present disclosure.
  • FIG. 4 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • 5 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • 6 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • 7 is a view for explaining a method of manufacturing the transistor device of FIG. 1.
  • a substrate 100 may be provided.
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (SiGe) substrate.
  • the substrate 100 may be an intrinsic semiconductor substrate.
  • a pair of device isolation regions 120 may be formed in the substrate 100.
  • the process of forming the pair of device isolation regions 120 recesses the substrate 100 to a certain depth to form a pair of recess regions and an electrically insulating material is applied to the pair of recess regions. It may include filling.
  • a pair of recess regions may be formed by performing an anisotropic etching process on the substrate 100.
  • the electrical insulating material may be provided to the pair of recess regions by a chemical vapor deposition process or a physical vapor deposition process.
  • a well region 110 may be formed between the pair of device isolation regions 120.
  • the well region 110 may be formed by performing a process of doping the substrate 100 to a certain depth.
  • the doping process may include a diffusion process and/or an ion implantation process.
  • the conductivity type of the well region 110 may be n-type.
  • the conductivity type of the well region 110 may be p-type.
  • the gate electrode 210 and the gate insulating layer 220 may be formed on the substrate 100.
  • the formation of the gate electrode 210 and the gate insulating film 220 includes an insulating material (eg, SiO 2 , SiON, HfO 2 , ZrO 2 ) and a conductive material (eg, metal or doping) on the substrate 100. It may include performing a process of sequentially depositing the polysilicon) and patterning the deposition film formed by the deposition process.
  • the deposition process may include a chemical vapor deposition process or a physical vapor deposition process.
  • the patterning process may include forming a mask pattern on the deposited film and performing an anisotropic etching process using the mask pattern as an etch mask on the deposited film.
  • the mask pattern may be removed during the anisotropic etching process or after the anisotropic etching process is completed.
  • a pair of constant current forming patterns 400 may be formed on the well region 110.
  • the pair of constant current forming patterns 400 are formed deeper than the channel of the transistor element (10 of FIG. 1) described with reference to FIG. 1, but the pair of source/drain regions (SD of FIG. 1) ) May be formed shallower than the bottom surfaces.
  • Forming the pair of constant current forming patterns 400 may include performing an ion implantation process (IP).
  • the pair of constant current forming patterns 400 may be a hollow doped region formed by an ion implantation process (IP).
  • IP ion implantation process
  • the pair of constant current forming patterns 400 may have the same conductivity type as the well region 110.
  • a group V element eg, P, As
  • a group III element eg, B, In
  • a pair of p-type constant current forming patterns 400 Can form.
  • the well region 110 may be heat treated.
  • the thermal budget of the heat treatment process may affect the threshold voltage characteristic and constant current of the transistor device (10 in FIG. 1). For example, when the thermal budget is greater than required, impurities injected into the upper portion of the well region 110 may diffuse into the channel to change the threshold voltage. For example, when the thermal budget is greater than required, the doping concentration between the pair of source/drain regions SD and the pair of constant current forming patterns 400 changes gently to decrease the size of the constant current. Can.
  • the thermal budget can be adjusted such that the threshold voltage characteristic of the transistor element (10 in FIG. 1) does not change or changes to a minimum, and the transistor element (10 in FIG. 1) has a required constant current. have.
  • a pair of spacers 300 may be formed on sidewalls of the gate electrode 210 and the gate insulating layer 220, respectively.
  • Forming the pair of spacers 300 may include forming an insulating film on the substrate 100, the gate electrode 210, and the gate insulating film 220 and performing an anisotropic etching process on the insulating film.
  • the insulating film may be formed by conformally depositing an insulating material (eg, SiO 2 ) on the substrate 100, the gate electrode 210, and the gate insulating film 220.
  • a pair of source/drain regions SD may be formed on the well region 110.
  • Forming the pair of source/drain regions SD may include performing a process of doping the well region 110 between the spacer 300 and the isolation region 120 immediately adjacent to each other.
  • the doping process may include an ion implantation process.
  • the pair of source/drain regions SD may be formed to a predetermined depth from the top surface of the substrate 100.
  • the pair of source/drain regions SD may be formed from an upper surface of the substrate 100 to a depth deeper than the pair of constant current forming patterns 400.
  • the pair of source/drain regions SD may have a different conductivity type from the well region 110.
  • a group III element eg, B, In
  • a p-type source/drain region SD may be formed.
  • a group V element eg, P, As
  • An n-type source/drain region SD may be formed.
  • the pair of source/drain regions SD may be formed such that their lower portions overlap the pair of constant current forming patterns 400 along the first direction DR1. Accordingly, the transistor element 10 can be formed.
  • a pair of low concentration doped regions may be formed on the pair of source/drain regions SD in the well region 110, respectively.
  • a pair of low concentration doped regions are formed from a top surface of the substrate 100 to a predetermined depth, and a pair of source/drain regions SD are deeper than the pair of constant current forming patterns 400 from the predetermined depth. It can be formed up to depth.
  • a pair of low concentration doping regions may be formed by a doping process.
  • the doping process may include an ion implantation process.
  • the pair of source/drain regions SD may be doped to have the same conductivity type as the pair of source/drain regions SD.
  • FIG. 8 is a diagram of a ternary inverter device according to example embodiments.
  • 9 is a circuit diagram of the ternary inverter device of FIG. 8.
  • substantially the same content as described with reference to FIG. 1 may not be described.
  • a ternary inverter device 20 may be provided.
  • the ternary inverter device 20 includes a substrate 100, a first well region 112, device isolation regions 120, a pair of first source/drain regions SDa, and a pair of first constant current formation patterns Field 402, second well region 114, pair of second source/drain regions SDb, pair of second constant current forming patterns 404, gate electrodes 210, gate insulating layers 220, and spacers 300.
  • Substrate 100 may be substantially the same as described with reference to FIG. 1.
  • Device isolation regions 120 may be provided in the substrate 100. Each of the device isolation regions 120 may be substantially the same as each of the pair of device isolation regions 120 described with reference to FIG. 1.
  • the device isolation regions 120 may be arranged in a first direction DR1 parallel to the top surface of the substrate 100. For example, the device isolation regions 120 may be arranged at substantially equal intervals.
  • the first well region 112 and the second well region 114 may be provided in the substrate 100.
  • the first well region 112 may be spaced apart from the second well region 114 along the first direction DR1.
  • Each of the first well region 112 and the second well region 114 may be provided between the device isolation regions 120 immediately adjacent to each other.
  • the conductivity type of the first well region 112 may be n-type.
  • the first well region 112 may include a group V element (eg, P, As) as an impurity.
  • the conductivity type of the second well region 114 may be p-type.
  • the second well region 114 may include a group III element (eg, B, In) as an impurity.
  • a pair of first source/drain regions SDa spaced from each other along the first direction DR1 may be provided on the first well region 112.
  • the conductivity type of the pair of first source/drain regions SDa may be p-type.
  • the pair of first source/drain regions SDa may include a group III element (eg, B, In) as an impurity.
  • a pair of second source/drain regions SDb spaced apart from each other along the first direction DR1 may be provided on the second well region 114.
  • the conductive type of the pair of second source/drain regions SDb may be n-type.
  • the pair of second source/drain regions SDb may include a group V element (eg, P, As) as an impurity.
  • a pair of first constant current forming patterns 402 and a pair of second constant current forming patterns 404 may be provided in the first well region 112 and the second well region 114, respectively.
  • the pair of first constant current forming patterns 402 may be provided between the pair of first source/drain regions SDa.
  • the pair of first constant current forming patterns 402 may overlap the first source/drain regions SDa along the first direction DR1.
  • the pair of first constant current forming patterns 402 may include a bottom surface of a channel (not shown) formed between the first source/drain regions SDa and the first source/drain regions SDa. It can be provided between the bottom surface.
  • the conductive type of the pair of first constant current forming patterns 402 may be n-type.
  • the pair of first constant current forming patterns 402 may include a group V element (eg, P, As) as an impurity.
  • the pair of second constant current forming patterns 404 may be provided between the pair of second source/drain regions SDb.
  • the pair of second constant current forming patterns SDb may overlap the second source/drain regions SDb along the first direction DR1.
  • the pair of second constant current forming patterns 404 is a bottom surface of the channel formed between the second source/drain regions SDb and bottom surfaces of the second source/drain regions SDb. Can be provided between.
  • the conductive type of the pair of second constant current forming patterns 404 may be p-type.
  • the pair of second constant current forming patterns 404 may include a group III element (eg, B, In) as an impurity.
  • Gate electrodes 210 may be provided on the first well region 112 and the second well region 114, respectively.
  • Gate insulating layers 220 may be provided between the gate electrodes 210 and the top surface of the substrate 100, respectively.
  • Spacers 300 may be provided on the sidewalls of the gate electrodes 210, respectively.
  • the first well region 112, the pair of first source/drain regions SDa, the pair of first constant current forming patterns 402, the gate electrode 210, the gate insulating layer 220, and the gate electrode Spacers 300 provided on both side walls of the 210 may define a PMOS transistor device.
  • the second well region 114, the pair of first source/drain regions SDa, the pair of second constant current forming patterns 404, the gate electrode 210, the gate insulating layer 220, and the gate electrode Spacers 300 provided on both side walls of the 210 may define an NMOS transistor device.
  • a ground voltage may be applied to a source (one of a pair of second source/drain regions in FIG. 8) and a substrate (second well region in FIG. 8) of the NMOS transistor element.
  • the ground voltage is 0 volts (V).
  • a driving voltage V DD may be applied to the source of the PMOS transistor device (one of the pair of first source/drain regions in FIG. 8) and the substrate (the first well region in FIG. 8 ).
  • the input voltage Vin is applied to each of the gate electrode of the NMOS transistor element (gate electrode on the second well region of FIG. 8) and the gate electrode of the PMOS transistor element (gate electrode on the first well region of FIG. 8).
  • the drain of the NMOS transistor element (the other of the pair of second source/drain regions in FIG. 8) and the drain of the PMOS transistor element (the other of the pair of first source/drain regions in FIG. 8) They are electrically connected, so they can each have the same voltages.
  • the voltage of the drain of the NMOS transistor element and the drain of the PMOS transistor element may be the output voltage Vout of the ternary inverter device 20.
  • a constant current may flow from the drain of the NMOS transistor element to the substrate.
  • a constant current may flow from the substrate of the PMOS transistor element to the drain.
  • the constant currents may be independent from the input voltage Vin.
  • the first input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that the PMOS transistor element has a constant current that is superior to the channel current and the NMOS transistor element has a channel current that is superior to the constant current. Can be applied.
  • the output voltage Vout of the ternary inverter device 20 may be the first voltage.
  • the second input voltage is applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that the NMOS transistor element has a constant current that is superior to the channel current and the PMOS transistor element has a channel current that is superior to the constant current.
  • the output voltage of the ternary inverter device 20 may be a second voltage greater than the first voltage.
  • a third input voltage may be applied to the gate electrode of the PMOS transistor element and the gate electrode of the NMOS transistor element such that each of the NMOS transistor element and the PMOS transistor element has a constant current that is superior to the channel current.
  • the output voltage of the ternary inverter device 20 may be a third voltage between the first voltage and the second voltage.
  • the constant current flowing from the drain of the NMOS transistor element to the substrate and the constant current flowing from the substrate of the PMOS transistor element to the drain may flow regardless of gate voltages applied to the gate electrodes of the PMOS transistor element and the NMOS transistor element.
  • the current in the ternary inverter device 20 may flow from the substrate of the PMOS transistor element to the substrate of the NMOS transistor element through the drain of the PMOS transistor element and the drain of the NMOS transistor element.
  • the driving voltage V DD may be divided by the resistance between the substrate of the PMOS transistor element and the drain of the PMOS transistor element and the resistance between the substrate of the PMOS transistor element and the drain of the NMOS transistor element.
  • the output voltage Vout may be a voltage at which the driving voltage V DD is dropped by a resistance between the substrate of the PMOS transistor element and the drain of the PMOS transistor element. Accordingly, the output voltage Vout may have a value between the driving voltage V DD and 0 V.
  • the output voltage Vout is a first voltage ('0' state) according to the input voltage Vin, a third voltage greater than the first voltage ('1' state), or a second voltage greater than the third voltage ( '2' state).
  • the present disclosure may provide a ternary inverter device 20 having three states according to an input voltage Vin.
  • low concentration doped regions may be provided on a pair of first source/drain regions SDa and a pair of second source/drain regions SDb.
  • the low concentration doped regions are between a pair of first source/drain regions SDa and spacers 300 immediately adjacent thereto and a pair of second source/drain regions SDb and spacers immediately adjacent thereto. It may be disposed between each of the fields 300.
  • Each of the low-concentration doped regions may extend along the first direction DR1 to contact the device isolation regions 120.
  • the conductivity type of the low concentration doped regions on the pair of first source/drain regions SDa may be n-type.
  • the doping concentration of the low concentration doping regions on the pair of first source/drain regions SDa may be lower than the doping concentration of the pair of first source/drain regions SDa.
  • the conductivity type of the low concentration doped regions on the pair of second source/drain regions SDb may be p-type.
  • the doping concentration of the low concentration doping regions on the pair of second source/drain regions SDb may be lower than the doping concentration of the pair of second source/drain regions SDb.
  • the low concentration doped regions can reduce the occurrence of short channel effect and hot carrier effect. Accordingly, the electrical characteristics of the ternary inverter device 20 can be improved.
  • FIG. 10 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • FIG. 11 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • 12 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • 13 is a view for explaining a method of manufacturing the ternary inverter device of FIG. 8.
  • device isolation regions 120 may be formed in the substrate 100.
  • the process of forming the device isolation regions 120 may be substantially the same as the process of forming the pair of device isolation regions 120 described with reference to FIG. 4.
  • a first well region 112 may be formed between a pair of device isolation regions 120 immediately adjacent to each other among the device isolation regions 120.
  • the first well region 112 may be formed by a process of doping the substrate 100 with a group V element (eg, P, As).
  • the conductivity type of the first well region 112 may be n-type.
  • a second well region 114 may be formed between another pair of device isolation regions 120 immediately adjacent to each other among the device isolation regions 120.
  • the second well region 114 may be formed by a process of doping the substrate 100 with a group III element (eg, B, In).
  • the conductivity type of the second well region 114 may be p-type.
  • a gate electrode 210 and a gate insulating layer 220 may be formed on each of the first well region 112 and the second well region 114.
  • the formation of the gate electrode 210 and the gate insulating film 220 may be substantially the same as described with reference to FIG. 5.
  • a pair of first constant current forming patterns 402 may be formed on the first well region 112. For example, a pair of first constant current forming patterns 402 and a bottom surface of a channel (not shown) formed between the first source/drain regions (SDa in FIG. 8) described with reference to FIG. 8. It may be provided between the bottom surfaces of the first source/drain regions (SDa in FIG. 8).
  • the forming of the pair of first constant current forming patterns 402 may include a process of injecting a group V element (eg, P, As) on the first well region 112.
  • the pair of first constant current forming patterns 402 may be hollow doped regions formed by an ion implantation process (IP).
  • IP ion implantation process
  • the conductive type of the pair of first constant current forming patterns 402 may be n-type.
  • a pair of second constant current forming patterns 404 may be formed on the second well region 114.
  • Forming the pair of second constant current forming patterns 404 may include a process of injecting a group III element (eg, B, In) on the second well region 114.
  • the pair of second constant current forming patterns 404 may be hollow doped (IP) regions formed by an ion implantation process.
  • the conductive type of the pair of second constant current forming patterns 404 may be p-type.
  • the first and second well regions 112 and 114 may be heat treated.
  • the thermal budget of the heat treatment process may affect threshold voltage characteristics and constant currents of transistor elements in the ternary inverter device (20 of FIG. 8). For example, when the thermal budget is greater than required, impurities injected into the first and second well regions 112 and 114 may diffuse into channels to change threshold voltages.
  • the thermal budget is greater than required, between a pair of first source/drain regions SDa and a pair of first constant current forming patterns 402 and a pair of second source/drains
  • the doping concentration between the regions SDb and the second constant current forming patterns 404 may be changed gently to decrease the size of the constant currents.
  • the thermal budget is performed so that the threshold voltage characteristics of the transistor elements in the ternary inverter device (20 in FIG. 8) do not change or change to a minimum, and the constant current required by the transistor elements in the ternary inverter device (20 in FIG. 8). It can be adjusted to have.
  • a pair of spacers 300 may be formed. Forming the pair of spacers 300 may be substantially the same as described with reference to FIG. 7.
  • a pair of first source/drain regions SDa may be formed on the first well region 112.
  • Forming each of the pair of first source/drain regions SDa includes a group III element (eg, a first well region 112) between the spacer 300 and the isolation region 120 immediately adjacent to each other. , B, In).
  • the conductivity type of the first source/drain regions SDa may be p-type.
  • a pair of second source/drain regions SDb may be formed on the second well region 114. Forming each of the pair of second source/drain regions SDb includes a group V element (eg, a second well region 114) between the spacer 300 and the isolation region 120 immediately adjacent to each other. , P, As).
  • the conductivity type of the second source/drain regions SDb may be n-type.
  • the ternary inverter device 20 can be provided.
  • low concentration doped regions may be formed on a pair of first source/drain regions SDa and a pair of second source/drain regions SDb, respectively. .
  • the low concentration doped regions are formed from the top surface of the substrate 100 to a predetermined depth, and the pair of first source/drain regions SDa and the pair of second source/drain regions SDb are the predetermined depth. From may be formed to a depth deeper than the pair of first constant current forming patterns 402 and the pair of second constant current forming patterns 404.
  • Low concentration doped regions may be formed by a doping process.
  • the doping process may include an ion implantation process.
  • the conductivity type of the low concentration doped regions on the pair of first source/drain regions SDa may be the same as the pair of first source/drain regions SDa.
  • the conductivity type of the low concentration doped regions on the pair of second source/drain regions SDb may be the same as the pair of second source/drain regions SDb.
  • FIG. 14 shows a graph of gate voltage-drain current of ternary inverter devices and binary inverter devices of the present disclosure.
  • gate voltage-drain current graphs (IGR1, IGR2) of binary inverter devices and gate voltage-drain current graphs (IGR3, IGR4, IGR5) of ternary inverter devices of the present disclosure are shown.
  • the drain currents of the binary inverter devices did not have a constant current component flowing regardless of the gate voltage.
  • the drain currents of the ternary inverter devices of the present disclosure had a constant current component flowing independent of the gate voltage. For example, even when the ternary inverter devices of the present disclosure have an Off state, a constant current flows through the ternary inverter devices of the present disclosure.
  • Vout 15 shows a graph of input voltage (Vin)-output voltage (Vout) of a ternary inverter device and a binary inverter device of the present disclosure.
  • the driving voltage V DD of the ternary inverter device 20 and the binary inverter device was 1.0 V, and the ground voltage GND was 0 V.
  • the input voltage Vin of the ternary inverter device 20 and the binary inverter device was 0 V to 1.0 V.
  • the binary inverter device when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0 V near the input voltage of 0.5 V. That is, the binary inverter device has two states (eg, '0' state and '1' state).
  • the ternary inverter device of the present disclosure when the input voltage changes from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0.5 V to maintain 0.5 V, and once from 0.5 V to 0 V It decreased more rapidly. That is, the ternary inverter device of the present disclosure has three states (eg, '0' state, '1' state, and '2' state).

Landscapes

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Abstract

트랜지스터 소자는 기판, 기판 상부에 제공되는 소스 영역, 소스 영역으로부터 기판의 상면에 평행한 방향으로 이격된 드레인 영역, 기판 내에서, 소스 영역 및 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들, 기판 상에서, 소스 영역과 드레인 영역 사이에 제공되는 게이트 전극, 및 게이트 전극과 기판 사이에 개재되는 게이트 절연막을 포함하되, 한 쌍의 정전류 형성 패턴들은 드레인 영역과 기판 사이에 정전류를 형성하고, 정전류는 게이트 전극에 인가되는 게이트 전압으로부터 독립적이다.

Description

트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
본 개시는 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density 의한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공하는 것에 있다.
해결하고자 하는 과제는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판; 상기 기판 상부에 제공되는 소스 영역; 상기 소스 영역으로부터 상기 기판의 상면에 평행한 방향으로 이격된 드레인 영역; 상기 기판 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들; 상기 기판 상에서, 상기 소스 영역과 상기 드레인 영역 사이에 제공되는 게이트 전극; 및 상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막;을 포함하되, 상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 소자가 제공될 수 있다.
상기 한 쌍의 정전류 형성 패턴들의 각각은 상기 기판의 상부에 형성되는 채널과 상기 드레인 영역의 바닥면 사이에 제공될 수 있다.
상기 기판 및 상기 한 쌍의 정전류 형성 패턴들은 제1 도전형을 갖고, 상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높을 수 있다.
상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역 및 상기 드레인 영역의 하부에 바로 인접하게 제공된 정전류 형성 패턴 사이에 전기장이 형성되되, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 기판과 상기 소스 영역은 동일한 전압을 가질 수 있다.
일 측면에 있어서, 엔모스(NMOS) 트랜지스터 소자; 및 피모스(PMOS) 트랜지스터 소자;를 포함하되, 상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은: 웰 영역; 상기 웰 영역 내에서, 상기 웰 영역의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역; 및 상기 웰 영역 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들;을 포함하고, 상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 웰 영역의 하부 사이에 정전류를 형성하고, 상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 전기적으로 연결되어, 서로 동일한 전압을 갖는 삼진 인버터 장치가 제공될 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은: 상기 웰 영역 상에 제공된 게이트 전극; 및 상기 게이트 전극과 상기 웰 영역의 상기 상면 사이에 개재되는 게이트 절연막을 더 포함하되, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 엔모스 트랜지스터 소자의 상기 소스 영역은 상기 엔모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 엔모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖고, 상기 피모스 트랜지스터 소자의 상기 소스 영역은 상기 피모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 피모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 가질 수 있다.
상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은: 상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고, 상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며, 상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되, 상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가질 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 웰 영역과 상기 한 쌍의 정전류 형성 패턴들은 서로 동일한 도전형들을 갖고, 상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높을 수 있다.
상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
일 측면에 있어서, 기판의 상부에 한 쌍의 정전류 형성 패턴들을 형성하는 것; 상기 기판 상에 게이트 구조체를 형성하는 것; 및 상기 기판의 상기 상부에 상기 한 쌍의 정전류 형성 패턴들에 각각 인접하는 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되, 상기 게이트 구조체는 상기 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 측면들 상에 제공된 한 쌍의 스페이서들을 포함하고, 상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고, 상기 기판과 상기 한 쌍의 정전류 형성 패턴들은 동일한 도전형을 갖는 트랜지스터 소자의 제조 방법이 제공될 수 있다.
상기 한 쌍의 정전류 형성 패턴들을 형성하는 것은: 상기 기판의 상기 상부에 불순물을 주입하여 한 쌍의 할로우(halo) 도핑 영역들을 형성하는 것; 및 상기 기판을 열처리하는 것;을 포함하되, 상기 불순물은 채널과 상기 드레인 영역의 바닥면 사이에 주입될 수 있다.
상기 열처리 공정의 서멀 버짓(Thermal budget)이 제어되어, 상기 정전류의 크기를 조절할 수 있다.
본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제공할 수 있다.
본 개시는 입력 전압으로부터 독립적인 정전류를 갖는 삼진 인버터 장치를 제공할 수 있다.
본 개시는 게이트 전압으로부터 독립적인 정전류를 갖는 트랜지스터 소자를 제조하는 방법을 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 도면이다.
도 2는 본 개시에 따른 엔모스 트랜지스터 소자들과 종래의 엔모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3은 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 6은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 7은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 8은 예시적인 실시예들에 따른 삼진(Ternary) 인버터 장치의 도면이다.
도 9는 도 8의 삼진 인버터 장치의 회로도이다.
도 10은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 11은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 12는 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 13은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 14는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 15는 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터 소자의 도면이다.
도 1을 참조하면, 트랜지스터 소자(10)가 제공될 수 있다. 트랜지스터 소자(10)는 기판(100), 웰 영역(110), 한 쌍의 소자 분리 영역들(120), 한 쌍의 소스/드레인 영역들(SD), 한 쌍의 정전류 형성 패턴들(400), 게이트 전극(210), 게이트 절연막(220), 및 한 쌍의 스페이서들(300)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 또는 실리콘-저마늄(SiGe) 기판일 수 있다. 기판(100)은 진성(intrinsic) 반도체 기판일 수 있다.
기판(100) 내에 웰 영역(110)이 제공될 수 있다. 웰 영역(110)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 웰 영역(110)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 웰 영역(110)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
웰 영역(110)의 상부에 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 소자 분리 영역들(120)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(120)은 상기 기판(100)의 상면에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 영역들(120)은 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(120)은 실리콘 산화물(예를 들어, SiO2)을 포함할 수 있다.
웰 영역(110)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 하나는 트랜지스터 소자의 소스일 수 있다. 한 쌍의 소스/드레인 영역들(SD) 중 다른 하나는 트랜지스터 소자의 드레인일 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 영역들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 영역들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
웰 영역(110)의 상부에 한 쌍의 정전류 형성 패턴들(400)이 제공될 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 한 쌍의 소스/드레인 영역들(SD) 사이에 제공될 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 각각 한 쌍의 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 정전류 형성 패턴들(400)은 한 쌍의 소스/드레인 영역들(SD)의 하부들에 각각 직접 접할 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 한 쌍의 소스/드레인 영역들(SD)의 하부들과 제1 방향(DR1)을 따라 중첩할 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 트랜지스터 소자(10)의 채널(미도시) 아래에 형성될 수 있다. 예를 들어, 정전류 형성 패턴들(400)은 채널의 바닥면과 소스/드레인 영역들(SD)의 바닥면들 사이에 제공될 수 있다. 채널은 트랜지스터 소자(10)가 온(On) 상태를 가질 때, 한 쌍의 정전류 형성 패턴들(400)과 기판(100)의 상면 사이에 형성될 수 있다.
한 쌍의 정전류 형성 패턴들(400)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 패턴들(400)의 도전형이 n형인 경우, 한 쌍의 정전류 형성 패턴들(400)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 패턴들(400)의 도전형이 p형인 경우, 한 쌍의 정전류 형성 패턴들(400)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 정전류 형성 패턴들(400)의 각각의 도핑 농도는 웰 영역(110)의 도핑 농도보다 높을 수 있다. 한 쌍의 정전류 형성 패턴들(400)의 각각의 도핑 농도는 한 쌍의 소스/드레인 영역들(SD)의 각각의 도핑 농도보다 낮을 수 있다. 예를 들어, 한 쌍의 정전류 형성 패턴들(400)의 각각의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 서로 바로 인접한 정전류 형성 패턴(400)과 소스/드레인 영역(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
한 쌍의 정전류 형성 패턴들(400)에 의해 한 쌍의 소스/드레인 영역들(SD) 중 트랜지스터 소자의 드레인인 소스/드레인 영역(SD)과 웰 영역(110) 사이에 정전류가 형성될 수 있다. 정전류는 드레인인 소스/드레인 영역(SD)과 이에 바로 인접한 정전류 형성 패턴(400) 사이를 흐르는 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(210)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터 소자(10)가 엔모스(NMOS) 트랜지스터 소자인 경우, 정전류는 드레인인 소스/드레인 영역(SD)으로부터 이에 바로 인접한 정전류 형성 패턴(400)을 지나 웰 영역(110)으로 흐를 수 있다. 트랜지스터 소자(10)가 피모스(PMOS) 트랜지스터 소자인 경우, 정전류는 웰 영역(110)으로부터 이에 바로 인접한 정전류 형성 패턴들(400)을 지나 드레인인 소스/드레인 영역(SD)으로 흐를 수 있다.
웰 영역(110) 상에 게이트 전극(210)이 제공될 수 있다. 게이트 전극(210)은 전기적인 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극은 금속(예를 들어, Cu) 또는 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다.
게이트 전극(210)과 기판(100)의 상면 사이에 게이트 절연막(220)이 제공될 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 웰 영역(110)을 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(220)은 게이트 전극(210)과 기판(100)을 서로 이격시킬 수 있다. 게이트 절연막(220)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(220)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
한 쌍의 스페이서들(300)이 게이트 전극(210)의 양 측벽들 상에 각각 제공될 수 있다. 한 쌍의 스페이서들(300)은 게이트 절연막(220)의 양 측벽들 상으로 각각 연장할 수 있다. 한 쌍의 스페이서들(300)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 스페이서들(300)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
예시적인 실시예들에서, 웰 영역(110) 내에서 한 쌍의 소스/드레인 영역들(SD) 상에 한 쌍의 저농도 도핑 영역들(미도시)이 제공될 수 있다. 한 쌍의 저농도 도핑 영역들은 한 쌍의 소스/드레인 영역들(SD)과 이에 바로 인접한 한 쌍의 스페이서들(300) 사이에 각각 배치될 수 있다. 한 쌍의 저농도 도핑 영역들의 각각은 제1 방향(DR1)을 따라 연장되어, 한 쌍의 소자 분리 영역들(120)에 접할 수 있다. 한 쌍의 저농도 도핑 영역들은 제2 도전형을 가질 수 있다. 한 쌍의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 소스/드레인 영역들(SD)의 도핑 농도보다 낮을 수 있다. 한 쌍의 저농도 도핑 영역들은 쇼트 채널 효과 및 핫 캐리어 효과의 발생을 감소시킬 수 있다. 이에 따라, 트랜지스터 소자(10)의 전기적인 특성이 개선될 수 있다.
본 개시는 드레인인 소스/드레인 영역(SD)과 웰 영역(110) 사이에 정전류가 흐르는 트랜지스터 소자(10)를 제공할 수 있다.
도 3은 본 개시의 피모스 트랜지스터 소자들과 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3을 참조하면, 종래의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(RGR1, RGR2) 및 본 개시의 피모스 트랜지스터 소자들의 게이트 전압-드레인 전류 그래프들(RGR3, RGR4, RGR5)이 도시되었다.
종래의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터 소자들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터 소자들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터 소자들에 정전류가 흘렀다.
도 4는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 5는 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 6은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 7은 도 1의 트랜지스터 소자를 제조하는 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 또는 실리콘-저마늄(SiGe) 기판일 수 있다. 기판(100)은 진성(intrinsic) 반도체 기판일 수 있다.
기판(100) 내에 한 쌍의 소자 분리 영역들(120)이 형성될 수 있다. 한 쌍의 소자 분리 영역들(120)의 형성 공정은 기판(100)을 일부 깊이까지 리세스하여 한 쌍의 리세스 영역들을 형성하는 것 및 상기 한 쌍의 리세스 영역들에 전기적인 절연 물질을 채우는 것을 포함할 수 있다. 예를 들어, 한 쌍의 리세스 영역들은 기판(100)에 이방성 식각 공정을 수행하여 형성될 수 있다. 예를 들어, 전기적인 절연 물질은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 한 쌍의 리세스 영역들에 제공될 수 있다.
한 쌍의 소자 분리 영역들(120) 사이에 웰 영역(110)이 형성될 수 있다. 웰 영역(110)은 기판(100)을 일부 깊이까지 도핑하는 공정을 수행하는 것에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 확산 공정 및/또는 이온 주입 공정을 포함할 수 있다. 기판(100)의 상부가 V족 원소(예를 들어, P, As)로 도핑된 경우, 웰 영역(110)의 도전형은 n형일 수 있다. 기판(100)의 상부가 III족 원소(예를 들어, B, In)로 도핑된 경우, 웰 영역(110)의 도전형은 p형일 수 있다.
도 5를 참조하면, 기판(100) 상에 게이트 전극(210) 및 게이트 절연막(220)이 형성될 수 있다. 게이트 전극(210) 및 게이트 절연막(220)을 형성하는 것은 기판(100) 상에 절연 물질(예를 들어, SiO2, SiON, HfO2, ZrO2) 및 전도성 물질(예를 들어, 금속 또는 도핑된 폴리 실리콘)을 차례로 증착하는 공정 및 상기 증착 공정에 의해 형성된 증착 막을 패터닝하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 예를 들어, 패터닝 공정은 상기 증착 막 상에 마스크 패턴을 형성하는 것 및 상기 증착 막에 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴은 이방성 식각 공정 동안 또는 이방성 식각 공정 종료 후에 제거될 수 있다.도 6을 참조하면, 웰 영역(110)의 상부에 한 쌍의 정전류 형성 패턴들(400)이 형성될 수 있다. 예를 들어, 한 쌍의 정전류 형성 패턴들(400)은 도 1을 참조하여 설명된 트랜지스터 소자(도 1의 10)의 채널보다 깊이 형성되되, 한 쌍의 소스/드레인 영역들(도 1의 SD)의 바닥면들보다 얕게 형성될 수 있다. 한 쌍의 정전류 형성 패턴들(400)을 형성하는 것은 이온 주입 공정(IP)을 수행하는 것을 포함할 수 있다. 예를 들어, 한 쌍의 정전류 형성 패턴들(400)은 이온 주입 공정(IP)에 의해 형성된 할로우(Halo) 도핑 영역일 수 있다. 한 쌍의 정전류 형성 패턴들(400)은 웰 영역(110)과 동일한 도전형을 가질 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 웰 영역(110)의 상부에 V족 원소(예를 들어, P, As)가 더 주입되어, n형 한 쌍의 정전류 형성 패턴들(400)을 형성할 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 웰 영역(110)의 상부에 III족 원소(예를 들어, B, In)가 더 주입되어, p형 한 쌍의 정전류 형성 패턴들(400)을 형성할 수 있다.
웰 영역(110)의 상부에 불순물이 주입된 후, 웰 영역(110)은 열처리될 수 있다. 열처리 공정의 서멀 버짓(thermal budget)은 트랜지스터 소자(도 1의 10)의 문턱 전압 특성 및 정전류에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 웰 영역(110)의 상부에 주입된 불순물이 채널로 확산되어 문턱 전압을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 한 쌍의 소스/드레인 영역들(SD)과 한 쌍의 정전류 형성 패턴들(400) 사이의 도핑 농도가 완만하게 변하여 정전류의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓(thermal budget)은 트랜지스터 소자(도 1의 10)의 문턱 전압 특성이 변하지 않거나 최소한으로 변하도록, 그리고 트랜지스터 소자(도 1의 10)가 요구되는 정전류를 갖도록 조절될 수 있다.
도 7을 참조하면, 상기 게이트 전극(210)과 상기 게이트 절연막(220)의 측벽들 상에 한 쌍의 스페이서들(300)이 각각 형성될 수 있다. 한 쌍의 스페이서들(300)을 형성하는 것은 기판(100), 게이트 전극(210), 및 상기 게이트 절연막(220) 상에 절연막을 형성하는 것 및 상기 절연막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 절연막은 기판(100), 게이트 전극(210), 및 상기 게이트 절연막(220) 상에 절연 물질(예를 들어, SiO2)을 컨포멀하게 증착하여 형성될 수 있다.
도 1을 다시 참조하면, 웰 영역(110)의 상부에 한 쌍의 소스/드레인 영역들(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)을 도핑하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 기판(100)의 상면으로부터 소정의 깊이까지 형성될 수 있다. 예를 들어, 한 쌍의 소스/드레인 영역들(SD)은 기판(100)의 상면부터 한 쌍의 정전류 형성 패턴들(400)보다 깊은 깊이까지 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 웰 영역(110)과 다른 도전형을 가질 수 있다. 웰 영역(110)의 도전형이 n형인 경우, 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)에 III족 원소(예를 들어, B, In)가 주입되어 p형 소스/드레인 영역(SD)이 형성될 수 있다. 웰 영역(110)의 도전형이 p형인 경우, 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 웰 영역(110)에 V족 원소(예를 들어, P, As)가 주입되어 n형 소스/드레인 영역(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 그 하부들이 한 쌍의 정전류 형성 패턴들(400)과 제1 방향(DR1)을 따라 중첩하도록 형성될 수 있다. 이에 따라, 트랜지스터 소자(10)가 형성될 수 있다.
예시적인 실시예들에서, 웰 영역(110) 내에서 한 쌍의 소스/드레인 영역들(SD) 상에 한 쌍의 저농도 도핑 영역들(미도시)이 각각 형성될 수 있다. 한 쌍의 저농도 도핑 영역들은 기판(100)의 상면으로부터 소정의 깊이까지 형성되고, 한 쌍의 소스/드레인 영역들(SD)은 상기 소정의 깊이로부터 한 쌍의 정전류 형성 패턴들(400)보다 깊은 깊이까지 형성될 수 있다. 한 쌍의 저농도 도핑 영역들은 도핑 공정에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 소스/드레인 영역들(SD)한 쌍의 소스/드레인 영역들(SD)과 동일한 도전형을 갖도록 도핑될 수 있다.
도 8은 예시적인 실시예들에 따른 삼진(Ternary) 인버터 장치의 도면이다. 도 9는 도 8의 삼진 인버터 장치의 회로도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 8을 참조하면, 삼진 인버터 장치(20)가 제공될 수 있다. 삼진 인버터 장치(20)는 기판(100), 제1 웰 영역(112), 소자 분리 영역들(120), 한 쌍의 제1 소스/드레인 영역들(SDa), 한 쌍의 제1 정전류 형성 패턴들(402), 제2 웰 영역(114), 한 쌍의 제2 소스/드레인 영역들(SDb), 한 쌍의 제2 정전류 형성 패턴들(404), 게이트 전극들(210), 게이트 절연막들(220), 및 스페이서들(300)을 포함할 수 있다. 기판(100)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
기판(100) 내에 소자 분리 영역들(120)이 제공될 수 있다. 소자 분리 영역들(120)의 각각은 도 1을 참조하여 설명된 한 쌍의 소자 분리 영역들(120)의 각각과 실질적으로 동일할 수 있다. 소자 분리 영역들(120)은 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 소자 분리 영역들(120)은 실질적으로 동일한 간격으로 배열될 수 있다.
기판(100) 내에 제1 웰 영역(112) 및 제2 웰 영역(114)이 제공될 수 있다. 제1 웰 영역(112)은 제2 웰 영역(114)으로부터 제1 방향(DR1)을 따라 이격될 수 있다. 제1 웰 영역(112) 및 제2 웰 영역(114)의 각각은 서로 바로 인접한 소자 분리 영역들(120) 사이에 제공될 수 있다. 제1 웰 영역(112)의 도전형은 n형일 수 있다. 제1 웰 영역(112)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 제2 웰 영역(114)의 도전형은 p형일 수 있다. 제2 웰 영역(114)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
제1 웰 영역(112)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 제1 소스/드레인 영역들(SDa)이 제공될 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)의 도전형은 p형일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
제2 웰 영역(114)의 상부에 제1 방향(DR1)을 따라 서로 이격된 한 쌍의 제2 소스/드레인 영역들(SDb)이 제공될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)의 도전형은 n형일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
한 쌍의 제1 정전류 형성 패턴들(402) 및 한 쌍의 제2 정전류 형성 패턴들(404)이 각각 제1 웰 영역(112) 및 제2 웰 영역(114) 내에 제공될 수 있다. 한 쌍의 제1 정전류 형성 패턴들(402)은 한 쌍의 제1 소스/드레인 영역들(SDa) 사이에 제공될 수 있다. 예를 들어, 한 쌍의 제1 정전류 형성 패턴들(402)은 제1 소스/드레인 영역들(SDa)과 제1 방향(DR1)을 따라 중첩할 수 있다. 예를 들어, 한 쌍의 제1 정전류 형성 패턴들(402)은 제1 소스/드레인 영역들(SDa) 사이에 형성되는 채널(미도시)의 바닥면과 제1 소스/드레인 영역들(SDa)의 바닥면들 사이에 제공될 수 있다. 한 쌍의 제1 정전류 형성 패턴들(402)의 도전형은 n형일 수 있다. 한 쌍의 제1 정전류 형성 패턴들(402)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
한 쌍의 제2 정전류 형성 패턴들(404)은 한 쌍의 제2 소스/드레인 영역들(SDb) 사이에 제공될 수 있다. 예를 들어, 한 쌍의 제2 정전류 형성 패턴들(SDb)은 제2 소스/드레인 영역들(SDb)과 제1 방향(DR1)을 따라 중첩할 수 있다. 예를 들어, 한 쌍의 제2 정전류 형성 패턴들(404)은 제2 소스/드레인 영역들(SDb) 사이에 형성되는 채널의 바닥면과 제2 소스/드레인 영역들(SDb)의 바닥면들 사이에 제공될 수 있다. 한 쌍의 제2 정전류 형성 패턴들(404)의 도전형은 p형일 수 있다. 한 쌍의 제2 정전류 형성 패턴들(404)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
제1 웰 영역(112) 및 제2 웰 영역(114) 상에 게이트 전극들(210)이 각각 제공될 수 있다. 게이트 전극들(210)과 기판(100)의 상면 사이에 게이트 절연막들(220)이 각각 제공될 수 있다. 스페이서들(300)이 게이트 전극들(210)의 측벽들 상에 각각 제공될 수 있다.
제1 웰 영역(112), 한 쌍의 제1 소스/드레인 영역들(SDa), 한 쌍의 제1 정전류 형성 패턴들(402), 게이트 전극(210), 게이트 절연막(220), 및 게이트 전극(210)의 양 측벽들에 각각 제공된 스페이서들(300)은 피모스(PMOS) 트랜지스터 소자를 정의할 수 있다. 제2 웰 영역(114), 한 쌍의 제1 소스/드레인 영역들(SDa), 한 쌍의 제2 정전류 형성 패턴들(404), 게이트 전극(210), 게이트 절연막(220), 및 게이트 전극(210)의 양 측벽들에 각각 제공된 스페이서들(300)은 엔모스(NMOS) 트랜지스터 소자를 정의할 수 있다.
도 9를 참조하면, 엔모스 트랜지스터 소자의 소스(도 8의 한 쌍의 제2 소스/드레인 영역들 중 하나) 및 기판(도 8의 제2 웰 영역)에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터 소자의 소스(도 8의 한 쌍의 제1 소스/드레인 영역들 중 하나) 및 기판(도 8의 제1 웰 영역)에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터 소자의 게이트 전극(도 8의 제2 웰 영역 상의 게이트 전극)과 피모스 트랜지스터 소자의 게이트 전극(도 8의 제1 웰 영역 상의 게이트 전극)의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터 소자의 드레인(도 8의 한 쌍의 제2 소스/드레인 영역들 중 다른 하나)은 피모스 트랜지스터 소자의 드레인(도 8의 한 쌍의 제1 소스/드레인 영역들 중 다른 하나)과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터 소자의 드레인과 피모스 트랜지스터 소자의 드레인의 전압은 삼진 인버터 장치(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터 소자의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터 소자의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터 소자가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터 소자가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터 소자와 피모스 트랜지스터 소자의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터 소자의 게이트 전극과 엔모스 트랜지스터 소자의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터 장치(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터 소자의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터 소자의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터 소자 및 엔모스 트랜지스터 소자의 게이트 전극들에 인가되는 게이트 전압들과무관하게 흐를 수 있다. 삼진 인버터 장치(20) 내의 전류는 피모스 트랜지스터 소자의 기판으로부터 피모스 트랜지스터 소자의 드레인과 엔모스 트랜지스터 소자의 드레인을 거쳐서 엔모스 트랜지스터 소자의 기판으로 흐를 수 있다. 구동 전압(VDD)은 피모스 트랜지스터 소자의 기판과 피모스 트랜지스터 소자의 드레인 사이의 저항 및 엔모스 트랜지스터 소자의 기판과 엔모스 트랜지스터 소자의 드레인 사이의 저항에 의해 분배될 수 있다. 출력 전압(Vout)은 구동 전압(VDD)이 피모스 트랜지스터 소자의 기판과 피모스 트랜지스터 소자의 드레인 사이의 저항에 의해 강하된 전압일 수 있다. 이에 따라, 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 제1 전압('0' 상태), 상기 제1 전압보다 큰 제3 전압 ('1' 상태), 또는 상기 제3 전압보다 큰 제2 전압('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진(Ternary) 인버터 장치(20)를 제공할 수 있다.
예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역들(SDa)과 한 쌍의 제2 소스/드레인 영역들(SDb) 상에 저농도 도핑 영역들(미도시)이 제공될 수 있다. 예를 들어, 저농도 도핑 영역들은 한 쌍의 제1 소스/드레인 영역들(SDa)과 이에 바로 인접한 스페이서들(300) 사이 및 한 쌍의 제2 소스/드레인 영역들(SDb)과 이에 바로 인접한 스페이서들(300) 사이에 각각 배치될 수 있다. 저농도 도핑 영역들의 각각은 제1 방향(DR1)을 따라 연장되어, 소자 분리 영역들(120)에 접할 수 있다.
한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도전형은 n형일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 제1 소스/드레인 영역들(SDa)의 도핑 농도보다 낮을 수 있다.
한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도전형은 p형일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도핑 농도는 한 쌍의 제2 소스/드레인 영역들(SDb)의 도핑 농도보다 낮을 수 있다.
저농도 도핑 영역들은 쇼트 채널 효과 및 핫 캐리어 효과의 발생을 감소시킬 수 있다. 이에 따라, 삼진 인버터 장치(20)의 전기적인 특성이 개선될 수 있다.
도 10은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 11은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 12는 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 13은 도 8의 삼진 인버터 장치를 제조하는 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해 도 4 내지 도 7, 및 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 10을 참조하면, 기판(100) 내에 소자 분리 영역들(120)이 형성될 수 있다. 소자 분리 영역들(120)의 형성 공정은 도 4를 참조하여 설명된 한 쌍의 소자 분리 영역들(120)의 형성 공정과 실질적으로 동일할 수 있다.
소자 분리 영역들(120) 중 서로 바로 인접한 한 쌍의 소자 분리 영역들(120) 사이에 제1 웰 영역(112)이 형성될 수 있다. 제1 웰 영역(112)은 기판(100)을 V족 원소(예를 들어, P, As)로 도핑하는 공정에 의해 형성될 수 있다. 제1 웰 영역(112)의 도전형은 n형일 수 있다.
소자 분리 영역들(120) 중 서로 바로 인접한 다른 한 쌍의 소자 분리 영역들(120) 사이에 및 제2 웰 영역(114)이 형성될 수 있다. 제2 웰 영역(114)은 기판(100)을 III족 원소(예를 들어, B, In)로 도핑하는 공정에 의해 형성될 수 있다. 제2 웰 영역(114)의 도전형은 p형일 수 있다.
도 11을 참조하면, 제1 웰 영역(112) 및 제2 웰 영역(114)의 각각의 상에 게이트 전극(210) 및 게이트 절연막(220)이 형성될 수 있다. 게이트 전극(210) 및 게이트 절연막(220)을 형성하는 것은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 12를 참조하면, 제1 웰 영역(112)의 상부에 한 쌍의 제1 정전류 형성 패턴들(402)이 형성될 수 있다. 예를 들어, 한 쌍의 제1 정전류 형성 패턴들(402)은 도 8을 참조하여 설명된 제1 소스/드레인 영역들(도 8의 SDa) 사이에 형성되는 채널(미도시)의 바닥면과 제1 소스/드레인 영역들(도 8의 SDa)의 바닥면들 사이에 제공될 수 있다. 한 쌍의 제1 정전류 형성 패턴들(402)을 형성하는 것은 제1 웰 영역(112)의 상부에 V족 원소(예를 들어, P, As)를 주입하는 공정을 포함할 수 있다. 예를 들어, 한 쌍의 제1 정전류 형성 패턴들(402)은 이온 주입 공정(IP)에 의해 형성된 할로우(Halo) 도핑 영역들일 수 있다. 한 쌍의 제1 정전류 형성 패턴들(402)의 도전형은 n형일 수 있다.
제2 웰 영역(114)의 상부에 한 쌍의 제2 정전류 형성 패턴들(404)이 형성될 수 있다. 예를 들어, 한 쌍의 제2 정전류 형성 패턴들(404)은 도 8을 참조하여 설명된 제2 소스/드레인 영역들(도 8의 SDb) 사이에 형성되는 채널(미도시)의 바닥면과 제2 소스/드레인 영역들(도 8의 SDb)의 바닥면들 사이에 제공될 수 있다. 한 쌍의 제2 정전류 형성 패턴들(404)을 형성하는 것은 제2 웰 영역(114)의 상부에 III족 원소(예를 들어, B, In)를 주입하는 공정을 포함할 수 있다. 예를 들어, 한 쌍의 제2 정전류 형성 패턴들(404)은 이온 주입 공정에 의해 형성된 할로우(Halo) 도핑(IP) 영역들일 수 있다. 한 쌍의 제2 정전류 형성 패턴들(404)의 도전형은 p형일 수 있다.
제1 및 제2 웰 영역들(112, 114)에 불순물이 주입된 후, 제1 및 제2 웰 영역들(112, 114)은 열처리될 수 있다. 상기 열처리 공정의 서멀 버짓(thermal budget)은 삼진 인버터 장치(도 8의 20) 내의 트랜지스터 소자들의 문턱 전압 특성들 및 정전류들에 영향을 줄 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 제1 및 제2 웰 영역들(112, 114)의 상부에 주입된 불순물이 채널들로 확산되어 문턱 전압들을 바꿀 수 있다. 예를 들어, 서멀 버짓이 요구되는 것보다 큰 경우, 한 쌍의 제1 소스/드레인 영역들(SDa)과 한 쌍의 제1 정전류 형성 패턴들(402) 사이 및 한 쌍의 제2 소스/드레인 영역들(SDb)과 제2 정전류 형성 패턴들(404) 사이의 도핑 농도가 완만하게 변하여 정전류들의 크기가 작아질 수 있다. 열처리 공정 수행 시, 서멀 버짓은 삼진 인버터 장치(도 8의 20) 내의 트랜지스터 소자들의 문턱 전압 특성들이 변하지 않거나 최소한으로 변하도록, 그리고 삼진 인버터 장치(도 8의 20) 내의 트랜지스터 소자들이 요구되는 정전류를 갖도록 조절될 수 있다.
도 13을 참조하면, 한 쌍의 스페이서들(300)이 형성될 수 있다. 한 쌍의 스페이서들(300)을 형성하는 것은 도 7을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 8을 다시 참조하면, 제1 웰 영역(112)의 상부에 한 쌍의 제1 소스/드레인 영역들(SDa)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa)의 각각을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 제1 웰 영역(112)에 III족 원소(예를 들어, B, In)를 주입하는 공정을 포함할 수 있다. 제1 소스/드레인 영역들(SDa)의 도전형은 p형일 수 있다.
제2 웰 영역(114)의 상부에 한 쌍의 제2 소스/드레인 영역들(SDb)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb)의 각각을 형성하는 것은 서로 바로 인접한 스페이서(300)와 소자 분리 영역(120) 사이의 제2 웰 영역(114)에 V족 원소(예를 들어, P, As)를 주입하는 공정을 포함할 수 있다. 제2 소스/드레인 영역들(SDb)의 도전형은 n형일 수 있다.
이에 따라, 삼진 인버터 장치(20)가 제공될 수 있다.
예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역들(SDa) 및 한 쌍의 제2 소스/드레인 영역들(SDb) 상에 저농도 도핑 영역들(미도시)이 각각 형성될 수 있다. 저농도 도핑 영역들은 기판(100)의 상면으로부터 소정의 깊이까지 형성되고, 한 쌍의 제1 소스/드레인 영역들(SDa) 및 한 쌍의 제2 소스/드레인 영역들(SDb)은 상기 소정의 깊이로부터 한 쌍의 제1 정전류 형성 패턴들(402) 및 한 쌍의 제2 정전류 형성 패턴들(404)보다 깊은 깊이까지 형성될 수 있다. 저농도 도핑 영역들은 도핑 공정에 의해 형성될 수 있다. 예를 들어, 상기 도핑 공정은 이온 주입 공정을 포함할 수 있다. 한 쌍의 제1 소스/드레인 영역들(SDa) 상의 저농도 도핑 영역들의 도전형은 한 쌍의 제1 소스/드레인 영역들(SDa)과 동일할 수 있다. 한 쌍의 제2 소스/드레인 영역들(SDb) 상의 저농도 도핑 영역들의 도전형은 한 쌍의 제2 소스/드레인 영역들(SDb)과 동일할 수 있다.
도 14는 본 개시의 삼진(Ternary) 인버터 장치들과 이진(Binary) 인버터 장치들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 14를 참조하면, 이진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터 장치들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터 장치들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터 장치들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터 장치들에 정전류가 흘렀다.
도 15는 본 개시의 삼진 인버터 장치와 이진(Binary) 인버터 장치의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 15를 참조하면, 삼진 인버터 장치(20) 및 이진 인버터 장치의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 장치(20) 및 이진 인버터 장치의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터 장치는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터 장치의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터 장치는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (15)

  1. 기판;
    상기 기판 상부에 제공되는 소스 영역;
    상기 소스 영역으로부터 상기 기판의 상면에 평행한 방향으로 이격된 드레인 영역;
    상기 기판 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들;
    상기 기판 상에서, 상기 소스 영역과 상기 드레인 영역 사이에 제공되는 게이트 전극; 및
    상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막;을 포함하되,
    상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 한 쌍의 정전류 형성 패턴들의 각각은 상기 기판의 상부에 형성되는 채널과 상기 드레인 영역의 바닥면 사이에 제공되는 트랜지스터 소자.
  3. 제 1 항에 있어서,
    상기 기판 및 상기 한 쌍의 정전류 형성 패턴들은 제1 도전형을 갖고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높은 트랜지스터 소자.
  4. 제 3 항에 있어서,
    상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 소자.
  5. 제 3 항에 있어서,
    상기 드레인 영역 및 상기 드레인 영역의 하부에 바로 인접하게 제공된 정전류 형성 패턴 사이에 전기장이 형성되되,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 소자.
  6. 제 1 항에 있어서,
    상기 기판과 상기 소스 영역은 동일한 전압을 갖는 트랜지스터 소자.
  7. 엔모스(NMOS) 트랜지스터 소자; 및
    피모스(PMOS) 트랜지스터 소자;를 포함하되,
    상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은:
    웰 영역;
    상기 웰 영역 내에서, 상기 웰 영역의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역; 및
    상기 웰 영역 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들;을 포함하고,
    상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 웰 영역의 하부 사이에 정전류를 형성하고,
    상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 전기적으로 연결되어, 서로 동일한 전압을 갖는 삼진 인버터 장치.
  8. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은:
    상기 웰 영역 상에 제공된 게이트 전극; 및
    상기 게이트 전극과 상기 웰 영역의 상기 상면 사이에 개재되는 게이트 절연막을 더 포함하되,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터 장치.
  9. 제 8 항에 있어서,
    상기 엔모스 트랜지스터 소자의 상기 소스 영역은 상기 엔모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 엔모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖고,
    상기 피모스 트랜지스터 소자의 상기 소스 영역은 상기 피모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 피모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖는 삼진 인버터 장치.
  10. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은:
    상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고,
    상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되,
    상기 제2 전압은 상기 제1 전압보다 크고,
    상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 갖는 삼진 인버터 장치.
  11. 제 7 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 웰 영역과 상기 한 쌍의 정전류 형성 패턴들은 서로 동일한 도전형들을 갖고, 상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높은 삼진 인버터 장치.
  12. 제 11 항에 있어서,
    상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터 장치.
  13. 기판의 상부에 한 쌍의 정전류 형성 패턴들을 형성하는 것;
    상기 기판 상에 게이트 구조체를 형성하는 것; 및
    상기 기판의 상기 상부에 상기 한 쌍의 정전류 형성 패턴들에 각각 인접하는 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되,
    상기 게이트 구조체는 상기 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 측면들 상에 제공된 한 쌍의 스페이서들을 포함하고,
    상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,
    상기 기판과 상기 한 쌍의 정전류 형성 패턴들은 동일한 도전형을 갖는 트랜지스터 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 한 쌍의 정전류 형성 패턴들을 형성하는 것은:
    상기 기판의 상기 상부에 불순물을 주입하여 한 쌍의 할로우(halo) 도핑 영역들을 형성하는 것; 및
    상기 기판을 열처리하는 것;을 포함하되,
    상기 불순물은 채널과 상기 드레인 영역의 바닥면 사이에 주입되는 트랜지스터.
  15. 제 14 항에 있어서,
    상기 열처리 공정의 서멀 버짓(Thermal budget)이 제어되어, 상기 정전류의 크기를 조절하는 트랜지스터 소자의 제조 방법.
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