WO2020137334A1 - 光電変換素子、固体撮像装置及び電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a photoelectric conversion element, a solid-state imaging device, and an electronic device, and more particularly to a back-illuminated photoelectric conversion device using a CMOS, a solid-state imaging device in which the photoelectric conversion device is arranged as a pixel, and an electronic device using the solid-state imaging device.
  • a CMOS solid-state imaging device which is a solid-state imaging device, is composed of a pixel array in which a plurality of pixels are arranged, and a logic circuit arranged around the pixel array to perform signal processing.
  • Each pixel forming the pixel array includes a light receiving portion formed by a photodiode (PD) and an active element (hereinafter referred to as “pixel transistor”) such as an amplification transistor arranged adjacent to the PD in the pixel.
  • PD photodiode
  • pixel transistor active element
  • a so-called semiconductor device can be downsized, and the pixel transistor, the logic circuit, and the like can be downsized to some extent.
  • the size of the PD is secured as much as possible, and the pixel transistors and the like arranged in the pixel are reduced.
  • an amplification transistor arranged in a pixel is a functional element that is difficult to reduce in size.
  • the size reduction of the amplification transistor also has a trade-off relationship with noise reduction. As described above, the reduction of the pixel size is a great obstacle to the two-dimensional arrangement of the functional units.
  • Patent Document 1 a backside illumination type solid-state imaging device is configured by bonding a semiconductor substrate having a pixel region formed thereon and a semiconductor substrate having a logic circuit formed thereon.
  • the functional part formed in the semiconductor region of the semiconductor substrate can be formed in an area area about twice as large as the conventional area. As the semiconductor area is expanded, the area for mounting other functions is increased.
  • Effective utilization of the semiconductor area will contribute to expanding the applications of solid-state imaging devices, and will allow us to make technological advances that are essential for the development of solid-state imaging devices technology.
  • the present disclosure has been made in order to solve the above-mentioned problems of the conventional technology, and reduces the occupied area, and a photoelectric conversion element capable of adjusting the conversion efficiency and the dynamic range, and the photoelectric conversion element as a pixel. It is an object of the present invention to provide a high-resolution solid-state imaging device that is arranged and effectively utilizes the area assets of a semiconductor substrate, and an electronic apparatus using the solid-state imaging device.
  • a first aspect of the present disclosure includes a photoelectric conversion unit that converts an optical signal into a signal charge, a transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge, and a charge that the signal charge is transferred by the transfer gate structure.
  • the photoelectric conversion unit and the transfer gate include a storage region, a charge holding unit electrically connected to the charge storage region and storing signal charges, and an amplification transistor having a control electrode electrically connected to the charge storage region. It is a gist that the structure and the charge storage region are provided in the first substrate, the amplification transistor is provided in the second substrate, and the photoelectric conversion element is a stack of the first substrate and the second substrate.
  • a second aspect of the present disclosure is a photoelectric conversion unit that converts an optical signal into a signal charge, a transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge, and a charge that the signal charge is transferred by the transfer gate structure.
  • a plurality of pixels including a storage region, a charge holding unit electrically connected to the charge storage region and storing a signal charge, and an amplification transistor having a control electrode electrically connected to the charge storage region are arranged.
  • the photoelectric conversion unit, the transfer gate structure, and the charge storage region are provided on the first substrate, the amplification transistor is provided on the second substrate, and the solid-state imaging device has the first substrate and the second substrate stacked.
  • a third aspect of the present disclosure is a photoelectric conversion unit that converts an optical signal into a signal charge, a transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge, and a charge that the signal charge is transferred by the transfer gate structure.
  • a plurality of pixels each having an accumulation region, a charge holding unit electrically connected to the charge accumulation region and storing signal charges, and an amplification transistor having a control electrode electrically connected to the charge accumulation region are arranged.
  • An electronic device including a solid-state imaging device in which a photoelectric conversion unit, a transfer gate structure, and a charge storage region are provided on a first substrate, an amplification transistor is provided on a second substrate, and the first substrate and the second substrate are stacked.
  • the gist is that it is a device.
  • FIG. 3 is a schematic diagram for explaining a configuration of a CMOS image sensor as a solid-state image sensor to which the present disclosure is applied. It is a figure which shows an example of the equivalent circuit of the pixel of the solid-state imaging device which concerns on 1st Embodiment of this indication.
  • 1 is a schematic cross-sectional view showing an example of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 6 is a schematic cross-sectional view showing another example of the charge holding unit used in the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view showing an example of connection electrode wiring used in the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 1 is a schematic cross-sectional view showing an example of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 6 is a schematic cross-sectional view showing another example of the charge holding unit used in the solid-state imaging device
  • FIG. 5 is a schematic cross-sectional view illustrating an example of steps of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 5 is a schematic cross-sectional view continued from FIG. 4 for explaining an example of steps of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional schematic diagram continued from FIG. 5 for explaining an example of steps of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 7 is a schematic cross-sectional view subsequent to FIG. 6 illustrating an example of the process of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 8 is a schematic cross-sectional view continued from FIG.
  • FIG. 9 is a cross-sectional schematic view continued from FIG. 8 illustrating an example of the process of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 10 is a schematic cross-sectional view subsequent to FIG. 9 illustrating an example of steps of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 10 is a schematic cross-sectional view subsequent to FIG. 9 illustrating another example of the process of the method for manufacturing the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 7 is a schematic cross-sectional view showing another example of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 7 is a schematic cross-sectional view showing another example of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 7 is a schematic cross-sectional view showing another example of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 11 is a schematic cross-sectional view showing an example of two pixels of 2 ⁇ 2 pixel sharing of the solid-state imaging device according to the second modified example of the first embodiment of the present disclosure. It is a figure which shows an example of the equivalent circuit of the pixel of the solid-state imaging device shown in FIG.
  • FIG. 13 is a diagram showing an example of a pixel layout for two pixels when sharing a charge storage region in 2 ⁇ 2 pixel sharing using the structure of the solid-state imaging device shown in FIG. 12.
  • FIG. 13 is a diagram showing an example of a layout of pixel transistors for two pixels when sharing a charge storage region in 2 ⁇ 2 pixel sharing using the structure of the solid-state imaging device shown in FIG. 12.
  • FIG. 21 is a diagram showing superposition of the layouts shown in FIGS. 19 and 20.
  • FIG. 6 is a schematic cross-sectional view showing an example of a solid-state imaging device according to a second embodiment of the present disclosure.
  • FIG. 11 is a schematic cross-sectional view showing another example of the solid-state imaging device according to the second embodiment of the present disclosure.
  • FIG. 24 is a schematic cross-sectional view illustrating an example of the process of the method for manufacturing the solid-state imaging device illustrated in FIG. 23.
  • FIG. 25 is a schematic cross-sectional view continued from FIG. 24, illustrating an example of the method of manufacturing the solid-state imaging device illustrated in FIG. 23.
  • FIG. 26 is a schematic cross-sectional view subsequent to FIG.
  • FIG. 25 illustrating an example of the process of the method for manufacturing the solid-state imaging device illustrated in FIG. 23. It is a figure which shows an example of the equivalent circuit of the pixel of the solid-state imaging device which concerns on 2nd Embodiment of this indication.
  • FIG. 14 is a schematic cross-sectional view showing an example of a solid-state imaging device according to a first modification of the second embodiment of the present disclosure.
  • FIG. 16 is a schematic cross-sectional view showing an example of a solid-state imaging device according to a second modification of the second embodiment of the present disclosure. It is a figure which shows an example of the equivalent circuit of the pixel of the solid-state imaging device concerning the 2nd modification of 2nd Embodiment of this indication.
  • FIG. 3 is a schematic configuration diagram showing an example of an electronic apparatus using the solid-state imaging device according to the first and second embodiments of the present disclosure.
  • the definition of the up and down directions of the photoelectric conversion substrate and the like is merely a selection for convenience of description, and does not limit the technical idea of the present invention. ..
  • the upper and lower sides are converted into left and right to be read, and when observed by rotating 180°, the upper and lower sides are read inverted.
  • the conductivity types may be selected in the opposite relationship, and the first conductivity type may be the n type and the second conductivity type may be the p type.
  • + or ⁇ attached to p or n means a semiconductor region having a relatively high or low impurity density, respectively, as compared with a semiconductor region where + and ⁇ are not added.
  • semiconductor regions having the same p and p do not mean that the semiconductor regions have exactly the same impurity density.
  • the solid-state imaging device includes a pixel array unit 91 and a driving unit 93 that drives the pixel array unit 91.
  • the drive unit 93 includes a column processing unit 94, a horizontal drive unit 95, and a vertical drive unit 97. The operation of the drive unit 93 is controlled by a control circuit (not shown).
  • the pixel array unit 91, the column processing unit 94, the horizontal driving unit 95, and the vertical driving unit 97 are formed on a semiconductor substrate (not shown).
  • the solid-state imaging device further includes a signal processing unit 99.
  • the pixel array unit 91 is formed by arranging pixels 92 having a photoelectric conversion unit and floating diffusion regions (charge storage regions) to which the photoelectrically converted charges are transferred, in a matrix.
  • Each pixel 92 is connected to a vertical drive unit 97 via a control line 98 for each row. Further, each pixel 92 is connected to a column processing unit 94 via a vertical signal line (VSL) 96 for each column.
  • VSL vertical signal line
  • the light condensed by an optical system enters the pixel array section 91.
  • the pixel 92 outputs a pixel signal having a level corresponding to the amount of light received.
  • An image of a subject is composed of the pixel signals.
  • the pixel 92 includes a photoelectric conversion unit including a photodiode (PD), a floating diffusion region (charge storage region) to which charges from the photoelectric conversion unit are transferred, and a pixel transistor for driving the pixel.
  • a photoelectric conversion unit including a photodiode (PD), a floating diffusion region (charge storage region) to which charges from the photoelectric conversion unit are transferred, and a pixel transistor for driving the pixel.
  • these constituent elements may be formed in a p-type well provided in an n-type semiconductor substrate.
  • a transfer transistor, an amplification transistor, a reset transistor, a selection transistor, and the like are defined as pixel transistors.
  • control lines 98 are formed corresponding to each pixel row.
  • the vertical drive section 97 supplies a drive signal for sequentially driving the pixels 92 of the pixel array section 91 row by row to the pixels 92 via a control line 98.
  • one control line 98 is shown for each pixel row in FIG. Actually, a plurality of control lines are arranged corresponding to one pixel row.
  • VSL 96 is formed corresponding to each pixel column.
  • the signal (signal level, reset level) output from the pixel 92 is sent to the column processing unit 94 via the VSL 96.
  • the column processing unit 94 performs A/D conversion after performing double sampling (DDS) based on the signal output from the pixel 92.
  • the column processing unit 94 can be configured to perform DDS processing in parallel for each pixel column.
  • the column processing unit 94 operates according to the drive signal from the horizontal drive unit 95.
  • the horizontal drive unit 95 is composed of a logic circuit such as a shift register and an address decoder. Pixel signals are sequentially output from the column processing unit 94 to the signal processing unit 99 for each of a plurality of pixel columns arranged in the pixel array unit 91.
  • the signal processing unit 99 performs various signal processing on the pixel signal from the column processing unit 94 and generates it as an image output.
  • the signal processing unit 99 may be integrally formed on the semiconductor substrate on which the pixel array unit 91 is formed, or may be provided on another substrate, for example. Furthermore, the signal processing unit 99 may be a process by DSP or software.
  • the vertical drive unit 97 is composed of a logic circuit such as a shift register and an address decoder, and drives each pixel 92 of the pixel array unit 91 simultaneously with all pixels or in units of rows. Specifically, the pixels 92 are driven so that reset, exposure, and charge transfer are performed simultaneously for all pixels, and reading is performed in row units.
  • So-called global exposure is performed by collective reset and collective exposure.
  • the pixels 92 of the pixel array unit 91 are sequentially selected and scanned row by row.
  • the photoelectric conversion units of all the pixels are initialized within a period in which the pixels 92 of the pixel array unit 91 are sequentially scanned row by row to read out all the pixels, and then the photoelectric conversion units of all the pixels are simultaneously initialized.
  • Global exposure is performed by accumulating signal charges. The period from the initialization of the photoelectric conversion unit and the start of new exposure to the transfer is the exposure period (photoelectric charge accumulation period).
  • FIG. 2 shows an example of an equivalent circuit of the pixel 92 of the solid-state imaging device according to the first embodiment.
  • the photoelectric conversion unit (PD) 10 whose anode is grounded is connected to the charge holding unit 23 via the transfer gate structure 16 that functions as a transfer transistor.
  • the charge holding unit 23 is connected to the charge storage region (floating diffusion region) 15.
  • the charge storage region 15 is connected to the source electrode of the reset transistor 32c and the gate electrode of the amplification transistor 32a.
  • the source electrode of the amplification transistor 32a is connected to the drain electrode of the selection transistor 32b.
  • the source electrode of the selection transistor 32b is connected to the vertical signal line (VSL) 96.
  • the drain electrodes of the amplification transistor 32a and the reset transistor 32c are connected to the power supply Vdd.
  • the solid-state imaging device includes a first substrate 1 having a charge holding portion 23 having a capacitor structure.
  • the charge holding portion 23 is composed of a MOS type capacitor.
  • the charge holding unit 23, which is a capacitive element, has a buried capacitance region 24 having a pn junction provided in the well region 11, a capacitor insulating film 230 provided on the upper surface of the buried capacitance region 24, and a capacitor insulating film 230.
  • the embedded capacitance region 24 includes an n ⁇ -type first embedded region 24A provided on the lower surface of the capacitor insulating film 230 and ap + -type second embedded region 24B embedded in the first embedded region 24A.
  • the first buried region 24A, the second buried region 24B, and the well region 11 form a main part of the capacitor.
  • FIG. 2 shows an equivalent circuit of the charge holding unit 23 shown in FIG. 3A with a symbol similar to MOSFET, but the signal charges read by the transfer gate structure 16 pass through the semiconductor layer of the well region 11 and hold the charges. It is temporarily held by the unit 23.
  • the signal charge held in the charge holding unit 23 is guided from the charge holding unit 23 to the charge storage region 15.
  • the signal charges are transferred to the pixel transistor of the second substrate 3, for example, the gate electrode 34 of the amplification transistor 32a through the through-connection conductor (through-via plug) 21.
  • a capacitor electrode 231 is provided in the charge holding portion 23, and ON/OFF is repeated at a desired timing, so that the transfer timing can be measured. Therefore, in each pixel, the signal charges held by the charge holding unit 23 can be collectively transferred to the respective charge storage regions 15, and the global shutter function can be realized.
  • the amount of signal charges accumulated in the charge accumulation region 15 can be increased by providing the charge holding unit 23 having the function of accumulating signal charges. Therefore, even when extremely strong light is incident, the dynamic range can be expanded by using the charge holding portion 23 as an auxiliary storage area of the charge storage area 15. Further, since the electric charges due to the dark current accumulated in the electric charge holding unit 23 and the extra signal electric charges can be released via the reset transistor 32c, the solid-state imaging device can have a global shutter function. As a result, it is possible to suppress the flow of pictures, which is seen in a rolling shutter adopted in a normal CMOS solid-state image pickup device, and to make high-definition pictures.
  • the structure of the charge holding portion 23 having the embedded capacitance region 24, the capacitor insulating film 230, and the capacitor electrode 231 illustrated in FIG. 3A can also function as a variable capacitance capacitor depending on the magnitude of the voltage applied to the capacitor electrode 231. is there.
  • the p + -type second buried region 24B may be omitted and only the n ⁇ -type buried capacitance region 24 may be formed. Therefore, it is possible to operate in a mode in which the conversion efficiency of the charge storage region 15 into the voltage is adjusted by changing the capacitance of the embedded capacitance region 24.
  • the charge holding portion 23 has an amplifying function similar to that of a MOS transistor (more generally, a “MIS transistor”), the charge holding area 23 to the charge storage area 15 is changed depending on the voltage applied to the capacitor electrode 231.
  • a mode is also possible in which the amount of signal charge transferred to is adjusted.
  • a single pixel is shown in FIG. 3A, it may be a shared pixel.
  • the solid-state imaging device according to the first embodiment may have a transfer gate structure without the vertical gate 17 and a structure in which the charge holding portion 23 is provided.
  • FIG. 3A three substrates of a first substrate 1, a second substrate 3, and a third substrate 5 are laminated.
  • a plurality of photoelectric conversion units 10 arranged in a matrix are provided on the first substrate 1 and generate signal charges by photoelectric conversion.
  • Pixel circuits that process the signal charges from the photoelectric conversion unit 10 are integrated on the second substrate 3 and output pixel signals.
  • a logic circuit having functions such as image processing and signal processing is integrated on the third substrate 5, and processes pixel signals to output an image.
  • the first substrate 1 and the second substrate 3 are bonded together via the interlayer insulating film 20, and the second substrate 3 and the third substrate 5 are bonded together via the interlayer insulating film 57.
  • the first substrate 1 is a back-illuminated type that receives incident light L incident from the back surface (upper surface in FIG. 3A) side of the first substrate 1.
  • the logic circuit may be provided in the stacked third substrate at a position overlapping the pixel region or in a peripheral region outside the pixel region. Further, the logic circuit may be provided in the peripheral region outside the pixel region on the first and second substrates.
  • a plurality of photoelectric conversion units 10 forming photodiodes (PD) are provided in a matrix in the first substrate 1 which is the uppermost layer of FIG. 3A.
  • the photoelectric conversion unit 10 forms one of the main parts that define the area of each pixel of the solid-state imaging device.
  • a semiconductor substrate such as a silicon (Si) wafer can be used for the semiconductor layer (first semiconductor layer) (11, 12) of the first substrate 1.
  • FIG. 3A one of the continuously arranged photoelectric conversion units 10 is illustrated as a partial cross-sectional view of the first substrate 1.
  • a flattening film 18 and an incident section 7 including a color filter (CF) 71, a microlens 72 and the like are provided above the photoelectric conversion section 10.
  • the incident light L that has been sequentially incident through the microlens 72, the color filter 71, and the flattening film 18 is received by the photoelectric conversion unit 10, and photoelectric conversion is performed.
  • CF color filter
  • the photoelectric conversion unit 10 includes a first conductivity type (p-type) well region 11 and a second conductivity type (n-type) provided on the well region 11 in contact with the well region 11.
  • a pn junction is formed with the charge generation region 12 of.
  • the photoelectric conversion unit 10 further includes a p + -type bottom pinning layer 13 provided on the charge generation region 12 in contact with the charge generation region 12, and a p + -type side surface pinning layer 14 surrounding the side wall of the charge generation region 12. including.
  • the charge generation region 12 of the photoelectric conversion unit 10 functions as a part of the PD that generates charges (electrons).
  • the photoelectric conversion unit 10 has a hole accumulation diode (HAD (registered trademark)) structure, and has an interface with the bottom pinning layer 13 on the upper surface side of the charge generation region 12 and with the side surface pinning layer 14 on the side surface side. Generation of dark current can be suppressed at the interface and the interface with the well region 11.
  • HAD hole accumulation diode
  • the inside of the first substrate 1 is provided with a pixel separation unit 19 that electrically separates each of a plurality of pixels arranged in a matrix.
  • the photoelectric conversion unit 10 is provided in each of the plurality of regions partitioned by the pixel separation unit 19.
  • the pixel separation unit 19 is formed in a grid shape so as to be interposed between a plurality of pixels, for example.
  • the shape of the lattice forming the pixel separating unit 19 is not limited to the rectangular lattice, and another topology such as a hexagonal honeycomb lattice may be used.
  • the photoelectric conversion units 10 serving as pixels are arranged in the respective regions partitioned by the pixel separation unit 19 in a grid pattern.
  • Each pixel of the solid-state imaging device further includes a T-shaped transfer gate structure 16 including a vertical gate 17 that transfers a signal charge from the photoelectric conversion unit 10 of each pixel.
  • the transfer gate structure 16 has a gate insulating film 160 in contact with the lower surface of the well region 11 and a planar gate electrode 161 in contact with the gate insulating film 160 from below in the orientation shown in FIG. 3A.
  • the vertical gate 17 is provided with a gate insulating film 170 extending from the gate insulating film 160 on the bottom surface and the side surface of a groove that penetrates the well region 11 and reaches the charge generation region 12.
  • the vertical gate electrode 171 is embedded so as to extend from the planar gate electrode 161 through the.
  • An insulating film such as a silicon oxide film (SiO 2 ) is used for the gate insulating films 160 and 170.
  • a conductor such as doped polycrystalline silicon (p-Si) or a refractory metal is used.
  • p-Si doped polycrystalline silicon
  • a charge storage region 15 for temporarily storing the signal charge transferred from the photoelectric conversion unit 10 of each pixel via the transfer gate structure 16 is formed. It is embedded in the lower part of 11.
  • the charge storage region 15 is composed of an electrically floating semiconductor region such as a floating diffusion region.
  • an interlayer insulating film 20 is formed so as to cover part of the lower surface of the well region 11, part of the lower surface of the charge storage region 15, and the lower surface of the transfer gate structure 16.
  • a flattening film 18 is provided on the bottom pinning layer 13 in contact with the bottom pinning layer 13. Since the solid-state imaging device according to the present disclosure is a backside illumination type, the flattening film 18 is formed using an insulating material such as SiO 2 that transmits light.
  • the pixel separation portion 19 is provided by covering the inside of the dug pixel separation groove with an insulating film and burying a light-shielding metal such as tungsten (W) in the pixel separation groove via the insulating film.
  • a “fixed charge film” such as a hafnium oxide film (HfO 2 film) is used as an insulating film that covers the inside of the pixel separation groove, and the pixel separation groove is filled with an insulating film or the like to form the pixel separation portion 19. May be.
  • the side surface pinning layer 14 that forms the side surface side interface with the charge generation region 12 of the photoelectric conversion unit 10 may be omitted.
  • the fixed charge film forming the pixel separation portion 19 has a high fixed negative charge so that a positive charge (hole) accumulation region is formed at the interface with the charge generation region 12 and dark current is suppressed. It is formed using a dielectric. Due to the negative fixed charges distributed in the fixed charge film, an electric field is applied to the interface with the charge generation region 12, and a positive charge (hole) accumulation region is formed in the charge generation region 12.
  • HfO 2 hafnium (Hf), zirconium (Zr), aluminum (Al), tantalum (Ta), titanium (Ti), magnesium (Mg), yttrium (
  • An insulating film containing at least one of Y) and an oxide such as a lanthanoid element can be used.
  • the well region 11 serving as the anode of the PD is grounded via the p + type well contact region 22.
  • the signal charges (for example, electrons) generated by the photoelectric conversion unit 10 are accumulated in the charge accumulation region 15 via the transfer gate structure 16 and the like.
  • the accumulated signal charge is transferred from the charge accumulation region 15 in the floating state to an electric signal by the amplification transistor 32a via the through connection conductor (through via plug) 21, the wiring of the first wiring layer 38a, and the connection conductor (contact plug) 36.
  • VSL vertical signal line
  • the interlayer insulating film 20 is provided on the front surface (lower surface in FIG. 3A) of the first substrate 1 opposite to the back surface (upper surface in FIG. 3A) provided with the incident portion 7 and the like. It is provided.
  • a second substrate 3 including pixel transistors is provided on the upper surface (lower surface in FIG. 3A) of the interlayer insulating film 20, and the first substrate 1 and the second substrate 3 are bonded together via the interlayer insulating film 20.
  • Three pixel transistors such as 32b and a reset transistor 32c are arranged.
  • the present invention is not limited to this.
  • only the amplification transistor 32a may be provided on the second substrate 3, and either one or both of the selection transistor 32b and the reset transistor 32c may be provided on the first substrate 1 or the third substrate 5.
  • the drain electrode of the amplification transistor 32a is connected to the power supply Vdd, and the source electrode is connected to the drain electrode of the selection transistor 32b for pixel selection.
  • the gate electrode of the amplification transistor 32a is connected to the charge storage region 15 in a floating state, and the signal charge is read from the charge storage region 15.
  • the drain electrode of the reset transistor 32c is connected to the power supply Vdd, and the source electrode thereof is connected to the gate electrode of the amplification transistor 32a.
  • the source electrode of a pixel selection selection transistor 32b which is another circuit element for reading out signal charges from the charge storage region 15, is connected to a vertical signal line 96, and a gate line receives a horizontal line selection control signal. It is given by the vertical shift register.
  • the selection control signal By setting the selection control signal to the high (H) level, the selection transistor 32b becomes conductive, and a current corresponding to the potential of the charge storage region 15 amplified by the signal reading amplification transistor 32a flows through the vertical signal line 96. ..
  • An interlayer insulating film 35 is provided so as to cover the surface of the second semiconductor layer 31 of the second substrate 3 (lower surface in FIG. 3A) and the exposed surface of the interlayer insulating film 20.
  • an interlayer insulating film 37 having therein a plurality of wiring layers including a first wiring layer 38a, a second wiring layer 38b, a third wiring layer 38c, and a fourth wiring layer 38d is provided. That is, the interlayer insulating film 37 and the first wiring layer 38a, the second wiring layer 38b, the third wiring layer 38c, and the fourth wiring layer 38d form a multilayer wiring layer, but are limited to the four-layer structure shown in FIG. 3A. Not something.
  • the plurality of first wiring layers 38a, second wiring layers 38b, third wiring layers 38c, and fourth wiring layers 38d are the second wiring layers of the second substrate 3 It is electrically connected to each element of the pixel circuit formed in the semiconductor layer 31.
  • FIG. 3A schematically shows a cross-sectional structure of the amplification transistor 32a in the signal reading circuit shown in FIG. 2, and the amplification transistor 32a is provided on the lower surface of the second semiconductor layer 31 of the second substrate 3.
  • the source region 33a and the drain region 33b are arranged separately.
  • a gate electrode 34 is arranged on the lower surface of the second semiconductor layer 31 between the source region 33a and the drain region 33b via a gate insulating film (not shown), and constitutes an amplification transistor 32a.
  • FIG. 2 is a schematic example, and the positions of the source region 33a and the drain region 33b may be interchanged in the expression of the cross-sectional view of FIG. 3A.
  • one end of the wiring of the first wiring layer 38a in contact with the interlayer insulating film 35 penetrates through the interlayer insulating film 35 and the interlayer insulating film 20 and is electrically connected to the charge storage region 15 (through via plug). 21 is electrically connected.
  • the other end of the wiring portion of the first wiring layer 38a exposed as a horizontally long wiring in the cross section of FIG. 3A is electrically connected to the gate electrode 34 of the amplification transistor 32a through the interlayer insulating film 35. It is electrically connected to the plug) 36.
  • the wiring of the second wiring layer 38b, the wiring of the third wiring layer 38c, and the wiring of the fourth wiring layer 38d other pixel transistors, signal lines such as VSL, power supply lines, and ground lines are connected to the via plugs 39. And the like are electrically connected.
  • the third substrate 5 On the surface (lower surface in FIG. 3A) of the interlayer insulating film 37 of the second substrate 3, the third substrate 5, which is the lowermost layer of the three-layer laminated structure of FIG. 3A, is bonded via the interlayer insulating film 57. ..
  • a semiconductor layer (third semiconductor layer) 51 made of a Si semiconductor having a thickness of several 100 ⁇ m is provided as a support substrate.
  • the third semiconductor layer 51 is provided with a logic circuit transistor 52 such as a plurality of logic transistors having a first main electrode region 53a, a second main electrode region 53b and a control electrode 54.
  • the “first main electrode region” and the “second main electrode region” are either the source region or the drain region in a MOS field effect transistor (MOSFET), a MOS static induction transistor (MOSSIT), or the like. It means a semiconductor region. Therefore, if the “first main electrode region” is the source region, the “second main electrode region” means the drain region.
  • the “control electrode” means an electrode that controls the main current flowing between the first main electrode region and the second main electrode region. For example, in a MOSFET, this corresponds to the gate electrode that controls the main current flowing between the source region and the drain region.
  • An interlayer insulating film 55 is provided between the third semiconductor layer 51 and the interlayer insulating film 57 so as to cover the surface of the logic transistor and the third semiconductor layer 51.
  • a first wiring layer 58a, a second wiring layer 58b and a third wiring layer 58c are provided as a multilayer wiring.
  • FIG. 3A schematically illustrates a multilayer wiring having a three-layer structure, it goes without saying that the multilayer wiring structure used for the third substrate 5 is not limited to the three-layer structure.
  • Contact plugs 56 that are electrically connected to the control electrode 54 of the logic circuit transistor 52 and the first main electrode region 53a and the second main electrode region 53b through the interlayer insulating film 55 are respectively connected to the wiring of the first wiring layer 58a. It is electrically connected.
  • the logic circuit transistor 52, the signal line, the power supply line, the ground line, and the like are the contact plug 56 and the via plug. It is electrically connected via 59 or the like.
  • pad openings serving as input/output electrodes for connecting signal lines, power supply lines, ground lines, etc. to external wiring are provided.
  • a metal capable of wire bonding such as Al is desirable.
  • the pad may be formed on the wiring layer of either the third substrate 5 or the second substrate 3.
  • a chip scale package (CSP) structure can be adopted as an externally connected input/output electrode.
  • an insulating film 505 is provided on the lower surface of the third semiconductor layer 51.
  • the wiring 506 provided on the lower surface of the insulating film 505 is electrically connected to the wiring of either one of the second substrate 3 and the third substrate 5, for example, the wiring of the second wiring layer 58b of the third substrate 5 via the via plug 504.
  • Bumps 507 such as solder are provided on the lower surface of the wiring 506.
  • a signal line, a power supply line, a ground line, and the like can be connected to external wiring via the bump 507.
  • an n-type epitaxial growth layer to be the n-type charge generation region 12 is grown on a semiconductor substrate having a p + -type layer to be the bottom pinning layer 13.
  • a mask for selective ion implantation is formed by a photolithography method so that the charge generation region 12 remains in a part of the n-type epitaxial growth layer.
  • other p-type impurity ions are implanted in multiple stages by adjusting the acceleration voltage so as to change the projection range.
  • p-type impurities such as B are thermally diffused over the entire surface of the n-type epitaxial growth layer to form the well region 11.
  • the heat treatment for forming the well region 11 also activates the ions ion-implanted in multiple stages along the pattern of the side surface pinning layer 14 to form the side surface pinning layer 14 shown in FIG. 3A.
  • the etching mask for forming the pixel separation groove of the pixel separation portion 19 is formed by masking the pattern of the side surface pinning layer 14 using a photolithography method. Using the etching mask, a specific portion of the thermal oxide film on the upper surface of the well region 11 is selectively opened by a reactive ion etching (RIE) method or the like to form a pixel isolation groove of the pixel isolation portion 19. An oxide film mask is formed. After forming the oxide film mask, the etching mask used for forming the oxide film mask is removed. Then, a pixel isolation groove is formed by dry etching such as RIE using the oxide film mask.
  • RIE reactive ion etching
  • a fixed charge film such as an HfO 2 film is formed on the sidewall of the pixel separation groove by a chemical vapor deposition (CVD) method or the like.
  • CVD chemical vapor deposition
  • a pixel separation insulating film such as a SiO 2 film is embedded in the pixel separation groove in which the fixed charge film is formed by the CVD method or the like. If the fixed charge film and the pixel isolation insulating film protruding from the pixel isolation trench are planarized and removed by etching back or chemical mechanical polishing (CMP), the pixel shown in FIG. 3A is formed on the first semiconductor layer (11, 12). The pattern of the separating portion 19 is formed.
  • the side surface pinning layer 14 may be formed after the pixel separation portion 19 is formed. For example, after the charge generation region 12 is epitaxially grown, the pixel isolation groove is first formed.
  • the p + -type side surface pinning layer 14 can be formed by ion-implanting p-type impurity ions through the side wall of the pixel isolation groove and performing active heat treatment.
  • a p + type side pinning layer 14 can be formed by depositing a p-type impurity-added Si layer on the side wall of the pixel isolation groove and solid-phase diffusing the impurities.
  • a mask for selective ion implantation having an opening in a region where the charge storage region 15 is to be formed is formed on the upper surface of the first semiconductor layer (11, 12) by the photolithography method, and n-type such as phosphorus (P) is formed. Are implanted. After removing the photoresist film used as the mask for n-type ion implantation, heat treatment is performed to form an n + -type charge storage region 15 on the upper surface of the well region 11 on the upper surface side of the first semiconductor layer (11, 12).
  • the extension region 116 is formed as shown in FIG.
  • a mask for selective ion implantation having an opening is formed in a region of the buried capacitance region 24 where the first buried region 24A is to be formed by a photolithography method, and ions of n-type such as As are added to the extension region. It is injected with a projective range shallower than the case of 116.
  • An ion implantation mask is formed so that the second buried region 24B is buried in the first buried region 24A, so that ions of p-type such as B have a shallower projection range than that of the extension region 116. inject.
  • heat treatment is performed to form an n ⁇ -type first buried region 24A and ap + -type second buried region 24B on the well region 11.
  • the embedded capacitance region 24 and the p + type well contact region 22 are formed as shown in FIG.
  • the vertical gate 17 is formed inside the vertical gate trench as shown in FIG. 5, and at the same time, the upper surface of the well region 11 is formed. A pattern of the planar gate 16 and the charge holding portion 23 is formed on the surface.
  • the vertical gate 17 is formed using the DOPOS film in the above description, the present invention is not limited to this.
  • a non-doped polycrystalline Si film containing no impurities may be embedded in the trench and then the impurities may be added by ion implantation or the like.
  • the interlayer insulating film 20 is formed by the CVD method or the like on the upper surface of the well region 11 in which the planar gate 16 and the charge holding portion 23 are formed.
  • the first semiconductor layer (11, 12) formed in this way an example of polycrystalline Si is given to the gate electrode.
  • a functional element such as a pixel transistor is formed on the second substrate provided with a pixel circuit
  • a heat treatment at about 1000° C. is applied, so a gate electrode material that can withstand the temperature is required.
  • the gate electrode can be formed by stacking a refractory metal such as tungsten (W) or molybdenum (Mo) and polycrystalline Si, or by using a refractory metal alone.
  • the surface of the interlayer insulating film 20 is planarized by CMP or the like as shown in FIG.
  • the first semiconductor layer (11, 12) and the semiconductor layer 31 s made of a Si substrate are bonded together via the interlayer insulating film 20 using the wafer direct bonding technique.
  • the second semiconductor layer 31 is formed by thinning the upper surface of the semiconductor layer 31s to a desired thickness by grinding, polishing such as CMP, etching, or the like.
  • the second semiconductor layer 31 has a film thickness necessary for the first main electrode region and the second main electrode region of the pixel transistor.
  • the film thickness of the second semiconductor layer 31 varies depending on the concept of the pixel transistor.
  • the film thickness of the first semiconductor layer (11, 12) is about 1 ⁇ m to 10 ⁇ m
  • the film thickness of the second semiconductor layer 31 may be in the range of several nm to several tens ⁇ m, preferably several tens nm. It may be up to several ⁇ m.
  • FIG. 7 shows two types: a deep pixel circuit isolation region 351a that penetrates the second semiconductor layer 31 and a shallow pixel circuit isolation region 351b that does not penetrate the second semiconductor layer 31. Therefore, first, an etching mask for forming the first pixel isolation groove of the deep pixel circuit isolation region 351a shown in FIG. 7 is formed by using the photolithography method.
  • the first pixel isolation groove is formed by dry etching such as RIE using the etching mask until the interlayer insulating film 20 is reached.
  • the photoresist film used as the mask for forming the first pixel isolation groove is removed, and an etching mask for forming the second pixel isolation groove of the shallow pixel circuit isolation region 351b is formed.
  • a shallow second pixel isolation groove that does not reach the interlayer insulating film 20 is formed by dry etching such as RIE using the etching mask.
  • dry etching such as RIE using the etching mask.
  • the combination of two element isolations is described as a representative example, but only shallow element isolation or only deep element isolation may be used depending on the application.
  • an insulating film is embedded in the first and second pixel isolation trenches by the CVD method or the like. If the insulating film protruding from the first and second pixel isolation trenches is planarized and removed by etching back or CMP, a pattern of a deep pixel circuit isolation region 351a and a shallow pixel circuit isolation region 351b is formed as shown in FIG. To be done.
  • the deep pixel circuit isolation region 351a penetrating the second semiconductor layer 31 is formed to make contact with the first semiconductor layer (11, 12) below.
  • the gate electrodes 34 of pixel transistors such as amplification transistors, reset transistors, and selection transistors are formed as shown in FIG. ..
  • n-type impurity ions are implanted to form the first main electrode region 33a and the second main electrode region 33b.
  • the first main electrode region 33a and the second main electrode region 33b are formed at positions sandwiching the respective gate electrodes 34.
  • an interlayer insulating film 352 is formed by the CVD method or the like so as to cover the gate electrode 34 of the pixel transistor and planarized.
  • An interlayer insulating film 35 is formed by the pixel circuit isolation regions 351a and 351b and the interlayer insulating film 352.
  • the openings 311, 331, 341, 151, 221 for contacts are formed by the RIE method or the like.
  • the opening 341 is provided so as to penetrate the interlayer insulating film 352 and reach the gate electrode 34.
  • the openings 151 and 221 form contact vias that expose a part of the upper surfaces of the extension regions 116 and the well contact regions 22 of the first semiconductor layer (11, 12), and the sidewalls of the second semiconductor layer 31 and the contact vias. So as not to come into contact with each other through the region inside the pixel circuit isolation region 351a penetrating the second semiconductor layer 31. Further, a high dose amount of n-type impurity ions is implanted through the openings 151 and 331 by a photolithography method, an ion implantation method, or the like. Then, the photoresist film used as the mask for ion implantation is removed and heat treatment is performed. By heat treatment, as shown in FIG.
  • charge accumulation having a higher impurity density than that of the extension region 116 is formed so as to overlap the end portion of the extension region 116 above the well region 11 of the first semiconductor layer (11, 12).
  • the region 15 is formed deeper than the extension region 116.
  • a contact region 330 having a higher impurity density than the first main electrode region 33a and the second main electrode region 33b is formed in the first main electrode region 33a and the second main electrode region 33b of the second semiconductor layer 31. It is formed deeper than the electrode region 33a and the second main electrode region 33b.
  • a high dose amount of p-type impurity ions is implanted through the openings 311 and 221 by a photolithography method, an ion implantation method, or the like.
  • the photoresist film used as the mask for ion implantation is removed and heat treatment is performed, so that the second semiconductor layer 31 has a contact region 310 and well contacts of the first semiconductor layer (11, 12) as shown in FIG. Contact regions 220 are formed in the regions 22, respectively.
  • a metal such as W or copper (Cu) is embedded in the openings 311, 331, 341, 151, 221 by the CVD method or the plating method.
  • the metal film protruding from the openings 311, 331, 341, 151, 221 and remaining on the interlayer insulating film 35 is planarized and removed by etching back or CMP, and the via plugs 312, 332 and the contact plugs are formed as shown in FIG. 36 and through via plugs 21, 222 are formed.
  • the via plug 312 is electrically connected to the contact region 310 of the second semiconductor layer 31.
  • the via plug 332 is electrically connected to the contact regions 330 of the first main electrode region 33a and the second main electrode region 33b.
  • the contact plug 36 is electrically connected to the gate electrode 34.
  • the through via plug 21 is electrically connected to the charge storage region 15.
  • the through via plug 222 is electrically connected to the contact region 220 of the well contact region 22.
  • a first interlayer insulating film in which the first wiring layer is formed is deposited on the interlayer insulating film 35 by the CVD method or the like. Then, a trench to be the first wiring layer is formed in the interlayer insulating film by using the photolithography method and the dry etching method. After that, a metal film such as a barrier metal and seed Cu is formed on the inner wall of the trench by a sputtering method or the like, and then Cu is deposited by electrolytic plating or the like so as to completely fill the trench. After that, Cu on the first interlayer insulating film is removed by electrolytic polishing, CMP, or the like so that Cu remains only in the trenches, thereby forming a wiring pattern of the first wiring layer 38a.
  • CMP electrolytic polishing
  • a second interlayer insulating film is deposited on the wiring pattern of the first wiring layer 38a by the CVD method.
  • the interlayer insulating film of the second layer, SiO 2 layer system, SiO 2 film system according tetraethoxysilane (TEOS) gas, a low dielectric constant material is applied.
  • TEOS tetraethoxysilane
  • the second interlayer insulating film is selectively opened by using the photolithography method and the dry etching method, and the via plug opening (for the via plug 39a) is formed until just before exposing a part of the wiring pattern of the first wiring layer 38a. ) Is formed.
  • a wiring groove (trench) to be the second wiring layer is formed in the second-layer interlayer insulating film by using a photolithography method, a dry etching method, or the like.
  • the interlayer insulating film that has not reached the first wiring layer 38a at the time of forming the via flag opening is also etched at the same time. Therefore, the via plug opening is completely opened, and the upper surface of the first wiring layer 38a is exposed in the via plug opening.
  • a SiC-based layer such as silicon carbide (SiC), oxygen-added silicon carbide (SiCO), or nitrogen-added silicon carbide (SiCN) is formed as a Cu diffusion prevention layer on the first wiring layer 38a. ing.
  • the SiC-based layer functions as an etching stopper during processing of the second-layer interlayer insulating film. Then, the SiC-based layer that is the etching stopper is etched to form an opening in which the second wiring layer 38b and the via plug 39a are embedded.
  • a metal such as Cu is deposited by the CVD method or the plating method so as to fill the opening, and is planarized by the CMP method or the like, so that the first layer via plug 39a electrically connected to the first wiring layer 38a is formed. And the 2nd wiring layer 38b is formed.
  • Copper (Cu) is generally used as the metal, but is not limited to Cu.
  • a third-layer interlayer insulating film is deposited on the wiring pattern of the second wiring layer 38b formed in the above process by the CVD method. Then, the third layer interlayer insulating film is selectively opened by using the photolithography method and the dry etching method, and the via plug opening (for the via plug 39b) is formed until just before exposing a part of the wiring pattern of the second wiring layer 38b. ) Is formed. After removing the photoresist in the step, a wiring groove (trench) to be a third wiring layer is formed in the third-layer interlayer insulating film by using a photolithography method, a dry etching method, or the like.
  • the interlayer insulating film that has not reached the second wiring layer 38b at the time of forming the via flag opening is also etched at the same time. Therefore, the via plug opening is completely opened, and the upper surface of the second wiring layer 38b is exposed in the via plug opening.
  • a metal such as Cu is deposited by a CVD method, a plating method or the like so as to fill the opening, and is flattened by a CMP method or the like, so that the second layer via plug electrically connected to the second wiring layer 38b is formed. 39b and the third wiring layer 38c are formed.
  • a fourth layer interlayer insulating film is deposited on the formed wiring pattern of the third wiring layer 38c, the fourth layer interlayer insulating film is selectively opened, and the wiring pattern of the third wiring layer 38c is formed. Forming an opening for a via plug (for the via plug 39c) until just before exposing a part thereof. After removing the photoresist, a wiring groove (trench) to be the fourth wiring layer is formed in the fourth interlayer insulating film by using a photolithography method, a dry etching method, or the like. During the processing of the fourth interlayer insulating film, the interlayer insulating film that has not reached the third wiring layer 38c at the time of forming the via flag opening is also etched at the same time.
  • the via plug opening is completely opened, and the upper surface of the third wiring layer 38c is exposed in the via plug opening.
  • a metal such as Cu so as to fill the opening by a CVD method, a plating method or the like and planarizing it by a CMP method or the like.
  • a third layer via plug 39c electrically connected to the third wiring layer 38c and The fourth wiring layer 38d is formed.
  • a multilayer wiring structure in which the wiring pattern of the second wiring layer 38b, the wiring pattern of the third wiring layer 38c, and the wiring pattern of the fourth wiring layer 38d are sequentially embedded on the wiring pattern of the first wiring layer 38a. It is formed as shown in FIG.
  • the method of forming the via plug opening and the wiring opening and then burying the metal at one time has been described.
  • the wiring opening is formed after burying the metal in the via plug opening. It may be a method of doing.
  • the charge storage region 15 of the first semiconductor layer (11, 12), the amplification transistor (33a, 33b, 34) and the reset transistor (not shown) of the second semiconductor layer 31 are connected to the through via plug 21. , And is electrically connected via the wiring pattern of the first wiring layer 38a and the contact plug 36 to construct a source follower (SF) circuit.
  • One of the first main electrode region 33a and the second main electrode region 33b of the amplification transistor (33a, 33b, 34) is connected to the power supply line.
  • the contact region 330 of the second semiconductor layer 31 and the contact region 220 of the well contact region 22 are connected to the ground line.
  • the second semiconductor layer 31 including the first semiconductor layer (11, 12) and the pixel transistor and the wiring layer as illustrated in FIG. 9 is referred to as a “photoelectric conversion element unit”.
  • a logic circuit is constructed on the third semiconductor layer 51 by a normal CMOS manufacturing process.
  • the third semiconductor layer 51 that forms the third substrate 5 includes a large number of transistors that form a logic circuit (hereinafter, “logic circuit transistor”). 52) is formed.
  • a first main electrode region 53a and a second main electrode region 53b are spaced apart from each other above the third semiconductor layer 51 of the third substrate 5 illustrated in FIG. 10A, and the first main electrode region 53a and the second main electrode region 53a are separated from each other.
  • the gate electrode 54 is arranged via a gate insulating film (not shown).
  • the gate electrode 54 and the first main electrode region 53a and the second main electrode region 53b form the logic circuit transistor 52, and the gate electrode 54 is covered with the interlayer insulating film 55.
  • the upper surface of the interlayer insulating film 55 is flattened.
  • a first-layer interlayer insulating film for forming a first wiring layer is deposited on the interlayer insulating film 55 illustrated in FIG. 10A by the CVD method or the like. Then, a trench to be the first wiring layer is formed in the interlayer insulating film by using the photolithography method and the dry etching method. After that, a metal film such as a barrier metal and seed Cu is formed on the inner wall of the trench by a sputtering method or the like, and then Cu is deposited by electrolytic plating or the like so as to completely fill the trench.
  • Cu on the first interlayer insulating film is removed by an electrolytic polishing method, a CMP method, or the like so that Cu remains only in the trench to form a wiring pattern of the first wiring layer 58a.
  • a second layer interlayer insulating film is deposited on the wiring pattern of the first wiring layer 58a by the CVD method. Then, the second interlayer insulating film is selectively opened by using the photolithography method and the dry etching method, and the via plug opening (for the via plug 59a) is formed until just before exposing a part of the wiring pattern of the first wiring layer 58a. ) Is formed.
  • the second layer interlayer insulating film is processed by using a photolithography method, a dry etching method, or the like to form a wiring groove (trench) in which the metal of the second wiring layer 58b is embedded. To do.
  • the interlayer insulating film that has not reached the first wiring layer 58a at the time of forming the via flag opening is also etched at the same time. Therefore, the upper surface of the first wiring layer 58a is exposed in the via plug opening.
  • a metal such as Cu is deposited by a CVD method, a plating method or the like so as to fill the opening, and is flattened by a CMP method or the like, so that the first layer via plug electrically connected to the second wiring layer 58b is formed. 59a and the second wiring layer 58b are formed.
  • a third-layer interlayer insulating film is deposited on the formed second wiring layer 58b wiring pattern, the third-layer interlayer insulating film is selectively opened, and the second wiring layer 58b wiring pattern is formed. Forming an opening for a via plug (for the via plug 59b) until just before exposing a part thereof. After removing the photoresist, a wiring groove (trench) to be the third wiring layer is formed in the third-layer interlayer insulating film by using a photolithography method, a dry etching method, or the like.
  • the interlayer insulating film that has not reached the second wiring layer 58b at the time of forming the via flag opening is also etched at the same time. Therefore, the via plug opening is completely opened, and the upper surface of the second wiring layer 58b is exposed in the via plug opening.
  • a metal is deposited so as to fill the opening by a CVD method, a plating method, or the like, and is planarized by a CMP method or the like, so that the second-layer via plug 59b and the first via plug 59b electrically connected to the second wiring layer 58b are formed.
  • Three wiring layers 58c are formed. As a result, as shown in FIG.
  • a contact region or the like using silicide is formed in the third semiconductor layer 51 illustrated in FIG. 10A and is connected to the wiring of the logic circuit.
  • the third substrate 5 having the logic circuit integrated on the third semiconductor layer 51 is prepared.
  • the third substrate 5 is bonded to the second substrate 3 via the interlayer insulating film 37 and the interlayer insulating film 57 by using the wafer direct bonding technique.
  • the positional relationship among the third semiconductor layer 51, the second semiconductor layer 31, and the first semiconductor layer (11, 12) at this time is that the third semiconductor layer 51, the second semiconductor layer 31, and the first semiconductor layer (11, 12).
  • the photoelectric conversion element portions are inverted and joined so that the arrangement is in the order of).
  • the third substrate 5 and the photoelectric conversion element portion are connected by Cu-Cu connection, and Cu-Cu bonding is performed in each uppermost wiring layer.
  • the respective wirings of the fourth wiring layer 38d of the second substrate 3 and the third wiring layer 58c of the third substrate 5 are directly Cu-Cu bonded, but a wiring layer for Cu-Cu bonding is used.
  • a structure provided separately may be used.
  • a new interlayer insulating film 300 is deposited on the uppermost wiring layer on the second substrate 3 side, and a fourth layer made of Cu is electrically connected to the fourth wiring layer 38d. Via plug 39d and fifth wiring layer 38e are formed.
  • a new interlayer insulating film 500 is deposited on the uppermost wiring layer on the side of the third substrate 5, and a third layer via plug 59c and fourth wiring made of Cu electrically connected to the third wiring layer 58c. Form layer 58d. Then, Cu—Cu bonding may be performed between the fifth wiring layer 38e on the second substrate 3 side and the fourth wiring layer 58d on the third substrate 5 side. Alternatively, oxide film bonding may be performed by bonding the interlayer insulating film 57 of the third substrate 5 and the interlayer insulating film 37 of the second substrate 3.
  • a through silicon via is formed in the subsequent step after the thinning of the first substrate 1, and the wirings of the third substrate 5 and the second substrate 3 are connected through the TSV.
  • the first semiconductor layer (11, 12) is thinned by grinding, polishing, and etching until the bottom pinning layer 13 having a desired thickness remains, thereby forming a light receiving surface.
  • the film thickness of the first semiconductor layer (11, 12) varies depending on the application and material, but when considering the visible light transmission distance of general Si, it becomes about 1 ⁇ m to 10 ⁇ m.
  • a flattening film 18 is formed on the bottom pinning layer 13 of the thinned first semiconductor layer (11, 12) serving as a light-receiving surface, and a color filter 71, a microlens 72, and the like are formed, as shown in FIG.
  • the solid-state imaging device shown in is completed. If necessary, a light shielding portion may be provided between the pixels. Finally, openings of pads which are input/output electrodes for connecting signal lines, power supply lines, ground lines and the like to external wiring are formed. Although not shown, the pad may be formed on either the third substrate 5 or the second substrate 3.
  • the number of layers is not limited to three.
  • two substrates may be bonded together.
  • a logic circuit in which silicide is formed is formed on the second substrate 3.
  • the number of layers may be four or more.
  • the circuit mounted on the third substrate 5 is described as a logic circuit by a general name, the third substrate 5 may have a configuration including a logic circuit, a DRAM, a non-volatile memory, a MEMS and the like. There is no particular limitation.
  • the T-shaped transfer gate structure 16 having the vertical gate 17 is illustrated, but the present invention is not limited thereto.
  • the transfer gate structure may be only the vertical gate 17 and only the planar gate 16h as shown in FIG. Good.
  • the planar gate 16h and the vertical gate 17 may be separately provided and the transfer paths may be connected to each other.
  • the planar gate 16h is used as shown in FIG. 11, it is desirable to form the p + type well contact region 22 as a pinning layer and make the well region 11 shallow so as not to reduce the accumulation of charges.
  • the pixel separating unit 19 may not completely separate the pixels.
  • the termination may be on the side of the charge generation region 12 apart from the well region 11.
  • charge holding unit 23 has been described, but the present invention is not limited to this.
  • another charge holding unit 23c may be provided between the charge holding unit 23 and the charge storage region 15 to form a plurality of charge holding units.
  • the signal charge accumulated by the incident light is temporarily held in the charge holding unit 23, then transferred to the charge holding unit 23c, and temporarily held in the charge holding unit 23c. In this way, a signal charge transfer operation similar to that of the charge coupled device can be performed.
  • FIG. 14 shows pixels in two horizontal rows when the pixels according to the first embodiment are configured to share 2 ⁇ 2 pixels.
  • the first photoelectric conversion unit 10a including the first well region 11a and the first charge generation region 12a includes the first bottom pinning layer 13a and the first side surface. It is provided surrounded by the pinning layer 14a and the first well region 11a.
  • a first transfer gate structure 16a is provided on the upper surface of the first well region 11a, and a first vertical gate 17a is provided so as to penetrate the first well region 11a and reach the first charge generation region 12a.
  • the first charge holding portion 23a is provided between the first transfer gate structure 16a and the first charge storage region 15a.
  • the second semiconductor layer 31 of the second substrate 3 is provided with a pixel transistor having the first main electrode region 33aa, the second main electrode region 33ba, and the first gate electrode 34a, for example, an amplification transistor 32aa.
  • the first charge storage region 15a is electrically connected to the first gate electrode 34a through the first through via plug 21a, the wiring pattern of the first wiring layer 38a of the second substrate 3 and the contact plug 36a.
  • the second photoelectric conversion unit 10b including the second well region 11b and the second charge generation region 12b has the second bottom pinning layer 13b and the second side surface. It is provided so as to be surrounded by the pinning layer 14b and the second well region 11b.
  • the second transfer gate structure 16b is provided on the upper surface of the second well region 11b, and the second vertical gate 17b is provided so as to penetrate the second well region 11b and reach the second charge generation region 12b.
  • the second charge holding portion 23b is provided between the second transfer gate structure 16b and the second charge storage region 15b.
  • the second semiconductor layer 31 of the second substrate 3 is provided with a pixel transistor having a first main electrode region 33ab, a second main electrode region 33bb, and a second gate electrode 34b, for example, an amplification transistor 32ab.
  • the second charge storage region 15b is electrically connected to the second gate electrode 34b of the amplification transistor 32aa through the second through via plug 21b, the wiring pattern of the first wiring layer 38a, and the contact plug 36a.
  • the first pixel, the second pixel, the third pixel (not shown), and the fourth pixel (not shown) are separated by the pixel separating unit 19.
  • FIG. 15 shows an equivalent circuit of the solid-state imaging device shown in FIG.
  • the signals accumulated in the first photoelectric conversion unit 10a, the second photoelectric conversion unit 10b, the third photoelectric conversion unit 10c, and the fourth photoelectric conversion unit 10d.
  • the charges are transferred through the first transfer gate structure 16a, the second transfer gate structure 16b, the third transfer gate structure 16c, and the fourth transfer gate structure 16d to the first charge holding portion 23a and the second transfer gate structure 23a, respectively. It is temporarily held in the charge holding portion 23b, the third charge holding portion 23c, and the fourth charge holding portion 23d.
  • the held charges are transferred to the first charge storage region 15a, the second charge storage region 15b, the third charge storage region 15c, and the fourth charge storage region 15d at predetermined timings, and converted into electric signals. To be done. On the second substrate 3, the converted electric signals are collectively transferred to the amplification transistor 32a and the reset transistor 32c. The electric signal is sent to VSL via the selection transistor 32b at a predetermined timing.
  • FIG. 16 is a plan view showing a layout of the first substrate 1 of a 2 ⁇ 2 pixel 4-pixel sharing unit.
  • FIG. 16 also shows a connecting conductor for wiring.
  • each of the first well region 11a, the second well region 11b, the third well region 11c, and the fourth well region 11d separated by the pixel separating unit 19 has a first penetrating region.
  • the via plug 222a, the second through via plug 222b, the third through via plug 222c, and the fourth through via plug 222d are connected.
  • Each of the first transfer gate structure 16a, the second transfer gate structure 16b, the third transfer gate structure 16c, and the fourth transfer gate structure 16d has a first contact plug 316a, a second contact plug 316b, and a second contact plug 316b.
  • the third contact plug 316c and the fourth contact plug 316d are connected.
  • Each of the first charge holding portion 23a, the second charge holding portion 23b, the third charge holding portion 23c, and the fourth charge holding portion 23d has a first contact plug 323a, a second contact plug 323b, and a second contact plug 323b.
  • the third contact plug 323c and the fourth contact plug 323d are connected.
  • Each of the first charge storage region 15a, the second charge storage region 15b, the third charge storage region 15c, and the fourth charge storage region 15d has a first through via plug 21a, a second through via plug 21b, and a second through via plug 21b.
  • the third through via plug 21c and the fourth through via plug 21d are connected.
  • FIG. 17 is a plan view showing the layout of the second substrate 3, and also shows connection conductors for wiring.
  • the contact plug 333a is connected to the two first main electrode regions 33aa and the second main electrode region 33ba, and the contact plug 36a is connected to the first gate electrode 34a.
  • the contact plug 333b is connected to the first main electrode region 33ab and the second main electrode region 33bb, and the contact plug 36b is connected to the second gate electrode 34b.
  • the contact plug 333c is connected to the first main electrode region 33ac and the second main electrode region 33bc, and the contact plug 36c is connected to the gate electrode 34c.
  • the contact plug 333d is a node that connects the amplification transistor 32a and the selection transistor 32b.
  • the pixel transistors (32a, 32b, 32c) are actually covered with the interlayer insulating film 35.
  • FIG. 18 is a layout of through via plugs, contact plugs, and pixel transistors in which the first substrate 1 shown in FIG. 16 and the second substrate 3 shown in FIG. 17 are stacked.
  • each pixel is separated by the pixel separating unit 19.
  • the first well region 11a to the fourth well region 11d are not separated and share the charge storage region. be able to.
  • FIG. 19 is a layout of the first substrate 1 when the charge storage region 15A is shared. As shown in FIG. 19, the first well region 11 a to the fourth well region 11 d are not separated by the pixel separating section 19.
  • a charge storage region 15A is provided at the center where the four pixels intersect.
  • the through via plug 21A is connected to the central charge storage region 15A.
  • a first contact plug 316a to a fourth contact plug 316d are connected to the first transfer gate structure 16a to the fourth transfer gate structure 16d, respectively, and the first charge holding portion 23a to the fourth charge holding portion 23a are connected to each other.
  • the first contact plug 323a to the fourth contact plug 323d are connected to each of the portions 23d.
  • the charges transferred and held from the first transfer gate structure 16a to the fourth transfer gate structure 16d to the first charge holding unit 23a to the fourth charge holding unit 23d are transferred to the charge storage region 15A in the central portion. To be done.
  • 20 and 21 are layouts of the second substrate 3 and the first substrate 1 and the second substrate 3 which are overlapped with each other when the charge storage region 15A shown in FIG. 19 is shared.
  • the layout of the second substrate 3 is similar to that of FIG.
  • the overlapping layout of the first substrate 1 and the second substrate 3 is different from FIG. 18 in that only one through via plug 21A connected to the charge storage region 15A is provided. In this way, sharing the charge storage region 15A simplifies the layout and simplifies the formation of the connection conductor.
  • the solid-state imaging device is a through connection conductor 43 made of metal such as Cu or W electrically connected to the charge storage region 15, and this through connection conductor 43.
  • the through connection conductor 43 is connected to the gate electrode 34 of the pixel transistor 32 such as an amplification transistor through the wiring pattern of the first wiring layer 38a formed in the interlayer insulating film 37 of the second substrate 3 and the contact plug 36. It is a via plug.
  • the charge holding portion 41 is formed on the second semiconductor layer 31 of the second substrate 3 so as to contact the insulating film 42.
  • ⁇ is the dielectric constant of the insulating film 42
  • S is the surface area of the through-connection conductor 43 that is a metal
  • d is the distance between the through-connection conductor 43 and the second semiconductor layer 31.
  • the distance d between the through-connection conductor 43, which is a through-via plug, and the second semiconductor layer 31 is the thickness of the insulating film 42 in the example shown in FIG.
  • the surface area S can be adjusted by changing the shape of the through connection conductor 43.
  • the dielectric constant of the dielectric material can be adjusted.
  • the capacity of the charge holding portion 41 of the insulating film 42 in contact with the interlayer insulating film 20 and the interlayer insulating film 35 is extremely small. Therefore, the wiring capacitance C V of the charge holding unit 41 is determined at the portion where the charge holding unit 41 contacts the second semiconductor layer 31.
  • the charge holding portion 41 may penetrate through the interlayer insulating film 35 so as not to contact the second semiconductor layer 31.
  • the wiring capacitance C V of the charge holding portion 41 is given by the series connection of the capacitance of the insulating film 42 and the capacitance of the interlayer insulating film 35 in the region where the through-connection conductor 43 faces the second semiconductor layer 31. Therefore, the wiring capacitance C V of the charge holding portion 41 can be adjusted by selecting the dielectric constant or the thickness of the insulating film 42.
  • the parameter that governs the photoelectric conversion efficiency is the parasitic capacitance C FD of the charge storage region.
  • the photoelectric conversion efficiency to voltage in the charge storage region changes with the parasitic capacitance C FD of the charge storage region.
  • the conversion efficiency is inversely proportional to the parasitic capacitance C FD .
  • the parasitic capacitance C FD By reducing the parasitic capacitance C FD , the conversion efficiency can be increased, the sensitivity can be increased, and a high SN ratio can be realized.
  • the parasitic capacitance C FD is increased, the conversion efficiency is decreased, the operation can be performed at high illuminance, and the dynamic range can be increased.
  • the effective capacitance C EFF of the charge storage region 15 can be adjusted in a wide range. Therefore, the conversion efficiency can be adjusted in a wide range and the dynamic range can be adjusted. Further, similarly to the solid-state imaging device according to the first embodiment, if a capacitor electrode is provided in a part of the charge holding unit 41, the wiring capacitance C V of the charge holding unit 41 depends on the magnitude of the voltage applied to the capacitor electrode. It is also possible to make variable.
  • the manufacturing method of the solid-state imaging device according to the second embodiment will be mainly described with reference to FIGS. It should be noted that the method of forming the charge holding portion 41 described below is an example, and can be realized by various manufacturing methods other than this, including this modified example, within the scope of the spirit described in the claims. Of course.
  • the interlayer insulating film 35 and the interlayer insulating film 20 are penetrated by the photolithography method, the RIE method, or the like so as not to contact the second semiconductor layer 31, and reach the charge storage region 15 formed in the well region 11.
  • the opening 241 is formed.
  • an opening 341 that penetrates the interlayer insulating film 35 and reaches the gate electrode 34 of the pixel transistor 32 is formed.
  • the insulating film 42s is deposited on the bottom surfaces and side surfaces of the openings 241, 341 and the surface of the interlayer insulating film 35.
  • the insulating film 42s formed on the bottoms of the openings 241 and 341 is removed by etching back.
  • the through connection conductor 43 made of a conductor such as W is embedded in the opening 241 through the insulating film 42 by the CVD method, the chemical mechanical polishing (CMP) method, or the like.
  • the contact plug 36 which is a conductor, is embedded in the opening 341 and electrically connected to the gate electrode 34.
  • the wiring pattern of the first wiring layer 38A embedded in the opening provided in the interlayer insulating film 37s is electrically connected to the feed-through conductor 43 of the charge holding portion 41 and the gate electrode 34 of the pixel transistor 32. It is provided so as to be connected to. In this way, the parasitic capacitance C FD of the charge storage region 15 and the wiring capacitance C V of the charge holding portion 41 can be formed.
  • FIG. 27 shows an equivalent circuit of the solid-state imaging device according to the second embodiment.
  • the parasitic capacitance C FD of the charge storage region 15 and the wiring capacitance C V of the charge holding unit 41 are connected in parallel.
  • the wiring capacitance C V it is possible to adjust the conversion efficiency.
  • the effective capacitance C EFF can be adjusted by using a high dielectric constant material and a low dielectric constant material with a SiO 2 film as a standard as the insulating film 42 of the charge holding portion 41.
  • the effective capacitance C EFF can be adjusted by appropriately selecting the film thickness of the insulating film 42.
  • the effective capacitance C EFF is adjusted by one charge holding unit 41, but the effective capacitance C EFF cannot be changed after manufacturing.
  • the plurality of charge holding portions 41A, 41B, and 41C electrically connected to the charge storage region 15 may have different effective capacitances C EFF .
  • an insulating film 42A made of a high dielectric constant material is used for the charge holding part 41A
  • an insulating film 42B made of a standard SiO 2 film is used for the charge holding part 41B
  • an insulating film 42C made of a low dielectric constant material is used for the charge holding part 41C.
  • the through-connection conductor 43A of the charge holding portion 41A is connected to the gate electrode 34A of the pixel transistor 32A via the wiring pattern of the first wiring layer 38A and the contact plug 36A.
  • the penetrating conductor 43B of the charge holding portion 41B is connected to the gate electrode 34B of the pixel transistor 32B via the wiring pattern of the second wiring layer 38B and the contact plug 36B.
  • the through-connection conductor 43C of the charge holding portion 41C is connected to the gate electrode 34C of the pixel transistor 32C via the wiring pattern of the third wiring layer 38C and the contact plug 36C.
  • the effective capacitance C EFF can be adjusted by appropriately selecting the pixel transistors 32A, 32B, and 32C under the control of the logic circuit. Note that the film thickness of the insulating films 42A, 42B, and 42C may be changed instead of the dielectric constant.
  • FIG. 29 shows a structure in which the effective capacitance C EFF is adjusted by the switching transistors 45A, 45B and 45C.
  • FIG. 30 shows an equivalent circuit of the solid-state imaging device shown in FIG.
  • Charge holding portion 41A, 41B, 41C of the insulating film 42A, 42B, 42C have different wiring capacitance C VA by changing the dielectric material or thickness, C VB, a C VC.
  • the charge holding portion 41A is electrically connected to one main electrode region of the switching transistor 45A by a wiring pattern of the first wiring layer 38A, and is electrically connected to the other main electrode region by a wiring 47.
  • the charge holding portion 41B is electrically connected to one main electrode region of the switching transistor 45B by a wiring pattern of the second wiring layer 38B, and is electrically connected to the other main electrode region by a wiring 47.
  • the charge holding portion 41C is electrically connected to one main electrode region of the switching transistor 45C by a wiring pattern of the third wiring layer 38C, and is electrically connected to the other main electrode region by a wiring 47.
  • the wiring 47 is electrically connected to the gate electrode of the pixel transistor 32.
  • the effective capacitance C EFF can be adjusted by appropriately switching the switching transistors 45A, 45B, and 45C.
  • FIG. 31 is a layout of the first substrate 1 when the charge storage region 15 is shared. As shown in FIG. 31, the charge storage region 15 is provided in the central portion where the four pixels intersect.
  • the charge holding regions 41A, 41B, and 41C are connected to the charge storage region 15.
  • a first contact plug 316a to a fourth contact plug 316d are connected to each of the first transfer gate structure 16a to the fourth transfer gate structure 16d structure.
  • the charges transferred from the first transfer gate structure 16a structure to the fourth transfer gate structure 16d to the charge storage region 15 are transferred from the charge storage region 15 to the pixel transistor 32.
  • the three charge holding units 41A, 41B, and 41C are used, but two or four or more capacitors may be used.
  • an image pickup apparatus 101 mounted on an electronic apparatus using the solid-state image pickup apparatus according to the first and second embodiments of the present disclosure has an optical system 102, an image pickup element 103, a logic circuit 104, and a monitor. 105 and a memory 106.
  • the imaging device 101 can capture a still image and a moving image.
  • the optical system 102 has one or a plurality of lenses.
  • the optical system 102 guides incident light from a subject to the image sensor 103 and forms an image on the light receiving surface of the image sensor 103.
  • the solid-state imaging device according to the first and second embodiments can be used as the imaging element 103.
  • electric charges are accumulated for a certain period according to the image formed on the light receiving surface via the optical system 102.
  • the signal charge accumulated in the image sensor 103 is converted into an electric signal.
  • the converted electric signal is output to the logic circuit 104.
  • the logic circuit 104 performs various signal processing on the electric signal output from the image sensor 103 to create image data.
  • the image data created by the logic circuit 104 can be displayed by the monitor 105. Further, the image data can be stored in the memory 106.
  • the global shutter function can be realized, the conversion efficiency is switched, and the sensitivity or the dynamic range is adjusted. can do.
  • the photoelectric conversion unit 10 is not limited thereto.
  • a compound semiconductor can be applied as the photoelectric conversion unit.
  • III-V group compound semiconductors such as gallium arsenide (GaAs), aluminum gallium arsenide (AlGaAs), indium gallium arsenide (InGaAs), and indium antimony (InSb) can be used as the photoelectric conversion unit in the infrared region.
  • II-VI compound semiconductors such as cadmium mercury telluride (HgCdTe) can be used as the photoelectric conversion part in the infrared region.
  • II-VI compound semiconductors such as cadmium tellurium (CdTe) can be used as the photoelectric conversion part in the X-ray region.
  • the present disclosure may have the following configurations.
  • a photoelectric conversion unit that converts an optical signal into a signal charge, A transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge; A charge storage region in which the signal charge is transferred by the transfer gate structure, A charge holding portion having a capacitor structure that is electrically connected to the charge storage region and stores the signal charge;
  • An amplification transistor in which a control electrode is electrically connected to the charge storage region, Equipped with The photoelectric conversion unit, the transfer gate structure, and the charge storage region are provided on a first substrate, The amplification transistor is provided on the second substrate, A photoelectric conversion element in which the first substrate and the second substrate are stacked.
  • the photoelectric conversion element according to (1) wherein the charge holding unit connected to the input side of the charge storage region is provided on the first substrate.
  • the photoelectric conversion unit includes a first conductivity type well region and a second conductivity type charge generation region forming a pn junction with the well region.
  • the charge holding portion includes a buried capacitance region formed of a pn junction provided on a surface of the well region opposite to a surface in contact with the charge generation region, and an insulating film provided on a surface of the charge generation region.
  • the photoelectric conversion element according to (2) above including an electrode provided on the insulating film.
  • the photoelectric conversion element according to (1) wherein the charge holding unit connected to the output side of the charge storage region is provided in a part of an electric path from the first substrate to the second substrate.
  • the photoelectric conversion unit includes a first conductivity type well region and a second conductivity type charge generation region forming a pn junction with the well region.
  • the charge storage region is provided on a surface of the well region opposite to a surface in contact with the charge generation region, 5.
  • the photoelectric conversion device according to (4) further including a through connection conductor that penetrates a junction interface between the first substrate and the second substrate and electrically connects the control electrode of the amplification transistor and the charge storage region. Conversion element.
  • the charge holding portion includes the through-connection conductor, an insulating film provided around the through-connection conductor, and a semiconductor layer of the second substrate facing the through-connection conductor via the insulating film.
  • the photoelectric conversion element as described in (5).
  • a photoelectric conversion unit that converts an optical signal into a signal charge
  • a transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge
  • a charge storage region in which the signal charge is transferred by the transfer gate structure,
  • a charge holding portion having a capacitor structure that is electrically connected to the charge storage region and stores the signal charge
  • An amplification transistor in which a control electrode is electrically connected to the charge storage region,
  • a plurality of pixels having The photoelectric conversion unit, the transfer gate structure, and the charge storage region are provided on a first substrate,
  • the amplification transistor is provided on a second substrate,
  • a solid-state imaging device in which the first substrate and the second substrate are stacked.
  • the solid-state imaging device wherein the charge holding unit connected to the input side of the charge storage region is provided on the first substrate.
  • the photoelectric conversion unit includes a first conductivity type well region and a second conductivity type charge generation region forming a pn junction with the well region.
  • the charge holding portion includes a buried capacitance region formed of a pn junction provided on a surface of the well region opposite to a surface in contact with the charge generation region, and an insulating film provided on a surface of the charge generation region.
  • the solid-state imaging device including: an electrode provided on the insulating film.
  • the solid-state imaging device wherein the charge holding unit connected to the output side of the charge storage region is provided in a part of an electric path from the first substrate to the second substrate.
  • the photoelectric conversion unit includes a first conductivity type well region and a second conductivity type charge generation region forming a pn junction with the well region.
  • the charge storage region is provided on a surface of the well region opposite to a surface in contact with the charge generation region,
  • the solid according to (12) further including a through connection conductor that penetrates a junction interface between the first substrate and the second substrate and electrically connects the control electrode of the amplification transistor and the charge storage region. Imaging device.
  • the charge holding portion includes the through-connection conductor, an insulating film provided around the through-connection conductor, and a semiconductor layer of the second substrate facing the through-connection conductor via the insulating film.
  • the solid-state imaging device according to any one of (9) to (14), which has a three-layer laminated structure.
  • a photoelectric conversion unit that converts an optical signal into a signal charge
  • a transfer gate structure that is connected to the photoelectric conversion unit and transfers the signal charge
  • a charge storage region in which the signal charge is transferred by the transfer gate structure,
  • a charge holding portion that is electrically connected to the charge storage region and stores the signal charge
  • An amplification transistor in which a control electrode is electrically connected to the charge storage region,
  • a plurality of pixels having The photoelectric conversion unit, the transfer gate structure, and the charge storage region are provided on a first substrate,
  • the amplification transistor is provided on a second substrate
  • An electronic device including a solid-state imaging device in which the first substrate and the second substrate are stacked.

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Abstract

占有面積を縮小し、変換効率及びダイナミックレンジの調整の可能な光電変換素子を提供する。光信号を信号電荷に変換する光電変換部と、光電変換部に接続され、信号電荷を転送する転送ゲート構造と、信号電荷が転送ゲート構造によって転送される電荷蓄積領域と、電荷蓄積領域に電気的に接続され、信号電荷を格納するキャパシタ構造の電荷保持部と、電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタとを備える。光電変換部、転送ゲート構造、電荷蓄積領域が、第１基板に設けられ、増幅トランジスタが第２基板に設けられ、第１基板と第２基板が積層されている。

Description

光電変換素子、固体撮像装置及び電子機器
　本開示は、光電変換素子、固体撮像装置及び電子機器に関し、特にＣＭＯＳを用いる裏面照射型の光電変換素子、この光電変換素子を画素として配列した固体撮像装置及びこの固体撮像装置を用いた電子機器に関する。
　固体撮像装置であるＣＭＯＳ固体撮像装置（ＣＩＳ）は、複数の画素を配列した画素アレイと、画素アレイの周辺に配置されて、信号処理を行うロジック回路から構成されている。画素アレイを構成する各画素は、フォトダイオード（ＰＤ）による受光部及び画素内にＰＤに隣接して配置される増幅トランジスタ等の活性素子（以下において「画素トランジスタ」という。）を含む。セルサイズの縮小に伴い、画素アレイ及びロジック回路等の各機能部が縮小化されている。いわゆる半導体装置の縮小化で、画素トランジスタやロジック回路等はある程度の縮小は可能である。
　しかし、受光部については、光を取り込む面積（あるいは体積）の縮小化は固体撮像装置の特性を大きく損なうことになる。このような観点から、画素アレイにおいて、画素サイズの縮小化についてはＰＤの大きさをできる限り確保し、画素内に配置される画素トランジスタ等を縮小するような形で進んでいる。ＰＤと同様に縮小化が難しい機能素子としては画素内に配置される増幅トランジスタがある。増幅トランジスタもサイズの縮小化は、ノイズ低減とトレードオフの関係にある。このように、画素サイズの縮小化は、各機能部の二次元配置に対して、大きな障壁になっている。
　このような問題を解決するために、近年、ＰＤや画素トランジスタ等を集積化した半導体基板とロジック回路を集積化した半導体基板に分割し、２つの半導体基板を積層する積層構造が提案されている（特許文献１参照）。特許文献１では、画素領域を形成した半導体基板と、ロジック回路を形成した半導体基板とを貼り合わせて裏面照射型の固体撮像装置を構成している。
　このように、半導体基板が積層化されることにより、半導体基板の半導体領域に形成される機能部は従来の約２倍の面積領域に形成することができる。半導体領域が拡大されることにより、他の機能を搭載する領域が増加する。
　半導体領域の有効利用は固体撮像装置の用途を拡大することに寄与し、固体撮像装置技術発展に欠かせない技術進歩を歩めるようになる。
特開２０１０－２４５５０６号公報
　本開示はこのような従来技術の問題点を解決するために成されたものであり、占有面積を縮小し、変換効率及びダイナミックレンジの調整の可能な光電変換素子、この光電変換素子を画素として配列し、且つ半導体基板の面積資産を有効利用した、高解像度の固体撮像装置及びこの固体撮像装置を用いた電子機器を提供することを目的とする。
　本開示の第１の態様は、光信号を信号電荷に変換する光電変換部と、光電変換部に接続され、信号電荷を転送する転送ゲート構造と、信号電荷が転送ゲート構造によって転送される電荷蓄積領域と、電荷蓄積領域に電気的に接続され、信号電荷を格納する電荷保持部と、電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、を備え、光電変換部、転送ゲート構造、電荷蓄積領域が、第１基板に設けられ、増幅トランジスタが第２基板に設けられ、第１基板と第２基板が積層されている光電変換素子であることを要旨とする。
　本開示の第２の態様は、光信号を信号電荷に変換する光電変換部と、光電変換部に接続され、信号電荷を転送する転送ゲート構造と、信号電荷が転送ゲート構造によって転送される電荷蓄積領域と、電荷蓄積領域に電気的に接続され、信号電荷を格納する電荷保持部と、電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、を備える画素が、複数個配列され、光電変換部、転送ゲート構造、電荷蓄積領域が、第１基板に設けられ、増幅トランジスタが第２基板に設けられ、第１基板と第２基板が積層されている固体撮像装置であることを要旨とする。
　本開示の第３の態様は、光信号を信号電荷に変換する光電変換部と、光電変換部に接続され、信号電荷を転送する転送ゲート構造と、信号電荷が転送ゲート構造によって転送される電荷蓄積領域と、電荷蓄積領域に電気的に接続され、信号電荷を格納する電荷保持部と、電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、を有する画素が、複数個配列され、光電変換部、転送ゲート構造、電荷蓄積領域が、第１基板に設けられ、増幅トランジスタが、第２基板に設けられ、第１基板と第２基板が積層されている固体撮像装置を含む電子機器であることを要旨とする。
本開示が適用される固体撮像素子としてＣＭＯＳイメージセンサの構成を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の画素の等価回路の一例を示す図である。 本開示の第１実施形態に係る固体撮像装置の一例を示す断面概略図である。 本開示の第１実施形態に係る固体撮像装置に用いる電荷保持部の他の例を示す断面概略図である。 本開示の第１実施形態に係る固体撮像装置に用いる接続電極配線の一例を示す断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図４に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図５に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図６に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図７に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図８に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の一例を説明する図９に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の工程の他の例を説明する図９に引き続く断面概略図である。 本開示の第１実施形態に係る固体撮像装置の他の例を示す断面概略図である。 本開示の第１実施形態に係る固体撮像装置の他の例を示す断面概略図である。 本開示の第１実施形態に係る固体撮像装置の他の例を示す断面概略図である。 本開示の第１実施形態の第２変形例に係る固体撮像装置の２×２画素共有の２画素分の一例を示す断面概略図である。 図１４に示した固体撮像装置の画素の等価回路の一例を示す図である。 図１４に示した固体撮像装置の画素のレイアウトの一例を示す図である。 図１４に示した固体撮像装置の画素トランジスタのレイアウトの一例を示す図である。 図１６及び図１７に示したレイアウトの重ね合わせを示す図である。 図１２に示した固体撮像装置の構造を用いて２×２画素共有において、電荷蓄積領域を共有する場合の２画素分の画素のレイアウトの一例を示す図である。 図１２に示した固体撮像装置の構造を用いて２×２画素共有において、電荷蓄積領域を共有する場合の２画素分の画素トランジスタのレイアウトの一例を示す図である。 図１９及び図２０に示したレイアウトの重ね合わせを示す図である。 本開示の第２実施形態に係る固体撮像装置の一例を示す断面概略図である。 本開示の第２実施形態に係る固体撮像装置の他の例を示す断面概略図である。 図２３に示した固体撮像装置の製造方法の工程の一例を説明する断面概略図である。 図２３に示した固体撮像装置の製造方法の工程の一例を説明する図２４に引き続く断面概略図である。 図２３に示した固体撮像装置の製造方法の工程の一例を説明する図２５に引き続く断面概略図である。 本開示の第２実施形態に係る固体撮像装置の画素の等価回路の一例を示す図である。 本開示の第２実施形態の第１変形例に係る固体撮像装置の一例を示す断面概略図である。 本開示の第２実施形態の第２変形例に係る固体撮像装置の一例を示す断面概略図である。 本開示の第２実施形態の第２変形例に係る固体撮像装置の画素の等価回路の一例を示す図である。 本開示の第２実施形態の第２変形例に係る固体撮像装置の画素のレイアウトの一例を示す図である。 本開示の第１及び第２実施形態に係る固体撮像装置を用いた電子機器の一例を示す構成概略図である。
　本開示の第１及び第２実施形態の説明に用いられる図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の第１及び第２実施形態の説明における光電変換基板等の上下等の方向の定義は、単に説明の便宜上の単なる選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
　（第１実施形態）
　＜固体撮像装置の構成＞
　図１に示すように、固体撮像装置は、画素アレイ部９１、及び、画素アレイ部９１を駆動する駆動部９３を備える。駆動部９３は、カラム処理部９４、水平駆動部９５、及び垂直駆動部９７を備える。駆動部９３の動作は、図示せぬ制御回路によって制御される。画素アレイ部９１、カラム処理部９４、水平駆動部９５、垂直駆動部９７は、図示せぬ半導体基板上に形成されている。固体撮像装置は、更に、信号処理部９９を備える。
　画素アレイ部９１は、光電変換部と、光電変換された電荷が転送される浮遊拡散領域（電荷蓄積領域）とを有する画素９２がマトリクス状に配列されて成る。各画素９２は、行ごとに、制御線９８を介して垂直駆動部９７に接続される。また、各画素９２は、列ごとに、垂直信号線（ＶＳＬ）９６を介してカラム処理部９４に接続される。
　画素アレイ部９１には、図示せぬ光学系により集光される光が入射する。画素９２は、受光する光の光量に応じたレベルの画素信号を出力する。画素信号によって、被写体の画像が構成される。
　画素９２は、フォトダイオード（ＰＤ）等から成る光電変換部、光電変換部からの電荷が転送される浮遊拡散領域（電荷蓄積領域）、及び、画素を駆動するための画素トランジスタから構成される。例えば、これらの構成要素が、ｎ型の半導体基板に設けられたｐ型ウェル内に形成されている構成とすることができる。なお、本開示では、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタ等が画素トランジスタとして定義される。
　画素アレイ部９１には、各画素行に対応して制御線９８が形成されている。垂直駆動部９７は、画素アレイ部９１の画素９２を行ごとに順次駆動するための駆動信号を、制御線９８を介して画素９２に供給する。尚、図示の都合上、図１では画素行毎に１本の制御線９８を示した。実際には１つの画素行に対応して、複数の制御線が配される。
　また、画素アレイ部９１には、各画素列に対応してＶＳＬ９６が形成されている。画素９２から出力される信号（信号レベル、リセットレベル）は、ＶＳＬ９６を介して、カラム処理部９４に送られる。カラム処理部９４は、画素９２から出力される信号に基づいて２重サンプリング（Double Data Sampling：ＤＤＳ）を施した後、Ａ／Ｄ変換を行う。カラム処理部９４は、画素列ごとに並列的にＤＤＳ処理を行う構成とすることができる。
　カラム処理部９４は、水平駆動部９５からの駆動信号によって動作する。水平駆動部９５は、シフトレジスタやアドレスデコーダなどの論理回路によって構成されている。画素アレイ部９１に配置される複数の画素列ごとに順次、カラム処理部９４から画素信号が信号処理部９９に出力される。
　信号処理部９９は、例えば、カラム処理部９４からの画素信号に対して種々の信号処理を施し、画像出力として生成する。信号処理部９９は、例えば、画素アレイ部９１が形成される半導体基板に一体として形成されていてもよいし、別の基板に設けられていてもよい。更には、信号処理部９９はＤＳＰやソフトウェアによる処理であってもよい。
　垂直駆動部９７は、シフトレジスタやアドレスデコーダなどの論理回路によって構成され、画素アレイ部９１の各画素９２を、全画素同時あるいは行単位で駆動する。具体的には、画素９２のリセット、露光、電荷の転送は全画素同時で行い、読み出しは行単位で行うように駆動する。
　一括リセットと一括露光によって、所謂グローバル露光が行われる。また、読出し走査は、画素アレイ部９１の画素９２を行単位で順に選択走査する。本開示では、画素アレイ部９１の画素９２を行毎に順次走査して全画素の読み出しを行う期間内に、全画素の光電変換部を初期化し、次いで、全画素において同時に光電変換部での信号電荷の蓄積を行うことによってグローバル露光を行う。光電変換部を初期化して新たに露光を開始してから転送を行うまでの期間が露光期間（光電荷の蓄積期間）となる。
　＜固体撮像装置の構造＞
　図２は、第１実施形態の係る固体撮像装置の画素９２の等価回路の一例を示す。図２に示すように、アノードが接地された光電変換部（ＰＤ）１０が、転送トランジスタとして機能する転送ゲート構造１６を介して電荷保持部２３に接続される。電荷保持部２３は電荷蓄積領域（浮遊拡散領域）１５に接続される。電荷蓄積領域１５は、リセットトランジスタ３２ｃのソース電極と増幅トランジスタ３２ａのゲート電極に接続される。増幅トランジスタ３２ａのソース電極が選択トランジスタ３２ｂのドレイン電極に接続される。選択トランジスタ３２ｂのソース電極が垂直信号線（ＶＳＬ）９６に接続される。増幅トランジスタ３２ａ及びリセットトランジスタ３２ｃのそれぞれのドレイン電極が電源Ｖｄｄに接続される。
　第１実施形態の係る固体撮像装置は、図３Ａに示すように、第１基板１にキャパシタ構造の電荷保持部２３を備える。電荷保持部２３はＭＯＳ型キャパシタで構成される。容量素子である電荷保持部２３は、ウェル領域１１の中に設けられたｐｎ接合を有する埋込容量領域２４、埋込容量領域２４の上面に設けられたキャパシタ絶縁膜２３０、及びキャパシタ絶縁膜２３０の上面に設けられたキャパシタ電極２３１を有する。埋込容量領域２４は、キャパシタ絶縁膜２３０の下面に設けられたｎ-型の第１埋込領域２４Ａ、及び第１埋込領域２４Ａに埋め込まれたｐ+型の第２埋込領域２４Ｂを有する。第１埋込領域２４Ａ、第２埋込領域２４Ｂ及びウェル領域１１によってキャパシタの主要部が構成される。図２には、図３Ａに示す電荷保持部２３の等価回路をＭＯＳＦＥＴ類似のシンボルで示すが、転送ゲート構造１６で読みだされた信号電荷が、ウェル領域１１の半導体層の中を通して、電荷保持部２３で一時的に保持される。電荷保持部２３で保持された信号電荷は、電荷保持部２３から電荷蓄積領域１５へ導かれる。そして、信号電荷は、貫通接続導体（貫通ビアプラグ）２１を通して、第２基板３の画素トランジスタ、例えば、増幅トランジスタ３２ａのゲート電極３４に転送される。電荷保持部２３にはキャパシタ電極２３１が設けられ、所望のタイミングでオンオフが繰り返され、転送のタイミングを計ることができる。そのため、各画素において電荷保持部２３で保持した信号電荷を一括して同時にそれぞれの電荷蓄積領域１５に転送することができ、グローバルシャッタ機能を実現することが可能となる。
　第１実施形態では、信号電荷を蓄積する機能を有する電荷保持部２３を備えることにより電荷蓄積領域１５に蓄積される信号電荷の量を増大できる。このため、非常に強い光が入射した場合においても、電荷保持部２３を電荷蓄積領域１５の補助的な蓄積領域として用いることにより、ダイナミックレンジを拡大することができる。また、電荷保持部２３に蓄えられた暗電流に起因する電荷や余分な信号電荷は、リセットトランジスタ３２ｃを介して放出できるので、グローバルシャッタ機能を固体撮像装置に持たせることができる。その結果、通常のＣＭＯＳ固体撮像装置で採用されるローリングシャッタにおいて見られるような絵の流れなどを抑制し、高精細な絵作りが可能になる。図３Ａに例示した埋込容量領域２４、キャパシタ絶縁膜２３０及びキャパシタ電極２３１を有する電荷保持部２３の構造は、キャパシタ電極２３１に印加する電圧の大きさで可変容量キャパシタとして機能させることも可能である。例えば、図３Ｂに示すように、ｐ+型の第２埋込領域２４Ｂを省略して、ｎ-型の埋込容量領域２４だけとしてもよい。このため、電荷蓄積領域１５での電圧への変換効率を埋込容量領域２４の容量を変化させることにより調整するモードでの動作も可能である。更に、電荷保持部２３にＭＯＳトランジスタ（より一般的には「ＭＩＳトランジスタ」）と同様な増幅機能を持たせれば、キャパシタ電極２３１に印加する電圧の大きさで電荷保持部２３から電荷蓄積領域１５に転送される信号電荷の量を調整するモードも可能である。なお、図３Ａでは単画素を示しているが、共有された画素でもよい。また、第１実施形態に係る固体撮像装置の縦型ゲート１７がない転送ゲート構造で、電荷保持部２３を設けた構造であってもよい。
　また、第１実施形態に係る固体撮像装置は、図３Ａに示すように、第１基板１と、第２基板３と、第３基板５の３つの基板が積層している。第１基板１にはマトリクス状に配列された複数の光電変換部１０が設けられ、光電変換により信号電荷を生成する。第２基板３には光電変換部１０からの信号電荷を処理する画素回路が集積され、画素信号を出力する。第３基板５には画像処理及び信号処理等の機能を有するロジック回路が集積され、画素信号を処理して画像を出力する。第１基板１と第２基板３とは層間絶縁膜２０を介して貼り合わせられ、第２基板３と第３基板５とは、層間絶縁膜５７を介して貼り合わせられている。第１基板１は、第１基板１の裏面（図３Ａでは上面）側から入射する入射光Ｌを受光する裏面照射型である。ロジック回路は、積層された第３基板において、画素領域と重なる位置に設けても、画素領域外の周辺領域に設けてもよい。また、ロジック回路を第１及び第２基板において、画素領域外の周辺領域に設けてもよい。なお、３つの基板には便宜上序数詞を用いて説明しているが、各基板の順序を規定するものではなく、必要に応じて違う順序で説明することもできる。
　図３Ａの最上層をなす第１基板１中にフォトダイオード（ＰＤ）を構成する光電変換部１０が複数マトリクス状に設けられている。光電変換部１０が固体撮像装置のそれぞれの画素の領域を定義する要部の一つをなしている。第１基板１の半導体層（第１半導体層）（１１，１２）にはシリコン（Ｓｉ）ウェハ等の半導体基板を用いることができる。図３Ａでは第１基板１の一部の断面図として、連続配置された光電変換部１０の内の一つを例示している。図３Ａの配置で光電変換部１０の上方には、平坦化膜１８と、カラーフィルタ（ＣＦ）７１及びマイクロレンズ７２等からなる入射部７とが設けられている。マイクロレンズ７２、カラーフィルタ７１、及び平坦化膜１８を順次介して入射した入射光Ｌを、光電変換部１０で受光して光電変換が行われる。
　図３Ａに例示した構造では、光電変換部１０は、第１導電型（ｐ型）のウェル領域１１とウェル領域１１の上にウェル領域１１と接して設けられた第２導電型（ｎ型）の電荷生成領域１２とでｐｎ接合を構成している。光電変換部１０は更に、電荷生成領域１２の上に電荷生成領域１２に接して設けられたｐ+型の底部ピニング層１３と、電荷生成領域１２の側壁を囲むｐ+型の側面ピニング層１４を含む。光電変換部１０の電荷生成領域１２が、電荷（電子）を生成するＰＤの一部として機能している。つまり、光電変換部１０は、正孔蓄積ダイオード（ＨＡＤ（登録商標））構造になっており、電荷生成領域１２の上面側の底部ピニング層１３との界面、側面側の側面ピニング層１４との界面、及びウェル領域１１との界面において、暗電流の発生を抑制することができる。
　第１基板１の内部には、マトリクス状に配置された複数の画素のそれぞれの間を電気的に分離する画素分離部１９が設けられている。この画素分離部１９で区画された複数の領域のそれぞれに、光電変換部１０が設けられている。図３Ａの配向において、上面側から固体撮像装置を見た場合、画素分離部１９は、例えば、複数の画素の間に介在するように格子状に形成されている。画素分離部１９をなす格子の形状は矩形格子に限定されるものではなく、六角形のハニカム格子等他のトポロジでも構わない。画素となる光電変換部１０は、この画素分離部１９で格子状に区画されたそれぞれの領域内に配置されている。
　本開示の第１実施形態に係る固体撮像装置の各画素は各画素の光電変換部１０から信号電荷を転送する縦型ゲート１７を含むＴ字状の転送ゲート構造１６を更に備える。転送ゲート構造１６は、図３Ａに示した配向ではウェル領域１１の下面に接したゲート絶縁膜１６０及びゲート絶縁膜１６０に下側から接する平面ゲート電極１６１を有する。縦型ゲート１７は、ウェル領域１１を貫通して電荷生成領域１２に達するように設けられた溝の底面及び側面にゲート絶縁膜１６０から延在するゲート絶縁膜１７０が設けられ、ゲート絶縁膜１７０を介して縦型ゲート電極１７１が平面ゲート電極１６１から延在するように埋め込まれている。ゲート絶縁膜１６０，１７０には、シリコン酸化膜（ＳｉＯ2）等の絶縁膜が用いられる。平面ゲート電極１６１及び縦型ゲート電極１７１には、不純物を添加した多結晶（ポリ）シリコン（ｐ－Ｓｉ）や高融点金属等の導体が用いられる。光電変換部１０の下方において、ウェル領域１１の下面側には、転送ゲート構造１６を介して、各画素の光電変換部１０から転送された信号電荷を一時蓄積する電荷蓄積領域１５が、ウェル領域１１の下部に埋め込まれている。電荷蓄積領域１５は浮遊拡散領域等の電気的に浮遊状態となった半導体領域で構成されている。更にウェル領域１１の下面の一部、電荷蓄積領域１５の下面の一部、及び転送ゲート構造１６の下面を覆うように層間絶縁膜２０が形成されている。
　図３Ａにおいて底部ピニング層１３の上には底部ピニング層１３に接して平坦化膜１８が設けられている。本開示に係る固体撮像装置は裏面照射型であるので、平坦化膜１８は、ＳｉＯ2等の光を透過する絶縁材料を用いて形成されている。画素分離部１９は、掘り込んだ画素分離溝の内側を絶縁膜で被覆し、この絶縁膜を介して画素分離溝にタングステン（Ｗ）等の遮光性の金属を埋め込んで設けられる。なお、画素分離溝の内側を被覆する絶縁膜として、ハフニウム酸化膜（ＨｆＯ2膜）等の「固定電荷膜」を用い、画素分離溝に絶縁膜等を充填して画素分離部１９を構成してもよい。固定電荷膜で画素分離部１９を構成した場合、光電変換部１０の電荷生成領域１２との側面側の界面を構成する側面ピニング層１４は省略してもよい。
　画素分離部１９を構成する固定電荷膜は、電荷生成領域１２との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜内に分布する負の固定電荷によって、電荷生成領域１２との界面に電界が加わり、電荷生成領域１２に正電荷（ホール）蓄積領域が形成される。画素分離部１９を構成する固定電荷膜として、ＨｆＯ2以外にも、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ランタノイド元素等の酸化物の少なくとも１つを含む絶縁膜が使用可能である。
　第１実施形態に係る固体撮像装置の各画素の光電変換部１０では、ＰＤのアノードとなるウェル領域１１がｐ+型のウェルコンタクト領域２２を介して接地されている。固体撮像装置において、光電変換部１０が生成した信号電荷（例えば、電子）は、転送ゲート構造１６等を介して電荷蓄積領域１５に蓄積される。蓄積された信号電荷は、浮遊状態の電荷蓄積領域１５から、貫通接続導体（貫通ビアプラグ）２１、第１配線層３８ａの配線、及び接続導体（コンタクトプラグ）３６を介して増幅トランジスタ３２ａにより電気信号として読み出され、図１又は図２に示した垂直信号線（ＶＳＬ）９６へ出力される。
　第１実施形態に係る固体撮像装置において、層間絶縁膜２０が、入射部７等が設けられた裏面（図３Ａにおいて上面）とは反対側の第１基板１の表面（図３Ａにおいて下面）に設けられている。層間絶縁膜２０の上面（図３Ａにおいて下面）には、画素トランジスタを含む第２基板３が設けられ、第１基板１と第２基板３が層間絶縁膜２０を介して貼り合わせられる。
　第２基板３の半導体層（第２半導体層）３１には、例えば、図２に示した画素回路（信号読出回路）を構成する、増幅トランジスタ（信号読み出しトランジスタ）３２ａ、選択トランジスタ（スイッチングトランジスタ）３２ｂ及びリセットトランジスタ３２ｃの３つの画素トランジスタ等が配置される。なお、第１実施形態では、３つの画素トランジスタ全てを第２基板３に設けているが、特に限定されない。例えば、増幅トランジスタ３２ａだけを第２基板３に設け、選択トランジスタ３２ｂ及びリセットトランジスタ３２ｃのいずれか１つ、又は両方を第１基板１、あるいは第３基板５に設けてもよい。
　図２に示すように増幅トランジスタ３２ａのドレイン電極は電源Ｖｄｄに接続され、ソース電極は画素選択用の選択トランジスタ３２ｂのドレイン電極に接続されている。増幅トランジスタ３２ａのゲート電極は浮遊状態の電荷蓄積領域１５に接続され、電荷蓄積領域１５から信号電荷を読み出す。リセットトランジスタ３２ｃのドレイン電極は電源Ｖｄｄに接続され、ソース電極は増幅トランジスタ３２ａのゲート電極に接続されている。リセットトランジスタ３２ｃのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタ３２ｃが導通し、電荷蓄積領域１５に蓄積された電荷をリセットする。電荷蓄積領域１５から信号電荷を読み出す回路素子の他の一つである画素選択用の選択トランジスタ３２ｂのソース電極は、垂直信号線９６に接続され、ゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタ３２ｂが導通し、信号読み出し用の増幅トランジスタ３２ａで増幅された電荷蓄積領域１５の電位に対応する電流が垂直信号線９６に流れる。
　第２基板３の第２半導体層３１の表面（図３Ａでは下面）及び露出した層間絶縁膜２０の表面を覆うように層間絶縁膜３５が設けられる。層間絶縁膜３５の表面には、第１配線層３８ａ，第２配線層３８ｂ，第３配線層３８ｃ，第４配線層３８ｄを含む複数の配線層を内部に有する層間絶縁膜３７が設けられる。即ち、層間絶縁膜３７と第１配線層３８ａ，第２配線層３８ｂ，第３配線層３８ｃ，第４配線層３８ｄとで多層配線層となるが、図３Ａに示した４層構造に限定されるものではない。
　詳細の図示を省略しているが、層間絶縁膜３７内において、複数の第１配線層３８ａ，第２配線層３８ｂ，第３配線層３８ｃ，第４配線層３８ｄが第２基板３の第２半導体層３１に形成された画素回路の各素子に電気的に接続される。図３Ａには、図２に示した信号読出回路のうちの増幅トランジスタ３２ａの断面構造が模式的に示されており、第２基板３の第２半導体層３１の下面には、増幅トランジスタ３２ａのソース領域３３ａ及びドレイン領域３３ｂが離間して配置されている。そして、ソース領域３３ａ及びドレイン領域３３ｂの間の第２半導体層３１の下面には図示を省略したゲート絶縁膜を介してゲート電極３４が配置され、増幅トランジスタ３２ａを構成している。なお、図２は模式的な例示であり、図３Ａの断面図の表現においてソース領域３３ａとドレイン領域３３ｂの位置を入れ替えても構わない。そして、層間絶縁膜３５に接する第１配線層３８ａの配線の一端が、層間絶縁膜３５及び層間絶縁膜２０を貫通して電荷蓄積領域１５に電気的に接続された貫通接続導体（貫通ビアプラグ）２１に電気的に接続される。また、図３Ａの断面に横長の配線として露出している第１配線層３８ａの配線部分の他端は、層間絶縁膜３５を通して増幅トランジスタ３２ａのゲート電極３４に電気的に接続する接続導体（コンタクトプラグ）３６に電気的に接続される。同様に、第２配線層３８ｂの配線，第３配線層３８ｃの配線，第４配線層３８ｄの配線には、他の画素トランジスタ、ＶＳＬ等の信号線、電源線、及び接地線等がビアプラグ３９等を介して電気的に接続される。
　第２基板３の層間絶縁膜３７の表面（図３Ａにおいて下面）には、図３Ａの３層積層構造の最下層をなす第３基板５が、層間絶縁膜５７を介して貼り合わせられている。第３基板５には、例えば、厚みが数１００μｍのＳｉ半導体からなる半導体層（第３半導体層）５１が、支持基板として設けられている。第３半導体層５１には、第１主電極領域５３ａ、第２主電極領域５３ｂ及び制御電極５４を有する複数の論理トランジスタ等のロジック回路トランジスタ５２が設けられている。ここで、「第１主電極領域」、「第２主電極領域」とは、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）やＭＯＳ静電誘導トランジスタ（ＭＯＳＳＩＴ）等においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。したがって、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。また、「制御電極」とは、第１主電極領域と第２主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＭＯＳＦＥＴにおいてはソース領域とドレイン領域の間を流れる主電流を制御するゲート電極が該当する。第３半導体層５１と層間絶縁膜５７の間に、論理トランジスタ及び第３半導体層５１の表面を覆うように層間絶縁膜５５が設けられる。層間絶縁膜５７の内部には、第１配線層５８ａ，第２配線層５８ｂ及び第３配線層５８ｃが多層配線として設けられている。図３Ａでは３層構造からなる多層配線が模式的に例示されているが、第３基板５に用いられる多層配線構造が３層構造に限定されるものではないことは勿論である。第１配線層５８ａの配線に、層間絶縁膜５５を通してロジック回路トランジスタ５２の制御電極５４及び第１主電極領域５３ａ、第２主電極領域５３ｂのそれぞれに電気的に接続するコンタクトプラグ５６が、それぞれ電気的に接続される。また、第１配線層５８ａの配線，第２配線層５８ｂの配線及び第３配線層５８ｃの配線には、ロジック回路トランジスタ５２、信号線、電源線、及び接地線等がコンタクトプラグ５６、及びビアプラグ５９等を介して電気的に接続される。
　なお、図３Ａにおいて図示を省略したが、信号線、電源線及び接地線等を外部配線に接続するための入出力電極であるパッドの開口部が設けられる。パッドとして、Ａｌ等のワイヤボンディングが可能な金属が望ましい。パッドは第３基板５及び第２基板３のいずれか一方の配線層に形成すればよい。また、外部接続の入出力電極として、チップスケールパッケージ（ＣＳＰ）構造が採用可能である。図３Ｃに示すように、第３半導体層５１の下面に絶縁膜５０５を設ける。絶縁膜５０５の下面に設けた配線５０６はビアプラグ５０４を介して、第２基板３及び第３基板５のいずれか一方の配線層、例えば第３基板５の第２配線層５８ｂの配線に電気的に接続する。配線５０６の下面にははんだ等のバンプ５０７が設けられる。信号線、電源線及び接地線等がバンプ５０７を介して外部配線に接続可能となる。
　＜固体撮像装置の製造方法＞
　次に、図４～図１０Ａの工程断面図を用いて、第１実施形態に係る固体撮像装置の製造方法を、主に２画素分の構造に着目して説明する。なお、以下に述べる固体撮像装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
　先ず、底部ピニング層１３となるｐ+型層を有する半導体基板の上に、ｎ型の電荷生成領域１２となるｎ型のエピタキシャル成長層を成長する。次に、側面ピニング層１４のパターンを形成するために、フォトリソグラフィ法による選択イオン注入用マスクを形成し、ｎ型のエピタキシャル成長層の一部に電荷生成領域１２が残留するように、硼素（Ｂ）等のｐ型を呈する不純物イオンを、射影飛程を変えるように加速電圧を調整して、多段にイオン注入する。側面ピニング層１４の形成用選択イオン注入用マスクを除去後、ｎ型のエピタキシャル成長層の表面にＢ等のｐ型不純物を全面に熱拡散し、ウェル領域１１を形成する。ウェル領域１１を形成する際の熱処理により、側面ピニング層１４のパターンに沿って多段にイオン注入されたイオンも活性化され、図３Ａに示した側面ピニング層１４が形成される。
　その後、ウェル領域１１の上面に熱酸化膜を形成する。更に、フォトリソグラフィ法を用いて、側面ピニング層１４のパターンにマスク合わせして、画素分離部１９の画素分離溝を形成するためのエッチングマスクを形成する。エッチングマスクを用いて、ウェル領域１１の上面の熱酸化膜の特定の箇所を反応性イオンエッチング（ＲＩＥ）法等により選択的に開孔し、画素分離部１９の画素分離溝を形成するための酸化膜マスクを形成する。酸化膜マスクを形成後、酸化膜マスクを形成するために用いたエッチングマスクを除去する。そして、酸化膜マスクを用いてＲＩＥ法等のドライエッチングで画素分離溝を形成する。画素分離溝が掘られた後、画素分離溝の側壁に化学気相堆積（ＣＶＤ）法等によりＨｆＯ2膜等の固定電荷膜を形成する。引き続き、固定電荷膜が形成された画素分離溝にＣＶＤ法等によりＳｉＯ2膜等の画素分離絶縁膜を埋め込む。画素分離溝からはみ出した固定電荷膜及び画素分離絶縁膜はエッチバック若しくは化学的機械研磨（ＣＭＰ）等によって平坦化して除去すれば、第１半導体層（１１，１２）に図３Ａに示した画素分離部１９のパターンが形成される。なお、画素分離部１９を形成後に側面ピニング層１４を形成してもよい。例えば、電荷生成領域１２をエピタキシャル成長後に、まず画素分離溝を形成する。画素分離溝の側壁を介してｐ型不純物イオンをイオン注入して活性加熱処理によりｐ+型の側面ピニング層１４を形成することができる。あるいは、画素分離溝の側壁にｐ型不純物を添加したＳｉ層を堆積して不純物の固相拡散によりｐ+型の側面ピニング層１４を形成することができる。
　その後、第１半導体層（１１，１２）の上面にフォトリソグラフィ法によって電荷蓄積領域１５を形成する予定の領域に開口部を有する選択イオン注入のマスクを形成し、燐（Ｐ）等のｎ型を呈するイオンを注入する。ｎ型イオン注入用のマスクに用いたフォトレジスト膜を除去後、熱処理をすることにより第１半導体層（１１，１２）の上面側のウェル領域１１の上部に、電荷蓄積領域１５のｎ+型のエクステンション領域１１６を図４に示すように形成する。更に、フォトリソグラフィ法によって埋込容量領域２４の第１埋込領域２４Ａを形成する予定の領域に開口部を有する選択イオン注入のマスクを形成し、Ａｓ等のｎ型を呈するイオンを、エクステンション領域１１６の場合よりも浅い射影飛程で注入する。ｎ型イオン注入用のマスクに用いたフォトレジスト膜を除去後、フォトリソグラフィ法によって埋込容量領域２４の第２埋込領域２４Ｂ及びウェルコンタクト領域２２を形成する予定の領域に開口部を有する選択イオン注入のマスクを形成し、第２埋込領域２４Ｂが第１埋込領域２４Ａの中に埋め込まれるように、Ｂ等のｐ型を呈するイオンをエクステンション領域１１６の場合よりも浅い射影飛程で注入する。ｐ型イオン注入用のマスクに用いたフォトレジスト膜を除去後、熱処理することにより、ウェル領域１１の上部にｎ-型の第１埋込領域２４Ａ及びｐ+型の第２埋込領域２４Ｂを有する埋込容量領域２４及びｐ+型のウェルコンタクト領域２２が図４に示すように形成される。
　その後、フォトリソグラフィ法及びＲＩＥ法等のドライエッチングを用いて、埋込容量領域２４とウェルコンタクト領域２２の間に、ウェル領域１１を貫通し、電荷生成領域１２の上部に到達する縦型ゲート用トレンチを掘る。縦型ゲート用トレンチが形成された後、エッチングマスクとして用いられたフォトレジスト膜を除去し、ウェル領域１１の上面及び縦型ゲート用トレンチの内壁を覆うように熱酸化膜を形成する。そして、ＣＶＤ法等により不純物を添加した多結晶シリコン（Ｓｉ）膜（ＤＯＰＯＳ膜）を縦型ゲート用トレンチの内部に埋め込むと同時に、ウェル領域１１の上面に２００～１０００ｎｍの厚さに堆積させる。ＤＯＰＯＳ膜をフォトリソグラフィ法及びＲＩＥ法等のドライエッチングを用いてパターニングすれば、図５に示すように縦型ゲート用トレンチの内部に縦型ゲート１７が形成されると同時に、ウェル領域１１の上面に平面ゲート１６及び電荷保持部２３のパターンが形成される。なお、縦型ゲート１７の形成にＤＯＰＯＳ膜を用いて説明したが限定されない。例えば、不純物を含まないノンドープの多結晶Ｓｉ膜をトレンチ内部に埋め込んだ後、イオン注入等により不純物を添加してもよい。引き続き、平面ゲート１６及び電荷保持部２３が形成されたウェル領域１１の上面に、ＣＶＤ法等により層間絶縁膜２０を形成する。なお、このように形成された第１半導体層（１１，１２）では、ゲート電極に多結晶Ｓｉの例を挙げている。画素回路が設けられる第２基板に画素トランジスタ等の機能素子を形成する場合、１０００℃近くの熱処理を印加するため、その温度に耐えうるゲート電極材料が求められる。例えば、タングステン(Ｗ)、モリブデン(Ｍｏ)等の高融点金属と多結晶Ｓｉとの積層、又は、高融点金属のみでゲート電極を形成することも可能である。層間絶縁膜２０の表面はＣＭＰ等により図５に示すように平坦化する。
　図６に示すように、ウェハ直接接合技術を用いて第１半導体層（１１，１２）とＳｉ基板からなる半導体層３１ｓを、層間絶縁膜２０を介して貼り合わせる。その後、研削及びＣＭＰ等の研磨法並びにエッチング等により、半導体層３１ｓの上面から所望の厚さに達するまで薄肉化して第２半導体層３１を形成する。この際、第２半導体層３１は、画素トランジスタの第１主電極領域及び第２主電極領域に必要な膜厚にする。第２半導体層３１の膜厚は画素トランジスタのコンセプトによって異なる。例えば、第１半導体層（１１，１２）の膜厚が１μｍ～１０μｍ程度とすると、第２半導体層３１の膜厚は、数ｎｍ～数十μｍの範囲とすればよく、望ましくは数十ｎｍ～数μｍとすればよい。
　図７には、第２半導体層３１を貫通している深い画素回路分離領域３５１ａと、第２半導体層３１を貫通させない深さとする浅い画素回路分離領域３５１ｂの２種類が示されている。このため、先ずフォトリソグラフィ法を用いて、図７に示す深い画素回路分離領域３５１ａの第１の画素分離溝を形成するためのエッチングマスクを形成する。エッチングマスクを用いてＲＩＥ法等のドライエッチングで層間絶縁膜２０に到達するまで第１の画素分離溝を形成する。第１の画素分離溝を形成するマスクとして用いられたフォトレジスト膜を除去し、浅い画素回路分離領域３５１ｂの第２の画素分離溝を形成するためのエッチングマスクを形成する。エッチングマスクを用いてＲＩＥ法等のドライエッチングで層間絶縁膜２０に到達しない浅い第２の画素分離溝を形成する。ここでは２つの素子分離の併用を代表例として記載しているが、浅い素子分離のみ、又は深い素子分離のみを、用途によって使い分けてもよい。第１及び第２の画素分離溝が掘られた後、第１及び第２の画素分離溝にＣＶＤ法等により絶縁膜を埋め込む。第１及び第２の画素分離溝からはみ出した絶縁膜はエッチバック若しくはＣＭＰ等によって平坦化して除去すれば図７に示すように深い画素回路分離領域３５１ａと浅い画素回路分離領域３５１ｂのパターンが形成される。第２半導体層３１を貫通する深い画素回路分離領域３５１ａは、下方の第１半導体層（１１，１２）へのコンタクトを取るために形成している。
　ＤＯＰＯＳ膜をフォトリソグラフィ法及びＲＩＥ法等のドライエッチングを用いてパターニングすれば、図７に示すように増幅トランジスタ、リセットトランジスタ、及び選択トランジスタ等の画素トランジスタのゲート電極３４のパターンがそれぞれ形成される。その後、フォトリソグラフィ法による開口パターン及びゲート電極３４の端部を自己整合用マスクとして、第１主電極領域３３ａ及び第２主電極領域３３ｂを形成するためにｎ型を呈する不純物イオンを注入する。その後熱処理をして不純物イオンを活性化すれば、それぞれのゲート電極３４を挟む位置に、第１主電極領域３３ａ及び第２主電極領域３３ｂが形成される。
　図８に示すように、ＣＶＤ法等により、画素トランジスタのゲート電極３４を覆うように層間絶縁膜３５２を形成して平坦化を行う。画素回路分離領域３５１ａ，３５１ｂと層間絶縁膜３５２で層間絶縁膜３５が形成される。その後、ＲＩＥ法等により、コンタクト用の開口部３１１、３３１、３４１、１５１、２２１等を形成する。開口部３４１は、層間絶縁膜３５２を貫通してゲート電極３４に達するように設けられる。開口部１５１、２２１により第１半導体層（１１，１２）のエクステンション領域１１６及びウェルコンタクト領域２２の上面の一部を露出するコンタクトビアが形成されるが、第２半導体層３１とコンタクトビアの側壁が接触しないように、第２半導体層３１を貫通した画素回路分離領域３５１ａの内部の領域を通している。更に、フォトリソグラフィ法、及びイオン注入法等により、開口部１５１、３３１を介して高ドーズ量のｎ型不純物イオンを注入する。その後イオン注入用のマスクに用いたフォトレジスト膜を除去し熱処理する。熱処理することにより、図８に示すように、第１半導体層（１１，１２）のウェル領域１１の上部のエクステンション領域１１６の端部に重なるように、エクステンション領域１１６よりも高不純物密度の電荷蓄積領域１５が、エクステンション領域１１６よりも深く形成される。上記開口部の半導体層への不純物導入実施例を記載したが、第１及び第２半導体層の不純物制御及び開口部エッチング時の半導体層のダメージ状態により、この工程を省略することは可能である。
　同時に、第２半導体層３１の第１主電極領域３３ａ及び第２主電極領域３３ｂに、第１主電極領域３３ａ及び第２主電極領域３３ｂよりも高不純物密度のコンタクト領域３３０が、第１主電極領域３３ａ及び第２主電極領域３３ｂよりも深くそれぞれ形成される。引き続き、フォトリソグラフィ法、及びイオン注入法等により、開口部３１１、２２１を介して高ドーズ量のｐ型不純物イオンを注入する。その後イオン注入用のマスクに用いたフォトレジスト膜を除去し，熱処理することにより、図８に示すように、第２半導体層３１にコンタクト領域３１０、第１半導体層（１１，１２）のウェルコンタクト領域２２にコンタクト領域２２０をそれぞれ形成する。
　次に、ＣＶＤ法、又はめっき法等により、Ｗ又は銅（Ｃｕ）等の金属を開口部３１１、３３１、３４１、１５１、２２１に埋め込む。開口部３１１、３３１、３４１、１５１、２２１からはみ出して層間絶縁膜３５上に残った金属膜をエッチバック若しくはＣＭＰ等によって平坦化して除去し、図９に示すようにビアプラグ３１２、３３２、コンタクトプラグ３６、及び貫通ビアプラグ２１、２２２を形成する。ビアプラグ３１２は、第２半導体層３１のコンタクト領域３１０に電気的に接続される。ビアプラグ３３２は、第１主電極領域３３ａ及び第２主電極領域３３ｂのコンタクト領域３３０に電気的に接続される。コンタクトプラグ３６は、ゲート電極３４に電気的に接続される。貫通ビアプラグ２１は、電荷蓄積領域１５に電気的に接続される。貫通ビアプラグ２２２は、ウェルコンタクト領域２２のコンタクト領域２２０に電気的に接続される。
　次に、ＣＶＤ法等により、層間絶縁膜３５の上に第１配線層が形成される第１層の層間絶縁膜を堆積する。そして、フォトリソグラフィ法及びドライエッチング法を用いて当該層間絶縁膜に第１配線層となる溝（トレンチ）を形成する。その後、スパッタリング法等により、バリアメタル及びシードＣｕ等の金属膜をトレンチの内壁に形成した後、電解めっき等によりＣｕをトレンチに完全に埋め込むように堆積する。その後、電解研磨法、ＣＭＰ法等により、トレンチのみにＣｕが残るように第１層の層間絶縁膜上のＣｕを除去して第１配線層３８ａの配線パターンを形成する。第１配線層３８ａの配線パターンの上に、ＣＶＤ法を用いて、第２層の層間絶縁膜を堆積する。第２層の層間絶縁膜には、ＳｉＯ2膜系、テトラエトキシシラン（ＴＥＯＳ）ガスによるＳｉＯ2膜系、低誘電率材料が適用される。特に、高速化の観点から低誘電率材料を適用することが望ましい。そして、フォトリソグラフィ法及びドライエッチング法を用いて第２層の層間絶縁膜を選択的に開口し、第１配線層３８ａの配線パターンの一部を露出させる直前までビアプラグ用開口部（ビアプラグ３９ａ用）を形成する。当該工程のフォトレジストを剥離した後、フォトリソグラフィ法及びドライエッチング法等を用いて、第２層の層間絶縁膜に第２配線層となる配線溝(トレンチ)を形成する。第２配線層となるトレンチの加工時において、上記のビアフラグ用開口部形成時に第１配線層３８ａへ届いていない層間絶縁膜も同時にエッチングされる。そのため、ビアプラグ用開口部が完全に開口され、ビアプラグ用開口部内に第１配線層３８ａの上面が露出される。なお、図示しないが、第１配線層３８ａの上部にはＣｕ拡散防止層として、炭化珪素（ＳｉＣ）、酸素添加炭化珪素（ＳｉＣＯ）、 窒素添加炭化珪素（ＳｉＣＮ）等のＳｉＣ系層が形成されている。第２層の層間絶縁膜の加工時において、ＳｉＣ系層がエッチングストッパとして機能する。そして、エッチングストッパであるＳｉＣ系層をエッチングし、第２配線層３８ｂ及びビアプラグ３９ａが埋め込まれる開口部が形成される。引き続き、ＣＶＤ法、めっき法により、開口部を埋めるようにＣｕ等の金属を堆積し、ＣＭＰ法等により平坦化すれば、第１配線層３８ａに電気的に接続される第１層のビアプラグ３９ａ及び第２配線層３８ｂが形成される。当該金属には一般的には銅(Ｃｕ)が使用されるが、Ｃｕに限定するものではない。
　次いで、上記工程で形成された第２配線層３８ｂの配線パターンの上に、ＣＶＤ法を用いて、第３層の層間絶縁膜を堆積する。そして、フォトリソグラフィ法及びドライエッチング法を用いて第３層の層間絶縁膜を選択的に開口し、第２配線層３８ｂの配線パターンの一部を露出させる直前までビアプラグ用開口部（ビアプラグ３９ｂ用）を形成する。当該工程のフォトレジストを剥離した後、フォトリソグラフィ法及びドライエッチング法等を用いて、第３層の層間絶縁膜に第３配線層となる配線溝(トレンチ)を形成する。第３層の層間絶縁膜の加工時において、上記のビアフラグ用開口部形成時に第２配線層３８ｂへ届いていない層間絶縁膜も同時にエッチングされる。そのため、ビアプラグ用開口部が完全に開口され、ビアプラグ用開口部内に第２配線層３８ｂの上面が露出される。引き続き、ＣＶＤ法、めっき法等により、開口部を埋めるようにＣｕ等の金属を堆積し、ＣＭＰ法等により平坦化すれば、第２配線層３８ｂに電気的に接続される第２層のビアプラグ３９ｂ及び第３配線層３８ｃが形成される。
　同様に、形成した第３配線層３８ｃの配線パターンの上に、第４層の層間絶縁膜を堆積し、第４層の層間絶縁膜を選択的に開口し、第３配線層３８ｃの配線パターンの一部を露出させる直前までビアプラグ用開口部（ビアプラグ３９ｃ用）を形成する。フォトレジストを剥離した後、フォトリソグラフィ法及びドライエッチング法等を用いて、第４層の層間絶縁膜に第４配線層となる配線溝(トレンチ)を形成する。第４の層間絶縁膜の加工時において、上記のビアフラグ用開口部形成時に第３配線層３８ｃへ届いていない層間絶縁膜も同時にエッチングされる。そのため、ビアプラグ用開口部が完全に開口され、ビアプラグ用開口部内に第３配線層３８ｃの上面が露出される。ＣＶＤ法、めっき法等により、開口部を埋めるようにＣｕ等の金属を堆積し、ＣＭＰ法等により平坦化すれば、第３配線層３８ｃに電気的に接続される第３層のビアプラグ３９ｃ及び第４配線層３８ｄが形成される。この結果、第１配線層３８ａの配線パターンの上に、第２配線層３８ｂの配線パターン、第３配線層３８ｃの配線パターン及び第４配線層３８ｄの配線パターンが順に埋め込まれた多層配線構造が図９のように形成される。なお、多層配線構造の形成において、ビアプラグ用開口部および配線用開口部を形成した後、金属を一度に埋め込む方法で説明したが、ビアプラグ用開口部に金属を埋め込んだ後に配線用開口部を形成する方法であってもよい。
　図９に示すように、第１半導体層（１１，１２）の電荷蓄積領域１５と、第２半導体層３１の増幅トランジスタ（３３ａ，３３ｂ，３４）及びリセットトランジスタ（図示省略）とを貫通ビアプラグ２１、第１配線層３８ａの配線パターン及びコンタクトプラグ３６を介して電気的に接続してソースフォロア（ＳＦ）回路を構築する。増幅トランジスタ（３３ａ，３３ｂ，３４）の第１主電極領域３３ａ及び第２主電極領域３３ｂの一方は電源線に接続される。また、第２半導体層３１のコンタクト領域３３０、及びウェルコンタクト領域２２のコンタクト領域２２０は接地線に接続される。なお、便宜上本開示では、図９に示したような、第１半導体層（１１，１２）及び画素トランジスタ及び配線層を含む第２半導体層３１を「光電変換素子部」と称す。
　次に、図９に示した光電変換素子部とは異なる、新たなＳｉ基板からなる第３半導体層５１をロジック回路用として用意する。そして、この第３半導体層５１上に通常のＣＭＯＳ製造工程によりロジック回路を構築する。図１０Ａにその一部となる２つのトランジスタを模式的に例示するように、第３基板５を構成する第３半導体層５１には、ロジック回路を構成する多数のトランジスタ（以下において「ロジック回路トランジスタ」という。）５２が形成される。図１０Ａに例示した第３基板５の第３半導体層５１の上部には第１主電極領域５３ａ及び第２主電極領域５３ｂが離間して配置されて、第１主電極領域５３ａと第２主電極領域５３ｂの間の第３半導体層５１の上には、図示を省略したゲート絶縁膜を介してゲート電極５４が配置されている。ゲート電極５４並びに第１主電極領域５３ａ及び第２主電極領域５３ｂで、ロジック回路トランジスタ５２が構成されるが、ゲート電極５４の上は層間絶縁膜５５で覆われている。層間絶縁膜５５の上面は平坦化されている。
　次いで、ＣＶＤ法等により図１０Ａに例示した層間絶縁膜５５の上に第１配線層が形成される第１層の層間絶縁膜を堆積する。そして、フォトリソグラフィ法及びドライエッチング法を用いて当該層間絶縁膜に第１配線層となる溝（トレンチ）を形成する。その後、スパッタリング法等により、バリアメタル及びシードＣｕ等の金属膜をトレンチの内壁に形成した後、電解めっき等によりＣｕをトレンチに完全に埋め込むように堆積する。その後、電解研磨法、ＣＭＰ法等により、トレンチのみにＣｕが残るように第１の層間絶縁膜上のＣｕを除去して第１配線層５８ａの配線パターンを形成する。第１配線層５８ａの配線パターンの上に、ＣＶＤ法を用いて、第２層の層間絶縁膜を堆積する。そして、フォトリソグラフィ法及びドライエッチング法を用いて第２層の層間絶縁膜を選択的に開口し、第１配線層５８ａの配線パターンの一部を露出させる直前までビアプラグ用開口部（ビアプラグ５９ａ用）を形成する。当該工程のフォトレジストを剥離した後、フォトリソグラフィ法及びドライエッチング法等を用いて、第２層の層間絶縁膜を加工し、第２配線層５８ｂの金属が埋め込まれる配線溝（トレンチ）を形成する。第２層の層間絶縁膜の加工時においては、上記のビアフラグ用開口部形成時に第１配線層５８ａへ届いていない層間絶縁膜も同時にエッチングされる。そのため、ビアプラグ用開口部内に第１配線層５８ａの上面が露出される。引き続き、ＣＶＤ法、めっき法等により、開口部を埋めるようにＣｕ等の金属を堆積し、ＣＭＰ法等により平坦化すれば、第２配線層５８ｂに電気的に接続される第１層のビアプラグ５９ａ及び第２配線層５８ｂが形成される。
　同様に、形成した第２配線層５８ｂの配線パターンの上に、第３層の層間絶縁膜を堆積し、第３層の層間絶縁膜を選択的に開口し、第２配線層５８ｂの配線パターンの一部を露出させる直前までビアプラグ用開口部（ビアプラグ５９ｂ用）を形成する。フォトレジストを剥離した後、フォトリソグラフィ法及びドライエッチング法等を用いて、第３層の層間絶縁膜に第３配線層となる配線溝(トレンチ)を形成する。第３層の層間絶縁膜の加工時において、上記のビアフラグ用開口部形成時に第２配線層５８ｂへ届いていない層間絶縁膜も同時にエッチングされる。そのため、ビアプラグ用開口部が完全に開口され、ビアプラグ用開口部内に第２配線層５８ｂの上面が露出される。引き続き、ＣＶＤ法、めっき法等により、開口部を埋めるように金属を堆積し、ＣＭＰ法等により平坦化すれば、第２配線層５８ｂに電気的に接続される第２層のビアプラグ５９ｂ及び第３配線層５８ｃが形成される。この結果、図１０Ａに示すように、層間絶縁膜５７の内部に、第１配線層５８ａ，第２配線層５８ｂ及び第３配線層５８ｃが順に積層された多層配線構造が完成し、層間絶縁膜５７の上面は平坦化される。
　図１０Ａに例示した第３半導体層５１にはシリサイドを用いたコンタクト領域等が形成され、ロジック回路の配線に接続されている。このようにして、第３半導体層５１にロジック回路を集積化した第３基板５を用意しておく。ついで、図１０Ａに示すように、ウェハ直接接合技術を用いて、第３基板５を、層間絶縁膜３７と層間絶縁膜５７を介して第２基板３と貼り合わせる。この際の第３半導体層５１、第２半導体層３１や第１半導体層（１１，１２）の位置関係としては、第３半導体層５１、第２半導体層３１、第１半導体層（１１，１２）の順の並びになるように、光電変換素子部を反転させて接合させる。ここでは、Ｃｕ－Ｃｕ接続で第３基板５と光電変換素子部を接続させており、それぞれの最上層の配線層でＣｕ－Ｃｕ接合を行った例を示している。なお、図１０Ａでは第２基板３の第４配線層３８ｄ及び第３基板５の第３配線層５８ｃのそれぞれの配線を直接Ｃｕ－Ｃｕ接合しているが、Ｃｕ－Ｃｕ接合用の配線層を別途設ける構造でもよい。例えば、図１０Ｂに示すように、第２基板３側の最上層の配線層の上に新たな層間絶縁膜３００を堆積し、第４配線層３８ｄに電気的に接続するＣｕからなる第４層のビアプラグ３９ｄ及び第５配線層３８ｅを形成する。また、第３基板５側の最上層の配線層の上に新たな層間絶縁膜５００を堆積し、第３配線層５８ｃに電気的に接続するＣｕからなる第３層のビアプラグ５９ｃ及び第４配線層５８ｄを形成する。そして、第２基板３側の第５配線層３８ｅと第３基板５側の第４配線層５８ｄとの間でＣｕ－Ｃｕ接合を行えばよい。また、第３基板５の層間絶縁膜５７と第２基板３の層間絶縁膜３７を貼り合わせる酸化膜接合でもよい。この場合、引き続き実施する第１基板１の薄肉化後の工程で貫通シリコンビア（ＴＳＶ）を形成し、第３基板５と第２基板３の配線はＴＳＶを通して接続されることになる。その後、第１半導体層（１１，１２）を所望の厚さの底部ピニング層１３が残留するまで、研削、研磨、エッチングにより薄肉化して受光面を形成する。第１半導体層（１１，１２）の膜厚は用途や材料によっても異なるが、一般的なＳｉで可視光の透過距離を考えた場合は、１μｍ～１０μｍ程度の厚さになる。
　受光面となる薄肉化を行った第１半導体層（１１，１２）の底部ピニング層１３の上に、平坦化膜１８を形成し、カラーフィルタ７１、及びマイクロレンズ７２等を形成し、図１０Ａに示した固体撮像装置を完成させる。なお、必要であれば、画素間に遮光部を設けてもよい。最後に、信号線、電源線及び接地線等を外部配線に接続する入出力電極であるパッドの開口を形成する。図示していないが、パッドは第３基板５、第２基板３のいずれか一方に形成すればよい。
　第１実施形態に係る固体撮像装置の説明では、第１基板１、第２基板３、第３基板５の３枚の基板を貼り合わせ、第３基板５にシリサイドを形成して積層する例を示したが、３層の貼り合わせに限定はされない。例えば、２枚の基板の貼り合わせでもよい。この場合、第２基板３に、シリサイドが形成されたロジック回路が形成される。また、積層を４層以上としてもよい。更に、第３基板５に搭載する回路をロジック回路と一般的な名称で記載しているが、第３基板５は、論理回路、ＤＲＡＭ、ノンボラタイルメモリ、ＭＥＭＳ等を含む構成であってもよく、特に限定はされない。
　なお、第１実施形態に係る固体撮像装置の説明では、縦型ゲート１７を有するＴ字状の転送ゲート構造１６を例示しているが、限定されない。例えば、第１実施形態ではＴ字状の転送ゲート構造１６を例示しているが、転送ゲート構造は縦型ゲート１７だけであってもよく、図１１に示すような平面ゲート１６ｈだけであってもよい。また、平面ゲート１６ｈと縦型ゲート１７を別々に設けて、互いに転送路が接続されるように形成してもよい。図１１に示すように平面ゲート１６ｈだけを用いる場合、電荷の蓄積を低下させないように、ピニング層としてのｐ+型のウェルコンタクト領域２２を形成し、ウェル領域１１を浅くすることが望ましい。また、画素分離部１９は画素間を完全に分離しなくてもよい。例えば、図１２に示すように、ウェル領域１１から離間して電荷生成領域１２側に終端があってもよい。
　上記説明では、１つの電荷保持部２３で説明したが、限定はされない。例えば、図１３に示すように、電荷保持部２３と電荷蓄積領域１５との間に別の電荷保持部２３ｃを設けて、複数の電荷保持部としてもよい。例えば、入射光により蓄積された信号電荷が電荷保持部２３に一時的に保持され、次いで電荷保持部２３ｃに信号電荷が転送されて、電荷保持部２３ｃに一時的に保持される。このように、電荷結合素子に類似した信号電荷の転送動作ができる。
　また、図１４には、第１実施形態に係る画素を２×２画素共有で構成した場合の横２列の画素を示す。図１４に示すように、第１の画素において、第１のウェル領域１１ａと第１の電荷生成領域１２ａからなる第１の光電変換部１０ａが、第１の底部ピニング層１３ａ、第１の側面ピニング層１４ａ及び第１のウェル領域１１ａに囲まれて設けられる。第１の転送ゲート構造１６ａが第１のウェル領域１１ａの上面に設けられ、第１の縦型ゲート１７ａが第１のウェル領域１１ａを貫通して第１の電荷生成領域１２ａに達するように設けられる。第１の電荷保持部２３ａが、第１の転送ゲート構造１６ａと第１の電荷蓄積領域１５ａとの間に設けられる。第２基板３の第２半導体層３１には、第１主電極領域３３ａａ及び第２主電極領域３３ｂａ及び第１のゲート電極３４ａを有する画素トランジスタ、例えば、増幅トランジスタ３２ａａが設けられる。第１の電荷蓄積領域１５ａは、第１の貫通ビアプラグ２１ａ、第２基板３の第１配線層３８ａの配線パターン及びコンタクトプラグ３６ａを通して第１のゲート電極３４ａに電気的に接続される。
　図１４に示すように、第２の画素において、第２のウェル領域１１ｂと第２の電荷生成領域１２ｂからなる第２の光電変換部１０ｂが、第２の底部ピニング層１３ｂ、第２の側面ピニング層１４ｂ及び第２のウェル領域１１ｂに囲まれて設けられる。第２の転送ゲート構造１６ｂが第２のウェル領域１１ｂの上面に設けられ、第２の縦型ゲート１７ｂが第２のウェル領域１１ｂを貫通して第２の電荷生成領域１２ｂに達するように設けられる。第２の電荷保持部２３ｂが、第２の転送ゲート構造１６ｂと第２の電荷蓄積領域１５ｂとの間に設けられる。第２基板３の第２半導体層３１には、第１主電極領域３３ａｂ及び第２主電極領域３３ｂｂ及び第２のゲート電極３４ｂを有する画素トランジスタ、例えば、増幅トランジスタ３２ａｂが設けられる。第２の電荷蓄積領域１５ｂは、第２の貫通ビアプラグ２１ｂ、第１配線層３８ａの配線パターン及びコンタクトプラグ３６ａを通して増幅トランジスタ３２ａａの第２のゲート電極３４ｂに電気的に接続される。なお、第１の画素、第２の画素、第３の画素（図示省略）、及び第４の画素（図示省略）は、画素分離部１９により分離されている。
　図１５には、図１４に示した固体撮像装置の等価回路を示す。図１５に示すように、第１基板１内では、第１の光電変換部１０ａ，第２の光電変換部１０ｂ，第３の光電変換部１０ｃ，第４の光電変換部１０ｄで蓄積された信号電荷は、それぞれ第１の転送ゲート構造１６ａ，第２の転送ゲート構造１６ｂ，第３の転送ゲート構造１６ｃ，第４の転送ゲート構造１６ｄを介してそれぞれ第１の電荷保持部２３ａ、第２の電荷保持部２３ｂ、第３の電荷保持部２３ｃ、第４の電荷保持部２３ｄに一時的に保持される。保持された電荷は、所定のタイミングで第１の電荷蓄積領域１５ａ、第２の電荷蓄積領域１５ｂ、第３の電荷蓄積領域１５ｃ、第４の電荷蓄積領域１５ｄにそれぞれ転送され、電気信号に変換される。第２基板３では、変換された電気信号が一括して増幅トランジスタ３２ａ及びリセットトランジスタ３２ｃに転送される。電気信号は、所定のタイミングで選択トランジスタ３２ｂを介してＶＳＬに送られる。
　図１６は、２×２画素の４画素共有部の、第１基板１のレイアウトを示す平面図である。図１６には、配線のための接続導体も示している。図１６に示すように、画素分離部１９で分離された第１のウェル領域１１ａ，第２のウェル領域１１ｂ，第３のウェル領域１１ｃ，第４のウェル領域１１ｄのそれぞれに、第１の貫通ビアプラグ２２２ａ，第２の貫通ビアプラグ２２２ｂ，第３の貫通ビアプラグ２２２ｃ，第４の貫通ビアプラグ２２２ｄが接続される。第１の転送ゲート構造１６ａ，第２の転送ゲート構造１６ｂ，第３の転送ゲート構造１６ｃ，第４の転送ゲート構造１６ｄのそれぞれに、第１のコンタクトプラグ３１６ａ，第２のコンタクトプラグ３１６ｂ，第３のコンタクトプラグ３１６ｃ，第４のコンタクトプラグ３１６ｄが接続される。第１の電荷保持部２３ａ、第２の電荷保持部２３ｂ、第３の電荷保持部２３ｃ、第４の電荷保持部２３ｄのそれぞれに、第１のコンタクトプラグ３２３ａ，第２のコンタクトプラグ３２３ｂ，第３のコンタクトプラグ３２３ｃ，第４のコンタクトプラグ３２３ｄが接続される。第１の電荷蓄積領域１５ａ、第２の電荷蓄積領域１５ｂ、第３の電荷蓄積領域１５ｃ、第４の電荷蓄積領域１５ｄのそれぞれに、第１の貫通ビアプラグ２１ａ，第２の貫通ビアプラグ２１ｂ，第３の貫通ビアプラグ２１ｃ，第４の貫通ビアプラグ２１ｄが接続される。
　図１７は、第２基板３のレイアウトを示す平面図であり、配線のための接続導体も示している。図１７に示すように、増幅トランジスタ３２ａでは、２つの第１主電極領域３３ａａ及び第２主電極領域３３ｂａに、コンタクトプラグ３３３ａが接続され、第１のゲート電極３４ａには、コンタクトプラグ３６ａが接続される。選択トランジスタ３２ｂでは、第１主電極領域３３ａｂ及び第２主電極領域３３ｂｂには、コンタクトプラグ３３３ｂが接続され、第２のゲート電極３４ｂには、コンタクトプラグ３６ｂが接続される。リセットトランジスタ３２ｃでは、第１主電極領域３３ａｃ及び第２主電極領域３３ｂｃには、コンタクトプラグ３３３ｃが接続され、ゲート電極３４ｃには、コンタクトプラグ３６ｃが接続される。コンタクトプラグ３３３ｄは、増幅トランジスタ３２ａと選択トランジスタ３２ｂとを接続するノードである。なお、実際には画素トランジスタ（３２ａ，３２ｂ，３２ｃ）は、層間絶縁膜３５で覆われている。図１８は、図１６に示した第１基板１、及び図１７に示した第２基板３を重ねた貫通ビアプラグ、コンタクトプラグ及び画素トランジスタのレイアウトである。
　図１６～図１８では、画素分離部１９で各画素が分離されている。第１実施形態に係る固体撮像装置の説明において、図１２に示した画素分離部１９を用いれば、第１のウェル領域１１ａ～第４のウェル領域１１ｄが分離されず、電荷蓄積領域を共有することができる。図１９は、電荷蓄積領域１５Ａを共有する場合の第１基板１のレイアウトである。図１９に示すように、第１のウェル領域１１ａ～第４のウェル領域１１ｄは画素分離部１９では分離されない。４つの画素が交わる中央部に電荷蓄積領域１５Ａを設ける。中央部の電荷蓄積領域１５Ａに、貫通ビアプラグ２１Ａが接続される。第１の転送ゲート構造１６ａ～第４の転送ゲート構造１６ｄのそれぞれには、第１のコンタクトプラグ３１６ａ～第４のコンタクトプラグ３１６ｄが接続され、第１の電荷保持部２３ａ～第４の電荷保持部２３ｄのそれぞれには、第１のコンタクトプラグ３２３ａ～第４のコンタクトプラグ３２３ｄが接続される。第１の転送ゲート構造１６ａ～第４の転送ゲート構造１６ｄから第１の電荷保持部２３ａ～第４の電荷保持部２３ｄに転送されて保持された電荷は、中央部の電荷蓄積領域１５Ａに転送される。
　図２０及び図２１は、図１９に示した電荷蓄積領域１５Ａを共有する場合の第２基板３、及び第１基板１と第２基板３との重ね合わせのレイアウトである。図２０に示すように、第２基板３のレイアウトは図１７と同様である。また、図２１に示すように、第１基板１と第２基板３との重ね合わせのレイアウトは、電荷蓄積領域１５Ａに接続する貫通ビアプラグ２１Ａがひとつだけである点が図１８と異なる。このように、電荷蓄積領域１５Ａを共有することにより、レイアウトが簡潔になり、接続導体の形成も簡単になる。
　（第２実施形態）
　本開示の第２実施形態に係る固体撮像装置は、図２２に示すように、電荷蓄積領域１５に電気的に接続されるＣｕ、Ｗ等の金属からなる貫通接続導体４３、この貫通接続導体４３の表面を覆う誘電体膜からなる絶縁膜４２を有するキャパシタ構造の電荷保持部４１を備える。貫通接続導体４３は、第２基板３の層間絶縁膜３７に形成された第１配線層３８ａの配線パターン及びコンタクトプラグ３６を通して、例えば増幅トランジスタ等の画素トランジスタ３２のゲート電極３４に接続される貫通ビアプラグである。電荷保持部４１は、第２基板３の第２半導体層３１に絶縁膜４２に接触するように形成される。この場合、電荷保持部４１の配線容量ＣVは、ＣV＝ε・Ｓ／ｄで表される。ここで、εは絶縁膜４２の誘電率、Ｓは金属である貫通接続導体４３の表面積、ｄは貫通接続導体４３と第２半導体層３１との距離である。貫通ビアプラグである貫通接続導体４３と第２半導体層３１との距離ｄは、図２２に示す例では、絶縁膜４２の膜厚となる。また、貫通接続導体４３の形状を変えることにより表面積Ｓは調整可能である。また、誘電体材料の誘電率でも調整可能である。なお、絶縁膜４２の電荷保持部４１が、層間絶縁膜２０及び層間絶縁膜３５と接触する部分の容量は極めて小さくなる。したがって、電荷保持部４１が第２半導体層３１と接する部分で電荷保持部４１の配線容量ＣVは決まる。
　また、図２３に示すように、電荷保持部４１を層間絶縁膜３５の中を貫通し、第２半導体層３１と接触しないようにしてもよい。この場合、電荷保持部４１の配線容量ＣVは、貫通接続導体４３が第２半導体層３１に面する領域での絶縁膜４２による容量と層間絶縁膜３５による容量との直列接続で与えられる。このため、絶縁膜４２の誘電率や厚みを選択することにより、電荷保持部４１の配線容量ＣVを調整できる。
　固体撮像装置では、光電変換効率を支配するパラメータに電荷蓄積領域の寄生容量ＣFDがある。電荷蓄積領域での電圧への光電変換効率は、電荷蓄積領域の寄生容量ＣFDで変化する。一般に変換効率は寄生容量ＣFDに反比例する。寄生容量ＣFDを小さくすると、変換効率を大きくでき、感度を高くすることができ、高ＳＮ比を実現できる。寄生容量ＣFDを大きくすると、変換効率が小さくなり、高照度時での動作ができ、ダイナミックレンジを大きくすることができる。したがって、電荷蓄積領域１５の寄生容量ＣFDと電荷保持部４１の配線容量ＣVを用いることにより、広い範囲で電荷蓄積領域１５の実効容量ＣEFFを調整することができる。したがって、変換効率の調整を広い範囲で行うことが可能となるとともにダイナミックレンジも調整できる。更に、第１実施形態に係る固体撮像装置と同様に、電荷保持部４１の一部にキャパシタ電極を設ければ、キャパシタ電極に印加する電圧の大きさで、電荷保持部４１の配線容量ＣVを可変にすることも可能である。
　次に、図２４～図２６を参照して、第２実施形態に係る固体撮像装置の製造方法を、電荷保持部４１の形成工程の一例を主として説明する。なお、以下に述べる電荷保持部４１の形成方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
　図２４に示すように、フォトリソグラフィ法、ＲＩＥ法等により層間絶縁膜３５及び層間絶縁膜２０を第２半導体層３１に接触しないように貫通してウェル領域１１に形成した電荷蓄積領域１５に達する開口部２４１を形成する。同時に、層間絶縁膜３５を貫通して画素トランジスタ３２のゲート電極３４に達する開口部３４１を形成する。その後、開口部２４１、３４１の底面及び側面、並びに、層間絶縁膜３５の表面に絶縁膜４２ｓを堆積する。その後、開口部２４１、３４１の底部に形成された絶縁膜４２ｓをエッチバックにより除去する。
　図２５に示すように、ＣＶＤ法、化学機械研磨（ＣＭＰ）法等により、Ｗ等の導体からなる貫通接続導体４３を、絶縁膜４２を介して開口部２４１に埋め込む。開口部３４１では、導体であるコンタクトプラグ３６が埋め込まれ、ゲート電極３４と電気的に接続される。
　図２６に示すように、層間絶縁膜３７ｓに設けた開口部に埋め込まれた第１配線層３８Ａの配線パターンを、電荷保持部４１の貫通接続導体４３及び画素トランジスタ３２のゲート電極３４に電気的に接続するように設ける。このようにして、電荷蓄積領域１５の寄生容量ＣFDと電荷保持部４１の配線容量ＣVを形成することができる。
　図２７は、第２実施形態に係る固体撮像装置の等価回路を示す。図２７に示すように、電荷蓄積領域１５には、電荷蓄積領域１５の寄生容量ＣFDと電荷保持部４１の配線容量ＣVが並列に接続されている。配線容量ＣVを調整することにより、変換効率を調整することが可能となる。例えば、電荷保持部４１の絶縁膜４２として、ＳｉＯ2膜を標準として、高誘電率材料及び低誘電率材料を用いることにより、実効容量ＣEFFを調整できる。あるいは、絶縁膜４２の膜厚を適宜選択することによっても、実効容量ＣEFFを調整できる。
　上記の説明では、１つの電荷保持部４１で実効容量ＣEFFを調整しているが、製造後には実効容量ＣEFFを変更できない。例えば、図２８に示すように、電荷蓄積領域１５に電気的に接続された複数の電荷保持部４１Ａ、４１Ｂ，４１Ｃそれぞれに、異なる実効容量ＣEFFを持つようにしてもよい。例えば、電荷保持部４１Ａに高誘電率材料の絶縁膜４２Ａ、電荷保持部４１Ｂに標準のＳｉＯ2膜の絶縁膜４２Ｂ、電荷保持部４１Ｃに低誘電率材料の絶縁膜４２Ｃを用いる。電荷保持部４１Ａの貫通接続導体４３Ａは画素トランジスタ３２Ａのゲート電極３４Ａに、第１配線層３８Ａの配線パターン及びコンタクトプラグ３６Ａを介して接続される。電荷保持部４１Ｂの貫通接続導体４３Ｂは画素トランジスタ３２Ｂのゲート電極３４Ｂに、第２配線層３８Ｂの配線パターン及びコンタクトプラグ３６Ｂを介して接続される。電荷保持部４１Ｃの貫通接続導体４３Ｃは画素トランジスタ３２Ｃのゲート電極３４Ｃに、第３配線層３８Ｃの配線パターン及びコンタクトプラグ３６Ｃを介して接続される。画素トランジスタ３２Ａ、３２Ｂ，３２Ｃをロジック回路の制御により適宜選択することにより、実効容量ＣEFFを調整することができる。なお、誘電率でなく、絶縁膜４２Ａ，４２Ｂ，４２Ｃの膜厚を変化させてもよい。
　図２９には、切替トランジスタ４５Ａ，４５Ｂ，４５Ｃにより、実効容量ＣEFFを調整する構造を示す。図３０は、図２９に示した固体撮像装置の等価回路を示す。電荷保持部４１Ａ，４１Ｂ，４１Ｃの絶縁膜４２Ａ，４２Ｂ，４２Ｃは、誘電体材料又は膜厚を変えて互いに異なる配線容量ＣVA、ＣVB、ＣVCを有する。電荷保持部４１Ａは切替トランジスタ４５Ａの一方の主電極領域に第１配線層３８Ａの配線パターンで電気的に接続され、他方の主電極領域に配線４７で電気的に接続される。電荷保持部４１Ｂは切替トランジスタ４５Ｂの一方の主電極領域に第２配線層３８Ｂの配線パターンで電気的に接続され、他方の主電極領域に配線４７で電気的に接続される。電荷保持部４１Ｃは切替トランジスタ４５Ｃの一方の主電極領域に第３配線層３８Ｃの配線パターンで電気的に接続され、他方の主電極領域に配線４７で電気的に接続される。配線４７は画素トランジスタ３２のゲート電極に電気的に接続される。切替トランジスタ４５Ａ，４５Ｂ，４５Ｃを適宜切り替えることにより、実効容量ＣEFFを調整することができる。
　図３１は、電荷蓄積領域１５を共有する場合の第１基板１のレイアウトである。図３１に示すように、４つの画素が交わる中央部に電荷蓄積領域１５を設ける。電荷蓄積領域１５に、電荷保持部４１Ａ、４１Ｂ、４１Ｃが接続される。第１の転送ゲート構造１６ａ～第４の転送ゲート構造１６ｄ構造のそれぞれには、第１のコンタクトプラグ３１６ａ～第４のコンタクトプラグ３１６ｄが接続される。第１の転送ゲート構造１６ａ構造～第４の転送ゲート構造１６ｄから電荷蓄積領域１５に転送された電荷は、電荷蓄積領域１５から画素トランジスタ３２に転送される。
　図２８及び図２９では、３個の電荷保持部４１Ａ，４１Ｂ，４１Ｃを用いているが、２個、あるいは４個以上の複数のキャパシタを用いてもよい。
　（電子機器）
　本開示の、第１及び第２実施形態に係る固体撮像装置を用いた電子機器に搭載される撮像装置１０１は、図３２に示すように、光学系１０２、撮像素子１０３、ロジック回路１０４、モニタ１０５、及びメモリ１０６を備える。撮像装置１０１により、静止画像及び動画像が撮像可能である。
　光学系１０２は、１枚、又は複数枚のレンズを有する。光学系１０２は、被写体からの入射光を撮像素子１０３に導き、撮像素子１０３の受光面に結像させる。撮像素子１０３としては、第１及び第２実施形態に係る固体撮像装置が使用可能である。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間電荷が蓄積される。撮像素子１０３に蓄積された信号電荷が電気信号に変換される。変換された電気信号は、ロジック回路１０４に出力される。
　ロジック回路１０４は、撮像素子１０３から出力された電気信号に対して各種の信号処理を施し、画像データを作成する。ロジック回路１０４で作成された画像データは、モニタ１０５によって表示することができる。また、画像データをメモリ１０６に格納することもできる。
　以上説明したように、撮像素子１０３として、第１あるいは第２実施形態に係る固体撮像装置を用いることで、グローバルシャッタ機能を実現することができ、変換効率を切り替えて、感度あるいはダイナミックレンジを調整することができる。
　（その他の実施の形態）
　上記のように、本開示は、第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　第１及び第２実施形態では、光電変換部１０としてＳｉ半導体を用いて説明したが、限定されない。例えば、光電変換部として、化合物半導体も適用可能である。例えば、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウムアンチモン（ＩｎＳｂ）等のIII‐Ｖ族化合物半導体が赤外線領域の光電変換部として使用できる。また、テルル化カドミウム水銀（ＨｇＣｄＴｅ）等のII‐VI合物半導体が赤外線領域の光電変換部として使用できる。また、カドミウムテルル（ＣｄＴｅ）等のII‐VI化合物半導体がＸ線領域の光電変換部として使用できる。
　このように、本開示はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本開示はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
　本開示は以下のような構成もとることができる。
（１）
　光信号を信号電荷に変換する光電変換部と、
　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納するキャパシタ構造の電荷保持部と、
　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
　を備え、
　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
　前記増幅トランジスタが第２基板に設けられ、
　前記第１基板と前記第２基板が積層されている光電変換素子。
（２）
前記電荷蓄積領域の入力側に接続された前記電荷保持部が、前記第１基板に設けられている前記（１）に記載の光電変換素子。
（３）
　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
　前記電荷保持部が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられたｐｎ接合からなる埋込容量領域と、前記電荷生成領域の表面に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを含む前記（２）に記載の光電変換素子。
（４）
　前記電荷蓄積領域の出力側に接続された前記電荷保持部が前記第１基板から前記第２基板に至る電気経路の一部に設けられている前記（１）に記載の光電変換素子。
（５）
　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
　前記電荷蓄積領域が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられ、
　前記第１基板と前記第２基板との接合界面を貫通し、前記増幅トランジスタの前記制御電極と前記電荷蓄積領域とを電気的に接続する貫通接続導体を更に備える前記（４）に記載の光電変換素子。
（６）
　前記電荷保持部が、前記貫通接続導体と、前記貫通接続導体の周りに設けられた絶縁膜と、該絶縁膜を介して前記貫通接続導体と対向する前記第２基板の半導体層とを含む前記（５）に記載の光電変換素子。
（７）
　前記電荷保持部が、前記貫通接続導体を複数有する前記（６）に記載の光電変換素子。
（８）
　前記複数の貫通接続導体のそれぞれの周りには、１以上の誘電体材料が前記絶縁膜として設けられる前記（７）に記載の光電変換素子。
（９）
　光信号を信号電荷に変換する光電変換部と、
　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納するキャパシタ構造の電荷保持部と、
　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
　を備える画素が、複数個配列され、
　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
　前記増幅トランジスタが、第２基板に設けられ、
　前記第１基板と前記第２基板が積層されている固体撮像装置。
（１０）
　前記電荷蓄積領域の入力側に接続された前記電荷保持部が、前記第１基板に設けられている前記（９）に記載の固体撮像装置。
（１１）
　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
　前記電荷保持部が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられたｐｎ接合からなる埋込容量領域と、前記電荷生成領域の表面に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを含む前記（１０）に記載の固体撮像装置。
（１２）
　前記電荷蓄積領域の出力側に接続された前記電荷保持部が前記第１基板から前記第２基板に至る電気経路の一部に設けられている前記（９）に記載の固体撮像装置。
（１３）
　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
　前記電荷蓄積領域が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられ、
　前記第１基板と前記第２基板との接合界面を貫通し、前記増幅トランジスタの前記制御電極と前記電荷蓄積領域とを電気的に接続する貫通接続導体を更に備える前記（１２）に記載の固体撮像装置。
（１４）
　前記電荷保持部が、前記貫通接続導体と、前記貫通接続導体の周りに設けられた絶縁膜と、該絶縁膜を介して前記貫通接続導体と対向する前記第２基板の半導体層とを含む前記（１３）に記載の固体撮像装置。
（１５）
　前記画素回路基板から出力された電気信号を信号処理するロジック回路を有する第３基板が、
　前記第２基板の前記第１基板に面している主面と反対側の主面に面して貼り合わせられ、前記第１基板、前記第２基板及び前記第３基板が電気的に接続された３層の積層構造をなす前記（９）～（１４）のいずれかに記載の固体撮像装置。
（１６）
　光信号を信号電荷に変換する光電変換部と、
　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納する電荷保持部と、
　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
　を有する画素が、複数個配列され、
　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
　前記増幅トランジスタが、第２基板に設けられ、
　前記第１基板と前記第２基板が積層されている固体撮像装置を含む電子機器。
１…第１基板
３…第２基板
５…第３基板
７…入射部
１０…光電変換部（ＰＤ）
１１，１２…第１半導体層
１１…ウェル領域
１２…電荷生成領域
１３…底部ピニング層
１４…側面ピニング層
１５…電荷蓄積領域（浮遊拡散領域）
１６…転送ゲート構造
１７…縦型ゲート
１８…平坦化膜
１９…画素分離部
２０，３５，３７，５５，５７…層間絶縁膜
２１，４３…貫通接続導体（貫通ビアプラグ）
２２…ウェルコンタクト領域
２３，４１…電荷保持部
２４…埋込容量領域
３１…第２半導体層
３２・・・画素トランジスタ
３２ａ・・・増幅トランジスタ
３３ａ，５３ａ・・・第１主電極領域（ソース領域）
３３ｂ，５３ｂ・・・第２主電極領域（ドレイン領域）
３４，５４…制御電極（ゲート電極）
３６，５６…接続導体（コンタクトプラグ）
３８ａ，３８Ａ，５８ａ…第１配線層
３８ｂ，３８Ｂ，５８ｂ…第２配線層
３８ｃ，３８Ｃ，５８ｃ…第３配線層
３８ｄ…第４配線層
３９，５９…ビアプラグ
４２…絶縁膜
５１…第３半導体層
５２…ロジック回路トランジスタ
７１ カラーフィルタ
７２ マイクロレンズ
９１ 画素アレイ部
９２ 画素
９３ 駆動部
９４ カラム処理部
９５ 水平駆動部
９６ 垂直信号線
９７ 垂直駆動部
９８ 制御線
９９ 信号処理部
１０１ 撮像装置
１０２ 光学系
１０３ 撮像素子
１０４ ロジック回路
１０５ モニタ
１０６ メモリ
２３０…キャパシタ絶縁膜
２３１…キャパシタ電極
ＣFD…拡散層容量
ＣV…配線容量

Claims (16)

  1. 　光信号を信号電荷に変換する光電変換部と、
    　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
    　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
    　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納するキャパシタ構造の電荷保持部と、
    　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
    　を備え、
    　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
    　前記増幅トランジスタが第２基板に設けられ、
    　前記第１基板と前記第２基板が積層されている光電変換素子。
  2. 　前記電荷蓄積領域の入力側に接続された前記電荷保持部が、前記第１基板に設けられている請求項１に記載の光電変換素子。
  3. 　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
    　前記電荷保持部が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられたｐｎ接合からなる埋込容量領域と、前記電荷生成領域の表面に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを含む請求項２に記載の光電変換素子。
  4. 　前記電荷蓄積領域の出力側に接続された前記電荷保持部が前記第１基板から前記第２基板に至る電気経路の一部に設けられている請求項１に記載の光電変換素子。
  5. 　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
    　前記電荷蓄積領域が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられ、
    　前記第１基板と前記第２基板との接合界面を貫通し、前記増幅トランジスタの前記制御電極と前記電荷蓄積領域とを電気的に接続する貫通接続導体を更に備える請求項４に記載の光電変換素子。
  6. 　前記電荷保持部が、前記貫通接続導体と、前記貫通接続導体の周りに設けられた絶縁膜と、該絶縁膜を介して前記貫通接続導体と対向する前記第２基板の半導体層とを含む請求項５に記載の光電変換素子。
  7. 　前記電荷保持部が、前記貫通接続導体を複数有する請求項６に記載の光電変換素子。
  8. 　複数の前記貫通接続導体のそれぞれの周りには、１以上の誘電体材料が前記絶縁膜として設けられる請求項７に記載の光電変換素子。
  9. 　光信号を信号電荷に変換する光電変換部と、
    　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
    　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
    　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納するキャパシタ構造の電荷保持部と、
    　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
    　を備える画素が、複数個配列され、
    　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
    　前記増幅トランジスタが、第２基板に設けられ、
    　前記第１基板と前記第２基板が積層されている固体撮像装置。
  10. 　前記電荷蓄積領域の入力側に接続された前記電荷保持部が、前記第１基板に設けられている請求項９に記載の固体撮像装置。
  11. 　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
    　前記電荷保持部が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられたｐｎ接合からなる埋込容量領域と、前記電荷生成領域の表面に設けられた絶縁膜と、前記絶縁膜の上に設けられた電極とを含む請求項１０に記載の固体撮像装置。
  12. 　前記電荷蓄積領域の出力側に接続された前記電荷保持部が前記第１基板から前記第２基板に至る電気経路の一部に設けられている請求項９に記載の固体撮像装置。
  13. 　前記光電変換部が第１導電型のウェル領域と該ウェル領域とｐｎ接合をなす第２導電型の電荷生成領域を含み、
    　前記電荷蓄積領域が、前記ウェル領域の前記電荷生成領域に接した面と反対側の面に設けられ、
    　前記第１基板と前記第２基板との接合界面を貫通し、前記増幅トランジスタの前記制御電極と前記電荷蓄積領域とを電気的に接続する貫通接続導体を更に備える請求項１２に記載の固体撮像装置。
  14. 　前記電荷保持部が、前記貫通接続導体と、前記貫通接続導体の周りに設けられた絶縁膜と、該絶縁膜を介して前記貫通接続導体と対向する前記第２基板の半導体層とを含む請求項１３に記載の固体撮像装置。
  15. 　前記第２基板から出力された電気信号を信号処理するロジック回路を有する第３基板が、
    　前記第２基板の前記第１基板に面している主面と反対側の主面に面して貼り合わせられ、前記第１基板、前記第２基板及び前記第３基板が電気的に接続された３層の積層構造をなす請求項９に記載の固体撮像装置。
  16. 　光信号を信号電荷に変換する光電変換部と、
    　前記光電変換部に接続され、前記信号電荷を転送する転送ゲート構造と、
    　前記信号電荷が前記転送ゲート構造によって転送される電荷蓄積領域と、
    　前記電荷蓄積領域に電気的に接続され、前記信号電荷を格納するキャパシタ構造の電荷保持部と、
    　前記電荷蓄積領域に制御電極が電気的に接続された増幅トランジスタと、
    　を有する画素が、複数個配列され、
    　前記光電変換部、前記転送ゲート構造、前記電荷蓄積領域が、第１基板に設けられ、
    　前記増幅トランジスタが、第２基板に設けられ、
    　前記第１基板と前記第２基板が積層されている固体撮像装置を含む電子機器。
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