WO2020017469A1 - 回路基板 - Google Patents

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conductive piece
conductive
connection sheet
terminal
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俊悟 平谷
奥見　慎祐
有延 中村
原口　章
衡 曹
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株式会社オートネットワーク技術研究所
住友電装株式会社
住友電気工業株式会社
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    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently

Definitions

  • the present invention relates to a circuit board.
  • This application claims the priority based on Japanese Patent Application No. 2018-135249 filed on Jul. 18, 2018, and incorporates all the contents described in the Japanese application.
  • a conductive piece also called a bus bar or the like
  • a conductive piece that forms a circuit for conducting a relatively large current
  • a substrate on which a conductive pattern that constitutes a circuit for conducting a relatively small current is formed.
  • Circuit boards are generally known.
  • Patent Literature 1 discloses a pair of bus bars, a power semiconductor mounted on the pair of bus bars, a control board on which a control unit for controlling the power semiconductor is mounted, and an upper surface of the pair of bus bars.
  • An electric connection box having a control terminal of the power semiconductor and an FPC for electrically connecting the control board is disclosed.
  • a circuit board is a circuit board provided with two conductive pieces connected to terminals of a plurality of semiconductor elements on one plane and including an insulating portion interposed between the conductive pieces.
  • FIG. 2 is an exploded view of a substrate structure of the electric device according to the embodiment. It is the top view which looked at the board
  • FIG. 4 is an enlarged view showing the vicinity of a plurality of FETs in FIG. 3 in an enlarged manner.
  • FIG. 5 is a longitudinal sectional view taken along line VV in FIG. 4.
  • FIG. 5 is a vertical sectional view taken along line IV-IV in FIG. 4.
  • FIG. 2 is an enlarged view showing the vicinity of a plurality of FETs in the power circuit according to the embodiment.
  • an object of the present invention is to provide a circuit board capable of appropriately dispersing heat generated in the semiconductor elements when energized and improving the heat radiation efficiency.
  • a circuit board includes a circuit board in which two conductive pieces connected to terminals of a plurality of semiconductor elements are provided on one plane, and an insulating portion is interposed between the conductive pieces.
  • a substrate comprising: a first conductive piece to which one group of the plurality of semiconductor elements is fixed; and a second conductive piece to which another group of the plurality of semiconductor elements is fixed, wherein the plurality of semiconductor elements The elements are alternately fixed to the first conductive pieces and the second conductive pieces.
  • one group is fixed to a first conductive piece
  • another group except one group is fixed to a second conductive piece
  • the plurality of semiconductor elements are fixed to a second conductive piece.
  • the semiconductor element is alternately fixed to the first conductive pieces and the second conductive pieces. Therefore, the heat generated by the semiconductor element when energized is appropriately dispersed to the first conductive piece and the second conductive piece, and the efficiency of heat dissipation is increased.
  • the number of the one group of semiconductor elements is the same as the number of the other group of semiconductor elements.
  • the number of the group of semiconductor elements fixed to the first conductive piece and the number of the second group of semiconductor elements fixed to the second conductive piece are the same. Therefore, the heat generated by the plurality of semiconductor elements at the time of energization is appropriately dispersed to the first conductive piece and the second conductive piece, and the efficiency of heat dissipation is increased.
  • each semiconductor element has a first terminal and a second terminal provided on mutually opposite sides with respect to a main body of the semiconductor element, and the semiconductor of the other group is provided.
  • An element is arranged such that the first terminal faces the first conductive piece, and the first terminal is connected to the first conductive piece via a conductive first connection sheet;
  • the element is arranged so that the second terminal faces the second conductive piece, and the second terminal is connected to the second conductive piece via a conductive second connection sheet.
  • the first terminal to be connected to the first conductive piece is located on the first conductive piece side, and one group of semiconductor elements should be connected to the second conductive piece.
  • the second terminal is located on the second conductive side. Therefore, the length of the first connection sheet for connecting the first conductive piece and the first terminal and the length of the second connection sheet for connecting the second conductive piece and the second terminal can be reduced, and the circuit board can be made compact.
  • a circuit board wherein the first heat transfer member covers the first connection sheet, and transfers heat of the first connection sheet to the first conductive piece or the second conductive piece. And a second heat transfer member that covers the second connection sheet and transfers heat of the second connection sheet to the first conductive piece or the second conductive piece.
  • the first heat transfer member transfers the heat of the first connection sheet to the first conductive piece or the second conductive piece
  • the second heat transfer member transfers the heat of the second connection sheet to the first conductive piece.
  • the light is transmitted to the second conductive piece. Therefore, it is possible to prevent a problem caused by heat generation in the first connection sheet and the second connection sheet, and to disperse the heat of the first connection sheet and the second connection sheet to the first conductive piece or the second conductive piece, thereby dissipating heat. Efficiency can be increased.
  • the first connection sheet or the second connection sheet is an FPC (Flexible Printed Circuits).
  • FPC is used as the first connection sheet or the second connection sheet. Therefore, the manufacturing process of the circuit board can be simplified.
  • FIG. 1 is a front view of an electric device 1 according to the present embodiment.
  • the electric device 1 constitutes an electric connection box arranged on a power supply path between a power supply such as a battery included in a vehicle and a load including a vehicle-mounted electric component such as a lamp and a wiper or a motor.
  • the electric device 1 is used as electronic components such as a DC-DC converter and an inverter.
  • the electric device 1 includes a substrate structure 10 and a support member 20 that supports the substrate structure 10.
  • FIG. 2 is an exploded view of the substrate structure 10 of the electric device 1 according to the present embodiment.
  • the front, rear, left, right, right, upper, and lower sides of the electric device 1 are shown in front, rear, left, right, and up and down directions shown in FIGS. Is defined.
  • description will be made using the front-back, left-right, and up-down directions defined as above.
  • the substrate structure 10 includes a power circuit 30 (circuit board) having a bus bar that constitutes a power circuit, a semiconductor element mounted on the bus bar, and the like, and a control circuit 12 that controls on / off of the power circuit 30.
  • the semiconductor element is appropriately mounted according to the use of the electric device 1, and includes, for example, a switching element such as an FET (Field Effect Transistor), a resistor, a coil, a capacitor, and the like.
  • the support member 20 has a base 21 having a support surface 211 for supporting the substrate structure 10 on an upper surface, a heat radiator 22 provided on a surface (lower surface 212) opposite to the support surface 211, and a heat radiator 22 therebetween. And a plurality of legs (not shown) provided at both left and right ends of the base 21.
  • the base 21, the radiator 22, and the legs of the support member 20 are integrally formed, for example, by die casting using a metal material such as aluminum or an aluminum alloy.
  • the base 21 is a rectangular flat plate member having an appropriate thickness.
  • the substrate structure 10 is fixed to the support surface 211 of the base 21 by a known method such as bonding, screwing, or soldering.
  • the heat radiating portion 22 includes a plurality of heat radiating fins 221 protruding downward from the lower surface 212 of the base 21 and radiates heat generated from the substrate structure 10 to the outside.
  • the plurality of radiating fins 221 extend in the left-right direction and are arranged side by side at predetermined intervals in the front-rear direction.
  • FIG. 3 is a plan view of the substrate structure 10 of the electric device 1 according to the present embodiment as viewed from above.
  • FIG. 3 shows the substrate structure 10 in a state where the control circuit 12 is removed for convenience of description.
  • the substrate structure 10 includes a power circuit 30, a control circuit 12 on which a control circuit for giving an on / off signal to the power circuit 30 is mounted, and a housing 11 for housing the power circuit 30 and the control circuit 12.
  • the control circuit 12 and the power circuit 30 are provided separately from each other.
  • the power circuit 30 includes bus bars 111 and 112 (conductive pieces), a plurality of semiconductor switching elements 13 (semiconductor elements) to which control signals from the control circuit 12 are input, and which switches between energization and non-energization based on the input control signals. At least.
  • the bus bars 111 and 112 are provided on the same plane, and a substrate 113 having a circuit pattern and the like is further provided on the same plane as the bus bars 111 and 112.
  • a first insulating region 114 (insulating portion) is interposed between the bus bar 111 and the bus bar 112, and a second insulating region 115 (insulating portion) is interposed between the bus bar 112 and the substrate portion 113.
  • the bus bar 111 has a rectangular plate shape, and a bus bar 112 is provided near two adjacent sides of the bus bar 111. Like the bus bar 111, the bus bar 112 also has a plate shape. The bus bar 112 is interposed between the substrate 113 and the bus bar 111.
  • the bus bar 111 and the bus bar 112 are conductive plate members formed of a metal material such as copper or a copper alloy.
  • the first insulating region 114 and the second insulating region 115 are manufactured by insert molding using an insulating resin material such as a phenol resin or a glass epoxy resin.
  • the first insulating region 114 and the second insulating region 115 may be formed integrally with the housing 11, for example.
  • the semiconductor switching element 13 is, for example, an FET (more specifically, a surface-mount type power MOSFET), and is arranged on the bus bar 111 or the bus bar 112. That is, in the power circuit 30 according to the present embodiment, the semiconductor switching element 13 (hereinafter, referred to as FET 13) is not disposed so as to straddle the bus bar 111 and the bus bar 112, and is fixed to either the bus bar 111 or the bus bar 112. .
  • the four FETs 13 are arranged side by side along one side of the rectangular bus bar 111, in other words, along the boundary between the bus bar 111 and the bus bar 112 (first insulating region 114).
  • the bus bar 111 is a bus bar directly connected to the drain terminal of the FET 13, and the bus bar 112 is a bus bar directly connected to the source terminal of the FET 13.
  • the bus bar 111 and the bus bar 112 are also referred to as a drain bus bar 111 (a first conductive piece and a second conductive piece) and a source bus bar 112 (a second conductive piece and a first conductive piece), respectively.
  • a semiconductor element such as a Zener diode may be mounted above the bus bars 111 and 112 in addition to the FET 13.
  • FIG. 3 for convenience of explanation, a configuration in which four FETs 13 are arranged side by side on one side of the drain bus bar 111 is shown.
  • the present invention is not limited to this.
  • the configuration may be further arranged side by side on the other side.
  • FIG. 4 is an enlarged view showing the vicinity of the plurality of FETs 13 in FIG. 3
  • FIG. 5 is a longitudinal sectional view taken along line VV in FIG. 4, and
  • FIG. It is a longitudinal cross-sectional view by a line.
  • the four FETs 13 of the FET 13A, the FET 13B, the FET 13C, and the FET 13D are arranged in this order along the boundary between the drain bus bar 111 and the source bus bar 112.
  • the FETs 13A to 13D are also collectively referred to as FET13.
  • the FETs 13A to 13D are dispersedly arranged on the drain bus bar 111 and the source bus bar 112. More specifically, FET 13A and FET 13C (one group, another group) are fixed to the drain bus bar 111, and FET 13B and FET 13D (other group, one group) are fixed to the source bus bar 112. That is, the same number of FETs 13 are fixed to the drain bus bar 111 and the source bus bar 112, respectively.
  • the FETs 13A to 13D are alternately fixed to the drain bus bar 111 and the source bus bar 112. That is, the FET 13A is fixed to the drain bus bar 111, the FET 13B is fixed to the source bus bar 112, the FET 13C is fixed to the drain bus bar 111, and the FET 13D is fixed to the source bus bar 112.
  • the FETs 13A and 13C are electrically connected to the bus bars 111 and 112 by the same method, and the FETs 13B and 13D are electrically connected to the bus bars 111 and 112 by the same method.
  • the method of connecting the FETs 13A and 13C to the bus bars 111 and 112 is different from the method of connecting the FETs 13B and 13D to the bus bars 111 and 112. Therefore, hereinafter, only the FET 13A of the FETs 13A and 13C will be described, only the FET 13B of the FETs 13B and 13D will be described, and the detailed description of the FETs 13C and 13D will be omitted.
  • the FET 13A has an element body 134A, and four drain terminals 131A (first and second terminals) and three source terminals 132A (second terminals and first terminals) on opposite sides of the element body 134A.
  • a drain terminal 131A is provided on one side of the element body 134A
  • a source terminal 132A is provided on a side facing the one side.
  • the FET 13A has a gate terminal 135A.
  • the gate terminal 135A is provided near the source terminal 132A.
  • the position of the gate terminal 135A is not limited to this.
  • the FET 13A is fixed to the drain bus bar 111 by soldering. That is, the solder fixing portion 133A is interposed between the bottom surface of the FET 13A and the drain bus bar 111.
  • the solder fixing portion 133A solders at least a part of the bottom surface of the FET 13A to the drain bus bar 111.
  • the drain terminal 131A of the FET 13A is soldered to the solder fixing portion 133A, and is electrically connected to the drain bus bar 111 via the solder fixing portion 133. That is, the drain terminal 131A is directly electrically connected to the drain bus bar 111.
  • the FET 13A is arranged so that the source terminal 132A faces the source bus bar 112, in other words, the source terminal 132A faces the first insulating region 114.
  • the source terminal 132A is electrically connected to the source bus bar 112 separated by the first insulating region 114 via the connection sheet 14A (first connection sheet and second connection sheet). That is, the connection sheet 14A is provided on the bus bars 111 and 112 so as to straddle the first insulating region 114.
  • connection sheet 14A electrically connects the source terminal 132A and the source bus bar 112, and has a linear conductive portion 141A (indicated by a broken line in FIG. 4) and an insulating portion 142A for insulating the conductive portion 141A from the drain bus bar 111. And One end of the conducting part 141A is soldered to the source terminal 132A, and the other end of the conducting part 141A is soldered to the source bus bar 112. That is, the other end of the connection sheet 14A is connected to the source bus bar 112 via the solder connection portion 15A.
  • the FET 13A is arranged so that the source terminal 132A faces the source bus bar 112, the length of the connection sheet 14A can be made shorter than when the source terminal 132A does not face the source bus bar 112.
  • the structure of the power circuit 30 according to the present embodiment can be simplified.
  • the FET 13B has an element body 134B and four drain terminals 131B (first terminal, second terminal) and three source terminals 132B (second terminal, first terminal) on opposite sides of the element body 134B.
  • a drain terminal 131B is provided on one side of the element body 134B
  • a source terminal 132B is provided on a side opposite to the one side.
  • the FET 13B has a gate terminal 135B.
  • the gate terminal 135B is provided near the source terminal 132B.
  • the FET 13B is fixed to the source bus bar 112 by soldering. That is, the solder fixing portion 133B is interposed between the bottom surface of the FET 13B and the source bus bar 112.
  • the solder fixing portion 133B solders at least a part of the bottom surface of the FET 13B to the source bus bar 112.
  • the source terminal 132B of the FET 13B is electrically connected to the source bus bar 112 by solder connection. That is, the source terminal 132B is directly electrically connected to the source bus bar 112.
  • the FET 13B is arranged so that the drain terminal 131B faces the drain bus bar 111, in other words, the drain terminal 131B faces the first insulating region 114. Further, the drain terminal 131B is electrically connected to the drain bus bar 111 separated by the first insulating region 114 via the connection sheet 14B (second connection sheet, first connection sheet).
  • connection sheet 14B electrically connects the drain terminal 131B and the drain bus bar 111, and has a linear conductive portion 141B (indicated by a broken line in FIG. 4) and an insulating portion 142B for insulating the conductive portion 141B from the source bus bar 112. And One end of the conducting part 141B is soldered to the drain terminal 131B, and the other end of the conducting part 141B is soldered to the drain bus bar 111. That is, the other end of the connection sheet 14B is connected to the drain bus bar 111 via the solder connection portion 15B.
  • the FET 13B is arranged such that the drain terminal 131B faces the drain bus bar 111, the length of the connection sheet 14B can be reduced as compared with the case where the drain terminal 131B does not face the drain bus bar 111.
  • the structure of the power circuit 30 according to the present embodiment can be simplified.
  • the conducting parts 141A and 141B are made of copper foil
  • the insulating parts 142A and 142B are made of sheet-like resin
  • the conducting parts 141A and 141B are embedded inside the insulating parts 142A and 142B.
  • the connection sheets 14A and 14B may be, for example, FPCs (Flexible Printed Circuits).
  • the present invention is not limited to this, and the conducting portions 141A and 141B may be attached on the insulating portions 142A and 142B.
  • connection sheets 14A and 14B may be partially fixed to the bus bars 111 and 112 or the first insulating region 114. That is, only one or a plurality of connection sheets 14A and 14B may be fixed to the bus bars 111 and 112 or the first insulating region 114. In this case, the connection sheets 14A and 14B can be deformed to some extent in the length direction (the extending direction of the conducting portions 141A and 141B). Therefore, when heat is generated in the FETs 13A and 13B, the connection sheets 14A and 14B can be deformed according to the thermal expansion and contraction of the drain terminals 131A and 131B or the source terminals 132A and 132B.
  • the gate terminal 135A of the FET 13A is electrically connected to the substrate 113 farther than the source bus bar 112 via the far connection sheet 16A.
  • the remote connection sheet 16 ⁇ / b> A is provided on the bus bars 111 and 112, and extends from the bus bar 111 to the bus bar 112 to the substrate unit 113.
  • the gate terminal 135B of the FET 13B is electrically connected to the remote substrate 113 via the remote connection sheet 16B.
  • the remote connection sheet 16B is provided on the source bus bar 112.
  • the substrate unit 113 includes, for example, an insulating substrate, and a control circuit (not shown) including a semiconductor element such as a resistor, a coil, a capacitor, and a diode is mounted on an upper surface of the insulating substrate.
  • a control circuit including a semiconductor element such as a resistor, a coil, a capacitor, and a diode is mounted on an upper surface of the insulating substrate.
  • a circuit pattern for electrically connecting the semiconductor elements may be formed.
  • the FETs 13A to 13D are fixed separately to the drain bus bar 111 and the source bus bar 112. Therefore, the heat generated by the FETs 13A to 13D when energized is not concentrated on either the drain bus bar 111 or the source bus bar 112 but is dispersed. Therefore, a problem due to heat concentration can be prevented beforehand, and the efficiency of heat radiation in the power circuit 30 can be increased.
  • the FETs 13A to 13D are alternately fixed to the drain bus bar 111 and the source bus bar 112. Therefore, an interval is formed between the FETs 13A and 13C in the drain bus bar 111 and between the FETs 13B and 13D in the source bus bar 112. Therefore, the heat generated by the FETs 13A to 13D when energized is not locally concentrated in the drain bus bar 111 or the source bus bar 112 but is widely dispersed. Therefore, the efficiency of heat radiation in the power circuit 30 can be increased.
  • the FETs 13A to 13D are fixed to the drain bus bar 111 or the source bus bar 112, heat generated in the FETs 13A to 13D at the time of energization is conducted to the drain bus bar 111 or the source bus bar 112. Therefore, it is possible to prevent a problem occurring in the FETs 13A to 13D due to heat generated in the FETs 13A to 13D.
  • FIG. 7 is an enlarged view illustrating the vicinity of the plurality of FETs 13 in the power circuit 30 according to the present embodiment.
  • the four FETs 13A, 13B, 13C, and 13D are arranged in parallel in this order along the boundary between the drain bus bar 111 and the source bus bar 112. .
  • the FETs 13A to 13D are alternately fixed to the drain bus bar 111 and the source bus bar 112, the FET 13A and the FET 13C (one group, another group) are fixed to the drain bus bar 111, and the FET 13B and the FET 13D (the other group, Group) is fixed. That is, the FET 13A is fixed to the drain bus bar 111, the FET 13B is fixed to the source bus bar 112, the FET 13C is fixed to the drain bus bar 111, and the FET 13D is fixed to the source bus bar 112, respectively.
  • the FETs 13A and 13C have first heat transfer members 40A and 40C (first heat transfer member and second heat transfer member), respectively, and the FETs 13B and 13D are second heat transfer members 50B. , 50D (second heat transfer member, first heat transfer member).
  • the first heat transfer members 40A and 40C cover a part of the connection sheets 14A and 14C and the source bus bar 112 near the part of the connection sheets 14A and 14C, respectively. That is, the first heat transfer members 40A and 40C are in contact with both the connection sheets 14A and 14C and the source bus bar 112. Therefore, heat generated in the connection sheets 14A and 14C can be conducted to the source bus bar 112.
  • the second heat transfer members 50B and 50D cover a part of the connection sheets 14B and 14D and the drain bus bar 111 near the part of the connection sheets 14B and 14D, respectively. That is, the second heat transfer members 50B and 50D are in contact with both the connection sheets 14B and 14D and the drain bus bar 111. Therefore, heat generated in the connection sheets 14B and 14D can be conducted to the drain bus bar 111.
  • the first heat transfer members 40A and 40C and the second heat transfer members 50B and 50D are made of a material having excellent heat conductivity, such as acrylic, silicon, and polyolefin.
  • first heat transfer members 40 are also referred to as first heat transfer members 40
  • second heat transfer members 50B and 50D are also referred to as second heat transfer members 50.
  • the power circuit 30 since the power circuit 30 according to the present embodiment includes the first heat transfer member 40 and the second heat transfer member 50, heat generated in the connection sheets 14A to 14D is transferred to the drain bus bar 111 or the source bus bar 112. To disperse and air cool. Therefore, the efficiency of heat radiation in the power circuit 30 can be increased.
  • Substrate structure FET 14A, 14B, 14C, 14D Connection sheet 30 Power circuit 40 First heat transfer member 50 Second heat transfer member 111 Drain bus bar 112 Source bus bar 114 First insulating region 115 Second insulating region 131A, 131B, 131C, 131D Drain terminal 132A , 132B, 132C, 132D Source terminal 135A, 135B, 135C, 135D Gate terminal

Abstract

複数のＦＥＴ（１３）の端子と接続する２つのバスバー（１１１，１１２）が一平面に設けられており、バスバー（１１１，１１２）同士の間に介在する絶縁領域（１１４）を備える電力回路（３０）であって、前記複数のＦＥＴ（１３）のうち、一群（１３Ａ，１３Ｃ）が固定される第１導電片（１１１）と、前記複数のＦＥＴ（１３）のうち、他群（１３Ｂ，１３Ｄ）が固定される第２導電片（１１２）とを備え、前記複数のＦＥＴ（１３）は、前記第１導電片（１１１）及び前記第２導電片（１１２）に交互に固定されている。

Description

回路基板
　本発明は回路基板に関する。
　本出願は、２０１８年７月１８日出願の日本出願第２０１８－１３５２４９号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　従来、比較的小さな電流を導通させる回路を構成する導電パターンが形成された基板に対して、比較的大きな電流を導通させるための回路を構成する導電片（バスバー等とも称される）が設けられた回路基板が一般的に知られている。
　特許文献１には、一対のバスバーと、斯かる一対のバスバー上に実装されたパワー半導体と、該パワー半導体を制御する制御部を実装した制御基板と、前記一対のバスバーの上面に設けられて前記パワー半導体の制御端子及び前記制御基板を電気的に接続するＦＰＣとを有する電気接続箱が開示されている。
特開２０１６－２２０２７７号公報
　本開示の一態様に係る回路基板は、複数の半導体素子の端子と接続する２つの導電片が一平面に設けられており、前記導電片同士の間に介在する絶縁部を備える回路基板であって、前記複数の半導体素子のうち、一群が固定される第１導電片と、前記複数の半導体素子のうち、他群が固定される第２導電片とを備え、前記複数の半導体素子は、前記第１導電片及び前記第２導電片に交互に固定されている。
本実施形態に係る電気装置の正面図である。 本実施形態に係る電気装置の基板構造体の分解図である。 本実施形態に係る電気装置の基板構造体を上方から見た平面図である。 図３における複数のＦＥＴの付近を拡大して示す拡大図である。 図４のＶ‐Ｖ線による縦断面図である。 図４のＩＶ‐ＩＶ線による縦断面図である。 本実施形態に係る電力回路における複数のＦＥＴの付近を拡大して示す拡大図である。
［本開示が解決しようとする課題］
　一般に、半導体素子は通電の際に熱が発生する。従って、半導体素子で発生した熱によって、回路基板に不具合が生じないように、発生した熱を適宜分散させ、放熱の効率を高めることが必要である。
　しかしながら、特許文献１の電気接続箱においては、パワー半導体（半導体素子）がバスバーにおいて局所的に集中して配置されており、通電時には熱が集中することになるので上述の問題を解決できない。
　そこで、複数の半導体素子を用いる場合、通電時に半導体素子に発生する熱を適宜分散させ、放熱の効率を高めることができる回路基板を提供することを目的とする。
［本開示の効果］
　本開示によれば、複数の半導体素子を用いる場合、通電時に半導体素子に発生する熱を適宜分散させ、放熱の効率を高めることができる。
［本発明の実施形態の説明］
　最初に本開示の実施態様を列挙して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（１）本開示の一態様に係る回路基板は、複数の半導体素子の端子と接続する２つの導電片が一平面に設けられており、前記導電片同士の間に介在する絶縁部を備える回路基板であって、前記複数の半導体素子のうち、一群が固定される第１導電片と、前記複数の半導体素子のうち、他群が固定される第２導電片とを備え、前記複数の半導体素子は、前記第１導電片及び前記第２導電片に交互に固定されている。
　本態様にあっては、前記複数の半導体素子のうち、一群が第１導電片に固定され、前記複数の半導体素子のうち、一群を除く他群が第２導電片に固定され、前記複数の半導体素子は、前記第１導電片及び前記第２導電片に交互に固定されている。
　従って、通電時に半導体素子が発する熱が、第１導電片及び第２導電片に適宜分散され、放熱の効率が高まる。
（２）本開示の一態様に係る回路基板は、前記一群の半導体素子の数は、前記他群の半導体素子の数と同数である。
　本態様にあっては、第１導電片に固定された一群の半導体素子の数と、第２導電片に固定された第２群の半導体素子の数が同一である。
　従って、通電時に複数の半導体素子が発する熱が、第１導電片及び第２導電片に適宜分散され、放熱の効率が高まる。
（３）本開示の一態様に係る回路基板は、各半導体素子は、該半導体素子の本体に対して相互反対側に設けられた第１端子及び第２端子を有し、前記他群の半導体素子は、前記第１端子が前記第１導電片を向くように配置され、前記第１端子が導電性の第１接続シートを介して前記第１導電片と接続しており、前記一群の半導体素子は、前記第２端子が前記第２導電片を向くように配置され、前記第２端子が導電性の第２接続シートを介して前記第２導電片と接続している。
　本態様にあっては、他群の半導体素子は、第１導電片と接続すべき第１端子が斯かる第１導電片側に位置し、一群の半導体素子は、第２導電片と接続すべき第２端子が斯かる第２導電片側に位置する。
　従って、第１導電片と第１端子とを接続させる第１接続シートと、第２導電片と第２端子とを接続させる第２接続シートの長さを短縮し、回路基板をコンパクト化できる。
（４）本開示の一態様に係る回路基板は、前記第１接続シートを覆い、前記第１接続シートの熱を前記第１導電片又は前記第２導電片に伝達する第１熱伝部材と、前記第２接続シートを覆い、前記第２接続シートの熱を前記第１導電片又は前記第２導電片に伝達する第２熱伝部材とを備える。
　本態様にあっては、第１熱伝部材が第１接続シートの熱を第１導電片又は第２導電片に伝達し、第２熱伝部材が第２接続シートの熱を第１導電片又は第２導電片に伝達する。従って、第１接続シート及び第２接続シートでの発熱による不具合を未然に防止でき、かつ、第１接続シート及び第２接続シートの熱を第１導電片又は第２導電片に分散させ、放熱の効率を高めることができる。
（５）本開示の一態様に係る回路基板は、前記第１接続シート又は前記第２接続シートはＦＰＣ（Flexible Printed Circuits）である。
　本態様にあっては、第１接続シート又は第２接続シートとしてＦＰＣを用いる。従って、回路基板の製造工程を簡素化できる。
[本発明の実施形態の詳細]
　本発明をその実施形態を示す図面に基づいて具体的に説明する。本開示の実施形態に係る回路基板を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　以下においては、本実施形態に係る回路基板を備えた電気装置を例に挙げて説明する。
　（実施形態１）
　図１は、本実施形態に係る電気装置１の正面図である。
　電気装置１は、車両が備えるバッテリなどの電源と、ランプ、ワイパ等の車載電装品又はモータなどからなる負荷との間の電力供給経路に配される電気接続箱を構成する。電気装置１は、例えばＤＣ－ＤＣコンバータ、インバータなどの電子部品として用いられる。
　電気装置１は、基板構造体１０と、基板構造体１０を支持する支持部材２０とを備える。図２は、本実施形態に係る電気装置１の基板構造体１０の分解図である。
　本実施形態では、便宜上、図１及び図２に示す前後、左右、上下の各方向により、電気装置１の「前」、「後」、「左」、「右」、「上」、「下」を定義する。以下では、このように定義される前後、左右、上下の各方向を用いて説明する。
　基板構造体１０は、電力回路を構成するバスバー及びバスバーに実装される半導体素子等を有する電力回路３０（回路基板）と、電力回路３０のオン／オフ等を制御する制御回路１２とを備える。半導体素子は、電気装置１の用途に応じて適宜実装され、例えばＦＥＴ（Field Effect Transistor）などのスイッチング素子、抵抗、コイル、コンデンサ等を含む。
　支持部材２０は、上面に基板構造体１０を支持する支持面２１１を有する基部２１と、支持面２１１とは反対側の面（下面２１２）に設けられた放熱部２２と、放熱部２２を挟んで基部２１の左右両端に設けられた複数の脚部（図示せず）とを備える。支持部材２０が備える基部２１、放熱部２２、及び前記脚部は、例えば、アルミニウム、アルミニウム合金等の金属材料を用いたダイキャストにより一体的に成形される。
　基部２１は、適宜の厚みを有する矩形状の平板部材である。基部２１の支持面２１１には、接着、ネジ止め、半田付け等の公知の方法にて、基板構造体１０が固定される。
　放熱部２２は、基部２１の下面２１２から下方に向けて突出した複数の放熱フィン２２１を備え、基板構造体１０から発せられる熱を外部へ放熱する。複数の放熱フィン２２１は、左右方向に延びると共に、前後方向に所定間隔を隔てて並設されている。
　図３は、本実施形態に係る電気装置１の基板構造体１０を上方から見た平面図である。図３においては、説明の便宜上、制御回路１２を除去した状態での基板構造体１０を示している。
　基板構造体１０は、電力回路３０と、電力回路３０にオン／オフ信号を与える制御回路が実装された制御回路１２と、電力回路３０及び制御回路１２を収容する収容部１１とを備える。制御回路１２及び電力回路３０は夫々分離して設けられている。
　電力回路３０は、バスバー１１１，１１２（導電片）と、制御回路１２からの制御信号が入力され、入力された制御信号に基づき通電／非通電を切り替える複数の半導体スイッチング素子１３（半導体素子）とを少なくとも備える。
　電力回路３０は、バスバー１１１，１１２が同一平面に設けられており、回路パターン等を有する基板部１１３がバスバー１１１，１１２と同一平面に更に設けられている。バスバー１１１及びバスバー１１２の間には第１絶縁領域１１４（絶縁部）が介在しており、バスバー１１２及び基板部１１３の間には第２絶縁領域１１５（絶縁部）が介在している。
　バスバー１１１は矩形の板状をなしており、バスバー１１１の隣り合う２つの辺付近にバスバー１１２が設けられている。バスバー１１１と同様、バスバー１１２も板状をなしている。バスバー１１２は基板部１１３とバスバー１１１との間に介在している。バスバー１１１及びバスバー１１２は、銅又は銅合金等の金属材料により形成された導電性板部材である。
　第１絶縁領域１１４及び第２絶縁領域１１５は、例えばフェノール樹脂、ガラスエポキシ樹脂などの絶縁性樹脂材料を用いたインサート成形により製造される。第１絶縁領域１１４及び第２絶縁領域１１５は、例えば、収容部１１と一体形成されても良い。
　半導体スイッチング素子１３は、例えばＦＥＴ（より具体的には面実装タイプのパワーＭＯＳＦＥＴ）であり、バスバー１１１又はバスバー１１２の上に配置される。即ち、本実施形態に係る電力回路３０においては、半導体スイッチング素子１３（以下、ＦＥＴ１３と称する）がバスバー１１１及びバスバー１１２に跨るように配置されず、バスバー１１１又はバスバー１１２の何れかに固定される。
　図３の例では、４つのＦＥＴ１３が、矩形のバスバー１１１の一辺に沿って、換言すれば、バスバー１１１及びバスバー１１２の境（第１絶縁領域１１４）に沿って並設されている。
　バスバー１１１はＦＥＴ１３のドレイン端子と直接接続するバスバーであり、バスバー１１２はＦＥＴ１３のソース端子と直接接続するバスバーである。以下、バスバー１１１及びバスバー１１２を夫々ドレインバスバー１１１（第１導電片、第２導電片）及びソースバスバー１１２（第２導電片、第１導電片）ともいう。
　また、バスバー１１１，１１２の上側にはＦＥＴ１３の他に、ツェナーダイオード等の半導体素子が実装されてもよい。
　なお、図３の例では、説明の便宜上、４つのＦＥＴ１３がドレインバスバー１１１の一辺側に並設された構成について示したが、これに限定されるものでなく、複数のＦＥＴ１３がドレインバスバー１１１の他辺側に更に並設された構成であっても良い。
　図４は、図３における複数のＦＥＴ１３の付近を拡大して示す拡大図であり、図５は、図４のＶ‐Ｖ線による縦断面図であり、図６は、図４のＩＶ‐ＩＶ線による縦断面図である。
　本実施形態に係る電力回路３０においては、ＦＥＴ１３Ａ、ＦＥＴ１３Ｂ、ＦＥＴ１３Ｃ、ＦＥＴ１３Ｄの４つのＦＥＴ１３が、この順に、ドレインバスバー１１１及びソースバスバー１１２の境に沿って並設されている。以下、ＦＥＴ１３Ａ～１３ＤをまとめてＦＥＴ１３ともいう。
　ＦＥＴ１３Ａ～１３Ｄは、ドレインバスバー１１１及びソースバスバー１１２に分散されて配置されている。より詳しくは、ドレインバスバー１１１にはＦＥＴ１３Ａ及びＦＥＴ１３Ｃ（一群、他群）が固定され、ソースバスバー１１２にはＦＥＴ１３Ｂ及びＦＥＴ１３Ｄ（他群、一群）が固定されている。即ち、ドレインバスバー１１１及びソースバスバー１１２には夫々同数のＦＥＴ１３が固定されている。
　より詳しくは、ＦＥＴ１３Ａ～１３Ｄは、ドレインバスバー１１１及びソースバスバー１１２に交互に固定されている。即ち、ＦＥＴ１３Ａはドレインバスバー１１１に固定され、ＦＥＴ１３Ｂはソースバスバー１１２に固定され、ＦＥＴ１３Ｃはドレインバスバー１１１に固定され、ＦＥＴ１３Ｄはソースバスバー１１２に固定されている。
　ＦＥＴ１３Ａ、１３Ｃが同一方法によってバスバー１１１，１１２に電気的に接続しており、ＦＥＴ１３Ｂ，１３Ｄが同一方法によってバスバー１１１，１１２に電気的に接続している。ＦＥＴ１３Ａ，１３Ｃがバスバー１１１，１１２と接続する方法は、ＦＥＴ１３Ｂ，１３Ｄがバスバー１１１，１１２と接続する方法と相違する。
　従って、以下においては、ＦＥＴ１３Ａ及びＦＥＴ１３ＣのうちＦＥＴ１３Ａについてのみ説明し、ＦＥＴ１３Ｂ及びＦＥＴ１３ＤのうちＦＥＴ１３Ｂについてのみ説明し、ＦＥＴ１３Ｃ及びＦＥＴ１３Ｄについての詳しい説明は省略する。
　ＦＥＴ１３Ａは、素子本体１３４Ａと、素子本体１３４Ａを挟んで相互反対側に４つのドレイン端子１３１Ａ（第１端子、第２端子）及び３つのソース端子１３２Ａ（第２端子、第１端子）を有する。例えば、素子本体１３４Ａの一側面側にドレイン端子１３１Ａが設けられ、前記一側面と対向する側面側にソース端子１３２Ａが設けられている。また、ＦＥＴ１３Ａはゲート端子１３５Ａを有し、例えばゲート端子１３５Ａはソース端子１３２Ａの付近に設けられている。しかし、ゲート端子１３５Ａの位置はこれに限定されるものではない。
　ＦＥＴ１３Ａは半田付けによってドレインバスバー１１１に固定されている。即ち、ＦＥＴ１３Ａの底面とドレインバスバー１１１との間には半田固定部１３３Ａが介在している。半田固定部１３３Ａは、ＦＥＴ１３Ａの底面の少なくとも一部をドレインバスバー１１１に半田付けしている。
　ＦＥＴ１３Ａのドレイン端子１３１Ａは半田固定部１３３Ａに半田接続され、半田固定部１３３を介してドレインバスバー１１１と電気的に接続している。即ち、ドレイン端子１３１Ａは直接的にドレインバスバー１１１と電気的に接続している。
　一方、ＦＥＴ１３Ａは、ソース端子１３２Ａがソースバスバー１１２を向くように、換言すれば、ソース端子１３２Ａが第１絶縁領域１１４を向くように、配置されている。また、ソース端子１３２Ａは、接続シート１４Ａ（第１接続シート、第２接続シート）を介して、第１絶縁領域１１４を挟んで隔てられたソースバスバー１１２と電気的に接続されている。即ち、接続シート１４Ａは、第１絶縁領域１１４を跨るように、バスバー１１１，１１２上に設けられている。
　接続シート１４Ａはソース端子１３２Ａとソースバスバー１１２とを電気的に接続させる、線状の通電部１４１Ａ（図４中、破線にて表示）と、通電部１４１Ａをドレインバスバー１１１から絶縁させる絶縁部１４２Ａとを有する。通電部１４１Ａの一端はソース端子１３２Ａに半田接続されており、通電部１４１Ａの他端はソースバスバー１１２に半田接続されている。即ち、接続シート１４Ａの他端は半田接続部１５Ａを介してソースバスバー１１２と接続している。
　このように、ソース端子１３２Ａがソースバスバー１１２を向くようにＦＥＴ１３Ａが配置されているので、ソース端子１３２Ａがソースバスバー１１２を向いていない場合に比べて接続シート１４Ａの長さを短くすることができ、本実施形態に係る電力回路３０の構造を簡単にすることができる。
　一方、ＦＥＴ１３Ｂは、素子本体１３４Ｂと、素子本体１３４Ｂを挟んで相互反対側に４つのドレイン端子１３１Ｂ（第１端子、第２端子）及び３つのソース端子１３２Ｂ（第２端子、第１端子）を有する。例えば、素子本体１３４Ｂの一側面側にドレイン端子１３１Ｂが設けられ、前記一側面と対向する側面側にソース端子１３２Ｂが設けられている。また、ＦＥＴ１３Ｂはゲート端子１３５Ｂを有し、例えばゲート端子１３５Ｂはソース端子１３２Ｂの付近に設けられている。
　ＦＥＴ１３Ｂは半田付けによってソースバスバー１１２に固定されている。即ち、ＦＥＴ１３Ｂの底面とソースバスバー１１２との間には半田固定部１３３Ｂが介在している。半田固定部１３３Ｂは、ＦＥＴ１３Ｂの底面の少なくとも一部をソースバスバー１１２に半田付けしている。
　例えば、ＦＥＴ１３Ｂのソース端子１３２Ｂは半田接続によって、ソースバスバー１１２と電気的に接続している。即ち、ソース端子１３２Ｂは直接的にソースバスバー１１２と電気的に接続している。
　一方、ＦＥＴ１３Ｂは、ドレイン端子１３１Ｂがドレインバスバー１１１を向くように、換言すれば、ドレイン端子１３１Ｂが第１絶縁領域１１４を向くように、配置されている。また、ドレイン端子１３１Ｂは、接続シート１４Ｂ（第２接続シート、第１接続シート）を介して、第１絶縁領域１１４を挟んで隔てられたドレインバスバー１１１と電気的に接続されている。
　接続シート１４Ｂはドレイン端子１３１Ｂとドレインバスバー１１１とを電気的に接続させる、線状の通電部１４１Ｂ（図４中、破線にて表示）と、通電部１４１Ｂをソースバスバー１１２から絶縁させる絶縁部１４２Ｂとを有する。通電部１４１Ｂの一端はドレイン端子１３１Ｂに半田接続されており、通電部１４１Ｂの他端はドレインバスバー１１１に半田接続されている。即ち、接続シート１４Ｂの他端は半田接続部１５Ｂを介してドレインバスバー１１１と接続している。
　このように、ドレイン端子１３１Ｂがドレインバスバー１１１を向くようにＦＥＴ１３Ｂが配置されているので、ドレイン端子１３１Ｂがドレインバスバー１１１を向いていない場合に比べて接続シート１４Ｂの長さを短くすることができ、本実施形態に係る電力回路３０の構造を簡単にすることができる。
　例えば、通電部１４１Ａ，１４１Ｂは銅箔からなり、絶縁部１４２Ａ，１４２Ｂはシート状の樹脂からなっており、絶縁部１４２Ａ，１４２Ｂの内部に通電部１４１Ａ，１４１Ｂが埋設されている。接続シート１４Ａ，１４Ｂは、例えばＦＰＣ（Flexible Printed Circuits）であっても良い。
　また、これに限るものではなく、通電部１４１Ａ，１４１Ｂが絶縁部１４２Ａ，１４２Ｂ上に貼り付けられても良い。
　なお、接続シート１４Ａ，１４Ｂは、部分的に、バスバー１１１，１１２又は第１絶縁領域１１４に固定されても良い。即ち、接続シート１４Ａ，１４Ｂは、一又は複数箇所のみが、バスバー１１１，１１２又は第１絶縁領域１１４に固定されても良い。この場合、接続シート１４Ａ，１４Ｂはその長さ方向（通電部１４１Ａ，１４１Ｂの延び方向）へある程度の変形が可能になる。従って、ＦＥＴ１３Ａ，１３Ｂでの発熱の際に、ドレイン端子１３１Ａ，１３１Ｂ又はソース端子１３２Ａ，１３２Ｂの熱膨張・収縮に応じて、接続シート１４Ａ，１４Ｂが変形できる。
　ＦＥＴ１３Ａのゲート端子１３５Ａは、遠方接続シート１６Ａを介して、ソースバスバー１１２より遠方の基板部１１３と電気的に接続されている。遠方接続シート１６Ａは、バスバー１１１，１１２上に設けられ、バスバー１１１からバスバー１１２に亘って基板部１１３まで延びている。
　また、ＦＥＴ１３Ｂのゲート端子１３５Ｂは、遠方接続シート１６Ｂを介して遠方の基板部１１３と電気的に接続されている。遠方接続シート１６Ｂは、ソースバスバー１１２上に設けられている。
　基板部１１３は、例えば絶縁基板を有し、斯かる絶縁基板の上面には、抵抗、コイル、コンデンサ、ダイオード等の半導体素子を備えた制御回路（図示せず）が実装されると共に、これらの半導体素子を電気的に接続する回路パターンが形成されても良い。
　上述したように、本実施形態に係る電力回路３０においては、ＦＥＴ１３Ａ～１３Ｄがドレインバスバー１１１及びソースバスバー１１２に分けて固定されている。従って、通電時にＦＥＴ１３Ａ～１３Ｄが発する熱が、ドレインバスバー１１１又はソースバスバー１１２の何れか一方に集中せず、分散される。従って、熱集中による不具合を未然に防止でき、電力回路３０における放熱の効率を高めることができる。
　また、本実施形態に係る電力回路３０においては、ＦＥＴ１３Ａ～１３Ｄがドレインバスバー１１１及びソースバスバー１１２に交互に固定されている。従って、ドレインバスバー１１１においてはＦＥＴ１３Ａ，１３Ｃ同士間に、ソースバスバー１１２においてＦＥＴ１３Ｂ，１３Ｄ同士間に間隔が生じる。よって、通電時にＦＥＴ１３Ａ～１３Ｄが発する熱が、ドレインバスバー１１１又はソースバスバー１１２において局所的に集中せず、広く分散される。従って、電力回路３０における放熱の効率を高めることができる。
　更に、ＦＥＴ１３Ａ～１３Ｄがドレインバスバー１１１又はソースバスバー１１２に固定されるので、通電時にＦＥＴ１３Ａ～１３Ｄに発生する熱はドレインバスバー１１１又はソースバスバー１１２に伝導される。従って、ＦＥＴ１３Ａ～１３Ｄに発生する熱によって、ＦＥＴ１３Ａ～１３Ｄ自体に問題が生じることを未然に防止できる。
　（実施形態２）
　図７は、本実施形態に係る電力回路３０における複数のＦＥＴ１３の付近を拡大して示す拡大図である。
　本実施形態に係る電力回路３０においては、実施形態１と同様、ＦＥＴ１３Ａ、ＦＥＴ１３Ｂ、ＦＥＴ１３Ｃ、ＦＥＴ１３Ｄの４つのＦＥＴ１３が、この順に、ドレインバスバー１１１及びソースバスバー１１２の境に沿って並設されている。
　ＦＥＴ１３Ａ～１３Ｄは、ドレインバスバー１１１及びソースバスバー１１２に交互に固定されており、ドレインバスバー１１１にはＦＥＴ１３Ａ及びＦＥＴ１３Ｃ（一群、他群）が固定され、ソースバスバー１１２にはＦＥＴ１３Ｂ及びＦＥＴ１３Ｄ（他群、一群）が固定されている。
　即ち、ＦＥＴ１３Ａはドレインバスバー１１１に固定され、ＦＥＴ１３Ｂはソースバスバー１１２に固定され、ＦＥＴ１３Ｃはドレインバスバー１１１に固定され、ＦＥＴ１３Ｄはソースバスバー１１２に夫々固定されている。
　他、ＦＥＴ１３Ａ～１３Ｄの構造及びＦＥＴ１３Ａ～１３Ｄとバスバー１１１，１１２との電気的接続方法については、実施形態１にて説明しており、詳しい説明を省略する。
　本実施形態に係る電力回路３０において、ＦＥＴ１３Ａ，１３Ｃは第１熱伝部材４０Ａ，４０Ｃ（第１熱伝部材、第２熱伝部材）を夫々有し、ＦＥＴ１３Ｂ，１３Ｄは第２熱伝部材５０Ｂ，５０Ｄ（第２熱伝部材、第１熱伝部材）を夫々有している。
　第１熱伝部材４０Ａ，４０Ｃは、接続シート１４Ａ，１４Ｃの一部と、接続シート１４Ａ，１４Ｃの前記一部付近のソースバスバー１１２とを夫々覆う。即ち、第１熱伝部材４０Ａ，４０Ｃは、接続シート１４Ａ，１４Ｃとソースバスバー１１２との両方に接触している。従って、接続シート１４Ａ，１４Ｃに発生する熱をソースバスバー１１２に伝導させることができる。
　また、第２熱伝部材５０Ｂ，５０Ｄは、接続シート１４Ｂ，１４Ｄの一部と、接続シート１４Ｂ，１４Ｄの前記一部付近のドレインバスバー１１１とを夫々覆う。即ち、第２熱伝部材５０Ｂ，５０Ｄは、接続シート１４Ｂ，１４Ｄとドレインバスバー１１１との両方に接触している。従って、接続シート１４Ｂ，１４Ｄに発生する熱をドレインバスバー１１１に伝導させることができる。
　第１熱伝部材４０Ａ，４０Ｃ及び第２熱伝部材５０Ｂ，５０Ｄは、例えば、アクリル、シリコン、ポリオフィレン等の熱伝導率の優れた材料からなる。
　以下において、第１熱伝部材４０Ａ，４０Ｃを第１熱伝部材４０ともいい、第２熱伝部材５０Ｂ，５０Ｄを第２熱伝部材５０ともいう。
　以上のように、本実施形態に係る電力回路３０は第１熱伝部材４０及び第２熱伝部材５０を備えているので、接続シート１４Ａ～１４Ｄに発生する熱をドレインバスバー１１１又はソースバスバー１１２に伝導させることによって、分散させ、また空冷させる。従って、電力回路３０における放熱の効率を高めることができる。
　実施形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
　今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１０　基板構造体
　１３　ＦＥＴ
　１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ　接続シート
　３０　電力回路
　４０　第１熱伝部材
　５０　第２熱伝部材
　１１１　ドレインバスバー
　１１２　ソースバスバー
　１１４　第１絶縁領域
　１１５　第２絶縁領域
　１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄ　ドレイン端子
　１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄ　ソース端子
　１３５Ａ，１３５Ｂ，１３５Ｃ，１３５Ｄ　ゲート端子
 

Claims (5)

  1. 　複数の半導体素子の端子と接続する２つの導電片が一平面に設けられており、前記導電片同士の間に介在する絶縁部を備える回路基板であって、
    　前記複数の半導体素子のうち、一群が固定される第１導電片と、
    　前記複数の半導体素子のうち、他群が固定される第２導電片とを備え、
    　前記複数の半導体素子は、前記第１導電片及び前記第２導電片に交互に固定されている回路基板。
  2. 　前記一群の半導体素子の数は、前記他群の半導体素子の数と同数である請求項１に記載の回路基板。
  3. 　各半導体素子は、該半導体素子の本体に対して相互反対側に設けられた第１端子及び第２端子を有し、
    　前記他群の半導体素子は、前記第１端子が前記第１導電片を向くように配置され、前記第１端子が導電性の第１接続シートを介して前記第１導電片と接続しており、
    　前記一群の半導体素子は、前記第２端子が前記第２導電片を向くように配置され、前記第２端子が導電性の第２接続シートを介して前記第２導電片と接続している請求項１又は２に記載の回路基板。
  4. 　前記第１接続シートを覆い、前記第１接続シートの熱を前記第１導電片又は前記第２導電片に伝達する第１熱伝部材と、
    　前記第２接続シートを覆い、前記第２接続シートの熱を前記第１導電片又は前記第２導電片に伝達する第２熱伝部材と
    　を備える請求項３に記載の回路基板。
  5. 　前記第１接続シート又は前記第２接続シートはＦＰＣ（Flexible Printed Circuits）である請求項３又は４に記載の回路基板。
     
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