WO2019207762A1 - 撮像システムおよび内視鏡システム - Google Patents

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WO2019207762A1
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switch
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齊藤　匡史
義雄 萩原
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オリンパス株式会社
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Definitions

  • the present invention relates to an imaging system and an endoscope system.
  • the imaging system has a camera unit and a main body. In the imaging system, it is necessary to supply a clock signal to the imaging device.
  • a camera unit endoscope
  • a main body processor
  • the transmission cable transmits an image signal, a reference clock signal, and a synchronization signal in addition to the power supply voltage and the ground voltage.
  • the image signal, the reference clock signal, and the synchronization signal are transmitted through different signal lines.
  • An object of the present invention is to provide an imaging system and an endoscope system that can reduce the number of signal lines.
  • the imaging system includes a camera unit and a main body.
  • the camera unit includes a PLL (Phase Locked Loop), a signal generation circuit, a solid-state imaging device, and a differential signal transmission circuit.
  • the PLL generates a first clock signal.
  • the signal generation circuit generates a first control signal based on the first clock signal.
  • the solid-state imaging device generates an image signal based on the first control signal.
  • the differential signal transmission circuit outputs a first signal generated based on the image signal to a first signal line in an image output period, and outputs a second signal generated based on the image signal. Output to the second signal line in the image output period.
  • the second signal line is different from the first signal line.
  • the first signal and the second signal are a pair of differential signals.
  • the main body includes a differential signal receiving circuit and a signal output circuit.
  • the differential signal receiving circuit receives the first signal output to the first signal line and the second signal output to the second signal line.
  • the signal output circuit outputs a second clock signal to the first signal line in a blanking period excluding the image output period, and outputs a second control signal to the second signal line in the blanking period. Output to.
  • the PLL includes a phase comparator, a charge pump, a loop filter, and a voltage controlled oscillator.
  • the second clock signal output to the first signal line is input to the phase comparator.
  • the phase comparator compares the phase of the first clock signal with the phase of the second clock signal, and compares the phase of the first clock signal and the phase of the second clock signal. A digital signal indicating the difference is generated.
  • the charge pump generates an analog signal based on the digital signal.
  • the loop filter is electrically insulated from the charge pump during the image output period.
  • the loop filter is electrically connected to the charge pump based on the second control signal output to the second signal line during the blanking period.
  • the loop filter generates an analog voltage signal based on the analog signal.
  • the voltage controlled oscillator generates the first clock signal based on the analog voltage signal.
  • the imaging system includes a camera unit and a main body.
  • the camera unit includes a PLL (Phase Locked Loop), a first signal generation circuit, a solid-state imaging device, a differential signal transmission circuit, and a second signal generation circuit.
  • the PLL generates a first clock signal.
  • the first signal generation circuit generates a first control signal based on the first clock signal.
  • the solid-state imaging device generates an image signal based on the first control signal.
  • the differential signal transmission circuit outputs a first signal generated based on the image signal to a first signal line in an image output period, and outputs a second signal generated based on the image signal. Output to the second signal line in the image output period.
  • the second signal line is different from the first signal line.
  • the first signal and the second signal are a pair of differential signals.
  • the main body includes a differential signal receiving circuit and a signal output circuit.
  • the differential signal receiving circuit receives the first signal output to the first signal line and the second signal output to the second signal line.
  • the signal output circuit outputs a second clock signal to the first signal line in a blanking period excluding the image output period, and outputs a third clock signal to the second signal line in the blanking period. Output to.
  • the second signal generation circuit outputs a second clock signal based on the second clock signal output to the first signal line and the third clock signal output to the second signal line. Generate a control signal.
  • the PLL includes a phase comparator, a charge pump, a loop filter, and a voltage controlled oscillator.
  • the second clock signal output to the first signal line is input to the phase comparator.
  • the phase comparator compares the phase of the first clock signal with the phase of the second clock signal, and compares the phase of the first clock signal and the phase of the second clock signal.
  • a digital signal indicating the difference is generated.
  • the charge pump generates an analog signal based on the digital signal.
  • the loop filter is electrically insulated from the charge pump during the image output period.
  • the loop filter is electrically connected to the charge pump based on the second control signal in the blanking period.
  • the loop filter generates an analog voltage signal based on the analog signal.
  • the voltage controlled oscillator generates the first clock signal based on the analog voltage signal.
  • the PLL may further include a switch electrically connected to the charge pump and the loop filter.
  • the switch may be electrically insulated from the charge pump by turning off during the image output period.
  • the switch may turn on in the blanking period to electrically connect the loop filter to the charge pump.
  • the imaging system may further include a logic circuit electrically connected to the switch and the second signal line.
  • the threshold voltage of the logic circuit may be a voltage outside the voltage range of the second signal.
  • the phase comparator may generate the digital signal in the blanking period.
  • the charge pump may generate the analog signal during the blanking period.
  • the loop filter may hold the analog voltage signal during the image output period.
  • the voltage controlled oscillator may generate the first clock signal in the blanking period and the image output period.
  • an endoscope system includes a scope and any one of the imaging systems according to the first to fifth aspects.
  • the scope includes a distal end and a proximal end.
  • the solid-state imaging device is disposed at the tip.
  • the main body is connected to the proximal end.
  • the imaging system and the endoscope system can reduce the number of signal lines.
  • FIG. 1 shows a configuration of an endoscope system 1 according to the first embodiment of the present invention.
  • An endoscope system 1 shown in FIG. 1 includes an endoscope insertion portion 2, a transmission cable 3, an operation portion 4, a connector portion 5, a processor 6, and a display device 7.
  • An endoscope is configured by the endoscope insertion portion 2, the transmission cable 3, the operation portion 4, and the connector portion 5.
  • the endoscope insertion portion 2 has an insertion portion 100 that is inserted into a subject.
  • the insertion unit 100 is a part of the transmission cable 3.
  • the insertion unit 100 is inserted into the subject.
  • the endoscope insertion unit 2 generates an image signal (image data) by imaging the inside of the subject.
  • the endoscope insertion unit 2 outputs the generated image signal to the processor 6.
  • a scope 20 shown in FIG. 2 is disposed at the distal end 101 of the insertion portion 100.
  • the operation unit 4 is connected to the end opposite to the tip 101.
  • the operation unit 4 receives various operations on the endoscope insertion unit 2.
  • the transmission cable 3 connects the scope 20 of the endoscope insertion part 2 and the connector part 5.
  • the image signal generated by the scope 20 is output to the connector unit 5 via the transmission cable 3.
  • the connector unit 5 is connected to the endoscope insertion unit 2 and the processor 6.
  • the connector unit 5 performs predetermined signal processing on the image signal output from the endoscope insertion unit 2.
  • the connector unit 5 outputs an image signal to the processor 6.
  • the processor 6 performs predetermined image processing on the image signal output from the connector unit 5. Furthermore, the processor 6 comprehensively controls the entire endoscope system 1.
  • Display device 7 displays an image based on the image signal processed by processor 6.
  • the display device 7 displays various information related to the endoscope system 1.
  • the endoscope system 1 has a light source device that generates illumination light irradiated on a subject.
  • the light source device is omitted.
  • FIG. 2 shows an internal configuration of the endoscope system 1.
  • the endoscope system 1 illustrated in FIG. 2 includes a scope 20, a transmission cable 3, a connector unit 5, a processor 6, and a display device 7.
  • Scope 20 is a camera unit.
  • the scope 20 includes an image sensor 21, a differential signal transmission circuit 22, a PLL (Phase Locked Loop) 23, and a signal generation circuit 24 (first signal generation circuit).
  • the image sensor 21 includes a pixel unit 25 and a readout circuit 26.
  • the scope 20 has a function of an imaging device.
  • the transmission cable 3 has a first signal line 31 and a second signal line 32.
  • the connector unit 5 and the processor 6 are main bodies.
  • the connector unit 5 includes a differential signal receiving circuit 51, a signal processing circuit 52, and a signal output circuit 53.
  • the processor 6 has a signal processing circuit 61.
  • the PLL 23 generates a first clock signal.
  • the signal generation circuit 24 generates a first control signal based on the first clock signal.
  • the image sensor 21 is a solid-state image sensor.
  • the image sensor 21 generates an image signal based on the first control signal.
  • the differential signal transmission circuit 22 outputs the first signal generated based on the image signal to the first signal line 31 in the image output period.
  • the differential signal transmission circuit 22 outputs the second signal generated based on the image signal to the second signal line 32 in the image output period.
  • the second signal line 32 is different from the first signal line 31.
  • the first signal and the second signal are a pair of differential signals.
  • the differential signal receiving circuit 51 receives the first signal output to the first signal line 31 and the second signal output to the second signal line 32.
  • the signal output circuit 53 outputs the second clock signal to the first signal line 31 in the blanking period excluding the image output period.
  • the signal output circuit 53 outputs the second control signal to the second signal line 32 in the blanking period.
  • Scope 20 includes a distal end 20a and a proximal end 20b.
  • the image sensor 21 is disposed at the tip 20a.
  • the processor 6 is connected to the proximal end 20b.
  • the pixel unit 25 has a plurality of pixels.
  • the pixel unit 25 generates a pixel signal based on the light incident on the pixel unit 25.
  • the readout circuit 26 reads out the pixel signal generated by the pixel unit 25 from the pixel unit 25.
  • the image sensor 21 generates an image signal by performing noise suppression, signal amplification, analog-digital conversion (AD conversion), and the like on the pixel signal.
  • the image signal generated by the image sensor 21 is output to the differential signal transmission circuit 22.
  • the image signal input to the differential signal transmission circuit 22 is a single end signal.
  • the differential signal transmission circuit 22 generates a differential signal based on the image signal.
  • the differential signal includes a first signal and a second signal. When one state of the first signal and the second signal is at a high level, the other state of the first signal and the second signal is at a low level.
  • the differential signal transmission circuit 22 and the differential signal reception circuit 51 perform differential signal communication based on LVDS (Low Voltage Differential Signaling).
  • the differential signal transmission circuit 22 is electrically connected to the first signal line 31 and the second signal line 32.
  • the differential signal transmission circuit 22 outputs the first signal to the first signal line 31 and outputs the second signal to the second signal line 32.
  • the connector unit 5 electrically connects the endoscope insertion unit 2 (scope 20) and the processor 6.
  • the connector unit 5 and the scope 20 are connected by the transmission cable 3.
  • the connector unit 5 and the processor 6 are connected by a coil cable.
  • the processor 6 is connected to the proximal end 20 b of the scope 20 via the transmission cable 3 and the connector unit 5.
  • the differential signal receiving circuit 51 is electrically connected to the first signal line 31 and the second signal line 32.
  • the differential signal receiving circuit 51 receives the first signal that has passed through the first signal line 31 and the second signal that has passed through the second signal line 32.
  • the differential signal receiving circuit 51 generates a single-ended image signal based on the first signal and the second signal.
  • the differential signal receiving circuit 51 outputs the image signal to the signal processing circuit 52.
  • the signal processing circuit 52 performs predetermined signal processing on the image signal.
  • the signal processing circuit 52 outputs the processed image signal to the processor 6.
  • the signal processing circuit 52 generates a second clock signal and a second control signal.
  • the second clock signal is a reference clock signal.
  • the signal processing circuit 52 outputs the generated second clock signal and second control signal to the signal output circuit 53.
  • the signal output circuit 53 is electrically connected to the first signal line 31 and the second signal line 32.
  • the signal output circuit 53 outputs the second clock signal to the first signal line 31 and outputs the second control signal to the second signal line 32.
  • the PLL 23 is electrically connected to the first signal line 31 and the second signal line 32.
  • the second clock signal that has passed through the first signal line 31 and the second control signal that has passed through the second signal line 32 are input to the PLL 23.
  • the PLL 23 generates a first clock signal based on the second clock signal.
  • the first clock signal is synchronized with the second clock signal.
  • the operation of the PLL 23 is controlled based on the second control signal.
  • the PLL 23 outputs the generated first clock signal to the signal generation circuit 24.
  • the signal generation circuit 24 generates a timing signal based on the first clock signal.
  • the timing signal includes a horizontal synchronization signal and a vertical synchronization signal.
  • the signal generation circuit 24 outputs the generated timing signal to the read circuit 26 and the differential signal transmission circuit 22.
  • the readout circuit 26 reads out the pixel signal based on the timing signal.
  • the image sensor 21 reads out a pixel signal based on the timing signal and generates an image signal based on the timing signal.
  • the differential signal transmission circuit 22 transmits a differential signal based on the timing signal.
  • the image sensor 21 stops generating the image signal during the blanking period. During the blanking period, output of valid image data from the image sensor 21 is stopped. The blanking period occurs intermittently.
  • the imaging device 21 generates an image signal based on the pixel signal read from the pixels 111 in one row in a period between the two blanking periods.
  • the signal processing circuit 61 performs predetermined image processing on the image signal processed by the signal processing circuit 52.
  • the predetermined image processing includes synchronization processing, white balance (WB) adjustment processing, gain adjustment processing, gamma correction processing, digital analog (D / A) conversion processing, format conversion processing, and the like.
  • the signal processing circuit 61 outputs the processed image signal to the display device 7.
  • Display device 7 displays an image based on the image signal output from signal processing circuit 61.
  • the display device 7 includes a display panel such as a liquid crystal or an organic EL (Electro Luminescence).
  • the differential signal transmission circuit 22, the PLL 23, and the signal generation circuit 24 are disposed outside the imaging device 21. At least one of the differential signal transmission circuit 22, the PLL 23, and the signal generation circuit 24 may be disposed inside the image sensor 21.
  • FIG. 3 shows a configuration of main parts of the endoscope system 1.
  • the signal output circuit 53 includes a buffer 531, a buffer 532, a switch 533, and a switch 534.
  • the PLL 23 includes a phase comparator 231, a charge pump 232, a loop filter 233, a voltage controlled oscillator (VCO) 234, a frequency divider 235, a switch 236, and a switch 237.
  • VCO voltage controlled oscillator
  • the signal processing circuit 52 generates a second clock signal Clk / Sync, a second control signal Enable, and a switching signal IN / OUT.
  • the signal processing circuit 52 outputs the second clock signal Clk / Sync, the second control signal Enable, and the switching signal IN / OUT to the signal output circuit 53.
  • the second clock signal Clk / Sync is input to the buffer 531.
  • the second control signal Enable is input to the buffer 532.
  • the buffer 531 outputs the second clock signal Clk / Sync to the switch 533.
  • the buffer 532 outputs the second control signal Enable to the switch 534.
  • the switch 533 is connected to the buffer 531 and the first signal line 31.
  • the switch 534 is connected to the buffer 532 and the second signal line 32.
  • the switches 533 and 534 are elements that can be switched on and off.
  • the switch 533 and the switch 534 are either on or off.
  • the states of the switch 533 and the switch 534 are controlled based on the switching signal IN / OUT.
  • the switch 533 When the switch 533 is on, the buffer 531 and the first signal line 31 are electrically connected to each other. At this time, the second clock signal Clk / Sync is output to the first signal line 31. When the switch 533 is off, the buffer 531 and the first signal line 31 are electrically isolated from each other. At this time, the output of the second clock signal Clk / Sync to the first signal line 31 is stopped.
  • the switch 533 is on during the blanking period, and the switch 533 is off during the image output period.
  • the switch 534 When the switch 534 is on, the buffer 532 and the second signal line 32 are electrically connected to each other. At this time, the second control signal Enable is output to the second signal line 32. When the switch 534 is off, the buffer 532 and the second signal line 32 are electrically isolated from each other. At this time, the output of the second control signal Enable to the second signal line 32 is stopped.
  • the switch 534 is on during the blanking period, and the switch 534 is off during the image output period.
  • the signal output circuit 53 outputs a switching signal IN / OUT.
  • the switching signal IN / OUT is input to the inverter 54.
  • the inverter 54 inverts the logic state of the switching signal IN / OUT.
  • Inverter 54 outputs switching signal IN / OUT to switch 55 and switch 56.
  • the inverter 54, the switch 55, and the switch 56 are disposed in the connector unit 5.
  • the switch 55 is connected to the first signal line 31 and the differential signal receiving circuit 51.
  • the switch 56 is connected to the second signal line 32 and the differential signal receiving circuit 51.
  • the switch 55 and the switch 56 are elements that can be switched on and off.
  • the switch 55 and the switch 56 are either on or off.
  • the states of the switch 55 and the switch 56 are controlled based on the switching signal IN / OUT.
  • the switch 55 When the switch 55 is on, the first signal line 31 and the differential signal receiving circuit 51 are electrically connected to each other. At this time, the first signal is input to the differential signal receiving circuit 51. When the switch 55 is off, the first signal line 31 and the differential signal receiving circuit 51 are electrically insulated from each other. At this time, the input of the first signal to the differential signal receiving circuit 51 is stopped.
  • the switch 55 is on during the image output period, and the switch 55 is off during the blanking period.
  • the switch 56 When the switch 56 is on, the second signal line 32 and the differential signal receiving circuit 51 are electrically connected to each other. At this time, the second signal is input to the differential signal receiving circuit 51. When the switch 56 is off, the second signal line 32 and the differential signal receiving circuit 51 are electrically insulated from each other. At this time, the input of the second signal to the differential signal receiving circuit 51 is stopped.
  • the switch 56 is on during the image output period, and the switch 56 is off during the blanking period.
  • the second clock signal Clk / Sync output to the first signal line 31 is input to the phase comparator 231.
  • the phase comparator 231 compares the phase of the first clock signal CLK with the phase of the second clock signal Clk / Sync.
  • the phase comparator 231 generates a digital signal indicating the difference between the phase of the first clock signal CLK and the phase of the second clock signal Clk / Sync.
  • the charge pump 232 generates an analog signal based on the digital signal.
  • the loop filter 233 is electrically insulated from the charge pump 232 during the image output period.
  • the loop filter 233 is electrically connected to the charge pump 232 based on the second control signal in the blanking period.
  • the loop filter 233 generates an analog voltage signal based on the analog signal.
  • the VCO 234 generates a first clock signal CLK based on the analog voltage signal.
  • the switch 237 is electrically connected to the charge pump 232 and the loop filter 233.
  • the switch 237 is electrically insulated from the charge pump 232 by being turned off during the image output period.
  • the switch 237 is electrically turned on during the blanking period, thereby electrically connecting the loop filter 233 to the charge pump 232.
  • the phase comparator 231 is connected to the frequency divider 235 and the switch 236.
  • the first clock signal CLK is output from the frequency divider 235.
  • a second clock signal Clk / Sync is output from the switch 236.
  • the first clock signal CLK and the second clock signal Clk / Sync are input to the phase comparator 231.
  • the phase comparator 231 generates a digital signal indicating the difference between the phase of the first clock signal CLK and the phase of the second clock signal Clk / Sync.
  • the phase comparator 231 outputs the generated digital signal to the charge pump 232.
  • the charge pump 232 converts a digital signal into an analog signal.
  • the charge pump 232 generates an analog voltage signal or an analog current signal based on the digital signal.
  • the charge pump 232 outputs the generated analog voltage signal or analog current signal to the loop filter 233.
  • the loop filter 233 is a circuit including a capacitor and a resistor.
  • the loop filter 233 accumulates charges based on the analog voltage signal or the analog current signal in the capacitor.
  • the loop filter 233 generates an analog voltage signal based on the charge accumulated in the capacitor.
  • the loop filter 233 outputs the generated analog voltage signal to the VCO 234.
  • the VCO 234 generates a first clock signal CLK having a frequency based on the analog voltage signal. As a result, the VCO 234 generates the first clock signal CLK that is synchronized with the second clock signal Clk / Sync. The VCO 234 outputs the generated first clock signal CLK to the frequency divider 235.
  • the frequency divider 235 converts the frequency of the input first clock signal CLK to a low frequency.
  • the frequency divider 235 outputs the first clock signal CLK whose frequency has been converted to the phase comparator 231 and the signal generation circuit 24.
  • the switch 236 is connected to the first signal line 31 and the phase comparator 231.
  • the switch 236 is an element that can be switched on and off.
  • the switch 236 is one of on and off.
  • the state of the switch 236 is controlled based on the second control signal Enable.
  • the switch 236 When the switch 236 is on, the first signal line 31 and the phase comparator 231 are electrically connected to each other. At this time, the second clock signal Clk / Sync is input to the phase comparator 231. When the switch 236 is off, the first signal line 31 and the phase comparator 231 are electrically isolated from each other. At this time, the input of the second clock signal Clk / Sync to the phase comparator 231 is stopped.
  • the switch 236 is on during the blanking period, and the switch 236 is off during the image output period.
  • the switch 236 may not be arranged.
  • the switch 237 is connected to the charge pump 232 and the loop filter 233.
  • the switch 237 is an element that can be switched on and off.
  • the switch 237 is either on or off.
  • the state of the switch 237 is controlled based on the second control signal Enable.
  • the switch 237 When the switch 237 is on, the charge pump 232 and the loop filter 233 are electrically connected to each other. At this time, an analog signal is input to the loop filter 233. When switch 237 is off, charge pump 232 and loop filter 233 are electrically isolated from each other. At this time, the input of the analog signal to the loop filter 233 is stopped. The switch 237 is on during the blanking period, and the switch 237 is off during the image output period.
  • the phase comparator 231 generates a digital signal during the blanking period.
  • the charge pump 232 generates an analog signal during the blanking period.
  • the loop filter 233 holds the analog voltage signal during the image output period.
  • the VCO 234 generates the first clock signal CLK in the blanking period and the image output period.
  • the logic circuit 27 is arranged in the scope 20. An input terminal of the logic circuit 27 is electrically connected to the second signal line 32. An output terminal of the logic circuit 27 is electrically connected to the switch 236 and the switch 237.
  • the threshold voltage of the logic circuit 27 is a voltage outside the voltage range of the second signal. The threshold voltage of the logic circuit 27 is a voltage within the voltage range of the second control signal Enable.
  • the logic circuit 27 is an inverter.
  • the second control signal Enable that has passed through the second signal line 32 is input to the logic circuit 27.
  • the logic circuit 27 inverts the logic state of the second control signal Enable.
  • the logic circuit 27 outputs the second control signal Enable to the switch 236 and the switch 237.
  • the differential signal voltage varies from the maximum voltage to the minimum voltage.
  • the center voltage of the differential signal is half of the power supply voltage.
  • the maximum voltage of the differential signal is 150 mV greater than the center voltage
  • the minimum voltage of the differential signal is 150 mV less than the center voltage.
  • the power supply voltage is 1.8V
  • the center voltage is 0.9V. In that case, the voltage range of the differential signal is 0.75V to 1.05V.
  • the threshold voltage of the logic circuit 27 is smaller than 0.75V.
  • the threshold voltage of the logic circuit 27 is 0.6V.
  • the second control signal Enable is at a high level, the voltage of the second control signal Enable is larger than the threshold voltage of the logic circuit 27.
  • the second control signal Enable is at a low level, the voltage of the second control signal Enable is smaller than the threshold voltage of the logic circuit 27.
  • the low-level second control signal Enable is input to the logic circuit 27.
  • the logic circuit 27 outputs the high-level second control signal Enable to the switch 236 and the switch 237.
  • the switches 236 and 237 are turned on.
  • the logic circuit 27 can keep the switch 236 and the switch 237 on during the blanking period.
  • the high-level second control signal Enable is input to the logic circuit 27.
  • the logic circuit 27 outputs a low-level second control signal Enable to the switch 236 and the switch 237.
  • the switches 236 and 237 are turned off.
  • the second signal is input to the logic circuit 27.
  • the minimum voltage of the second signal is larger than the threshold voltage of the logic circuit 27. Therefore, in the image output period, the second control signal Enable output from the logic circuit 27 is kept at a low level.
  • the logic circuit 27 can keep the switch 236 and the switch 237 off during the image output period.
  • FIG. 4 shows waveforms of main signals used in the endoscope system 1.
  • time advances in the right direction.
  • the vertical direction indicates the voltage of each signal.
  • FIG. 4 shows waveforms of the horizontal synchronization signal HSYNC, the second clock signal Clk / Sync, the second control signal Enable, and the switching signal IN / OUT.
  • the horizontal synchronization signal HSYNC indicates one of a blanking period and an image output period.
  • the second clock signal Clk / Sync and the second control signal Enable are at a high level.
  • the switching signal IN / OUT is at a low level.
  • the signal processing circuit 52 After the blanking period is started, the signal processing circuit 52 generates a high level switching signal IN / OUT. Therefore, the switch 533 and the switch 534 are turned on, and the switch 55 and the switch 56 are turned off. Thereafter, the signal processing circuit 52 generates a second clock signal Clk / Sync and generates a second control signal Enable at a low level.
  • the signal output circuit 53 outputs the second clock signal Clk / Sync to the first signal line 31, and outputs the low-level second control signal Enable to the second signal line 32.
  • the image sensor 21 stops generating the image signal during the blanking period.
  • the differential signal transmission circuit 22 stops the transmission of the differential signal during the blanking period.
  • the switches 236 and 237 are turned on during the blanking period.
  • the second clock signal Clk / Sync is input to the phase comparator 231.
  • the phase comparator 231 outputs a digital signal indicating the phase difference to the charge pump 232. Since switch 237 is on, charge pump 232 and loop filter 233 are electrically connected to each other.
  • the charge pump 232 outputs an analog signal to the loop filter 233.
  • the loop filter 233 holds the analog voltage signal.
  • the VCO 234 generates a first clock signal CLK.
  • the signal processing circuit 52 stops generating the second clock signal Clk / Sync. Before the blanking period ends, the signal processing circuit 52 generates the second control signal Enable at a high level. The signal output circuit 53 outputs a high-level second control signal Enable to the second signal line 32. At this time, the switch 236 and the switch 237 are turned off. After the generation of the second clock signal Clk / Sync is stopped and the high-level second control signal Enable is output to the second signal line 32, the signal processing circuit 52 outputs the low-level switching signal IN / OUT is generated. Therefore, the switch 533 and the switch 534 are turned off, and the switch 55 and the switch 56 are turned on. After the switching signal IN / OUT becomes low level, the blanking period ends.
  • the image output period starts.
  • the image sensor 21 generates an image signal during the image output period.
  • the differential signal transmission circuit 22 transmits a differential signal in the image output period.
  • the switches 236 and 237 are off during the image output period.
  • the switch 236 Since the switch 236 is off, the second clock signal Clk / Sync is not input to the phase comparator 231. Since switch 237 is off, charge pump 232 and loop filter 233 are electrically isolated from each other. The loop filter 233 continues to hold the analog voltage signal generated during the blanking period during the image output period.
  • the VCO 234 generates a first clock signal CLK.
  • the blanking period starts.
  • the blanking period and the image output period are alternately repeated.
  • the differential signal transmission circuit 22 may transmit a differential signal including a code indicating the start of the blanking period.
  • the differential signal receiving circuit 51 may detect the code based on the received differential signal.
  • the signal output circuit 53 may start outputting the second clock signal Clk / Sync and the second control signal Enable.
  • the image signal is a differential signal including a first signal and a second signal.
  • the first signal line 31 is used for transmission of the first signal and the second clock signal.
  • the second signal line 32 is used for transmission of the second signal and the second control signal. Since each of the first signal line 31 and the second signal line 32 is used for transmission of a plurality of signals, the endoscope system 1 can reduce the number of signal lines. Since the transmission cable 3 can be made thin, the burden on the patient is reduced.
  • Switch 237 is turned on during the blanking period. At this time, the PLL 23 can generate a first clock signal synchronized with the second clock signal. The switch 237 is turned off during the image output period. Since the second clock signal is not input to the phase comparator 231 during the image output period, the phase comparator 231 and the charge pump 232 do not operate normally. Since the switch 237 is off, the state of the loop filter 233 is not affected by the operation of the charge pump 232. The loop filter 233 continues to hold the analog voltage signal generated during the blanking period during the image output period. The PLL 23 can continuously generate the first clock signal.
  • the threshold voltage of the logic circuit 27 is a voltage outside the voltage range of the second signal.
  • the output voltage of the logic circuit 27 is fixed regardless of the change of the second signal in the image output period. Therefore, the switch 237 is kept off during the image output period.
  • FIG. 5 shows a configuration of main parts of the endoscope system 1 according to the second embodiment of the present invention. Description of the same parts as those shown in FIG. 3 is omitted.
  • the signal output circuit 53 outputs the second clock signal Clk / Sync1 to the first signal line 31 during the blanking period.
  • the signal output circuit 53 outputs the third clock signal Clk / Sync2 to the second signal line 32 in the blanking period.
  • the logic circuit 27a (second signal generation circuit) includes a second clock signal Clk / Sync1 output to the first signal line 31 and a third clock signal Clk / output output to the second signal line 32.
  • a second control signal is generated based on Sync2.
  • the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 have different logic states.
  • the third clock signal Clk / Sync2 is at a low level.
  • the third clock signal Clk / Sync2 is at a high level.
  • the signal processing circuit 52 generates the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2. For example, the signal processing circuit 52 generates the third clock signal Clk / Sync2 by delaying the phase of the second clock signal Clk / Sync1. The signal processing circuit 52 may generate the second clock signal Clk / Sync1 by delaying the phase of the third clock signal Clk / Sync2. The signal processing circuit 52 may generate the third clock signal Clk / Sync2 by inverting the logic state of the second clock signal Clk / Sync1. The signal processing circuit 52 may generate the second clock signal Clk / Sync1 by inverting the logic state of the third clock signal Clk / Sync2. The signal processing circuit 52 outputs the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 to the signal output circuit 53.
  • the second clock signal Clk / Sync1 is input to the buffer 531.
  • the third clock signal Clk / Sync 2 is input to the buffer 532.
  • the buffer 531 outputs the second clock signal Clk / Sync1 to the switch 533.
  • the buffer 532 outputs the third clock signal Clk / Sync2 to the switch 534.
  • the switch 533 is on, the second clock signal Clk / Sync 1 is output to the first signal line 31.
  • the switch 534 is on, the third clock signal Clk / Sync 2 is output to the second signal line 32.
  • the logic circuit 27a is an XOR circuit.
  • the first input terminal of the logic circuit 27 a is electrically connected to the first signal line 31.
  • a second input terminal of the logic circuit 27 a is electrically connected to the second signal line 32.
  • the output terminal of the logic circuit 27a is electrically connected to the switch 236 and the switch 237.
  • the second clock signal Clk / Sync1 that has passed through the first signal line 31 is input to the logic circuit 27a.
  • the third clock signal Clk / Sync2 that has passed through the second signal line 32 is input to the logic circuit 27a.
  • the logic circuit 27a When the logic states of the two input terminals of the logic circuit 27a are different, the logic circuit 27a outputs a high-level second control signal to the switch 236 and the switch 237. When the logic states of the two input terminals of the logic circuit 27 a are the same, the logic circuit 27 a outputs a low-level second control signal to the switch 236 and the switch 237.
  • the threshold voltage of the logic circuit 27a is a voltage outside the voltage range of the second signal.
  • the threshold voltage of the logic circuit 27a is a voltage within the voltage range of the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2.
  • the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 are input to the logic circuit 27a.
  • the logic states of the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 are different from each other. Therefore, the logic circuit 27a outputs a high-level second control signal to the switch 236 and the switch 237.
  • the switches 236 and 237 are turned on. The logic circuit 27a can keep the switch 236 and the switch 237 on during the blanking period.
  • the high-level second clock signal Clk / Sync1 and the high-level third clock signal Clk / Sync2 are input to the logic circuit 27a.
  • the logic states of the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 are the same. Therefore, the logic circuit 27 a outputs the low-level second control signal Enable to the switch 236 and the switch 237. The switches 236 and 237 are turned off.
  • the second signal is input to the logic circuit 27a.
  • the minimum voltage of the second signal is larger than the threshold voltage of the logic circuit 27a. Therefore, in the image output period, the second control signal output from the logic circuit 27a is kept at a low level.
  • the logic circuit 27a can keep the switch 236 and the switch 237 off during the image output period.
  • FIG. 6 shows waveforms of main signals used in the endoscope system 1.
  • time advances in the right direction.
  • the vertical direction indicates the voltage of each signal.
  • FIG. 6 shows waveforms of the horizontal synchronization signal HSYNC, the second clock signal Clk / Sync1, the third clock signal Clk / Sync2, and the switching signal IN / OUT. The same description as in FIG. 4 is omitted.
  • the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 are at a high level.
  • the switching signal IN / OUT is at a low level.
  • the signal processing circuit 52 After the blanking period is started, the signal processing circuit 52 generates the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2. Thereafter, the signal processing circuit 52 generates a high level switching signal IN / OUT. Therefore, the switch 533 and the switch 534 are turned on, and the switch 55 and the switch 56 are turned off.
  • the signal output circuit 53 outputs the second clock signal Clk / Sync 1 to the first signal line 31 and outputs the third clock signal Clk / Sync 2 to the second signal line 32.
  • the switches 236 and 237 are turned on during the blanking period.
  • the signal processing circuit 52 stops generating the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2.
  • the signal output circuit 53 outputs the second clock signal Clk / Sync 1 having a high level to the first signal line 31 and outputs the third clock signal Clk / Sync 2 having a high level to the second signal line 32. .
  • the switch 236 and the switch 237 are turned off.
  • the signal processing circuit 52 After the generation of the second clock signal Clk / Sync1 and the third clock signal Clk / Sync2 is stopped, the signal processing circuit 52 generates a low-level switching signal IN / OUT. Therefore, the switch 533 and the switch 534 are turned off, and the switch 55 and the switch 56 are turned on. After the switching signal IN / OUT becomes low level, the blanking period ends.
  • each of the first signal line 31 and the second signal line 32 is used for transmission of a plurality of signals. Therefore, the endoscope system 1 can reduce the number of signal lines.
  • the imaging system and the endoscope system can reduce the number of signal lines.

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Abstract

撮像システムにおいて、差動信号送信回路は、第１の信号を画像出力期間において第１の信号線に出力し、かつ第２の信号を前記画像出力期間において第２の信号線に出力する。前記第１の信号および前記第２の信号は差動信号のペアである。信号出力回路は、前記画像出力期間を除くブランキング期間において第２のクロック信号を前記第１の信号線に出力し、かつ前記ブランキング期間において第２の制御信号を前記第２の信号線に出力する。ＰＬＬにおいてチャージポンプとループフィルタとの接続は、前記第２の信号線に出力された前記第２の制御信号に基づいて制御される。

Description

撮像システムおよび内視鏡システム
　本発明は、撮像システムおよび内視鏡システムに関する。
　長尺ケーブルにより画像信号が伝送される撮像システムが開発されている。撮像システムは、カメラユニットおよび本体を有する。撮像システムにおいて、撮像素子へのクロック信号の供給が必要である。
　特許文献１に開示された内視鏡システムにおいて、カメラユニット（内視鏡）および本体（プロセッサ）は、伝送ケーブルにより接続されている。伝送ケーブルは、電源電圧およびグラウンド電圧に加えて、画像信号、基準クロック信号、および同期信号を伝送する。画像信号、基準クロック信号、および同期信号は、互いに異なる信号線により伝送される。
日本国特開２０１５－１８８２６２号公報
　特許文献１に開示された内視鏡システムにおいて、画像信号、基準クロック信号、および同期信号を伝送するための３本の信号線が必要である。伝送ケーブルを細くするためには、信号線を減らすことは非常に重要である。
　本発明は、信号線の数を減らすことができる撮像システムおよび内視鏡システムを提供することを目的とする。
　本発明の第１の態様によれば、撮像システムは、カメラユニットおよび本体を有する。前記カメラユニットは、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）、信号生成回路、固体撮像素子、および差動信号送信回路を有する。前記ＰＬＬは、第１のクロック信号を生成する。前記信号生成回路は、前記第１のクロック信号に基づいて第１の制御信号を生成する。前記固体撮像素子は、前記第１の制御信号に基づいて画像信号を生成する。前記差動信号送信回路は、前記画像信号に基づいて生成された第１の信号を画像出力期間において第１の信号線に出力し、かつ前記画像信号に基づいて生成された第２の信号を前記画像出力期間において第２の信号線に出力する。前記第２の信号線は前記第１の信号線と異なる。前記第１の信号および前記第２の信号は差動信号のペアである。前記本体は、差動信号受信回路および信号出力回路を有する。前記差動信号受信回路は、前記第１の信号線に出力された前記第１の信号と、前記第２の信号線に出力された前記第２の信号とを受信する。前記信号出力回路は、前記画像出力期間を除くブランキング期間において第２のクロック信号を前記第１の信号線に出力し、かつ前記ブランキング期間において第２の制御信号を前記第２の信号線に出力する。前記ＰＬＬは、位相比較器、チャージポンプ、ループフィルタ、および電圧制御発振器を有する。前記第１の信号線に出力された前記第２のクロック信号は、前記位相比較器に入力される。前記位相比較器は、前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル信号を生成する。前記チャージポンプは、前記デジタル信号に基づいてアナログ信号を生成する。前記ループフィルタは、前記画像出力期間において、前記チャージポンプから電気的に絶縁される。前記ループフィルタは、前記ブランキング期間において、前記第２の信号線に出力された前記第２の制御信号に基づいて前記チャージポンプに電気的に接続される。前記ループフィルタは、前記アナログ信号に基づいてアナログ電圧信号を生成する。前記電圧制御発振器は、前記アナログ電圧信号に基づいて前記第１のクロック信号を生成する。
　本発明の第２の態様によれば、撮像システムは、カメラユニットおよび本体を有する。前記カメラユニットは、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）、第１の信号生成回路、固体撮像素子、差動信号送信回路、および第２の信号生成回路を有する。前記ＰＬＬは、第１のクロック信号を生成する。前記第１の信号生成回路は、前記第１のクロック信号に基づいて第１の制御信号を生成する。前記固体撮像素子は、前記第１の制御信号に基づいて画像信号を生成する。前記差動信号送信回路は、前記画像信号に基づいて生成された第１の信号を画像出力期間において第１の信号線に出力し、かつ前記画像信号に基づいて生成された第２の信号を前記画像出力期間において第２の信号線に出力する。前記第２の信号線は前記第１の信号線と異なる。前記第１の信号および前記第２の信号は差動信号のペアである。前記本体は、差動信号受信回路および信号出力回路を有する。前記差動信号受信回路は、前記第１の信号線に出力された前記第１の信号と、前記第２の信号線に出力された前記第２の信号とを受信する。前記信号出力回路は、前記画像出力期間を除くブランキング期間において第２のクロック信号を前記第１の信号線に出力し、かつ前記ブランキング期間において第３のクロック信号を前記第２の信号線に出力する。前記第２の信号生成回路は、前記第１の信号線に出力された前記第２のクロック信号と、前記第２の信号線に出力された前記第３のクロック信号とに基づいて第２の制御信号を生成する。前記ＰＬＬは、位相比較器、チャージポンプ、ループフィルタ、および電圧制御発振器を有する。前記第１の信号線に出力された前記第２のクロック信号は、前記位相比較器に入力される。前記位相比較器は、前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル信号を生成する。前記チャージポンプは、前記デジタル信号に基づいてアナログ信号を生成する。前記ループフィルタは、前記画像出力期間において、前記チャージポンプから電気的に絶縁される。前記ループフィルタは、前記ブランキング期間において、前記第２の制御信号に基づいて前記チャージポンプに電気的に接続される。前記ループフィルタは、前記アナログ信号に基づいてアナログ電圧信号を生成する。前記電圧制御発振器は、前記アナログ電圧信号に基づいて前記第１のクロック信号を生成する。
　本発明の第３の態様によれば、第１または第２の態様において、前記ＰＬＬは、前記チャージポンプおよび前記ループフィルタに電気的に接続されたスイッチをさらに有してもよい。前記スイッチは、前記画像出力期間においてオフになることにより、前記ループフィルタを前記チャージポンプから電気的に絶縁してもよい。前記スイッチは、前記ブランキング期間においてオンになることにより、前記ループフィルタを前記チャージポンプに電気的に接続してもよい。
　本発明の第４の態様によれば、第３の態様において、前記撮像システムは、前記スイッチおよび前記第２の信号線に電気的に接続された論理回路をさらに有してもよい。前記論理回路の閾値電圧は、前記第２の信号が持つ電圧の範囲外の電圧であってもよい。
　本発明の第５の態様によれば、第１からは第５の態様のいずれか１つにおいて、前記位相比較器は、前記ブランキング期間において、前記デジタル信号を生成してもよい。前記チャージポンプは、前記ブランキング期間において、前記アナログ信号を生成してもよい。前記ループフィルタは、前記画像出力期間において、前記アナログ電圧信号を保持してもよい。前記電圧制御発振器は、前記ブランキング期間および前記画像出力期間において、前記第１のクロック信号を生成してもよい。
　本発明の第６の態様によれば、内視鏡システムは、スコープおよび第１から第５の態様のいずれか１つの前記撮像システムを有する。前記スコープは、先端および基端を含む。前記固体撮像素子は、前記先端に配置されている。前記本体は、前記基端に接続されている。
　上記の各態様によれば、撮像システムおよび内視鏡システムは、信号線の数を減らすことができる。
本発明の第１の実施形態の内視鏡システムの構成を示す模式図である。 本発明の第１の実施形態の内視鏡システムの構成を示すブロック図である。 本発明の第１の実施形態の内視鏡システムの主要な部分の構成を示すブロック図である。 本発明の第１の実施形態の内視鏡システムにおける主要な信号の波形を示すタイミングチャートである。 本発明の第２の実施形態の内視鏡システムの主要な部分の構成を示すブロック図である。 本発明の第２の実施形態の内視鏡システムにおける主要な信号の波形を示すタイミングチャートである。
　図面を参照し、本発明の実施形態を説明する。撮像システムの例として、電子内視鏡システムを用いて各実施形態を詳細に説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の内視鏡システム１の構成を示す。図１に示す内視鏡システム１は、内視鏡挿入部２、伝送ケーブル３、操作部４、コネクタ部５、プロセッサ６、および表示装置７を有する。内視鏡挿入部２、伝送ケーブル３、操作部４、コネクタ部５によって内視鏡が構成される。
　内視鏡挿入部２は、被検体に挿入される挿入部１００を有する。挿入部１００は、伝送ケーブル３の一部である。挿入部１００は、被検体の内部に挿入される。内視鏡挿入部２は、被検体の内部を撮像することにより画像信号（画像データ）を生成する。内視鏡挿入部２は、生成された画像信号をプロセッサ６に出力する。図２に示すスコープ２０が挿入部１００の先端１０１に配置されている。挿入部１００において、先端１０１と反対側の端部に、操作部４が接続される。操作部４は、内視鏡挿入部２に対する各種操作を受け付ける。
　伝送ケーブル３は、内視鏡挿入部２のスコープ２０と、コネクタ部５とを接続する。スコープ２０によって生成された画像信号は、伝送ケーブル３を経由してコネクタ部５に出力される。
　コネクタ部５は、内視鏡挿入部２とプロセッサ６とに接続されている。コネクタ部５は、内視鏡挿入部２から出力された画像信号に所定の信号処理を行う。コネクタ部５は、画像信号をプロセッサ６に出力する。
　プロセッサ６は、コネクタ部５から出力された画像信号に所定の画像処理を行う。さらに、プロセッサ６は、内視鏡システム１の全体を統括的に制御する。
　表示装置７は、プロセッサ６によって処理された画像信号に基づいて画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
　内視鏡システム１は、被検体に照射される照明光を生成する光源装置を有する。図１では、光源装置は省略されている。
　図２は、内視鏡システム１の内部の構成を示す。図２に示す内視鏡システム１は、スコープ２０、伝送ケーブル３、コネクタ部５、プロセッサ６、および表示装置７を有する。
　スコープ２０は、カメラユニットである。スコープ２０は、撮像素子２１、差動信号送信回路２２、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）２３、および信号生成回路２４（第１の信号生成回路）を有する。撮像素子２１は、画素部２５および読み出し回路２６を有する。スコープ２０は、撮像装置の機能を有する。伝送ケーブル３は、第１の信号線３１および第２の信号線３２を有する。コネクタ部５およびプロセッサ６は、本体である。コネクタ部５は、差動信号受信回路５１、信号処理回路５２、および信号出力回路５３を有する。プロセッサ６は、信号処理回路６１を有する。
　内視鏡システム１の概略構成について説明する。ＰＬＬ２３は、第１のクロック信号を生成する。信号生成回路２４は、第１のクロック信号に基づいて第１の制御信号を生成する。撮像素子２１は、固体撮像素子である。撮像素子２１は、第１の制御信号に基づいて画像信号を生成する。差動信号送信回路２２は、画像信号に基づいて生成された第１の信号を画像出力期間において第１の信号線３１に出力する。差動信号送信回路２２は、画像信号に基づいて生成された第２の信号を画像出力期間において第２の信号線３２に出力する。第２の信号線３２は第１の信号線３１と異なる。第１の信号および第２の信号は差動信号のペアである。差動信号受信回路５１は、第１の信号線３１に出力された第１の信号と、第２の信号線３２に出力された第２の信号とを受信する。信号出力回路５３は、画像出力期間を除くブランキング期間において第２のクロック信号を第１の信号線３１に出力する。信号出力回路５３は、ブランキング期間において第２の制御信号を第２の信号線３２に出力する。
　スコープ２０は、先端２０ａおよび基端２０ｂを含む。撮像素子２１は、先端２０ａに配置されている。プロセッサ６は、基端２０ｂに接続されている。
　内視鏡システム１の詳細な構成について説明する。画素部２５は、複数の画素を有する。画素部２５は、画素部２５に入射した光に基づく画素信号を生成する。読み出し回路２６は、画素部２５によって生成された画素信号を画素部２５から読み出す。撮像素子２１は、ノイズ抑圧、信号増幅、およびアナログデジタル変換（ＡＤ変換）などを画素信号に施すことにより、画像信号を生成する。撮像素子２１によって生成された画像信号は、差動信号送信回路２２に出力される。差動信号送信回路２２に入力される画像信号は、シングルエンド信号である。
　差動信号送信回路２２は、画像信号に基づいて差動信号を生成する。差動信号は、第１の信号および第２の信号を含む。第１の信号および第２の信号の一方の状態がハイレベルであるとき、第１の信号および第２の信号の他方の状態はローレベルである。例えば、差動信号送信回路２２および差動信号受信回路５１は、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）に基づいて差動信号の通信を行う。差動信号送信回路２２は、第１の信号線３１および第２の信号線３２に電気的に接続されている。差動信号送信回路２２は、第１の信号を第１の信号線３１に出力し、かつ第２の信号を第２の信号線３２に出力する。
　コネクタ部５は、内視鏡挿入部２（スコープ２０）とプロセッサ６とを電気的に接続する。コネクタ部５とスコープ２０とは、伝送ケーブル３により接続される。コネクタ部５とプロセッサ６とは、コイルケーブルにより接続される。プロセッサ６は、伝送ケーブル３およびコネクタ部５を経由してスコープ２０の基端２０ｂに接続されている。
　差動信号受信回路５１は、第１の信号線３１および第２の信号線３２に電気的に接続されている。差動信号受信回路５１は、第１の信号線３１を通った第１の信号を受信し、かつ第２の信号線３２を通った第２の信号を受信する。差動信号受信回路５１は、第１の信号および第２の信号に基づいてシングルエンドの画像信号を生成する。差動信号受信回路５１は、画像信号を信号処理回路５２に出力する。
　信号処理回路５２は、画像信号に対して、所定の信号処理を行う。信号処理回路５２は、処理された画像信号をプロセッサ６に出力する。また、信号処理回路５２は、第２のクロック信号および第２の制御信号を生成する。第２のクロック信号は、基準クロック信号である。信号処理回路５２は、生成された第２のクロック信号および第２の制御信号を信号出力回路５３に出力する。信号出力回路５３は、第１の信号線３１および第２の信号線３２に電気的に接続されている。信号出力回路５３は、第２のクロック信号を第１の信号線３１に出力し、かつ第２の制御信号を第２の信号線３２に出力する。
　ＰＬＬ２３は、第１の信号線３１および第２の信号線３２に電気的に接続されている。第１の信号線３１を通った第２のクロック信号と、第２の信号線３２を通った第２の制御信号とは、ＰＬＬ２３に入力される。ＰＬＬ２３は、第２のクロック信号に基づいて、第１のクロック信号を生成する。第１のクロック信号は、第２のクロック信号に同期している。ＰＬＬ２３の動作は、第２の制御信号に基づいて制御される。ＰＬＬ２３は、生成された第１のクロック信号を信号生成回路２４に出力する。
　信号生成回路２４は、第１のクロック信号に基づいてタイミング信号を生成する。例えば、タイミング信号は、水平同期信号および垂直同期信号を含む。信号生成回路２４は、生成されたタイミング信号を読み出し回路２６および差動信号送信回路２２に出力する。読み出し回路２６は、タイミング信号に基づいて画素信号を読み出す。撮像素子２１は、タイミング信号に基づいて画素信号を読み出し、かつタイミング信号に基づいて画像信号を生成する。差動信号送信回路２２は、タイミング信号に基づいて差動信号を送信する。
　撮像素子２１は、ブランキング期間において、画像信号の生成を停止する。ブランキング期間において、撮像素子２１からの有効な画像データの出力が停止する。ブランキング期間は間欠的に発生する。撮像素子２１は、２つのブランキング期間の間の期間において、１行の画素１１１から読み出された画素信号に基づく画像信号を生成する。
　信号処理回路６１は、信号処理回路５２によって処理された画像信号に対して、所定の画像処理を行う。所定の画像処理は、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、およびフォーマット変換処理等を含む。信号処理回路６１は、処理された画像信号を表示装置７に出力する。
　表示装置７は、信号処理回路６１から出力された画像信号に基づいて画像を表示する。表示装置７は、液晶または有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の表示パネルを有する。
　スコープ２０において、差動信号送信回路２２、ＰＬＬ２３、および信号生成回路２４は撮像素子２１の外部に配置されている。差動信号送信回路２２、ＰＬＬ２３、および信号生成回路２４の少なくとも１つは撮像素子２１の内部に配置されてもよい。
　図３は、内視鏡システム１の主要な部分の構成を示す。信号出力回路５３は、バッファ５３１、バッファ５３２、スイッチ５３３、およびスイッチ５３４を有する。ＰＬＬ２３は、位相比較器２３１、チャージポンプ２３２、ループフィルタ２３３、電圧制御発振器（ＶＣＯ）２３４、分周器２３５、スイッチ２３６、およびスイッチ２３７を有する。
　信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ、第２の制御信号Ｅｎａｂｌｅ、および切り替え信号ＩＮ／ＯＵＴを生成する。信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ、第２の制御信号Ｅｎａｂｌｅ、および切り替え信号ＩＮ／ＯＵＴを信号出力回路５３に出力する。第２のクロック信号Ｃｌｋ／Ｓｙｎｃはバッファ５３１に入力される。第２の制御信号Ｅｎａｂｌｅはバッファ５３２に入力される。バッファ５３１は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃをスイッチ５３３に出力する。バッファ５３２は、第２の制御信号Ｅｎａｂｌｅをスイッチ５３４に出力する。
　スイッチ５３３は、バッファ５３１および第１の信号線３１に接続されている。スイッチ５３４は、バッファ５３２および第２の信号線３２に接続されている。スイッチ５３３およびスイッチ５３４は、オンとオフとを切り替えることができる素子である。スイッチ５３３およびスイッチ５３４は、オンおよびオフのいずれか１つになる。スイッチ５３３およびスイッチ５３４の状態は、切り替え信号ＩＮ／ＯＵＴに基づいて制御される。
　スイッチ５３３がオンであるとき、バッファ５３１および第１の信号線３１は互いに電気的に接続される。このとき、第２のクロック信号Ｃｌｋ／Ｓｙｎｃは第１の信号線３１に出力される。スイッチ５３３がオフであるとき、バッファ５３１および第１の信号線３１は互いに電気的に絶縁される。このとき、第１の信号線３１への第２のクロック信号Ｃｌｋ／Ｓｙｎｃの出力は停止される。ブランキング期間においてスイッチ５３３はオンであり、かつ画像出力期間においてスイッチ５３３はオフである。
　スイッチ５３４がオンであるとき、バッファ５３２および第２の信号線３２は互いに電気的に接続される。このとき、第２の制御信号Ｅｎａｂｌｅは第２の信号線３２に出力される。スイッチ５３４がオフであるとき、バッファ５３２および第２の信号線３２は互いに電気的に絶縁される。このとき、第２の信号線３２への第２の制御信号Ｅｎａｂｌｅの出力は停止される。ブランキング期間においてスイッチ５３４はオンであり、かつ画像出力期間においてスイッチ５３４はオフである。
　信号出力回路５３は、切り替え信号ＩＮ／ＯＵＴを出力する。切り替え信号ＩＮ／ＯＵＴは、インバータ５４に入力される。インバータ５４は、切り替え信号ＩＮ／ＯＵＴの論理状態を反転させる。インバータ５４は、切り替え信号ＩＮ／ＯＵＴをスイッチ５５およびスイッチ５６に出力する。インバータ５４、スイッチ５５、およびスイッチ５６は、コネクタ部５に配置されている。
　スイッチ５５は、第１の信号線３１および差動信号受信回路５１に接続されている。スイッチ５６は、第２の信号線３２および差動信号受信回路５１に接続されている。スイッチ５５およびスイッチ５６は、オンとオフとを切り替えることができる素子である。スイッチ５５およびスイッチ５６は、オンおよびオフのいずれか１つになる。スイッチ５５およびスイッチ５６の状態は、切り替え信号ＩＮ／ＯＵＴに基づいて制御される。
　スイッチ５５がオンであるとき、第１の信号線３１および差動信号受信回路５１は互いに電気的に接続される。このとき、第１の信号が差動信号受信回路５１に入力される。スイッチ５５がオフであるとき、第１の信号線３１および差動信号受信回路５１は互いに電気的に絶縁される。このとき、差動信号受信回路５１への第１の信号の入力は停止される。画像出力期間においてスイッチ５５はオンであり、かつブランキング期間においてスイッチ５５はオフである。
　スイッチ５６がオンであるとき、第２の信号線３２および差動信号受信回路５１は互いに電気的に接続される。このとき、第２の信号が差動信号受信回路５１に入力される。スイッチ５６がオフであるとき、第２の信号線３２および差動信号受信回路５１は互いに電気的に絶縁される。このとき、差動信号受信回路５１への第２の信号の入力は停止される。画像出力期間においてスイッチ５６はオンであり、かつブランキング期間においてスイッチ５６はオフである。
　第１の信号線３１に出力された第２のクロック信号Ｃｌｋ／Ｓｙｎｃは、位相比較器２３１に入力される。位相比較器２３１は、第１のクロック信号ＣＬＫの位相と第２のクロック信号Ｃｌｋ／Ｓｙｎｃの位相とを比較する。位相比較器２３１は、第１のクロック信号ＣＬＫの位相と第２のクロック信号Ｃｌｋ／Ｓｙｎｃの位相との差を示すデジタル信号を生成する。チャージポンプ２３２は、デジタル信号に基づいてアナログ信号を生成する。ループフィルタ２３３は、画像出力期間において、チャージポンプ２３２から電気的に絶縁される。ループフィルタ２３３は、ブランキング期間において、第２の制御信号に基づいてチャージポンプ２３２に電気的に接続される。ループフィルタ２３３は、アナログ信号に基づいてアナログ電圧信号を生成する。ＶＣＯ２３４は、アナログ電圧信号に基づいて第１のクロック信号ＣＬＫを生成する。
　スイッチ２３７は、チャージポンプ２３２およびループフィルタ２３３に電気的に接続されている。スイッチ２３７は、画像出力期間においてオフになることにより、ループフィルタ２３３をチャージポンプ２３２から電気的に絶縁する。スイッチ２３７は、ブランキング期間においてオンになることにより、ループフィルタ２３３をチャージポンプ２３２に電気的に接続する。
　位相比較器２３１は、分周器２３５およびスイッチ２３６に接続されている。第１のクロック信号ＣＬＫが分周器２３５から出力される。第２のクロック信号Ｃｌｋ／Ｓｙｎｃがスイッチ２３６から出力される。第１のクロック信号ＣＬＫおよび第２のクロック信号Ｃｌｋ／Ｓｙｎｃは位相比較器２３１に入力される。位相比較器２３１は、第１のクロック信号ＣＬＫの位相と第２のクロック信号Ｃｌｋ／Ｓｙｎｃの位相との差を示すデジタル信号を生成する。位相比較器２３１は、生成されたデジタル信号をチャージポンプ２３２に出力する。
　チャージポンプ２３２は、デジタル信号をアナログ信号に変換する。チャージポンプ２３２は、デジタル信号に基づいて、アナログ電圧信号またはアナログ電流信号を生成する。チャージポンプ２３２は、生成されたアナログ電圧信号またはアナログ電流信号をループフィルタ２３３に出力する。
　ループフィルタ２３３は、容量および抵抗を含む回路である。ループフィルタ２３３は、アナログ電圧信号またはアナログ電流信号に基づく電荷を容量に蓄積する。ループフィルタ２３３は、容量に蓄積された電荷に基づいてアナログ電圧信号を生成する。ループフィルタ２３３は、生成されたアナログ電圧信号をＶＣＯ２３４に出力する。
　ＶＣＯ２３４は、アナログ電圧信号に基づく周波数を有する第１のクロック信号ＣＬＫを生成する。これにより、ＶＣＯ２３４は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃに同期した第１のクロック信号ＣＬＫを生成する。ＶＣＯ２３４は、生成された第１のクロック信号ＣＬＫを分周器２３５に出力する。
　分周器２３５は、入力された第１のクロック信号ＣＬＫの周波数を低い周波数に変換する。分周器２３５は、周波数が変換された第１のクロック信号ＣＬＫを位相比較器２３１および信号生成回路２４に出力する。
　スイッチ２３６は、第１の信号線３１および位相比較器２３１に接続されている。スイッチ２３６は、オンとオフとを切り替えることができる素子である。スイッチ２３６は、オンおよびオフのいずれか１つになる。スイッチ２３６の状態は、第２の制御信号Ｅｎａｂｌｅに基づいて制御される。
　スイッチ２３６がオンであるとき、第１の信号線３１および位相比較器２３１は互いに電気的に接続される。このとき、第２のクロック信号Ｃｌｋ／Ｓｙｎｃが位相比較器２３１に入力される。スイッチ２３６がオフであるとき、第１の信号線３１および位相比較器２３１は互いに電気的に絶縁される。このとき、位相比較器２３１への第２のクロック信号Ｃｌｋ／Ｓｙｎｃの入力は停止される。ブランキング期間においてスイッチ２３６はオンであり、かつ画像出力期間においてスイッチ２３６はオフである。スイッチ２３６が配置されなくてもよい。
　スイッチ２３７は、チャージポンプ２３２およびループフィルタ２３３に接続されている。スイッチ２３７は、オンとオフとを切り替えることができる素子である。スイッチ２３７は、オンおよびオフのいずれか１つになる。スイッチ２３７の状態は、第２の制御信号Ｅｎａｂｌｅに基づいて制御される。
　スイッチ２３７がオンであるとき、チャージポンプ２３２およびループフィルタ２３３は互いに電気的に接続される。このとき、アナログ信号がループフィルタ２３３に入力される。スイッチ２３７がオフであるとき、チャージポンプ２３２およびループフィルタ２３３は互いに電気的に絶縁される。このとき、ループフィルタ２３３へのアナログ信号の入力は停止される。ブランキング期間においてスイッチ２３７はオンであり、かつ画像出力期間においてスイッチ２３７はオフである。
　位相比較器２３１は、ブランキング期間において、デジタル信号を生成する。チャージポンプ２３２は、ブランキング期間において、アナログ信号を生成する。ループフィルタ２３３は、画像出力期間において、アナログ電圧信号を保持する。ＶＣＯ２３４は、ブランキング期間および画像出力期間において、第１のクロック信号ＣＬＫを生成する。
　論理回路２７がスコープ２０に配置されている。論理回路２７の入力端子は、第２の信号線３２に電気的に接続されている。論理回路２７の出力端子は、スイッチ２３６およびスイッチ２３７に電気的に接続されている。論理回路２７の閾値電圧は、第２の信号が持つ電圧の範囲外の電圧である。論理回路２７の閾値電圧は、第２の制御信号Ｅｎａｂｌｅが持つ電圧の範囲内の電圧である。
　例えば、論理回路２７はインバータである。第２の信号線３２を通った第２の制御信号Ｅｎａｂｌｅは論理回路２７に入力される。論理回路２７は、第２の制御信号Ｅｎａｂｌｅの論理状態を反転させる。論理回路２７は、第２の制御信号Ｅｎａｂｌｅをスイッチ２３６およびスイッチ２３７に出力する。
　差動信号の電圧は、最大電圧から最小電圧までの間で変化する。例えば、差動信号の中心電圧は電源電圧の２分の１である。例えば、差動信号の最大電圧は、中心電圧よりも１５０ｍＶだけ大きく、かつ差動信号の最小電圧は、中心電圧よりも１５０ｍＶだけ小さい。電源電圧が１．８Ｖである場合、中心電圧は０．９Ｖである。その場合、差動信号の電圧範囲は０．７５Ｖから１．０５Ｖである。
　上記の例では、論理回路２７の閾値電圧は、０．７５Ｖよりも小さい。例えば、論理回路２７の閾値電圧は０．６Ｖである。第２の制御信号Ｅｎａｂｌｅがハイレベルであるとき、第２の制御信号Ｅｎａｂｌｅの電圧は論理回路２７の閾値電圧よりも大きい。第２の制御信号Ｅｎａｂｌｅがローレベルであるとき、第２の制御信号Ｅｎａｂｌｅの電圧は論理回路２７の閾値電圧よりも小さい。
　ブランキング期間において、ローレベルの第２の制御信号Ｅｎａｂｌｅが論理回路２７に入力される。論理回路２７は、ハイレベルの第２の制御信号Ｅｎａｂｌｅをスイッチ２３６およびスイッチ２３７に出力する。スイッチ２３６およびスイッチ２３７は、オンになる。論理回路２７は、ブランキング期間においてスイッチ２３６およびスイッチ２３７をオンに保つことができる。
　ブランキング期間が終了するとき、ハイレベルの第２の制御信号Ｅｎａｂｌｅが論理回路２７に入力される。論理回路２７は、ローレベルの第２の制御信号Ｅｎａｂｌｅをスイッチ２３６およびスイッチ２３７に出力する。スイッチ２３６およびスイッチ２３７は、オフになる。
　画像出力期間において、第２の信号が論理回路２７に入力される。第２の信号の最小電圧は、論理回路２７の閾値電圧よりも大きい。そのため、画像出力期間において、論理回路２７から出力される第２の制御信号Ｅｎａｂｌｅは、ローレベルに保たれる。論理回路２７は、画像出力期間においてスイッチ２３６およびスイッチ２３７をオフに保つことができる。
　図４は、内視鏡システム１において使用される主要な信号の波形を示す。図４において、右方向に時間が進む。図４において、縦方向は各信号の電圧を示す。図４において、水平同期信号ＨＳＹＮＣ、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ、第２の制御信号Ｅｎａｂｌｅ、および切り替え信号ＩＮ／ＯＵＴの波形が示されている。
　水平同期信号ＨＳＹＮＣは、ブランキング期間および画像出力期間のいずれか１つを示す。ブランキング期間が開始される前、第２のクロック信号Ｃｌｋ／Ｓｙｎｃおよび第２の制御信号Ｅｎａｂｌｅは、ハイレベルである。ブランキング期間が開始される前、切り替え信号ＩＮ／ＯＵＴは、ローレベルである。
　ブランキング期間が開始された後、信号処理回路５２は、ハイレベルの切り替え信号ＩＮ／ＯＵＴを生成する。そのため、スイッチ５３３およびスイッチ５３４はオンになり、かつスイッチ５５およびスイッチ５６はオフになる。その後、信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃを生成し、かつローレベルの第２の制御信号Ｅｎａｂｌｅを生成する。信号出力回路５３は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃを第１の信号線３１に出力し、かつローレベルの第２の制御信号Ｅｎａｂｌｅを第２の信号線３２に出力する。撮像素子２１は、ブランキング期間において、画像信号の生成を停止する。差動信号送信回路２２は、ブランキング期間において、差動信号の送信を停止する。スイッチ２３６およびスイッチ２３７は、ブランキング期間において、オンになる。
　スイッチ２３６がオンであるため、第２のクロック信号Ｃｌｋ／Ｓｙｎｃが位相比較器２３１に入力される。位相比較器２３１は、位相差を示すデジタル信号をチャージポンプ２３２に出力する。スイッチ２３７がオンであるため、チャージポンプ２３２およびループフィルタ２３３は互いに電気的に接続される。チャージポンプ２３２は、アナログ信号をループフィルタ２３３に出力する。ループフィルタ２３３は、アナログ電圧信号を保持する。ＶＣＯ２３４は、第１のクロック信号ＣＬＫを生成する。
　ブランキング期間が終了する前に、信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃの生成を停止する。ブランキング期間が終了する前に、信号処理回路５２は、ハイレベルの第２の制御信号Ｅｎａｂｌｅを生成する。信号出力回路５３は、ハイレベルの第２の制御信号Ｅｎａｂｌｅを第２の信号線３２に出力する。このとき、スイッチ２３６およびスイッチ２３７は、オフになる。第２のクロック信号Ｃｌｋ／Ｓｙｎｃの生成が停止され、かつハイレベルの第２の制御信号Ｅｎａｂｌｅが第２の信号線３２に出力された後、信号処理回路５２は、ローレベルの切り替え信号ＩＮ／ＯＵＴを生成する。そのため、スイッチ５３３およびスイッチ５３４はオフになり、かつスイッチ５５およびスイッチ５６はオンになる。切り替え信号ＩＮ／ＯＵＴがローレベルになった後、ブランキング期間が終了する。
　ブランキング期間が終了したとき、画像出力期間が開始される。撮像素子２１は、画像出力期間において、画像信号を生成する。差動信号送信回路２２は、画像出力期間において、差動信号を送信する。スイッチ２３６およびスイッチ２３７は、画像出力期間において、オフである。
　スイッチ２３６がオフであるため、第２のクロック信号Ｃｌｋ／Ｓｙｎｃは位相比較器２３１に入力されない。スイッチ２３７がオフであるため、チャージポンプ２３２およびループフィルタ２３３は互いに電気的に絶縁される。ループフィルタ２３３は、ブランキング期間に生成されたアナログ電圧信号を画像出力期間に保持し続ける。ＶＣＯ２３４は、第１のクロック信号ＣＬＫを生成する。
　画像出力期間が終了したとき、ブランキング期間が開始される。ブランキング期間および画像出力期間は交互に繰り返される。
　画像出力期間が終了したとき、差動信号送信回路２２は、ブランキング期間の開始を示すコードを含む差動信号を送信してもよい。差動信号受信回路５１は、受信された差動信号に基づいて、コードを検出してもよい。差動信号受信回路５１がコードを検出したとき、信号出力回路５３は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃおよび第２の制御信号Ｅｎａｂｌｅの出力を開始してもよい。
　従来技術において、画像信号、基準クロック信号、および同期信号を伝送するための３本の信号線が必要である。本発明の第１の実施形態において、同期信号を伝送するための信号線は不要である。第１の実施形態において、画像信号、第２のクロック信号、および第２の制御信号が２本の信号線により伝送される。第１の実施形態において、画像信号は、第１の信号および第２の信号を含む差動信号である。第１の実施形態において、第１の信号線３１は、第１の信号および第２のクロック信号の伝送に使用される。第１の実施形態において、第２の信号線３２は、第２の信号および第２の制御信号の伝送に使用される。第１の信号線３１および第２の信号線３２の各々が複数の信号の伝送に使用されるため、内視鏡システム１は、信号線の数を減らすことができる。伝送ケーブル３を細くすることができるため、患者の負担が軽減される。
　スイッチ２３７は、ブランキング期間においてオンになる。このとき、ＰＬＬ２３は、第２のクロック信号に同期した第１のクロック信号を生成することができる。スイッチ２３７は、画像出力期間においてオフになる。画像出力期間において第２のクロック信号が位相比較器２３１に入力されないため、位相比較器２３１およびチャージポンプ２３２は正常に動作しない。スイッチ２３７がオフであるため、ループフィルタ２３３の状態はチャージポンプ２３２の動作によって影響されない。ループフィルタ２３３は、ブランキング期間に生成されたアナログ電圧信号を画像出力期間に保持し続ける。ＰＬＬ２３は、第１のクロック信号を継続的に生成することができる。
　論理回路２７の閾値電圧は、第２の信号が持つ電圧の範囲外の電圧である。論理回路２７の出力電圧は、画像出力期間において、第２の信号の変化によらず、固定される。そのため、スイッチ２３７は、画像出力期間においてオフに保たれる。
　（第２の実施形態）
　図５は、本発明の第２の実施形態の内視鏡システム１の主要な部分の構成を示す。図３に示す部分と同じ部分の説明を省略する。
　信号出力回路５３は、ブランキング期間において第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１を第１の信号線３１に出力する。信号出力回路５３は、ブランキング期間において第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を第２の信号線３２に出力する。論理回路２７ａ（第２の信号生成回路）は、第１の信号線３１に出力された第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１と、第２の信号線３２に出力された第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２とに基づいて第２の制御信号を生成する。
　第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２は、互いに異なる論理状態を持つ。第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１がハイレベルであるとき、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２はローレベルである。第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１がローレベルであるとき、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２はハイレベルである。
　信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を生成する。例えば、信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１の位相を遅延させることにより、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を生成する。信号処理回路５２は、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の位相を遅延させることにより、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１を生成してもよい。信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１の論理状態を反転させることにより、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を生成してもよい。信号処理回路５２は、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の論理状態を反転させることにより、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１を生成してもよい。信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を信号出力回路５３に出力する。
　第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１はバッファ５３１に入力される。第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２はバッファ５３２に入力される。バッファ５３１は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１をスイッチ５３３に出力する。バッファ５３２は、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２をスイッチ５３４に出力する。スイッチ５３３がオンであるとき、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１は第１の信号線３１に出力される。スイッチ５３４がオンであるとき、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２は第２の信号線３２に出力される。
　図３に示す論理回路２７は論理回路２７ａに変更される。論理回路２７ａはＸＯＲ回路である。論理回路２７ａの第１の入力端子は、第１の信号線３１に電気的に接続されている。論理回路２７ａの第２の入力端子は、第２の信号線３２に電気的に接続されている。論理回路２７ａの出力端子は、スイッチ２３６およびスイッチ２３７に電気的に接続されている。第１の信号線３１を通った第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１は論理回路２７ａに入力される。第２の信号線３２を通った第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２は論理回路２７ａに入力される。
　論理回路２７ａの２つの入力端子の論理状態が異なるとき、論理回路２７ａはハイレベルの第２の制御信号をスイッチ２３６およびスイッチ２３７に出力する。論理回路２７ａの２つの入力端子の論理状態が同じとき、論理回路２７ａはローレベルの第２の制御信号をスイッチ２３６およびスイッチ２３７に出力する。
　論理回路２７ａの閾値電圧は、第２の信号が持つ電圧の範囲外の電圧である。論理回路２７ａの閾値電圧は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２が持つ電圧の範囲内の電圧である。
　ブランキング期間において、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２が論理回路２７ａに入力される。第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の論理状態は互いに異なる。そのため、論理回路２７ａは、ハイレベルの第２の制御信号をスイッチ２３６およびスイッチ２３７に出力する。スイッチ２３６およびスイッチ２３７は、オンになる。論理回路２７ａは、ブランキング期間においてスイッチ２３６およびスイッチ２３７をオンに保つことができる。
　ブランキング期間が終了するとき、ハイレベルの第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１およびハイレベルの第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２が論理回路２７ａに入力される。第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の論理状態は同じである。そのため、論理回路２７ａは、ローレベルの第２の制御信号Ｅｎａｂｌｅをスイッチ２３６およびスイッチ２３７に出力する。スイッチ２３６およびスイッチ２３７は、オフになる。
　画像出力期間において、第２の信号が論理回路２７ａに入力される。第２の信号の最小電圧は、論理回路２７ａの閾値電圧よりも大きい。そのため、画像出力期間において、論理回路２７ａから出力される第２の制御信号は、ローレベルに保たれる。論理回路２７ａは、画像出力期間においてスイッチ２３６およびスイッチ２３７をオフに保つことができる。
　図６は、内視鏡システム１において使用される主要な信号の波形を示す。図６において、右方向に時間が進む。図６において、縦方向は各信号の電圧を示す。図６において、水平同期信号ＨＳＹＮＣ、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１、第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２、および切り替え信号ＩＮ／ＯＵＴの波形が示されている。図４に関する説明と同じ説明を省略する。
　ブランキング期間が開始される前、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２は、ハイレベルである。ブランキング期間が開始される前、切り替え信号ＩＮ／ＯＵＴは、ローレベルである。
　ブランキング期間が開始された後、信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を生成する。その後、信号処理回路５２は、ハイレベルの切り替え信号ＩＮ／ＯＵＴを生成する。そのため、スイッチ５３３およびスイッチ５３４はオンになり、かつスイッチ５５およびスイッチ５６はオフになる。信号出力回路５３は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１を第１の信号線３１に出力し、かつ第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を第２の信号線３２に出力する。スイッチ２３６およびスイッチ２３７は、ブランキング期間において、オンになる。
　ブランキング期間が終了する前に、信号処理回路５２は、第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の生成を停止する。信号出力回路５３は、ハイレベルの第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１を第１の信号線３１に出力し、かつハイレベルの第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２を第２の信号線３２に出力する。このとき、スイッチ２３６およびスイッチ２３７は、オフになる。第２のクロック信号Ｃｌｋ／Ｓｙｎｃ１および第３のクロック信号Ｃｌｋ／Ｓｙｎｃ２の生成が停止された後、信号処理回路５２は、ローレベルの切り替え信号ＩＮ／ＯＵＴを生成する。そのため、スイッチ５３３およびスイッチ５３４はオフになり、かつスイッチ５５およびスイッチ５６はオンになる。切り替え信号ＩＮ／ＯＵＴがローレベルになった後、ブランキング期間が終了する。
　第２の実施形態において、第１の実施形態と同様に、第１の信号線３１および第２の信号線３２の各々が複数の信号の伝送に使用される。そのため、内視鏡システム１は、信号線の数を減らすことができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、撮像システムおよび内視鏡システムは、信号線の数を減らすことができる。
　１　内視鏡システム
　２　内視鏡挿入部
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　２０　スコープ
　２０ａ　先端
　２０ｂ　基端
　２１　撮像素子
　２２　差動信号送信回路
　２３　ＰＬＬ
　２４　信号生成回路
　２５　画素部
　２６　読み出し回路
　２７，２７ａ　論理回路
　３１　第１の信号線
　３２　第２の信号線
　５１　差動信号受信回路
　５２，６１　信号処理回路
　５３　信号出力回路
　５４　インバータ
　５５，５６，２３６，２３７，５３３，５３４　スイッチ
　１００　挿入部
　１０１　先端
　２３１　位相比較器
　２３２　チャージポンプ
　２３３　ループフィルタ
　２３４　ＶＣＯ
　２３５　分周器
　５３１，５３２　バッファ

Claims (6)

  1. 　カメラユニットおよび本体を有し、
    　前記カメラユニットは、
    　第１のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と、
    　前記第１のクロック信号に基づいて第１の制御信号を生成する信号生成回路と、
    　前記第１の制御信号に基づいて画像信号を生成する固体撮像素子と、
    　前記画像信号に基づいて生成された第１の信号を画像出力期間において第１の信号線に出力し、かつ前記画像信号に基づいて生成された第２の信号を前記画像出力期間において第２の信号線に出力し、前記第２の信号線は前記第１の信号線と異なり、前記第１の信号および前記第２の信号は差動信号のペアである差動信号送信回路と、
    　を有し、
    　前記本体は、
    　前記第１の信号線に出力された前記第１の信号と、前記第２の信号線に出力された前記第２の信号とを受信する差動信号受信回路と、
    　前記画像出力期間を除くブランキング期間において第２のクロック信号を前記第１の信号線に出力し、かつ前記ブランキング期間において第２の制御信号を前記第２の信号線に出力する信号出力回路と、
    　を有し、
    　前記ＰＬＬは、位相比較器、チャージポンプ、ループフィルタ、および電圧制御発振器を有し、
    　前記第１の信号線に出力された前記第２のクロック信号は、前記位相比較器に入力され、
    　前記位相比較器は、前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル信号を生成し、
    　前記チャージポンプは、前記デジタル信号に基づいてアナログ信号を生成し、
    　前記ループフィルタは、前記画像出力期間において、前記チャージポンプから電気的に絶縁され、
    　前記ループフィルタは、前記ブランキング期間において、前記第２の信号線に出力された前記第２の制御信号に基づいて前記チャージポンプに電気的に接続され、
    　前記ループフィルタは、前記アナログ信号に基づいてアナログ電圧信号を生成し、
    　前記電圧制御発振器は、前記アナログ電圧信号に基づいて前記第１のクロック信号を生成する
    　撮像システム。
  2. 　カメラユニットおよび本体を有し、
    　前記カメラユニットは、
    　第１のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と、
    　前記第１のクロック信号に基づいて第１の制御信号を生成する第１の信号生成回路と、
    　前記第１の制御信号に基づいて画像信号を生成する固体撮像素子と、
    　前記画像信号に基づいて生成された第１の信号を画像出力期間において第１の信号線に出力し、かつ前記画像信号に基づいて生成された第２の信号を前記画像出力期間において第２の信号線に出力し、前記第２の信号線は前記第１の信号線と異なり、前記第１の信号および前記第２の信号は差動信号のペアである差動信号送信回路と、
    　第２の信号生成回路と、
    　を有し、
    　前記本体は、
    　前記第１の信号線に出力された前記第１の信号と、前記第２の信号線に出力された前記第２の信号とを受信する差動信号受信回路と、
    　前記画像出力期間を除くブランキング期間において第２のクロック信号を前記第１の信号線に出力し、かつ前記ブランキング期間において第３のクロック信号を前記第２の信号線に出力する信号出力回路と、
    　を有し、
    　前記第２の信号生成回路は、前記第１の信号線に出力された前記第２のクロック信号と、前記第２の信号線に出力された前記第３のクロック信号とに基づいて第２の制御信号を生成し、
    　前記ＰＬＬは、位相比較器、チャージポンプ、ループフィルタ、および電圧制御発振器を有し、
    　前記第１の信号線に出力された前記第２のクロック信号は、前記位相比較器に入力され、
    　前記位相比較器は、前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル信号を生成し、
    　前記チャージポンプは、前記デジタル信号に基づいてアナログ信号を生成し、
    　前記ループフィルタは、前記画像出力期間において、前記チャージポンプから電気的に絶縁され、
    　前記ループフィルタは、前記ブランキング期間において、前記第２の制御信号に基づいて前記チャージポンプに電気的に接続され、
    　前記ループフィルタは、前記アナログ信号に基づいてアナログ電圧信号を生成し、
    　前記電圧制御発振器は、前記アナログ電圧信号に基づいて前記第１のクロック信号を生成する
    　撮像システム。
  3. 　前記ＰＬＬは、前記チャージポンプおよび前記ループフィルタに電気的に接続されたスイッチをさらに有し、
    　前記スイッチは、前記画像出力期間においてオフになることにより、前記ループフィルタを前記チャージポンプから電気的に絶縁し、
    　前記スイッチは、前記ブランキング期間においてオンになることにより、前記ループフィルタを前記チャージポンプに電気的に接続する
    　請求項１または請求項２に記載の撮像システム。
  4. 　前記スイッチおよび前記第２の信号線に電気的に接続された論理回路をさらに有し、
    　前記論理回路の閾値電圧は、前記第２の信号が持つ電圧の範囲外の電圧である
    　請求項３に記載の撮像システム。
  5. 　前記位相比較器は、前記ブランキング期間において、前記デジタル信号を生成し、
    　前記チャージポンプは、前記ブランキング期間において、前記アナログ信号を生成し、
    　前記ループフィルタは、前記画像出力期間において、前記アナログ電圧信号を保持し、
    　前記電圧制御発振器は、前記ブランキング期間および前記画像出力期間において、前記第１のクロック信号を生成する
    　請求項１から請求項４のいずれか一項に記載の撮像システム。
  6. 　先端および基端を含むスコープと、
    　請求項１から請求項５のいずれか一項に記載の撮像システムと、
    　を有し、
    　前記固体撮像素子は、前記先端に配置され、
    　前記本体は、前記基端に接続されている
    　内視鏡システム。
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