WO2019194618A1 - 반도체 소자 패키지 - Google Patents

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WO2019194618A1
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disposed
semiconductor layer
semiconductor
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이상열
강기만
이은득
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엘지이노텍 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to a semiconductor device package.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes and laser diodes using semiconductors of Group 3-5 or Group 2-6 compound semiconductors have been developed through the development of thin film growth technology and device materials.
  • Various colors such as blue and ultraviolet light can be realized, and efficient white light can be realized by using fluorescent materials or combining colors.Low power consumption, semi-permanent lifespan, and fast response speed compared to conventional light sources such as fluorescent and incandescent lamps can be realized. It has the advantages of safety, environmental friendliness.
  • a light-receiving device such as a photodetector or a solar cell
  • a group 3-5 or 2-6 compound semiconductor material of a semiconductor the development of device materials absorbs light in various wavelength ranges to generate a photocurrent.
  • light in various wavelengths can be used from gamma rays to radio wavelengths. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • a plurality of light emitting devices may be used as a package.
  • interest in headlights capable of independent lighting of a plurality of chips is increasing.
  • the embodiment provides a semiconductor device package with improved contrast ratio.
  • the semiconductor device package includes a substrate; And a plurality of semiconductor structures spaced apart from the center on the substrate, wherein the semiconductor structure comprises: a first conductive semiconductor layer disposed on the substrate; A second conductivity type semiconductor layer; And an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer, wherein a length ratio of the separation distance between the maximum height of the outermost side of the first conductive semiconductor layer and an adjacent semiconductor structure is 1; : 3 to 1:60.
  • the sidewall of the second conductive semiconductor layer, the side surface of the active layer and the bottom of the first conductive semiconductor layer may further include a channel layer on the edge.
  • the maximum height of the outermost side of the first conductive semiconductor layer and the height from the upper surface of the first conductive semiconductor layer to the upper surface of the active layer may be different.
  • An upper surface of the first conductive semiconductor layer includes a first surface, a second surface disposed below the first surface, and an inclined surface disposed on the first surface and the second surface, and the first conductive semiconductor layer.
  • the height from the bottom of the layer to the first surface may be greater than the height from the bottom of the first conductive semiconductor layer to the second surface.
  • the first wiring line may include: a first through part electrically connected to the first conductive semiconductor layer through the active layer, the second conductive semiconductor layer, and the first insulating layer; And a first end portion extending to an edge portion of the substrate,
  • the second wiring line may include a second end portion extending to an edge portion of the substrate.
  • the plurality of first pads and the second pads are disposed along edges of the substrate,
  • the plurality of semiconductor structures may be disposed at the centers of the plurality of first pads and the second pads.
  • the semiconductor device may further include a channel layer disposed between the substrate and the semiconductor structure to expose a portion of the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the first electrode may be disposed on the first conductive semiconductor layer exposed by the channel layer, and the second electrode may be disposed on the second conductive semiconductor layer exposed by the channel layer.
  • a display device in one embodiment, includes a substrate; A plurality of semiconductor structures spaced apart from the center on the substrate, and a plurality of first wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to a first conductive semiconductor layer; And a plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to a second conductive semiconductor layer.
  • the length ratio of the separation distance between the maximum height of the outermost side of the first conductivity type semiconductor layer and the adjacent semiconductor structure is 1: 3 to 1:60.
  • the semiconductor device package includes a substrate; And a plurality of semiconductor structures spaced apart from each other in a matrix form on the substrate, wherein the semiconductor structure comprises: a first conductive semiconductor layer disposed on the substrate; A second conductivity type semiconductor layer; And an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, wherein the intermediate layer is disposed on the outermost side of the first conductivity type semiconductor layer, wherein the intermediate layer is the first layer.
  • the outermost surface of the conductive semiconductor layer overlaps with the direction perpendicular to the thickness direction.
  • the sidewall of the second conductive semiconductor layer, the side surface of the active layer and the bottom of the first conductive semiconductor layer may further include a channel layer on the edge.
  • the outermost side surface of the first conductive semiconductor layer may be disposed between the bottom surface of the first conductive semiconductor layer and the top surface of the first conductive semiconductor layer.
  • the intermediate layer may extend from an outermost side of the first conductive semiconductor layer to an upper surface of the first conductive semiconductor layer.
  • the semiconductor device may further include a passivation layer disposed on the semiconductor structure.
  • the intermediate layer may be disposed between at least one of the inside of the passivation layer and an upper portion of the passivation layer between the passivation layer and an outer surface of the first conductivity type semiconductor layer.
  • the first wiring line may include: a first through part electrically connected to the first conductive semiconductor layer through the active layer, the second conductive semiconductor layer, and the first insulating layer; And a first end portion extending to an edge portion of the substrate,
  • the second wiring line may include a second end portion extending to an edge portion of the substrate.
  • the plurality of first pads and the second pads are disposed along edges of the substrate,
  • the plurality of semiconductor structures may be disposed at the centers of the plurality of first pads and the second pads.
  • a display device in one embodiment, includes a substrate; A plurality of semiconductor structures arranged in a matrix form on the substrate, and a plurality of first wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to a first conductive semiconductor layer; And a plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to a second conductive semiconductor layer.
  • the outermost surface of the conductive semiconductor layer overlaps with the direction perpendicular to the thickness direction.
  • a semiconductor device package having improved contrast ratio may be implemented.
  • FIG. 1 is a cross-sectional view of a semiconductor device package according to a first embodiment
  • FIG. 2 is a plan view of a semiconductor device package according to a first embodiment
  • FIG. 3 is a cross-sectional view of the MM 'in FIG.
  • FIG. 8 is a view illustrating a first wiring line in FIG. 2;
  • FIG. 9 is a view illustrating a second wiring line in FIG. 2;
  • FIG. 10 is a cross-sectional view of a semiconductor device package according to a second embodiment
  • FIG. 11 is a cross-sectional view of a semiconductor device package according to a third embodiment
  • FIG. 12 is a cross-sectional view of a semiconductor irradiation package according to a third embodiment corresponding to FIG. 3,
  • FIG. 13 is an enlarged view of N in FIG. 12;
  • FIG. 16 is a cross-sectional view of a semiconductor device package according to a fourth embodiment
  • FIG. 17 is a cross-sectional view of a semiconductor device package according to a fifth embodiment.
  • FIG. 19 is a conceptual diagram illustrating a display device according to an embodiment
  • 20A to 20M are views illustrating a method of manufacturing a semiconductor device package according to the first embodiment
  • 21A to 21D illustrate a method of manufacturing a semiconductor device package according to the third embodiment.
  • ordinal numbers such as second and first
  • first and second components may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.
  • the semiconductor device according to the present embodiment may be a light emitting device.
  • Such semiconductor devices emit light by recombination of electrons and holes, and the wavelength of the light may be determined by an energy band gap inherent in the material. And the light emitted may vary depending on the composition of the material.
  • the semiconductor device according to the present embodiment may be a light emitting device.
  • Such semiconductor devices emit light by recombination of electrons and holes, and the wavelength of the light may be determined by an energy band gap inherent in the material. And the light emitted may vary depending on the composition of the material.
  • FIG. 1 is a cross-sectional view of a semiconductor device package according to a first embodiment.
  • the semiconductor device package 100A may include a substrate 170 and a plurality of semiconductor structures 120 spaced apart from each other.
  • the semiconductor device package 100A may include a bonding layer 171, a channel layer 130, a first electrode 141, a second electrode 142, a reflective layer 143, a first wiring line 151, and a second wiring.
  • the line 152, the first insulating layer 161, the second insulating layer 162, the passivation layer 163, the first pad 181, and the second pad 182 may be further included.
  • FIG. 1 illustrates one semiconductor structure 120 disposed between the first pad 181 and the second pad 182 for convenience of description.
  • a plurality of semiconductor structures 120 are substantially spaced apart at predetermined intervals on the substrate 170, and the first pad 181 and the second pad 182 may be separated from each other. It may be disposed to surround the edge of the substrate 170.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • the substrate 170 may serve to support the semiconductor structure 120.
  • the substrate 170 may include a material having heat dissipation characteristics. Therefore, heat dissipation characteristics may be improved through the substrate 170.
  • the substrate 170 may include a ceramic, but is not limited thereto.
  • the substrate 170 since the manufacturing process, package mounting, and heat dissipation of the semiconductor device package 100A are easily performed by the substrate 170, the reliability of the device may be improved.
  • the present disclosure is not limited thereto, and the substrate 170 may be a metal substrate of various materials.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • the semiconductor structure 120 includes an active layer disposed between the first conductive semiconductor layer 121, the second conductive semiconductor layer 122, and the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122. 123 may be included.
  • the first conductivity type semiconductor layer 121 is shown to face upward, and the second conductivity type semiconductor layer 122 faces the substrate 170, but is not limited thereto.
  • the first conductivity-type semiconductor layer 121 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • a first conductive type semiconductor layer 121 may be In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) semiconductor material, or AlInN having the formula of , AlGaAs, GaP, GaAs, GaAsP, AlGaInP may be formed of a material selected from.
  • the first dopant may be doped into the first conductive semiconductor layer 121.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, Te, or the like. That is, the first conductivity-type semiconductor layer 121 may be an n-type semiconductor layer doped with an n-type dopant.
  • an uneven structure may be formed on the first conductive semiconductor layer 121.
  • the uneven structure may improve light extraction efficiency of the semiconductor structure 120.
  • the second conductivity-type semiconductor layer 122 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • a second conductive type semiconductor layer 122 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) semiconductor material, or AlInN having the formula of , AlGaAs, GaP, GaAs, GaAsP, AlGaInP may be formed of a material selected from.
  • the second dopant may be doped in the second conductive semiconductor layer 122.
  • the second dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. That is, the second conductive semiconductor layer 122 may be a p-type semiconductor layer doped with a p-type dopant.
  • the active layer 123 may be disposed between the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122.
  • the active layer 123 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 121 and holes (or electrons) injected through the second conductive semiconductor layer 122 meet each other.
  • the active layer 123 may transition to a low energy level as electrons and holes recombine, and may generate light having a corresponding wavelength.
  • the active layer 123 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure. It does not limit.
  • the well layer / barrier layer of the active layer 123 may be InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP).
  • / AlGaP may be formed of any one or more pair structure, but is not limited thereto.
  • the well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.
  • the bonding layer 171 may bond the substrate 170 and the semiconductor structure 120.
  • the semiconductor structure 120 and the structures disposed under the semiconductor structure 120 may be disposed on the substrate 170 by the bonding layer 171.
  • the bonding layer 171 may be selected from at least one of AuSn, NiSn, AuIn, CuSn, SiO 2, and resin, but is not limited thereto.
  • the bonding layer 171 may include a barrier metal or a bonding metal, and may include, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta. have.
  • the semiconductor structure 120 may include a first recess R1 having a predetermined depth.
  • the first recess R1 may be formed by mesa-etching a portion of the first conductive semiconductor layer 121 through the second conductive semiconductor layer 122 and the active layer 123. Thus, a portion of the first conductivity type semiconductor layer 121 may be exposed. Therefore, the first electrode 141 and the first wiring line 151 may be electrically connected to the first conductive semiconductor layer 121 through the first recess R1.
  • the channel layer 130 may be disposed on a portion of the lower portion of the semiconductor structure 120. In addition, the channel layer 130 may be disposed to surround the edge of the lower portion of each semiconductor structure 120. The channel layer 130 may be partially disposed under the first recess R1. In addition, the channel layer 130 may be disposed between the substrate 170 and the semiconductor structure 120.
  • the channel layer 130 may have a side surface of the active layer 123 exposed by the first recess R1 and the first recess R1, a portion of the first conductive semiconductor layer 121, and a second conductivity. A portion of the type semiconductor layer 122 may be covered.
  • the channel layer 130 may be disposed to expose the side surface of the first conductivity-type semiconductor layer 121 in the first recess R1, and may be disposed to contact the side surface and expose the bottom surface thereof. Similarly, the channel layer 130 may be disposed to expose a portion of the second conductivity type semiconductor layer 122, and for example, the side surface of the second conductivity type semiconductor layer 122 may be exposed. In addition, the channel layer 130 is disposed between the adjacent semiconductor structures 120, between the first pads 181 connected to the semiconductor structures 120, and between the second pads 182 connected to the semiconductor structures 120. A portion of the two conductivity type semiconductor layer 122 may be covered. For example, the channel layer 130 may expose a portion of the second conductivity type semiconductor layer 122 through the first hole H1.
  • the channel layer 130 may be made of an insulating material.
  • the channel layer 130 may be formed of an oxide or a nitride that is non-conductive.
  • the channel layer 130 may be formed of one selected from a silicon oxide (SiO 2) layer, a silicon nitride (Si 3 N 4) layer, a titanium oxide (TiO x), or an aluminum oxide (Al 2 O 3) layer. It is not.
  • the channel layer 130 may be electrically connected to the semiconductor structure 120 only through the first wiring line 151 and the second wiring line 152, and may provide structural insulation between adjacent semiconductor structures 120.
  • the channel layer 130 may include the second electrode 142, the first insulating layer 161, the second insulating layer 162, and the bonding layer 171 disposed under the channel layer 130 and the semiconductor structure 120.
  • the substrate 170 may be protected from external contaminants. As a result, the support layer for the semiconductor structure 120 may be improved, and the channel layer 130 may be protected from damage that may occur in the manufacturing process.
  • the first electrode 141 may be disposed in the first recess R1 to be electrically connected to the first conductive semiconductor layer 121.
  • the second electrode 142 may be disposed under the second conductive semiconductor layer 122 to be electrically connected to the second conductive semiconductor layer 122.
  • the first electrode 141 may be disposed in the first recess R1.
  • the first electrode 141 may be disposed in an area exposed by the channel layer 130 in the first recess R1.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 122 exposed by the channel layer 130 in the first hole H1.
  • the first electrode 141 and the second electrode 142 may be made of a material having electrical conductivity.
  • the first electrode 141 and the second electrode 142 may be formed of a material having high reflectance.
  • the first electrode 141 and the second electrode 142 are Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt, and It may be made of any one selected from Au, or an alloy thereof.
  • the first electrode 141 and the second electrode 142 may be ohmic electrodes, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), and indium aluminum zinc (AZO).
  • the light generated from the semiconductor structure 120 may be reflected from the first electrode 141 and the second electrode 142 and emitted upward. As a result, light extraction efficiency of the semiconductor structure may be improved. However, it is not necessarily limited to these materials.
  • first electrode 141 and the second electrode 142 may include various materials for ohmic bonding.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 may be made of a material having electrical conductivity.
  • the reflective layer 143 may be formed of a metal material having a high reflectance.
  • the reflective layer 143 may be formed of a metal or an alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, and Hf.
  • the reflective layer 143 may be made of the metal or alloy.
  • the reflective layer 143 may include at least one of Ag, Al, Ag-Pd-Cu alloy, or Ag-Cu alloy, but is not limited thereto.
  • the first insulating layer 161 may protect the components of the semiconductor device package 100A and electrically insulate between adjacent components.
  • the first insulating layer 161 may use an insulating layer having a high transmittance.
  • the first insulating layer 161 may be formed of any one selected from SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, TiO 2, ZrO 2, Si 3 N 4, Al 2 O 3, AlN, and MgF 2, but is not limited thereto.
  • the first insulating layer 161 may have a distributed bragg reflector (DBR) structure.
  • DBR distributed bragg reflector
  • the first insulating layer 161 may reflect light of a predetermined wavelength band, and multiple DBRs may be applied instead of a single DBR to increase reflectance and improve luminous flux.
  • the first insulating layer 161 may be formed of a plurality of layers having different refractive indices.
  • the first insulating layer 161 may partially cover the first electrode 141 to expose a portion of the first electrode 141.
  • the first insulating layer 161 may be disposed under the second electrode 142, the channel layer 130, and the second wiring line 152 to cover the second electrode 142 and the channel layer 130. .
  • the first insulating layer 161 may provide electrical insulation between the first wiring line 151 and the second wiring line 152.
  • the second insulating layer 162 may be disposed under the first insulating layer 161 and the first wiring line 151.
  • the second insulating layer 162 may cover the first wiring line 151 and the first insulating layer 161.
  • the second insulating layer 162 may protect the first wiring line 151 from the outside while being electrically insulated from the outside.
  • the second insulating layer 162 may improve reliability of the semiconductor device package.
  • the passivation layer 163 may be disposed on the semiconductor device package. That is, the passivation layer 163 may be disposed on the semiconductor structure 120, and specifically, may be disposed on the first conductivity type semiconductor layer 121. In addition, when the first conductivity-type semiconductor layer 121 has a concave-convex structure, the passivation layer 163 disposed on the first conductivity-type semiconductor layer 121 has a concave-convex structure similar to the first conductive semiconductor layer 121. It can have However, the present invention is not limited thereto and may be partially disposed on the semiconductor structure 120 as described below.
  • the passivation layer 163 may be disposed on the upper surface of the semiconductor device package 100A, but is not limited thereto. For example, a portion of the first pad 181 and the second pad 182 may be partially disposed above the passivation layer 163 through the 2-1 holes H2-1 and the 2-2 holes H2-2, respectively. Can be arranged.
  • the first wiring line 151 may be electrically connected to the first electrode 141.
  • the second wiring line 152 may be electrically connected to the second electrode 142.
  • the first wiring line 151 may be electrically connected to the first electrode 141 and may extend to one side of the semiconductor structure 120 to be connected to the first pad 181.
  • the second wiring line 152 may be electrically connected to the second electrode 142 to extend to the other side of the semiconductor structure 120 to be electrically connected to the second pad 182.
  • the first wiring line 151 and the second wiring line 152 may extend in different directions on the substrate 170.
  • the direction in which the first wiring line 151 and the second wiring line 152 extend may be perpendicular to each other. This will be described in detail later with reference to FIG. 2.
  • the second wiring line 152 may be disposed between the semiconductor structure 120 and the substrate 170.
  • the second wiring line 152 may be disposed on the second electrode 142 and electrically connected to the second electrode 142.
  • the second wiring line 152 may extend from the second electrode 142 in the direction toward the outer surface of the semiconductor structure 120.
  • the second wiring line 152 may include a second end portion 152c extending to protrude more than an outer surface of the semiconductor structure 120.
  • one end of the second wiring line 152 may be connected to the second electrode 142.
  • the second end portion 152c of the second wiring line 152 may extend in the edge direction of the substrate 170 at one end of the second wiring line 152.
  • the second end portion 152c may be electrically connected to the second pad 182 which will be described later.
  • the second end portion 152c may be disposed to protrude further from the lower side of the semiconductor structure 120 than the side surface of the semiconductor structure 120.
  • the second wiring line 152 may be easily connected to the second pad 182 disposed on the side of the semiconductor structure 120.
  • the second end portion 152c of the second wiring line 152 may be disposed to protrude more than the edge of the semiconductor structure 120 toward the edge of the substrate 170. have.
  • the edge portion of the semiconductor structure 120 may be etched so that the semiconductor structure 120 may be disposed only in the center portion of the substrate (a cross region between the A, B, C, and D regions and the E and F regions). Therefore, the semiconductor structure 120 may expose the second end portion 152c disposed at the edge of the substrate.
  • the second pad 182 may be electrically connected to the second pad 182 through the channel layer 130. Therefore, the second end portion 152c and the second pad 182 of the second wiring line 152 may overlap each other in the thickness direction (Z-axis direction) of the substrate 170 at the edge of the substrate 170. .
  • the first wiring line 151 may be disposed on the first electrode 141 between the semiconductor structure 120 and the substrate 170. In addition, the first wiring line 151 may extend from the first electrode 141 toward the edge of the semiconductor structure 120.
  • the first wiring line 151 may include a first through portion 151a, a first connection portion 151b, and a first end portion 151c.
  • the first wiring line 151 may be spaced apart from the second wiring line 152 by the first insulating layer 161 and may be insulated.
  • the first through part 151a may pass through the active layer 123, the second conductive semiconductor layer 122, and the first insulating layer 161. In addition, the first through part 151a may partially pass through the first conductive semiconductor layer 121.
  • One end of the first through part 151a may be connected to the first electrode 141.
  • the first through part 151a may extend from the first electrode 141 toward the substrate 170.
  • the other end of the first through part 151a may be connected to one end of the first connection part 151b.
  • the first connector 151b may extend from one end toward the edge of the substrate 170 along one surface of the first insulating layer 161. The other end of the first connecting portion 151b may be connected to one end of the first end portion 151c.
  • the first end portion 151c may protrude more than an outer surface of the semiconductor structure 120. That is, the first end portion 151c may extend toward the edge of the substrate 170. Thus, a portion of the first end portion 151c may overlap the edge portion P 1 of the substrate 170 in the thickness direction. Accordingly, the first wiring line 151 may be easily connected to the first pad 181 disposed on the side of the semiconductor structure 120.
  • the first end portion 151c of the first wiring line 151 may be disposed to protrude more than the edge of the semiconductor structure 120 toward the edge of the substrate 170. have. Accordingly, the first end portion 151c, the channel layer 130, and the first pad 181 of the first wiring line 151 may overlap each other in a direction perpendicular to the substrate 170 at the edge of the substrate 170. Can be.
  • the first pad 181 and the second pad 182 may be spaced apart from the semiconductor structure 120 on the substrate 170.
  • the first pad 181 and the second pad 182 may be disposed to surround the semiconductor structure 120 at the side of the semiconductor structure 120 or the edge of the substrate 170.
  • the first pad 181 may be electrically connected to the first conductive semiconductor layer 121 through the first wiring line 151 and the first electrode 141.
  • the second pad 182 may be electrically connected to the second conductive semiconductor layer 122 through the second wiring line 152 and the second electrode 142.
  • the first pad 181 may include a first region 181a and a second region 181b.
  • one end of the first region 181a may be connected to the other end of the first end portion 151c.
  • the first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163.
  • the second region 181b may be disposed to protrude from the passivation layer 163.
  • the first pad 181 may be spaced apart from the semiconductor structure 120.
  • the first pad 181 may be disposed spaced apart from the side surface of the semiconductor structure 120 and the passivation layer 163 covering the side surface, but is not limited thereto.
  • the second pad 182 may include a first region 182a and a second region 182b.
  • the first region 182a may pass through the channel layer 130 and the passivation layer 163. One end of the first region 181a may be connected to the other end of the second end portion 152c of the second wiring line 152.
  • the second region 182a may be connected to the other end of the second end portion 152c.
  • the second region 182b may be disposed to protrude from the passivation layer 163.
  • the second pad 182 may be spaced apart from the semiconductor structure 120.
  • the second pad 182 may be spaced apart from the side surface of the semiconductor structure 120 and the passivation layer 163 covering the side surface.
  • FIG. 2 is a plan view of a semiconductor device package according to a first embodiment
  • FIG. 3 is a cross-sectional view of MM ′ in FIG. 2
  • FIG. 4 is an enlarged view of K in FIG. 3
  • FIG. 5 is an enlarged view of L in FIG. 3.
  • 6 is a graph showing a contrast ratio according to the maximum height of the side of the semiconductor structure
  • FIG. 7 is a graph showing the contrast ratio according to the separation distance between adjacent semiconductor structures
  • FIG. 8 is a graph showing the first wiring line in FIG.
  • FIG. 9 is a diagram illustrating a second wiring line in FIG. 2.
  • the semiconductor device package 100A may include a plurality of semiconductor structures 120 disposed on one substrate 170.
  • the semiconductor device package 100A may include a plurality of semiconductor structures (120 in FIG. 1), a plurality of first wiring lines 151-n, and a plurality of second wiring lines 152-n on the substrate 170. It may include a plurality of first pads 181-n and a plurality of second pads 182-n.
  • the semiconductor structure 120, the first wiring line 151, the second wiring line 152, and the first pad 181 and the second pad 182 are illustrated one by one. It was.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be spaced apart from the plurality of semiconductor structures 120.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be disposed at edge portions of the substrate 170 to surround the plurality of semiconductor structures 120.
  • the first wiring line 151-n is disposed between the semiconductor structure 120 and the plurality of first pads 181-n to form a first conductive semiconductor layer and a plurality of first pads of the semiconductor structure 120. (181-n) can be electrically connected.
  • the second wiring line 152-n is disposed between the semiconductor structure 120 and the plurality of second pads 182-n such that the second conductive semiconductor layer and the plurality of second conductive semiconductor layers of the semiconductor structure 120 are disposed.
  • the pads 182-n may be electrically connected to each other.
  • first pad 181-n may be disposed to face the top and bottom of the edge portion of the substrate 170.
  • the second pad 182-n may be disposed to face left and right among edge portions of the substrate 170.
  • the position and arrangement of the first pad 181-n and the second pad 182-n may be changed.
  • the substrate 170 may be divided into a central portion A, B, C, and D and an edge portion P 1 .
  • the central portions A, B, C, and D may be regions where the semiconductor structure is disposed in the center of the substrate.
  • the first, second, and second wiring lines 151-n and 152-n may be disposed in the central parts A, B, C, and D, and may be electrically connected to the plurality of semiconductor structures.
  • a plurality of first pads 181-n and a plurality of second pads 182-n may be disposed in regions other than the central portions A, B, C, and D.
  • the edge portion P 1 may be partially disposed with the first wiring line 151-n and the second wiring line 152-n.
  • first wiring line 151-n and the second wiring line 152-n are electrically connected to the first pad 181-n and the second pad 182-n at the edge portion P 1 , respectively. Connected, it may include a region overlapping in the thickness direction.
  • the plurality of semiconductor structures may be spaced apart from each other at a central portion and may emit light.
  • the semiconductor structures 120 are illustrated as being arranged in 16 pieces in both horizontal and vertical directions, the present invention is not limited thereto.
  • the size of each semiconductor structure may be 500 ⁇ m ⁇ 500 ⁇ m or less. That is, the lengths of the horizontal and the vertical may be 500 ⁇ m or less, respectively.
  • the size of the semiconductor structure may be 300 ⁇ m ⁇ 300 ⁇ m, 250 ⁇ m ⁇ 250 ⁇ m, 110 ⁇ m ⁇ 110 ⁇ m. More preferably, the length of each of the width and length of the individual semiconductor structure may be between 70 ⁇ m and 80 ⁇ m. However, this does not limit the present invention.
  • 1-8 lines are defined as A regions and 9-16 lines are defined as B regions from the top of the substrate 170.
  • lines 1-8 are defined as C regions and lines 9-16 are defined as D regions from the left side.
  • the second end portion 152c may protrude outward than an extension line of the side surface of the semiconductor structure 120.
  • the second end portion 152c may be electrically connected to the second pad 182-n.
  • first wiring line 151-n and the second wiring line 152-n may be electrically connected to the plurality of semiconductor structures 120.
  • a plurality of semiconductor structures 120 may be disposed as shown in FIG. 2.
  • the first connection part 151b of the first wiring line 151-n may be disposed along one surface of the first insulating layer 161 between the substrate 170 and the plurality of semiconductor structures 120.
  • the first through part 151a may extend from each semiconductor structure 120 to electrically connect the plurality of semiconductor structures 120 and one first connection part 151b.
  • first wiring lines 151-n may be disposed below the one semiconductor structure 120 disposed at the outermost portion.
  • one second wiring line 152-n may be disposed along one surface of the plurality of second electrodes 142 between the substrate 170 and the plurality of semiconductor structures 120.
  • the plurality of first wiring lines 151-n and n ⁇ 1 may be disposed at the edge portion P 1 of the substrate 170.
  • one first-n wiring line 151-n may be electrically connected to eight semiconductor structures 120.
  • 64 first wiring lines 151-n may be disposed at upper and lower portions of the substrate 170, respectively. That is, four first-n wiring lines 151-n may be disposed under one semiconductor structure 120.
  • this is only an example for explaining the present invention, and this does not limit the present invention. That is, the number of semiconductor structures 120 connected to one first-n wiring line 151-n and the number of first-n wiring lines 151-n disposed under one semiconductor structure 120. Can be changed.
  • the first-first wiring line 151-1 and the first-second wiring in order from the left side of the first-n wiring line 151-n connected to the semiconductor structure 120 in the region A for the convenience of description. It is defined as the line 151-2 and the first-32 wiring lines 151-32.
  • the first-first wiring line 151-1 may be electrically connected to the eight semiconductor structures 120 arranged in the first left column of the A region.
  • the column is defined as a vertical line in the first direction (y-axis direction) in the substrate 170
  • the row is defined as a horizontal line in the second direction (x-axis direction) in the substrate 170.
  • the first direction and the second direction are defined as directions perpendicular to the third direction (z-axis direction), which is the thickness direction of the semiconductor structure.
  • the first-first wiring line 151-1 may include the first-firsta wiring line 151-1a, the first-first-b wiring line 151-1b, and the first-first wiring line 151-1b. It may include a 1-1c wiring line 151-1c and a 1-1d wiring line 151-1d.
  • first-first wiring line 151-1 may be electrically connected to eight semiconductor structures arranged in the first left column of the A region.
  • first-second wiring line 151-2 may be electrically connected to eight semiconductor structures disposed in the second left column of the A region, which may be equally applied to the first-32 wiring lines 151-32.
  • first-17th wiring lines 151-17 to the first-32th wiring lines 151-32 may be electrically connected to the semiconductor structures of the C region and the D region.
  • the plurality of second wiring lines 152-n and n ⁇ 1 may be disposed at left and right sides of the edge portion P 1 of the substrate 170.
  • one second-n wiring line 152-n may be electrically connected to eight semiconductor structures.
  • Sixteenth 2-n wiring lines 152-n may be disposed on the left and right sides of the substrate 170, respectively. That is, unlike the first-n wiring line 151-n, one second-n wiring line 152-n may be disposed under the one semiconductor structure 120. However, this is only an example for explaining the present invention, and this does not limit the present invention. That is, the number of semiconductor structures connected to one second-n wiring line 152-n and the number of second-n wiring lines 152-n disposed below one semiconductor structure may be changed.
  • the second wiring line 152-n disposed on the left side of the substrate 170 in the order from the top includes the second-17th wiring lines 152-17 to the second-32th wiring lines 152-32 in order from the top. can do.
  • the second-first wiring line 152-1 may be electrically connected to eight semiconductor structures disposed in the upper first row of the C region.
  • the second-first wiring line 152-1 may be electrically connected to the second conductive semiconductor layers of the eight semiconductor structures disposed in the upper first row.
  • the second-second wiring line 152-2 may be electrically connected to eight semiconductor structures disposed in the upper second row of the C region. The same may be applied to the 2-16 wiring line 152-16.
  • the second 2-n wiring lines 152-n may be electrically connected to eight semiconductor structures.
  • one second n-wire line 152-n may be electrically connected to eight semiconductor structures in each row of the D region in order from the top of the substrate 170.
  • the first-n wiring line 151-n may be electrically connected to eight semiconductor structures per one in regions A and B (or regions C and D) in order from the left.
  • the second 2-n wiring line 152-n may be electrically connected to eight semiconductor structures of regions C and D in order from the top.
  • the plurality of first pads 181-n and n ⁇ 1 may be disposed on upper and lower portions of the edge portion P 1 of the substrate 170.
  • four first-n pads 181-n may be disposed on each of the first wiring lines 151-n. That is, a total of 128 first-n pads 181-n may be disposed with respect to 32 first wiring lines 151-n.
  • the first-first pad 181-1 may be disposed in the order from the top of the substrate 170 to the left in the order of the first-first a pad 181-1a, the first-first b pad 181-1b, It may include a 1-1c pad 181-1c and a 1-1d pad 181-1d.
  • the 1-1a pads (181-1a), the 1-1b pads (181-1b), the 1-1c pads (181-1c), and the 1-1d pads (181-1d) are respectively wired 1-1a.
  • the line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d may be electrically connected to each other.
  • the first-first a wiring line 151-1 a, the first-first b wiring line 151-1 b, the first-first c wiring line 151-1 c, and the first-first d wiring line 151-1 d are 8 One of the two semiconductor structures may be electrically connected to the first conductive semiconductor layers of two adjacent semiconductor structures.
  • the plurality of first-n pads 181-n may include the first-first pad 181-1, the first-second pad 181-2,. It may be defined as a 1-16 pad (181-16). In addition, the plurality of first-n pads 181-n may be defined as the first-17th pads 181-17 and the first-32th pads 181-32 in order from the lower side of the substrate.
  • the first-first pads 181-1 to 1-16-pads 181-16 may include the first-first wiring lines 151-1 to 1-16 wiring lines 151-disposed in the region A. FIG. 16) can be electrically connected.
  • the first through seventeenth pads 181-17 to the first through thirty-two pads 181-32 may include the first through seventeenth wiring lines 151-17 and the first through thirty first wiring lines 151-32 disposed in the B region. ) Can be electrically connected.
  • the plurality of second pads 182-n and n ⁇ 1 may be disposed at the edge portion P 1 of the substrate 170.
  • the second-n pads 182-n may be disposed on the second-n wiring line 152-n one by one.
  • 16 second-n pads 182-n may be disposed on the left and right sides of the substrate 170, respectively.
  • one second n pad 182-n may be electrically connected to eight semiconductor structures in the same row.
  • this is only an example for explaining the present invention, and this does not limit the present invention.
  • the second-n pads 182-n disposed on the left side of the substrate 170 are arranged in order from the top to the second-first pad 182-1, the second-second pad 182-2,. It may be defined as a 2-16 pad 182-16.
  • the second-first pad 182-1 may be disposed on the second-first wiring line 152-1 and electrically connected thereto.
  • the second-first pad 182-1 may be electrically connected to eight semiconductor structures disposed in the upper first row of the C region. This may be equally applied to the 2-16 pads 182-16. In addition, the same may be applied to the second pads 182-17 to 182-32 disposed on the right side of the substrate 170.
  • the phosphor layer 190 may be disposed on the plurality of semiconductor structures 120 and the passivation layer 163 to cover the plurality of semiconductor structures 120 (shown in FIG. 3). Although not, the phosphor layer 190 may be disposed on the passivation layer 163). As a result, the phosphor layer 190 may absorb the light emitted from the plurality of semiconductor structures 120 and convert the light into another wavelength band to emit the light. For example, the phosphor layer 190 may form white light.
  • the plurality of first pads and the second pads 181-n and 182-n may be disposed along the edge portion P 1 of the substrate 170.
  • the plurality of semiconductor structures may be disposed inside the plurality of pads 181-n and 182-n. That is, the plurality of first pads and the second pads 181-n and 182-n may be arranged to surround the plurality of semiconductor structures.
  • the plurality of first wiring lines and the second wiring lines 151-n and 152-n may be formed from the first to second conductive semiconductor layers 121 and 122 or the first to second electrodes 141 and 142.
  • the substrate may extend to an edge of the substrate and be connected to the plurality of pads 181-n and 182-n.
  • the plurality of semiconductor structures are not formed separately, but the first to second conductivity-type semiconductor layers 121 and 122 and the active layer 123 are grown at once, and are isolated by one chip (device) through etching. Can be formed. Therefore, the light emitting area can be increased while improving the processability.
  • a plurality of semiconductor structures may be spaced apart from each other as described above.
  • the adjacent first semiconductor structure 120-1 and the second semiconductor structure 120-2 will be described.
  • first-first wiring lines 151-1 and second-second wiring lines 151-2 are disposed under the first semiconductor structure 120-1 and the second semiconductor structure 120-2. It may be electrically connected to the 1-1 wiring line 151-1 and the 1-2 wiring line 151-2.
  • the first conductive semiconductor layer 121 is electrically connected to the 1-1c wiring line 151-1c, and the second semiconductor structure 120-1 is The first conductive semiconductor layer 121 may be electrically connected to the 1-2c wiring line 151-2c.
  • the connection between the semiconductor structure and the wiring line may be changed according to the position of the semiconductor structure in the semiconductor device package.
  • the first semiconductor structure 120-1 and the second semiconductor structure 120-2 may each include an outermost surface.
  • the first semiconductor structure 120-1 and FIG. 4 will be described.
  • the first conductivity type semiconductor layer 121 may have a maximum height h2 of several micrometers or less, and may provide a plurality of lights to the outermost surface 121a of the first conductivity type semiconductor layer at such a small height.
  • the maximum height may be a length between the upper surface of the first conductive semiconductor layer and the upper surface of the active layer (the lower surface of the first conductive semiconductor layer).
  • the first semiconductor structure 120-1 provides a plurality of lights through the outer surface of the first conductivity type semiconductor layer 120-1 to the adjacent second semiconductor structure 120-2. May cause optical interference. Accordingly, the maximum height h1 of the outermost surface 121a of the first conductive semiconductor layer 121 is controlled from the bottom surface 121c of the first conductive semiconductor layer 121 to control the first semiconductor structure 120-1. The amount of light emitted through the side surface of the second semiconductor structure 120-2 may be adjusted, and the contrast ratio may be improved by improving optical interference between adjacent second semiconductor structures 120-2.
  • the maximum height h1 of the outermost side surface of the first conductivity-type semiconductor layer may be 1 ⁇ m to 3 ⁇ m. As a result, the semiconductor device package according to the embodiment may provide an improved contrast ratio.
  • the first semiconductor structure 120-1 may be formed according to the minimum separation distance W1 between the first conductive semiconductor layer 120-1 and the second semiconductor structure 120-2.
  • the degree of interference between the light emitted through the outermost surface 121a of the first conductive semiconductor layer 121 and the light emitted from the second semiconductor structure 120-2 may be controlled.
  • the length ratio of the separation distance W1 between the maximum height h1 of the side surface of the first conductive semiconductor layer and the adjacent semiconductor structure may be 1: 3 to 1:60.
  • the length ratio is smaller than 1: 5, there may be a limit that the separation distance between adjacent semiconductor structures is close to increase optical interference between the semiconductor structures, thereby lowering the contrast ratio.
  • the length ratio is greater than 1:60, there is a process limitation in controlling the maximum height of the side surface of the first conductivity-type semiconductor structure, and there is a problem in that electrical characteristics are deteriorated by current crowding during current injection. do.
  • the outermost surface 121a of the first conductivity type semiconductor layer 121 may be the only surface exposed from the first semiconductor structure 120-1. have.
  • the first conductive semiconductor layer 121 may include an outermost side surface 121a, an upper surface 121b, a bottom surface 121c, a side surface 121d, and a lower surface 121e.
  • the outermost surface 121a of the first conductive semiconductor layer 121 may be disposed on the channel layer 130 and may be in contact with the passivation layer 163.
  • the upper surface 121b of the first conductive semiconductor layer 121 is a surface disposed outside in the direction from the active layer 123 toward the first conductive semiconductor layer 121, and may have an uneven pattern as described below. have.
  • the bottom surface 121c of the first conductivity type semiconductor layer 121 may be exposed by the channel layer 130, may contact the channel layer 130, and may not overlap the active layer 123 in a thickness direction. have.
  • the side surface 121d of the first conductivity type semiconductor layer 121 may be an inclined surface by mesa etching the semiconductor structure 120 to a portion of the first conductivity type semiconductor layer 121.
  • the side surface of the second conductive semiconductor layer 122 and the side surface of the active layer 123 may be exposed and may be inclined surfaces by the etching. Side surfaces of the exposed second conductive semiconductor layer 122, side surfaces of the exposed active layer 123, and side surfaces 121d of the first conductive semiconductor layer 121 may have the same inclination angle.
  • the present invention is not limited thereto and may be variously modified by the process.
  • the side surface 121d may be in contact with the channel layer 130, may be a surface surrounded by the channel layer 180, and may be in contact with the top surface of the active layer 123.
  • the lower surface 121e of the first conductive semiconductor layer 121 may be in contact with the active layer 123 and may be the same surface as the upper surface of the active layer.
  • the maximum height h2 of the first conductive semiconductor layer 121 may be different from the maximum height of the outermost surface 121a of the first conductive semiconductor layer 121. have.
  • the area where the first conductivity-type semiconductor layer and the active layer overlap in the thickness direction (Z direction) is reduced, thereby reducing light generation through the outermost surface 121a of the first conductivity-type semiconductor layer 121 and reducing the contrast ratio. Can be improved.
  • the minimum separation distance W1 between adjacent semiconductor structures 120 may be smaller than the maximum width W2 of the semiconductor structure.
  • the length ratio between the minimum distance W1 between the adjacent semiconductor structures 120 and the maximum width W2 of the semiconductor structure may be 1: 5 to 1:20.
  • the length ratio is smaller than 1: 5, there is a limit that the distance between adjacent semiconductor structures is close, so that light emitted through the outer surface interferes with the adjacent semiconductor structures.
  • the length ratio is greater than 1:20, the area of the first conductivity-type semiconductor layer is increased, thereby causing a problem in that current spreading is lowered in the semiconductor structure.
  • FIG. 10 is a cross-sectional view of a semiconductor device package according to a second embodiment.
  • the semiconductor device package 100B may include a substrate 170, a plurality of semiconductor structures 120, a bonding layer 171, a channel layer 130, a first electrode 141, and a first substrate described with reference to FIG. 1.
  • the first pad 181 and the second pad 182 may be included, and the above description may be equally applied.
  • the upper surface 121b of the first conductive semiconductor layer 121 may have a first surface 121b-1, a second surface 121b-2 disposed below the first surface 121b-1, and the first surface 121b-1.
  • the surface 121b-1 and the inclined surface 121b-3 positioned on the second surface 121b-2 may be included.
  • the first surface 121b-1, the second surface 121b-2, and the sloped surface 121b-3 may be plural, and the side surfaces of the first conductivity-type semiconductor layer 121 may have a plurality of inclined surfaces.
  • step can be made of a structure.
  • the height h3 from the bottom surface 121c exposed by the first recess R1 to the first surface 121b-1 in the first conductive semiconductor layer 121 is equal to the first conductive semiconductor layer 121. It may be greater than the height h4 from the bottom surface 121c of the) to the second surface 121b-2.
  • the semiconductor device package according to the second exemplary embodiment may be formed by the height h4 and the first recess R1 from the bottom surface 121c to the second surface 121b-2 of the first conductivity-type semiconductor layer 121.
  • the height ratio of the height h3 from the exposed bottom surface 121c to the first surface 121b-1 may be 1: 1 to 1:10. Accordingly, the semiconductor device package according to the second embodiment may improve the contrast ratio by reducing the amount of light through the outer surface, while maintaining the thickness of the first conductive semiconductor layer to improve the spreading decrease due to current crowding. have.
  • the height ratio is smaller than 1: 1, there is a problem that the luminous flux is degraded due to a decrease in electrical characteristics (for example, current spreading) in each semiconductor structure, and the first conductivity type semiconductor when the height ratio is larger than 1:10. There is a problem that occurs in light absorption in the layer, resulting in a decrease in light extraction efficiency.
  • the length of the second direction (X-axis direction) of the second surface 121b-2 may be 10 ⁇ m to 150 ⁇ m.
  • the contrast ratio and the light flux can be maintained.
  • the length is smaller than 10 ⁇ m, the contrast ratio decreases, and when larger than 150 ⁇ m, there is a problem in that the luminous flux decreases due to a decrease in electrical characteristics due to current density.
  • FIG. 11 is a cross-sectional view of a semiconductor device package according to a third embodiment
  • FIG. 12 is a cross-sectional view of a semiconductor irradiation package according to a third embodiment corresponding to FIG. 3
  • FIG. 13 is an enlarged view of N in FIG. 12
  • FIG. 14 is an enlarged view of O in FIG. 12
  • FIG. 15 is a graph showing contrast ratios according to the intermediate layer.
  • the semiconductor device package 100C may include a substrate 170, a plurality of semiconductor structures 120 spaced apart from each other, and an intermediate layer 164 disposed on side surfaces of the semiconductor structure 120. It may include.
  • the description may be equally applied to the semiconductor device package 100C according to the third embodiment. Therefore, detailed description thereof will be omitted.
  • the insulating layer 161, the second insulating layer 162, the passivation layer 163, the first pad 181, and the second pad 182 are associated with the intermediate layer 164 described below, Applicable to that component.
  • the intermediate layer 164 may be disposed on an outer surface of the first conductivity type semiconductor layer 121.
  • the intermediate layer 164 may be in direct contact with the first conductivity-type semiconductor layer 121, and the inside or passivation layer of the passivation layer 163 disposed on the outer surface of the first conductivity-type semiconductor layer 121. May be disposed on an outer surface of 163. A detailed location of the intermediate layer 164 will be described in detail with reference to FIGS. 13, 16, and 17 below.
  • the intermediate layer 164 may prevent the light emitted from the outer surface of the first conductivity-type semiconductor layer 121 from being transmitted and reflected, thereby preventing the interference of light emitted from the adjacent semiconductor structure from occurring.
  • the intermediate layer 164 according to the embodiment can suppress the optical interference between the plurality of semiconductor structures 120, thereby improving the contrast ratio of the semiconductor device package.
  • the intermediate layer 164 may be made of a material having low light transmittance.
  • the intermediate layer 164 may be formed of any one of a metal, a ceramic, and a semiconductor material.
  • the intermediate layer 164 is made of a ceramic or semiconductor material, thereby improving heat resistance of the semiconductor device package.
  • the intermediate layer 164 may include Si, SiC, TiN, TiO 2 , but is not limited thereto.
  • the intermediate layer 164 may be formed of a plurality of layers to lower the transmittance of light and prevent penetration of moisture and contaminants from the outside, thereby improving reliability of the semiconductor device package.
  • the thickness of the phosphor layer 190 may also be adjusted.
  • the length ratio between the maximum height h1 of the outermost side 121a of the first conductivity-type semiconductor layer 121 described later and the thickness of the phosphor layer 190 may be 1: 1.1 to 1: 2.3.
  • the length ratio is smaller than 1: 1.1, there is a problem in that the thickness of the phosphor layer is reduced and thus the light uniformity is lowered.
  • the length ratio is greater than 1: 2.3, there is a problem that crosstalk occurs due to the emitted light moving to the phosphor layer on the adjacent semiconductor structure.
  • the intermediate layer 164 may be disposed on the outermost surface 121a of the first conductivity type semiconductor layer 121.
  • the intermediate layer 164 may contact the bottom surface 121c and the first conductivity-type semiconductor layer 121 of the first conductivity-type semiconductor layer 121 so as to contact the outermost surface 121a of the first conductivity-type semiconductor layer 121. It may be disposed between the upper surface 121b of the.
  • the intermediate layer 164 is disposed to overlap the outermost surface 121a of the first conductivity-type semiconductor layer 121 in the first direction (y-axis direction) and the second direction (x-axis direction). The light emitted from the outermost side 121a of the 121 can be easily blocked.
  • the first direction (y-axis direction) and the second direction (x-axis direction) are directions perpendicular to the thickness direction (z-axis direction) as described above.
  • the maximum height h2 of the first conductive semiconductor layer 121 may be different from the maximum height h1 of the outermost surface 121a of the first conductive semiconductor layer 121. have.
  • the contrast ratio indicates the degree of interference of light emitted from the second semiconductor structure 120-2 by the light emitted through the outermost surface 121a of the first conductivity-type semiconductor layer 121.
  • the maximum height h1 of the outermost surface 121a of the first conductivity type semiconductor layer is controlled to be emitted through the outermost surface 121a of the first conductivity type semiconductor layer 121. It can be seen that the light is reduced and the contrast ratio is improved. However, when the maximum height h1 of the outermost side 121a of the first conductivity type semiconductor layer is greater than or equal to a certain height, the contrast ratio does not significantly improve.
  • the contrast ratio when the intermediate layer is present, the contrast ratio is improved and maintained regardless of the maximum height h1 of the outermost surface 121a of the first conductivity-type semiconductor layer. Accordingly, it can be seen that the contrast ratio can be improved by arranging the intermediate layer in the semiconductor device package according to the third embodiment.
  • the contrast ratio is slightly improved when the intermediate layer is present and the maximum height h1 of the outermost side 121a of the first conductivity-type semiconductor layer 121 is also controlled to 3 ⁇ m or less.
  • the length ratio of the separation distance W1 between the maximum height h1 of the side surface of the first conductivity-type semiconductor layer and the adjacent semiconductor structure may be 1: 3 to 1:60. .
  • the length ratio is smaller than 1: 5
  • the length ratio is greater than 1:60, there is a process limitation in controlling the maximum height of the side surface of the first conductivity-type semiconductor structure, and there is a problem in that electrical characteristics are deteriorated by current crowding during current injection. do
  • the ratio of the width between the maximum width W3 of the outermost side 121a of the first conductivity type semiconductor layer 121 and the maximum width W2 of the semiconductor structure may be 1:10 to 1:60.
  • the width ratio is smaller than 1:10, there is a limit that the amount of light emitted through the semiconductor structure is small.
  • the width ratio is greater than 1:60, there is a problem in that light is emitted to the upper portion of the adjacent semiconductor structure, thereby causing crosstalk.
  • the thickness d1 of the intermediate layer 164 and the maximum height h1 of the outermost surface 121a of the first conductive semiconductor layer 121 on the bottom surface 121c of the first conductive semiconductor layer 121 may be from 1: 11.25 to 1:30.
  • the length ratio is smaller than 1: 11.25, there is a problem that the manufacturing process is difficult, the passivation layer and the texture structure are difficult to form, and some light is emitted upward.
  • the intermediate layer 164 may be thinned, so that the intermediate layer 164 may be difficult to process, and may not be disposed in some regions of the outermost surface 121a of the first conductive semiconductor layer 121. There may be a problem in that light transmittance is increased and the light is emitted to the side.
  • 16 is a cross-sectional view of a semiconductor device package according to a fourth embodiment.
  • the semiconductor device package 100D may include a substrate 170, a plurality of semiconductor structures 120 spaced apart from each other, and an intermediate layer 164 disposed on side surfaces of the semiconductor structure 120. It may include.
  • the line 151, the second wiring line 152, the first insulating layer 161, the second insulating layer 162, the first pad 181, and the second pad 182 are described in the fourth embodiment. The same may be applied to the semiconductor device package 100D. Therefore, detailed description thereof will be omitted.
  • the insulating layer 161, the second insulating layer 162, the first pad 181, and the second pad 182 are associated with the intermediate layer 164 and the passivation layer 163 which will be described later, Applicable to that component.
  • the passivation layer 163 is shown to be disposed only on the semiconductor structure 120, but is not limited thereto.
  • the intermediate layer 164 may be disposed in the passivation layer 163, and may be disposed to overlap the outermost surface of the first conductivity-type semiconductor layer 121 in the second direction (x-axis direction).
  • the passivation layer 163 may be formed of a plurality of layers 163a and 163b.
  • the first passivation layer 163a may be disposed to contact a portion of the outermost side surface and the upper surface of the first conductivity type semiconductor layer 121.
  • the intermediate layer 164 may be disposed on the outermost side of the first passivation layer 163a, and the second passivation layer 163b may be disposed on the intermediate layer 164.
  • the second passivation layer 163b is disposed on the intermediate layer 164 and the first insulating layer 131, when the defect occurs in the passivation layer 163b, the intermediate layer 164 and the first passivation layer 163a are formed.
  • This secondary can prevent the penetration of external moisture and / or other contaminants, the light emitted from the interface to the side of the semiconductor structure 120 may be reflected.
  • the first passivation layer 163a and the second passivation layer 163b are configured as one layer, cracks, internal defects, and the like may easily propagate in the vertical direction. Therefore, external moisture or contaminants may be introduced into the semiconductor structure 120 through defects exposed to the outside, thereby reducing reliability.
  • the intermediate layer 164 may be a non-insulating material.
  • the intermediate layer 164 may be disposed inside the passivation layer 163 so that the intermediate layer 164 may not be electrically connected to the first conductivity type semiconductor layer 121, and thus may not affect electrical characteristics such as current.
  • 17 is a cross-sectional view of a semiconductor device package according to a fifth embodiment.
  • the semiconductor device package 100E may include the substrate 170, the plurality of semiconductor structures 120, the bonding layer 171, the channel layer 130, the first electrode 141, and the substrate described with reference to FIG. 11. 2 electrodes 142, reflective layer 143, first wiring line 151, second wiring line 152, first insulating layer 161, second insulating layer 162, passivation layer 163, The first pad 181, the second pad 182, and the intermediate layer 164 may be included, except for the intermediate layer 164.
  • the passivation layer 163 is shown to be disposed only on the semiconductor structure 120, but is not limited thereto.
  • the intermediate layer 164 may be disposed on the passivation layer 163 and may be disposed to overlap the outermost surface of the first conductivity-type semiconductor layer 121 in the second direction (x-axis direction).
  • the passivation layer 163 is disposed to cover the outermost side of the first conductivity type semiconductor layer 121, so that the outermost side of the passivation layer 163 is larger than the outermost side of the first conductivity type semiconductor layer 121. It may have an area.
  • the intermediate layer 164 is disposed to cover both the outermost side surface of the first conductivity type semiconductor layer 121 and the outermost side surface of the passivation layer 163, the outermost side surface and the passivation layer of the first conductivity type semiconductor layer 121. It may have an area larger than the outermost side of 163.
  • the maximum height of the intermediate layer 164 is the maximum height of the outermost side of the first conductive semiconductor layer 121 and the maximum height of the outermost side of the passivation layer 163.
  • the intermediate layer 164 may not transmit the light emitted toward the adjacent semiconductor structure as compared with FIGS. 11 and 16, so that optical interference between adjacent semiconductor structures may be prevented. This can be suppressed from happening. As a result, the contrast ratio can be improved.
  • a semiconductor device package 100F may include the substrate 170, the plurality of semiconductor structures 120, the bonding layer 171, the channel layer 130, and the first substrate described with reference to FIG. 11. Electrode 141, second electrode 142, reflective layer 143, first wiring line 151, second wiring line 152, first insulating layer 161, second insulating layer 162, passivation The layer 163, the first pad 181, the second pad 182, and the intermediate layer 164 may be included, except for the intermediate layer 164. However, the passivation layer 163 is shown to be disposed only on the semiconductor structure 120, but is not limited thereto.
  • the intermediate layer 164 may include a first intermediate layer 164a and a second intermediate layer 164b.
  • the first intermediate layer 164a may be disposed on the outermost surface of the first conductive semiconductor layer 121 to be in contact with the outermost surface of the first conductive semiconductor layer 121.
  • the second intermediate layer 164b may extend from the first intermediate layer 164a and be disposed on a portion of the upper surface of the first conductive semiconductor layer 121.
  • the intermediate layer 164 extends from the outermost side of the first conductivity type semiconductor layer 121 to a part of the upper surface, so that the uppermost portion of the intermediate layer 164 is not the side of the semiconductor structure 120. Light can be emitted. As a result, optical interference between adjacent semiconductor structures 120 may be further suppressed.
  • the ratio of the width between the maximum width W4 of the second intermediate layer 164b and the maximum width W2 of the semiconductor structure 120 may be 1:20 to 1:30.
  • the width ratio is smaller than 1:20, there is a problem in that optical interference between adjacent semiconductor structures occurs and the contrast ratio is lowered.
  • the width ratio is greater than 1:60, the second intermediate layer 164b may absorb the light emitted upward, thereby causing a problem in that the amount of light decreases.
  • the ratio of the width between the maximum width W4 of the second intermediate layer 164b and the maximum width W2 of the semiconductor structure 120 is 1:20 to 1:30, thereby the amount of light extracted to the upper portion of the semiconductor structure.
  • the contrast ratio can be improved by preventing light from interfering over the adjacent semiconductor structure.
  • extended second intermediate layer 164b may be equally applied to the semiconductor device package according to the fourth embodiment described with reference to FIG. 16 and the semiconductor device package according to the fifth embodiment described with reference to FIG. 17.
  • a plurality of intermediate layers may be provided, and may be disposed at at least two positions between the outermost side of the first conductivity type semiconductor layer and the passivation layer, inside the passivation layer, and above the passivation layer. That is, in the semiconductor device package according to the above-described embodiments, the intermediate layer may be combined with a location, a structure, and the like.
  • the semiconductor device package may be formed in a form in which a plurality of structures of the intermediate layer described above in FIGS. 11, 16, and 17 are reflected.
  • the semiconductor device package 100G may include the substrate 170, the plurality of semiconductor structures 120, the bonding layer 171, the channel layer 130, and the first substrate described with reference to FIG. 11. Electrode 141, second electrode 142, reflective layer 143, first wiring line 151, second wiring line 152, first insulating layer 161, second insulating layer 162, passivation The layer 163, the first pad 181, the second pad 182, and the intermediate layer 164 may be included, except for the intermediate layer 164. However, the passivation layer 163 is shown to be disposed only on the semiconductor structure 120, but is not limited thereto.
  • the first conductivity-type semiconductor layer 121 may include an outermost surface 121a, an upper surface 121b, a bottom surface 121c, a side surface 121d, and a lower surface 121e.
  • the outermost surface 121a of the first conductive semiconductor layer 121 may be disposed on the channel layer 130 and may be in contact with the passivation layer 163.
  • the upper surface 121b of the first conductive semiconductor layer 121 is a surface disposed on the outside in the direction from the active layer 123 toward the first conductive semiconductor layer 121, and may have an uneven pattern.
  • the bottom surface 121c of the first conductivity-type semiconductor layer 121 is a surface exposed by the channel layer 130, and may contact the channel layer 130, and may not overlap the active layer 123 in the thickness direction. Can be.
  • the side surface 121d may be in contact with the channel layer 130, may be a surface surrounded by the channel layer, and may be in contact with the top surface of the active layer 123.
  • the lower surface 121e of the first conductive semiconductor layer 121 may be in contact with the active layer 123 and may be the same surface as the upper surface of the active layer.
  • the side surface 121d of the first conductivity type semiconductor layer 121 may be an inclined surface by mesa etching the semiconductor structure 120 to a partial region of the first conductivity type semiconductor layer 121.
  • the side surface of the second conductive semiconductor layer 122 and the side surface of the active layer 123 may be exposed and may be inclined surfaces by the etching.
  • the intermediate layer 164 may be disposed on at least one of a bottom surface 121c of the first conductivity type semiconductor layer 121 and a lower portion of the side surface 121d of the first conductivity type semiconductor layer 121. (In FIG. 18B, the bottom surface 121c and the lower surface of the side surface 121d are shown to be disposed, but may be disposed below any one of the bottom surfaces as described above.)
  • the third intermediate layer 164c may be disposed under the bottom surface 121c, and the fourth intermediate layer 164d may be disposed under the side surface 121d.
  • the fourth intermediate layer 164d may extend to the side surfaces of the exposed active layer 123 and the exposed side surfaces of the second conductive semiconductor layer 122. Accordingly, light emitted to the side of the semiconductor structure 120-1 may be blocked.
  • the third intermediate layer 164c and the fourth intermediate layer 164d may also block light emitted through the channel layer 130 and the passivation layer 163 to the side of the semiconductor structure 120.
  • the semiconductor device package 100G according to another modification may improve contrast ratio.
  • the third intermediate layer 164c and the fourth intermediate layer 164d may be disposed between the channel layer 130 and the first conductive semiconductor layer 121, inside the channel layer 130, and under the channel layer 130 (eg, a channel). And between the layer 130 and the first insulating layer 161).
  • the semiconductor device package 100H may include the substrate 170, the plurality of semiconductor structures 120, the bonding layer 171, the channel layer 130, and the first substrate described with reference to FIG. 1.
  • the layer 163, the first pad 181, the second pad 182, and the intermediate layer 164 may be included, except for the intermediate layer 164.
  • the passivation layer is shown as only partially disposed on the semiconductor structure 120, but is not limited thereto.
  • intermediate layer 164 may further include a fifth intermediate layer 164e disposed between adjacent semiconductor structures.
  • the fifth intermediate layer 164e may extend to an adjacent semiconductor structure along the upper surface of the channel layer 130.
  • the intermediate layers may be connected to each other between adjacent semiconductor structures.
  • the fifth intermediate layer 164e may block light emitted from the semiconductor structure 120 from being transmitted between adjacent semiconductor structures through the channel layer 130. As a result, it is possible to prevent the contrast ratio from being lowered due to optical interference between a plurality of adjacent semiconductor structures.
  • the fifth intermediate layer 164e may be disposed on the channel layer 130, inside or on the passivation layer 163 on the channel layer 130.
  • FIG. 19 is a conceptual diagram illustrating a display device according to an exemplary embodiment.
  • the display device 10 includes a semiconductor device package 100 including a plurality of semiconductor structures 120, a plurality of data lines DL, a plurality of scan lines SL, The first driver 200, the second driver 300, and the controller 400 may be included.
  • the semiconductor device package 100 may include the semiconductor device packages 100A to 100E according to the first to fifth embodiments or the semiconductor device packages 100F to 100H according to a modification.
  • the semiconductor device package 100 may include a plurality of semiconductor structures as described above.
  • each of the plurality of semiconductor structures 120 may be one pixel PX.
  • the plurality of data lines DL may be electrically connected to the first wiring lines connected to the plurality of semiconductor structures 120.
  • the plurality of data lines DL may be different from the semiconductor structure 120 depending on a driving method of the display device 10.
  • the display device 10 may be driven by two-time division during passive matrix driving.
  • the plurality of data lines DL may be electrically connected to first wiring lines connected to the two semiconductor structures 120, respectively.
  • the plurality of data lines DL may have a different connection method from the first wiring line according to the number of time divisions. For example, in a passive matrix driven at four time divisions, one data line DL may be electrically connected to four semiconductor structures 120 (pixels).
  • the plurality of data lines DL may apply a current to the semiconductor structure according to a signal provided from the first driver 200.
  • a plurality of switches (not shown) are disposed on the plurality of data lines DL, and the first driving unit 200 supplies a control signal for switching (on / off) the plurality of switches (not shown). (Not shown).
  • the control signal may be a PWM signal. However, it is not limited to this kind.
  • the plurality of switches may include a transistor, for example, may be a FET. Accordingly, the first driver 200 may control the plurality of switches (not shown) by adjusting gate voltages applied to the plurality of switches (not shown). However, it is not limited to this kind.
  • the plurality of scan lines SL may be electrically connected to a second wiring line connected to the plurality of semiconductor structures 120. Similar to the data line DL described above, the plurality of scan lines SL may be connected to the semiconductor structure 120 according to the driving method of the display device 10. For example, the display device 10 may be driven by two-time division during passive matrix driving. In this case, the plurality of scan lines SL may be electrically connected to second wiring lines connected to the two semiconductor structures 120, respectively. However, as described above, the plurality of scan lines SL may have a different connection method from the second wiring line according to the number of time divisions.
  • Each scan line SL may be connected to two semiconductor structures 120.
  • the plurality of scan lines SL may apply a current to the semiconductor structure 120 according to a signal provided from the second driver 300.
  • a plurality of switches (not shown) are disposed on the plurality of scan lines SL, and the second driver 300 receives a control signal for switching (on / off) a plurality of switches (not shown). (Not shown).
  • the control signal may be a PWM signal. However, it is not limited to this kind.
  • the plurality of switches may include a transistor, for example, may be a FET. Accordingly, the second driver 300 may control the plurality of switches (not shown) by adjusting gate voltages applied to the plurality of switches (not shown). However, it is not limited to this kind.
  • the plurality of data lines DL are electrically connected to the first conductive semiconductor layer of the semiconductor structure 120 through the first wiring line, and the plurality of scan lines SL are formed through the second wiring line. 2 may be electrically connected to the second conductive semiconductor layer of the semiconductor structure 120.
  • the plurality of data lines DL and the scan lines SL may inject current into the plurality of semiconductor structures 120, and the plurality of semiconductor structures 120 may emit light.
  • the display device 10 controls the PWM signals provided to the first data line DL and the second data line SL through the first driver 200 and the second driver 300.
  • Light emission of the plurality of semiconductor structures 120 may be controlled.
  • the controller 400 may provide a control signal to the first driver 200 and the second driver 300.
  • the controller 400 may determine the number of time divisions for the image data input in one frame, and may provide a control signal corresponding to the determined time division number to the first driver 200 and the second driver 300. With this configuration, the display device 10 may change the number of time divisions according to the image data, but is not limited thereto.
  • 20A to 20M illustrate a method of manufacturing a semiconductor device package according to an embodiment.
  • preparing a temporary substrate T and forming a semiconductor structure 120 on the temporary substrate T may be performed. That is, the first conductivity type semiconductor layer 121, the active layer 123, and the second conductivity type semiconductor layer 122 may be sequentially grown on the temporary substrate T.
  • FIG. 20A preparing a temporary substrate T and forming a semiconductor structure 120 on the temporary substrate T may be performed. That is, the first conductivity type semiconductor layer 121, the active layer 123, and the second conductivity type semiconductor layer 122 may be sequentially grown on the temporary substrate T.
  • the temporary substrate T may include a light transmissive, conductive or insulating substrate.
  • the temporary substrate T may be a carrier wafer or a material suitable for growing a semiconductor material.
  • the temporary substrate T may be formed of a material selected from sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga 2 O 3, but the present invention is not limited thereto.
  • the semiconductor structure 120 includes an active layer disposed between the first conductive semiconductor layer 121, the second conductive semiconductor layer 122, and the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122. 123 may be included.
  • the semiconductor structure 120 may be grown by a vapor deposition method such as metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), and hydraulic vapor phase epitaxy (HVPE), but the present invention is not limited thereto.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • HVPE hydraulic vapor phase epitaxy
  • a step of forming a first recess R1 by mesa etching a portion of the semiconductor structure 120 may be performed.
  • the first recess R1 may be formed to have a predetermined depth from the second conductivity-type semiconductor layer 122.
  • the first recess R1 may be formed to a part of the first conductive semiconductor layer 121. That is, portions of the second conductive semiconductor layer 122, the active layer 123, and the first conductive semiconductor layer 121 may be etched. Accordingly, the side surface and the exposed bottom surface of the first conductive semiconductor layer 121, the side surface of the active layer 123, and the side surface and the top surface of the second conductive semiconductor layer 122 may be exposed.
  • the forming of the channel layer 130 on the semiconductor structure 120 may be performed.
  • the channel layer 130 may be formed only in a portion of the semiconductor structure 120. That is, the channel layer 130 may expose portions of the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122.
  • the channel layer 130 may cover a portion of the first recess R1.
  • the channel layer 130 may cover a portion of the side surface and the upper surface of the second conductive semiconductor layer 122 adjacent to the first recess R1.
  • the channel layer 130 may expose a portion of the first conductivity-type semiconductor layer 121 through another hole in the first recess R1.
  • the first electrode 141 which will be described later, may be disposed in the first recess R1.
  • the channel layer 130 may expose a portion of the second conductivity-type semiconductor layer 122 through the first hole H1, which will be described later. That is, the first hole H1 may be a region in which the channel layer 130 is not formed in the second conductive semiconductor layer 122.
  • the second electrode 142 which will be described later, may be disposed in the first hole H1.
  • the first hole H1 may be formed by etching the partial region after forming the channel layer 130 on the second conductive semiconductor layer 122.
  • the channel layer 130 may be formed only in a portion of the second conductivity-type semiconductor layer 122 after covering the region where the first hole H1 is to be formed with a mask.
  • it is not limited to this method.
  • the first electrode 141 and the second electrode 142 may be disposed in the holes formed in the first hole H1 and the first recess R1.
  • the first electrode 141 may be disposed in the first recess R1.
  • the first electrode 141 may be disposed in another hole through the channel layer 130 of the first recess R1.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 121.
  • the second electrode 142 may be disposed in the first hole H1.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 122 exposed through the first hole H1.
  • the second electrodes 142 are illustrated as being spaced apart from each other, the two electrodes 142 may be connected. That is, since holes are formed in the second electrode 142, two second electrodes may be illustrated as being spaced apart from each other when viewed in cross-sectional view.
  • a reflective layer 143 may be formed on the second electrode 142.
  • the reflective layer 143 may be disposed to cover the top surface of the second electrode to reflect the light generated by the active layer 123 toward the first conductive semiconductor layer 121, but is not limited thereto.
  • disposing the second wiring line 152 on the second electrode 142 may be performed.
  • the second wiring line 152 may extend in a direction toward the side of the temporary substrate T.
  • the second wiring line 152 may include a second end portion 152c extending to an upper portion of the channel layer 130 disposed at the end of the temporary substrate T.
  • FIG. 20E disposing the second wiring line 152 on the second electrode 142 may be performed.
  • the second wiring line 152 may extend in a direction toward the side of the temporary substrate T.
  • the second wiring line 152 may include a second end portion 152c extending to an upper portion of the channel layer 130 disposed at the end of the temporary substrate T.
  • the second end portion 152c may overlap the channel layer 130 in a direction perpendicular to the temporary substrate T.
  • the second wiring line 152 and the pad may be electrically connected by the second end portion 152c. Therefore, an end portion of the second wiring line 152 may be easily connected to the second pad.
  • disposing the first insulating layer 161 to cover the channel layer 130, the first electrode 141, the second electrode 142, and the second wiring line 152 may be performed.
  • the second wiring line 152 and the first wiring line 151 to be described later may be electrically insulated by the first insulating layer 161.
  • the first wiring line 151 may be formed to penetrate the first insulating layer 161, and the second insulating layer 162 may be disposed.
  • the first wiring line 151 may include a first through portion 151a, a first connection portion 151b, and a first end portion 151c.
  • the first through part 151a may extend from the first electrode 141 toward one surface of the first insulating layer 161.
  • the first connector 151b may be bent from the first through part 151a and extend along one surface of the first insulating layer 161.
  • the first end portion 151c may extend in a direction toward the end of the temporary substrate T. Therefore, the first end portion 151c of the first wiring line 151 may be easily connected to a pad to be described later.
  • the first through part 151a may be disposed to penetrate the first insulating layer 161, and the first connection part 151b may be disposed on one surface of the first insulating layer 161.
  • a hole may be formed from one surface of the first insulating layer 161 toward the first electrode 141, and the first region 151a may be disposed in the hole.
  • first end portion 151c may be arranged to extend to an upper portion of the channel layer 130 disposed at the end of the temporary substrate T. That is, the first end portion 151c may overlap the channel layer 130 in a direction perpendicular to the temporary substrate T.
  • the first wiring line 151 and the pad may be electrically connected by the first end portion 151c.
  • the second insulating layer 162 may be disposed to cover the first insulating layer 161 and the first wiring line 151. Insulation and protection of the first wiring line 151 may be performed by the second insulating layer 162.
  • bonding the substrate 170 to the second insulating layer 162 may be performed.
  • the first bonding layer 171a may be disposed on the substrate 170
  • the second bonding layer 171b may be disposed on the second insulating layer 162. That is, the second insulating layer 162 and the substrate 170 may be bonded by bonding the first to second bonding layers 171a and 171b.
  • a step of separating the temporary substrate T from the semiconductor structure 120 may be performed.
  • the temporary substrate T may be removed by a laser lift off (LLO) using an excimer laser or the like.
  • LLO laser lift off
  • the temporary substrate T may be absorbed and decomposed. That is, gas molecules of a material included in the temporary substrate T may be generated to separate the temporary substrate T from the semiconductor structure 120.
  • the semiconductor structure 120 may be supported by the substrate 170.
  • the heat generated in the laser lift-off process may be effectively released by the substrate 170.
  • side portions of the semiconductor structure 120 may be etched to isolate the semiconductor structures. Since the semiconductor structure 120 is divided into a plurality of parts by such isolation, one semiconductor structure 120 may be isolated into a plurality of semiconductor structures in a chip unit. In this case, the plurality of semiconductor structures may be spaced apart from each other by a predetermined interval.
  • first conductivity type semiconductor layer 121 may be etched to expose the outermost side and the top surface of the first conductivity type semiconductor layer.
  • the channel layer 130 may be partially exposed. An etch is performed on the channel layer 130 and the first to second wiring lines 151 and 152 so that the first wiring line 151 and the second wiring line 152 are disposed below the exposed channel layer 130.
  • the first to second ends 151c and 152c may be adjusted, but is not limited thereto.
  • the channel layer 130 may protect components disposed under the channel layer 130 when the semiconductor structure 120 is etched to minimize damage that may occur in the manufacturing process.
  • first to second wiring lines 151 and 152 electrically connected to the first to second conductive semiconductor layers 121 and 122 may be provided in plurality.
  • each of the first to second wiring lines 151 and 152 may be electrically connected to the plurality of semiconductor structures 120. That is, in FIGS. 20E and 20G, although the first to second wiring lines 151 and 152 are illustrated as being formed one by one, in practice, as described above, the plurality of first to second wirings connected to the semiconductor structure of the plurality of chip units is illustrated. Lines 151 and 152 may be provided.
  • a step of forming an uneven structure in the semiconductor structure 120 may be performed.
  • an uneven structure may be formed on the first conductive semiconductor layer 121.
  • the uneven structure can improve light extraction efficiency of the semiconductor device package.
  • the passivation layer 163 is disposed on the semiconductor structure 120 and the exposed channel layer 130, and portions of the ends 151c and 152c of the wiring lines 151 and 152 are exposed. Forming the holes H2-1 and H2-2 may be performed. In this case, the holes H2-1 and H2-2 may be formed by etching from the etching region S. FIG.
  • the semiconductor structure 120 may be insulated and protected through the passivation layer 163.
  • the passivation layer 163 may also include an uneven structure due to the uneven structure of the semiconductor structure 120.
  • the 2-1th hole H2-1 may be formed to expose the first end 151c
  • the 2-2th hole H2-2 may be formed to expose the second end 152c.
  • the 2-1 hole H2-1 may be formed by etching the channel layer 130 and the first insulating layer 161 from the passivation layer 163.
  • the second-2 holes H2-2 may be formed by etching the channel layer 130 from the passivation layer 163.
  • the first to second pads 181 and 182 may be disposed in a region where the semiconductor structure 120 is etched.
  • each of the first to second pads 181 and 182 may include first regions 181a and 182a and second regions 181b and 182b.
  • the first regions 181a and 182a may be disposed in the 2-1 and 2-2 holes H2-1 and H2-2, respectively. That is, the second regions 181b and 182b are regions in which the semiconductor structure 120 is etched from the first regions 181a and 182a disposed in the 2-1 and 2-2 holes H2-1 and H2-2. It may be arranged to protrude up to.
  • the first region 181a of the first pad 181 may be electrically connected to the first end portion 151c of the first wiring line 151.
  • the first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163.
  • the second region 181b of the first pad 181 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • the first region 182a of the second pad 182 may be electrically connected to the second end portion 152c of the second wiring line 152.
  • the first region 182a may penetrate the channel layer 130 and the passivation layer 163.
  • the second region 182b of the second pad 182 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • first to second pads 181 and 182 are disposed one by one in the drawing, a plurality of first and second pads 181 and 182 may be substantially present, similarly to the semiconductor structure 120 and the first to second wiring lines 151 and 152.
  • a semiconductor structure of a large unit may be formed, and the semiconductor structure may be isolated on the substrate 170 and separated into a semiconductor structure 120 of a chip unit.
  • the periphery of the semiconductor structure corresponding to the periphery of the substrate 170 may be etched together, and the first to second pads 181 and 182 may be disposed in the region where the semiconductor structure is etched.
  • the first to second wiring lines 151 and 152 electrically connected to the semiconductor structure 120 may extend to a lower portion of the etched region. Therefore, the first to second pads 181 and 182 may be easily connected to the wiring line.
  • a plurality of semiconductor structures 120 may be disposed on one substrate 170, and a plurality of first to second pads 181 and 182 may be disposed along the circumference of the substrate 170.
  • one of the first to second pads 181 and 182 may be electrically connected to the plurality of semiconductor structures 120.
  • first to second wiring lines 151 and 152 may be formed between the semiconductor structure 120 and the substrate 170.
  • the wire bonding for connecting the individual chips (semiconductor elements) on the substrate and the package substrate can be omitted, thereby miniaturizing the package.
  • the processability can be improved by shortening the process.
  • the semiconductor region may be further enlarged by saving unnecessary space.
  • 21A to 21D illustrate a method of manufacturing a semiconductor device package according to the third embodiment.
  • the manufacturing method described above with reference to FIGS. 20A to 20I may be equally applied.
  • 21A to 21D are to be understood as describing the manufacturing process after FIG. 20I.
  • an intermediate layer 164 may be disposed on the outermost side of the first conductivity type semiconductor layer 121.
  • the intermediate layer 164 may be a thin film and may be formed by deposition, but is not limited thereto.
  • the intermediate layer 164 may be disposed to overlap the outermost surface of the first conductivity type semiconductor layer 121 in a direction perpendicular to the thickness direction (first and second directions described above). As a result, the intermediate layer 164 may improve the contrast ratio by preventing light interference with an adjacent semiconductor structure by reflecting or blocking light emitted through the outermost side of the first conductivity-type semiconductor layer 121.
  • the intermediate layer 164 may be formed of any one of a metal, a ceramic, and a semiconductor material.
  • the intermediate layer 164 is made of a ceramic material, thereby improving heat resistance of the semiconductor device package.
  • the intermediate layer 164 may include Si, SiC, TiN, TiO 2 , but is not limited thereto.
  • a step of forming an uneven structure in the semiconductor structure 120 may be performed.
  • an uneven structure may be formed on the first conductive semiconductor layer 121.
  • the uneven structure can improve light extraction efficiency of the semiconductor device package.
  • the uneven structure of the passivation layer 163 may be formed after arranging both the intermediate layer 164 and the passivation layer 163, but is not limited thereto.
  • the passivation layer 163 is disposed on the semiconductor structure 120 and the exposed channel layer 130, and a portion of the ends 151c and 152c of the wiring lines 151 and 152 are exposed. Forming the holes H2-1 and H2-2 may be performed. In this case, the holes H2-1 and H2-2 may be formed by etching from the etching region S. FIG.
  • the semiconductor structure 120 may be insulated and protected through the passivation layer 163.
  • the passivation layer 163 may also include an uneven structure due to the uneven structure of the semiconductor structure 120.
  • the 2-1th hole H2-1 may be formed to expose the first end 151c
  • the 2-2th hole H2-2 may be formed to expose the second end 152c.
  • the 2-1 hole H2-1 may be formed by etching the channel layer 130 and the first insulating layer 161 from the passivation layer 163.
  • the second-2 holes H2-2 may be formed by etching the channel layer 130 from the passivation layer 163.
  • the first to second pads 181 and 182 may be disposed in a region where the semiconductor structure 120 is etched.
  • each of the first to second pads 181 and 182 may include first regions 181a and 182a and second regions 181b and 182b.
  • the first regions 181a and 182a may be disposed in the 2-1 and 2-2 holes H2-1 and H2-2, respectively. That is, the second regions 181b and 182b are regions in which the semiconductor structure 120 is etched from the first regions 181a and 182a disposed in the 2-1 and 2-2 holes H2-1 and H2-2. It may be arranged to protrude up to.
  • the first region 181a of the first pad 181 may be electrically connected to the first end portion 151c of the first wiring line 151.
  • the first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163.
  • the second region 181b of the first pad 181 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • the first region 182a of the second pad 182 may be electrically connected to the second end portion 152c of the second wiring line 152.
  • the first region 182a may penetrate the channel layer 130 and the passivation layer 163.
  • the second region 182b of the second pad 182 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • first to second pads 181 and 182 are disposed one by one in the drawing, a plurality of first and second pads 181 and 182 may be substantially present, similarly to the semiconductor structure 120 and the first to second wiring lines 151 and 152.
  • a semiconductor structure of a large unit may be formed, and the semiconductor structure may be isolated on the substrate 170 and separated into a semiconductor structure 120 of a chip unit.
  • the periphery of the semiconductor structure corresponding to the periphery of the substrate 170 may be etched together, and the first to second pads 181 and 182 may be disposed in the region where the semiconductor structure is etched.
  • the first to second wiring lines 151 and 152 electrically connected to the semiconductor structure 120 may extend to a lower portion of the etched region. Therefore, the first to second pads 181 and 182 may be easily connected to the wiring line.
  • a plurality of semiconductor structures 120 may be disposed on one substrate 170, and a plurality of first to second pads 181 and 182 may be disposed along the circumference of the substrate 170.
  • one of the first to second pads 181 and 182 may be electrically connected to the plurality of semiconductor structures 120.
  • first to second wiring lines 151 and 152 may be formed between the semiconductor structure 120 and the substrate 170.
  • the wire bonding for connecting the individual chips (semiconductor elements) on the substrate and the package substrate can be omitted, thereby miniaturizing the package.
  • the processability can be improved by shortening the process.
  • the semiconductor region may be further enlarged by saving unnecessary space.
  • the semiconductor device package described above may be configured as a light emitting device package and used as a light source of an illumination system.
  • a backlight unit of an image display device When used as a backlight unit of an image display device, it can be used as an edge type backlight unit or a direct type backlight unit, and when used as a light source of a lighting device, it can also be used as a luminaire or bulb type, and can also be used as a mobile terminal or a headlamp It can also be used as a light source.

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Abstract

실시예는 기판; 및 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60인 반도체 소자 패키지를 개시한다.

Description

반도체 소자 패키지
실시예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 라이트의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 라이트에 대한 관심이 높아지고 있는 추세이다.
이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 광 관섭 등의 문제가 발생할 수 있다. 또한, 크기가 작은 복수 개의 칩을 배치하므로, 각 칩 별로 온/오프 제어 시 명암비가 개선되기 어려운 문제가 존재한다.
실시예는 명암비가 개선된 반도체 소자 패키지를 제공한다.
또한, 전류 스프레딩이 개선된 반도체 소자 패키지를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자 패키지는 기판; 및 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60이다.
상기 반도체 구조물은,
가장자리에 상기 제2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제1 도전형 반도체층의 저면이 노출되는 채널층을 더 포함할 수 있다.
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 상기 제1 도전형 반도체층의 상면에서 상기 활성층의 상면까지의 높이가 상이할 수 있다.
상기 제1 도전형 반도체층의 상면은, 제1 면, 상기 제1 면 하부에 배치되는 제2 면 및 상기 제1 면과 상기 제2 면에 위치하는 경사면을 포함하고, 상기 제1 도전형 반도체층의 저면에서 상기 제1 면까지의 높이는 상기 제1 도전형 반도체층의 저면에서 상기 제2 면까지의 높이보다 클 수 있다.
상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인; 상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함할 수 있다.
상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
상기 복수 개의 반도체 구조물는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.
상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함할 수 있다.
상기 제1 전극은 상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되고, 상기 제2 전극은 상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치될 수 있다.
실시예에 따른 표시 장치는 기판; 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물, 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 및 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 상기 제1 도전형 반도체층; 상기 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60이다.
실시예에 따른 반도체 소자 패키지는 기판; 및 상기 기판 상에 매트릭스 형태로 배치되는 이격 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면 상에 배치되는 중간층을 더 포함하고, 상기 중간층은 상기 제1 도전형 반도체층의 최외측면과 두께 방향과 수직한 방향으로 중첩된다.
상기 반도체 구조물은,
가장자리에 상기 제2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제1 도전형 반도체층의 저면이 노출되는 채널층을 더 포함할 수 있다.
상기 제1 도전형 반도체층의 최외측면은 상기 제1 도전형 반도체층의 저면과 상기 제1 도전형 반도체층의 상면 사이에 배치될 수 있다.
상기 중간층은 상기 제1 도전형 반도체층의 최외측면에서 상기 제1 도전형 반도체층의 상면으로 연장될 수 있다.
상기 반도체 구조물 상에 배치되는 패시베이션층을 더 포함할 수 있다.
상기 중간층은 상기 패시베이션층과 상기 제1 도전형 반도체층의 외측면 사이, 상기 패시베이션층의 내부 및 상기 패시베이션층 상부 중 적어도 하나에 배치될 수 있다.
상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인; 상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함할 수 있다.
상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
상기 복수 개의 반도체 구조물은 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.
실시예에 따른 표시 장치는 기판; 상기 기판 상에 매트릭스 형태로 배치되는 복수 개의 반도체 구조물, 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 및 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면 상에 배치되는 중간층을 더 포함하고, 상기 중간층은 상기 제1 도전형 반도체층의 최외측면과 두께 방향과 수직한 방향으로 중첩된다.
실시예에 따르면, 명암비가 개선된 반도체 소자 패키지를 구현할 수 있다.
또한, 전류 스프레딩이 개선된 반도체 소자 패키지를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1는 제1 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 2은 제1 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 3은 도 2에서 MM'의 단면도이고,
도 4는 도 3에서 K의 확대도이고,
도 5는 도 3에서 L의 확대도이고,
도 6은 반도체 구조물의 측면의 최대 높이에 따른 명암비를 나타내는 그래프이고,
도 7은 인접한 반도체 구조물 사이의 이격 거리에 따른 명암비를 도시한 그래프이고,
도 8은 도 2에서 제1 배선 라인을 도시한 도면이고,
도 9는 도 2에서 제2 배선 라인을 도시한 도면이고,
도 10은 제2 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 11은 제3 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 12는 도 3에 대응하는 제3 실시예에 따른 반도체 조사 패키지의 단면도이고,
도 13은 도 12에서 N의 확대도이고,
도 14는 도 12에서 O의 확대도이고,
도 15는 중간층에 따른 명암비를 나타내는 그래프이고,
도 16은 제4 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 17은 제5 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 18a 내지 도 18c는 도 11의 변형예이고,
도 19은 실시예에 따른 표시 장치를 도시한 개념도이고,
도 20a 내지 도 20m은 제1 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이고,
도 21a 내지 도 21d는 제3 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 제1 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자 패키지(100A)는 기판(170), 이격 배치되는 복수 개의 반도체 구조물(120)을 포함할 수 있다.
그리고 반도체 소자 패키지(100A)는 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 더 포함할 수 있다.
여기서, 도 1은 설명의 편의를 위하여 제1 패드(181)와 제2 패드(182) 사이에 배치된 하나의 반도체 구조물(120)을 도시한 것으로 이하 설명한다. 그러나, 실질적으로는 도 2에 도시된 바와 같이 다수의 반도체 구조물(120, 도 1)이 기판(170) 상에 소정 간격으로 이격 배치되고, 제1 패드(181)와 제2 패드(182)는 기판(170)의 가장자리를 둘러싸도록 배치될 수 있다.
먼저, 반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 특히, 기판(170)에 의하여 반도체 소자 패키지(100A)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
그리고 접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)를 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 제1 전극(141) 및 제1 배선 라인(151)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
채널층(130)은 반도체 구조물(120) 하부 일부 영역 배치될 수 있다. 또한, 채널층(130)은 각 반도체 구조물(120) 하부의 가장자리를 둘러싸도록 배치될 수 있다. 그리고 채널층(130)은 제1 리세스(R1) 하에 일부 배치될 수도 있다. 또한, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1) 및 제1 리세스(R1)에 의해 노출된 활성층(123)의 측면, 제1 도전형 반도체층(121)의 일부 및 제2 도전형 반도체층(122)의 일부를 덮을 수 있다.
그리고 채널층(130)은 제1 리세스(R1) 내에서 제1 도전형 반도체층(121)의 측면이 노출되도록 배치될 수 있으며, 측면과 접하며 저면이 노출되도록 배치될 수 있다. 마찬가지로, 채널층(130)은 제2 도전형 반도체층(122)의 일부가 노출되도록 배치될 수 있으며, 예컨대 제2 도전형 반도체층(122)의 측면이 노출될 수 있다. 또한, 채널층(130)은 인접한 반도체 구조물(120) 사이, 반도체 구조물(120)과 연결된 제1 패드(181) 사이, 반도체 구조물(120)이 연결된 제2 패드(182) 사이에 배치되어, 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 예컨대, 채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
채널층(130)은 반도체 구조물(120)이 제1 배선 라인(151), 제2 배선 라인(152)을 통해서만 전기적으로 연결되고, 인접한 반도체 구조물(120)간에 구조적 절연을 제공할 수 있다. 또한, 채널층(130)은 채널층(130) 및 반도체 구조물(120) 하부에 배치된 제2 전극(142), 제1 절연층(161), 제2 절연층(162), 접합층(171) 및 기판(170) 등을 외부의 오염 물질 등으로부터 보호할 수 있다. 이로써, 채널층(130)은 반도체 구조물(120)에 대한 지지력이 개선되어, 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
제1 전극(141)은 제1 도전형 반도체층(121)과 전기적으로 연결되도록 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(122) 하부에 배치되어 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전극(141)은 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제1 전극(141)은 제1 리세스(R1)에서 채널층(130)에 의해 노출된 영역에 배치될 수 있다.
제2 전극(142)은 제1 홀(H1)에서 채널층(130)에 의하여 노출된 제2 도전형 반도체층(122) 상에 배치될 수 있다.
제1 전극(141)과 제2 전극(142)은 전기 전도성을 갖는 재질로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 반사율이 높은 물질로 형성될 수 있다. 예를 들어, 제1 전극(141)과 제2 전극(142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 오믹 전극일 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 이루어질 수 잇으나, 이러한 재질에 한정되는 것은 아니다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 제1 전극(141), 제2 전극(142)에서 반사되어 상부를 향하여 출사될 수 있다. 이로써, 반도체 구조물의 광추출 효율이 향상될 수 있다. 그러나 반드시 이러한 재질에 한정하는 것은 아니다.
또한, 제1 전극(141)과 제2 전극(142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 반사층(143)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(143)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(143)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(143)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(143)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제1 절연층(161)은 반도체 소자 패키지(100A)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 또한, 제1 절연층(161)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이러한 재질에 한정되는 것은 아니다.
또한, 제1 절연층(161)은 DBR(distributed bragg reflector) 구조일 수 있다. 예컨대, 제1 절연층(161)은 일정 파장 대역의 광을 반사할 수 있으며, 단일 DBR이 아닌 다중 DBR이 적용되어 반사율을 증가시키고, 광속을 개선할 수 있다. 또한, 제1 절연층(161)은 굴절율이 상이한 복수의 층으로 이루어질 수도 있다.
제1 절연층(161)은 제1 전극(141)을 일부 덮어, 제1 전극(141)의 일부 영역을 노출시킬 수 있다. 그리고 제1 절연층(161)은 제2 전극(142), 채널층(130) 및 제2 배선 라인(152) 하부에 배치되어, 제2 전극(142)과 채널층(130)을 덮을 수 있다. 이러한 구성에 의하여, 제1 절연층(161)은 제1 배선 라인(151)과 제2 배선 라인(152) 사이의 전기적 절연을 제공할 수 있다.
제2 절연층(162)은 제1 절연층(161) 및 제1 배선 라인(151) 하부에 배치될 수 있다. 제2 절연층(162)은 제1 배선 라인(151)과 제1 절연층(161)을 덮을 수 있다. 이러한 구성에 의하여, 제2 절연층(162)은 제1 배선 라인(151)을 외부와 전기적으로 절연하면서, 오염 물질로부터 보호할 수 있다. 이로써, 제2 절연층(162)은 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
패시베이션층(163)은 반도체 소자 패키지 상부에 배치될 수 있다. 즉, 패시베이션층(163)은 반도체 구조물(120)의 상부에 배치될 수 있으며, 구체적으로 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 제1 도전형 반도체층(121)이 요철 구조인 경우에, 제1 도전형 반도체층(121) 상에 배치된 패시베이션층(163)은 제1 도전형 반도체층(121)과 마찬가지로 요철 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며 이하 후술하는 바와 같이 반도체 구조물(120)의 상부에 일부 배치될 수도 있다.
패시베이션층(163)은 반도체 소자 패키지(100A) 상면에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 패드(181)와 제2 패드(182)는 각각 제2-1 홀(H2-1)과 제2-2 홀(H2-2)을 통해 일부가 패시베이션층(163)보다 상부에 배치될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결되어, 반도체 구조물(120)의 일측으로 연장되어 제1 패드(181)와 연결될 수 있다.
또한, 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결되어, 반도체 구조물(120)의 타측으로 연장되어 제2 패드(182)와 전기적으로 연결될 수 있다.
제1 배선 라인(151)과 제2 배선 라인(152)은 기판(170) 상에서 서로 다른 방향으로 연장될 수 있다. 예컨대, 제1 배선 라인(151)과 제2 배선 라인(152)은 연장되는 방향이 서로 수직할 수 있다. 이에 대해서는 이하 도 2에서 자세히 설명하겠다.
그리고 구체적으로, 제2 배선 라인(152)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제2 배선 라인(152)은 제2 전극(142) 상에 배치되어, 제2 전극(142)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 반도체 구조물(120)의 외측면보다 더 돌출되도록 연장된 제2 끝단부(152c)를 포함할 수 있다. 다시 말해서, 제2 배선 라인(152)의 일단부는 제2 전극(142)과 연결될 수 있다. 그리고 제2 배선 라인(152)의 제2 끝단부(152c)는 제2 배선 라인(152)의 일단부에서 기판(170)의 가장자리 방향으로 연장될 수 있다. 이로써, 제2 끝단부(152c)는 후술할 제2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 이러한 구성에 의하여, 제2 배선 라인(152)은 반도체 구조물(120)의 측부에 배치된 제2 패드(182)와 용이하게 연결될 수 있다.
즉, 이하의 도 2에 도시된 바와 같이, 제2 배선 라인(152)의 제2 끝단부(152c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 가장자리보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중앙부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 가장자리에 배치된 제2 끝단부(152c)를 노출시킬 수 있다. 제2 패드(182)는 채널층(130)을 관통하여 제2 패드(182)와 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 제2 끝단부(152c) 및 제2 패드(182)는 기판(170)의 가장자리에서 기판(170)의 두께 방향(Z축 방향)으로 서로 중첩될 수 있다.
제1 배선 라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제1 전극(141) 상에 배치될 수 있다. 또한, 제1 배선 라인(151)은 제1 전극(141)으로부터 반도체 구조물(120)의 가장자리를 향하는 방향으로 연장될 수 있다.
그리고 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c)를 포함할 수 있다. 제1 배선 라인(151)은 제1 절연층(161)에 의해 제2 배선 라인(152)과 이격 배치되고, 절연될 수 있다.
제1 관통부(151a)는 활성층(123), 제2 도전형 반도체층(122) 및 제1 절연층(161)을 관통할 수 있다. 또한, 제1 관통부(151a)는 제1 도전형 반도체층(121)을 일부 관통할 수 있다.
그리고 제1 관통부(151a)의 일단은 제1 전극(141)과 연결될 수 있다. 제1 관통부(151a)는 제1 전극(141)에서 기판(170)을 향해 연장될 수 있다. 제1 관통부(151a)의 타단은 제1 연결부(151b)의 일단과 연결될 수 있다.
제1 연결부(151b)는 일단으로부터 제1 절연층(161)의 일면을 따라 기판(170)의 가장자리를 향해 연장될 수 있다. 제1 연결부(151b)의 타단은 제1 끝단부(151c)의 일단과 연결될 수 있다.
제1 끝단부(151c)는 반도체 구조물(120)의 외측면보다 더 돌출될 수 있다. 즉, 제1 끝단부(151c)는 기판(170)의 가장자리를 향해 연장될 수 있다. 이에, 제1 끝단부(151c)는 일부가 기판(170)의 가장자리부(P1)와 두께 방향으로 중첩될 수 있다. 따라서, 제1 배선 라인(151)은 반도체 구조물(120)의 측부에 배치된 제1 패드(181)와 용이하게 연결될 수 있다.
즉, 후술할 도 2에 도시된 바와 같이, 제1 배선 라인(151)의 제1 끝단부(151c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c), 채널층(130) 및 제1 패드(181)는 기판(170)의 가장자리에서 기판(170)과 수직인 방향으로 서로 중첩될 수 있다.
제1 패드(181) 및 제2 패드(182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 제1 패드(181) 및 제2 패드(182)는 반도체 구조물(120)의 측부 또는 기판(170)의 가장자리에서 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
제1 패드(181)는 제1 배선 라인(151) 및 제1 전극(141)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 패드(182)는 제2 배선 라인(152) 및 제2 전극(142)을 통해 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제1 패드(181)는 제1 영역(181a) 및 제2 영역(181b)을 포함할 수 있다.
먼저, 제1 영역(181a)은 일단이 제1 끝단부(151c)의 타단과 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다.
제2 영역(181b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드(182)는 제1 영역(182a) 및 제2 영역(182b)을 포함할 수 있다.
먼저, 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 영역(181a)은 일단이 제2 배선 라인(152)의 제2 끝단부(152c)의 타단과 연결될 수 있다.
제2 영역(182a)은 일단이 제2 끝단부(152c)의 타단과 연결될 수 있다. 제2 영역(182b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있다.
도 2은 제1 실시예에 따른 반도체 소자 패키지의 평면도이고, 도 3은 도 2에서 MM'의 단면도이고, 도 4는 도 3에서 K의 확대도이고, 도 5는 도 3에서 L의 확대도이고, 도 6은 반도체 구조물의 측면의 최대 높이에 따른 명암비를 나타내는 그래프이고, 도 7은 인접한 반도체 구조물 사이의 이격 거리에 따른 명암비를 도시한 그래프이고, 도 8은 도 2에서 제1 배선 라인을 도시한 도면이고, 도 9는 도 2에서 제2 배선 라인을 도시한 도면이다.
도 2를 참조하면, 제1 실시예에 따른 반도체 소자 패키지(100A)는 하나의 기판(170) 상에 배치된 복수 개의 반도체 구조물(120)을 포함할 수 있다.
구체적으로, 반도체 소자 패키지(100A)는 기판(170) 상에 복수 개의 반도체 구조물(도 1에서 120), 복수 개의 제1 배선 라인(151-n), 복수 개의 제2 배선 라인(152-n), 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)를 포함할 수 있다.
도 1에서는 설명의 편의를 위하여, 반도체 구조물(120), 제1 배선 라인(151), 제2 배선 라인(152) 및 제1 패드(181) 및 제2 패드(182)가 각각 하나씩 도시하여 설명하였다.
구체적으로, 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 복수 개의 반도체 구조물(120)과 이격되어 배치될 수 있다. 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 기판(170)의 가장자리부에 배치되어 복수 개의 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
그리고 제1 배선 라인(151-n)은 반도체 구조물(120)과 복수 개의 제1 패드(181-n) 사이에 배치되어, 반도체 구조물(120)의 제1 도전형 반도체층과 복수 개의 제1 패드(181-n)를 전기적으로 연결할 수 있다.
마찬가지로, 제2 배선 라인(152-n)은 반도체 구조물(120)과 복수 개의 제2 패드(182-n) 사이에 배치되어, 반도체 구조물(120)의 제2 도전형 반도체층과 복수 개의 제2 패드(182-n)를 전기적으로 연결할 수 있다.
그리고 제1 패드(181-n)는 기판(170)의 가장자리부 중 상하부에 마주보도록 배치될 수 있다. 제2 패드(182-n)는 기판(170)의 가장자리부 중 좌우에 마주보도록 배치될 수 있다. 그러나, 경우에 따라, 제1 패드(181-n)와 제2 패드(182-n)의 위치 및 배치 구조는 변경될 수 있다.
먼저, 기판(170)은 중앙부(A, B, C, D)와 가장자리부(P1)로 구획될 수 있다. 예컨대, 중앙부(A, B, C, D)는 기판의 중앙으로 반도체 구조물이 배치되는 영역일 수 있다. 또한, 중앙부(A, B, C, D)는 제1 배선 라인(151-n)과 제2 배선 라인(152-n)이 배치되어, 복수 개의 반도체 구조물과 전기적으로 연결될 수 있다.
그리고 가장자리부(P1)는 중앙부(A, B, C, D) 이외의 영역으로 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)이 배치될 수 있다. 또한, 가장자리부(P1)는 제1 배선 라인(151-n), 제2 배선 라인(152-n)이 일부 배치될 수 있다.
이로써, 제1 배선 라인(151-n)과 제2 배선 라인(152-n)은 가장자리부(P1)에서 각각 제1 패드(181-n)과 제2 패드(182-n)와 전기적으로 연결되며, 두께 방향으로 중첩되는 영역을 포함할 수 있다.
기판(170)에서 복수 개의 반도체 구조물은 중앙부에서 소정 간격 이격되어 배치될 수 있으며, 광을 방출할 수 있다. 여기서는 반도체 구조물(120)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 각각의 반도체 구조물의 크기는 500㎛×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물의 크기는 300㎛×300㎛, 250㎛×250㎛, 110㎛×110㎛일 수 있다. 보다 바람직하게, 개별 반도체 구조물의 가로와 세로 각각의 길이는 70㎛ 내지 80㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
그리고 복수 개의 반도체 구조물에서 기판(170)의 상부에서부터 1-8 라인을 A 영역, 9-16 라인을 B 영역으로 정의한다. 또한, 복수 개의 반도체 구조물에서 좌측에서부터 1-8 라인을 C 영역, 9-16 라인을 D 영역으로 정의한다.
구체적으로, 도 3을 참조하면, 앞서 설명한 바와 같이 제2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 제2 끝단부(152c)는 제2 패드(182-n)와 전기적으로 연결될 수 있다.
한편, 제1 배선 라인(151-n) 및 제2 배선 라인(152-n)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 도 2와 같이 복수 개의 반도체 구조물(120)이 배치될 수 있다.
그리고 제1 배선 라인(151-n) 중 제1 연결부(151b)는 기판(170)과 복수 개의 반도체 구조물(120)의 사이에서 제1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수 개의 반도체 구조물(120)과 하나의 제1 연결부(151b)를 전기적으로 연결할 수 있다.
한편, 제1 배선 라인(151-n)은 최외곽에 배치된 하나의 반도체 구조물(120)의 하부로 4개씩 배치될 수 있다.
또한, 하나의 제2 배선 라인(152-n)은 기판(170)과 복수 개의 반도체 구조물(120) 사이에서 복수 개의 제2 전극(142)의 일면을 따라 배치될 수 있다.
먼저, 도 2를 참조하면, 복수 개의 제1 배선 라인(151-n, n≥1)은 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 하나의 제1-n 배선 라인(151-n)은 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 이에 따라, 제1 배선 라인(151-n)은 기판(170)의 상하부에 각각 64개씩 배치될 수 있다. 즉, 하나의 반도체 구조물(120) 하부에 4개의 제1-n 배선 라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제1-n 배선 라인(151-n)에 연결된 반도체 구조물(120)의 개수 및 하나의 반도체 구조물(120)의 하부에 배치된 제1-n 배선 라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 A 영역의 반도체 구조물(120)과 연결된 제1-n 배선 라인(151-n) 중 좌측으로부터 순서대로 제1-1 배선 라인(151-1), 제1-2 배선 라인(151-2), 및 제1-32 배선 라인(151-32)으로 정의한다.
예컨대, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 여기서, 열은 기판(170)에서 제1 방향(y축 방향)인 세로 줄로 정의되고, 행은 기판(170)에서 제2 방향(x축 방향)인 가로 줄로 정의된다. 또한, 제1 방향과 제2 방향은 반도체 구조물의 두께 방향인 제3 방향(z축 방향)에 수직한 방향으로 정의된다.
이와 관련하여, 도 8 및 도 9를 참조하면, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
또한, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 마찬가지로, 제1-2 배선 라인(151-2)은 A 영역의 좌측 두번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있으며, 이는 제1-32 배선 라인(151-32)까지 동일하게 적용될 수 있다. 다만, 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)은 C 영역 및 D 영역의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제2 배선 라인(152-n, n≥1)은 기판(170)의 가장자리부(P1)에서 좌우측에 배치될 수 있다. 이 때, 하나의 제2-n 배선 라인(152-n)은 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
제2-n 배선 라인(152-n)은 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 즉, 제1-n 배선 라인(151-n)과는 다르게, 하나의 반도체 구조물(120)의 하부로 1개의 제2-n 배선 라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제2-n 배선 라인(152-n)에 연결된 반도체 구조물의 개수 및 하나의 반도체 구조물의 하부에 배치된 제2-n 배선 라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 기판(170)의 좌측에 배치된 제2 배선 라인(152-n)을 상부로부터 순서대로 제2-1 배선 라인(152-1), 제2-2 배선 라인(152-2), …, 제2-16 배선 라인(152-16)으로 정의하도록 한다. 마찬가지로, 기판(170)의 우측에 배치된 제2 배선 라인(152-n)은 상부부터 순서대로 제2-17 배선 라인(152-17) 내지 제2-32 배선 라인(152-32)을 포함할 수 있다.
제2-1 배선 라인(152-1)은 C 영역의 상부 첫번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 구체적으로, 제2-1 배선 라인(152-1)은 상부 첫번째 행에 배치된 8개의 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결될 수 있다.
마찬가지로, 제2-2 배선 라인(152-2)은 C 영역의 상부 두번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 배선 라인(152-16)까지 동일하게 적용될 수 있다.
또한, 이는 D 영역에서도 동일하게 적용될 수 있다. 즉, 제2-n 배선 라인(152-n)들은 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 하나의 제2-n 배선 라인(152-n)은 기판(170)의 상부로부터 차례대로 D 영역의 각 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
이처럼, 제1-n 배선 라인(151-n)은 좌측으로부터 순서대로 A 영역과 B 영역(또는 C 영역과 D 영역)에서 하나당 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
또한, 제2-n 배선 라인(152-n)은 상부로부터 순서대로 C 영역과 D 영역의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제1 패드(181-n, n≥1)는 기판(170)의 가장자리부(P1) 중 상하부에 배치될 수 있다. 이 때, 제1-n 패드(181-n)는 제1 배선 라인(151-n) 상에 4개씩 배치될 수 있다. 즉, 제1-n 패드(181-n)는 32개의 제1 배선 라인(151-n)에 대해 총 128개가 배치될 수 있다.
예컨대, 제1-1 패드(181-1)는 기판(170)의 상부에서 좌측으로 순서에 따라 배치되는 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)를 포함할 수 있다. 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)는 각각 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)과 전기적으로 연결될 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 8개의 반도체 구조물 중 인접한 2개의 반도체 구조물의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
또한, 복수 개의 제1-n 패드(181-n)는 기판의 상부에서 좌측으로부터 순서대로 제1-1 패드(181-1), 제1-2 패드(181-2), …, 제1-16 패드(181-16)로 정의할 수 있다. 그리고 복수 개의 제1-n 패드(181-n)는 기판의 하부에서 좌측으로부터 순서대로 제1-17 패드(181-17), 제1-32 패드(181-32)로 정의할 수 있다.
따라서, 제1-1 패드(181-1) 내지 제1-16 패드(181-16)는 A 영역에 배치된 제1-1 배선 라인(151-1) 내지 제1-16 배선 라인(151-16)과 전기적으로 연결될 수 있다.
그리고 제1-17 패드(181-17) 내지 제1-32 패드(181-32)는 B 영역에 배치된 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)과 전기적으로 연결될 수 있다.
복수 개의 제2 패드(182-n, n≥1)는 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 제2-n 패드(182-n)는 제2-n 배선 라인(152-n) 상에 하나씩 배치될 수 있다. 그리고 앞서 설명한 바와 같이, 제2-n 패드(182-n)는 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 또한, 하나의 제2-n 패드(182-n)는 동일 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
먼저, 기판(170)의 좌측에 배치된 제2-n 패드(182-n)는 상부로부터 순서대로 제2-1 패드(182-1), 제2-2 패드(182-2),…, 제2-16 패드(182-16)로 정의할 수 있다.
여기서, 제2-1 패드(182-1)는 제2-1 배선 라인(152-1) 상에 배치되어, 전기적으로 연결될 수 있다. 그리고 제2-1 패드(182-1)는 C 영역의 상부 첫번째 줄에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 기판(170)의 우측에 배치된 제2 패드(182-17 내지 182-32)에서도 동일하게 적용될 수 있다.
다시 도 2를 참조하면, 형광체층(190)은 복수 개의 반도체 구조물(120) 및 패시베이션층(163) 상에 배치되어, 복수 개의 반도체 구조물(120)을 덮도록 배치될 수 있다(도 3에는 도시하지 않았지만, 패시베이션층(163) 상에 형광체층(190)이 배치될 수 있다). 이로써, 형광체층(190)은 복수 개의 반도체 구조물(120)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 형광체층(190)은 백색 광을 형성할 수 있다.
설명한 바와 같이, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 기판(170)의 가장자리부(P1)를 따라 배치될 수 있다. 또한, 복수 개의 반도체 구조물은 복수 개의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 복수 개의 반도체 구조물을 둘러싸도록 배치될 수 있다. 더불어, 복수 개의 제1 배선 라인 및 제2 배선 라인(151-n, 152-n)은 제1 내지 제2 도전형 반도체층(121, 122) 또는 제1 내지 제2 전극(141, 142)으로부터 기판의 가장자리부로 연장되어 복수 개의 패드(181-n, 182-n)와 연결될 수 있다. 복수 개의 반도체 구조물은 개별적으로 형성된 것이 아닌, 제1 내지 제2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다.
도 3을 참조하면, 실시예에 따른 반도체 소자 패키지는 전술한 바와 같이 복수 개의 반도체 구조물은 이격 배치될 수 있다. 이하에서는 인접 배치된 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)을 기준으로 설명한다.
제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)은 하부에 제1-1 배선 라인(151-1)과 제1-2 배선 라인(151-2)이 배치되고, 제1-1 배선 라인(151-1)과 제1-2 배선 라인(151-2)에 전기적으로 연결될 수 있다.
구체적으로, 제1 반도체 구조물(120-1)은 제1 도전형 반도체층(121)이 제1-1c 배선 라인(151-1c)과 전기적으로 연결되고, 제2 반도체 구조물(120-1)은 제1 도전형 반도체층(121)이 제1-2c 배선 라인(151-2c)과 전기적으로 연결될 수 있다. 다만, 전술한 바와 같이 이러한 반도체 구조물과 배선 라인간의 연결은 반도체 소자 패키지에서 반도체 구조물의 위치에 따라 변경될 수 있다.
제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)은 각각 최외측면을 포함할 수 있다. 이하에서는 제1 반도체 구조물(120-1)과 도 4를 기준으로 설명한다.
제1 도전형 반도체층(121)은 최대 높이(h2)가 수 마이크로미터 이하일 수 있고, 이와 같이 미소한 높이에어 제1 도전형 반도체층의 최외측면(121a)으로 다수의 광을 제공할 수 있다. 여기서, 최대 높이는 제1 도전형 반도체층의 상면에서 활성층의 상면(제1 도전형 반도체층의 하면) 사이의 길이일 수 있다.
그리고 도 5를 참조하면, 제1 반도체 구조물(120-1)은 제1 도전형 반도체층(120-1)의 외측면을 통해 광을 다수 제공하여, 인접한 제2 반도체 구조물(120-2)에 광 간섭을 발생할 수 있다. 이에, 제1 도전형 반도체층(121)의 저면(121c)에서 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이(h1)를 제어하여 제1 반도체 구조물(120-1)의 측면을 통해 방출되는 광량을 조절할 수 있으며, 인접한 제2 반도체 구조물(120-2) 간의 광 간섭을 개선하여 명암비를 향상시킬 수 있다. 실시예에 따른 반도체 구조물에서 제1 도전형 반도체층의 최외측면의 최대 높이(h1)는 1㎛ 내지 3㎛일 수 있다. 이로써, 실시예에 따른 반도체 소자 패키지는 개선된 명암비를 제공할 수 있다.
또한, 도 6을 참조하면, 제1 도전형 반도체층(120-1)과 제2 반도체 구조물(120-2) 사이의 최소 이격 거리(W1)에 따라 제1 반도체 구조물(120-1)에서 제1 도전형 반도체층(121)의 최외측면(121a)을 통해 방출된 광이 제2 반도체 구조물(120-2)로부터 방출된 광과 간섭 정도가 조절될 수 있다.
이에, 실시예에 따른 반도체 소자 패키지는 제1 도전형 반도체층의 측면의 최대 높이(h1)와 인접한 반도체 구조물 사이의 이격 거리(W1)의 길이 비가 1:3 내지 1:60일 수 있다.
상기 길이 비가 1:5보다 작은 경우에, 인접한 반도체 구조물 사이의 이격 거리가 가까워져 반도체 구조물 사이의 광 간섭이 커져 명암비가 저하되는 한계가 존재할 수 있다. 그리고 상기 길이 비가 1:60보다 큰 경우에 제1 도전형 반도체 구조물의 측면의 최대 높이를 제어하는데 공정 상 한계가 존재하고, 전류 주입 시 전류 밀집(Crowding)에 의해 전기적 특성이 저하되는 문제가 존재한다.
구체적으로, 도 4 를 참조하면, 제1 도전형 반도체층(121)의 최외측면(121a)은 패시베이션층(163)이 존재하지 않는 경우 제1 반도체 구조물(120-1)에서 노출되는 유일한 면일 수 있다.
또한, 제1 도전형 반도체층(121)은 최외측면(121a), 상면(121b), 저면(121c), 측면(121d), 하면(121e)을 포함할 수 있다. 먼저, 제1 도전형 반도체층(121)은 최외측면(121a)은 채널층(130) 상에 배치되고, 패시베이션층(163)과 접하는 면일 수 있다. 그리고 제1 도전형 반도체층(121)에서 상면(121b)은 활성층(123)에서 제1 도전형 반도체층(121)을 향한 방향으로 외측에 배치되는 면이며, 후술하는 바와 같이 요철 패턴을 가질 수 있다. 그리고 제1 도전형 반도체층(121)에서 저면(121c)은 채널층(130)에 의해 노출되는 면으로, 채널층(130)과 접할 수 있으며, 활성층(123)과 두께 방향으로 중첩되지 않을 수 있다.
또한, 제1 도전형 반도체층(121)의 측면(121d)은 반도체 구조물(120)을 제1 도전형 반도체층(121)의 일부 영역까지 메사 식각한 면으로 경사면일 수 있다. 그리고, 상기 식각에 의하여 제2 도전형 반도체층(122)의 측면과 활성층(123)의 측면도 노출되고 경사면일 수 있다. 노출된 제2 도전형 반도체층(122)의 측면, 노출된 활성층(123)의 측면 및 제1 도전형 반도체층(121)의 측면(121d)은 동일한 경사각도를 가질 수 있다. 다만, 이에 한정되는 것은 아니고 공정에 의해 다양하게 변형될 수 있다.
그리고 제1 도전형 반도체층(121)에서 측면(121d)은 채널층(130)과 접하고, 채널층(180)에 의해 둘러싸이는 면일 수 있으며, 활성층(123)의 상면과 접할 수 있다. 그리고 제1 도전형 반도체층(121)에서 하면(121e)은 활성층(123)과 접하는 면으로, 활성층의 상면과 같은 면일 수 있다.
그리고 실시예에 따른 제1 도전형 반도체층은 제1 도전형 반도체층(121)의 최대 높이(h2)가 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이와 상이할 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층과 활성층이 두께 방향(Z 방향)으로 중첩되는 영역을 감소하여, 제1 도전형 반도체층(121)의 최외측면(121a)을 통한 광 발생을 줄여 명암비를 개선할 수 있다.
도 5를 참조하면, 인접한 반도체 구조물(120) 사이의 최소 이격 거리(W1)는 반도체 구조물의 최대 폭(W2)보다 작을 수 있다.
실시예에 따른 인접한 반도체 구조물(120) 사이의 최소 이격 거리(W1)와 반도체 구조물의 최대 폭(W2) 간의 길이 비가 1:5 내지 1:20일 수 있다. 상기 길이 비가 1:5보다 작은 경우에, 인접한 반도체 구조물 사이의 거리가 가까워져 외측면을 통해 방출되는 광이 인접한 반도체 구조물에 간섭하는 한계가 존재한다. 그리고 상기 길이 비가 1:20보다 큰 경우에 제1 도전형 반도체층의 면적이 커져 반도체 구조물에 전류 스프레딩이 저하되는 문제가 존재한다.
도 10은 제2 실시예에 따른 반도체 소자 패키지의 단면도이다.
제2 실시예에 따른 반도체 소자 패키지(100B)는 도 1에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 포함할 수 있으며, 전술한 내용이 동일하게 적용될 수 있다.
다만, 제1 도전형 반도체층(121)의 상면(121b)은 제1 면(121b-1), 제1 면(121b-1) 하부에 배치되는 제2 면(121b-2) 및 상기 제1 면(121b-1)과 상기 제2 면(121b-2)에 위치하는 경사면(121b-3)을 포함할 수 있다. 또한, 제1 면(121b-1), 제2 면(121b-2), 경사면(121b-3)은 복수 개일 수 있으며, 제1 도전형 반도체층(121)의 측면은 복수 개의 경사면을 가져 스텝(step) 구조로 이루어질 수 있다.
그리고 제1 도전형 반도체층(121)에서 제1 리세스(R1)에 의해 노출된 저면(121c)에서 제1 면(121b-1)까지의 높이(h3)는 제1 도전형 반도체층(121)의 저면(121c)에서 제2 면(121b-2)까지의 높이(h4)보다 클 수 있다.
그리고 제2 실시예에 따른 반도체 소자 패키지는 제1 도전형 반도체층(121)의 저면(121c)에서 제2 면(121b-2)까지의 높이(h4)와 제1 리세스(R1)에 의해 노출된 저면(121c)에서 제1 면(121b-1)까지의 높이(h3)의 높이 비를 1:1에서 1:10일 수 있다. 이에 따라, 제2 실시예에 따른 반도체 소자 패키지는 외측면을 통한 광량을 줄여 명암비를 개선하면서, 제1 도전형 반도체 층의 두께를 유지하여 전류 밀집(Crowding)에 의한 스프레딩 저하를 개선할 수 있다.
상기 높이 비가 1:1보다 작은 경우에, 각 반도체 구조물에서 전기적 특성(예컨대, 전류 스프레딩)이 저하되어 광속이 떨어지는 문제가 존재하고, 상기 높이 비가 1:10보다 큰 경우에 제1 도전형 반도체층에서 광 흡수에서 발생하여 광 추출 효율이 저하되는 문제가 존재한다.
또한, 제2 면(121b-2)의 제2 방향(X축 방향) 길이는 10㎛ 내지 150㎛일 수 있다. 이러한 구성에 의하여, 명암비와 광속을 유지할 수 있다. 상기 길이가 10㎛보다 작은 경우에 명암비가 감소하며, 150㎛보다 큰 경우에 전류 밀집에 의한 전기적 특성 저하로 광속이 감소하는 문제가 존재한다.
도 11은 제3 실시예에 따른 반도체 소자 패키지의 단면도이고, 도 12는 도 3에 대응하는 제3 실시예에 따른 반도체 조사 패키지의 단면도이고, 도 13은 도 12에서 N의 확대도이고, 도 14는 도 12에서 O의 확대도이고, 도 15는 중간층에 따른 명암비를 나타내는 그래프이다.
도 11을 참조하면, 제3 실시예에 따른 반도체 소자 패키지(100C)는 기판(170), 이격 배치되는 복수 개의 반도체 구조물(120) 및 반도체 구조물(120)의 측면에 배치되는 중간층(164)을 포함할 수 있다.
또한, 상술한 제1 실시예에 따른 반도체 소자 패키지에서 설명한, 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)에 대한 설명은 제3 실시예에 따른 반도체 소자 패키지(100C)에 동일하게 적용될 수 있다. 따라서 이에 대한 자세한 설명은 생략한다. 또한, 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)가 후술하는 중간층(164)과 연관되는 경우 이하에서 설명한 내용이 해당 구성요소에 적용될 수 있다.
구체적으로, 중간층(164)은 제1 도전형 반도체층(121)의 외측면 상에 배치될 수 있다. 구체적으로, 중간층(164)은 제1 도전형 반도체층(121)과 직접 접촉할 수 있고, 제1 도전형 반도체층(121)의 외측면 상에 배치된 패시베이션층(163)의 내부 또는 패시베이션층(163)의 외측면 상에 배치될 수 있다. 이러한 중간층(164)의 구체적인 위치에 대한 설명은 이하 도 13, 도 16 및 도 17에서 자세히 설명한다.
중간층(164)은 제1 도전형 반도체층(121)의 외측면으로 발광하는 빛이 투과하는 것을 방지하고 반사하여, 인접한 반도체 구조물로부터 방출된 광과 광 간섭이 일어나는 것을 방지할 수 있다. 이로써, 실시예에 따른 중간층(164)은 복수 개의 반도체 구조물(120) 간의 광 간섭을 억제하여, 반도체 소자 패키지의 명암비를 개선할 수 있다.
중간층(164)은 광에 대한 투과도가 낮은 물질로 이루어질 수 있다. 구체적으로, 중간층(164)은 금속, 세라믹, 반도체 물질 중 어느 하나로 이루어질 수 있다. 바람직하게, 중간층(164)은 세라믹 또는 반도체 재질로 이루어져, 반도체 소자 패키지의 내열성을 향상시킬 수 있다. 예컨대, 중간층(164)은 Si, SiC, TiN, TiO2 등을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
또한, 중간층(164)은 복수 개의 층으로 이루어져, 광에 대한 투과도를 낮게 가져감과 동시에 외부로부터 수분 및 오염 물질등의 침투를 방지하여 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
또한, 중간층(164)에 의해 측면으로 출사되는 광이 차단되어 반도체 소자 패키지의 명암비가 개선될 수 있다. 이에 따라, 형광체층(190)의 두께도 조절될 수 있다.
구체적으로, 후술하는 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이(h1)와 형광체층(190)의 두께 간의 길이 비는 1:1.1 내지 1:2.3일 수 있다.
상기 길이 비가 1:1.1보다 작은 경우에 형광체층의 두께가 감소하여 광 균일도(uniformity)가 저하되는 문제가 존재한다. 다만, 상기 길이 비가 1:2.3보다 큰 경우에 출사된 광이 인접한 반도체 구조물 상의 형광체 층으로 이동하여 크로스톡(crosstalk)이 발생하는 문제가 존재한다.
도 12 내지 도 15를 참조하면, 중간층(164)은 제1 도전형 반도체층(121)의 최외측면(121a) 상에 배치될 수 있다. 구체적으로, 중간층(164)은 제1 도전형 반도체층(121)의 최외측면(121a)과 접하도록 제1 도전형 반도체층(121)의 저면(121c)과 제1 도전형 반도체층(121)의 상면(121b) 사이에 배치될 수 있다. 중간층(164)은 제1 도전형 반도체층(121)의 최외측면(121a)과 제1 방향(y축 방향) 및 제2 방향(x축 방향)으로 중첩되도록 배치되어, 제1 도전형 반도체층(121)의 최외측면(121a) 방출되는 광이 투과하는 것을 용이하게 차단할 수 있다. 여기서, 제1 방향(y축 방향) 및 제2 방향(x축 방향)은 전술한 바와 같이, 두께 방향(z축 방향)에 수직한 방향이다.
또한, 제1 도전형 반도체층에서 제1 도전형 반도체층(121)의 최대 높이(h2)가 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이(h1)와 상이할 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층과 활성층이 두께 방향(Z 방향)으로 중첩되는 영역을 감소하여, 제1 도전형 반도체층(121)의 최외측면(121a)을 통한 광 발생을 줄여 명암비를 개선할 수 있다.
또한, 도 15를 참조하면, 중간층이 존재하는 경우(실시예3)와 중간층이 존재하지 않는 경우(제1 실시예)에 제1 도전형 반도체층의 최외측면(121a)의 최대 높이(h1)를 제어함에 따라 제1 도전형 반도체층(121)의 최외측면(121a)을 통해 방출된 광이 제2 반도체 구조물(120-2)로부터 방출된 광의 간섭 정도를 나타내는 명암비를 나타낸다.
중간층이 존재하지 않는 경우에, 제1 도전형 반도체층의 최외측면(121a)의 최대 높이(h1)를 제어함에 따라, 제1 도전형 반도체층(121)의 최외측면(121a)을 통해 방출된 광이 감소하여 명암비가 개선됨을 알 수 있다. 다만, 제1 도전형 반도체층의 최외측면(121a)의 최대 높이(h1)가 일정 높이 이상인 경우에는 명암비가 크게 개선되지 않음을 알 수 있다.
이와 달리, 중간층이 존재하는 경우에 제1 도전형 반도체층의 최외측면(121a)의 최대 높이(h1)와 무관하게 명암비가 개선되고 유지되는 것을 알 수 있다. 이에 따라, 제3 실시예에 따른 반도체 소자 패키지는 중간층을 배치함으로써 명암비를 개선할 수 있음을 알 수 있다.
또한, 중간층이 존재하고, 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이(h1)도 3㎛이하로 제어하는 경우에 명암비가 조금 개선됨을 알 수 있다.
또한, 제3 실시예에 따른 반도체 소자 패키지는 제1 도전형 반도체층의 측면의 최대 높이(h1)와 인접한 반도체 구조물 사이의 이격 거리(W1)의 길이 비가 1:3 내지 1:60일 수 있다.
상기 길이 비가 1:5보다 작은 경우에, 인접한 반도체 구조물 사이의 이격 거리가 가까워져 반도체 구조물 사이의 광 간섭이 커져 명암비가 저하되는 한계가 존재할 수 있다. 그리고 상기 길이 비가 1:60보다 큰 경우에 제1 도전형 반도체 구조물의 측면의 최대 높이를 제어하는데 공정 상 한계가 존재하고, 전류 주입 시 전류 밀집(Crowding)에 의해 전기적 특성이 저하되는 문제가 존재한다
또한, 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 폭(W3)과 반도체 구조물의 최대 폭(W2) 간의 폭의 비는 1:10 내지 1:60일 수 있다.
상기 폭의 비가 1:10보다 작은 경우, 반도체 구조물을 통해 출사되는 광량이 적은 한계가 존재한다. 그리고 상기 폭의 비가 1:60보다 큰 경우에 인접한 반도체 구조물 상부로 광이 출사하여 크로스톡(crosstalk) 등이 발생하는 문제점이 존재한다.
또한, 중간층(164)의 두께(d1)와 제1 도전형 반도체층(121)의 저면(121c)에서 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이(h1)의 길이 비는 1:11.25 내지 1:30일 수 있다.
상기 길이 비가 1:11.25보다 작은 경우, 제조 공정이 어렵고, 패시베이션층 및 텍스쳐 구조를 형성하기 어려워지고, 상부로 출사하는 광을 일부 흡수하는 문제가 존재한다. 그리고 상기 길이 비가 1:30보다 큰 경우, 중간층(164)의 얇아져 중간층(164)의 공정이 어렵고, 제1 도전형 반도체층(121)의 최외측면(121a)에서 일부 영역에 배치되지 않을 수 있으며 광의 투과도가 커져 측면으로 광이 출사하는 문제가 존재할 수 있다.
도 16은 제4 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 16을 참조하면, 제4 실시예에 따른 반도체 소자 패키지(100D)는 기판(170), 이격 배치되는 복수 개의 반도체 구조물(120) 및 반도체 구조물(120)의 측면에 배치되는 중간층(164)을 포함할 수 있다.
또한, 상술한 제1 실시예에 따른 반도체 소자 패키지에서 설명한, 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162) 및 제1 패드(181), 제2 패드(182)에 대한 설명은 제4 실시예에 따른 반도체 소자 패키지(100D)에 동일하게 적용될 수 있다. 따라서 이에 대한 자세한 설명은 생략한다. 또한, 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162) 및 제1 패드(181), 제2 패드(182)가 후술하는 중간층(164) 및 패시베이션층(163)과 연관되는 경우 이하에서 설명한 내용이 해당 구성요소에 적용될 수 있다. 다만, 패시베이션층(163)은 반도체 구조물(120) 상에 일부만 배치되는 것으로 나타내었으나, 이에 한정되는 것은 아니다.
구체적으로, 중간층(164)은 패시베이션층(163) 내부에 배치되고, 제1 도전형 반도체층(121)의 최외측면과 제2 방향(x축 방향)으로 중첩되도록 배치될 수 있다.
이로써, 패시베이션층(163)은 복수 개의 층(163a, 163b)로 이루어질 수 있다. 예컨대, 제1 패시베이션층(163a)이 제1 도전형 반도체층(121)의 최외측면과 상면 일부에 접하도록 배치될 수 있다. 그리고 제1 패시베이션층(163a)의 최외측면 상에 중간층(164)이 접하도록 배치될 수 있으며, 중간층(164) 상에 제2 패시베이션층(163b)가 배치될 수 있다. 이로써, 제2 패시베이션층(163b)이 중간층(164)과 제1 절연층(131) 상에 배치되므로, 패시베이션층(163b)에 결함이 발생한 경우에 중간층(164)과 제1 패시베이션층(163a)이 2차적으로 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있으며, 경계면에서의 광이 반도체 구조물(120)의 측면으로 방출된 광이 반사될 수 있다. 예시적으로, 제1 패시베이션층(163a)과 제2 패시베이션층(163b)이 하나의 층으로 구성된 경우 크랙, 내부 결함 등이 수직 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 반도체 구조물(120)로 유입되어 신뢰성이 저하될 수 있다.
뿐만 아니라, 중간층(164)이 비절연성 물질인 경우라도 무방하다. 예컨대, 중간층(164)이 저항체라 하더라도 패시베이션층(163) 내부에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결이 이루어지지 않아 전류 등 전기적 특성에 영향을 주지 않을 수 있다.
도 17은 제5 실시예에 따른 반도체 소자 패키지의 단면도이다.
제5 실시예에 따른 반도체 소자 패키지(100E)는 도 11에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163), 제1 패드(181), 제2 패드(182) 및 중간층(164)을 포함할 수 있으며, 중간층(164)을 제외하고 전술한 내용이 동일하게 적용될 수 있다. 다만, 패시베이션층(163)은 반도체 구조물(120) 상에 일부만 배치되는 것으로 나타내었으나, 이에 한정되는 것은 아니다.
구체적으로, 중간층(164)은 패시베이션층(163) 상에 배치되고, 제1 도전형 반도체층(121)의 최외측면과 제2 방향(x축 방향)으로 중첩되도록 배치될 수 있다.
구체적으로, 패시베이션층(163)이 제1 도전형 반도체층(121)의 최외측면을 덮도록 배치되어, 패시베이션층(163)의 최외측면은 제1 도전형 반도체층(121)의 최외측면보다 큰 면적을 가질 수 있다. 또한, 중간층(164)은 제1 도전형 반도체층(121)의 최외측면과 패시베이션층(163)의 최외측면을 모두 덮도록 배치되므로, 제1 도전형 반도체층(121)의 최외측면과 패시베이션층(163)의 최외측면보다 큰 면적을 가질 수 있다.
이로써, 제5 실시예에 따른 반도체 소자 패키지(100E)는 중간층(164)의 최대 높이가 제1 도전형 반도체층(121)의 최외측면의 최대 높이와 패시베이션층(163)의 최외측면의 최대 높이보다 클 수 있다. 이러한 구성에 의하여, 제5 실시예에 따른 반도체 소자 패키지(100E)에서 중간층(164)은 도 11 및 도 16 대비 인접한 반도체 구조물을 향해 방출되는 광을 최대한 투과하지 못하도록 하여, 인접한 반도체 구조물 간의 광 간섭이 일어나는 것을 억제할 수 있다. 이로써, 명암비를 개선할 수 있다.
도 18a 내지 도 18c는 도 11의 변형예이다.
먼저, 도 18a를 참조하면, 변형예에 따른 반도체 소자 패키지(100F)는 도 11에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163), 제1 패드(181), 제2 패드(182) 및 중간층(164)을 포함할 수 있으며, 중간층(164)을 제외하고 전술한 내용이 동일하게 적용될 수 있다. 다만, 패시베이션층(163)은 반도체 구조물(120) 상에 일부만 배치되는 것으로 나타내었으나, 이에 한정되는 것은 아니다.
중간층(164)은 제1 중간층(164a)과 제2 중간층(164b)을 포함할 수 있다. 먼저, 제1 중간층(164a)은 도 11에서 설명한 바와 같이, 제1 도전형 반도체층(121)의 최외측면과 접하도록 제1 도전형 반도체층(121)의 최외측면 상에 배치될 수 있다. 이 때, 제2 중간층(164b)은 제1 중간층(164a)으로부터 연장되어 제1 도전형 반도체층(121)의 상면 일부에 배치될 수 있다.
이로써, 변형예에 따른 반도체 소자 패키지(100F)에서 중간층(164)은 제1 도전형 반도체층(121)의 최외측에서 상면 일부로 연장되어, 상부로 반도체 구조물(120)의 측면이 아닌 상부로 최대한 광이 출사되도록 할 수 있다. 이로써, 인접한 반도체 구조물(120) 간에 광 간섭이 일어나는 것을 더욱 억제할 수 있다.
구체적으로, 제2 중간층(164b) 의 최대 폭(W4)과 반도체 구조물(120)의 최대 폭(W2) 간의 폭의 비는 1:20 내지 1:30일 수 있다.
상기 폭의 비가 1:20보다 작은 경우, 인접한 반도체 구조물 간의 광 간섭이 발생하여 명암비가 저하되는 문제가 존재한다. 그리고 상기 폭의 비가 1:60보다 큰 경우에 상부로 출사되는 광을 제2 중간층(164b)가 흡수하여 광량이 저하되는 문제가 발생할 수 있다.
이에, 제2 중간층(164b)의 최대 폭(W4)과 반도체 구조물(120)의 최대 폭(W2) 간의 폭의 비를 1:20 내지 1:30로 가져감으로써, 반도체 구조물 상부로 추출되는 광량을 크게 감소하지 않으면서, 인접한 반도체 구조물 상부로 광이 간섭하는 것을 방지하여 명암비를 개선할 수 있다.
뿐만 아니라, 상술한 연장된 제2 중간층(164b)은 도 16에서 설명한 제4 실시예에 따른 반도체 소자 패키지와 도 17에서 설명한 제5 실시예에 따른 반도체 소자 패키지에도 동일하게 적용될 수 있다.
또한, 도시하지는 않았지만 중간층 복수 개일 수 있으며, 제1 도전형 반도체층의 최외측면과 패시베이션층 사이, 패시베이션층 내부 및 패시베이션층 상부 중 적어도 2개 이상의 위치에 배치될 수 있다. 즉, 상술한 다양한 실시예에 따른 반도체 소자 패키지에서 중간층은 위치, 구조 등이 조합될 수 있다. 예컨대, 반도체 소자 패키지는 중간층이 도 11, 도 16, 도 17에서 전술한 중간층의 구조가 복수 개 반영된 형태로 이루어질 수 있다.
그리고 도 18b를 참조하면, 다른 변형예에 따른 반도체 소자 패키지(100G)는 도 11에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163), 제1 패드(181), 제2 패드(182) 및 중간층(164)을 포함할 수 있으며, 중간층(164)을 제외하고 전술한 내용이 동일하게 적용될 수 있다. 다만, 패시베이션층(163)은 반도체 구조물(120) 상에 일부만 배치되는 것으로 나타내었으나, 이에 한정되는 것은 아니다.
또한, 전술한 바와 같이 제1 도전형 반도체층(121)은 최외측면(121a), 상면(121b), 저면(121c), 측면(121d), 하면(121e)을 포함할 수 있다. 먼저, 제1 도전형 반도체층(121)은 최외측면(121a)은 채널층(130) 상에 배치되고, 패시베이션층(163)과 접하는 면일 수 있다. 그리고 제1 도전형 반도체층(121)에서 상면(121b)은 활성층(123)에서 제1 도전형 반도체층(121)을 향한 방향으로 외측에 배치되는 면이며, 요철 패턴을 가질 수 있다. 또한, 제1 도전형 반도체층(121)에서 저면(121c)은 채널층(130)에 의해 노출되는 면으로, 채널층(130)과 접할 수 있으며, 활성층(123)과 두께 방향으로 중첩되지 않을 수 있다.
그리고 제1 도전형 반도체층(121)에서 측면(121d)은 채널층(130)과 접하고, 채널층에 의해 둘러싸이는 면일 수 있으며, 활성층(123)의 상면과 접할 수 있다. 그리고 제1 도전형 반도체층(121)에서 하면(121e)은 활성층(123)과 접하는 면으로, 활성층의 상면과 같은 면일 수 있다.
이 때, 제1 도전형 반도체층(121)의 측면(121d)은 반도체 구조물(120)을 제1 도전형 반도체층(121)의 일부 영역까지 메사 식각한 면으로 경사면일 수 있다. 그리고, 상기 식각에 의하여 제2 도전형 반도체층(122)의 측면과 활성층(123)의 측면도 노출되고 경사면일 수 있다.
이 때, 중간층(164)은 제1 도전형 반도체층(121)의 저면(121c), 제1 도전형 반도체층(121)의 측면(121d)의 하부 중 적어도 어느 하나에 배치될 수 있다. (도 18b에서는 저면(121c)과 측면(121d)의 하부 모두에 배치되는 것으로 도시하였으나, 전술한 바와 같이 어느 하나의 하부에 배치될 수도 있다)
예컨대, 제3 중간층(164c)은 저면(121c)의 하부에 배치되고, 제4 중간층(164d)은 측면(121d) 하부에 배치될 수 있다.
또한, 제4 중간층(164d)은 노출된 활성층(123)의 측면과 노출된 제2 도전형 반도체층(122)의 측면에도 연장되어 배치될 수 있다. 이에 따라, 반도체 구조물(120-1)의 측면으로 방출되는 광을 차단할 수 있다. 구체적으로, 제3 중간층(164c)과 제4 중간층(164d)은 채널층(130) 및 패시베이션층(163)을 투과하여 반도체 구조물(120)의 측면으로 방출되는 광도 차단할 수 있다. 이로써, 다른 변형예에 따른 반도체 소자 패키지(100G)는 명암비를 개선할 수 있다.
또한, 제3 중간층(164c)과 제4 중간층(164d)은 채널층(130)과 제1 도전형 반도체층(121) 사이, 채널층(130) 내부 및 채널층(130) 하부(예컨대, 채널층(130)과 제1 절연층(161) 사이) 중 적어도 하나에 배치될 수 있다.
도 18c를 참조하면, 또 다른 변형예에 따른 반도체 소자 패키지(100H)는 도 1에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163), 제1 패드(181), 제2 패드(182) 및 중간층(164)을 포함할 수 있으며, 중간층(164)을 제외하고 전술한 내용이 동일하게 적용될 수 있다. 또한, 패시베이션층은 반도체 구조물(120) 상에 일부만 배치되는 것으로 나타내었으나, 이에 한정되는 것은 아니다.
또한, 중간층(164)은 인접한 반도체 구조물 사이에 배치되는 제5 중간층(164e)를 더 포함할 수 있다.
구체적으로, 제5 중간층(164e)은 채널층(130)의 상면을 따라 인접한 반도체 구조물로 연장될 수 있다. 이로 인해, 인접한 반도체 구조물 사이에 중간층은 서로 연결될 수 있다.
그리고 제5 중간층(164e)은 반도체 구조물(120)에서 발생한 광이 채널층(130)을 투과하여 인접한 반도체 구조물 사이로 방출되는 것을 차단할 수 있다. 이로써, 인접한 복수 개의 반도체 구조물 간에 광 간섭으로 명암비가 저하되는 것을 방지할 수 있다.
마찬가지로, 제5 중간층(164e)은 채널층(130) 상부, 채널층(130) 상의 패시베이션층(163) 내부 또는 상부에 배치될 수 있다.
도 19은 실시예에 따른 표시 장치를 도시한 개념도이다.
도 19을 참조하면, 실시예에 따른 표시 장치(10)는 복수 개의 반도체 구조물(120)을 포함하는 반도체 소자 패키지(100), 복수 개의 데이터 라인(DL), 복수 개의 스캔 라인(SL), 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400)를 포함할 수 있다.
반도체 소자 패키지(100)는 전술한 제1 내지 제5 실시예에 따른 반도체 소자 패키지(100A 내지 100E) 또는 변형예에 따른 반도체 소자 패키지(100F 내지 100H)를 포함할 수 있다. 그리고 반도체 소자 패키지(100)는 바와 같이 복수 개의 반도체 구조물을 포함할 수 있다. 여기서, 복수 개의 반도체 구조물(120)은 각각은 하나의 화소(PX)일 수 있다.
그리고 복수 개의 데이터 라인(DL)은 복수 개의 반도체 구조물(120)과 연결된 제1 배선 라인과 전기적으로 연결될 수 있다. 복수 개의 데이터 라인(DL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 데이터 라인(DL)은 각각 2개의 반도체 구조물(120)과 연결된 제1 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 데이터 라인(DL)은 제1 배선 라인과 연결 방식이 상이할 수 있다. 예컨대, 4시분할로 구동하는 수동 매트릭스에서, 하나의 데이터 라인(DL)은 4개의 반도체 구조물(120)(화소)과 전기적으로 연결될 수 있다.
또한, 복수 개의 데이터 라인(DL)은 제1 구동부(200)로부터 제공되는 신호에 따라 반도체 구조물에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 데이터 라인(DL) 상에 배치되고, 제1 구동부(200)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제1 구동부(200)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)를 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
복수 개의 스캔 라인(SL)은 복수 개의 반도체 구조물(120)과 연결된 제2 배선 라인과 전기적으로 연결될 수 있다. 앞서 설명한 데이터 라인(DL)과 동일하게, 복수 개의 스캔 라인(SL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 스캔 라인(SL)은 각각 2개의 반도체 구조물(120)과 연결된 제2 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 스캔 라인(SL)은 제2 배선 라인과 연결 방식이 상이할 수 있다.
그리고 각 스캔 라인(SL)은 2개의 반도체 구조물(120)과 연결될 수 있다. 또한, 복수 개의 스캔 라인(SL)은 제2 구동부(300)로부터 제공되는 신호에 따라 반도체 구조물(120)에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 스캔 라인(SL) 상에 배치되고, 제2 구동부(300)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제2 구동부(300)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)를 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
구체적으로, 복수 개의 데이터 라인(DL)은 제1 배선 라인을 통해 반도체 구조물(120)의 제1 도전형 반도체층과 전기적으로 연결되고, 복수 개의 스캔 라인(SL)은 제2 배선 라인을 통해 제2 반도체 구조물(120)의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 상기 복수 개의 데이터 라인(DL)과 스캔 라인(SL)은 복수 개의 반도체 구조물(120)에 전류를 주입할 수 있으며, 복수 개의 반도체 구조물(120)은 발광할 수 있다.
즉, 실시예에 따른 표시 장치(10)는 제1 구동부(200)와 제2 구동부(300)를 통해 제1 데이터 라인(DL) 및 제2 데이터 라인(SL)로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)의 발광을 제어할 수 있다.
컨트롤러(400)는 제1 구동부(200)와 제2 구동부(300)로 제어 신호를 제공할 수 있다. 컨트롤러(400)는 한 프레임으로 입력된 영상 데이터에 대해 시분할 개수를 결정하고, 결정된 시분할 개수에 대응하는 제어 신호를 제1 구동부(200) 및 제2 구동부(300)로 제공할 수 있다. 이러한 구성에 의하여, 표시 장치(10)는 시분할 개수를 영상 데이터에 따라 변경할 수 있으나, 이에 한정되는 것은 아니다.
도 20a 내지 도 20m은 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이다.
도 20a를 참조하면, 임시 기판(T)을 준비하고, 임시 기판(T) 상에 반도체 구조물(120)을 형성하는 단계가 수행될 수 있다. 즉, 임시 기판(T) 상에 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(122)을 순차적으로 성장시킬 수 있다.
임시 기판(T)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 임시 기판(T)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 임시 기판(T)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 반도체 구조물(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
도 20b를 참조하면, 반도체 구조물(120)의 일부를 메사 식각하여 제1 리세스(R1)를 형성하는 단계가 수행될 수 있다. 제1 리세스(R1)는 제2 도전형 반도체층(122)으로부터 일정 깊이를 갖도록 형성될 수 있다. 제1 리세스(R1)는 제1 도전형 반도체층(121)의 일부 영역까지 형성될 수 있다. 즉, 제2 도전형 반도체층(122), 활성층(123) 및 제1 도전형 반도체층(121)의 일부가 식각될 수 있다. 이에 따라, 제1 도전형 반도체층(121)의 측면과 노출된 저면, 활성층(123)의 측면, 제2 도전형 반도체층(122)의 측면 및 상면이 노출될 수 있다.
도 20c를 참조하면, 반도체 구조물(120) 상에 채널층(130)을 형성하는 단계가 수행될 수 있다. 이 때, 채널층(130)은 반도체 구조물(120)의 일부 영역에만 형성될 수 있다. 즉, 채널층(130)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1)의 일부를 덮을 수 있다. 또한, 채널층(130)은 제1 리세스(R1)와 인접한 제2 도전형 반도체층(122)의 측면과 상면 일부를 덮을 수 있다. 또한, 채널층(130)은 제1 리세스(R1) 내에서 또 다른 홀을 통해 제1 도전형 반도체층(121)의 일부를 노출시킬 수 있다. 제1 리세스(R1)에는 후술할 제1 전극(141)이 배치될 수 있다.
채널층(130)은 후술하는 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다. 즉, 제1 홀(H1)은 제2 도전형 반도체층(122) 중 채널층(130)이 형성되지 않은 영역일 수 있다. 제1 홀(H1)에는 후술할 제2 전극(142)이 배치될 수 있다.
한편, 제1 홀(H1)은 제2 도전형 반도체층(122) 상에 채널층(130)을 형성한 후, 일부 영역을 식각함으로써 형성될 수 있다. 또는, 제1 홀(H1)이 형성될 영역을 마스크 등으로 덮은 후 제2 도전형 반도체층(122)의 일부 영역에만 채널층(130)을 형성할 수도 있다. 다만, 이러한 방법에 한정되는 것은 아니다..
도 20d를 참조하면, 제1 홀(H1)과 제1 리세스(R1)에 형성된 홀에 제1 전극(141), 제2 전극(142)을 배치하는 단계가 수행될 수 있다. 제1 전극(141)은 제1 리세스(R1)에 배치될 수 있다. 구체적으로, 제1 전극(141)은 제1 리세스(R1)의 채널층(130)을 관통하여 또 다른 홀에 배치될 수 있다. 제1 전극(141)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
제2 전극(142)은 제1 홀(H1)에 배치될 수 있다. 제2 전극(142)은 제1 홀(H1)을 통해 노출된 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제2 전극(142)이 서로 이격되어 2개로 구비된 것으로 도시되었으나, 실질적으로 이들은 연결될 수 있다. 즉, 제2 전극(142) 내부에 홀이 형성됨으로써, 단면도로 볼 때 2개의 제2 전극이 서로 이격된 것으로 도시된 것일 수 있다.
또한, 제2 전극(142) 상에 반사층(143)이 형성될 수 있다. 반사층(143)은 제2 전극의 상면을 덮도록 배치되어 활성층(123)에서 생성된 광을 제1 도전형 반도체층(121)을 향해 반사할 수 있으나, 이에 한정되는 것은 아니다.
도 20e를 참조하면, 제2 전극(142) 상에 제2 배선 라인(152)을 배치하는 단계가 수행될 수 있다. 제2 배선 라인(152)은 임시 기판(T)의 측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 임시 기판(T)의 단부에 배치된 채널층(130)의 상부까지 연장되는 제2 끝단부(152c)를 포함할 수 있다.
이에 따라, 제2 끝단부(152c)는 임시 기판(T)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제2 끝단부(152c)에 의하여 제2 배선 라인(152)과 패드가 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 끝단부는 제2 패드와 용이하게 접속될 수 있다.
도 20f를 참조하면, 채널층(130), 제1 전극(141), 제2 전극(142) 및 제2 배선 라인(152)을 덮도록 제1 절연층(161)을 배치하는 단계가 수행될 수 있다. 제1 절연층(161)에 의하여 제2 배선 라인(152) 및 후술할 제1 배선 라인(151)이 전기적으로 절연될 수 있다.
도 20g를 참조하면, 제1 절연층(161)을 관통하도록 제1 배선 라인(151)을 형성하고, 제2 절연층(162)을 배치하는 단계가 수행될 수 있다. 여기서, 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c) 포함할 수 있다.
제1 관통부(151a)는 제1 전극(141)으로부터 제1 절연층(161)의 일면을 향하여 연장될 수 있다. 제1 연결부(151b)는 제1 관통부(151a)로부터 절곡되어 제1 절연층(161)의 일면을 따라 연장될 수 있다. 제1 끝단부(151c)는 임시 기판(T)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c)는 후술할 패드와 용이하게 접속될 수 있다.
제1 관통부(151a)는 제1 절연층(161)을 관통하도록 배치되고, 제1 연결부(151b)는 제1 절연층(161)의 일면 상에 배치될 수 있다. 이 때, 제1 절연층(161)의 일면으로부터 제1 전극(141)을 향하여 홀이 형성되고, 홀 내부에 제1 영역(151a)이 배치될 수 있다.
또한, 제1 끝단부(151c)는 임시 기판(T)의 단부에 배치된 채널층(130)의 상부까지 연장되도록 배치될 수 있다. 즉, 제1 끝단부(151c)는 임시 기판(T)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제1 끝단부(151c)에 의하여 제1 배선 라인(151)과 패드가 전기적으로 연결될 수 있다.
제1 배선 라인(151)의 형성 이후, 제1 절연층(161)과 제1 배선 라인(151)을 덮도록 제2 절연층(162)이 배치될 수 있다. 제2 절연층(162)에 의하여 제1 배선 라인(151)의 절연 및 보호가 이루어질 수 있다.
도 20h를 참조하면, 제2 절연층(162) 상에 기판(170)을 접합하는 단계가 수행될 수 있다. 이 때, 기판(170) 상에는 제1 접합층(171a)이 배치되고, 제2 절연층(162) 상에는 제2 접합층(171b)이 배치될 수 있다. 즉, 제1 내지 제2 접합층(171a, 171b)의 접합에 의하여 제2 절연층(162)과 기판(170)이 접합될 수 있다.
도 20i를 참조하면, 반도체 구조물(120)로부터 임시 기판(T)을 분리하는 단계가 수행될 수 있다. 이 때, 임시 기판(T)은 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off; LLO)에 의하여 제거될 수 있다. 구체적으로, 임시 기판(T)을 향하여 기판이 가진 에너지 밴드 갭 이상의 광을 조사하면, 임시 기판(T)이 에너지를 흡수하여 분해될 수 있다. 즉, 임시 기판(T)이 포함하는 물질의 기체 분자가 생성되어 임시 기판(T)과 반도체 구조물(120)의 분리가 이루어질 수 있다.
한편, 임시 기판(T)의 분리 시, 기판(170)에 의하여 반도체 구조물(120)이 지지될 수 있다. 또한, 기판(170)에 의하여 레이저 리프트 오프 공정에서 발생되는 열을 효과적으로 방출할 수 있다.
도 20j를 참조하면, 반도체 구조물(120)의 측부가 식각되어, 반도체 구조물 간의 아이솔레이션(isolation)이 이루어질 수 있다. 이러한 아이솔레이션에 의해 반도체 구조물(120)은 복수 개로 구획되므로, 하나의 반도체 구조물(120)이 칩 단위의 복수 개의 반도체 구조물로 아이솔레이션될 수 있다. 이 때, 복수 개의 반도체 구조물은 소정 간격 이격되어 배치될 수 있다.
또한, 제1 도전형 반도체층(121)의 일부가 식각되어, 제1 도전형 반도체층의 최외측면과 상면이 노출될 수 있다.
또한, 채널층(130)이 일부 노출될 수 있다. 그리고 노출된 채널층(130)의 하부에는 제1 배선 라인(151)과 제2 배선 라인(152)이 배치되도록 식각이 채널층(130) 및 제1 내지 제2 배선 라인(151, 152)의 제1 내지 제2 끝단부(151c, 152c)로 조절할 수 있으나, 이에 한정하는 것은 아니다.
그리고 채널층(130)은 반도체 구조물(120)의 식각 시 채널층(130) 하부에 위치한 구성들을 보호하여 제조 공정상 발생할 수 있는 손상을 최소화할 수 있다.
더불어, 도면에서는 하나의 제1 내지 2 도전형 반도체층(121, 122)과 전기적으로 연결된 하나의 제1 내지 2 배선 라인(151, 152)만이 도시되었으나, 실질적으로 제1 내지 2 배선 라인(151, 152)은 복수 개로 구비될 수 있다. 또한, 각각의 제1 내지 2 배선 라인(151, 152)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수도 있다. 즉, 도 20e 및 도 20g에서는 제1 내지 2 배선 라인(151, 152)이 하나씩 형성된 것으로 도시되었으나, 실제로는 앞서 설명한 바와 같이, 복수 개의 칩 단위의 반도체 구조물과 연결되는 복수개의 제1 내지 2 배선 라인(151, 152)이 구비될 수 있다.
도 20k를 참조하면, 반도체 구조물(120)에 요철 구조를 형성하는 단계가 수행될 수 있다. 구체적으로, 제1 도전형 반도체층(121) 상에 요철 구조를 형성할 수 있다. 요철 구조에 의하여 반도체 소자 패키지의 광 추출 효율을 향상시킬 수 있다.
도 20l를 참조하면, 반도체 구조물(120) 및 노출된 채널층(130) 상에 패시베이션층(163)을 배치하고, 배선 라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H2-1, H2-2)을 형성하는 단계가 수행될 수 있다. 이 때, 홀(H2-1, H2-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.
즉, 패시베이션층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 패시베이션층(163) 역시 요철 구조를 포함할 수 있다.
또한, 제1 끝단부(151c)가 노출되도록 제2-1 홀(H2-1)을 형성하고, 제2 끝단부(152c)가 노출되도록 제2-2 홀(H2-2)을 형성할 수 있다. 즉, 제2-1 홀(H2-1)은 패시베이션층(163)으로부터 채널층(130) 및 제1 절연층(161)을 식각함으로써 형성될 수 있다. 제2-2 홀(H2-2)은 패시베이션층(163)으로부터 채널층(130)을 식각함으로써 형성될 수 있다.
도 20m을 참조하면, 반도체 구조물(120)이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치하는 단계가 수행될 수 있다. 이 때, 각각의 제1 내지 제2 패드(181, 182)는 제1 영역(181a, 182a) 및 제2 영역(181b, 182b)을 포함할 수 있다.
구체적으로, 제1 영역(181a, 182a)은 각각 제2-1, 2-2 홀(H2-1, H2-2)에 배치될 수 있다. 즉, 제2 영역(181b, 182b)은 제2-1, 2-2 홀(H2-1, H2-2)에 배치된 제1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다.
제1 패드(181)의 제1 영역(181a)은 제1 배선 라인(151)의 제1 끝단부(151c)와 전기적으로 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 패드(181)의 제2 영역(181b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
제2 패드(182)의 제1 영역(182a)은 제2 배선 라인(152)의 제2 끝단부(152c)와 전기적으로 연결될 수 있다. 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제2 패드(182)의 제2 영역(182b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
한편, 도면에서는 제1 내지 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 제1 내지 제2 배선 라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다.
이와 같이, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 제1 내지 제2 배선 라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 제1 내지 제2 패드(181, 182)와 배선 라인의 연결이 용이하게 이루어질 수 있다.
즉, 하나의 기판(170)에 복수 개의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수 개의 제1 내지 제2 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 제1 내지 제2 패드(181, 182)는 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 제1 내지 제2 배선 라인(151, 152)이 형성될 수 있다.
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다.
도 21a 내지 도 21d는 제3 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이다.
제3 실시예에 따른 반도체 소자 패키지는 도 20a 내지 도 20i에서 상술한 제조 방법이 동일하게 적용될 수 있다. 그리고 도 21a 내지 도 21d는 도 20i 이후에 제조 과정을 설명하는 것으로 이해해야 한다.
도 21a를 참조하면, 중간층(164)이 제1 도전형 반도체층(121)의 최외측면 상에 배치될 수 있다. 중간층(164)은 박막일 수 있고, 증착으로 형성될 수 있으나, 이러한 방식에 한정되는 것은 아니다. 중간층(164)은 제1 도전형 반도체층(121)의 최외측면과 두께 방향에 수직한 방향(전술한 제1,2 방향)으로 중첩되도록 배치될 수 있다. 이로써, 중간층(164)은 제1 도전형 반도체층(121)의 최외측면을 통해 방출되는 광을 반사 또는 차단하여 인접한 반도체 구조물과 광 간섭이 일어나는 것을 방지하여 명암비를 향상시킬 수 있다.
또한, 중간층(164)은 금속, 세라믹, 반도체 물질 중 어느 하나로 이루어질 수 있다. 바람직하게, 중간층(164)은 세라믹 재질로 이루어져, 반도체 소자 패키지의 내열성을 향상시킬 수 있다. 예컨대, 중간층(164)은 Si, SiC, TiN, TiO2 등을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 21b를 참조하면, 반도체 구조물(120)에 요철 구조를 형성하는 단계가 수행될 수 있다. 구체적으로, 제1 도전형 반도체층(121) 상에 요철 구조를 형성할 수 있다. 요철 구조에 의하여 반도체 소자 패키지의 광 추출 효율을 향상시킬 수 있다. 다만, 패시베이션층(163)의 요철 구조는 중간층(164) 및 패시베이션층(163)을 모두 배치한 이후에 이루어질 수도 있으며, 이에 한정되는 것은 아니다.
도 21c를 참조하면, 반도체 구조물(120) 및 노출된 채널층(130) 상에 패시베이션층(163)을 배치하고, 배선 라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H2-1, H2-2)을 형성하는 단계가 수행될 수 있다. 이 때, 홀(H2-1, H2-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.
즉, 패시베이션층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 패시베이션층(163) 역시 요철 구조를 포함할 수 있다.
또한, 제1 끝단부(151c)가 노출되도록 제2-1 홀(H2-1)을 형성하고, 제2 끝단부(152c)가 노출되도록 제2-2 홀(H2-2)을 형성할 수 있다. 즉, 제2-1 홀(H2-1)은 패시베이션층(163)으로부터 채널층(130) 및 제1 절연층(161)을 식각함으로써 형성될 수 있다. 제2-2 홀(H2-2)은 패시베이션층(163)으로부터 채널층(130)을 식각함으로써 형성될 수 있다.
도 21d를 참조하면, 반도체 구조물(120)이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치하는 단계가 수행될 수 있다. 이 때, 각각의 제1 내지 제2 패드(181, 182)는 제1 영역(181a, 182a) 및 제2 영역(181b, 182b)을 포함할 수 있다.
구체적으로, 제1 영역(181a, 182a)은 각각 제2-1, 2-2 홀(H2-1, H2-2)에 배치될 수 있다. 즉, 제2 영역(181b, 182b)은 제2-1, 2-2 홀(H2-1, H2-2)에 배치된 제1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다.
제1 패드(181)의 제1 영역(181a)은 제1 배선 라인(151)의 제1 끝단부(151c)와 전기적으로 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 패드(181)의 제2 영역(181b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
제2 패드(182)의 제1 영역(182a)은 제2 배선 라인(152)의 제2 끝단부(152c)와 전기적으로 연결될 수 있다. 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제2 패드(182)의 제2 영역(182b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
한편, 도면에서는 제1 내지 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 제1 내지 제2 배선 라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다.
이와 같이, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 제1 내지 제2 배선 라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 제1 내지 제2 패드(181, 182)와 배선 라인의 연결이 용이하게 이루어질 수 있다.
즉, 하나의 기판(170)에 복수 개의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수 개의 제1 내지 제2 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 제1 내지 제2 패드(181, 182)는 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 제1 내지 제2 배선 라인(151, 152)이 형성될 수 있다.
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다.
상술한 반도체 소자 패키지는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판; 및
    상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고,
    상기 반도체 구조물은,
    상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60인 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층의 최외측면 상에 배치되는 중간층을 더 포함하고,
    상기 중간층은 상기 제1 도전형 반도체층의 최외측면과 두께 방향과 수직한 방향으로 중첩되는 반도체 소자 패키지.
  3. 제2항에 있어서,
    상기 반도체 구조물 상에 배치되는 패시베이션층을 더 포함하고,
    상기 중간층은 상기 패시베이션층과 상기 제1 도전형 반도체층의 외측면 사이, 상기 패시베이션층의 내부 및 상기 패시베이션층 상부 중 적어도 하나에 배치되는 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 반도체 구조물은,
    가장자리에 상기 제2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제1 도전형 반도체층의 저면이 노출되는 채널층을 더 포함하고,
    상기 제1 도전형 반도체층의 최외측면의 최대 높이와 상기 제1 도전형 반도체층의 상면에서 상기 활성층의 상면까지의 높이가 상이한 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 제1 도전형 반도체층의 상면은
    제1 면, 상기 제1 면 하부에 배치되는 제2 면 및 상기 제1 면과 상기 제2 면에 위치하는 경사면을 포함하고,
    상기 제1 도전형 반도체층의 저면에서 상기 제1 면까지의 높이는 상기 제1 도전형 반도체층의 저면에서 상기 제2 면까지의 높이보다 큰 반도체 소자 패키지.
  6. 제1항에 있어서,
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인;
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인;
    상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층;
    상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및
    상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하는 반도체 소자 패키지.
  7. 제6항에 있어서,
    상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
    상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함하는 반도체 소자 패키지.
  8. 제6항에 있어서,
    상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
    상기 복수 개의 반도체 구조물은 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치되는 반도체 소자 패키지.
  9. 제1항에 있어서,
    상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층;
    상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되는 제1 전극; 및
    상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치되는 제2 전극;을 더 포함하는 반도체 소자 패키지.
  10. 기판; 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물, 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 및 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인을 포함하는 반도체 소자 패키지;
    상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인;
    상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인;
    복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부;
    복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및
    입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하고,
    상기 반도체 구조물은,
    상기 기판 상에 배치되고, 상기 제1 도전형 반도체층; 상기 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60인 표시 장치.
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