WO2019188233A1 - 処理装置 - Google Patents

処理装置 Download PDF

Info

Publication number
WO2019188233A1
WO2019188233A1 PCT/JP2019/009874 JP2019009874W WO2019188233A1 WO 2019188233 A1 WO2019188233 A1 WO 2019188233A1 JP 2019009874 W JP2019009874 W JP 2019009874W WO 2019188233 A1 WO2019188233 A1 WO 2019188233A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
core
communication
buffer
buffer unit
Prior art date
Application number
PCT/JP2019/009874
Other languages
English (en)
French (fr)
Inventor
隆博 飯田
尊文 鈴木
Original Assignee
日立オートモティブシステムズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日立オートモティブシステムズ株式会社 filed Critical 日立オートモティブシステムズ株式会社
Priority to EP19775287.6A priority Critical patent/EP3779713A4/en
Priority to CN201980013880.7A priority patent/CN111886588B/zh
Priority to US17/040,686 priority patent/US11768721B2/en
Publication of WO2019188233A1 publication Critical patent/WO2019188233A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1471—Saving, restoring, recovering or retrying involving logging of persistent data for recovery
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05D—SYSTEMS FOR CONTROLLING OR REGULATING NON-ELECTRIC VARIABLES
    • G05D1/00—Control of position, course, altitude or attitude of land, water, air or space vehicles, e.g. using automatic pilots
    • G05D1/02—Control of position or course in two dimensions
    • G05D1/021—Control of position or course in two dimensions specially adapted to land vehicles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/82—Solving problems relating to consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc

Definitions

  • the present invention relates to inter-core communication technology of a processing apparatus that performs parallel processing with a plurality of cores.
  • a multi-core microcomputer that performs parallel processing using a plurality of cores is being used.
  • a multi-core microcomputer a plurality of software programs respectively executed in a plurality of cores are required to share the same data or to synchronize data among the plurality of software programs.
  • multiple cores operating in parallel operate while sharing and synchronizing the data handled by each core, enabling consistent control equivalent to operating as a single core as a whole. It becomes.
  • a memory area (shared memory area) shared by a plurality of cores is provided, the core that provides data is stored in the shared memory area, and the core that uses the data is used A process of acquiring data with reference to the shared memory area is performed.
  • a plurality of cores write data to the shared memory area at a unique timing or read data from the shared memory area, a plurality of cores may simultaneously access the same shared memory area.
  • There is a data contention problem in simultaneous access There is a possibility that data in the shared memory area may be damaged due to data competition, or data written at a timing different from the intended timing may be acquired and used for vehicle control.
  • each software can use an interrupt prohibition function to prevent data from being rewritten at an unintended timing.
  • interrupt disable does not work across multiple cores.
  • spin lock is one of the exclusive processes for prohibiting simultaneous access to avoid data races between cores.
  • the spin lock prepares a flag indicating that access permission has been obtained, and each core acquires a flag of the shared memory area (referred to as lock acquisition) before accessing the shared memory area.
  • the core that has acquired the lock executes a process of writing data to the target shared memory area or a process of reading data from the shared memory area. Then, after the processing is completed, the shared memory area flag is released (referred to as lock release).
  • lock release The core that could not acquire the lock waits by loop processing until the lock can be acquired.
  • this spin lock algorithm it is possible to avoid data contention in which another core accesses the shared memory while a certain core is accessing the shared memory area.
  • the spin lock algorithm the core waits in a loop process until the lock can be acquired when the lock cannot be acquired. Therefore, the shared memory area cannot be accessed during that time. Therefore, there is a problem that vehicle control in the core is delayed.
  • Patent Document 1 a FIFO (First In First Out) is provided in the shared memory, and an identifier for identifying each of the plurality of client processes is written into the FIFO together with the data. On the reading side of the FIFO, the data is distributed according to the read identifier.
  • Technology is disclosed.
  • An object of the present invention is to provide a technique for suppressing a delay in communication between a plurality of cores performing parallel processing.
  • a processing device is a processing device that performs inter-core communication of a plurality of communication systems in which a plurality of cores execute parallel processing and are distinguished as separate communication by the plurality of cores, A plurality of cores that can be accessed simultaneously, a shared memory provided with a plurality of buffer units that can be used for inter-core communication, and a transmission core that writes data to the buffer unit in inter-core communication via the shared memory; A reception core that reads data from the buffer unit in the inter-core communication, and the transmission core stores data in the plurality of buffer units when transmitting data in the inter-core communication.
  • the receiving core determines the data from the buffer unit storing the latest data for each communication system, which is determined by the counter value stored in each of the plurality of buffer units. Is read.
  • the present invention solves the above problem by providing a buffer unit in the shared memory and switching between a buffer unit for writing data and a buffer for reading data by counting up.
  • the transmitting core that writes data overwrites the data in the buffer unit that stores the old data
  • the receiving core that reads data reads the newest data based on the counter value. Reads data from the stored buffer.
  • the communication identifier it becomes possible to share the buffer unit in a plurality of communication systems.
  • the present invention there is no control delay due to communication standby. Further, by sharing the buffer unit in a plurality of communication systems, it is possible to reduce the amount of memory necessary for the buffer unit.
  • FIG. 1 is a diagram illustrating a configuration of a vehicle system in Embodiment 1.
  • FIG. It is a figure showing the structure of the vehicle control system in Example 1.
  • FIG. It is a figure showing H / W composition of ECU in Example 1.
  • FIG. It is a figure showing the functional module structure of ECU in Example 1.
  • FIG. 3 is a diagram illustrating a relationship between each core and a buffer unit for inter-core communication in the first embodiment. It is a figure showing the relationship between each core and the buffer part for communication between cores in Example 2.
  • FIG. FIG. 9 is a diagram illustrating a relationship between each core and a buffer unit for inter-core communication in the third embodiment.
  • FIG. 10 is a diagram illustrating a relationship between each core and a buffer unit for inter-core communication in the fourth embodiment. It is a figure which shows an example of communication identification information.
  • FIG. 10 is a diagram illustrating a relationship between each core and a buffer unit for inter-core communication in the fifth embodiment.
  • FIG. 1 shows a vehicle system configuration example having the vehicle control system of the present embodiment.
  • a vehicle system 1 mounted on an automobile includes a vehicle control system 2, a communication device 3, another vehicle control system 4, a drive device 5, a recognition device 6, and an output device 7. , An input device 8 and a notification device 9.
  • the vehicle control system 2 has an in-vehicle network and a plurality of electronic control units (ECU: Electronic Control Unit, etc.).
  • the vehicle control system 2 is connected to the communication device 3, another vehicle control system 4, the drive device 5, the recognition device 6, the output device 7, the input device 8, and the notification device 9, and transmits / receives control signals and various information to / from them. Do. The configuration of the vehicle control system 2 will be described later.
  • the communication device 3 is used for communication between the vehicle control system 2 and the outside of the vehicle system 1.
  • the communication device 3 performs wireless communication with the outside of the vehicle system 1 to acquire information on infrastructure and other vehicles, or transmit information on the own vehicle to the outside.
  • the wireless communication for example, mobile communication, public wireless LAN communication, inter-vehicle communication, or the like is used.
  • the communication device 3 includes a diagnostic terminal (OBD: On-board diagnostics), an Ethernet terminal, a terminal for connecting an external recording medium (for example, a USB memory, an SD card, etc.), and the external device is connected to these terminals. Wired communication is performed. “Ethernet” is a registered trademark.
  • the other vehicle control system 4 includes, for example, an in-vehicle network and an electronic control unit that use the same or different communication protocol as the vehicle control system 2 described above.
  • the driving device 5 is an actuator or the like that drives a machine and an electric device (for example, an engine, a transmission, a wheel, a brake, a steering device, etc.) that control the vehicle motion according to the control of the vehicle control system 2.
  • an electric device for example, an engine, a transmission, a wheel, a brake, a steering device, etc.
  • the recognition device 6 acquires information input from the outside world and generates outside world recognition information.
  • the recognition device 6 includes, for example, a camera, a radar, a LIDAR (Light Detection and Ranging, or Laser Imaging Detection and Ranging), an external sensor such as an ultrasonic sensor, and the state of the vehicle system 1 (motion state, position information, etc.) Dynamic system sensor (acceleration, axle rotation speed, GPS: Global Positioning System).
  • the output device 7 receives data sent from the vehicle control system 2 and displays or outputs necessary information such as message information (for example, video and sound).
  • the output device 7 is, for example, a liquid crystal display, a warning light, a speaker, or the like.
  • the input device 8 generates an input signal corresponding to a user operation.
  • the input device 8 transmits an input signal to the vehicle control system 2.
  • the input device 8 is, for example, a steering, a pedal, a button, a lever, a touch panel, or the like.
  • the notification device 9 notifies the vehicle state and the like to the outside.
  • the notification device 9 is, for example, a lamp, an LED, a speaker, or the like.
  • FIG. 2 shows a hardware configuration example of the vehicle control system 2.
  • the vehicle control system 2 includes a network link 301, a plurality of electronic control units 302, and a gateway 303.
  • the network link 301 is an in-vehicle network, and connects a plurality of electronic control units 302 and gateways 303.
  • the network link 301 includes, for example, CAN (Controller Area Network), CANFD (CAN with Flexible Data-rate), Ethernet, and the like.
  • the electronic control unit 302 (hereinafter simply referred to as “ECU 302”) is connected to the network link 301. Some of the plurality of ECUs 302 are connected to the drive device 5, the recognition device 6, and the like, and output a control signal to the drive device 5 based on data received from the network link 301, or recognize the device 6. Or the recognition information acquired from the network link 301 is output.
  • the other part of the ECU 302 has a gateway function and is connected to another network link NL (including a dedicated line). The configuration of the ECU 302 will be described later.
  • the gateway 303 (hereinafter simply referred to as “GW303”) connects the network link 301 and the other network link NL to each other, converts the protocol from one network link to the other network link as necessary, and performs data conversion. Relay.
  • the GW 303 may function as an electronic control unit.
  • FIG. 2 shows a bus type configuration in which a plurality of ECUs 302 are connected to two network links as an example of a connection form (network topology).
  • a star type in which a plurality of ECUs 302 are directly connected to the GW 303
  • a ring type in which a plurality of ECUs 302 are connected in a ring shape
  • a mixed type in which each type is mixed and configured by a plurality of networks, etc. It may be.
  • FIG. 3 shows a configuration example of the ECU 302.
  • the GW 303 has the same configuration.
  • the ECU 302 includes a plurality of cores 401 as processing devices, a plurality of local memories 402, a timer 403, a ROM 404, a shared memory 405, a communication unit 406, an external memory 407, and an internal bus 408. ing.
  • the core 401 includes a processor such as a CPU (Central Processing Unit) having an arithmetic element and a storage element such as a register or a cache.
  • a processor such as a CPU (Central Processing Unit) having an arithmetic element and a storage element such as a register or a cache.
  • N cores 401 (401-1 to 401-N, where N is a natural number of 2 or more) are provided.
  • the plurality of cores 401 perform parallel processing, and the plurality of cores 401 perform inter-core communication of a plurality of communication systems that are distinguished as separate communications.
  • the local memory 402 is composed of a RAM (Random Access Memory) and stores volatile data.
  • N local memories 402 (402-1 to 402-N) are provided corresponding to the respective cores 401 (401-1 to 401-N). Each local memory 402 is accessible only to the corresponding core 401.
  • the timer 403 has a time measuring function and is used in various controls relating to time.
  • ROM 404 stores software and nonvolatile data.
  • the shared memory 405 is composed of a RAM (Random Access Memory) and stores volatile data.
  • the shared memory 405 is connected to the internal bus 408, and a plurality of cores 401 can be accessed simultaneously.
  • the shared memory 405 is provided with a plurality of buffer units 901 that can be used for inter-core communication. The configuration of the shared memory 405 will be described later.
  • the communication unit 406 is an input / output interface with the outside of the ECU 302.
  • the communication unit 406 is connected to the network link 301.
  • the communication unit 406 is connected to the driving device 5, the recognition device 6, and the like, and exchanges control signals, recognition information, and the like with these.
  • the external memory 407 is composed of a nonvolatile storage device that can retain data even after the power is turned off.
  • the external memory 407 is, for example, an EEPROM (Electrically Erasable Programmable Read-Only Memory), an SSD (Solid State Drive), an HDD (Hard Disc Drive), or the like.
  • the internal bus 408 is connected to a plurality of cores 401, a timer 403, a ROM 404, a shared memory 405, a communication unit 406, and an external memory 407, and communication within the ECU 302 is performed using the internal bus 408.
  • the plurality of cores 401 access the shared memory 405 via the internal bus 408.
  • the plurality of cores 401, the plurality of local memories 402, the timer 403, the ROM 404, the shared memory 405, the communication unit 406, and the internal bus 408 of the ECU 302 are configured by one vehicle control multi-core microcomputer.
  • the multi-core microcomputer controls the vehicle based on the state of the vehicle and the control instruction by configuring the ECU 302.
  • a multi-core microcomputer for vehicle control that is required to perform a plurality of controls in parallel with a small delay
  • inter-core communication by a plurality of communication systems can be performed in parallel to suppress the delay.
  • the ECU 302 can be made compact.
  • the ECU 302 may be configured by combining a separate integrated circuit such as a CPU, various memories, a timer module, and a communication module.
  • FIG. 4 shows a configuration example of functional modules realized by the operation of the core 401.
  • the core 401 functions as a control unit 501, a communication management unit 502, a time management unit 503, a data table 504, and a buffer 505.
  • the control unit 501 is responsible for analyzing data acquired from the communication unit 406 and controlling the entire functional module.
  • the communication management unit 502 manages the operation and state of the communication unit 406 and gives instructions to the communication unit 406 via the internal bus 408.
  • the time management unit 503 manages the timer 403 and performs information acquisition and control regarding time.
  • the data table 504 holds information necessary for vehicle control.
  • Buffer 505 temporarily stores data.
  • the core 401 shows the operation concept on the core 401.
  • the functional module shown in FIG. The core 401 operates by appropriately reading out information necessary for the operation from the ROM 404 and the shared memory 405, or by appropriately writing to the ROM 404 and the shared memory 405.
  • the core 401 uses the local memory 402 as a temporary data storage location.
  • FIG. 5 shows a configuration example of software components realized by the shared memory 405 and each core 401 executing multi-core software.
  • two cores 401 perform data communication (inter-core communication) via the shared memory 405. That is, the transmission-side core 401-1 (transmission core) writes data to a buffer unit 901 described later in the inter-core communication via the shared memory 405, and the reception-side core 401-2 (reception core) Data is read from the buffer unit 901 in communication.
  • Such inter-core communication includes a plurality of communication systems that are distinguished as separate communications.
  • a communication system can be provided, for example, for each type of data transmitted and received in inter-core communication.
  • the type of data is an accelerator depression amount, a brake depression amount, a steering wheel operation amount, and the like in the example of vehicle control of an automobile, and can be said to be a control item for vehicle control.
  • a communication system is provided for each data type, that is, for each control item.
  • the shared memory 405 is provided with a plurality of buffer units 901 (901-1, 901-2,..., 901-K, K are natural numbers of 2 or more) used for data transmission / reception in inter-core communication. .
  • Each buffer unit 901 of the shared memory 405 includes a data unit 911 and a counter unit 912.
  • the data part 911 is an area in which data transmitted / received for sharing or synchronizing between cores (hereinafter simply referred to as “transmission / reception data”) is stored.
  • the data portion 911 stores various data types (Int type, Long type, Float type, Char type, Boolean type,%) Or arrays, structures, and pointer type transmission / reception data.
  • the counter unit 912 is an area in which counter values representing old and new order relationships of transmission / reception data stored in the data unit 911 are stored.
  • numbers indicating the order (1, 2, 3, 4,...) Are various data types (Int type, Long type, Float type, Char type, Boolean type,). Stored.
  • the counter value only needs to represent an order relationship, and the order relationship may be expressed by a character string (for example, first, second, third,%) Or the like.
  • the plurality of buffer units 901 may be arranged side by side at consecutive addresses. Alternatively, they may be arranged at discontinuous addresses and connected in a list structure using pointer-type data indicating connection relations before and after each. The same applies to the second to fifth embodiments described later.
  • the plurality of buffer units 901 are provided for each of a plurality of communication systems.
  • a plurality of buffer units 901 for each type of transmission / reception data such as a communication system that transmits / receives data related to the amount of depression of the accelerator, a communication system that transmits / receives data related to the amount of depression of the brake, and a communication system that transmits / receives data related to the operation amount of the handle Is provided.
  • a plurality of buffer units 901 are provided for each of a plurality of communication systems (that is, for each type of transmission / reception data).
  • the control units 501 of the plurality of cores 401 function as software components 601 (hereinafter simply referred to as “SWC 601”) by executing multi-core software stored in the ROM 404.
  • N SW601 (601-1 to 601-N) are provided corresponding to each core 401 (401-1 to 401-N).
  • the SWC 601 starts processing, for example, periodically (every 1 ms, every 2 ms, every 10 ms, etc.) or according to an event (switch ON / OFF, IGN ON / OFF,).
  • the SWC 601-1 of the core 401-1 which is the transmission side of transmission / reception data for inter-core communication, is managed for each communication system stored in each of the plurality of buffer units 901 when transmitting / receiving data for inter-core communication.
  • the transmission / reception data and the counter value updated according to the writing order are written in the buffer unit 901 determined by the counter value.
  • the SWC 601-1 includes a write buffer determining unit 701 and a data writing unit 702.
  • the write buffer determination unit 701 determines one buffer unit 901 to which transmission / reception data is to be written from among a plurality of buffer units 901.
  • the write buffer determination unit 701 collects the counter values stored in the respective counter units 912 of the plurality of buffer units 901 used in the communication system related to transmission / reception data as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the oldest counter value is selected from the plurality of buffer units 901. Thereafter, the write buffer determination unit 701 notifies the data write unit 702 of the selected buffer unit 901 as a write instruction 703.
  • the data writing unit 702 writes the write data 904 as transmission / reception data into the data unit 911 of the buffer unit 901 indicated by the write instruction 703 and writes the newest counter value into the counter unit 912 of the buffer unit 901.
  • the SWC 601-2 of the core 401-2 on the receiving side of the transmission / reception data for inter-core communication is managed for each communication system stored in each of the plurality of buffer units 901 when receiving the transmission / reception data by inter-core communication.
  • the transmission / reception data is read from the buffer unit 901 in which the latest transmission / reception data for each communication system determined by the counter value is stored.
  • the SWC 601-2 includes a read buffer determination unit 801 and a data read unit 802.
  • the read buffer determination unit 801 determines one buffer unit 901 that is a target for reading transmission / reception data from the plurality of buffer units 901.
  • the read buffer determination unit 801 collects the counter values stored in the counter units 912 of the plurality of buffer units 901 used in the communication system related to transmission / reception data as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the latest counter value is selected from the plurality of buffer units 901. Thereafter, the read buffer determination unit 801 notifies the data read unit 802 of the selected buffer unit 901 as a read instruction 803.
  • the data reading unit 802 reads the read data 905 as transmission / reception data from the data unit 911 of the buffer unit 901 indicated by the read instruction 803.
  • the transmission-side core 401-1 accesses the buffer unit 901 in the shared memory 405 in which the oldest transmission / reception data is stored.
  • the receiving-side core 401-2 accesses the buffer unit 901 in which the latest transmission / reception data is stored. For this reason, even if writing by the sending core 401-1 and reading by the receiving core 401-2 are performed at the same time, each accesses a different area, causing data contention without locking the processing. Communication between cores is possible.
  • the second embodiment is different from the first embodiment in that the status value indicating the use state of the buffer unit 901 is used, so that the data writing unit 702 of the transmission-side core 401 and the reception-side core 401 should Even if the data reading unit 802 accesses the same buffer unit at the same time, data competition can be avoided.
  • the vehicle system, the vehicle control system, the electronic control unit, and the functional module are the same as those in the first embodiment described above, and a description thereof will be omitted.
  • FIG. 6 shows a configuration example of software components realized by the shared memory 405 and each core 401 executing multi-core software.
  • two cores 401 perform data communication (inter-core communication) via the shared memory 405. That is, the transmitting core 401-1 writes data to the buffer unit 901 in inter-core communication via the shared memory 405, and the receiving core 401-2 reads data from the buffer unit 901 in the inter-core communication.
  • the buffer unit 901 of the shared memory 405 stores a status value indicating whether it is in use or not used.
  • the core 401 on the transmission side selects the buffer unit 901 in which the oldest counter value is stored from the buffer units 901 in which unused status values are stored, and uses the data before writing the data in the buffer unit 901.
  • An internal status value is stored, and an unused status value is stored after writing the data in the buffer unit 901.
  • the core 401 on the receiving side selects the buffer unit 901 storing the latest counter value from the buffer units 901 storing unused status values, and uses the data before reading the data from the buffer unit 901.
  • An internal status value is stored, and an unused status is stored after data is read from the buffer unit 901.
  • the shared memory 405 is provided with a plurality of buffer units 901 (901-1, 901-2,..., 901-K, K are natural numbers of 2 or more) used for data transmission / reception in inter-core communication. .
  • Each buffer unit 901 of the shared memory 405 includes a data unit 911, a counter unit 912, and a status unit 913.
  • the data part 911 and the counter part 912 have the same configuration as in the first embodiment.
  • the status part 913 stores a status value indicating the use state of the buffer part 901.
  • the value stored as the status value includes at least a value indicating that the buffer unit 901 is not used and a value indicating that the buffer unit 901 is in use.
  • the status value is implemented by a data type (Int type, Long type, Float type, Char type, Boolean type,%) That can express at least two values so that it can represent unused and in use. In this embodiment, values other than the status value indicating unused are used.
  • the SWC 601-1 of the core 401-1 on the transmission side has a write buffer determination unit 701 and a data write unit 702.
  • the write buffer determination unit 701 determines one buffer unit 901 to which transmission / reception data is to be written from among a plurality of buffer units 901 in which unused status values are stored.
  • the write buffer determination unit 701 collects the counter values stored in the respective counter units 912 of the plurality of buffer units 901 used in the communication system related to transmission / reception data as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the oldest counter value is selected from the plurality of buffer units 901. Next, the status value is confirmed with reference to the status part 913 of the selected buffer part 901. When the status value is unused, the write buffer determination unit 701 notifies the data write unit 702 of the selected buffer unit 901 as a write instruction 703.
  • the buffer unit 901 that is the next older than the counter value of the selected buffer unit 901 is selected and the status unit 913 is confirmed again. This operation is repeated until the status value becomes unused, and then a write instruction 703 is notified.
  • the data writing unit 702 writes the status value being used to the status unit 913 of the buffer unit 901 indicated by the write instruction 703.
  • write data 904 as transmission / reception data is written to the data portion 911 of the buffer unit 901 indicated by the write instruction 703 and the latest counter value is written to the counter unit 912 of the buffer unit 901.
  • an unused status value is written in the status section 913 of the buffer section 901 indicated by the write instruction 703.
  • the SWC 601-2 of the core 401-2 on the receiving side has a read buffer determination unit 801 and a data read unit 802.
  • the read buffer determination unit 801 determines one buffer unit 901 from which transmission / reception data is to be read from among a plurality of buffer units 901 in which unused status values are stored.
  • the read buffer determination unit 801 collects the counter values stored in the counter units 912 of the plurality of buffer units 901 used in the communication system related to transmission / reception data as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the latest counter value is selected from the plurality of buffer units 901. Next, the status value is confirmed with reference to the status part 913 of the selected buffer part 901. When the status value is not used, the read buffer determination unit 801 notifies the data read unit 802 of the selected buffer unit 901 as a read instruction 803.
  • the buffer unit 901 that is the next older than the counter value of the selected buffer unit 901 is selected and the status unit 913 is confirmed again. This operation is repeated until the status value becomes unused, and then a read instruction 803 is notified.
  • the data reading unit 802 writes the status value being used to the status unit 913 of the buffer unit 901 indicated by the read instruction 803.
  • read data 905 as transmission / reception data is read from the data portion 911 of the buffer unit 901 indicated by the read instruction 803.
  • an unused status value is written in the status section 913 of the buffer section 901 indicated by the read instruction 803.
  • an exclusive process for avoiding access to the buffer unit being used is performed using the status value stored in the buffer unit 901. Therefore, for example, when a plurality of buffer units 901 related to one communication system are used in multitask processing in one core 401 or parallel processing in a plurality of cores 401, one task or one per buffer unit is used. While other cores are accessing, other tasks and other cores can be prevented from accessing.
  • the third embodiment differs from the first embodiment in that a memory failure determination unit 704 is provided, so that even if there is a buffer unit 901 that has become unusable due to a part of the memory failure, the buffer unit 901 It is a point that communication can be continued by removing.
  • the vehicle system, the vehicle control system, the electronic control unit, and the functional module are the same as those in the first embodiment described above, and thus the description thereof is omitted.
  • FIG. 7 shows a configuration example of software components realized by the shared memory 405 and each core 401 executing multi-core software.
  • two cores 401 perform data communication (inter-core communication) via the shared memory 405. That is, the transmitting core 401-1 writes data to the buffer unit 901 in inter-core communication via the shared memory 405, and the receiving core 401-2 reads data from the buffer unit 901 in the inter-core communication.
  • the core 401-1 on the transmission side confirms whether or not the buffer unit 901 has failed, selects the buffer unit 901 with the oldest counter value set from the buffer units 901 without failure, and The data and the latest counter value are written in the buffer unit 901.
  • the core 401-2 on the receiving side confirms whether or not the buffer unit 901 has failed, selects the buffer unit 901 in which the latest counter value is stored from the buffer units 901 having no failure, and selects the buffer unit 901 from the buffer unit 901. Read data.
  • the shared memory 405 has the same configuration as that of the first embodiment.
  • the SWC 601-1 of the core 401-1 on the transmission side has a write buffer determination unit 701, a data write unit 702, and a memory failure determination unit 704.
  • the memory failure determination unit 704 detects that the buffer unit 901 has failed by the failure detection function.
  • the failure detection function for example, an ECC (Error Check and Correct memory) circuit or a BIST (Built-in Self Test) circuit can be used to detect a memory failure.
  • the memory failure determination unit 704 receives failure monitoring information 908 used for detecting these memory failures from the shared memory 405. When a memory failure is detected, the memory failure determination unit 704 notifies the write buffer determination unit 701 of failure buffer information 705 indicating the failed buffer unit 901.
  • the write buffer determination unit 701 determines one buffer unit 901 to which transmission / reception data is to be written from among a plurality of buffer units 901 excluding the failed buffer unit 901 indicated in the failure buffer information 705. In this embodiment, the write buffer determination unit 701 excludes the failed buffer unit 901 indicated by the failure buffer information 705 from the plurality of buffer units 901 used in the communication system related to transmission / reception data. The counter values stored in the respective counter units 912 of the remaining buffer units 901 are collected as buffer information 907. Then, the buffer unit 901 having the counter unit 912 in which the oldest counter value is stored is selected from the plurality of buffer units 901 that have collected the buffer information 907. Thereafter, the write buffer determination unit 701 notifies the data write unit 702 of the selected buffer unit 901 as a write instruction 703.
  • the data writing unit 702 writes the write data 904 as transmission / reception data into the data unit 911 of the buffer unit 901 indicated by the write instruction 703 and writes the newest counter value into the counter unit 912 of the buffer unit 901.
  • the SWC 601-2 of the core 401-2 on the receiving side has a read buffer determination unit 801, a data read unit 802, and a memory failure determination unit 804.
  • the memory failure determination unit 804 detects that the buffer unit 901 has failed by the failure detection function.
  • the failure detection function for example, an ECC (Error Check and Correct memory) circuit or a BIST (Built-in Self Test) circuit can be used to detect a memory failure.
  • the memory failure determination unit 804 receives failure monitoring information 908 used for detecting these memory failures from the shared memory 405. When the memory failure determination unit 804 detects a memory failure, the memory failure determination unit 804 notifies the read buffer determination unit 801 of failure buffer information 805 indicating the failed buffer unit 901.
  • the read buffer determination unit 801 determines one buffer unit 901 that is a target for reading transmission / reception data from among a plurality of buffer units 901 excluding the failed buffer unit 901 indicated in the failure buffer information 805. In this embodiment, the read buffer determination unit 801 excludes the failed buffer unit 901 indicated by the failure buffer information 805 from the plurality of buffer units 901 used in the communication system related to transmission / reception data. The counter values stored in the respective counter units 912 of the remaining buffer units 901 are collected as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the newest counter value is selected from the plurality of buffer units 901 that have collected the buffer information 907. Thereafter, the read buffer determination unit 801 notifies the data read unit 802 of the selected buffer unit 901 as a read instruction 803.
  • the data reading unit 802 reads the read data 905 as transmission / reception data from the data unit 911 of the buffer unit 901 indicated by the read instruction 803.
  • the fourth embodiment is different from the first embodiment in that a communication identifier for identifying a communication system is stored in the buffer unit 901, so that it is not necessary to provide a plurality of buffer units for each of a plurality of communication systems.
  • the intercore communication without waiting time can be realized by using a small number of buffer units.
  • the vehicle system, the vehicle control system, the electronic control unit, and the functional module are the same as those in the first embodiment described above, and thus the description thereof is omitted.
  • FIG. 8 shows a configuration example of software components realized by the shared memory 405 and each core 401 executing multi-core software.
  • four cores 401 perform data communication (inter-core communication) via the shared memory 405. That is, the transmitting core 401-1 writes data to the buffer unit 901 in inter-core communication via the shared memory 405, and the receiving core 401-2 reads data from the buffer unit 901 in the inter-core communication.
  • the transmitting-side core 401-3 writes data to the buffer unit 901 in inter-core communication via the shared memory 405, and the receiving-side core 401-4 reads data from the buffer unit 901 in the inter-core communication.
  • the buffer unit 901 stores a communication identifier that uniquely identifies a communication system.
  • One communication identifier is used for inter-core communication between the core 401-1 and the core 401-2, and other communication different from the one communication identifier is used for inter-core communication between the core 401-3 and the core 401-4. Use identifiers.
  • the buffer unit 901 stores a communication identifier (for example, communication identifier A) of a communication system related to the inter-core communication.
  • the buffer unit 901 in which the oldest counter value is set is selected, and the data, the newest counter value in the communication system, and the communication identifier A of the communication system are written in the buffer unit 901.
  • the receiving core 401-2 receives the most recent counter from the buffer unit 901 in which the communication identifier A of the communication system related to the inter-core communication is stored.
  • a buffer unit 901 in which a value is set is selected, and data is read from the buffer unit.
  • a buffer unit in which a communication identifier (for example, communication identifier B) of a communication system related to the communication between the cores is stored
  • the buffer unit 901 in which the oldest counter value is set is selected from 901, and the data, the newest counter value in the communication system, and the communication identifier B of the communication system are written in the buffer unit 901.
  • the receiving-side core 401-4 receives the latest counter from the buffer unit 901 in which the communication identifier B of the communication system related to the inter-core communication is stored.
  • a buffer unit 901 in which a value is set is selected, and data is read from the buffer unit.
  • Each core 401 has communication identification information 1001.
  • FIG. 9 shows an example of a table storing communication identification information 1001 (1001-1, 1001-2, 1001-3,).
  • Each core 401 refers to the communication identification information 1001 for transmission / reception data of inter-core communication, and acquires a communication identifier and a data type used in a communication system related to the transmission / reception data.
  • the communication identification information 1001 includes a communication identifier 1002, a sender name 1003, a receiver name 1004, a data type 1005, and a label name 1006.
  • the communication identification information 1001 may include information other than these.
  • the communication identifier 1002 is data represented by numbers, characters, symbols, or a combination thereof, and a value that uniquely identifies the communication system is set.
  • the sender name 1003 is data represented by numbers, letters, symbols, or combinations thereof, and indicates the SWC 601 on the transmission side.
  • the recipient name 1004 is data represented by numbers, letters, symbols, or a combination thereof, and indicates the receiving side SWC 601 and the like.
  • a data type 1005 indicates a data type of transmission / reception data transmitted / received in the communication system identified by the communication identifier 1002.
  • the data type 1005 is a value representing a data type capable of declaring software variables, such as various data types (Int type, Long type, Float type, Char type, Boolean type, etc. Or arrays, structures, pointer types, and the like. Is set.
  • the label name 1006 is data represented by numbers, characters, symbols, or a combination thereof, and adds information related to the communication identification information 1001. In this embodiment, the label name 1006 represents, for example, the accelerator depression amount, the brake depression amount, the steering operation amount, and the like, and corresponds to the communication identifier 1002 on a one-to-one basis.
  • Each communication identification information 1001 needs to be a unique combination with different communication identifiers, and the communication identifier 1002 is different, but there must be no communication identification information with the same other information.
  • each core 401 extracts communication identification information 1001 including a label name 1006 related to the accelerator depression amount from the table when data relating to the accelerator depression amount is transmitted / received by inter-core communication, and the extracted communication identification information 1001 has the extracted information. Data is transmitted and received using the communication identifier 1002 and the data type 1005.
  • the shared memory 405 is provided with a plurality of buffer units 901 (901-1, 901-2,..., 901-K, K are natural numbers of 2 or more) used for data transmission / reception in inter-core communication. .
  • the plurality of buffer units 901 are shared by a plurality of communication systems.
  • Each buffer unit 901 of the shared memory 405 includes a data unit 911, a counter unit 912, and an identification unit 914.
  • the data part 911 and the counter part 912 have the same configuration as in the first embodiment.
  • the identification unit 914 stores the above-described communication identifier.
  • the SWC 601-1 of the core 401-1 on the transmission side and the SWC 601-3 of the core 401-3 have a write buffer determination unit 701 and a data write unit 702.
  • the write buffer determination unit 701 determines one buffer unit 901 to which transmission / reception data is to be written from among a plurality of buffer units 901 whose communication identifiers for identifying communication systems related to transmission / reception data are stored in the identification unit 914. .
  • the write buffer determination unit 701 extracts a plurality of buffer units 901 in which communication identifiers for identifying communication systems related to transmission / reception data are stored in the identification unit 914.
  • the counter values stored in the respective counter units 912 of the extracted buffer unit 901 are collected as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the oldest counter value is selected from the plurality of buffer units 901. Thereafter, the write buffer determination unit 701 notifies the data write unit 702 of the selected buffer unit 901 as a write instruction 703.
  • the data writing unit 702 writes the write data 904 as transmission / reception data into the data unit 911 of the buffer unit 901 indicated by the write instruction 703 and writes the newest counter value into the counter unit 912 of the buffer unit 901.
  • the SWC 601-2 of the core 401-2 on the receiving side and the SWC 601-4 of the core 401-4 have a read buffer determining unit 801 and a data reading unit 802.
  • the read buffer determination unit 801 determines one buffer unit 901 that is a target for reading transmission / reception data from among a plurality of buffer units 901 in which a communication identifier for identifying a communication system related to transmission / reception data is stored in the identification unit 914. .
  • the read buffer determination unit 801 extracts a plurality of buffer units 901 in which communication identifiers for identifying communication systems related to transmission / reception data are stored in the identification unit 914.
  • the counter values stored in the respective counter units 912 of the extracted buffer unit 901 are collected as buffer information 907. Then, the buffer unit 901 having the counter unit 912 storing the latest counter value is selected from the plurality of buffer units 901. Thereafter, the read buffer determination unit 801 notifies the data read unit 802 of the selected buffer unit 901 as a read instruction 803.
  • the data reading unit 802 reads the read data 905 as transmission / reception data from the data unit 911 of the buffer unit 901 indicated by the read instruction 803.
  • the communication system is identified by the communication identifier, and the communication identifier is written together with the data in the buffer unit. Therefore, by acquiring the communication identifier from the buffer unit, which communication system the data in the buffer unit is the data of Can be easily understood.
  • the same buffer unit can be used in a plurality of communication systems, and communication between the cores without waiting for communication can be performed by using a smaller number of buffer units (memory areas).
  • the fifth embodiment is different from the first embodiment in that a plurality of data write sections can be avoided from being written simultaneously by providing a write control section.
  • the vehicle system, the vehicle control system, the electronic control unit, and the functional module are the same as those in the first embodiment described above, and thus the description thereof is omitted.
  • FIG. 10 shows a configuration example of software components realized by the shared memory 405 and each core 401 executing multi-core software.
  • three cores 401 perform data communication (inter-core communication) via the shared memory 405. That is, the transmitting-side core 401-1 writes data to the buffer unit 901 in the inter-core communication via the shared memory 405, and the receiving-side core 401-2 and core 401-4 perform the buffer unit 901 in the inter-core communication. Read data from.
  • the sending core 401-1 executes multitask processing, and two software components (SWC) 601-1-1 and 601-1-2 are operating.
  • the two SWCs 601-1-1 and 601-1-2 perform inter-core communication of the same communication system with the cores 401-2 and 401-4.
  • the SWC 601-1-1 and SWC 601-1-2 on the transmission side are the oldest among the buffer units 901 in which communication identifiers of communication systems related to the inter-core communication are stored.
  • the buffer unit 901 in which the counter value is set is selected, and data, the latest counter value in the communication system, and the communication identifier of the communication system are written in the buffer unit 901.
  • the receiving-side cores 401-2 and 401-4 receive data through inter-core communication with the core 401-1
  • the receiving-side cores 401-2 and 401-4 store the communication identifier of the communication system related to the inter-core communication from the buffer unit 901.
  • the buffer unit 901 in which the latest counter value is set is selected, and data is read from the buffer unit.
  • the transmission side core 401-1 When the transmission side core 401-1 generates a plurality of data writes to the buffer unit 901 related to one communication system in the multitask processing of the SWC 601-1-1 and the SWC 601-1-2, the data is written simultaneously. Control contention so that nothing happens.
  • the shared memory 405 has the same configuration as that of the fourth embodiment.
  • the transmission-side core 401-1 has SWC 601-1-1 and SWC 601-1-2, and a write control unit 1101.
  • the write control unit 1101 allows the data writing unit 702 of the SWC 601-1-1 and the data writing unit 702 of the SWC 601-1-2 to simultaneously write transmission / reception data related to one communication system to the buffer unit 901 of the shared memory 405. In order to control (contention control) so that there is no data, write permission is exclusively transmitted to each data writing unit 702.
  • the write control unit 1101 transmits a write permission 1102 to the write buffer determination unit 701 of the SWC 601-1-1 and SWC 601-1-2 at a predetermined timing.
  • the write control unit 1101 controls competition between two SWCs 601-1-1 and SWC601-1-2 that operate on one core 401-1, but there are other differences.
  • the competition control of the data writing unit 702 of the SWC 601 of the core 401 may be performed.
  • the SWC 601-1-1 and the SWC 601-1-2 of the transmission-side core 401-1 have a write buffer determination unit 701 and a data write unit 702.
  • the write buffer determination unit 701 receives the transmission / reception data from the plurality of buffer units 901 in which the communication identifier for identifying the communication system related to the transmission / reception data is stored in the identification unit 914.
  • One buffer unit 901 to be written is determined.
  • the write buffer determination unit 701 stores a plurality of buffer units 901 in which communication identifiers for identifying communication systems related to transmission / reception data are stored in the identification unit 914.
  • the extracted counter values stored in the respective counter units 912 of the buffer unit 901 are collected as buffer information 907.
  • the buffer unit 901 having the counter unit 912 storing the oldest counter value is selected from the plurality of buffer units 901.
  • the write buffer determination unit 701 notifies the data write unit 702 of the selected buffer unit 901 as a write instruction 703.
  • the data writing unit 702 writes the write data 904 as transmission / reception data into the data unit 911 of the buffer unit 901 indicated by the write instruction 703 and writes the newest counter value into the counter unit 912 of the buffer unit 901.
  • the core 401-2 and the core 401-4 on the receiving side have the same configuration as the core 401-2 of the fourth embodiment.
  • the write control unit by providing the write control unit, it is possible to prevent a plurality of data write units from simultaneously writing data to the same buffer unit.
  • SWC 701 ... Write buffer determination unit, 702 ... Data write unit, 703 ... Write instruction, 704 ... Memory Failure determination unit, 705 ... failure buffer information, 801 ... read buffer determination unit, 802 ... data read unit, 803 ... Read instruction, 804... Memory failure determination unit, 805... Failure buffer information, 901... Buffer unit, 904 .. write data, 905.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Small-Scale Networks (AREA)

Abstract

本発明は、並列処理を行う複数のコア間の通信における遅延を抑制する技術を提供する。本発明は、車両制御システム２のＥＣＵ３０２は、複数のコア４０１と、共有メモリ４０５とを有している。送信側のコア４０１－１は、コア間通信でデータを送信するとき、共有メモリ４０５に設けられた複数のバッファ部９０１にそれぞれ格納されている通信系統毎に管理されるカウンタ値により定まるバッファ部９０１に、該データと書き込み順序に応じて更新されたカウンタ値とを書き込む。受信側のコア４０１－２は、コア間通信でデータを受信するとき、複数のバッファ部９０１にそれぞれ格納されているカウンタ値により定まる、通信系統毎の最も新しいデータが格納されているバッファ部９０１からデータを読み出す。

Description

処理装置
　本発明は、複数のコアにより並列処理を行う処理装置のコア間通信の技術に関する。
　自動車等の車両の各部の制御を行う車両制御装置に用いられる処理装置として、複数のコアにより並列処理を行うマルチコアマイコンの活用が進んでいる。マルチコアマイコンでは、複数のコアにおいてそれぞれ実行される複数のソフトウェアが同じデータを共有したり、複数のソフトウェアの間でデータを同期させたりすることが求められる。データの共有や同期を実現するために、複数のコア間で相互に通信を行うことが必要となる。複数のコア間の通信をコア間通信という。
　マルチコアマイコンでは、並列動作する複数のコアが、各コアの扱うデータを相互に共有したり同期したりしながら動作することにより、全体として１つのコアで動作するのと同等の一貫した制御が可能となる。
　コア間通信の例として、複数のコアが共有するメモリ領域（共有メモリ領域）を設けておき、データを提供する側のコアが共有メモリ領域にデータを格納し、そのデータを利用する側のコアがその共有メモリ領域を参照してデータを取得するといった処理が行われる。複数のコアがそれぞれ独自のタイミングで共有メモリ領域にデータを書き込んだり、その共有メモリ領域のデータを読み出したりする場合、複数のコアによる同じ共有メモリ領域への同時アクセスが起こることがある。同時アクセスにはデータ競合の問題がある。データ競合によって、共有メモリ領域上のデータを破損したり、意図するタイミングとは異なるタイミングで書き込まれたデータを取得して車両の制御に使用したりしてしまう可能性がある。同一のコア内で複数のソフトウェアが動作するのであれば、各ソフトウェアは割込み禁止機能を用いて、意図しないタイミングでデータが書き換えられるのを防止することができる。しかし、割り込み禁止は複数のコアにわたって機能しない。
　コア間でのデータ競合を避けるために同時アクセスを禁止する排他処理のひとつとしてスピンロックというアルゴリズムがある。スピンロックは、アクセス許可を得たことを示すフラグを用意し、各コアは、ある共有メモリ領域にアクセスする前に、その共有メモリ領域のフラグを取得する（ロック取得という）。ロック取得したコアは、対象の共有メモリ領域に対するデータの書き込み処理、あるいは、当該共有メモリ領域からのデータの読み出しの処理を実行する。そして、その処理を終えた後に共有メモリ領域のフラグを解放する（ロック解放という）。ロック取得ができなかったコアはロック取得ができるまでループ処理により待機する。このスピンロックのアルゴリズムを用いれば、あるコアが共有メモリ領域にアクセスしている最中に他のコアがその共有メモリにアクセスするというデータ競合を回避することができる。しかし、スピンロックのアルゴリズムを用いると、コアは、ロック取得ができないときにロック取得ができるまでループ処理で待機するので、その間は、当該共有メモリ領域にアクセスすることができない。そのため、そのコアにおける車両制御が遅れてしまうという問題がある。
　特許文献１には、共有メモリにＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）を設け、複数のクライアントプロセスがそれぞれを識別する識別子をデータとともにＦＩＦＯに書き込み、ＦＩＦＯの読み出し側では読み出した識別子に応じてデータを振り分ける技術が開示されている。
特開２００７－０５２６６８号公報
　しかしながら、特許文献１の技術においては、ＦＩＦＯの書き込み側においても、読み出し側においても、複数のコアが同時にアクセスすることはできない。そのため、ＦＩＦＯへの多数のアクセス要求が集中して発生した場合に処理の遅延が発生するおそれがある。
　本発明の目的は、並列処理を行う複数のコア間の通信における遅延を抑制する技術を提供することである。
　本発明の一態様による処理装置は、複数のコアが並列処理を実行し、前記複数のコアにより、それぞれ別個の通信として区別される複数の通信系統のコア間通信を行う処理装置であって、前記複数のコアが同時にアクセス可能であり、前記コア間通信に利用可能な複数のバッファ部が設けられる共有メモリと、前記共有メモリを介するコア間通信において前記バッファ部にデータを書き込む送信コアと、前記コア間通信において前記バッファ部からデータを読み出す受信コアと、を有し、前記送信コアは、前記コア間通信でデータを送信するとき、前記複数のバッファ部にそれぞれ格納されている前記通信系統毎に管理されるカウンタ値により定まる前記バッファ部に、該データと書き込み順序に応じて更新されたカウンタ値とを書き込み、前記受信コアは、前記コア間通信でデータを受信するとき、前記複数のバッファ部にそれぞれ格納されている前記カウンタ値により定まる、前記通信系統毎の最も新しいデータが格納されているバッファ部からデータを読み出す。
　上記問題に対して、本発明は共有メモリにバッファ部を設け、カウントアップによりデータを書き込むバッファ部とデータを読み出すバッファとを切り替えることで解決する。
　データを書き込む送信コアは、バッファ部に格納されたカウンタ値を基に、古いデータが格納されているバッファ部にデータを上書きし、データを読み出す受信コアは、カウンタ値を基に最も新しいデータが格納されているバッファ部からデータを読み出す。このようにカウンタ値を用いることで、ＦＩＦＯの読み出し待ちやスピンロックのような通信待機が発生しない。
　また、通信識別子を用いることで、複数の通信系統においてバッファ部を共有することが可能となる。
　本発明によれば、通信待機による制御の遅延が無くなる。また、複数の通信系統においてバッファ部を共有することで、バッファ部として必要なメモリ量を削減することができる。
実施例１における車両システムの構成を表した図である。 実施例１における車両制御システムの構成を表した図である。 実施例１におけるＥＣＵのＨ／Ｗ構成を表した図である。 実施例１におけるＥＣＵの機能モジュール構成を表した図である。 実施例１における各コアとコア間通信用のバッファ部の関係を表した図である。 実施例２における各コアとコア間通信用のバッファ部の関係を表した図である。 実施例３における各コアとコア間通信用のバッファ部の関係を表した図である。 実施例４における各コアとコア間通信用のバッファ部の関係を表した図である。 通信識別情報の一例を示す図である。 実施例５における各コアとコア間通信用のバッファ部の関係を表した図である。
　以下、本発明の実施例について説明する。ここでは本発明を適用する好適例である車両システムについて説明している。しかし、本発明がこれら実施例に限定されることはなく、車両システム以外への適用を妨げるものではない。
　以下に、第１の実施例について、図１～図５を参照して説明する。
　＜車両システムの構成＞
  図１は本実施例の車両制御システムを有する車両システム構成例を示している。
　図１に示すように、自動車に搭載される車両システム１は、車両制御システム２と、通信装置３と、他の車両制御システム４と、駆動装置５と、認識装置６と、出力装置７と、入力装置８と、通知装置９と、を有している。
　車両制御システム２は、車載ネットワークおよび複数の電子制御ユニット（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ等）を有している。車両制御システム２は、通信装置３、他の車両制御システム４、駆動装置５、認識装置６、出力装置７、入力装置８および通知装置９と接続され、それぞれと制御信号や各種情報の送受信を行う。車両制御システム２の構成については後述する。
　通信装置３は、車両制御システム２と車両システム１の外部との間の通信に用いられる。通信装置３は、車両システム１の外部と無線通信を行い、インフラや他車の情報を取得したり、自車に関する情報を外部に送信したりする。無線通信として、例えば移動体通信や公衆無線ＬＡＮ通信、車両間通信等が用いられる。また、通信装置３は、診断端子（ＯＢＤ：Ｏｎ－ｂｏａｒｄ　ｄｉａｇｎｏｓｔｉｃｓ）やＥｔｈｅｒｎｅｔ端子、外部記録媒体（例えばＵＳＢメモリ、ＳＤカード、等）を接続する端子などを有し、これら端子に外部装置が接続されて有線通信を行う。「Ｅｔｈｅｒｎｅｔ」は登録商標である。
　他の車両制御システム４は、例えば上記車両制御システム２と同一または異なる通信プロトコルを用いた車載ネットワークおよび電子制御ユニット等により構成される。
　駆動装置５は、車両制御システム２の制御に従い、車両運動を制御する機械および電気装置（例えばエンジン、トランスミッション、ホイール、ブレーキ、操舵装置等）の駆動を行うアクチュエータ等である。
　認識装置６は、外界から入力される情報を取得し、外界認識情報を生成する。認識装置６は、例えばカメラ、レーダ、ＬＩＤＡＲ（Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ、または、Ｌａｓｅｒ　Ｉｍａｇｉｎｇ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）、超音波センサなどの外界センサ、および、車両システム１の状態（運動状態、位置情報、等）を認識する力学系センサ（加速度、車軸回転数、ＧＰＳ：Ｇｌｏｂａｌ　Ｐｏｓｉｔｉｏｎｉｎｇ　Ｓｙｓｔｅｍ）等である。
　出力装置７は、車両制御システム２から送出されるデータを受信し、メッセージ情報（例えば映像、音）など必要な情報を表示または出力する。出力装置７は、例えば液晶ディスプレイ、警告灯、スピーカ等である。
　入力装置８は、ユーザによる操作に応じた入力信号を生成する。入力装置８は、入力信号を車両制御システム２に送信する。入力装置８は、例えばステアリング、ペダル、ボタン、レバー、タッチパネル等である。
　通知装置９は、外部に対して車両の状態等を通知する。通知装置９は、例えばランプ、ＬＥＤ、スピーカ等である。
　＜車両制御システムの構成＞
  図２は、車両制御システム２のハードウェアの構成例を示している。
　図２に示すように、車両制御システム２は、ネットワークリンク３０１と、複数の電子制御ユニット３０２と、ゲートウェイ３０３と、を有している。
　ネットワークリンク３０１は、車載ネットワークであって、複数の電子制御ユニット３０２およびゲートウェイ３０３を接続する。ネットワークリンク３０１は、例えばＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）やＣＡＮＦＤ（ＣＡＮ　ｗｉｔｈ　Ｆｌｅｘｉｂｌｅ　Ｄａｔａ－ｒａｔｅ）、Ｅｔｈｅｒｎｅｔ等で構成される。
　電子制御ユニット３０２（以下単に「ＥＣＵ３０２」という）は、ネットワークリンク３０１に接続される。複数のＥＣＵ３０２のうちの一部のＥＣＵ３０２は、駆動装置５や認識装置６等が接続されており、ネットワークリンク３０１から受信したデータに基づいて駆動装置５に制御信号を出力したり、認識装置６から取得した認識情報をネットワークリンク３０１に出力したりする。また、他の一部のＥＣＵ３０２は、ゲートウェイ機能を有しており、他のネットワークリンクＮＬ（専用線含む）に接続されている。ＥＣＵ３０２の構成については後述する。
　ゲートウェイ３０３（以下、単に「ＧＷ３０３」という）は、ネットワークリンク３０１と他のネットワークリンクＮＬとを相互に接続し、一方のネットワークリンクから他方のネットワークリンクに、必要に応じてプロトコル変換して、データを中継する。ＧＷ３０３は、電子制御ユニットとして機能してもよい。
　図２には、接続形態（ネットワークトポロジ）の一例として、２つのネットワークリンクに複数のＥＣＵ３０２が接続されているバス型の構成を示している。これ以外にも、複数のＥＣＵ３０２が直接ＧＷ３０３に接続されるスター型や、複数のＥＣＵ３０２がリング状に接続されているリング型、それぞれの型が混在し複数のネットワークにより構成される混在型、等であってもよい。
　＜電子制御ユニット（ＥＣＵ）の構成＞
  図３は、ＥＣＵ３０２の構成例を示している。なお、ＧＷ３０３も同様の構成を有している。
　ＥＣＵ３０２は、処理装置としての複数のコア４０１と、複数のローカルメモリ４０２と、タイマ４０３と、ＲＯＭ４０４と、共有メモリ４０５と、通信部４０６と、外部メモリ４０７と、内部バス４０８と、を有している。
　コア４０１は、演算素子およびレジスタやキャッシュ等の記憶素子を有するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサにより構成される。
本実施例において、コア４０１はＮ個（４０１－１～４０１－Ｎ、Ｎは２以上の自然数）設けられている。複数のコア４０１は並列処理を実行し、複数のコア４０１により、それぞれ別個の通信として区別される複数の通信系統のコア間通信を行う。
　ローカルメモリ４０２は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で構成されており、揮発性のデータを格納する。本実施例において、それぞれのコア４０１（４０１－１～４０１－Ｎ）に対応して、ローカルメモリ４０２はＮ個（４０２－１～４０２－Ｎ）設けられている。各ローカルメモリ４０２は、対応するコア４０１のみアクセス可能である。
　タイマ４０３は、計時機能を有しており、時間に係る各種制御において用いられる。
　ＲＯＭ４０４は、ソフトウェアおよび不揮発性のデータを格納する。
　共有メモリ４０５は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で構成されており、揮発性のデータを格納する。共有メモリ４０５は、内部バス４０８に接続されており、複数のコア４０１が同時にアクセス可能である。共有メモリ４０５には、コア間通信に利用可能な複数のバッファ部９０１が設けられる。共有メモリ４０５の構成については後述する。
　通信部４０６は、ＥＣＵ３０２の外部との入出力インターフェースである。通信部４０６は、ネットワークリンク３０１に接続されている。また、通信部４０６は、駆動装置５や認識装置６等が接続されており、これらとの間で制御信号や認識情報等の送受信を行う。
　外部メモリ４０７は、電源遮断後もデータを保持可能な不揮発性の記憶装置で構成されている。外部メモリ４０７は、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ－Ｏｎｌｙ　Ｍｅｍｏｒｙ）やＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）やＨＤＤ（ＨａｒｄＤｉｓｃＤｒｉｖｅ）等である。
　内部バス４０８は、複数のコア４０１、タイマ４０３、ＲＯＭ４０４、共有メモリ４０５および通信部４０６および外部メモリ４０７が接続されており、内部バス４０８を用いてＥＣＵ３０２内部での通信が行われる。複数のコア４０１は、内部バス４０８を介して共有メモリ４０５にアクセスする。
　本実施例において、ＥＣＵ３０２の複数のコア４０１、複数のローカルメモリ４０２、タイマ４０３、ＲＯＭ４０４、共有メモリ４０５、通信部４０６および内部バス４０８は、１つの車両制御用のマルチコアマイコンで構成されている。マルチコアマイコンは、ＥＣＵ３０２を構成することにより車両の状態および制御指示に基づいて車両を制御する。
  小さい遅延で複数の制御を並行して行うことが要求される車両制御用のマルチコアマイコンにおいて複数の通信系統によるコア間通信を並行して行い、遅延を抑制することができる。マルチコアマイコンを採用することで、ＥＣＵ３０２をコンパクトに構成することができる。または、ＥＣＵ３０２は、ＣＰＵや各種メモリ、タイマモジュール、通信モジュールなどの別個の集積回路等を組み合わせて構成されていてもよい。
　＜機能モジュールの構成＞
  図４は、コア４０１の動作によって実現される機能モジュールの構成例を示している。
　図４に示すように、コア４０１は、制御部５０１と、通信管理部５０２と、時間管理部５０３と、データテーブル５０４と、バッファ５０５と、して機能する。
　制御部５０１は、通信部４０６から取得したデータの解析や、機能モジュール全体の制御を司る。
　通信管理部５０２は、通信部４０６の動作および状態を管理し、内部バス４０８を介して通信部４０６に指示を行う。
　時間管理部５０３は、タイマ４０３を管理し、時間に関する情報取得や制御を行う。
　データテーブル５０４は、車両制御に必要な情報を保持する。
　バッファ５０５は、一時的にデータを格納する。
　図４に示す機能モジュールは、コア４０１上の動作概念を示したものである。コア４０１は、動作時に必要な情報はＲＯＭ４０４および共有メモリ４０５から適宜読み出しを行い、またはＲＯＭ４０４および共有メモリ４０５に適宜書き込みを行い動作する。また、コア４０１は、ローカルメモリ４０２を一時的なデータ格納場所として利用する。
　＜共有メモリおよびソフトウェアコンポーネントの構成＞
  図５は、共有メモリ４０５および各コア４０１がマルチコア用ソフトウェアを実行することにより実現されるソフトウェアコンポーネントの構成例を示している。
　図５においては、２つのコア４０１が共有メモリ４０５を介してデータ通信（コア間通信）を行う。すなわち、送信側のコア４０１－１（送信コア）が、共有メモリ４０５を介するコア間通信において後述するバッファ部９０１にデータを書き込み、受信側のコア４０１－２（受信コア）が、該コア間通信においてバッファ部９０１からデータを読み出す。このようなコア間通信には、それぞれ別個の通信として区別される複数の通信系統がある。通信系統は、例えば、コア間通信で送受信されるデータの種別毎に設けることができる。データの種別は、自動車の車両制御の例では、アクセルの踏み込み量、ブレーキの踏み込み量、ハンドルの操作量などであり、車両制御の制御項目とも言える。データの種別毎、すなわち制御項目毎に通信系統が設けられる。
　まず、共有メモリ４０５の構成について説明する。
　共有メモリ４０５には、コア間通信においてデータの送受信に用いられる複数のバッファ部９０１（９０１－１、９０１－２、・・・、９０１－Ｋ、Ｋは２以上の自然数）が設けられている。
　共有メモリ４０５の各バッファ部９０１は、データ部９１１と、カウンタ部９１２とを有している。
　データ部９１１は、コア間で共有または同期するために送受信されるデータ（以下、単に「送受信データ」という）が格納される領域である。データ部９１１は、各種データ型（Ｉｎｔ型、Ｌｏｎｇ型、Ｆｌｏａｔ型、Ｃｈａｒ型、Ｂｏｏｌｅａｎ型、・・・）又は配列や構造体、ポインタ型の送受信データが格納される。
　カウンタ部９１２は、データ部９１１に格納されている送受信データの新旧の順序関係を表すカウンタ値が格納される領域である。カウンタ部９１２には、例えば、順序を示す数字（１，２，３，４、・・・）が各種データ型（Ｉｎｔ型、Ｌｏｎｇ型、Ｆｌｏａｔ型、Ｃｈａｒ型、Ｂｏｏｌｅａｎ型、・・・）で格納される。カウンタ値は、順序関係を表すものであればよく、文字列（例えば、ｆｉｒｓｔ、ｓｅｃｏｎｄ、ｔｈｉｒｄ、・・・）等で順序関係を表現してもかまわない。
　複数のバッファ部９０１は、連続した番地に並べて配置されていてもよい。または、不連続な番地に配置され、それぞれの前後の接続関係を示すポインタ型のデータを用いたリスト構造で接続されていてもよい。後述する第２の実施例～第５の実施例においても同様である。
　本実施例において、複数のバッファ部９０１は、複数の通信系統毎に設けられている。例えば、アクセルの踏み込み量に関するデータを送受信する通信系統、ブレーキの踏み込み量に関するデータを送受信する通信系統、ハンドルの操作量に関するデータを送受信する通信系統など、送受信データの種別毎に複数のバッファ部９０１が設けられている。後述する第２の実施例および第３の実施例においても同様に、複数の通信系統毎（すなわち、送受信データの種別毎）に複数のバッファ部９０１が設けられている。
　次に、ソフトウェアコンポーネントについて説明する。
　複数のコア４０１の制御部５０１は、ＲＯＭ４０４に格納されているマルチコア用ソフトウェアを実行することによりソフトウェアコンポーネント６０１（以下、単に「ＳＷＣ６０１」という）として機能する。それぞれのコア４０１（４０１－１～４０１－Ｎ）に対応して、ＳＷＣ６０１はＮ個（６０１－１～６０１－Ｎ）設けられている。ＳＷＣ６０１は、例えば周期的（１ｍｓ毎、２ｍｓ毎、１０ｍｓ毎・・・）または、イベント（スイッチＯＮ／ＯＦＦ、ＩＧＮ　ＯＮ／ＯＦＦ、・・・）に応じて処理を開始する。
　コア間通信の送受信データの送信側となるコア４０１－１のＳＷＣ６０１－１は、コア間通信で送受信データを送信するとき、複数のバッファ部９０１にそれぞれ格納されている通信系統毎に管理されるカウンタ値により定まるバッファ部９０１に、送受信データと書き込み順序に応じて更新されたカウンタ値とを書き込む。ＳＷＣ６０１－１は、書き込みバッファ決定部７０１と、データ書き込み部７０２と、を有している。
　書き込みバッファ決定部７０１は、複数のバッファ部９０１の中から送受信データを書き込む対象となる１つのバッファ部９０１を決定する。本実施例では、書き込みバッファ決定部７０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も古いカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、書き込みバッファ決定部７０１は、書き込み指示７０３として、選択したバッファ部９０１をデータ書き込み部７０２に通知する。
　データ書き込み部７０２は、送受信データとしての書き込みデータ９０４を、書き込み指示７０３に示されるバッファ部９０１のデータ部９１１に書き込むとともに、当該バッファ部９０１のカウンタ部９１２に最も新しいカウンタ値を書き込む。
　コア間通信の送受信データの受信側となるコア４０１－２のＳＷＣ６０１－２は、コア間通信で送受信データを受信するとき、複数のバッファ部９０１にそれぞれ格納されている通信系統毎に管理されるカウンタ値により定まる、通信系統毎の最も新しい送受信データが格納されているバッファ部９０１から送受信データを読み出す。ＳＷＣ６０１－２は、読み出しバッファ決定部８０１と、データ読み出し部８０２と、を有している。
　読み出しバッファ決定部８０１は、複数のバッファ部９０１の中から送受信データを読み出す対象となる１つのバッファ部９０１を決定する。本実施例では、読み出しバッファ決定部８０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も新しいカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、読み出しバッファ決定部８０１は、読み出し指示８０３として、選択したバッファ部９０１をデータ読み出し部８０２に通知する。
　データ読み出し部８０２は、送受信データとしての読み出しデータ９０５を、読み出し指示８０３に示されるバッファ部９０１のデータ部９１１から読み出す。
　このように、並列動作する異なるコア４０１－１（ＳＷＣ６０１－１）およびコア４０１－２（ＳＷＣ６０１－２）が、共有メモリ４０５の複数のバッファ部９０１を介することで、同じデータを共有することが可能となる。
　本実施例によれば、複数のコア４０１間で共有すべきデータについて、送信側のコア４０１－１は、共有メモリ４０５に設けられた最も古い送受信データが格納されているバッファ部９０１にアクセスし、受信側のコア４０１－２は、最も新しい送受信データが格納されているバッファ部９０１にアクセスする。そのため、送信側のコア４０１－１による書き込みと受信側のコア４０１－２による読み出しとが同時に行われたとしても、それぞれが異なる領域にアクセスするため、処理をロックせずともデータの競合を起こさずにコア間通信が可能となる。
　したがって、カウンタ値を用いることで、従来技術のようなＦＩＦＯの読み出し待ちやスピンロックのような通信待機が発生しないので、制御の遅延を抑制できる。
　次に、第２の実施例について説明する。
　第２の実施例において第１の実施例と異なる点は、バッファ部９０１の使用状態を示すステータス値を用いることで、万が一、送信側のコア４０１のデータ書き込み部７０２と受信側のコア４０１のデータ読み出し部８０２とが同時に同じバッファ部にアクセスしたとしても、データの競合を回避できる点である。
　第２の実施例において、車両システム、車両制御システム、電子制御ユニットおよび機能モジュールについては、上述した第１の実施例と同じであるので、説明は省略する。
　以下に、第２の実施例における共有メモリおよびソフトウェアコンポーネントについて、図６を参照して説明する。
　＜共有メモリおよびソフトウェアコンポーネントの構成＞
  図６は、共有メモリ４０５および各コア４０１がマルチコア用ソフトウェアを実行することにより実現されるソフトウェアコンポーネントの構成例を示している。
　図６においては、２つのコア４０１が共有メモリ４０５を介してデータ通信（コア間通信）を行う。すなわち、送信側のコア４０１－１が、共有メモリ４０５を介するコア間通信においてバッファ部９０１にデータを書き込み、受信側のコア４０１－２が、該コア間通信においてバッファ部９０１からデータを読み出す。
　詳細には、共有メモリ４０５のバッファ部９０１が、使用中または未使用を示すステータス値を格納する。送信側のコア４０１は、未使用のステータス値が格納されているバッファ部９０１の中から最も古いカウンタ値が格納されているバッファ部９０１を選択し、該バッファ部９０１にデータを書き込む前に使用中のステータス値を格納し、該バッファ部９０１に前記データを書き込んだ後に未使用のステータス値を格納する。受信側のコア４０１は、未使用のステータス値が格納されているバッファ部９０１の中から最も新しいカウンタ値が格納されているバッファ部９０１を選択し、該バッファ部９０１からデータを読み出す前に使用中のステータス値を格納し、該バッファ部９０１からデータを読み込んだ後に未使用のステータスを格納する。
　まず、共有メモリ４０５の構成について説明する。
　共有メモリ４０５には、コア間通信においてデータの送受信に用いられる複数のバッファ部９０１（９０１－１、９０１－２、・・・、９０１－Ｋ、Ｋは２以上の自然数）が設けられている。
　共有メモリ４０５の各バッファ部９０１は、データ部９１１と、カウンタ部９１２と、ステータス部９１３と、を有している。
　データ部９１１およびカウンタ部９１２は、第１の実施例と同じ構成である。
　ステータス部９１３は、バッファ部９０１の使用状態を示すステータス値が格納される。ステータス値として格納される値には、バッファ部９０１が未使用であることを示す値と、バッファ部９０１が使用中であることを示す値と、が少なくとも含まれている。ステータス値は、未使用および使用中を表すことができるように、少なくとも２つの値を表現できるデータ型（Ｉｎｔ型、Ｌｏｎｇ型、Ｆｌｏａｔ型、Ｃｈａｒ型、Ｂｏｏｌｅａｎ型、・・・）で実装する。本実施例において、未使用を示すステータス値以外の値は、使用中を示すものとしている。
　次に、ソフトウェアコンポーネントについて説明する。
　送信側のコア４０１－１のＳＷＣ６０１－１は、書き込みバッファ決定部７０１と、データ書き込み部７０２と、を有している。
　書き込みバッファ決定部７０１は、未使用のステータス値が格納されている複数のバッファ部９０１の中から送受信データを書き込む対象となる１つのバッファ部９０１を決定する。本実施例では、書き込みバッファ決定部７０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も古いカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。次に、選択したバッファ部９０１のステータス部９１３を参照してステータス値を確認する。ステータス値が未使用であるとき、書き込みバッファ決定部７０１は、書き込み指示７０３として、選択したバッファ部９０１をデータ書き込み部７０２に通知する。または、ステータス値が使用中（未使用以外の値）であるとき、選択中のバッファ部９０１のカウンタ値よりも次に古いバッファ部９０１を選択して再度ステータス部９１３を確認する。
この動作をステータス値が未使用となるまで繰り返したのち、書き込み指示７０３を通知する。
　データ書き込み部７０２は、書き込み指示７０３に示されるバッファ部９０１のステータス部９１３に使用中のステータス値を書き込む。次に、送受信データとしての書き込みデータ９０４を、書き込み指示７０３に示されるバッファ部９０１のデータ部９１１に書き込むとともに、当該バッファ部９０１のカウンタ部９１２に最も新しいカウンタ値を書き込む。そして、書き込み指示７０３に示されるバッファ部９０１のステータス部９１３に未使用のステータス値を書き込む。
　受信側のコア４０１－２のＳＷＣ６０１－２は、読み出しバッファ決定部８０１と、データ読み出し部８０２と、を有している。
　読み出しバッファ決定部８０１は、未使用のステータス値が格納されている複数のバッファ部９０１の中から送受信データを読み出す対象となる１つのバッファ部９０１を決定する。本実施例では、読み出しバッファ決定部８０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も新しいカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。
  次に、選択したバッファ部９０１のステータス部９１３を参照してステータス値を確認する。ステータス値が未使用であるとき、読み出しバッファ決定部８０１は、読み出し指示８０３として、選択したバッファ部９０１をデータ読み出し部８０２に通知する。または、ステータス値が使用中（未使用以外の値）であるとき、選択中のバッファ部９０１のカウンタ値よりも次に古いバッファ部９０１を選択して再度ステータス部９１３を確認する。この動作をステータス値が未使用となるまで繰り返したのち、読み出し指示８０３を通知する。
　データ読み出し部８０２は、読み出し指示８０３に示されるバッファ部９０１のステータス部９１３に使用中のステータス値を書き込む。次に、送受信データとしての読み出しデータ９０５を、読み出し指示８０３に示されるバッファ部９０１のデータ部９１１から読み出す。そして、読み出し指示８０３に示されるバッファ部９０１のステータス部９１３に未使用のステータス値を書き込む。
　本実施例によれば、共有メモリ４０５上のバッファ部９０１へのアクセスにおいて、バッファ部９０１に格納されているステータス値を用いて使用中のバッファ部へのアクセスを回避する排他処理を行う。そのため、例えば、１つのコア４０１におけるマルチタスク処理や複数のコア４０１における並列処理において１つの通信系統に係る複数のバッファ部９０１を使用する場合など、１つのバッファ部に対して一のタスクや一のコアがアクセスしている途中で他のタスクや他のコアがアクセスすることを抑制できる。
　次に、第３の実施例について説明する。
　第３の実施例において第１の実施例と異なる点は、メモリ故障判定部７０４を備えることで、メモリの一部が故障して使えなくなったバッファ部９０１が存在しても、そのバッファ部９０１を除外して通信を継続可能な点である。
　第３の実施例において、車両システム、車両制御システム、電子制御ユニットおよび機能モジュールについては、上述した第１の実施例と同じであるので、説明は省略する。
　以下に、第３の実施例における共有メモリおよびソフトウェアコンポーネントについて、図７を参照して説明する。
　＜共有メモリおよびソフトウェアコンポーネントの構成＞
  図７は、共有メモリ４０５および各コア４０１がマルチコア用ソフトウェアを実行することにより実現されるソフトウェアコンポーネントの構成例を示している。
　図７においては、２つのコア４０１が共有メモリ４０５を介してデータ通信（コア間通信）を行う。すなわち、送信側のコア４０１－１が、共有メモリ４０５を介するコア間通信においてバッファ部９０１にデータを書き込み、受信側のコア４０１－２が、該コア間通信においてバッファ部９０１からデータを読み出す。
　詳細には、送信側のコア４０１－１は、バッファ部９０１の故障の有無を確認し、故障のないバッファ部９０１の中から最も古いカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部９０１に前記データおよび最も新しいカウンタ値を書き込む。受信側のコア４０１－２は、バッファ部９０１の故障の有無を確認し、故障のないバッファ部９０１の中から最も新しいカウンタ値が格納されているバッファ部９０１を選択し、該バッファ部９０１からデータを読み出す。
　共有メモリ４０５は、第１の実施例と同じ構成である。
　次に、ソフトウェアコンポーネントについて説明する。
　送信側のコア４０１－１のＳＷＣ６０１－１は、書き込みバッファ決定部７０１と、データ書き込み部７０２と、メモリ故障判定部７０４と、を有している。
　メモリ故障判定部７０４は、故障検知機能によって、バッファ部９０１が故障していることを検知する。故障検知機能として、例えば、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ　ｍｅｍｏｒｙ）回路やＢＩＳＴ（Ｂｕｉｌｔ－ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）回路を用いて、メモリ故障を検知することができる。メモリ故障判定部７０４はこれらメモリ故障の検知に用いられる故障監視情報９０８を共有メモリ４０５から受信する。メモリ故障判定部７０４は、メモリ故障を検知すると、故障したバッファ部９０１を示す故障バッファ情報７０５を、書き込みバッファ決定部７０１に通知する。
　書き込みバッファ決定部７０１は、故障バッファ情報７０５に示される故障したバッファ部９０１を除外した複数のバッファ部９０１の中から送受信データを書き込む対象となる１つのバッファ部９０１を決定する。本実施例では、書き込みバッファ決定部７０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１の中から故障バッファ情報７０５に示される故障したバッファ部９０１を除外する。残りのバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、バッファ情報９０７を収集した複数のバッファ部９０１の中から最も古いカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、書き込みバッファ決定部７０１は、書き込み指示７０３として、選択したバッファ部９０１をデータ書き込み部７０２に通知する。
　データ書き込み部７０２は、送受信データとしての書き込みデータ９０４を、書き込み指示７０３に示されるバッファ部９０１のデータ部９１１に書き込むとともに、当該バッファ部９０１のカウンタ部９１２に最も新しいカウンタ値を書き込む。
　受信側のコア４０１－２のＳＷＣ６０１－２は、読み出しバッファ決定部８０１と、データ読み出し部８０２と、メモリ故障判定部８０４と、を有している。
　メモリ故障判定部８０４は、故障検知機能によって、バッファ部９０１が故障していることを検知する。故障検知機能として、例えば、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ　ｍｅｍｏｒｙ）回路やＢＩＳＴ（Ｂｕｉｌｔ－ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）回路を用いて、メモリ故障を検知することができる。メモリ故障判定部８０４はこれらメモリ故障の検知に用いられる故障監視情報９０８を共有メモリ４０５から受信する。メモリ故障判定部８０４は、メモリ故障を検知すると、故障したバッファ部９０１を示す故障バッファ情報８０５を、読み出しバッファ決定部８０１に通知する。
　読み出しバッファ決定部８０１は、故障バッファ情報８０５に示される故障したバッファ部９０１を除外した複数のバッファ部９０１の中から送受信データを読み出す対象となる１つのバッファ部９０１を決定する。本実施例では、読み出しバッファ決定部８０１は、送受信データに係る通信系統に用いられる複数のバッファ部９０１中から故障バッファ情報８０５に示される故障したバッファ部９０１を除外する。残りのバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、バッファ情報９０７を収集した複数のバッファ部９０１の中から最も新しいカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、読み出しバッファ決定部８０１は、読み出し指示８０３として、選択したバッファ部９０１をデータ読み出し部８０２に通知する。
　データ読み出し部８０２は、送受信データとしての読み出しデータ９０５を、読み出し指示８０３に示されるバッファ部９０１のデータ部９１１から読み出す。
　本実施例によれば、故障により一部のバッファ部９０１が利用不可能になったとしても、通信を止めることなく、故障のないバッファ部９０１を使ったコア間通信が可能となる。
　次に、第４の実施例について説明する。
　第４の実施例において第１の実施例と異なる点は、バッファ部９０１に通信系統を識別する通信識別子を格納することで、複数の通信系統毎に複数のバッファ部を設ける必要がなくなり、より少ないバッファ部を用いて待ち時間のないコア間通信が実現可能な点である。
　第４の実施例において、車両システム、車両制御システム、電子制御ユニットおよび機能モジュールについては、上述した第１の実施例と同じであるので、説明は省略する。
　以下に、第４の実施例における共有メモリおよびソフトウェアコンポーネントについて、図８および図９を参照して説明する。
　＜共有メモリおよびソフトウェアコンポーネントの構成＞
  図８は、共有メモリ４０５および各コア４０１がマルチコア用ソフトウェアを実行することにより実現されるソフトウェアコンポーネントの構成例を示している。
　図８においては、４つのコア４０１が共有メモリ４０５を介してデータ通信（コア間通信）を行う。すなわち、送信側のコア４０１－１が、共有メモリ４０５を介するコア間通信においてバッファ部９０１にデータを書き込み、受信側のコア４０１－２が、該コア間通信においてバッファ部９０１からデータを読み出す。また、送信側のコア４０１－３が、共有メモリ４０５を介するコア間通信においてバッファ部９０１にデータを書き込み、受信側のコア４０１－４が、該コア間通信においてバッファ部９０１からデータを読み出す。
　詳細には、バッファ部９０１は、通信系統を一意に識別する通信識別子を格納する。コア４０１－１とコア４０１－２とのコア間通信には一の通信識別子を用い、コア４０１－３とコア４０１－４とのコア間通信には上記一の通信識別子とは異なる他の通信識別子を用いる。
　送信側のコア４０１－１は、コア４０１－２とコア間通信でデータを送信するとき、該コア間通信に係る通信系統の通信識別子（例えば、通信識別子Ａ）が格納されているバッファ部９０１の中から最も古いカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部９０１にデータと、該通信系統における最も新しいカウンタ値と、該通信系統の通信識別子Ａと、を書き込む。受信側のコア４０１－２は、コア４０１－１とコア間通信でデータを受信するとき、該コア間通信に係る通信系統の通信識別子Ａが格納されているバッファ部９０１の中から最も新しいカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部からデータを読み出す。
　また、送信側のコア４０１－３は、４０１－４とコア間通信でデータを送信するとき、該コア間通信に係る通信系統の通信識別子（例えば、通信識別子Ｂ）が格納されているバッファ部９０１の中から最も古いカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部９０１にデータと、該通信系統における最も新しいカウンタ値と、該通信系統の通信識別子Ｂと、を書き込む。受信側のコア４０１－４は、コア４０１－３とコア間通信でデータを受信するとき、該コア間通信に係る通信系統の通信識別子Ｂが格納されているバッファ部９０１の中から最も新しいカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部からデータを読み出す。
　各コア４０１は、通信識別情報１００１を有している。図９に、通信識別情報１００１（１００１－１、１００１－２、１００１－３、・・・）が格納されたテーブルの一例を示す。各コア４０１は、コア間通信の送受信データについて、通信識別情報１００１を参照して、送受信データに係る通信系統において用いられる通信識別子やデータ型を取得する。
　通信識別情報１００１は、通信識別子１００２と、送信者名１００３と、受信者名１００４と、データ型１００５と、ラベル名１００６と、を有している。通信識別情報１００１は、通信識別情報１００１は、これら以外の情報を含んでいてもよい。
　通信識別子１００２は、数字や文字、記号またはこれらの組み合わせで表されるデータであり、通信系統を一意に識別する値が設定される。送信者名１００３は、数字や文字、記号またはこれらの組み合わせで表されるデータであり、送信側のＳＷＣ６０１等を示す。受信者名１００４は、数字や文字、記号またはこれらの組み合わせで表されるデータであり、受信側のＳＷＣ６０１等を示す。データ型１００５は、通信識別子１００２で識別される通信系統において送受信される送受信データのデータ型を示す。データ型１００５は、各種データ型（Ｉｎｔ型、Ｌｏｎｇ型、Ｆｌｏａｔ型、Ｃｈａｒ型、Ｂｏｏｌｅａｎ型、・・・）又は配列や構造体、ポインタ型等、ソフトウェアの変数を宣言可能なデータ型を表す値が設定される。ラベル名１００６は、数字や文字、記号またはこれらの組み合わせで表されるデータであり、通信識別情報１００１に関連する情報を付加する。ラベル名１００６は、本実施例では、例えば、アクセルの踏み込み量、ブレーキの踏み込み量、ハンドルの操作量等を表し、通信識別子１００２と一対一で対応する。各通信識別情報１００１は、異なる通信識別子では、一意な組み合わせである必要があり、通信識別子１００２が異なるが、他の情報が同じとなる通信識別情報が存在してはならない。
　各コア４０１は、例えば、アクセルの踏み込み量に関するデータをコア間通信で送受信する場合、アクセル踏み込み量に係るラベル名１００６を含む通信識別情報１００１をテーブルから抽出し、抽出した通信識別情報１００１が有する通信識別子１００２およびデータ型１００５を用いてデータを送受信する。
　次に、共有メモリ４０５の構成について説明する。
　共有メモリ４０５には、コア間通信においてデータの送受信に用いられる複数のバッファ部９０１（９０１－１、９０１－２、・・・、９０１－Ｋ、Ｋは２以上の自然数）が設けられている。これら複数のバッファ部９０１は、複数の通信系統において共用される。
　共有メモリ４０５の各バッファ部９０１は、データ部９１１と、カウンタ部９１２と、識別部９１４と、を有している。
　データ部９１１およびカウンタ部９１２は、第１の実施例と同じ構成である。
　識別部９１４は、上述した通信識別子が格納される。
　次に、ソフトウェアコンポーネントについて説明する。
　送信側のコア４０１－１のＳＷＣ６０１－１およびコア４０１－３のＳＷＣ６０１－３は、書き込みバッファ決定部７０１と、データ書き込み部７０２と、を有している。
　書き込みバッファ決定部７０１は、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１の中から送受信データを書き込む対象となる１つのバッファ部９０１を決定する。本実施例では、書き込みバッファ決定部７０１は、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１を抽出する。抽出したバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も古いカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、書き込みバッファ決定部７０１は、書き込み指示７０３として、選択したバッファ部９０１をデータ書き込み部７０２に通知する。
　データ書き込み部７０２は、送受信データとしての書き込みデータ９０４を、書き込み指示７０３に示されるバッファ部９０１のデータ部９１１に書き込むとともに、当該バッファ部９０１のカウンタ部９１２に最も新しいカウンタ値を書き込む。
　受信側のコア４０１－２のＳＷＣ６０１－２およびコア４０１－４のＳＷＣ６０１－４は、読み出しバッファ決定部８０１と、データ読み出し部８０２と、を有している。
　読み出しバッファ決定部８０１は、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１の中から送受信データを読み出す対象となる１つのバッファ部９０１を決定する。本実施例では、読み出しバッファ決定部８０１は、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１を抽出する。抽出したバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も新しいカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そのあと、読み出しバッファ決定部８０１は、読み出し指示８０３として、選択したバッファ部９０１をデータ読み出し部８０２に通知する。
　データ読み出し部８０２は、送受信データとしての読み出しデータ９０５を、読み出し指示８０３に示されるバッファ部９０１のデータ部９１１から読み出す。
　本実施例によれば、通信系統を通信識別子で識別し、通信識別子をバッファ部にデータとともに書き込むので、バッファ部から通信識別子を取得することにより、そのバッファ部のデータがどの通信系統のデータかを容易に知得することができる。通信識別子を用いることで、複数の通信系統で同じバッファ部が活用可能となり、より少ないバッファ部（メモリ領域）を用いて通信待機のないコア間通信が可能となる。
　次に、第５の実施例について説明する。
　第５の実施例において第１の実施例と異なる点は、書き込み制御部を設けることで、複数のデータ書き込み部が同時に書き込むことを回避できる点である。
　第５の実施例において、車両システム、車両制御システム、電子制御ユニットおよび機能モジュールについては、上述した第１の実施例と同じであるので、説明は省略する。
　以下に、第５の実施例における共有メモリおよびソフトウェアコンポーネントについて、図１０を参照して説明する。
　＜共有メモリおよびソフトウェアコンポーネントの構成＞
  図１０は、共有メモリ４０５および各コア４０１がマルチコア用ソフトウェアを実行することにより実現されるソフトウェアコンポーネントの構成例を示している。
　図１０においては、３つのコア４０１が共有メモリ４０５を介してデータ通信（コア間通信）を行う。すなわち、送信側のコア４０１－１が、共有メモリ４０５を介するコア間通信においてバッファ部９０１にデータを書き込み、受信側のコア４０１－２およびコア４０１－４が、該コア間通信においてバッファ部９０１からデータを読み出す。
　詳細には、送信側のコア４０１－１はマルチタスク処理を実行しており、２つのソフトウェアコンポーネント（ＳＷＣ）６０１－１－１、６０１－１－２が動作している。２つのＳＷＣ６０１－１－１、６０１－１－２は同一の通信系統のコア間通信をコア４０１－２、４０１－４との間で行っている。
　送信側のＳＷＣ６０１－１－１、ＳＷＣ６０１－１－２は、コア間通信でデータを送信するとき、該コア間通信に係る通信系統の通信識別子が格納されているバッファ部９０１の中から最も古いカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部９０１にデータと、該通信系統における最も新しいカウンタ値と、該通信系統の通信識別子と、を書き込む。受信側のコア４０１－２、４０１－４は、コア４０１－１とコア間通信でデータを受信するとき、該コア間通信に係る通信系統の通信識別子が格納されているバッファ部９０１の中から最も新しいカウンタ値が設定されているバッファ部９０１を選択し、該バッファ部からデータを読み出す。
　そして、送信側のコア４０１－１が、ＳＷＣ６０１－１－１およびＳＷＣ６０１－１－２のマルチタスク処理において一の通信系統に係るバッファ部９０１へのデータの書き込みが複数発生した場合に、同時に書き込むことがないように競合制御する。
　共有メモリ４０５は、第４の実施例と同じ構成である。
　送信側のコア４０１－１は、ＳＷＣ６０１－１－１およびＳＷＣ６０１－１－２と、書き込み制御部１１０１を有している。
　書き込み制御部１１０１は、ＳＷＣ６０１－１－１のデータ書き込み部７０２とＳＷＣ６０１－１－２のデータ書き込み部７０２とが、一の通信系統に係る送受信データを同時に共有メモリ４０５のバッファ部９０１に書き込むことがないよう制御（競合制御）するために、書き込み許可を各データ書き込み部７０２への排他的に送信する。書き込み制御部１１０１は、あらかじめ決められたタイミングで、ＳＷＣ６０１－１－１およびＳＷＣ６０１－１－２の書き込みバッファ決定部７０１に対して、書き込み許可１１０２を送信する。本実施例において、書き込み制御部１１０１は、１つのコア４０１－１にて動作する２つのＳＷＣ６０１－１－１、ＳＷＣ６０１－１－２の競合制御をするものであるが、これ以外にも、異なるコア４０１のＳＷＣ６０１のデータ書き込み部７０２の競合制御をするものであってもよい。
　次に、ソフトウェアコンポーネントについて説明する。
　送信側のコア４０１－１のＳＷＣ６０１－１－１およびＳＷＣ６０１－１－２は、書き込みバッファ決定部７０１と、データ書き込み部７０２と、を有している。
　書き込みバッファ決定部７０１は、書き込み制御部１１０１から書き込み許可１１０２を受信すると、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１の中から送受信データを書き込む対象となる１つのバッファ部９０１を決定する。本実施例では、書き込みバッファ決定部７０１は、書き込み制御部１１０１から書き込み許可１１０２を受信すると、送受信データに係る通信系統を識別する通信識別子が識別部９１４に格納されている複数のバッファ部９０１を抽出し、抽出したバッファ部９０１のそれぞれのカウンタ部９１２に格納されたカウンタ値をバッファ情報９０７として収集する。そして、該複数のバッファ部９０１の中から最も古いカウンタ値が格納されたカウンタ部９１２を持つバッファ部９０１を選択する。そして、書き込みバッファ決定部７０１は、書き込み指示７０３として、選択したバッファ部９０１をデータ書き込み部７０２に通知する。
　データ書き込み部７０２は、送受信データとしての書き込みデータ９０４を、書き込み指示７０３に示されるバッファ部９０１のデータ部９１１に書き込むとともに、当該バッファ部９０１のカウンタ部９１２に最も新しいカウンタ値を書き込む。
　受信側のコア４０１－２およびコア４０１－４は、第４の実施例のコア４０１－２と同じ構成を有している。
　本実施例によれば、書き込み制御部を設けることで、複数のデータ書き込み部が同時に同じバッファ部にデータを書き込むことを抑制することができる。
　本技術分野の通常の知識を有する者には、本開示のその他の実装がここに開示された本開示の明細書及び実施形態の考察から明らかになる。記述された実施形態の多様な態様及び／又はコンポーネントは、単独又は如何なる組み合わせでも使用することが出来る。明細書と具体例は典型的なものに過ぎず、本開示の範囲と着想は特許請求の範囲で示される。
　１…車両システム、２…車両制御システム、３…通信装置、４…他の車両制御システム、５…駆動装置、６…認識装置、７…出力装置、８…入力装置、９…通知装置、３０１…ネットワークリンク、３０２…ＥＣＵ、３０３…ＧＷ、４０１…コア、４０２…ローカルメモリ、４０３…タイマ、４０４…ＲＯＭ、４０５…共有メモリ、４０６…通信部、４０７…外部メモリ、４０８…内部バス、５０１…制御部、５０２…通信管理部、５０３…時間管理部、５０４…データテーブル、５０５…バッファ、６０１…ＳＷＣ、７０１…書き込みバッファ決定部、７０２…データ書き込み部、７０３…書き込み指示、７０４…メモリ故障判定部、７０５…故障バッファ情報、８０１…読み出しバッファ決定部、８０２…データ読み出し部、８０３…読み出し指示、８０４…メモリ故障判定部、８０５…故障バッファ情報、９０１…バッファ部、９０４…書き込みデータ、９０５…読み出しデータ、９０７…バッファ情報、９０８…故障監視情報、９１１…データ部、９１２…カウンタ部、９１３…ステータス部、９１４…識別部、１００１…通信識別情報、１００２…通信識別子、１００３…送信者名、１００４…受信者名、１００５…データ型、１００６…ラベル名、１１０１…書き込み制御部、１１０２…書き込み許可、ＮＬ…他のネットワークリンク

Claims (7)

  1. 　複数のコアが並列処理を実行し、前記複数のコアにより、それぞれ別個の通信として区別される複数の通信系統のコア間通信を行う処理装置であって、
    　前記複数のコアが同時にアクセス可能であり、前記コア間通信に利用可能な複数のバッファ部が設けられる共有メモリと、
    　前記共有メモリを介するコア間通信において前記バッファ部にデータを書き込む送信コアと、
    　前記コア間通信において前記バッファ部からデータを読み出す受信コアと、を有し、
    　前記送信コアは、前記コア間通信でデータを送信するとき、前記複数のバッファ部にそれぞれ格納されている前記通信系統毎に管理されるカウンタ値により定まる前記バッファ部に、該データと書き込み順序に応じて更新されたカウンタ値とを書き込み、
    　前記受信コアは、前記コア間通信でデータを受信するとき、前記複数のバッファ部にそれぞれ格納されている前記カウンタ値により定まる、前記通信系統毎の最も新しいデータが格納されているバッファ部からデータを読み出す、処理装置。
  2. 　前記バッファ部は、使用中または未使用を示すステータス値を格納し、
    　前記送信コアは、未使用のステータス値が格納されている前記バッファ部の中から最も古いカウンタ値が格納されている前記バッファ部を選択し、該バッファ部に前記データを書き込む前に使用中のステータス値を格納し、該バッファ部に前記データを書き込んだ後に未使用のステータス値を格納し、
    　前記受信コアは、未使用のステータス値が格納されている前記バッファ部の中から最も新しいカウンタ値が格納されているバッファ部を選択し、該バッファ部から前記データを読み出す前に使用中のステータス値を格納し、該バッファ部から前記データを読み込んだ後に未使用のステータスを格納する、請求項１に記載の処理装置。
  3. 　前記送信コアは、前記バッファ部の故障の有無を確認し、故障のない前記バッファ部の中から最も古いカウンタ値が設定されている前記バッファ部を選択し、該バッファ部に前記データおよび最も新しいカウンタ値を書き込み、
    　前記受信コアは、前記バッファ部の故障の有無を確認し、故障のない前記バッファ部の中から最も新しいカウンタ値が格納されている前記バッファ部を選択し、該バッファ部から前記データを読み出す、請求項１に記載の処理装置。
  4. 　前記バッファ部は、前記通信系統を一意に識別する通信識別子を格納し、
    　前記送信コアは、前記コア間通信でデータを送信するとき、該コア間通信に係る通信系統の通信識別子が格納されている前記バッファ部の中から最も古いカウンタ値が設定されているバッファ部を選択し、該バッファ部に前記データと、該通信系統における最も新しいカウンタ値と、該通信系統の通信識別子と、を書き込み、
    　前記受信コアは、前記コア間通信でデータを受信するとき、該コア間通信に係る通信系統の通信識別子が格納されている前記バッファ部の中から最も新しいカウンタ値が設定されている前記バッファ部を選択し、該バッファ部からデータを読み出す、請求項１に記載の処理装置。
  5. 　前記送信コアが、該送信コアのマルチタスク処理または他の送信コアとの並列処理において一の通信系統に係る前記バッファ部へのデータの書き込みが複数発生した場合に、同時に書き込むことがないように競合制御する書き込み制御部を有している、請求項１に記載の処理装置。
  6. 　前記送信コアは、前記通信系統のバッファ部の中で最も古いカウンタ値が格納されているバッファ部に前記データと最も新しいカウンタ値を書き込み、
    　前記受信コアは、前記通信系統のバッファ部の中で最も新しいカウンタ値が格納されているバッファ部からデータを読み出す、請求項１に記載の処理装置。
  7. 　車両に搭載され、前記車両の状態および制御指示に基づいて前記車両を制御する車両制御用マルチコアマイコンである、請求項１に記載の処理装置。
PCT/JP2019/009874 2018-03-30 2019-03-12 処理装置 WO2019188233A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP19775287.6A EP3779713A4 (en) 2018-03-30 2019-03-12 PROCESSING DEVICE
CN201980013880.7A CN111886588B (zh) 2018-03-30 2019-03-12 处理装置
US17/040,686 US11768721B2 (en) 2018-03-30 2019-03-12 Processing device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018066759A JP7042138B2 (ja) 2018-03-30 2018-03-30 処理装置
JP2018-066759 2018-03-30

Publications (1)

Publication Number Publication Date
WO2019188233A1 true WO2019188233A1 (ja) 2019-10-03

Family

ID=68061437

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/009874 WO2019188233A1 (ja) 2018-03-30 2019-03-12 処理装置

Country Status (5)

Country Link
US (1) US11768721B2 (ja)
EP (1) EP3779713A4 (ja)
JP (1) JP7042138B2 (ja)
CN (1) CN111886588B (ja)
WO (1) WO2019188233A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220345013A1 (en) 2019-09-30 2022-10-27 Nidec Corporation Rotor, traction motor, and method for manufacturing rotor
JP2021144261A (ja) * 2020-03-10 2021-09-24 本田技研工業株式会社 電子制御装置
JPWO2022130932A1 (ja) * 2020-12-15 2022-06-23
CN112463420B (zh) * 2021-02-02 2021-05-18 湖北亿咖通科技有限公司 一种车机桌面系统的信息调度方法和电子设备
CN115827269B (zh) * 2022-11-18 2024-04-12 北醒（北京）光子科技有限公司 核间通信通道构建方法、装置、存储介质及激光雷达

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007052668A (ja) 2005-08-18 2007-03-01 Sony Corp 情報処理システム及び情報処理方法
JP2013171547A (ja) * 2012-02-23 2013-09-02 Hitachi Automotive Systems Ltd 車両用制御装置
JP2017016285A (ja) * 2015-06-30 2017-01-19 キヤノン株式会社 複数のデータ処理部でバッファを共有するデータ制御装置、制御方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4858101A (en) * 1987-08-26 1989-08-15 Allen-Bradley Company, Inc. Programmable controller with parallel processors
JPH0844536A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd バッファメモリ構成方式
US6772280B1 (en) * 1999-06-22 2004-08-03 Seiko Epson Corporation First-in first-out storage device
US6983330B1 (en) * 1999-12-29 2006-01-03 Emc Corporation Method and apparatus for using multiple paths for processing out of band commands
EP2077648A1 (en) * 2003-04-22 2009-07-08 Agere Systems, Inc. Method and apparatus for shared multi-bank memory
US7386687B2 (en) * 2005-01-07 2008-06-10 Sony Computer Entertainment Inc. Methods and apparatus for managing a shared memory in a multi-processor system
JP2007104137A (ja) * 2005-09-30 2007-04-19 Matsushita Electric Ind Co Ltd データ通信装置
JP2010165251A (ja) * 2009-01-16 2010-07-29 Toshiba Corp 情報処理装置及びプロセッサ並びに情報処理方法
US8904118B2 (en) * 2011-01-07 2014-12-02 International Business Machines Corporation Mechanisms for efficient intra-die/intra-chip collective messaging
GB2497525A (en) * 2011-12-12 2013-06-19 St Microelectronics Ltd Controlling shared memory data flow
JP6229360B2 (ja) * 2012-09-12 2017-11-15 株式会社リコー 通信サーバ、通信システム、プログラム及び通信方法
US9298627B2 (en) * 2013-01-14 2016-03-29 Marvell World Trade Ltd. Shared op-symmetric update-sensitive variables
DE102014004004A1 (de) 2014-03-20 2015-09-24 Audi Ag Steuergerät in einem Kraftfahrzeug, Kraftfahrzeug und Verfahren zum Betrieb eines Steuergeräts
FR3025676B1 (fr) * 2014-09-08 2016-12-23 Telecom Paris Tech Methode de selection de modes/cœurs pour transmission sur fibres optiques de type multi-mode/ multi-cœur
US9794340B2 (en) * 2014-09-15 2017-10-17 Ge Aviation Systems Llc Mechanism and method for accessing data in a shared memory
US9274861B1 (en) 2014-11-10 2016-03-01 Amazon Technologies, Inc. Systems and methods for inter-process messaging
CN106055417B (zh) * 2016-06-02 2018-09-11 北京百度网讯科技有限公司 用于机器人操作系统的消息传输方法和装置
WO2018213438A1 (en) * 2017-05-16 2018-11-22 Jaber Technology Holdings Us Inc. Apparatus and methods of providing efficient data parallelization for multi-dimensional ffts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007052668A (ja) 2005-08-18 2007-03-01 Sony Corp 情報処理システム及び情報処理方法
JP2013171547A (ja) * 2012-02-23 2013-09-02 Hitachi Automotive Systems Ltd 車両用制御装置
JP2017016285A (ja) * 2015-06-30 2017-01-19 キヤノン株式会社 複数のデータ処理部でバッファを共有するデータ制御装置、制御方法

Also Published As

Publication number Publication date
EP3779713A4 (en) 2022-01-05
CN111886588A (zh) 2020-11-03
EP3779713A1 (en) 2021-02-17
US20210049057A1 (en) 2021-02-18
US11768721B2 (en) 2023-09-26
JP7042138B2 (ja) 2022-03-25
JP2019179309A (ja) 2019-10-17
CN111886588B (zh) 2024-05-14

Similar Documents

Publication Publication Date Title
WO2019188233A1 (ja) 処理装置
US11914987B2 (en) Master update agent and distributed update agent architecture for vehicles
JP6427260B2 (ja) 車両実時間走行データ処理方法及びその装置
JPWO2016088304A1 (ja) 不正検知電子制御ユニット、車載ネットワークシステム及び不正検知方法
CN110709932B (zh) 记录控制装置
CN107920007B (zh) 车辆网络中的多个通信节点的第一通信节点及其操作方法
CN101156144A (zh) Dma控制器、节点、数据传送控制方法、及程序
US20150112507A1 (en) Method, a vehicle mountable controller and a device for operating a vehicle mountable controller in a computer network
CN111475263A (zh) 事件处理方法、设备及存储介质
KR20090000008A (ko) 차량진단시 진단단말기간의 충돌방지 시스템 및 그 방법
US20230107783A1 (en) In-vehicle information processing apparatus, information processing method, and server program
JP2016143908A (ja) 電子制御装置及び電子制御システム
JP7463870B2 (ja) 車載装置、車載通信システムおよび通信制御方法
US20230105426A1 (en) In-vehicle information processing apparatus, information processing method, and client program
JP6874102B2 (ja) 不正検知電子制御ユニット、車載ネットワークシステム及び不正検知方法
US20240089145A1 (en) In-vehicle apparatus and information processing method
WO2024090260A1 (ja) 車載中継装置、スリープ制御方法およびスリープ制御プログラム
US20240089142A1 (en) Vehicle-mounted apparatus and a method for relaying
WO2024105946A1 (ja) 車両データ収集装置及び車両データ収集システム
JP3797049B2 (ja) 制御ノード間通信装置
CN112514331B (zh) 基于dsi协议操作机动车辆中的传感器装置的方法
WO2022255069A1 (ja) 車載通信装置、車載中継装置、車載通信システム及び通信方法
WO2024075553A1 (ja) 車載装置、接続先通知方法および接続先通知プログラム
US20220207129A1 (en) On-board computer, computer execution method, and computer program
CN116339205A (zh) 诊断信息同步方法、装置、电子设备及存储介质

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19775287

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2019775287

Country of ref document: EP