JPH0844536A - バッファメモリ構成方式 - Google Patents

Abstract

(57)【要約】 【目的】バッファメモリをデータ処理制御部の容量を持
ち、各々に番号が付与された少なくとも２個以上のメモ
リで構成し、バス切替回路を制御して相異なったメモリ
に同時にアクセス可能とすることにより制御部間の高速
データ転送を可能とする。 【構成】バッファメモリ１０３をデータ処理制御部１０
１の容量を持ち、各々に番号が付与された少なくとも２
個以上のメモリ１０４−１〜１０４−ｎで構成し、デー
タ処理制御部１０１と通信制御部１０２が持つそれぞれ
のデータバス１１２ａ，１１２ｂとアドレスバス１１３
ａ，１１３ｂを前記メモリ毎にメモリのデータバス１０
６−１〜１０６−ｎとアドレスバス１０７−１〜１０７
−ｎに接続するための切替回路１０５−１〜１０５−ｎ
と切替を制御するバッファメモリ制御回路１１０を有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信路へのデータの送
信、通信路からのデータの受信を行う通信制御部と送信
データの作成や受信データの処理を行うデータ処理制御
部との間のデータの授受をバッファメモリを介して行わ
れる通信制御装置におけるバッファメモリ構成方式に関
するものである。

【０００２】

【従来の技術】制御装置間のデータの受渡しをバッファ
メモリを介して行うデータ転送方式で用いられるバッフ
ァメモリ構成方式の従来の技術としては、１つの論理空
間を形成するバッファメモリを２つの制御装置で共用
し、第１の制御装置がバッファメモリへデータを書き込
み、書込みが終了すると第２の制御装置がバッファメモ
リからデータの読み出しを行うという動作で第１の制御
装置から第２の制御装置へのデータの授受が行われ、ま
た同様に第２の制御装置がバッファメモリへデータを書
き込み、書込みが終了すると第１の制御装置がバッファ
メモリからデータの読み出しを行うという動作で第２の
制御装置から第１の制御装置へのデータの授受が行われ
る。上記の動作を実行し制御装置間のデータの授受が行
われる方式や、特開昭63−168720号公報のように、複数
のメモリを設けると共にバッファメモリにデータを書き
込む書込み装置とバッファメモリからデータを読み出す
読み取り装置のそれぞれの制御装置がアクセスすべきメ
モリを選択するメモリ切替ゲートとメモリ切替ゲートを
制御する切替制御回路を設け、制御装置にはそれぞれに
接続されたメモリ切替ゲートを通して異なるメモリが割
り当てられ、書込み又は読み出しが終了すると、その時
点でアクセスの終了したメモリと相手装置がアクセスし
ているメモリを除く残りのメモリの中から、書込み側は
最も古いデータが書かれたメモリを、読み出し側は最新
のデータが書かれているメモリをアクセスするように切
替制御回路がメモリ切替ゲートを切替る方法でデータの
受渡しを行う方式がある。

【０００３】

【発明が解決しようとする課題】上記前者の従来の技術
では、第１の制御装置がバッファメモリをアクセスして
いる状態では、第２の制御装置は第１の制御装置のバッ
ファメモリへのアクセスが終了するまでバッファメモリ
へのアクセスを待たなければならない。また、第２の制
御装置がバッファメモリをアクセスしている状態では、
第１の制御装置は第２の制御装置のバッファメモリへの
アクセスが終了するまでバッファメモリへのアクセスを
待たなければならない。このように制御装置のバッファ
メモリへのアクセスは別の制御装置のバッファメモリへ
のアクセス状態に制限され無駄な待ち時間が発生しデー
タ転送速度を低下してしまう問題がある。

【０００４】また、前記後者の従来の技術では、複数の
メモリを設け、書込み側装置と読み出し側装置が同時に
別々のメモリをアクセスし、それぞれアクセスが終了し
たときに次のメモリをアクセスすることにより待ち時間
を無くして受渡し時間を短縮できるが、アクセス終了時
点でアクセスの終了したメモリと相手側装置がアクセス
しているメモリを除く残りのメモリの中から、書込み側
は最も古いデータが書かれたメモリを、読み出し側は最
新のデータが書かれているメモリが選択されるため、書
込み側装置のメモリへの書込み速度が読み出し側装置の
メモリからの読み出し速度より早い場合、データの読み
出しされていないメモリに新しいデータが書き込まれて
しまい、データの欠損が生じ転送データの連続性が保証
されない問題がある。

【０００５】本発明の目的は、高速なデータの受渡しが
可能となる通信制御装置を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、制御部間のデータの受渡しにおいて、受渡
しデータを一時保持するバッファメモリを制御部の処理
単位以上の容量を持ち、各々に番号が付与された少なく
とも２個以上のメモリで構成し、前記バッファメモリを
構成するメモリ毎にメモリのデータバスとアドレスバス
を各制御部が持つデータバスとアドレスバスに接続する
切替回路と切替を制御するバッファメモリ制御回路を設
け、前記バッファメモリを構成するメモリ毎に独立に制
御部がアクセス可能とし、バッファメモリ制御回路はバ
ッファメモリのデータの有／無を示すフラグと各々の制
御部からのメモリへのアクセスを管理するための書込み
ポインタと読み出しポインタを各々の制御部毎に有し、
制御部からデータを書き込む場合、前記フラグを参照し
て書込みポインタの番号を持つメモリがデータ無であれ
ば前記切替回路を制御してメモリのデータバスとアドレ
スバスを書込みを行う制御部が持つデータバスとアドレ
スバスに接続し、データ書込みが終了したときに前記切
替回路を制御してこのメモリのデータバスとアドレスバ
スを書込みを行った制御部が持つデータバスとアドレス
バスから切り離し、このメモリのデータ有／無を示すフ
ラグを有とし、書込みポインタを次のデータ無メモリ番
号に更新する。一方、制御部がデータを読みだす場合、
前記フラグを参照して読み出しポインタの番号を持つメ
モリがデータ有であれば前記切替回路を制御してメモリ
のデータバスとアドレスバスを読み出しをおこなう制御
部が持つデータバスとアドレスバスに接続し、データ読
み出しが終了したときに前記切替回路を制御してこのメ
モリのデータバスとアドレスバスを読み出しを行った制
御部が持つデータバスとアドレスバスから切り離し、こ
のメモリのデータ有／無を示すフラグを無とし、読み出
しポインタをこのメモリへのデータの書込みが終了した
時に更新された書込みポインタのメモリ番号に更新す
る。

【０００７】

【作用】上記構成により、制御部Ａから制御部Ｂへバッ
ファメモリを介してデータ転送を行う場合、制御部Ａが
バッファメモリへデータの書込みを開始すると、バッフ
ァメモリ制御回路へ書込み要求が出力され、バッファメ
モリ制御回路はこの書込み要求により制御部Ａのバッフ
ァメモリへの書込みを検知し、制御部Ａのバッファメモ
リへの書込みを管理する書込みポインタの番号を持つメ
モリを選択し、切替回路を制御して選択したメモリのデ
ータバスとアドレスバスを制御部Ａが持つデータバスと
アドレスバスに接続し選択メモリを制御部Ａに開放す
る。これにより制御部Ａのデータがバッッファメモリに
書込まれる。制御部Ａの１処理データの書込みが終了す
ると、バッファメモリ制御回路は書込み終了を検知し切
替回路を制御してこのメモリのデータバスとアドレスバ
スを制御部Ａが持つデータバスとアドレスバスから切り
離し、このメモリのデータ有／無を示すフラグを有と
し、書込みポインタを次のデータ無メモリ番号に更新す
る。更に制御部Ｂに対して制御部Ａからデータがバッフ
ァメモリへ書き込まれたことを通知する。

【０００８】一方、制御部Ｂは制御部Ａからデータがバ
ッファメモリに書き込まれたことを通知されることで、
自己のバッファメモリへのアクセス条件に従ってバッフ
ァメモリからデータの読み出しを開始する。制御部Ｂが
バッファメモリからデータの読み出しを開始すると、バ
ッファメモリ制御回路へ読み出し要求が出力され、バッ
ファメモリ制御回路はこの読み出し要求により制御部Ｂ
のバッファメモリからの読み出しを検知し、制御部Ｂの
バッファメモリからの読み出しを管理する読み出しポイ
ンタの番号を持つメモリを選択し、切替回路を制御して
選択したメモリのデータバスとアドレスバスを制御部Ｂ
が持つデータバスとアドレスバスに接続し、選択メモリ
を制御部Ｂに開放する。これによりバッッファメモリか
ら制御部Ｂがデータを読み出せる。制御部Ｂの１処理デ
ータの読み出しが終了すると、バッファメモリ制御回路
は読み出し終了を検知し切替回路を制御してこのメモリ
のデータバスとアドレスバスを制御部Ｂが持つデータバ
スとアドレスバスから切り離し、このメモリのデータ有
／無を示すフラグを無とし、読み出しポインタをこのメ
モリへのデータの書込みが終了した時に更新された書込
みポインタのメモリ番号に更新する。

【０００９】以上のように、バッファメモリ制御回路が
各制御部のバッファメモリへのアクセスをメモリ単位で
制御し各制御部が別々のメモリに同時にアクセス可能と
することにより、制御部間のバッファメモリへのアクセ
スの競合から発生する待ち時間を無くすことが出来、高
速な制御部間のデータの受渡しが可能となる。更に、バ
ッファメモリ制御部がメモリ単位でデータの書込みが行
われた順番を保持しデータ読み出し側制御部の読み出し
アクセスに対して書込みが行われた順番にメモリを選択
することにより受渡しデータの連続性が保証可能とな
る。

【００１０】

【実施例】以下、図に従い本発明の実施例を説明する。
図１は本発明を適用した通信制御装置のハードウエアブ
ロック図である。１０１は送信データの作成や受信デー
タの処理を行うデータ処理制御部である。１０２は通信
路へのデータの送信、通信路からのデータの受信を行う
通信制御部である。１０３はデータ処理制御部101と通
信制御部１０２のデータの授受で一時データを格納する
バッファメモリである。１０４−１〜１０４−ｎはバッ
ファメモリを構成するメモリであり、データ処理制御部
の処理単位以上の容量を持ち、各々に順番に番号が付与
されている。１１１ａはデータ処理制御部のアドレスバ
ス１１３ａ，ストローブ信号１１６ａ，書込み／読み出
し信号１１７ａをデコードしてデータ処理制御部１０１
のバッファメモリ１０３に対する書込み信号１１４ａ，
読み出し信号１１５ａを生成するデコード回路である。
１１１ｂは通信制御部１０２のアドレスバス１１３ｂ，
ストローブ信号１１６ｂ，書込み／読み出し信号１１７
ｂをデコードして通信制御部１０２のバッファメモリ１
０３に対する書込み信号１１４ｂ，読み出し信号１１５
ｂを生成するデコード回路である。１０５−１〜１０５
−ｎはバッファメモリ１０３を構成するメモリ毎にメモ
リ１０４−１〜１０４−ｎのデータバス１０６−１〜１
０６−ｎ，アドレスバス１０７−１〜１０７−ｎ，デー
タ書込み信号１１９−１〜１１９−ｎ，データ読み出し
信号１１８−１〜１１８−ｎをデータ制御部が持つデー
タバス１１２ａ，アドレスバス１１３ａ，データ書込み
信号１１４ａ，データ読み出し信号１１５ａと接続させ
るか、または、通信制御部が持つデータバス１１２ｂ，
アドレスバス１１３ｂ，データ書込み信号１１４ｂ，デ
ータ読み出し信号１１５ｂと接続させるかの接続の切替
を行う切替回路である。１１０は切替回路１０５−１〜
１０５−ｎの切替を制御し各制御部１０１，１０２のバ
ッファメモリ１０３へのアクセス時のメモリ１０４−１
〜１０４−ｎの選択を行うバッファメモリ制御回路であ
る。バッファメモリ回路は各制御部１０１，１０２のバ
ッファメモリ１０３へのアクセスを独立に制御し、アク
セスを行うメモリの選択、選択されたメモリに設けられ
ている切替回路の制御、及び、バッファメモリを構成す
るメモリの使用状態の各制御部への通知を行う。切替回
路１０５−１〜１０５−ｎの制御は切替信号１０８−１
〜１０８−ｎにより行われる。アクセスを行うメモリの
選択は選択信号１０９−１〜１０９−ｎにより行われ
る。バッファメモリを構成するメモリの使用状態の各制
御部への通知は、バッファメモリ１０３内にデータ処理
制御部１０１の読み出しデータが無いことを示す割込み
信号１２０ａ，バッファメモリ１０３内に通信制御部１
０２の読み出しデータが無いことを示す割込み信号１２
０ｂ，バッファメモリ１０３内にデータ処理制御部１０
１の未読み出しデータが有ることを示す割込み信号１２
１ａ，バッファメモリ１０３内に通信制御部１０２の未
読み出しデータが有ることを示す割込み信号１２１ｂ，
バッファメモリ１０３内に空メモリが無いことをデータ
処理制御部１０１に通知する割込み信号１２２ａ，バッ
ファメモリ１０３内に空メモリが無いことを通信制御部
１０２に通知する割込み信号１２２ｂを用いて行われ
る。

【００１１】図２は、データ処理制御部１０１及び通信
制御部１０２のバッファメモリ103へのアクセスを管理
するバッファメモリ制御回路１１０のポインタである。
図中、２０１，２０２，２０３，２０４は、データ処理
制御部１０１から通信制御部１０２へのデータの受渡し
の場合に使用されるポインタである。２０１，２０４は
この場合に使用されるバッファメモリのエリアの指定に
用いられ、２０１はエリアの先頭のメモリを指し、２０
４はエリアの最後のメモリを指すポインタである。２０
２はデータ処理制御部１０１のバッファメモリ１０３へ
の書込みを管理するポインタである。２０３は通信制御
部１０２のバッファメモリ１０３からの読み出しを管理
するポインタである。図２中、２０５，２０６，２０
７，２０８は、通信制御部１０２からデータ処理制御部
１０１へのデータの受渡しの場合に使用されるポインタ
である。２０５，２０８はこの場合に使用されるバッフ
ァメモリのエリアの指定に用いられ、２０５はエリアの
先頭のメモリを指し、２０８はエリアの最後のメモリを
指すポインタである。２０６は通信制御部１０２のバッ
ファメモリ１０３への書込みを管理するポインタであ
る。２０７はデータ処理制御部１０１のバッファメモリ
１０３からの読み出しを管理するポインタである。

【００１２】図３は、バッファメモリ１０３を構成する
メモリ１０４−１〜１０４−ｎのデータの有／無を示す
フラグである。図中、３１１〜３１ｎは各メモリに付与
された番号であり、３２１〜３２ｎは各メモリの未読み
出しデータの有／無を示すフラグである。

【００１３】以下に、本発明における第一の実施例を説
明する。本実施例ではバッファメモリ１０３を構成する
メモリ１０４−１〜１０４−ｎに０，１，２，…，ｎと
順番に番号を付与し、バッファメモリ制御回路１１０は
各制御部１０１，１０２のアクセスに対して付与されて
いる番号の小さいメモリから順に選択するように書込み
ポインタと読み出しポインタの値を更新する。

【００１４】通信制御部１０２からデータ処理制御部１
０１へのデータ受渡しの場合のバッファメモリへのアク
セスを図４バッファメモリへのデータ書込み時のバッフ
ァメモリ制御回路の動作フローチャート及び図５バッフ
ァメモリからのデータ読み出し時のバッファメモリ制御
回路の動作フローチャートに従って説明する。

【００１５】通信制御部１０２が通信回線からデータを
受信すると通信制御部１０２は受信データをバッファメ
モリ１０３に書込みを開始する（ステップ４１１）。受
信データの書込みと同時にデコーダ部１１１ｂからバッ
ファメモリ制御回路１１０へ書込み要求が出力され、バ
ッファメモリ制御回路１１０はこの書込み要求により通
信制御部１０２のデータの書込みを検知し、書込みポイ
ンタ２０６の番号を持つメモリ１０４−ｉを選択し（ス
テップ４０１）、切替回路１０５−ｉに切替信号１０８
−ｉを出力し、このメモリ１０４−ｉのデータバス１０
６−ｉ，アドレスバス１０７−ｉ，データ書込み信号１
１９−ｉ，データ読み出し信号１１８−ｉを通信制御部
１０２が持つデータバス１１２ｂ，アドレスバス１１３
ｂ，データ書込み信号１１４ｂ，データ読み出し信号１
１５ｂと接続し通信制御部１０２にメモリ１０４−ｉを
開放する（ステップ４０２）。受信データがこのメモリ
に書き込まれる（ステップ４１２）。バッファメモリ制
御回路１１０は通信制御部１０２の書込み終了(ステッ
プ４１３)を検知すると、切替回路１０５−ｉに切替信
号１０８−ｉを出力し、このメモリ１０４−ｉのデータ
バス１０６−ｉ，アドレスバス１０７−ｉ，データ書込
み信号１１９−ｉ，データ読み出し信号１１８−ｉを通
信制御部１０２が持つデータバス１１２ｂ，アドレスバ
ス１１３ｂ，データ書込み信号１１４ｂ，データ読み出
し信号１１５ｂから切離し（ステップ４０３）、このメ
モリのデータ有／無を示すフラグ３１ｉを有とし（ステ
ップ４０４）、データ処理制御部１０１に対して受信デ
ータがバッファメモリに書き込まれたことを割込み信号
１２１ａを出力して通知し（ステップ４０５）、書込み
ポインタ２０６を次のデータ無メモリ１０４−ｊ番号ｊ
に更新する（ステップ４０７）。

【００１６】一方、データ処理制御部１０１は割込み信
号１２１ａの入力により受信データがバッファメモリに
書き込まれたことを検出し、自己のバッファメモリ１０
３へのアクセス条件に従ってデータの読み出しを開始す
る（ステップ５１１）。読み出しと同時にデコーダ部１
１１ａからバッファメモリ制御回路１１０へ読み出し要
求が出力され、バッファメモリ制御回路１１０はこの読
み出し要求によりデータ処理制御部１０１のデータの読
み出しを検知し、読み出しポインタ２０７の番号を持つ
メモリ１０４−ｉを選択し（ステップ５０１）、切替回
路１０５−ｉに切替信号１０８−ｉを出力し、このメモ
リ１０４−ｉのデータバス１０６−ｉ，アドレスバス１
０７−ｉ，データ書込み信号１１９−ｉ，データ読み出
し信号１１８−ｉをデータ処理制御部１０１が持つデー
タバス１１２ａ，アドレスバス１１３ａ，データ書込み
信号１１４ａ，データ読み出し信号１１５ａと接続しデ
ータ処理制御部１０１にメモリ１０４−ｉを開放する
（ステップ５０２）。このメモリからデータが読み出さ
れる（ステップ５１２）。バッファメモリ制御回路１１
０はデータ処理制御部１０１の読み出し終了（ステップ
５１３）を検知すると、切替回路１０５−ｉに切替信号
１０８−ｉを出力し、このメモリ１０４−ｉのデータバ
ス１０６−ｉ，アドレスバス１０７−ｉ，データ書込み
信号１１９−ｉ，データ読み出し信号１１８−ｉをデー
タ処理制御部１０１が持つデータバス１１２ａ，アドレ
スバス１１３ａ，データ書込み信号１１４ａ，データ読
み出し信号１１５ａから切離し（ステップ５０３）、こ
のメモリのデータ有／無を示すフラグ３１ｉを無とし
（ステップ５０４）、読み出しポインタ２０７をこのメ
モリへのデータの書込みが終了した時に更新された書込
みポインタのメモリ１０４−ｊ番号ｊに更新する（ステ
ップ４０５）。

【００１７】以上のように、バッファメモリ制御回路１
１０が各制御部１０１，１０２のバッファメモリ１０３
へのアクセスをメモリ単位で制御し各制御部１０１，１
０２を別々のメモリに同時にアクセスさせることによ
り、バッファメモリへのアクセスの競合から発生する待
ち時間を無くすことが可能となり、高速な制御部間のデ
ータの受渡しが可能となる。更に、バッファメモリ制御
部１１０がメモリ単位でデータの書込みが行われた順番
を保持しデータ読み出し側制御回路に対して書込みが行
われた順番にメモリを選択することにより受渡しデータ
の連続性が保証可能となる。

【００１８】以下に、第２の実施例を説明する。バッフ
ァメモリ制御回路１１０にバッファメモリ１０３からの
データ読み出しアクセスが終了したときにバッファメモ
リ１０３内にデータの読み出しを行った制御部の未読み
出しデータが存在するかどうかの判定を行う機能を設け
る。この判定はデータの有／無を示すフラグ３１１〜３
１ｎを参照することにより行われ、データ受信用に使用
されているメモリのフラグが１つでもデータ有であれば
割込み信号１２１ａを出力してデータ処理制御部１０１
へ通知し、同様にデータ送信用に使用されているメモリ
のフラグが１つでもデータ有であれば割込み信号１２１
ｂを出力して通信制御部１０２へ通知する。

【００１９】以下に、第３の実施例を説明する。バッフ
ァメモリ１０３を構成するメモリ１０４−１〜１０４−
ｎに０，１，２，…，ｎと順番に番号を付与し、各制御
部からアクセスがあった場合、アクセス終了時のポイン
タ更新を＋１ずつ行い、メモリ１０４−１，メモリ１０
４−２，…，と順番にメモリを選択し、各ポインタがｎ
に達した場合、次のメモリを０番のメモリ１０４−１に
割当て、メモリを環状的に使用し、書込みポインタが読
み出しポインタに追い着いたとき、これをバッファメモ
リ制御回路１１０で検出し、書込みポインタ２０２が読
み出しポインタ２０３に追い着いた場合、データ処理制
御部１０１にバッファメモリ１０３内の使用エリアに空
メモリが無いことを割込み信号１２２ａを出力して通知
し、同様に書込みポインタ２０６が読み出しポインタ２
０７に追い着いた場合、通信制御部１０２にバッファメ
モリ１０３内の使用エリアに空メモリが無いことを割込
み信号１２２ｂを出力して通知する。

【００２０】次に、第４の実施例を説明する。図１中、
バッファメモリを構成するメモリ１０４−１〜１０４−
ｎをメモリ１０４−１〜１０４−ａをデータ処理制御部
１０１から通信制御部１０２へのデータの受渡しの場合
に使用し、メモリ１０４−ｂ〜１０４−ｎを通信制御部
１０２からデータ処理制御部１０１へのデータの受渡し
の場合に使用することでバッファメモリ１０３を２つに
分割して各々独立して使用する。

【００２１】以下に、第５の実施例を説明する。バッフ
ァメモリ１０３をデータ受信用、データ送信用に独立し
て使用している場合、通信制御部のデータ受信バッファ
への書込みがデータ処理制御部１０１の読み出し速度よ
り早く行われ受信バッファが受信データで一杯になった
場合、送信用バッファメモリ内のメモリのデータ有／無
フラグを参照し、送信用バッファメモリに空メモリが十
分存在した場合、この空メモリのうちいくつかのメモリ
を受信データ書込み用として使用する。同様に、データ
処理制御部１０１のデータ送信バッファへの書込みが通
信制御部１０２の読み出し速度より早く行われ送信バッ
ファが送信データで一杯になった場合、受信用バッファ
メモリ内のメモリのデータ有／無フラグを参照し、受信
用バッファメモリに空メモリが十分存在した場合、この
空メモリのうちいくつかのメモリを送信データ書込み用
として使用する。

【００２２】以上のように、各制御部のバッファメモリ
へのアクセスをデータ処理制御部の１処理データ毎に別
のメモリにアクセスさせ各制御部を別々のメモリに同時
にアクセスさせることにより、制御部間のバッファメモ
リへのアクセスの競合から発生する待ち時間を無くすこ
とが可能となり、高速な制御部間のデータの受渡しが可
能となる。更に、データの書込みが行われた順番をメモ
リ単位で保持しデータ読み出し側制御部に対して書込み
が行われた順番にメモリを開放することにより受渡しデ
ータの連続性が保証可能となる。また、バッファメモリ
内のデータの有無の確認を各制御部が行う必要が無くな
り制御部の負荷が軽減される。さらに、バッファメモリ
内の全てのメモリにデータが書き込まれた状態での書込
みアクセスを防止可能とする。

【００２３】

【発明の効果】本発明によれば、高速なデータの受渡し
が可能となる通信制御装置を提供するができる。

【図面の簡単な説明】

【図１】本発明の実施例のハードウエアブロック図。

【図２】本発明の実施例のバッファメモリ管理ポインタ
を示す図。

【図３】本発明の実施例のデータの有／無を示すフラグ
を示す図。

【図４】本発明の実施例のバッファメモリへの書込みア
クセス時のバッファメモリ制御回路の動作フローチャー
トを示す図。

【図５】本発明の実施例のバッファメモリからの読み出
しアクセス時のバッファメモリ制御回路の動作フローチ
ャートを示す図。

【符号の説明】

１０１…データ処理制御部、１０２…通信制御部、１０
３…バッファメモリ、１０４−１〜１０４−ｎ…メモ
リ、１０５−１〜１０５−ｎ…切替回路、１０６−１〜
１０６−ｎ…メモリのデータバス、１０７−１〜１０７
−ｎ…アドレスバス、１１０…バッファメモリ制御回
路、１１２ａ…データ処理制御部のデータバス、１１２
ｂ…通信制御部１０２のデータバス、１１３ａ…データ
処理制御部のアドレスバス、１１３ｂ…通信制御部１０
２のアドレスバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 益子 英昭 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (5)

【特許請求の範囲】
1. 【請求項１】通信路を介して、通信路に接続される複数
   の端末とデータの授受をおこない、通信路へのデータの
   送信、通信路からのデータの受信を行う通信制御部と送
   信データの作成や受信データの処理を行うデータ処理制
   御部を有し、これらの制御部間のデータの授受を内部メ
   モリを介して行う通信制御装置において、 データ処理制御部の処理単位以上の容量を持ち、各々に
   番号が付与された少なくとも２個以上のメモリで構成さ
   れるバッファメモリと前記通信制御部とデータ処理制御
   部が持つそれぞれのデータバスとアドレスバスを前記バ
   ッファメモリを構成するメモリ毎にメモリのデータバス
   とアドレスバスに接続するための切替回路と切替を制御
   するバッファメモリ制御回路を有し、バッファメモリ制
   御回路はバッファメモリの各メモリのデータ有／無を示
   すフラグと各々の制御部からのメモリへのアクセスを管
   理するための書込みポインタと読み出しポインタを各々
   の制御部毎に有し、各制御部からデータを書き込む場
   合、前記フラグを参照して書込みポインタの番号を持つ
   メモリがデータ無であれば選択し、データ書込みが終了
   した時に該当メモリのフラグをデータ有にし、書込みポ
   インタを次のデータ無メモリ番号に更新し、各制御部が
   データを読み出す場合、前記フラグを参照して読み出し
   ポインタの番号を持つメモリがデータ有であれば選択
   し、データ読み出しが終了した時に読み出しポインタを
   次のデータ有メモリ番号に更新し、データ読み出しが終
   了した場合に該当メモリのフラグをデータ無にすること
   により、各制御部からメモリにアクセスがある場合、バ
   スの切替を行い、バッファメモリへのアクセスを同時に
   行えることを特徴とするバッファメモリ構成方式。
2. 【請求項２】請求項１において、バッファメモリ制御回
   路が各制御部に対する読み出しデータが残っている場
   合、各メモリのデータ有／無フラグを参照することで検
   出し、これを各制御部に通知できることを特徴とするバ
   ッファメモリ構成方式。
3. 【請求項３】請求項１において、各メモリに０，１，
   ２，…，Ｎと順番に番号を付与し、バッファメモリへの
   アクセスがあった場合、アクセス終了時のポインタ更新
   を＋１ずつ行い、ポインタがＮに達すると次のメモリを
   ０番のものに割当て、メモリを環状的に使用し、書込み
   ポインタに追いついた時にこれをバッファメモリ制御回
   路で検出し、各制御部に通知することを特徴とするバッ
   ファメモリ構成方式。
4. 【請求項４】請求項１において、バッファメモリをデー
   タ受信、データ送信のために各々独立して使用すること
   を特徴とするバッファメモリ構成方式。
5. 【請求項５】請求項１において、バッファメモリを構成
   するメモリの数をメモリのデータ有／無フラグを参照す
   ることでバッファメモリ制御回路がバッファ本数を動的
   に変更できることを特徴とするバッファメモリ構成方
   式。