WO2019160139A1 - 多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置 - Google Patents

多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置 Download PDF

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塚本　秀樹
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Definitions

  • a multilayer substrate includes an input / output electrode, a ground electrode, a pair of first capacitor electrodes, a pair of second capacitor electrodes, and a dielectric substrate.
  • the input / output electrodes are for input, output, or input / output.
  • the pair of first capacitor electrodes constitutes a first capacitor that is electrically connected between the input / output electrode and the ground electrode.
  • the pair of second capacitor electrodes constitute a second capacitor connected in parallel with the first capacitor.
  • the dielectric substrate is provided with a first element connected in series with the first capacitor and a second element connected in series with the second capacitor.
  • the pair of first capacitor electrodes are provided on the dielectric substrate so as to face each other in the thickness direction of the dielectric substrate.
  • FIG. 16 is a perspective view of the main part of the same multilayer substrate.
  • FIG. 17 is a plan view of the main part of the multilayer substrate same as above.
  • FIG. 18 is a right side view of the main part of the multilayer substrate same as above.
  • FIG. 19 is a front view of the main part of the multilayer substrate according to Embodiment 3 of the present invention.
  • the first series arm capacitor C1 and the second series arm capacitor C2 are arranged on the first series arm path r11 that connects the antenna-side terminal T0 and the first terminal T1.
  • one end of the first series arm capacitor C1 is connected to the antenna-side terminal T0, and the other end of the first series arm capacitor C1 is connected to one end of the second series arm capacitor C2.
  • the other end of the second series arm capacitor C2 is connected to the first terminal T1.
  • the parallel arm capacitor C3 is the first capacitor 51 (see FIG. 1) of the multilayer substrate 1
  • the capacitance adjusting capacitor C4 is the second capacitor 52 (see FIG. 1) of the multilayer substrate 1.
  • the first filter 101 passes signals in the pass band of the first filter 101 and attenuates signals other than the pass band.
  • the switch SW1 of the first filter 101 is on / off controlled by a control circuit.
  • a control circuit for controlling on / off of the switch SW1 is electrically connected to a control terminal of the switch SW1.
  • the control circuit is, for example, a control IC (Integrated Circuit).
  • the components of the control circuit may be mounted on the multilayer substrate 1, or a high frequency front end circuit or communication device including the multiplexer 100 may be provided outside the first filter 101.
  • the antenna-side terminal T0 is electrically connected to, for example, the conductor portion 11 (see FIG. 10) of the circuit board 10 via a joint portion (not shown). Thereby, the antenna-side terminal T0 is electrically connected to the antenna outside the second filter 102 via the circuit board 10.
  • the second terminal T2 is electrically connected to the conductor portion 13 (see FIG. 10) of the circuit board 10 via a joint portion (not shown).
  • the conductor portion 13 is formed on the insulating layer 17 (see FIG. 10) of the circuit board 10.
  • the second terminal T2 is electrically connected to the amplification circuit outside the second filter 102 via the circuit board 10.
  • the parallel arm capacitor C13 is the first capacitor 53 (see FIG. 5) of the multilayer substrate 1
  • the capacitance adjusting capacitor C14 is the second capacitor 54 (see FIG. 5) of the multilayer substrate 1. .
  • the first filter 101 and the second filter 102 have different passbands.
  • the first filter 101 is a high-pass filter and the second filter 102 is a low-pass filter. Therefore, in the multiplexer 100, the pass band of the first filter 101 is on the higher frequency side than the pass band of the second filter 102.
  • the maximum frequency of the pass band of the second filter 102 is lower than the minimum frequency of the pass band of the first filter 101.
  • the dielectric substrate 2 is provided with a parallel arm inductor L3 (first element) and a switch SW1 (second element). More specifically, the parallel arm inductor L3 and the switch SW1 are mounted on the first main surface 21 of the dielectric substrate 2.
  • the parallel arm inductor L3 is connected in series with the first capacitor 51 (parallel arm capacitor C3) (see FIG. 11).
  • the switch SW1 is connected in series with the second capacitor 52 (capacitance adjusting capacitor C4) (see FIG. 11).
  • the first capacitor electrode 31 has, for example, a rectangular shape.
  • the first capacitor electrode 32 is also used as the ground layer 8 (ground electrode).
  • the sizes of the pair of first capacitor electrodes 31 and 32 are different from each other in plan view from the thickness direction D ⁇ b> 1.
  • the pair of first capacitor electrodes 31 and 32 constitutes a first capacitor 51 electrically connected between the input / output electrode 6 (see FIG. 11) and the ground electrode.
  • the capacitance of the first capacitor 51 including the pair of first capacitor electrodes 31 and 32 is equal to the area where the pair of first capacitor electrodes 31 and 32 overlap in the plan view from the thickness direction D1 and the pair in the thickness direction D1.
  • the capacitance of the first capacitor 51 may be appropriately determined according to, for example, the required specifications (filter characteristics) of the first filter 101 (see FIG. 11) including the first capacitor 51.
  • the pair of second capacitor electrodes 43 and 44 are dielectric so as to face each other in the thickness direction D1 of the dielectric substrate 2, as shown in FIGS. It is provided on the body substrate 2.
  • the pair of second capacitor electrodes 43 and 44 are two conductor pattern layers facing each other in the thickness direction D1 of the dielectric substrate 2 among the plurality of conductor pattern layers. That is, the second capacitor electrode 43 is one of the two conductor pattern layers, and the second capacitor electrode 44 is the other of the two conductor pattern layers.
  • the second capacitor electrode 43 is located closer to the first main surface 21 than the second capacitor electrode 44.
  • a parallel arm inductor L13, a switch SW2, and a pair of second capacitor electrodes 43 44, the pair of first capacitor electrodes 33 and 34, and the ground electrode are located in this order in the thickness direction D1 of the dielectric substrate 2.
  • the first switch circuit 301 is configured by, for example, an SPDT (Single-Pole-Double-Throw) type switch.
  • the first switch circuit 301 is controlled by a control circuit.
  • the first switch circuit 301 connects the common terminal and one of the two selected terminals in accordance with a control signal from the control circuit.
  • the first switch circuit 301 may be configured by a switch IC. Note that in the first switch circuit 301, the number of selected terminals connected to the common terminal is not limited to one, but may be plural. That is, the high-frequency front end circuit 300 may be configured to support carrier aggregation (Carrier-Aggregation).
  • the second switch circuit 302 is constituted by an SPDT type switch, for example.
  • the second switch circuit 302 is controlled by the control circuit.
  • the second switch circuit 302 connects the common terminal and one of the two selected terminals in accordance with the control signal from the control circuit.
  • the second switch circuit 302 may be configured by a switch IC.
  • the number of selected terminals connected to the common terminal is not limited to one, but may be plural.
  • the communication device 400 includes an RF signal processing circuit 401 and a high frequency front end circuit 300 as shown in FIG.
  • the RF signal processing circuit 401 processes a high frequency signal received by the antenna 200.
  • the high-frequency front end circuit 300 transmits a high-frequency signal (a reception signal or a transmission signal) between the antenna 200 and the RF signal processing circuit 401.
  • the communication device 400 further includes a baseband signal processing circuit 402.
  • the baseband signal processing circuit 402 is not an essential component.
  • the RF signal processing circuit 401 is, for example, an RFIC (Radio Frequency Integrated Circuit) and performs signal processing on a high-frequency signal (received signal). For example, the RF signal processing circuit 401 performs signal processing such as down-conversion on a high-frequency signal (received signal) input from the antenna 200 via the high-frequency front-end circuit 300, and the received signal generated by the signal processing. Is output to the baseband signal processing circuit 402.
  • the baseband signal processing circuit 402 is, for example, a BBIC (Baseband Integrated Circuit).
  • the received signal processed by the baseband signal processing circuit 402 is used, for example, for image display as an image signal or for a call as an audio signal.
  • the RF signal processing circuit 401 performs signal processing such as up-conversion on the high-frequency signal (transmission signal) output from the baseband signal processing circuit 402, for example, and the signal-processed high-frequency signal is second Output to the amplifier circuit 304.
  • the baseband signal processing circuit 402 performs predetermined signal processing on a transmission signal from the outside of the communication device 400.
  • the multiplexer 100 includes the antenna-side terminal T0, the first terminal T1, the second terminal T2, the first filter function unit 111, and the second filter function unit 112.
  • the second filter function unit 112 is provided between the antenna-side terminal T0 and the second terminal T2.
  • the second filter function unit 112 is a low-pass filter having a low-band group frequency range as a pass band and a high-band group frequency range as an attenuation band.
  • the high band group is the first frequency band group
  • the low band group is the second frequency band group.
  • the switch circuit 311 has a common terminal 3110 and three selection terminals 3111, 3112, 3113.
  • the common terminal 3110 is connected to the first terminal T1 of the multiplexer 100.
  • the switch circuit 311 is an SP3T type switch circuit in which the common terminal 3110 can be connected to any one of the three selection terminals 3111, 3112, and 3113.
  • a switch may be provided as the second element instead of the second parallel arm inductor L5.
  • the capacitor C7 second capacitor
  • the switch (second element) are connected in series to form the second series circuit 122.
  • a switch may be provided as the second element instead of the second parallel arm inductor L15.
  • the capacitor C17 second capacitor
  • the switch (second element) are connected in series to form the second series circuit 125.
  • the multilayer substrate 1a according to the second embodiment includes a pair of first capacitor electrodes 31a and 32a instead of the pair of first capacitor electrodes 31 and 32 (see FIG. 1).
  • the multilayer substrate 1 a further includes a dielectric substrate 2 and a pair of second capacitor electrodes 41 and 42.
  • the pair of first capacitor electrodes 31a and 32a are provided on the dielectric substrate 2 so as to face each other in the thickness direction D1 of the dielectric substrate 2.
  • the first capacitor electrode 32a is located closer to the second main surface 22 side of the dielectric substrate 2 than the first capacitor electrode 31a.
  • the pair of first capacitor electrodes 31a and 32a constitutes a first capacitor 51a. More specifically, the first capacitor 51a includes a pair of first capacitor electrodes 31a and 32a and a dielectric portion 251a. The dielectric portion 251a is a portion interposed between the pair of first capacitor electrodes 31a and 32a in the dielectric substrate 2.
  • the pair of first capacitor electrodes 31a and 32a of the second embodiment description of the same configurations and functions as those of the first capacitor electrodes 31 and 32 (see FIG. 1) of the first embodiment will be omitted.
  • the dielectric substrate 2 is provided with a capacitor C5 (first element) connected in series with the first inductor 35 and a switch SW3 (second element) connected in series with the second inductor 36. More specifically, a capacitor C5 (first element) and a switch SW3 (second element) are provided on the first main surface 21 of the dielectric substrate 2. The capacitor C5 is connected in series with the first inductor 35. The switch SW3 is connected in series with the second capacitor 54.
  • the dielectric substrate 2 of the third embodiment the description of the same configuration and function as those of the dielectric substrate 2 of the first embodiment (see FIG. 1) will be omitted.
  • the capacitor C5 and the switch SW3, the second inductor 36, the first inductor 35, and the ground electrode are located in this order in the thickness direction D1 of the dielectric substrate 2.
  • the pair of second capacitor electrodes (41, 42; 43, 44) is a pair of first capacitor electrodes (31, 32; 33, 34) in a plan view in the thickness direction (D1). ; 31a, 32a).
  • the second capacitor close to the first capacitor (51; 51a) in the pair of second capacitor electrodes (41, 42) in the first or second aspect.
  • At least a part of the electrode (42) is a second capacitor (52) of the pair of first capacitor electrodes (31, 32; 33, 34; 31a, 32a) in a plan view in the thickness direction (D1). It overlaps with the first capacitor electrode (31; 33; 31a) close to.
  • the multilayer substrate (1b) includes an input / output electrode (6), a ground electrode (ground layer 8), a first inductor (35), a second inductor (36), and a dielectric substrate ( 2).
  • the input / output electrode (6) is for input, output, or input / output.
  • the first inductor (35) is electrically connected between the input / output electrode (6) and the ground electrode.
  • the second inductor (36) is connected in parallel with the first inductor (35).
  • the dielectric substrate (2) is provided with a first element (capacitor C5) and a second element (switch SW3). The first element is connected in series with the first inductor (35).
  • the second element is connected in series with the second inductor (36).
  • the first inductor (35) is provided on the dielectric substrate (2).
  • the second inductor (36) is provided on the dielectric substrate (2).
  • the first element and the second element, the second inductor (36), the first inductor (35), and the ground electrode are arranged in the thickness direction (D1) of the dielectric substrate (2) in the dielectric substrate (2). Located in this order. At least a part of the second inductor (36) overlaps the first inductor (35) in plan view in the thickness direction (D1).
  • stray capacitance can be suppressed in the multilayer substrate (1; 1a; 1b).
  • stray capacitance can be suppressed in the multilayer substrate (1; 1a; 1b).

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Abstract

浮遊容量の発生を抑制する。多層基板（１）は、一対の第１キャパシタ用電極（３１，３２）と、一対の第２キャパシタ用電極（４１，４２）と、誘電体基板（２）とを備える。一対の第１キャパシタ用電極（３１，３２）は、誘電体基板２の厚さ方向（Ｄ１）において互いに対向するように誘電体基板（２）に設けられている。一対の第２キャパシタ用電極（４１，４２）は、厚さ方向（Ｄ１）において互いに対向するように誘電体基板（２）に設けられている。第１素子及び第２素子、一対の第２キャパシタ用電極（４１，４２）、一対の第１キャパシタ用電極（３１，３２）、並びにグランド電極は、誘電体基板（２）において、厚さ方向（Ｄ１）に、この順に位置する。一対の第２キャパシタ用電極（４１，４２）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１，３２）と重なる。

Description

多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置
　本発明は、一般に多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置に関し、より詳細には、キャパシタを備える多層基板、並びに、この多層基板を備えるローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置に関する。
　従来、キャパシタを用いたフィルタが知られている（例えば、特許文献１参照）。特許文献１に記載されたフィルタは、並列インダクタと並列容量とが直列に接続されている直列ＬＣ回路部を備える。直列ＬＣ回路部において、並列インダクタの一方端が入力端子に接続されており、並列インダクタの他方端が並列容量の一方端に接続されている。並列容量の他方端は接地されている。並列インダクタと並列容量との接続点には、直流信号を遮断するためでもある追加並列容量を介して、半導体スイッチの一方端が接続されている。また、半導体スイッチの他方端は接地されている。
国際公開第２００９／０７２２５１号
　ところで、特許文献１に記載された従来の直列ＬＣ回路部の並列容量（第１キャパシタ）及び追加並列容量（第２キャパシタ）が多層基板内に設けられた場合、追加並列容量とグランドとの間に浮遊容量が発生するという問題があった。その結果、所望の特性（フィルタ特性）が得られないことがあった。
　本発明の目的は、浮遊容量の発生を抑制することができる多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置を提供することにある。
　本発明の一態様に係る多層基板は、入出力電極と、グランド電極と、一対の第１キャパシタ用電極と、一対の第２キャパシタ用電極と、誘電体基板とを備える。前記入出力電極は、入力用又は出力用又は入出力用である。前記一対の第１キャパシタ用電極は、前記入出力電極と前記グランド電極との間に電気的に接続されている第１キャパシタを構成する。前記一対の第２キャパシタ用電極は、前記第１キャパシタと並列に接続されている第２キャパシタを構成する。前記誘電体基板には、前記第１キャパシタと直列に接続される第１素子、及び、前記第２キャパシタと直列に接続される第２素子が設けられる。前記一対の第１キャパシタ用電極は、前記誘電体基板の厚さ方向において互いに対向するように前記誘電体基板に設けられている。前記一対の第２キャパシタ用電極は、前記厚さ方向において互いに対向するように前記誘電体基板に設けられている。前記第１素子及び前記第２素子、前記一対の第２キャパシタ用電極、前記一対の第１キャパシタ用電極、並びに前記グランド電極は、前記誘電体基板において、前記厚さ方向に、この順に位置する。前記一対の第２キャパシタ用電極の少なくとも一部が、前記厚さ方向の平面視において、前記一対の第１キャパシタ用電極と重なる。
　本発明の一態様に係る多層基板は、入出力電極と、グランド電極と、第１インダクタと、第２インダクタと、誘電体基板とを備える。前記入出力電極は、入力用又は出力用又は入出力用である。前記第１インダクタは、前記入出力電極と前記グランド電極との間に電気的に接続されている。前記第２インダクタは、前記第１インダクタと並列に接続されている。前記誘電体基板には、前記第１インダクタと直列に接続される第１素子、及び、前記第２インダクタと直列に接続される第２素子が設けられる。前記第１インダクタは、前記誘電体基板に設けられている。前記第２インダクタは、前記誘電体基板に設けられている。前記第１素子及び前記第２素子、前記第２インダクタ、前記第１インダクタ、並びに前記グランド電極は、前記誘電体基板において、前記誘電体基板の厚さ方向に、この順に位置する。前記第２インダクタの少なくとも一部が、前記厚さ方向の平面視において、前記第１インダクタと重なる。
　本発明の一態様に係るローパスフィルタは、前記多層基板を備え、規定周波数以下の通過帯域を有する。
　本発明の一態様に係るハイパスフィルタは、前記多層基板を備え、規定周波数以上の通過帯域を有する。
　本発明の一態様に係るマルチプレクサは、前記多層基板を備える。前記多層基板は、前記入出力電極を複数備え、かつ、第１直列腕キャパシタと、第２直列腕キャパシタとを更に備える。前記複数の入出力電極は、アンテナに接続されるアンテナ側端子と、前記アンテナ側端子とは異なる第１端子及び第２端子とを含む。前記第１直列腕キャパシタは、前記アンテナ側端子と前記第１端子とを結ぶ経路上に設けられており、第１フィルタの一部を構成するように前記第１端子に接続されている。前記第２直列腕キャパシタは、前記アンテナ側端子と前記第２端子とを結ぶ経路上に設けられており、第２フィルタの一部を構成するように前記第２端子に接続されている。
　本発明の一態様に係る高周波フロントエンド回路は、前記マルチプレクサと、前記マルチプレクサに接続された増幅回路とを備える。
　本発明の一態様に係る通信装置は、前記高周波フロントエンド回路と、前記アンテナで受信される高周波信号を処理するＲＦ信号処理回路とを備える。前記高周波フロントエンド回路は、前記アンテナと前記ＲＦ信号処理回路との間で前記高周波信号を伝達する。
　本発明の上記態様に係る多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置によれば、浮遊容量の発生を抑制することができる。
図１は、本発明の実施形態１に係る多層基板の第１要部の正面図である。 図２は、同上の多層基板の第１要部の斜視図である。 図３は、同上の多層基板の第１要部の平面図である。 図４は、同上の多層基板の第１要部の右側面図である。 図５は、同上の多層基板の第２要部の正面図である。 図６は、同上の多層基板の第２要部の斜視図である。 図７は、同上の多層基板の第２要部の平面図である。 図８は、同上の多層基板の第２要部の左側面図である。 図９は、同上の多層基板における電極重なり量と減衰特性との関係を示すグラフである。 図１０は、本発明の実施形態１に係るマルチプレクサの斜視図である。 図１１は、同上のマルチプレクサの回路図である。 図１２は、本発明の実施形態１に係る通信装置の構成図である。 図１３は、本発明の実施形態１の変形例に係る高周波フロントエンド回路の構成図である。 図１４は、本発明の実施形態１の他の変形例に係るマルチプレクサの回路図である。 図１５は、本発明の実施形態２に係る多層基板の要部の正面図である。 図１６は、同上の多層基板の要部の斜視図である。 図１７は、同上の多層基板の要部の平面図である。 図１８は、同上の多層基板の要部の右側面図である。 図１９は、本発明の実施形態３に係る多層基板の要部の正面図である。
　以下、実施形態１～３に係る多層基板、ローパスフィルタ、ハイパスフィルタ、マルチプレクサ、高周波フロントエンド回路、及び通信装置について、図面を参照して説明する。下記の実施形態等において説明する各図面は、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態１）
　（１）多層基板
　まず、実施形態１に係る多層基板１の全体構成について、図面を参照して説明する。
　実施形態１に係る多層基板１は、複数（８つ）のキャパシタ５（図１及び図５参照）を備える多層基板である。図１～図４は、８つのキャパシタ５のうち２つのキャパシタ５（第１キャパシタ５１、第２キャパシタ５２）を示し、図５～図８は、８つのキャパシタ５のうち他の２つのキャパシタ５（第１キャパシタ５３、第２キャパシタ５４）を示す。また、図１、図４、図５、図８は、誘電体基板２を想像線で示し、図２、図３、図６、図７は、誘電体基板２の図示を省略する。
　多層基板１は、図１に示すように、誘電体基板２と、一対の第１キャパシタ用電極３１，３２と、一対の第２キャパシタ用電極４１，４２とを備える。また、多層基板１は、入力用又は出力用又は入出力用である複数（図示例では３つ）の入出力電極６（図１１参照）と、グランド電極と、制御電極と、電源用電極とを備える。
　多層基板１は、図１０に示すように、例えば、回路基板１０に実装された状態で使用される。各入出力電極６、グランド電極、制御電極、及び電源用電極は、例えば、複数の接合部（図示せず）により回路基板１０と電気的かつ機械的に接続される。複数の接合部の各々の材料は、例えば、はんだである。回路基板１０は、多層基板１の構成要素でない。回路基板１０は、例えば、プリント配線板である。
　多層基板１では、図１に示すように、複数のキャパシタ５のうちの第１キャパシタ５１は、一対の第１キャパシタ用電極３１，３２と誘電体部２５１とで構成されている。誘電体部２５１は、誘電体基板２のうち一対の第１キャパシタ用電極３１，３２の間に介在する部分である。一対の第１キャパシタ用電極３１，３２は、第１キャパシタ５１を形成するための２つ１組の電極である。第２キャパシタ５２は、一対の第２キャパシタ用電極４１，４２と誘電体部２５２とで構成されている。誘電体部２５２は、誘電体基板２のうち一対の第２キャパシタ用電極４１，４２の間に介在する部分である。一対の第２キャパシタ用電極４１，４２は、第２キャパシタ５２を形成するための２つ１組の電極である。
　（２）マルチプレクサの全体構成
　実施形態１に係るマルチプレクサ１００は、ダイプレクサであり、図１１に示すように、第１フィルタ１０１と、第２フィルタ１０２とを備える。
　（２．１）第１フィルタ
　第１フィルタ１０１は、図１１に示すように、アンテナ側端子Ｔ０と、アンテナ側端子Ｔ０とは異なる第１端子Ｔ１と、第１フィルタ機能部１１１とを含む。アンテナ側端子Ｔ０は、第１フィルタ１０１の外部のアンテナに電気的に接続される。第１フィルタ機能部１１１は、アンテナ側端子Ｔ０と第１端子Ｔ１との間に設けられている。アンテナ側端子Ｔ０及び第１端子Ｔ１は、多層基板１の複数の入出力電極６のうち互いに異なる１つの入出力電極６である。
　アンテナ側端子Ｔ０は、例えば、回路基板１０の導体部１１（図１０参照）に、接合部（図示せず）を介して電気的に接続される。これにより、アンテナ側端子Ｔ０は、回路基板１０を介して、第１フィルタ１０１の外部のアンテナと電気的に接続される。第１端子Ｔ１は、例えば、回路基板１０の導体部１２（図１０参照）に、接合部（図示せず）を介して電気的に接続される。導体部１２は、回路基板１０の絶縁層１７上に形成されている。これにより、第１端子Ｔ１は、回路基板１０を介して、第１フィルタ１０１の外部の増幅回路と電気的に接続される。
　第１フィルタ１０１は、ＬＣフィルタである。詳細には、第１フィルタ１０１は、Ｔ型のＬＣフィルタである。第１フィルタ１０１の第１フィルタ機能部１１１は、２つの直列腕キャパシタ（第１直列腕キャパシタＣ１、第２直列腕キャパシタＣ２）と、並列腕インダクタＬ３と、並列腕キャパシタＣ３とを備える。
　第１直列腕キャパシタＣ１及び第２直列腕キャパシタＣ２は、アンテナ側端子Ｔ０と第１端子Ｔ１とを結ぶ第１直列腕経路ｒ１１上に配置されている。第１フィルタ１０１では、第１直列腕キャパシタＣ１の一端がアンテナ側端子Ｔ０と接続され、第１直列腕キャパシタＣ１の他端が第２直列腕キャパシタＣ２の一端と接続されている。第１フィルタ１０１では、第２直列腕キャパシタＣ２の他端が第１端子Ｔ１と接続されている。
　並列腕インダクタＬ３及び並列腕キャパシタＣ３は、第１直列腕経路ｒ１１上のノードＮ１とグランド端子（グランド）とを結ぶ第１並列腕経路ｒ１２上に配置されている。グランド端子は、多層基板１のグランド電極（図示せず）である。多層基板１は、グランド電極に電気的に接続されているグランド層８（図１参照）を備える。グランド端子は、例えば、回路基板１０のグランド導体部１８（図１０参照）に、接合部（図示せず）を介して電気的に接続される。グランド導体部１８は、回路基板１０の絶縁層１７上に形成されている。
　また、第１フィルタ１０１は、容量調整用キャパシタＣ４と、スイッチＳＷ１とを更に備える。第１フィルタ１０１では、容量調整用キャパシタＣ４とスイッチＳＷ１とは、直列に接続されて直列回路１１５を構成する。容量調整用キャパシタＣ４とスイッチＳＷ１との直列回路１１５は、並列腕キャパシタＣ３に並列接続されている。つまり、並列腕キャパシタＣ３と直列回路１１５とは、並列に接続されて並列回路１１６を構成する。そして、並列腕インダクタＬ３と並列回路１１６とは、直列に接続されている。第１フィルタ１０１では、スイッチＳＷ１は、容量調整用キャパシタＣ４とグランド電極との間に電気的に接続されている。
　第１フィルタ１０１では、並列腕キャパシタＣ３は、多層基板１の第１キャパシタ５１（図１参照）であり、容量調整用キャパシタＣ４は、多層基板１の第２キャパシタ５２（図１参照）である。
　第１フィルタ１０１では、並列腕インダクタＬ３及びスイッチＳＷ１は、誘電体基板２の第１主面２１側において多層基板１に実装されている（図１及び図１０参照）。並列腕インダクタＬ３は、例えば、表面実装型インダクタである。スイッチＳＷ１は、例えば、半導体スイッチであり、一対の主端子と、１つの制御端子とを有する。スイッチＳＷ１では、一対の主端子のうち一方の主端子が容量調整用キャパシタＣ４と接続され、他方の主端子がグランド電極と接続され、制御端子が制御電極と接続されている。並列腕インダクタＬ３は、表面実装型インダクタに限らず、例えば、多層基板１の一部により構成されていてもよい。
　第１フィルタ１０１は、第１フィルタ１０１の通過帯域の信号を通過させ、通過帯域以外の信号を減衰させる。第１フィルタ１０１のスイッチＳＷ１は、制御回路によってオンオフ制御される。これにより、第１フィルタ１０１では、通過帯域の下限周波数の低周波側の減衰極の周波数が変化するので、フィルタ特性が変わる。スイッチＳＷ１のオンオフを制御する制御回路は、スイッチＳＷ１の制御端子と電気的に接続されている。制御回路は、例えば、制御用ＩＣ（Integrated Circuit）である。制御回路の構成部品は、多層基板１に実装されていてもよいし、マルチプレクサ１００を含む高周波フロントエンド回路又は通信装置が第１フィルタ１０１の外部に備えていてもよい。
　（２．２）第２フィルタ
　第２フィルタ１０２は、図１１に示すように、アンテナ側端子Ｔ０と、アンテナ側端子Ｔ０とは異なる第２端子Ｔ２と、第２フィルタ機能部１１２とを備える。アンテナ側端子Ｔ０は、第２フィルタ１０２の外部のアンテナに電気的に接続される。第２フィルタ機能部１１２は、アンテナ側端子Ｔ０と第２端子Ｔ２との間に設けられている。アンテナ側端子Ｔ０及び第２端子Ｔ２は、多層基板１の複数の入出力電極６のうち互いに異なる１つの入出力電極６である。マルチプレクサ１００では、第２フィルタ１０２のアンテナ側端子Ｔ０と第１フィルタ１０１のアンテナ側端子Ｔ０とが共通端子である。
　アンテナ側端子Ｔ０は、例えば、回路基板１０の導体部１１（図１０参照）に、接合部（図示せず）を介して電気的に接続される。これにより、アンテナ側端子Ｔ０は、回路基板１０を介して、第２フィルタ１０２の外部のアンテナと電気的に接続される。第２端子Ｔ２は、例えば、回路基板１０の導体部１３（図１０参照）に、接合部（図示せず）を介して電気的に接続される。導体部１３は、回路基板１０の絶縁層１７（図１０参照）上に形成されている。これにより、第２端子Ｔ２は、回路基板１０を介して、第２フィルタ１０２の外部の増幅回路と電気的に接続される。
　第２フィルタ１０２は、ＬＣフィルタである。詳細には、第２フィルタ１０２は、Ｔ型のＬＣフィルタである。第２フィルタ１０２の第２フィルタ機能部１１２は、２つの直列腕キャパシタ（第１直列腕キャパシタＣ１１、第２直列腕キャパシタＣ１２）と、２つの直列腕インダクタ（第１直列腕インダクタＬ１１、第２直列腕インダクタＬ１２）と、並列腕インダクタＬ１３と、並列腕キャパシタＣ１３と、を備える。
　第１直列腕キャパシタＣ１１及び第２直列腕キャパシタＣ１２は、アンテナ側端子Ｔ０と第２端子Ｔ２とを結ぶ第２直列腕経路ｒ２１上に配置されている。第２フィルタ１０２では、第１直列腕キャパシタＣ１１の一端がアンテナ側端子Ｔ０と接続され、第１直列腕キャパシタＣ１１の他端が第２直列腕キャパシタＣ１２の一端と接続されている。第２フィルタ１０２では、第２直列腕キャパシタＣ１２の他端が第２端子Ｔ２と接続されている。
　第１直列腕インダクタＬ１１は、第１直列腕キャパシタＣ１１に並列接続されている。また、第２直列腕インダクタＬ１２は、第２直列腕キャパシタＣ１２に並列接続されている。
　並列腕インダクタＬ１３及び並列腕キャパシタＣ１３は、第２直列腕経路ｒ２１上のノードＮ２とグランド端子（グランド）とを結ぶ第２並列腕経路ｒ２２上に配置されている。グランド端子は、多層基板１のグランド電極（図示せず）である。上述したように、多層基板１は、グランド電極に電気的に接続されているグランド層８（図１及び図５参照）を備える。グランド電極は、例えば、回路基板１０のグランド導体部１８（図１０参照）に、接合部（図示せず）を介して電気的に接続される。グランド導体部１８は、回路基板１０の絶縁層１７（図１０参照）上に形成されている。
　また、第２フィルタ１０２は、容量調整用キャパシタＣ１４と、スイッチＳＷ２とを更に備える。第２フィルタ１０２では、容量調整用キャパシタＣ１４とスイッチＳＷ２とは、直列に接続されて直列回路１１７を構成する。容量調整用キャパシタＣ１４とスイッチＳＷ２との直列回路１１７は、並列腕キャパシタＣ１３に並列接続されている。つまり、並列腕キャパシタＣ１３と直列回路１１７とは、並列に接続されて並列回路１１８を構成する。そして、並列腕インダクタＬ１３と並列回路１１８とは、直列に接続されている。第２フィルタ１０２では、スイッチＳＷ２は、容量調整用キャパシタＣ１４とグランド電極との間に電気的に接続されている。
　第２フィルタ１０２では、並列腕キャパシタＣ１３は、多層基板１の第１キャパシタ５３（図５参照）であり、容量調整用キャパシタＣ１４は、多層基板１の第２キャパシタ５４（図５参照）である。
　第２フィルタ１０２では、並列腕インダクタＬ１３及びスイッチＳＷ２は、誘電体基板２の第１主面２１側において多層基板１に実装されている（図５及び図１０参照）。並列腕インダクタＬ１３は、例えば、表面実装型インダクタである。スイッチＳＷ２は、例えば、半導体スイッチであり、一対の主端子と、１つの制御端子とを有する。スイッチＳＷ２では、一対の主端子のうち一方の主端子が容量調整用キャパシタＣ１４と接続され、他方の主端子がグランド電極と接続され、制御端子が制御電極と接続されている。並列腕インダクタＬ１３は、表面実装型インダクタに限らず、例えば、多層基板１の一部により構成されていてもよい。
　第２フィルタ１０２は、第２フィルタ１０２の通過帯域の信号を通過させ、通過帯域以外の信号を減衰させる。第２フィルタ１０２のスイッチＳＷ２は、制御回路によってオンオフ制御される。これにより、第２フィルタ１０２では、通過帯域の上限周波数の高周波側の減衰極の周波数が変化するので、フィルタ特性が変わる。スイッチＳＷ２のオンオフを制御する制御回路は、スイッチＳＷ２の制御端子と電気的に接続されている。制御回路は、例えば、制御用ＩＣである。制御回路の構成部品は、多層基板１に実装されていてもよいし、マルチプレクサ１００を含む高周波フロントエンド回路又は通信装置が第２フィルタ１０２の外部に備えていてもよい。
　第１フィルタ１０１と第２フィルタ１０２とは互いに異なる通過帯域を有している。マルチプレクサ１００では、一例として、第１フィルタ１０１がハイパスフィルタ、第２フィルタ１０２がローパスフィルタである。したがって、マルチプレクサ１００では、第１フィルタ１０１の通過帯域が第２フィルタ１０２の通過帯域よりも高周波数側にある。マルチプレクサ１００では、例えば、第２フィルタ１０２の通過帯域の最大周波数が、第１フィルタ１０１の通過帯域の最小周波数よりも低い。
　図１０に示すマルチプレクサ１００は、カバー層（図示せず）を更に備えていてもよい。カバー層は、例えば、多層基板１上に実装されている並列腕インダクタＬ３、第１直列腕インダクタＬ１１、第２直列腕インダクタＬ１２、並列腕インダクタＬ１３、スイッチＳＷ１，ＳＷ２を誘電体基板２の第１主面２１側において覆う。カバー層の材料は、例えば、エポキシ樹脂等である。
　（３）多層基板の詳細
　（３．１）多層基板の材料
　図１及び図５に示す多層基板１は、例えば、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板である。多層基板１は、例えば、複数の誘電体層及び複数の導体パターン層を含む積層基板である。ここで、導体パターン層とは電極である。複数の誘電体層及び複数の導体パターン層は、誘電体基板２の厚さ方向Ｄ１において積層されている。この場合、導体パターン層の材料は、例えば、銅である。したがって、後述の一対の第１キャパシタ用電極３１，３２，３３，３４及び一対の第２キャパシタ用電極４１，４２，４３，４４の各々の材料は、例えば、銅である。導体パターン層の材料は、銅に限らず、例えば、銀、金等であってもよい。なお、誘電体基板２を構成する複数の誘電体層は、同じ材料により形成されていてもよいし、一部の誘電体層が他の誘電体層と異なる材料により形成されていてもよい。また、複数の導体パターン層は、同じ材料により形成されていてもよいし、一部の導体パターン層が他の導体パターン層と異なる材料により形成されていてもよい。
　（３．２）誘電体基板
　誘電体基板２は、板状である。誘電体基板２は、図１に示すように、その厚さ方向Ｄ１において互いに反対側に位置する第１主面２１及び第２主面２２を有する。誘電体基板２の厚さ方向Ｄ１からの平面視において、誘電体基板２及び多層基板１は、例えば、長方形状である。
　誘電体基板２は、複数の誘電体層を含む。誘電体基板２における複数の誘電体層のうち厚さ方向Ｄ１において隣り合う誘電体層同士の境界を図示していない。複数の誘電体層の各々は、電気絶縁性を有する。よって、誘電体基板２は、電気絶縁性を有する。複数の誘電体層の各々の外周形状は、誘電体基板２の外周形状と同じである。
　誘電体基板２の複数の誘電体層には、複数の導体パターン層が形成されている。複数の導体パターン層は、それぞれ所定パターンに形成されている。複数の導体パターン層の各々は、誘電体基板２の厚さ方向Ｄ１に直交する一平面内において１又は複数の導体層を含む。
　誘電体基板２には、図１～図４に示すように、並列腕インダクタＬ３（第１素子）及びスイッチＳＷ１（第２素子）が設けられている。より詳細には、誘電体基板２の第１主面２１上に、並列腕インダクタＬ３及びスイッチＳＷ１が実装されている。並列腕インダクタＬ３は、第１キャパシタ５１（並列腕キャパシタＣ３）と直列に接続されている（図１１参照）。スイッチＳＷ１は、第２キャパシタ５２（容量調整用キャパシタＣ４）と直列に接続されている（図１１参照）。
　また、誘電体基板２には、図５～図８に示すように、並列腕インダクタＬ１３（第１素子）及びスイッチＳＷ２（第２素子）が設けられている。より詳細には、誘電体基板２の第１主面２１上に、並列腕インダクタＬ１３及びスイッチＳＷ２が実装されている。並列腕インダクタＬ１３は、第１キャパシタ５３（並列腕キャパシタＣ１３）と直列に接続されている（図１１参照）。スイッチＳＷ２は、第２キャパシタ５４（容量調整用キャパシタＣ１４）と直列に接続されている（図１１参照）。
　（３．３）グランド層
　図１及び図５に示すグランド層８は、誘電体基板２に設けられている複数の導体パターン層のうちの１つの導体パターン層により構成されている。グランド層８は、第１キャパシタ用電極３２（図１参照）及び第１キャパシタ用電極３４（図５参照）を含む導体パターン層である。
　グランド層８は、例えば、回路基板１０（図１０参照）を介してグランド電位を与えられるグランド電極である。グランド層８は、図１及び図５に示すように、誘電体基板２の第１主面２１よりも第２主面２２側に位置している。
　（３．４）多層基板の第１要部
　次に、多層基板１の第１要部について、図１～図４を参照して説明する。
　（３．４．１）第１キャパシタ用電極
　一対の第１キャパシタ用電極３１，３２は、図１～図４に示すように、誘電体基板２の厚さ方向Ｄ１において互いに対向するように誘電体基板２に設けられている。一対の第１キャパシタ用電極３１，３２は、複数の導体パターン層のうち誘電体基板２の厚さ方向Ｄ１において対向する２つの導体パターン層である。つまり、第１キャパシタ用電極３１は、上記２つの導体パターン層のうちの一方であり、第１キャパシタ用電極３２は、上記２つの導体パターン層の他方である。第１キャパシタ用電極３２は、第１キャパシタ用電極３１よりも、誘電体基板２の第２主面２２側に位置している。
　誘電体基板２の厚さ方向Ｄ１からの平面視において、第１キャパシタ用電極３１は、例えば、長方形状である。第１キャパシタ用電極３２は、グランド層８（グランド電極）と兼用する。多層基板１では、厚さ方向Ｄ１からの平面視で一対の第１キャパシタ用電極３１，３２の大きさが互いに異なる。
　一対の第１キャパシタ用電極３１，３２は、入出力電極６（図１１参照）とグランド電極との間に電気的に接続されている第１キャパシタ５１を構成する。一対の第１キャパシタ用電極３１，３２を含む第１キャパシタ５１の容量は、厚さ方向Ｄ１からの平面視において一対の第１キャパシタ用電極３１，３２の重なる面積と、厚さ方向Ｄ１における一対の第１キャパシタ用電極３１，３２間の距離と、誘電体基板２のうち一対の第１キャパシタ用電極３１，３２の間に介在する誘電体部２５１の誘電率とで決まる。第１キャパシタ５１の容量については、例えば、第１キャパシタ５１を含む第１フィルタ１０１（図１１参照）の要求仕様（フィルタ特性）等に応じて、適宜、決定すればよい。
　実施形態１に係る多層基板１では、一対の第１キャパシタ用電極３１，３２のうち誘電体基板２の第１主面２１に近い第１キャパシタ用電極３１の電極面積が、誘電体基板２の第２主面２２に近い第１キャパシタ用電極３２の電極面積よりも小さい。第１キャパシタ用電極３１の電極面積は、厚さ方向Ｄ１からの平面視での第１キャパシタ用電極３１の大きさに相当する。第１キャパシタ用電極３２の電極面積は、厚さ方向Ｄ１からの平面視での第１キャパシタ用電極３２の大きさに相当する。また、一対の第１キャパシタ用電極３１，３２では、厚さ方向Ｄ１からの平面視において、第１キャパシタ用電極３１が、第１キャパシタ用電極３２の外周よりも内側に位置しており、第１キャパシタ用電極３１の全部が第１キャパシタ用電極３２に重なっている。
　（３．４．２）第２キャパシタ用電極
　一対の第２キャパシタ用電極４１，４２は、図１～図４に示すように、誘電体基板２の厚さ方向Ｄ１において互いに対向するように誘電体基板２に設けられている。一対の第２キャパシタ用電極４１，４２は、複数の導体パターン層のうち誘電体基板２の厚さ方向Ｄ１において対向する２つの導体パターン層である。つまり、第２キャパシタ用電極４１は、上記２つの導体パターン層のうちの一方であり、第２キャパシタ用電極４２は、上記２つの導体パターン層の他方である。第２キャパシタ用電極４１は、第２キャパシタ用電極４２よりも、第１主面２１側に位置している。
　誘電体基板２の厚さ方向Ｄ１からの平面視において、一対の第２キャパシタ用電極４１，４２の各々は、例えば、長方形状である。多層基板１では、厚さ方向Ｄ１からの平面視で一対の第２キャパシタ用電極４１，４２の大きさが互いに異なる。
　一対の第２キャパシタ用電極４１，４２は、第１キャパシタ５１と並列に接続されている第２キャパシタ５２を構成する。一対の第２キャパシタ用電極４１，４２を含む第２キャパシタ５２の容量は、厚さ方向Ｄ１からの平面視において一対の第２キャパシタ用電極４１，４２の重なる面積と、厚さ方向Ｄ１における一対の第２キャパシタ用電極４１，４２間の距離と、誘電体基板２のうち一対の第２キャパシタ用電極４１，４２の間に介在する誘電体部２５２の誘電率とで決まる。第２キャパシタ５２の容量については、例えば、第２キャパシタ５２を含む第１フィルタ１０１（図１１参照）の要求仕様（フィルタ特性）等に応じて、適宜、決定すればよい。
　図１に示すように、一対の第２キャパシタ用電極４１，４２は、一対の第１キャパシタ用電極３１，３２よりも、誘電体基板２の第１主面２１側に位置している。
　実施形態１に係る多層基板１では、一対の第２キャパシタ用電極４１，４２のうち誘電体基板２の第１主面２１に近い第２キャパシタ用電極４１の電極面積が、誘電体基板２の第２主面２２に近い第２キャパシタ用電極４２の電極面積よりも小さい。第２キャパシタ用電極４１の電極面積は、厚さ方向Ｄ１からの平面視での第２キャパシタ用電極４１の大きさに相当する。第２キャパシタ用電極４２の電極面積は、厚さ方向Ｄ１からの平面視での第２キャパシタ用電極４２の大きさに相当する。また、一対の第２キャパシタ用電極４１，４２では、厚さ方向Ｄ１からの平面視において、第２キャパシタ用電極４１が、第２キャパシタ用電極４２の外周よりも内側に位置しており、第２キャパシタ用電極４１の全部が第２キャパシタ用電極４２に重なっている。
　（３．４．３）第１キャパシタ用電極及び第２キャパシタ用電極の位置関係
　ここで、図１～図４に示すように、並列腕インダクタＬ３及びスイッチＳＷ１、一対の第２キャパシタ用電極４１，４２、一対の第１キャパシタ用電極３１，３２、並びにグランド電極は、誘電体基板２の厚さ方向Ｄ１において、この順に位置する。
　そして、一対の第２キャパシタ用電極４１，４２の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１，３２と重なる。より詳細には、一対の第２キャパシタ用電極４１，４２のうち第１キャパシタ５１に近い第２キャパシタ用電極４２の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１，３２のうち第２キャパシタ５２に近い第１キャパシタ用電極３１と重なる。さらに、一対の第２キャパシタ用電極４１，４２のうち第１キャパシタ５１に近い第２キャパシタ用電極４２の面積が、一対の第２キャパシタ用電極４１，４２のうち第１キャパシタ５１から遠い第２キャパシタ用電極４１の面積よりも大きい。また、第１キャパシタ５１に近い第２キャパシタ用電極４２の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１，３２のうち第２キャパシタ５２から遠い第１キャパシタ用電極３２と重なる。
　ところで、第２キャパシタ用電極４１，４２において第１キャパシタ用電極３１，３２と重なっている割合（以下、「電極重なり量」という）と減衰特性との関係は、図９に示すように、電極重なり量が多くなるにつれて減衰特性は向上していく。特に、電極重なり量が６０％以上である場合、減衰特性が１５ｄＢとなり、好ましい。より好ましくは、電極重なり量が７０％以上である。
　（３．５）多層基板の第２要部
　次に、多層基板１の第２要部について、図５～図８を参照して説明する。
　（３．５．１）第１キャパシタ用電極
　一対の第１キャパシタ用電極３３，３４は、図５～図８に示すように、誘電体基板２の厚さ方向Ｄ１において互いに対向するように誘電体基板２に設けられている。一対の第１キャパシタ用電極３３，３４は、複数の導体パターン層のうち誘電体基板２の厚さ方向Ｄ１において対向する２つの導体パターン層である。つまり、第１キャパシタ用電極３３は、上記２つの導体パターン層のうちの一方であり、第１キャパシタ用電極３４は、上記２つの導体パターン層の他方である。第１キャパシタ用電極３４は、第１キャパシタ用電極３３よりも、誘電体基板２の第２主面２２側に位置している。
　誘電体基板２の厚さ方向Ｄ１からの平面視において、第１キャパシタ用電極３３は、例えば、長方形状である。第１キャパシタ用電極３４は、グランド層８（グランド電極）と兼用する。多層基板１では、厚さ方向Ｄ１からの平面視で一対の第１キャパシタ用電極３３，３４の大きさが互いに異なる。
　一対の第１キャパシタ用電極３３，３４は、入出力電極６（図１１参照）とグランド電極との間に電気的に接続されている第１キャパシタ５３を構成する。一対の第１キャパシタ用電極３３，３４を含む第１キャパシタ５３の容量は、厚さ方向Ｄ１からの平面視において一対の第１キャパシタ用電極３３，３４の重なる面積と、厚さ方向Ｄ１における一対の第１キャパシタ用電極３３，３４間の距離と、誘電体基板２のうち一対の第１キャパシタ用電極３３，３４の間に介在する誘電体部２５３の誘電率とで決まる。第１キャパシタ５３の容量については、例えば、第１キャパシタ５３を含む第２フィルタ１０２の要求仕様（フィルタ特性）等に応じて、適宜、決定すればよい。
　実施形態１に係る多層基板１では、一対の第１キャパシタ用電極３３，３４のうち誘電体基板２の第１主面２１に近い第１キャパシタ用電極３３の電極面積が、誘電体基板２の第２主面２２に近い第１キャパシタ用電極３４の電極面積よりも小さい。第１キャパシタ用電極３３の電極面積は、厚さ方向Ｄ１からの平面視での第１キャパシタ用電極３３の大きさに相当する。第１キャパシタ用電極３４の電極面積は、厚さ方向Ｄ１からの平面視での第１キャパシタ用電極３４の大きさに相当する。また、一対の第１キャパシタ用電極３３，３４では、厚さ方向Ｄ１からの平面視において、第１キャパシタ用電極３３が、第１キャパシタ用電極３４の外周よりも内側に位置しており、第１キャパシタ用電極３３の全部が第１キャパシタ用電極３４に重なっている。
　（３．５．２）第２キャパシタ用電極
　一対の第２キャパシタ用電極４３，４４は、図５～図８に示すように、誘電体基板２の厚さ方向Ｄ１において互いに対向するように誘電体基板２に設けられている。一対の第２キャパシタ用電極４３，４４は、複数の導体パターン層のうち誘電体基板２の厚さ方向Ｄ１において対向する２つの導体パターン層である。つまり、第２キャパシタ用電極４３は、上記２つの導体パターン層のうちの一方であり、第２キャパシタ用電極４４は、上記２つの導体パターン層の他方である。第２キャパシタ用電極４３は、第２キャパシタ用電極４４よりも、第１主面２１側に位置している。
　誘電体基板２の厚さ方向Ｄ１からの平面視において、一対の第２キャパシタ用電極４３，４４の各々は、例えば、長方形状である。多層基板１では、厚さ方向Ｄ１からの平面視で一対の第２キャパシタ用電極４３，４４の大きさが互いに異なる。
　一対の第２キャパシタ用電極４３，４４は、第１キャパシタ５３と並列に接続されている第２キャパシタ５４を構成する。一対の第２キャパシタ用電極４３，４４を含む第２キャパシタ５４の容量は、厚さ方向Ｄ１からの平面視において一対の第２キャパシタ用電極４３，４４の重なる面積と、厚さ方向Ｄ１における一対の第２キャパシタ用電極４３，４４間の距離と、誘電体基板２のうち一対の第２キャパシタ用電極４３，４４の間に介在する誘電体部２５４の誘電率とで決まる。第２キャパシタ５４の容量については、例えば、第２キャパシタ５４を含む第２フィルタ１０２の要求仕様（フィルタ特性）等に応じて、適宜、決定すればよい。
　図５に示すように、一対の第２キャパシタ用電極４３，４４は、一対の第１キャパシタ用電極３３，３４よりも、誘電体基板２の第１主面２１側に位置している。
　実施形態１に係る多層基板１では、一対の第２キャパシタ用電極４３，４４のうち誘電体基板２の第１主面２１に近い第２キャパシタ用電極４３の電極面積が、誘電体基板２の第２主面２２に近い第２キャパシタ用電極４４の電極面積よりも小さい。第２キャパシタ用電極４３の電極面積は、厚さ方向Ｄ１からの平面視での第２キャパシタ用電極４３の大きさに相当する。第２キャパシタ用電極４４の電極面積は、厚さ方向Ｄ１からの平面視での第２キャパシタ用電極４４の大きさに相当する。また、一対の第２キャパシタ用電極４３，４４では、厚さ方向Ｄ１からの平面視において、第２キャパシタ用電極４３が、第２キャパシタ用電極４４の外周よりも内側に位置しており、第２キャパシタ用電極４３の全部が第２キャパシタ用電極４４に重なっている。
　（３．５．３）第１キャパシタ用電極及び第２キャパシタ用電極の位置関係
　ここで、図５～図８に示すように、並列腕インダクタＬ１３及びスイッチＳＷ２、一対の第２キャパシタ用電極４３，４４、一対の第１キャパシタ用電極３３，３４、並びにグランド電極は、誘電体基板２の厚さ方向Ｄ１において、この順に位置する。
　そして、一対の第２キャパシタ用電極４３，４４の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３３，３４と重なる。より詳細には、一対の第２キャパシタ用電極４３，４４のうち第１キャパシタ５３に近い第２キャパシタ用電極４４の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３３，３４のうち第２キャパシタ５４に近い第１キャパシタ用電極３３と重なる。さらに、一対の第２キャパシタ用電極４３，４４のうち第１キャパシタ５３に近い第２キャパシタ用電極４４の面積が、一対の第２キャパシタ用電極４３，４４のうち第１キャパシタ５３から遠い第２キャパシタ用電極４３の面積よりも大きい。また、第１キャパシタ５３に近い第２キャパシタ用電極４４の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３３，３４のうち第２キャパシタ５４から遠い第１キャパシタ用電極３４と重なる。
　（３．６）電極
　図１１に示す複数の入出力電極６、グランド電極、制御電極、及び電源用電極は、誘電体基板２の第２主面２２（図１及び図５参照）に配置されている。誘電体基板２の第２主面２２上において、複数の入出力電極６、グランド電極、制御電極、及び電源用電極は、互いに離れて配置されている。これにより、複数の入出力電極６、グランド電極、制御電極、及び電源用電極は、互いに電気的に絶縁されている。
　複数の入出力電極６は、図１１に示すように、アンテナ側端子Ｔ０と、第１端子Ｔ１と、第２端子Ｔ２とを含む。アンテナ側端子Ｔ０は、第１フィルタ機能部１１１の第１直列腕キャパシタＣ１及び第２フィルタ１０２の第１直列腕キャパシタＣ１１と電気的に接続されている。また、第１端子Ｔ１は、第１フィルタ機能部１１１の第２直列腕キャパシタＣ２と電気的に接続されている。また、第２端子Ｔ２は、第２フィルタ機能部１１２の第２直列腕キャパシタＣ１２と電気的に接続されている。グランド電極は、グランド層８と電気的に接続されている。制御電極は、第１フィルタ機能部１１１のスイッチＳＷ１の制御端子と電気的に接続されている。電源用電極は、電源と電気的に接続されている。
　（３．７）ビア導体
　多層基板１は、図１及び図５に示すように、複数のビア導体７（接続経路部）を備える。複数のビア導体７は、誘電体基板２に設けられている。複数のビア導体７の各々は、１又は複数の誘電体層を貫通しており、誘電体基板２の厚さ方向Ｄ１において第１端面と第２端面とを有する。複数のビア導体７の各々は、第１端面に接する導体パターン層の導体部と、第２端面に接する導体パターン層の導体部とを電気的に接続している。ビア導体７の材料は、例えば、導体パターン層と同じ材料である。したがって、ビア導体７の材料は、例えば、銅である。ビア導体７の材料は、銅に限らず、例えば、銀、金等であってもよい。
　複数のビア導体７は、２つのキャパシタ５（第２直列腕キャパシタＣ２，Ｃ１２）と２つの入出力電極６（第１端子Ｔ１、第２端子Ｔ２）とのそれぞれを電気的に接続する２つのビア導体７１，７２を含む。ビア導体７１は、第１フィルタ機能部１１１の第２直列腕キャパシタＣ２と入出力電極６（第１端子Ｔ１）とを電気的に接続している。ビア導体７２は、第２フィルタ機能部１１２の第２直列腕キャパシタＣ１２と入出力電極６（第２端子Ｔ２）とを電気的に接続している。
　図１に示すように、複数のビア導体７のうちのビア導体７１は、並列腕インダクタＬ３と第２キャパシタ５２とを電気的に接続する。より詳細には、ビア導体７１とビア導体７２とによって、並列腕インダクタＬ３と第２キャパシタ５２の第２キャパシタ用電極４２とを電気的に接続する。つまり、並列腕インダクタＬ３と第２キャパシタ５２とを電気的に接続する接続経路部は、ビア導体７１とビア導体７２とで構成されている。
　また、複数のビア導体７のうちのビア導体７３は、並列腕インダクタＬ３と第１キャパシタ５１とを電気的に接続する。より詳細には、ビア導体７１とビア導体７２とビア導体７３とによって、並列腕インダクタＬ３と第１キャパシタ５１の第１キャパシタ用電極３１とを電気的に接続する。つまり、並列腕インダクタＬ３と第１キャパシタ用電極３１とを電気的に接続する接続経路部は、ビア導体７１とビア導体７２とビア導体７３とで構成されている。
　さらに、複数のビア導体７のうちのビア導体７４は、スイッチＳＷ１と第２キャパシタ５２とを電気的に接続する。より詳細には、ビア導体７４によって、スイッチＳＷ１と第２キャパシタ５２の第２キャパシタ用電極４１とを電気的に接続する。つまり、スイッチＳＷ１と第２キャパシタ用電極４１とを電気的に接続する接続経路部は、ビア導体７４で構成されている。
　図５に示すように、複数のビア導体７のうちのビア導体７５は、並列腕インダクタＬ１３と第２キャパシタ５４とを電気的に接続する。より詳細には、ビア導体７５とビア導体７６とによって、並列腕インダクタＬ１３と第２キャパシタ５４の第２キャパシタ用電極４４とを電気的に接続する。つまり、並列腕インダクタＬ１３と第２キャパシタ用電極４４とを電気的に接続する接続経路部は、ビア導体７５で構成されている。
　また、複数のビア導体７のうちのビア導体７７は、並列腕インダクタＬ１３と第１キャパシタ５３とを電気的に接続する。より詳細には、ビア導体７５とビア導体７６とビア導体７７とによって、並列腕インダクタＬ１３と第１キャパシタ５３の第１キャパシタ用電極３３とを電気的に接続する。つまり、並列腕インダクタＬ１３と第１キャパシタ用電極３３とを電気的に接続する接続経路部は、ビア導体７７で構成されている。
　さらに、複数のビア導体７のうちのビア導体７８は、スイッチＳＷ２と第２キャパシタ５４とを電気的に接続する。より詳細には、ビア導体７８によって、スイッチＳＷ２と第２キャパシタ５４の第２キャパシタ用電極４３とを電気的に接続する。つまり、スイッチＳＷ２と第２キャパシタ用電極４３とを電気的に接続する接続経路部は、ビア導体７８で構成されている。
　そして、図１に示すように、ビア導体７１，７２，７３は、厚さ方向Ｄ１の平面視において、第１キャパシタ５１と重なる。より詳細には、ビア導体７１，７２，７３は、厚さ方向Ｄ１の平面視において、第１キャパシタ用電極３１，３２の両方と重なる。
　同様に、図５に示すように、ビア導体７５，７６，７７は、厚さ方向Ｄ１の平面視において、第１キャパシタ５３と重なる。より詳細には、ビア導体７５，７６，７７は、厚さ方向Ｄ１の平面視において、第１キャパシタ用電極３３，３４の両方と重なる。
　（４）効果
　以上説明したように、実施形態１に係る多層基板１では、並列腕インダクタＬ３及びスイッチＳＷ１、一対の第２キャパシタ用電極４１，４２、一対の第１キャパシタ用電極３１，３２、並びにグランド電極が、誘電体基板２の厚さ方向Ｄ１において、この順に位置している。そして、一対の第２キャパシタ用電極４１，４２の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１，３２と重なる。これにより、一対の第２キャパシタ用電極４１，４２とグランド電極との間に発生する浮遊容量を抑制することができる。したがって、このような多層基板１を備える第１フィルタ１０１は、所望の特性を有し、かつ、規定周波数以上の通過帯域を有するハイパスフィルタを構成することができる。
　同様に、並列腕インダクタＬ１３及びスイッチＳＷ２、一対の第２キャパシタ用電極４３，４４、一対の第１キャパシタ用電極３３，３４、並びにグランド電極が、誘電体基板２の厚さ方向Ｄ１において、この順に位置している。そして、一対の第２キャパシタ用電極４３，４４の少なくとも一部が、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３３，３４と重なる。これにより、一対の第２キャパシタ用電極４３，４４とグランド電極との間に発生する浮遊容量を抑制することができる。したがって、このような多層基板１を備える第２フィルタ１０２は、所望の特性を有し、かつ、規定周波数以下の通過帯域を有するローパスフィルタを構成することができる。
　なお、多層基板１を備えるフィルタは、ハイパスフィルタ又はローパスフィルタに限らず、バンドパスフィルタ又はバンドエリミネーションフィルタ等を構成してもよい。
　実施形態１に係る多層基板１では、第２キャパシタ５２から遠い第１キャパシタ用電極３２がグランド電極と兼用される。同様に、第２キャパシタ５４から遠い第１キャパシタ用電極３４がグランド電極と兼用される。これにより、第１キャパシタ用電極３２の電位を理想的なグランドに近づけることができる。
　（５）高周波フロントエンド回路
　以下、実施形態に係る高周波フロントエンド回路３００について、図１２を参照して説明する。
　高周波フロントエンド回路３００は、マルチプレクサ１００ａと、第１増幅回路３０３と、第１スイッチ回路３０１とを備える。また、高周波フロントエンド回路３００は、第２増幅回路３０４と、第２スイッチ回路３０２とを更に備える。ただし、高周波フロントエンド回路３００において、第２増幅回路３０４及び第２スイッチ回路３０２は、必須の構成要素ではない。なお、マルチプレクサ１００ａに関し、マルチプレクサ１００と同様の構成要素については、同一の符号を付して説明を省略する。
　マルチプレクサ１００ａは、図１１に示したマルチプレクサ１００の構成に加えて、第３端子Ｔ３と、第４端子Ｔ４と、第３フィルタ機能部１１３と、第４フィルタ機能部１１４とを更に備える。これにより、マルチプレクサ１００ａは、第１フィルタ１０１及び第２フィルタ１０２の他に、第３フィルタ１０３と、第４フィルタ１０４とを備える。
　第３フィルタ１０３は、アンテナ側端子Ｔ０と、第３フィルタ機能部１１３と、第３端子Ｔ３とを含む。第３フィルタ機能部１１３は、アンテナ側端子Ｔ０と第３端子Ｔ３との間に設けられている。第３フィルタ１０３は、第１送信側フィルタである。第３フィルタ１０３は、第３フィルタ１０３の通過帯域の信号を通過させ、通過帯域以外の信号を減衰させる。
　第４フィルタ１０４は、アンテナ側端子Ｔ０と、第４フィルタ機能部１１４と、第４端子Ｔ４とを含む。第４フィルタ機能部１１４は、アンテナ側端子Ｔ０と第４端子Ｔ４との間に設けられている。第４フィルタ１０４は、第２送信側フィルタである。第４フィルタ１０４は、第４フィルタ１０４の通過帯域の信号を通過させ、通過帯域以外の信号を減衰させる。
　第１増幅回路３０３は、アンテナ２００、マルチプレクサ１００ａ及び第１スイッチ回路３０１を経由した高周波信号（受信信号）を増幅して出力する。第１増幅回路３０３は、ローノイズアンプ回路である。
　第１スイッチ回路３０１は、マルチプレクサ１００ａの第１端子Ｔ１及び第２端子Ｔ２に個別に接続された２つの被選択端子と、第１増幅回路３０３に接続された共通端子と、を有する。つまり、第１スイッチ回路３０１は、第１端子Ｔ１を介して第１フィルタ機能部１１１と接続されており、第２端子Ｔ２を介して第２フィルタ機能部１１２と接続されている。
　第１スイッチ回路３０１は、例えば、ＳＰＤＴ（Single Pole Double Throw）型のスイッチによって構成されている。第１スイッチ回路３０１は、制御回路によって制御される。第１スイッチ回路３０１は、上記制御回路からの制御信号にしたがって、共通端子と２つの被選択端子のうちの１つとを接続する。第１スイッチ回路３０１は、スイッチＩＣによって構成されてもよい。なお、第１スイッチ回路３０１では、共通端子と接続される被選択端子は１つに限らず、複数であってもよい。つまり、高周波フロントエンド回路３００は、キャリアアグリゲーション（Carrier Aggregation）に対応するように構成されていてもよい。
　第２増幅回路３０４は、高周波フロントエンド回路３００の外部（例えば、後述のＲＦ信号処理回路４０１）から出力された高周波信号（送信信号）を増幅し、第２スイッチ回路３０２及びマルチプレクサ１００ａを経由してアンテナ２００に出力する。第２増幅回路３０４は、パワーアンプ回路である。
　第２スイッチ回路３０２は、例えば、ＳＰＤＴ型のスイッチによって構成されている。第２スイッチ回路３０２は、上記制御回路によって制御される。第２スイッチ回路３０２は、上記制御回路からの制御信号にしたがって、共通端子と２つの被選択端子のうちの１つとを接続する。第２スイッチ回路３０２は、スイッチＩＣによって構成されてもよい。なお、第２スイッチ回路３０２では、共通端子と接続される被選択端子は１つに限らず、複数であってもよい。
　（６）通信装置
　通信装置４００は、図１２に示すように、ＲＦ信号処理回路４０１と、高周波フロントエンド回路３００とを備える。ＲＦ信号処理回路４０１は、アンテナ２００で受信される高周波信号を処理する。高周波フロントエンド回路３００は、アンテナ２００とＲＦ信号処理回路４０１との間で高周波信号（受信信号、送信信号）を伝達する。通信装置４００は、ベースバンド信号処理回路４０２を更に備える。ベースバンド信号処理回路４０２は、必須の構成要素ではない。
　ＲＦ信号処理回路４０１は、例えばＲＦＩＣ（Radio Frequency Integrated Circuit）であり、高周波信号（受信信号）に対する信号処理を行う。例えば、ＲＦ信号処理回路４０１は、アンテナ２００から高周波フロントエンド回路３００を介して入力された高周波信号（受信信号）に対してダウンコンバート等の信号処理を行い、当該信号処理により生成された受信信号をベースバンド信号処理回路４０２へ出力する。ベースバンド信号処理回路４０２は、例えばＢＢＩＣ（Baseband Integrated Circuit）である。ベースバンド信号処理回路４０２で処理された受信信号は、例えば、画像信号として画像表示のために、又は、音声信号として通話のために使用される。
　また、ＲＦ信号処理回路４０１は、例えば、ベースバンド信号処理回路４０２から出力された高周波信号（送信信号）に対してアップコンバート等の信号処理を行い、信号処理が行われた高周波信号を第２増幅回路３０４へ出力する。ベースバンド信号処理回路４０２は、例えば、通信装置４００の外部からの送信信号に対する所定の信号処理を行う。
　（７）変形例
　以下、本実施形態の変形例について説明する。
　実施形態１に係る多層基板１では、第１キャパシタ５１，５３と直列に接続される第１素子として並列腕インダクタＬ３，Ｌ１３が用いられており、第２キャパシタ５２，５４と直列に接続される第２素子としてスイッチＳＷ１，ＳＷ２が用いられている。しかしながら、実施形態１の変形例に係る多層基板では、第１素子は、並列腕インダクタＬ３，Ｌ１３に限定されない。また、第２素子は、スイッチＳＷ１，ＳＷ２に限定されない。例えば、第１素子がスイッチであり、第２素子がインダクタであってもよい。あるいは、第１素子及び第２素子の両方がスイッチであってもよい。第１素子は、インダクタ又はスイッチであることが好ましい。
　また、第１フィルタ１０１及び第２フィルタ１０２は、それぞれ、送信及び受信の一方のみに対応している構成に限らず、送信及び受信の両方に対応していてもよい。例えば、第１フィルタ１０１はＬＴＥ（Long Term Evolution）規格のハイバンドの高周波信号を通過させるフィルタであり、第２フィルタ１０２はＬＴＥ規格のミッドバンドの高周波信号を通過させるフィルタであってもよい。
　また、マルチプレクサ１００は、図１２の高周波フロントエンド回路３００の構成要素として用いる場合に限らず、例えば、図１３に示す高周波フロントエンド回路３００ｂの構成要素として用いてもよい。なお、高周波フロントエンド回路３００ｂにおいて、高周波フロントエンド回路３００と同様の構成要素には同一の符号を付して説明を適宜省略する。
　高周波フロントエンド回路３００ｂは、受信系フロントエンド回路である。高周波フロントエンド回路３００ｂは、複数のバンド（周波数帯域）の同時使用（例えば、キャリアアグリゲーション）に対応するように構成されている。高周波フロントエンド回路３００ｂは、マルチプレクサ１００と、２つのスイッチ回路３１１，３１２と、５つのフィルタ３２１，３２２，３２３，３２４，３２５と、５つの増幅回路３３１，３３２，３３３，３３４，３３５とを備える。
　マルチプレクサ１００は、上述のように、アンテナ側端子Ｔ０と、第１端子Ｔ１と、第２端子Ｔ２と、第１フィルタ機能部１１１と、第２フィルタ機能部１１２とを備える。
　第１フィルタ機能部１１１は、アンテナ側端子Ｔ０と第１端子Ｔ１との間に設けられている。第１フィルタ機能部１１１は、ハイパスフィルタであり、ハイバンド群の周波数範囲を通過帯域とし、ローバンド群の周波数範囲を減衰帯域とする、ハイパスフィルタである。
　第２フィルタ機能部１１２は、アンテナ側端子Ｔ０と第２端子Ｔ２との間に設けられている。第２フィルタ機能部１１２は、ローバンド群の周波数範囲を通過帯域とし、ハイバンド群の周波数範囲を減衰帯域とする、ローパスフィルタである。
　また、第１フィルタ機能部１１１の通過帯域は、スイッチＳＷ１（図１１参照）のオン及びオフにより、第１周波数帯域と第２周波数帯域とで切り替わる。また、第２フィルタ機能部１１２の通過帯域は、スイッチＳＷ２（図１１参照）のオン及びオフにより、第３周波数帯域と第４周波数帯域とで切り替わる。第１周波数帯域及び第２周波数帯域は第１周波数帯域群に属し、第３周波数帯域及び第４周波数帯域は第２周波数帯域群に属する。
　ハイバンド群が第１周波数帯域群であり、ローバンド群が第２周波数帯域群である。
　スイッチ回路３１１は、共通端子３１１０と、３つの選択端子３１１１，３１１２，３１１３とを有する。スイッチ回路３１１では、共通端子３１１０がマルチプレクサ１００の第１端子Ｔ１と接続されている。スイッチ回路３１１は、共通端子３１１０と、３つの選択端子３１１１，３１１２，３１１３のいずれかとの接続が可能なＳＰ３Ｔ型のスイッチ回路である。
　スイッチ回路３１２は、共通端子３１２０と、２つの選択端子３１２１，３１２２とを有する。スイッチ回路３１２は、共通端子３１２０と、選択端子３１２１，３１２２のいずれかとの接続が可能な、ＳＰＤＴ型のスイッチ回路である。
　フィルタ３２１は、選択端子３１１１に接続され、例えば、ＬＴＥ規格のＢａｎｄ７（受信帯域：２６２０－２６９０ＭＨｚ）を通過帯域とするバンドパスフィルタである。フィルタ３２２は、選択端子３１１２に接続され、例えば、ＬＴＥ規格のＢａｎｄ４０（受信帯域：２３００－２４００ＭＨｚ）を通過帯域とするバンドパスフィルタである。フィルタ３２３は、選択端子３１１３に接続され、例えば、ＬＴＥ規格のＢａｎｄ４１（受信帯域：２４９６－２６９０ＭＨｚ）を通過帯域とするバンドパスフィルタである。フィルタ３２４は、選択端子３１２１に接続され、例えば、ＬＴＥ規格のＢａｎｄ１（受信帯域：２１１０－２１７０ＭＨｚ）を通過帯域とするバンドパスフィルタである。フィルタ３２５は、選択端子３１２２に接続され、例えば、ＬＴＥ規格のＢａｎｄ３（受信帯域：１８０５－１８８０ＭＨｚ）を通過帯域とするバンドパスフィルタである。ＬＴＥ規格に関して例示した５つのバンドは、周波数の低い順に、Ｂａｎｄ３、Ｂａｎｄ１、Ｂａｎｄ４０、Ｂａｎｄ４１、Ｂａｎｄ７となっている。Ｂａｎｄ３及びＢａｎｄ１がローバンド群に属し、Ｂａｎｄ４０、Ｂａｎｄ４１及びＢａｎｄ７がハイバンド群に属する。
　高周波フロントエンド回路３００ｂでは、フィルタ３２２及び３２３は、第１周波数帯域を通過帯域とするフィルタである。フィルタ３２１は、第２周波数帯域を通過帯域とするフィルタである。フィルタ３２５は、第３周波数帯域を通過帯域とするフィルタである。フィルタ３２４は、第４周波数帯域を通過帯域とするフィルタである。
　５つの増幅回路３３１～３３５は、５つのフィルタ３２１～３２５に、一対一に接続されている。５つの増幅回路３３１～３３５の各々は、例えば、ローノイズアンプ回路である。なお、高周波フロントエンド回路３００ｂでは、５つの増幅回路３３１～３３５のうち３つの増幅回路３３１～３３３が、１つの増幅回路３３０として集積化され、２つの増幅回路３３４及び３３５が、１つの増幅回路３４０として集積化されていてもよい。
　高周波フロントエンド回路３００ｂは、スイッチ回路３１１及びスイッチ回路３１２が例えば図１３のような接続状態の場合、ハイバンド群に属するバンド（例えば、Ｂａｎｄ７）とローバンド群に属するバンド（例えば、Ｂａｎｄ３）とを同時使用することができる。なお、高周波フロントエンド回路３００ｂは、ＬＴＥ規格の２つのバンドの同時使用に対応するように構成されているが、これに限らない。例えば、高周波フロントエンド回路３００ｂは、ＬＴＥ規格のバンドと５Ｇ（Fifth Generation）規格である５Ｇ　ＮＲ（New Radio）のバンドとの同時使用に対応するように構成されていてもよいし、５Ｇ　ＮＲの２つのバンドの同時使用に対応するように構成されていてもよい。５Ｇ　ＮＲのバンドは、ＵＨＢ（３．３－５ＧＨｚ）に含まれる。
　実施形態１の変形例として、マルチプレクサ１００ｃは、図１４に示すような回路構成であってもよい。
　マルチプレクサ１００ｃの第１フィルタ１０１ｃでは、並列腕キャパシタＣ６（第１キャパシタ）と第１並列腕インダクタＬ４（第１素子）とが直列に接続されて第１直列回路１２１が構成されている。また、容量調整用キャパシタＣ７（第２キャパシタ）と第２並列腕インダクタＬ５（第２素子）とが直列に接続されて第２直列回路１２２が構成されている。そして、第１直列回路１２１と第２直列回路１２２とが並列に接続されて並列回路１２３が構成されている。
　同様に、マルチプレクサ１００ｃの第２フィルタ１０２ｃでは、並列腕キャパシタＣ１６（第１キャパシタ）と第１並列腕インダクタＬ１４（第１素子）とが直列に接続されて第１直列回路１２４が構成されている。また、容量調整用キャパシタＣ１７（第２キャパシタ）と第２並列腕インダクタＬ１５（第２素子）とが直列に接続されて第２直列回路１２５が構成されている。そして、第１直列回路１２４と第２直列回路１２５とが並列に接続されて並列回路１２６が構成されている。
　なお、図１４の例において、第２素子として、第２並列腕インダクタＬ５に代えて、スイッチ（図示せず）が設けられてもよい。この場合、容量調整用キャパシタＣ７（第２キャパシタ）とスイッチ（第２素子）とが直列に接続されて第２直列回路１２２が構成される。同様に、第２素子として、第２並列腕インダクタＬ１５に代えて、スイッチ（図示せず）が設けられてもよい。この場合、容量調整用キャパシタＣ１７（第２キャパシタ）とスイッチ（第２素子）とが直列に接続されて第２直列回路１２５が構成される。
　上記の変形例に係る多層基板、マルチプレクサ、及び高周波フロントエンド回路においても、実施形態１に係る多層基板１、マルチプレクサ１００、及び高周波フロントエンド回路３００と同様の効果を奏する。
　（実施形態２）
　実施形態２に係る多層基板１ａは、図１５～図１８に示すように、一対の第２キャパシタ用電極４１，４２の全てが第１キャパシタ用電極３１ａ，３２ａと重なる点で、実施形態１に係る多層基板１（図１及び図２参照）と相違する。なお、実施形態２に係る多層基板１ａに関し、実施形態１に係る多層基板１と同様の構成要素については、同一の符号を付して説明を省略する。
　実施形態２に係る多層基板１ａは、図１５～図１８に示すように、一対の第１キャパシタ用電極３１，３２（図１参照）に代えて、一対の第１キャパシタ用電極３１ａ，３２ａを備える。多層基板１ａは、実施形態１に係る多層基板１と同様、誘電体基板２と、一対の第２キャパシタ用電極４１，４２とを更に備える。
　一対の第１キャパシタ用電極３１ａ，３２ａは、誘電体基板２の厚さ方向Ｄ１において互いに対向するように誘電体基板２に設けられている。第１キャパシタ用電極３２ａは、第１キャパシタ用電極３１ａよりも、誘電体基板２の第２主面２２側に位置している。
　一対の第１キャパシタ用電極３１ａ，３２ａは、第１キャパシタ５１ａを構成する。より詳細には、第１キャパシタ５１ａは、一対の第１キャパシタ用電極３１ａ，３２ａと誘電体部２５１ａとで構成されている。誘電体部２５１ａは、誘電体基板２のうち一対の第１キャパシタ用電極３１ａ，３２ａの間に介在する部分である。なお、実施形態２の一対の第１キャパシタ用電極３１ａ，３２ａに関し、実施形態１の第１キャパシタ用電極３１，３２（図１参照）と同様の構成及び機能については説明を省略する。
　誘電体基板２の厚さ方向Ｄ１からの平面視において、第１キャパシタ用電極３１ａは、例えば、長方形状である。第１キャパシタ用電極３２ａは、グランド層８（グランド電極）と兼用する。多層基板１では、厚さ方向Ｄ１からの平面視で一対の第１キャパシタ用電極３１ａ，３２ａの大きさが互いに異なる。
　実施形態２に係る多層基板１ａでは、一対の第２キャパシタ用電極４１，４２の全てが、誘電体基板２の厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１ａ，３２ａと重なる。より詳細には、一対の第２キャパシタ用電極４１，４２のいずれもが、厚さ方向Ｄ１と直交する第１方向Ｄ２１及び第２方向Ｄ２２の両方向において、第１キャパシタ用電極３１ａの内側に位置する。つまり、一対の第２キャパシタ用電極４１，４２には、厚さ方向Ｄ１の平面視において第１キャパシタ用電極３１ａと重ならない部分は存在しない。
　以上説明したように、実施形態２に係る多層基板１ａでは、一対の第２キャパシタ用電極４１，４２の全てが、厚さ方向Ｄ１の平面視において、一対の第１キャパシタ用電極３１ａ，３２ａと重なる。これにより、一対の第２キャパシタ用電極４１，４２とグランド電極との間に発生する浮遊容量を更に抑制することができる。
　（実施形態３）
　実施形態３に係る多層基板１ｂは、一対の第１キャパシタ用電極３１，３２及び一対の第２キャパシタ用電極４１，４２を、図１９に示すように、それぞれ第１インダクタ３５及び第２インダクタ３６に置き換える点で、実施形態１に係る多層基板１（図１参照）と相違する。なお、実施形態３に係る多層基板１ｂに関し、実施形態１に係る多層基板１と同様の構成要素については、同一の符号を付して説明を省略する。
　実施形態３に係る多層基板１ｂは、一対の第１キャパシタ用電極３１，３２（図１参照）及び一対の第２キャパシタ用電極４１，４２（図１参照）に代えて、図１９に示すように、第１インダクタ３５及び第２インダクタ３６を備える。多層基板１ｂは、実施形態１と同様、誘電体基板２を更に備える。
　誘電体基板２には、第１インダクタ３５と直列に接続されるキャパシタＣ５（第１素子）、及び、第２インダクタ３６と直列に接続されるスイッチＳＷ３（第２素子）が設けられている。より詳細には、誘電体基板２の第１主面２１上に、キャパシタＣ５（第１素子）及びスイッチＳＷ３（第２素子）が設けられている。キャパシタＣ５は、第１インダクタ３５と直列に接続されている。スイッチＳＷ３は、第２キャパシタ５４と直列に接続されている。なお、実施形態３の誘電体基板２に関し、実施形態１の誘電体基板２（図１参照）と同様の構成及び機能については説明を省略する。
　第１インダクタ３５は、誘電体基板２に設けられている。第１インダクタ３５は、入出力電極６（図１１参照）とグランド電極との間に電気的に接続されている。
　第２インダクタ３６は、誘電体基板２に設けられている。第２インダクタ３６は、第１インダクタ３５と並列に接続されている。
　キャパシタＣ５及びスイッチＳＷ３、第２インダクタ３６、第１インダクタ３５、並びにグランド電極は、誘電体基板２の厚さ方向Ｄ１において、この順に位置する。
　そして、第２インダクタ３６の少なくとも一部が、厚さ方向Ｄ１の平面視において、第１インダクタ３５と重なる。
　また、多層基板１ｂは、実施形態１に係る多層基板１と同様、図１９に示すように、複数のビア導体７を備える。図１９は、複数のビア導体７のうちビア導体７１ｂ，７２ｂ，７３ｂ，７４ｂ，７９のみを示す。ビア導体７９は、第１インダクタ３５とグランド層８とを電気的に接続する。なお、実施形態３のビア導体７に関し、実施形態１のビア導体７（図１参照）と同様の構成及び機能については説明を省略する。
　次に、実施形態３に係る多層基板１ｂを備える第１フィルタ及び第２フィルタについて説明する。
　実施形態３の第１フィルタは、実施形態１の第１フィルタ１０１（図１１参照）と同様、ＬＣフィルタである。詳細には、実施形態３の第１フィルタは、Ｔ型のＬＣフィルタである。第１フィルタの第１フィルタ機能部は、実施形態１の第１フィルタ機能部１１１と同様、２つの直列腕キャパシタ（第１直列腕キャパシタＣ１、第２直列腕キャパシタＣ２）（図１１参照）を備える。また、実施形態３の第１フィルタ機能部は、並列腕インダクタＬ３、並列腕キャパシタＣ３、容量調整用キャパシタＣ４、及びスイッチＳＷ１に代えて、キャパシタＣ５、第１インダクタ３５、第２インダクタ３６、及びスイッチＳＷ３（図１９参照）を備える。
　キャパシタＣ５及び第１インダクタ３５は、第１直列腕経路上のノードとグランド端子とを結ぶ第１並列腕経路上に配置されている。また、実施形態３の第１フィルタでは、第２インダクタ３６とスイッチＳＷ３との直列回路が、第１インダクタ３５に並列接続されている。
　実施形態３の第２フィルタは、実施形態１の第２フィルタ１０２（図１１参照）と同様、ＬＣフィルタである。詳細には、実施形態３の第２フィルタは、Ｔ型のＬＣフィルタである。第２フィルタの第２フィルタ機能部は、実施形態１の第２フィルタ機能部１１２と同様、２つの直列腕キャパシタ（第１直列腕キャパシタＣ１１、第２直列腕キャパシタＣ１２）（図１１参照）と、２つの直列腕インダクタ（第１直列腕インダクタＬ１１、第２直列腕インダクタＬ１２）（図１１参照）とを備える。また、実施形態３の第２フィルタ機能部は、並列腕インダクタＬ１３、並列腕キャパシタＣ１３、容量調整用キャパシタＣ１４、及びスイッチＳＷ２に代えて、並列腕キャパシタと、２つの並列腕インダクタと、スイッチとを備える。
　並列腕キャパシタ及び２つの並列腕インダクタのうちの一方は、第２直列腕経路上のノードとグランド端子とを結ぶ第２並列腕経路上に配置されている。また、実施形態３の第２フィルタでは、２つの並列腕インダクタのうちの他方とスイッチとの直列回路が、２つの並列腕インダクタの一方に並列接続されている。
　以上説明したように、実施形態３に係る多層基板１ｂでは、キャパシタＣ５及びスイッチＳＷ３、第２インダクタ３６、第１インダクタ３５、並びにグランド電極が、誘電体基板２の厚さ方向Ｄ１において、この順に位置している。そして、第２インダクタ３６の少なくとも一部が、厚さ方向Ｄ１の平面視において、第１インダクタ３５と重なる。これにより、第２インダクタ３６とグランド電極との間に発生する浮遊容量を抑制することができる。
　なお、実施形態１～３のそれぞれにおいて、第１素子と第２素子とは、誘電体基板２の厚さ方向Ｄ１において、同じ位置に配置されてもよいし、異なる位置に配置されてもよい。
　以上説明した実施形態及び変形例は、本発明の様々な実施形態及び変形例の一部に過ぎない。また、実施形態及び変形例は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　（まとめ）
　以上説明した実施形態及び変形例より以下の態様が開示されている。
　第１の態様に係る多層基板（１；１ａ）は、入出力電極（６）と、グランド電極（グランド層８）と、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）と、一対の第２キャパシタ用電極（４１，４２；４３，４４）と、誘電体基板（２）とを備える。入出力電極（６）は、入力用又は出力用又は入出力用である。一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）は、入出力電極（６）とグランド電極との間に電気的に接続されている第１キャパシタ（５１；５３；５１ａ）を構成する。一対の第２キャパシタ用電極（４１，４２；４３，４４）は、第１キャパシタ（５１；５３；５１ａ）と並列に接続されている第２キャパシタ（５２；５４）を構成する。誘電体基板（２）には、第１キャパシタ（５１；５３；５１ａ）と直列に接続される第１素子（並列腕インダクタＬ３；並列腕インダクタＬ１３；第１並列腕インダクタＬ４；第１並列腕インダクタＬ１４）、及び、第２キャパシタ（５２；５４）と直列に接続される第２素子（スイッチＳＷ１；スイッチＳＷ２；第２並列腕インダクタＬ５；第２並列腕インダクタＬ１５）が設けられる。一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）は、誘電体基板（２）の厚さ方向（Ｄ１）において互いに対向するように誘電体基板（２）に設けられている。一対の第２キャパシタ用電極（４１，４２；４３，４４）は、厚さ方向（Ｄ１）において互いに対向するように誘電体基板（２）に設けられている。第１素子及び第２素子、一対の第２キャパシタ用電極（４１，４２；４３，４４）、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）、並びにグランド電極は、誘電体基板（２）において、厚さ方向（Ｄ１）に、この順に位置する。一対の第２キャパシタ用電極（４１，４２；４３，４４）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）と重なる。
　第１の態様に係る多層基板（１；１ａ）では、第１素子（並列腕インダクタＬ３；並列腕インダクタＬ１３；第１並列腕インダクタＬ４；第１並列腕インダクタＬ１４）及び第２素子（スイッチＳＷ１；スイッチＳＷ２；第２並列腕インダクタＬ５；第２並列腕インダクタＬ１５）、一対の第２キャパシタ用電極（４１，４２；４３，４４）、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）、並びにグランド電極（グランド層８）が、誘電体基板（２）において、厚さ方向（Ｄ１）に、この順に位置する。そして、一対の第２キャパシタ用電極（４１，４２；４３，４４）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）と重なる。これにより、一対の第２キャパシタ用電極（４１，４２；４３，４４）とグランド電極との間に発生する浮遊容量を抑制することができる。
　第２の態様に係る多層基板（１；１ａ）では、第１の態様において、第２キャパシタ（５２；５４）と第２素子（スイッチＳＷ１；スイッチＳＷ２）とは、直列に接続されて直列回路（１１５；１１７）を構成する。第１キャパシタ（５１；５３；５１ａ）と直列回路（１１５；１１７）とは、並列に接続されて並列回路（１１６；１１８）を構成する。第１素子（並列腕インダクタＬ３；並列腕インダクタＬ１３）と並列回路（１１６；１１８）とは、直列に接続されている。第２素子は、第２キャパシタ（５２；５４）とグランド電極（グランド層８）との間に電気的に接続されている。
　第３の態様に係る多層基板（１；１ａ）では、第１又は２の態様において、一対の第２キャパシタ用電極（４１，４２）のうち第１キャパシタ（５１；５１ａ）に近い第２キャパシタ用電極（４２）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）のうち第２キャパシタ（５２）に近い第１キャパシタ用電極（３１；３３；３１ａ）と重なる。
　第４の態様に係る多層基板（１；１ａ）では、第１～３の態様のいずれか１つにおいて、一対の第２キャパシタ用電極（４１，４２；４３，４４）のうち第１キャパシタ（５１；５１ａ）に近い第２キャパシタ用電極（４２；４４）の面積が、一対の第２キャパシタ用電極（４１，４２；４３，４４）のうち第１キャパシタ（５１；５１ａ）から遠い第２キャパシタ用電極（４１；４３）の面積よりも大きい。第１キャパシタ（５１；５１ａ）に近い第２キャパシタ用電極（４２；４４）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）のうち第２キャパシタ（５２；５４）から遠い第１キャパシタ用電極（３２；３４；３２ａ）と重なる。
　第５の態様に係る多層基板（１ａ）では、第１～４の態様のいずれか１つにおいて、一対の第２キャパシタ用電極（４１，４２）の全てが、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１ａ，３２ａ）と重なる。
　第５の態様に係る多層基板（１ａ）では、一対の第２キャパシタ用電極（４１，４２）の全てが、厚さ方向（Ｄ１）の平面視において、一対の第１キャパシタ用電極（３１ａ，３２ａ）と重なる。これにより、一対の第２キャパシタ用電極（４１，４２）とグランド電極（グランド層８）との間に発生する浮遊容量を更に抑制することができる。
　第６の態様に係る多層基板（１；１ａ）は、第１～５の態様のいずれか１つにおいて、接続経路部（ビア導体７１，７２；ビア導体７５，７６）を更に備える。接続経路部は、誘電体基板（２）に設けられており、第１素子（並列腕インダクタＬ３；並列腕インダクタＬ１３）と第２キャパシタ（５２；５４）とを電気的に接続する。接続経路部は、厚さ方向（Ｄ１）の平面視において、第１キャパシタ（５１；５３；５１ａ）と重なる。
　第７の態様に係る多層基板（１；１ａ）では、第１～６の態様のいずれか１つにおいて、一対の第１キャパシタ用電極（３１，３２；３３，３４；３１ａ，３２ａ）のうち第２キャパシタ（５２；５４）から遠い第１キャパシタ用電極（３２；３４；３２ａ）は、グランド電極（グランド層８）と兼用される。
　第７の態様に係る多層基板（１；１ａ）では、第２キャパシタ（５２；５４）から遠い第１キャパシタ用電極（３２；３４；３２ａ）がグランド電極（グランド層８）と兼用する。これにより、グランドを理想的なグランドに近づけることができる。
　第８の態様に係る多層基板（１；１ａ）では、第１～７の態様のいずれか１つにおいて、第１素子がインダクタ（並列腕インダクタＬ３；Ｌ１３）である。第２素子がスイッチ（ＳＷ１；ＳＷ２）である。
　第９の態様に係る多層基板（１ｂ）は、入出力電極（６）と、グランド電極（グランド層８）と、第１インダクタ（３５）と、第２インダクタ（３６）と、誘電体基板（２）とを備える。入出力電極（６）は、入力用又は出力用又は入出力用である。第１インダクタ（３５）は、入出力電極（６）とグランド電極との間に電気的に接続されている。第２インダクタ（３６）は、第１インダクタ（３５）と並列に接続されている。誘電体基板（２）には、第１素子（キャパシタＣ５）及び第２素子（スイッチＳＷ３）が設けられる。第１素子は、第１インダクタ（３５）と直列に接続される。第２素子は、第２インダクタ（３６）と直列に接続される。第１インダクタ（３５）は、誘電体基板（２）に設けられている。第２インダクタ（３６）は、誘電体基板（２）に設けられている。第１素子及び第２素子、第２インダクタ（３６）、第１インダクタ（３５）、並びにグランド電極は、誘電体基板（２）において、誘電体基板（２）の厚さ方向（Ｄ１）に、この順に位置する。第２インダクタ（３６）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、第１インダクタ（３５）と重なる。
　第９の態様に係る多層基板（１ｂ）では、第１素子（キャパシタＣ５）及び第２素子（スイッチＳＷ３）、第２インダクタ（３６）、第１インダクタ（３５）、並びにグランド電極（グランド層８）が、誘電体基板（２）において、厚さ方向（Ｄ１）に、この順に位置する。そして、第２インダクタ（３６）の少なくとも一部が、厚さ方向（Ｄ１）の平面視において、第１インダクタ（３５）と重なる。これにより、第２インダクタ（３６）とグランド電極との間に発生する浮遊容量を抑制することができる。
　第１０の態様に係るローパスフィルタ（第２フィルタ１０２）は、第１～９の態様のいずれか１つの多層基板（１；１ａ；１ｂ）を備え、規定周波数以下の通過帯域を有する。
　第１０の態様に係るローパスフィルタ（第２フィルタ１０２）では、多層基板（１；１ａ；１ｂ）において、浮遊容量を抑制することができる。
　第１１の態様に係るハイパスフィルタ（第１フィルタ１０１）は、第１～９の態様のいずれか１つの多層基板（１；１ａ；１ｂ）を備え、規定周波数以上の通過帯域を有する。
　第１１の態様に係るハイパスフィルタ（第１フィルタ１０１）では、多層基板（１；１ａ；１ｂ）において、浮遊容量を抑制することができる。
　第１２の態様に係るマルチプレクサ（１００；１００ａ）は、第１～９の態様のいずれか１つの多層基板（１；１ａ；１ｂ）を備える。多層基板（１；１ａ；１ｂ）は、入出力電極（６）を複数備え、かつ、第１直列腕キャパシタ（Ｃ１；Ｃ１１）と、第２直列腕キャパシタ（Ｃ２；Ｃ１２）とを更に備える。複数の入出力電極（６）は、アンテナ（２００）に接続されるアンテナ側端子（Ｔ０）と、アンテナ側端子（Ｔ０）とは異なる第１端子（Ｔ１）及び第２端子（Ｔ２）とを含む。第１直列腕キャパシタ（Ｃ１；Ｃ１１）は、アンテナ側端子（Ｔ０）と第１端子（Ｔ１）とを結ぶ経路（第１直列腕経路ｒ１１）上に設けられており、第１フィルタ（１０１）の一部を構成するように第１端子（Ｔ１）に接続されている。第２直列腕キャパシタ（Ｃ２；Ｃ１２）は、アンテナ側端子（Ｔ０）と第２端子（Ｔ２）とを結ぶ経路（第２直列腕経路ｒ２１）上に設けられており、第２フィルタ（１０２）の一部を構成するように第２端子（Ｔ２）に接続されている。
　第１２の態様に係るマルチプレクサ（１００；１００ａ）では、多層基板（１；１ａ；１ｂ）において、浮遊容量を抑制することができる。
　第１３の態様に係る高周波フロントエンド回路（３００）は、第１２の態様のマルチプレクサ（１００；１００ａ）と、マルチプレクサ（１００；１００ａ）に接続された（第１）増幅回路（３０３）とを備える。
　第１３の態様に係る高周波フロントエンド回路（３００）では、多層基板（１；１ａ；１ｂ）において、浮遊容量を抑制することができる。
　第１４の態様に係る通信装置（４００）は、第１３の態様の高周波フロントエンド回路（３００）と、アンテナ（２００）で受信される高周波信号を処理するＲＦ信号処理回路（４０１）とを備える。高周波フロントエンド回路（３００）は、アンテナ（２００）とＲＦ信号処理回路（４０１）との間で高周波信号を伝達する。
　第１４の態様に係る通信装置（４００）では、多層基板（１；１ａ；１ｂ）において、浮遊容量を抑制することができる。
　１，１ａ，１ｂ　多層基板
　２　誘電体基板
　３１，３２，３１ａ，３２ａ，３３，３４　第１キャパシタ用電極
　３５　第１インダクタ
　３６　第２インダクタ
　４１，４２，４３，４４　第２キャパシタ用電極
　５１，５１ａ，５３　第１キャパシタ
　５２，５４　第２キャパシタ
　６　入出力電極
　７，７１～７９，７１ｂ～７４ｂ　ビア導体（接続経路部）
　８　グランド層（グランド電極）
　１００，１００ａ，１００ｃ　マルチプレクサ
　１０１　第１フィルタ（ハイパスフィルタ）
　１０２　第２フィルタ（ローパスフィルタ）
　３００，３００ｂ　高周波フロントエンド回路
　４００　通信装置
　４０１　ＲＦ信号処理回路
　Ｔ０　アンテナ側端子
　Ｔ１　第１端子
　Ｔ２　第２端子
　Ｃ１，Ｃ１１　第１直列腕キャパシタ
　Ｃ２，Ｃ１２　第２直列腕キャパシタ
　Ｃ３，Ｃ１３，Ｃ６，Ｃ１６　並列腕キャパシタ（第１キャパシタ）
　Ｃ４，Ｃ１４，Ｃ７，Ｃ１７　容量調整用キャパシタ（第２キャパシタ）
　Ｃ５　キャパシタ（第１素子）
　Ｌ３，Ｌ１３　並列腕インダクタ（第１素子）
　Ｌ４，Ｌ１４　第１並列腕インダクタ（第１素子）
　Ｌ５，Ｌ１５　第２並列腕インダクタ（第２素子）
　ＳＷ１，ＳＷ２，ＳＷ３　スイッチ（第２素子）
　Ｄ１　厚さ方向

Claims (14)

  1. 　入力用又は出力用又は入出力用の入出力電極と、
    　グランド電極と、
    　前記入出力電極と前記グランド電極との間に電気的に接続されている第１キャパシタを構成する一対の第１キャパシタ用電極と、
    　前記第１キャパシタと並列に接続されている第２キャパシタを構成する一対の第２キャパシタ用電極と、
    　前記第１キャパシタと直列に接続される第１素子、及び、前記第２キャパシタと直列に接続される第２素子が設けられる誘電体基板と、を備え、
    　前記一対の第１キャパシタ用電極は、前記誘電体基板の厚さ方向において互いに対向するように前記誘電体基板に設けられており、
    　前記一対の第２キャパシタ用電極は、前記厚さ方向において互いに対向するように前記誘電体基板に設けられており、
    　前記第１素子及び前記第２素子、前記一対の第２キャパシタ用電極、前記一対の第１キャパシタ用電極、並びに前記グランド電極は、前記誘電体基板において、前記厚さ方向に、この順に位置し、
    　前記一対の第２キャパシタ用電極の少なくとも一部が、前記厚さ方向の平面視において、前記一対の第１キャパシタ用電極と重なる、
    　多層基板。
  2. 　前記第２キャパシタと前記第２素子とは、直列に接続されて直列回路を構成し、
    　前記第１キャパシタと前記直列回路とは、並列に接続されて並列回路を構成し、
    　前記第１素子と前記並列回路とは、直列に接続されており、
    　前記第２素子は、前記第２キャパシタと前記グランド電極との間に電気的に接続されている、
    　請求項１に記載の多層基板。
  3. 　前記一対の第２キャパシタ用電極のうち前記第１キャパシタに近い第２キャパシタ用電極の少なくとも一部が、前記厚さ方向の平面視において、前記一対の第１キャパシタ用電極のうち前記第２キャパシタに近い第１キャパシタ用電極と重なる、
    　請求項１又は２に記載の多層基板。
  4. 　前記一対の第２キャパシタ用電極のうち前記第１キャパシタに近い第２キャパシタ用電極の面積が、前記一対の第２キャパシタ用電極のうち前記第１キャパシタから遠い第２キャパシタ用電極の面積よりも大きく、
    　前記第１キャパシタに近い前記第２キャパシタ用電極の少なくとも一部が、前記厚さ方向の平面視において、前記一対の第１キャパシタ用電極のうち前記第２キャパシタから遠い第１キャパシタ用電極と重なる、
    　請求項１～３のいずれか１項に記載の多層基板。
  5. 　前記一対の第２キャパシタ用電極の全てが、前記厚さ方向の平面視において、前記一対の第１キャパシタ用電極と重なる、
    　請求項１～４のいずれか１項に記載の多層基板。
  6. 　前記誘電体基板に設けられており前記第１素子と前記第２キャパシタとを電気的に接続する接続経路部を更に備え、
    　前記接続経路部は、前記厚さ方向の平面視において、前記第１キャパシタと重なる、
    　請求項１～５のいずれか１項に記載の多層基板。
  7. 　前記一対の第１キャパシタ用電極のうち前記第２キャパシタから遠い第１キャパシタ用電極は、前記グランド電極と兼用される、
    　請求項１～６のいずれか１項に記載の多層基板。
  8. 　前記第１素子がインダクタであり、
    　前記第２素子がスイッチである、
    　請求項１～７のいずれか１項に記載の多層基板。
  9. 　入力用又は出力用又は入出力用の入出力電極と、
    　グランド電極と、
    　前記入出力電極と前記グランド電極との間に電気的に接続されている第１インダクタと、
    　前記第１インダクタと並列に接続されている第２インダクタと、
    　前記第１インダクタと直列に接続される第１素子、及び、前記第２インダクタと直列に接続される第２素子が設けられる誘電体基板と、を備え、
    　前記第１インダクタは、前記誘電体基板に設けられており、
    　前記第２インダクタは、前記誘電体基板に設けられており、
    　前記第１素子及び前記第２素子、前記第２インダクタ、前記第１インダクタ、並びに前記グランド電極は、前記誘電体基板において、前記誘電体基板の厚さ方向に、この順に位置し、
    　前記第２インダクタの少なくとも一部が、前記厚さ方向の平面視において、前記第１インダクタと重なる、
    　多層基板。
  10. 　請求項１～９のいずれか１項に記載の多層基板を備え、
    　規定周波数以下の通過帯域を有する、
    　ローパスフィルタ。
  11. 　請求項１～９のいずれか１項に記載の多層基板を備え、
    　規定周波数以上の通過帯域を有する、
    　ハイパスフィルタ。
  12. 　請求項１～９のいずれか１項に記載の多層基板を備え、
    　前記多層基板は、
    　　前記入出力電極を複数備え、かつ、
    　　第１直列腕キャパシタと、
    　　第２直列腕キャパシタと、を更に備え、
    　前記複数の入出力電極は、
    　　アンテナに接続されるアンテナ側端子と、
    　　前記アンテナ側端子とは異なる第１端子及び第２端子と、を含み、
    　前記第１直列腕キャパシタは、前記アンテナ側端子と前記第１端子とを結ぶ経路上に設けられており第１フィルタの一部を構成するように前記第１端子に接続されており、
    　前記第２直列腕キャパシタは、前記アンテナ側端子と前記第２端子とを結ぶ経路上に設けられており第２フィルタの一部を構成するように前記第２端子に接続されている、
    　マルチプレクサ。
  13. 　請求項１２に記載のマルチプレクサと、
    　前記マルチプレクサに接続された増幅回路と、を備える、
    　高周波フロントエンド回路。
  14. 　請求項１３に記載の高周波フロントエンド回路と、
    　前記アンテナで受信される高周波信号を処理するＲＦ信号処理回路と、を備え、
    　前記高周波フロントエンド回路は、前記アンテナと前記ＲＦ信号処理回路との間で前記高周波信号を伝達する、
    　通信装置。
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